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JP2002170938A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JP2002170938A
JP2002170938A JP2001028606A JP2001028606A JP2002170938A JP 2002170938 A JP2002170938 A JP 2002170938A JP 2001028606 A JP2001028606 A JP 2001028606A JP 2001028606 A JP2001028606 A JP 2001028606A JP 2002170938 A JP2002170938 A JP 2002170938A
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Japan
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thin film
layer
ferroelectric thin
semiconductor device
manufacturing
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Application number
JP2001028606A
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English (en)
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文棟 ▲しん▼
Bunto Shin
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
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Priority to EP01303784A priority patent/EP1150344A3/en
Priority to US09/842,631 priority patent/US6936876B2/en
Priority to TW090110186A priority patent/TW535298B/zh
Priority to KR10-2001-0023175A priority patent/KR100476030B1/ko
Publication of JP2002170938A publication Critical patent/JP2002170938A/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
    • H10D1/684—Capacitors having no potential barriers having dielectrics comprising perovskite structures the dielectrics comprising multiple layers, e.g. comprising buffer layers, seed layers or gradient layers
    • H10P14/6342—
    • H10P14/6536—
    • H10P14/6542—
    • H10P14/6544—
    • H10P14/69398—

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  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】 強誘電体キャパシタの均一性を向上でき、か
つ、記憶素子に用いることができる量産性が高い半導体
装置およびその製造方法を提供する。 【解決手段】 シリコン基板１上に順次積層されたＰｔ
下部電極４,強誘電体薄膜１０およびＰｔ上部電極１１
からなる強誘電体キャパシタを形成しているこの強誘電
体キャパシタにおける強誘電体薄膜１０は複数のＳＢＴ
層６,７,８,９で構成されている。上記ＳＢＴ層６の結
晶粒はＳＢＴ層７,８,９の結晶粒よりも小さい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばＦＥＲＡＭ
（強誘電体ランダム・アクセス・メモリ）などに用いら
れる強誘電体薄膜を有する半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】近年、半導体装置に用いられる強誘電体
薄膜の研究が活発に進められている。上記強誘電体薄膜
を有する半導体装置は、その高速書き込み、読み出し、
低電圧駆動および良好な疲労特性などの点から、不揮発
性メモリであるＥＰＲＯＭ（消去書き込み可能リード・
オンリ・メモリ）,ＥＥＰＲＯＭ（電気的消去書き込み可
能リード・オンリ・メモリ）およびフラッシュメモリヘの
置き換えが可能であると共に、ＳＲＡＭ（スタティック
・ランダム・アクセス・メモリ）,ＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）への置き換えも可
能であるメモリとして、実用化に向けて研究開発が盛ん
に行われている。
【０００３】また、上記強誘電体薄膜の高誘電率特性を
利用することにより、キャパシタサイズを小さくしてＤ
ＲＡＭなどの半導体素子の高集積化が図られ、ギガビッ
ト級のデバイスが試作されている。
【０００４】上述したように、上記強誘電体薄膜を有す
る半導体装置を各種の半導体素子などのデバイスに適用
するためには、従来の半導体製造プロセスに整合した強
誘電体材料の薄膜化技術の開発が不可欠となる。すなわ
ち、成膜温度の低温化と薄膜の緻密・平坦化によって薄
い膜厚で所望の特性を実現でき、微細加工や動作電圧の
低減にも対応可能な強誘電体材料およびその薄膜化技術
の開発が望まれる。
【０００５】従来、半導体装置としては、基板上に順次
積層された下部電極,強誘電体薄膜および上部電極をか
らなる強誘電体キャパシタを有するものがある。この強
誘電体キャパシタにおける強誘電体薄膜の材料として
は、ＰＺＴ（ＰｂＺｒXＴｉl-XＯ3）とＳＢＴ（ＳｒＢ
ｉ2Ｔａ2Ｏ9）が検討されている。上記ＳＢＴは、ＰＺ
Ｔに比べて膜疲労による劣化が少ないという利点と、低
電圧駆動が可能であるという利点とを有している。
【０００６】また、上記ＳＢＴを成膜する方法として
は、ＭＯＤ（メタル・オーガニック・ディコムポジショ
ン：metal organic decomposition）法,ゾルゲル法,Ｍ
ＯＣＶＤ（有機金属化学気相成長：metal organic chem
ical vapor deposition）法およびスパッタリング法な
どの方法を用いるのが一般的である。このような方法で
は、強誘電体薄膜に対して強誘電体特性を引き出すため
に酸化雰囲気中の６００℃〜８００℃の熱処理が必要と
なる。
【０００７】上記ＳＢＴを材料とする強誘電体薄膜を有
する半導体装置の製造方法を以下に説明する。
【０００８】まず、図３（ａ）に示すように、熱酸化に
よって、シリコン基板４１の表面に膜厚２００ｎｍのシ
リコン酸化膜４２を形成した後、そのシリコン酸化膜４
２上に、膜厚３０ｎｍのＴｉ密着層４３、膜厚２００ｎ
ｍのＰｔ下部電極４４をスパッタリング法で順次形成す
る。そして、上記Ｐｔ下部電極４４上に、組成比Ｓｒ／
Ｂｉ／Ｔａ＝８／２４／２０のＳＢＴ溶液を塗布し、２
５０℃,５分間の乾燥工程を行った後、酸素雰囲気中に
おいて６００℃〜８００℃,１０分〜６０分の結晶化ア
ニールを行ってＳＢＴ層４５を形成する。その後、上記
ＳＢＴ層４５と同様の製造方法を３回繰り返すことによ
り、ＳＢＴ層４５上にＳＢＴ層４６,４７,４８を順次形
成し、複数のＳＢＴ層４５,４６,４７,４８からなる膜
厚２００ｎｍの強誘電体薄膜５０を作製する。なお、上
記ＳＢＴ層４５,４６,４７,４８の各層の結晶化アニー
ルの温度は同じである。
【０００９】最後に、図３（ｂ）に示すように、上記誘
電体薄膜５０上に積層したＰｔをフォトリソグラフィで
パターンニングして、Ｐｔ上部電極４９を形成する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記半
導体装置の製造方法では、ＳＢＴ層４５,４６,４７,４
８の結晶化アニールを７００℃〜８００℃の比較的高温
で行った場合、強誘電体特性が改善され、残留分極が大
きくなるが、ピンホールなどの隙間が大きくなり、ヒス
テリシスループの対称性も悪くなるために、強誘電体キ
ャパシタの均一性が悪くなるという問題がある。
【００１１】一方、上記ＳＢＴ層４５,４６,４７,４８
の結晶化アニールを６００℃〜７００℃の比較的低温で
行った場合、均一で微細な結晶粒を得られるが、残留分
極が小さく、強誘電体特性を十分に引き出したとは言え
ない。したがって、上記強誘電体キャパシタを記憶素子
に用いることができないという問題がある。
【００１２】また、特開平１０−３２１８０９号公報の
半導体装置の製造方法では、真空装置を用いて、１０Ｔ
ｏｒｒの減圧酸素雰囲気において５００℃〜７００℃の
結晶化アニールを行っている。その結果、上記真空装置
を使用するために、結晶化アニールを常圧下で行う場合
に比べて量産性が劣るという問題がある。
【００１３】そこで、本発明の目的は、強誘電体キャパ
シタの均一性を向上でき、かつ、記憶素子に用いること
ができる量産性が高い半導体装置およびその製造方法を
提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置の製造方法は、基板上に順次積
層された下部電極,強誘電体薄膜および上部電極からな
る半導体装置の製造方法であって、上記強誘電体薄膜を
複数の層で構成し、上記強誘電体薄膜の最下層と上記強
誘電体薄膜の最上層との間の層に対して第１温度の加熱
処理を第１設定時間施すことにより、上記最下層と上記
最上層との間の層を結晶化すると共に、上記最下層およ
び上記最上層の少なくとも一方に対して上記第１温度よ
りも低い第２温度の加熱処理を施すことにより、上記最
下層および上記最上層の少なくとも一方を結晶化するこ
とを特徴としている。
【００１５】本発明の半導体装置の製造方法によれば、
上記下部電極上に、複数の層からなる強誘電体薄膜を積
層した後、その強誘電体薄膜上に上部電極を形成してい
る。このとき、上記強誘電体薄膜の最下層と強誘電体薄
膜の最上層との間の層に対しては第１温度の加熱処理が
第１設定時間施されて、最下層と最上層との間の層が結
晶化している。一方、上記強誘電体薄膜の最下層および
最上層の少なくとも一方に対しては第１温度よりも低い
第２温度の加熱処理が施されて、最下層および最上層の
少なくとも一方が結晶化している。その結果、上記強誘
電体薄膜の最下層および最上層の少なくとも一方におい
て、粗大な結晶粒の成長が抑制されて、結晶核密度が高
く、ピンホールなどの隙間が小さくなり、表面モフォロ
ジーが改善される。したがって、上記強誘電体薄膜の構
造が緻密になり、強誘電体キャパシタの均一性を向上さ
せることができる。
【００１６】また、上記強誘電体薄膜の最下層および最
上層の少なくとも一方の表面モフォロジーが改善される
ので、下部電極および上部電極の少なくとも一方に対す
る強誘電体薄膜の密着性が向上し、下部電極,強誘電体
薄膜および上部電極からなる強誘電体キャパシタの電気
特性が向上する。したがって、上記強誘電体キャパシタ
を記憶素子に用いることができる。
【００１７】また、上記強誘電体薄膜の結晶化が真空装
置を使用せずに行われているので、例えば真空引きなど
の時間を必要としない。したがって、上記真空装置を用
いる場合よりも量産性を高めることができる。
【００１８】また、一実施形態の発明の半導体装置の製
造方法は、上記最下層と上記最上層とを上記第２温度の
加熱処理により結晶化することを特徴としている。
【００１９】上記一実施形態の発明の半導体装置の製造
方法によれば、上記強誘電体薄膜の最下層,最上層が比
較的低温である第２温度の加熱処理で結晶化されること
によって、強誘電体薄膜の最下層,最上層における粗大
な結晶粒の成長を抑制することができる。したがって、
上記強誘電体薄膜の最下層,最上層の結晶粒を均一かつ
微細にすることができる。
【００２０】また、一実施形態の発明の半導体装置の製
造方法は、上記最下層と上記最上層との加熱処理の時間
が上記第１設定時間であることを特徴としている。
【００２１】上記一実施形態の発明の半導体装置の製造
方法によれば、上記強誘電体薄膜の最下層,最上層の加
熱処理の時間が比較的長時間である第１設定時間である
ことによって、この加熱処理の温度が比較的低温である
第２温度であっても、強誘電体薄膜の最下層,最上層を
確実に結晶化することができる。
【００２２】また、一実施形態の発明の半導体装置の製
造方法は、上記最下層を上記第２温度の加熱処理により
結晶化すると共に、上記最上層を上記第１設定時間より
も短い第２設定時間の加熱処理により結晶化することを
特徴としている。
【００２３】上記一実施形態の発明の半導体装置の製造
方法によれば、上記強誘電体薄膜の最下層が比較的低温
である第２温度の加熱処理で結晶化されることによっ
て、強誘電体薄膜の最下層における粗大な結晶粒の成長
を抑制することができる。したがって、上記強誘電体薄
膜の最下層の結晶粒を均一かつ微細にすることができ
る。
【００２４】また、上記強誘電体薄膜の最上層が比較的
短時間である第２設定時間の加熱処理で結晶化されるこ
とによって、強誘電体薄膜の最上層における粗大な結晶
粒の成長を抑制することができる。したがって、上記強
誘電体薄膜の最上層の結晶粒を均一かつ微細にすること
ができる。
【００２５】また、一実施形態の発明の半導体装置の製
造方法は、上記最下層を結晶化する加熱処理の時間が上
記第１設定時間であると共に、上記最上層を結晶化する
加熱処理の温度が上記第１温度であることを特徴として
いる。
【００２６】上記一実施形態の発明の半導体装置の製造
方法によれば、上記強誘電体薄膜の最下層を結晶化する
加熱処理の時間が比較的長時間である第１設定時間であ
ることによって、この加熱処理の温度が比較的低温であ
る第２温度であっても、強誘電体薄膜の最下層を確実に
結晶化することができる。
【００２７】上記強誘電体薄膜の最上層を結晶化する加
熱処理の温度が比較的高温である第１温度であることに
よって、この加熱処理の時間が比較的短時間である第２
設定時間であっても、強誘電体薄膜の最上層を確実に結
晶化することができる。
【００２８】また、一実施形態の発明の半導体装置の製
造方法は、上記最下層を上記第１設定時間よりも短い第
２設定時間の加熱処理により結晶化すると共に、上記最
上層を上記第２温度の加熱処理により結晶化することを
特徴としている。
【００２９】上記一実施形態の発明の半導体装置の製造
方法によれば、上記強誘電体薄膜の最下層が比較的短時
間である第２設定時間の加熱処理で結晶化されることに
よって、強誘電体薄膜の最下層における粗大な結晶粒の
成長を抑制することができる。したがって、上記強誘電
体薄膜の最下層の結晶粒を均一かつ微細にすることがで
きる。
【００３０】また、上記強誘電体薄膜の最上層が比較的
低温である第２温度の加熱処理で結晶化されることによ
って、強誘電体薄膜の最上層における粗大な結晶粒の成
長を抑制することができる。したがって、上記強誘電体
薄膜の最上層の結晶粒を均一かつ微細にすることができ
る。
【００３１】また、一実施形態の発明の半導体装置の製
造方法は、上記最下層を結晶化する加熱処理の温度が上
記第１温度であると共に、上記最下層を結晶化する加熱
処理の時間が上記第１設定時間であることを特徴として
いる。
【００３２】上記一実施形態の発明の半導体装置の製造
方法によれば、上記強誘電体薄膜の最下層を結晶化する
加熱処理の温度が比較的高温である第１温度であること
によって、この加熱処理の時間が比較的短時間である第
２設定時間であっても、強誘電体薄膜の最下層を確実に
結晶化することができる。
【００３３】上記強誘電体薄膜の最上層を結晶化する加
熱処理の温度が比較的長時間である第１設定時間である
ことによって、この加熱処理の温度が比較的低温である
第２温度であっても、強誘電体薄膜の最上層を確実に結
晶化することができる。
【００３４】また、一実施形態の発明の半導体装置の製
造方法は、基板上に順次積層された下部電極,強誘電体
薄膜および上部電極からなる強誘電体キャパシタを備え
た半導体装置の製造方法であって、上記強誘電体薄膜を
複数の層で構成し、上記強誘電体薄膜の最下層と上記強
誘電体薄膜の最上層との間の層に対して第１温度の加熱
処理を第１設定時間施すことにより、上記最下層と上記
最上層との間の層を結晶化すると共に、上記最下層およ
び上記最上層の少なくとも一方に対して上記第１設定時
間よりも短い第２設定時間の加熱処理を施すことによ
り、上記最下層および上記最上層の少なくとも一方を結
晶化することを特徴としている。
【００３５】上記一実施形態の発明の半導体装置の製造
方法によれば、上記下部電極上に、複数の層からなる強
誘電体薄膜を積層した後、その強誘電体薄膜上に上部電
極を形成している。このとき、上記強誘電体薄膜の最下
層と上記強誘電体薄膜の最上層との間の層に対しては第
１温度の加熱処理が第１設定時間施されて、最下層と最
上層との間の層が結晶化している。一方、上記強誘電体
薄膜の最下層および最上層の少なくとも一方に対しては
第１設定時間よりも短い第２設定時間の加熱処理が施さ
れて、最下層および最上層の少なくとも一方が結晶化し
ている。その結果、上記強誘電体薄膜の最下層および最
上層の少なくとも一方において、粗大な結晶粒の成長が
抑制されて、結晶核密度が高く、ピンホールなどの隙間
が小さくなり、表面モフォロジーが改善される。したが
って、上記強誘電体薄膜の構造が緻密になり、強誘電体
キャパシタの均一性を向上させることができる。
【００３６】また、上記強誘電体薄膜の最下層および最
上層の少なくとも一方の表面モフォロジーが改善される
ので、下部電極および上部電極の少なくとも一方に対す
る強誘電体薄膜の密着性が向上し、下部電極,強誘電体
薄膜および上部電極からなる強誘電体キャパシタの電気
特性が向上する。したがって、上記強誘電体キャパシタ
を記憶素子に用いることができる。
【００３７】また、上記強誘電体薄膜の結晶化が真空装
置を使用せずに行われているので、例えば真空引きなど
の時間を必要としない。したがって、上記真空装置を用
いる場合よりも量産性を高めることができる。
【００３８】また、一実施形態の発明の半導体装置の製
造方法は、上記最下層と上記最上層とを上記第２設定時
間の加熱処理により結晶化することを特徴としている。
【００３９】上記一実施形態の発明の半導体装置の製造
方法によれば、上記強誘電体薄膜の最下層,最上層が比
較的短時間である第２設定時間の加熱処理で結晶化され
ることによって、強誘電体薄膜の最下層,最上層におけ
る粗大な結晶粒の成長を抑制することができる。したが
って、上記強誘電体薄膜の最下層,最上層の結晶粒を均
一かつ微細にすることができる。
【００４０】また、一実施形態の発明の半導体装置の製
造方法は、上記最下層と上記最上層との加熱処理の温度
が上記第１温度であることを特徴としている。
【００４１】上記一実施形態の発明の半導体装置の製造
方法によれば、上記強誘電体薄膜の最下層,最上層の加
熱処理の温度が比較的高温である第１温度であることに
よって、その加熱処理の時間が比較的短時間である第２
設定時間であっても、強誘電体薄膜の最下層,最上層を
確実に結晶化することができる。
【００４２】また、一実施形態の発明の半導体装置の製
造方法は、上記第１温度が７００℃を越えかつ８００℃
以下の温度であることを特徴としている。
【００４３】上記一実施形態の発明の半導体装置の製造
方法によれば、上記強誘電体薄膜の最下層および最上層
の少なくとも一方を形成するための加熱処理が比較的短
時間である場合、第１温度が７００℃を越えかつ８００
℃以下の温度あることによって、強誘電体薄膜の最下層
および最上層の少なくとも一方において均一で微細な結
晶粒を確実に得ることができる。
【００４４】また、もし、上記第１温度が７００℃以下
であると、強誘電体薄膜の最下層および最上層の少なく
とも一方において均一で微細な結晶粒を確実に得ること
ができない場合がある。
【００４５】また、もし、上記第１温度が８００℃を越
えてしまうと、強誘電体薄膜の最下層および最上層の少
なくとも一方の結晶粒が粗大になってしまう。
【００４６】また、一実施形態の発明の半導体装置の製
造方法は、上記第２温度が６００℃〜７００℃の範囲で
あることを特徴としている。
【００４７】上記一実施形態の発明の半導体装置の製造
方法によれば、第２温度が６００℃〜７００℃の範囲で
あることによって、強誘電体薄膜の最下層および最上層
の少なくとも一方において均一で微細な結晶粒を確実に
得ることができる。
【００４８】また、もし、上記第２温度が６００℃未満
であると、強誘電体薄膜の最下層および最上層の少なく
とも一方において均一で微細な結晶粒を確実に得ること
ができない。
【００４９】また、もし、上記第２温度が７００℃を越
えてしまうと、強誘電体薄膜の最下層および最上層の少
なくとも一方の結晶粒が粗大になってしまう場合があ
る。
【００５０】また、一実施形態の発明の半導体装置の製
造方法は、上記第１設定時間が１０分を越えかつ６０分
以下であることを特徴としている。
【００５１】上記一実施形態の発明の半導体装置の製造
方法によれば、強誘電体薄膜の最下層および最上層の少
なくとも一方を形成するための加熱処理が比較的低温で
ある場合、第１設定時間が１０分を越えかつ６０分以下
であることによって、強誘電体薄膜の最下層および最上
層の少なくとも一方において均一で微細な結晶粒を確実
に得ることができる。
【００５２】また、もし、上記第１設定時間が１０分未
満だと、強誘電体薄膜の最下層および最上層の少なくと
も一方において均一で微細な結晶粒を確実に得ることが
できない場合がある。
【００５３】また、もし、上記第１設定時間が６０分を
越えると、強誘電体薄膜の最下層および最上層の少なく
とも一方の結晶粒が粗大になってしまう。
【００５４】また、一実施形態の発明の半導体装置の製
造方法は、上記第２設定時間が５分〜１０分の範囲であ
ることを特徴としている。
【００５５】上記一実施形態の発明の半導体装置の製造
方法によれば、上記第２設定時間が５分〜１０分の範囲
であることによって、強誘電体薄膜の最下層および最上
層の少なくとも一方において均一で微細な結晶粒を確実
に得ることができる。
【００５６】また、もし、上記第２設定時間が５分未満
であると、強誘電体薄膜の最下層および最上層の少なく
とも一方において均一で微細な結晶粒を確実に得ること
ができない。
【００５７】また、もし、上記第２設定時間が１０分を
越えると、誘電体薄膜の最下層および最上層の少なくと
も一方の結晶粒が粗大になってしまう場合がある。
【００５８】また、一実施形態の発明の半導体装置の製
造方法は、上記強誘電体薄膜がＢｉ層状構造強誘電体で
あることを特徴としている。
【００５９】上記一実施形態の発明の半導体装置の製造
方法によれば、上記強誘電体薄膜が粗大な結晶粒が生じ
やすいＢｉ層状構造強誘電体であっても、強誘電体薄膜
の結晶構造は緻密である。
【００６０】また、一実施形態の発明の半導体装置の製
造方法は、上記強誘電体薄膜の成膜方法は塗布成膜であ
ることを特徴としている。
【００６１】上記一実施形態の発明の半導体装置の製造
方法によれば、上記強誘電体薄膜の成膜方法は塗布成膜
であることによって、例えばＣＶＤ法などよりも簡単
に、均一な膜厚の強誘電体薄膜を形成することができ
る。
【００６２】また、一実施形態の発明の半導体装置の製
造方法は、上記強誘電体薄膜の成膜方法はＬＳＭＣＤ法
であることを特徴としている。
【００６３】上記一実施形態の発明の半導体装置の製造
方法によれば、上記強誘電体薄膜をＬＳＭＣＤ法で形成
するから、強誘電体薄膜のグレインサイズがより微細に
なり、より緻密な強誘電体薄膜を形成することができ
る。
【００６４】また、一実施形態の発明の半導体装置の製
造方法は、上記最下層と上記最上層との間の層は、堆
積、第３温度の仮焼成を行う工程を複数回繰り返した後
に、上記第１温度の加熱処理を上記第１設定時間施すこ
とにより結晶化することを特徴としている。
【００６５】上記一実施形態の発明の半導体装置の製造
方法によれば、上記最下層と最上層との間の層を、堆
積、第３温度の仮焼成を行う工程を複数回繰り返して形
成するから、第１温度の結晶化アニールを第１設定時間
施したときに、大きな結晶が成長する。その結果、残留
分極が大きくなり、強誘電体特性を十分かつ確実に引き
出すことができる。
【００６６】本発明の半導体装置は、基板上に順次積層
された下部電極,強誘電体薄膜および上部電極からなる
強誘電体キャパシタを有する半導体装置であって、上記
強誘電体薄膜が複数の層で構成され、上記強誘電体薄膜
の最下層および上記強誘電体薄膜の最上層の少なくとも
一方の結晶粒が、上記最下層と上記最上層との間の層の
結晶粒よりも小さいことを特徴としている。
【００６７】上記構成の半導体装置によれば、上記強誘
電体薄膜の最下層および最上層の少なくとも一方の結晶
粒が、最下層と最上層との間の層の結晶粒よりも小さい
ことによって、強誘電体薄膜の最下層および最上層の少
なくとも一方は、結晶核密度が高く、表面モフォロジー
が良好である。その結果、上記下部電極および上部電極
の少なくとも一方に対する強誘電体薄膜の密着性が向上
し、下部電極,強誘電体薄膜および上部電極からなる強
誘電体キャパシタの電気特性が向上している。したがっ
て、上記強誘電体キャパシタを記憶素子に用いることが
できる。
【００６８】また、本発明の半導体装置は、基板上に順
次積層された下部電極,強誘電体薄膜および上部電極か
らなる強誘電体キャパシタを有する半導体装置であっ
て、上記強誘電体薄膜が複数の層で構成され、上記強誘
電体薄膜の最下層および上記強誘電体薄膜の最上層の結
晶粒が、上記最下層と上記最上層との間の層の結晶粒よ
りも小さいことを特徴としている。
【００６９】上記構成の半導体装置によれば、上記強誘
電体薄膜の最下層および最上層の結晶粒が、最下層と最
上層との間の層の結晶粒よりも小さいことによって、強
誘電体薄膜の最下層および最上層は、結晶核密度が高
く、表面モフォロジーが良好である。その結果、上記下
部電極および上部電極に対する強誘電体薄膜の密着性が
向上し、下部電極,強誘電体薄膜および上部電極からな
る強誘電体キャパシタの電気特性がより向上している。
したがって、上記強誘電体キャパシタを記憶素子に用い
ることができる。
【００７０】本発明の半導体装置の製造方法は、基板上
に順次積層された下部電極,強誘電体薄膜および上部電
極からなる強誘電体キャパシタを備えた半導体装置の製
造方法であって、上記強誘電体薄膜を複数の層で構成
し、上記強誘電体薄膜の最下層をレーザアニールで結晶
化させることを特徴としている。
【００７１】上記半導体装置の製造方法によれば、上記
下部電極上に、複数の層からなる強誘電体薄膜を積層し
た後、その強誘電体薄膜上に上部電極を形成している。
その強誘電体薄膜の最下層はレーザ光を用いたレーザア
ニールで結晶化させている。そうすると、上記強誘電体
薄膜の最下層では、結晶核の生成が結晶成長よりも先行
して、結晶核密度が高くなり、粗大な結晶粒の成長が抑
制される。これにより、上記強誘電体薄膜の最下層にお
いて、ピンホールなどの隙間が小さくなり、表面モフォ
ロジーが改善される。その結果、上記強誘電体薄膜の結
晶粒が微細になり、その結晶粒径の均一性を向上させる
ことができる。したがって、上記強誘電体薄膜の構造が
緻密になり、強誘電体キャパシタの電気特性および強誘
電体特性を向上させることができる。
【００７２】本発明の半導体装置の製造方法は、基板上
に順次積層された下部電極,強誘電体薄膜および上部電
極からなる強誘電体キャパシタを備えた半導体装置の製
造方法であって、上記強誘電体薄膜を複数の層で構成
し、上記強誘電体薄膜の最下層を、赤外線加熱によるラ
ピッドサーマルアニールで結晶化させることを特徴とし
ている。
【００７３】上記半導体装置の製造方法によれば、上記
下部電極上に、複数の層からなる強誘電体薄膜を積層し
た後、その強誘電体薄膜上に上部電極を形成している。
その強誘電体薄膜の最下層は、例えば赤外線ランプなど
を用いた赤外線加熱によるラピッドサーマルアニールで
結晶化させている。そうすると、上記強誘電体薄膜の最
下層では、結晶核の生成が結晶成長よりも先行して、結
晶核密度が高くなり、粗大な結晶粒の成長が抑制され
る。これにより、上記強誘電体薄膜の最下層において、
ピンホールなどの隙間が小さくなり、表面モフォロジー
が改善される。その結果、上記強誘電体薄膜の結晶粒が
微細になり、その結晶粒径の均一性を向上させることが
できる。したがって、上記強誘電体薄膜の構造が緻密に
なり、強誘電体キャパシタの電気特性および強誘電体特
性を向上させることができる。
【００７４】一実施形態の半導体装置の製造方法は、上
記強誘電体薄膜の材料が、 Ｂｉ２Ａｍ−１ＢｍＯ３ｍ＋３ Ａ：Ｎａ、Ｋ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ、およびＢｉの
中から選択した１つ Ｂ：Ｆｅ、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、およびＭｏの中から
選択した１つ ｍ：自然数 で示される材料である。
【００７５】これにより、上記強誘電体薄膜において膜
疲労による劣化を少なくすることができる。
【００７６】本発明の半導体装置は、基板上に順次積層
された下部電極,強誘電体薄膜および上部電極からなる
強誘電体キャパシタを有する半導体装置であって、上記
強誘電体薄膜が複数の層で構成され、上記強誘電体薄膜
の最下層の結晶核密度が、上記強誘電体薄膜において上
記最下層よりも上の層の結晶核密度よりも高いことを特
徴としている。
【００７７】上記構成の半導体装置によれば、上記強誘
電体薄膜の最下層の結晶核密度が、強誘電体薄膜におい
て最下層よりも上の層の結晶核密度よりも高いので、強
誘電体薄膜において粗大な結晶粒の成長が抑制され、強
誘電体薄膜の表面モフォロジーが改善される。つまり、
上記強誘電体薄膜の構造が緻密になる。その結果、上記
強誘電体薄膜と下部電極との間、および、強誘電体薄膜
と上部電極との間ではピンホールなどの隙間が減少し、
強誘電体キャパシタの構造を緻密にすることができる。
【００７８】また、上記強誘電体薄膜では、粗大な結晶
粒の生長が抑制されるから、結晶粒が微細になって、結
晶粒径が均一になる。その結果、上記強誘電体キャパシ
タの均一性が向上し、ヒステリシスループの対称性も向
上して、残留分極を大きくすることができる。
【００７９】また、上記強誘電体薄膜の表面モフォロジ
ーが改善されるから、下部電極および上部電極に対する
強誘電体薄膜の密着性が向上して、クラックが減少し、
下部電極と上部電極との間で生じるリーク電流を減少さ
せることができる。
【００８０】また、上記強誘電体キャパシタの残留分極
が大きく、強誘電体キャパシタにおいてリーク電流が減
少しているので、強誘電体キャパシタを記憶素子に用い
た場合は記憶素子の性能を向上させることができる。
【００８１】また、上記強誘電体キャパシタに発生する
クラックが減少するので、製造歩留を高めることができ
る。
【００８２】
【発明の実施の形態】以下、本発明の半導体装置および
その製造方法を図示の実施の形態により詳細に説明す
る。
【００８３】（第１実施形態）図１（ａ）〜（ｃ）は本
発明の第１実施形態の半導体装置の製造方法の工程図で
ある。この半導体装置の製造方法を以下に説明する。
【００８４】まず、図１（ａ）に示すように、熱酸化に
よって、基板としてのシリコン基板１の表面にシリコン
酸化膜２を形成した後、そのシリコン酸化膜２上に、Ｔ
ｉ密着層３、Ｐｔ下部電極４をスパッタリング法で順次
形成する。そして、上記Ｐｔ下部電極４上に、例えば組
成比Ｓｒ／Ｂｉ／Ｔａ＝８／２４／２０のＳＢＴ溶液５
を例えば厚さ５０ｎｍで塗付した後、２５０℃,５分の
乾燥処理を行う。
【００８５】次に、図１（ｂ）に示すように、酸素雰囲
気中において第２温度としての６００℃〜７００℃の比
較的低い温度のアニールを、第１設定時間としての例え
ば３０分施すことにより、均一で微細な結晶粒を有する
最下層としてのＳＢＴ層６を形成する。さらに、上記Ｓ
ＢＴ層６上に、ＳＢＴ溶液を例えば厚さ５０ｎｍで塗布
して乾燥させた後、酸素雰囲気中において第１温度とし
ての例えば８００℃のアニールを３０分施してＳＢＴ層
７を形成する。このＳＢＴ層７と同様の形成工程を２回
行って、ＳＢＴ層７上にＳＢＴ層８,ＳＢＴ層９を順次
積層し、ＳＢＴ層６,７,８,９からなる膜厚２００ｎｍ
の強誘電体薄膜１０を形成する。
【００８６】最後に、図１（ｃ）に示すように、スパッ
タリング法によって強誘電体薄膜１０上にＰｔを積層し
た後、その積層したＰｔをフォトリソグラフィでパター
ニングすることによって、所望のパターンを有するＰｔ
上部電極９を形成し、Ｐｔ下部電極４,強誘電体薄膜１
０およびＰｔ上部電極１１からなる強誘電体キャパシタ
を完成させる。
【００８７】このように、上記ＳＢＴ層６を形成するた
めのアニールの温度が、ＳＢＴ層７,８,９を形成するた
めのアニールの温度より低いことによって、ＳＢＴ層６
において粗大な結晶粒の成長が抑制されて、結晶核密度
が高く、ピンホールなどの隙間が小さくなり、表面モフ
ォロジーが改善される。したがって、上記強誘電体薄膜
１０の構造が緻密になり、Ｐｔ下部電極４,強誘電体薄
膜１０およびＰｔ上部電極１１からなる強誘電体キャパ
シタの均一性をより向上させることができる。
【００８８】また、上記ＳＢＴ層６の表面モフォロジー
が改善されるので、Ｐｔ下部電極４に対する強誘電体薄
膜１０の密着性が向上し、Ｐｔ下部電極４,強誘電体薄
膜１０およびＰｔ上部電極１１からなる強誘電体キャパ
シタの電気特性が向上する。その結果、上記強誘電体キ
ャパシタを記憶素子に用いることができる。
【００８９】また、上記強誘電体薄膜１０の結晶化が真
空装置を使用せずに行われているので、例えば真空引き
などの時間を必要としない。したがって、上記真空装置
を用いる場合よりも量産性を高めることができる。
【００９０】また、上記強誘電体薄膜１０が粗大な結晶
粒が生じやすいＢｉ層状構造強誘電体であっても、強誘
電体薄膜１０の結晶構造は緻密である。
【００９１】また、上記強誘電体薄膜１０の成膜方法は
塗布成膜であるので、例えばＣＶＤ法などよりも簡単
に、均一な膜厚の強誘電体薄膜１０を形成することがで
きる。
【００９２】また、下表に、夫々異なる成膜条件で形成
された複数の強誘電体薄膜の電子線強度（カウント数）
を示している。この電子線強度が大きいほど結晶性が良
く、残留分極が大きくなる。また、上記電子線強度は、
Ｘ線回折（X - Ray Diffraction）法により、結晶面の
１つである１０５面を測定している。
【表１】
【００９３】なお、は、強誘電体薄膜を構成する複数
のＳＢＴ層の全てを８００℃,３０分のアニールで形成
している。また、は、強誘電体薄膜を構成する複数の
ＳＢＴ層の全てを６５０℃,３０分のアニールで形成し
ている。また、は、強誘電体薄膜を構成する複数のＳ
ＢＴ層のうちの最下層としてのＳＢＴ層のみを７００
℃,３０分のアニールで形成し、それ以外のＳＢＴ層は
８００℃,３０分のアニールで形成している。また、
は、強誘電体薄膜を構成する複数のＳＢＴ層のうちの最
下層としてのＳＢＴ層のみを６５０℃,３０分のアニー
ルで形成し、それ以外のＳＢＴ層は８００℃,３０分の
アニールで形成している。は、強誘電体薄膜を構成す
る複数のＳＢＴ層のうちの最上層としてのＳＢＴ層のみ
を７００℃,３０分のアニールで形成し、それ以外のＳ
ＢＴ層は８００℃,３０分のアニールで形成している。
は、強誘電体薄膜を構成する複数のＳＢＴ層のうちの
最上層としてのＳＢＴ層のみを６００℃,３０分のアニ
ールで形成し、それ以外のＳＢＴ層は８００℃,３０分
のアニールで形成している。
【００９４】表１に示すように、強誘電体薄膜を構成す
る複数のＳＢＴ層の全てを同じ条件で形成する場合
（,）と比較して、強誘電体薄膜を構成する複数の
ＳＢＴ層のうちの最下層または最上層のみを比較的低温
のアニールで形成する場合（,,,）の方が結晶
性が良くなっている。また、強誘電体薄膜を構成する複
数のＳＢＴ層のうちの最下層のみを比較的低温のアニー
ルで形成する場合の方が、強誘電体薄膜を構成する複数
のＳＢＴ層のうちの最上層のみを比較的低温のアニール
で形成する場合よりも電子線強度の値が大きくなる。し
たがって、強誘電体薄膜を構成する複数のＳＢＴ層のう
ちの最下層にみを比較的低温のアニールで形成する場合
の方が、結晶性がより向上しているのでより好ましい。
【００９５】上記第１実施形態では、ＳＢＴ層６を形成
するためのアニールの時間は３０分であったが、そのア
ニールの時間は１０分を越えかつ６０分以下であっても
よい。
【００９６】また、上記第１実施形態では、酸素雰囲気
中において６００℃〜７００℃のアニールを３０分施す
ことにより、強誘電体薄膜１０の最下層としてのＳＢＴ
層６を形成したが、酸素雰囲気中において７００℃を越
えかつ８００℃以下のアニールを第２設定時間としての
５分〜１０分施すことにより、強誘電体薄膜の最下層と
してのＳＢＴ層を形成してもよい。この場合においても
上記第１実施形態と同様の効果を奏する。
【００９７】また、上記第１実施形態において、強誘電
体キャパシタを形成するために使用する基板は、通常、
半導体装置や集積回路などの基板であれば特に限定され
るものではないが、シリコン基板が好ましい。
【００９８】また、上記第１実施形態では、組成比Ｓｒ
／Ｂｉ／Ｔａ＝８／２４／２０のＳＢＴ溶液を用いた
が、その組成比以外のＳＢＴ溶液を用いてもよい。
【００９９】（第２実施形態）図２（ａ）〜（ｄ）は本
発明の第２実施形態の半導体装置の製造方法の工程図で
ある。この半導体装置の製造方法を以下に説明する。
【０１００】まず、図２（ａ）に示すように、熱酸化に
よって、基板としてのシリコン基板２１の表面にシリコ
ン酸化膜２２を形成した後、シリコン酸化膜２２上に、
Ｔｉ密着層２３、Ｐｔ下部電極２４をスパッタリング法
で順次形成する。そして、上記Ｐｔ下部電極２４上に、
例えば組成比Ｓｒ／Ｂｉ／Ｔａ＝８／２４／２０のＳＢ
Ｔ溶液を例えば厚さ４０ｎｍで塗付した後、２５０℃,
５分の乾燥処理を行う。
【０１０１】次に、図２（ｂ）に示すように、酸素雰囲
気中において第２温度としての６００℃〜７００℃の比
較的低い温度のアニールを、第１設定時間としての３０
分施すことにより、均一で微細な結晶粒を有する最下層
としてのＳＢＴ層２６を形成する。さらに、上記ＳＢＴ
層２６上に、ＳＢＴ溶液を例えば厚さ４０ｎｍで塗布し
て乾燥させた後、酸素雰囲気中において第１温度として
の例えば７５０℃のアニールを例えば３０分施してＳＢ
Ｔ層２７を形成する。このＳＢＴ層２７と同様の形成工
程を２回行って、ＳＢＴ層２７上にＳＢＴ層２８,ＳＢ
Ｔ層２９を順次積層する。なお、上記ＳＢＴ層２７,２
８,２９のアニールの温度は、７００℃を越える温度で
あり、かつ、８００℃以下の温度であればよい。また、
上記ＳＢＴ層２７,２８,２９のアニールの時間は、１０
分を越える時間、かつ、６０分以下の時間であればよ
い。
【０１０２】次に、図２（ｃ）に示すように、上記ＳＢ
Ｔ層２９上にＳＢＴ溶液３０を塗付する。
【０１０３】そして、図２（ｄ）に示すように、上記Ｓ
ＢＴ層２９上のＳＢＴ溶液３０に対して、酸素雰囲気中
において６００℃〜７００℃の比較的低い温度のアニー
ルを３０分施して、均一で微細な結晶粒を有する最上層
としてのＳＢＴ層３１を形成し、ＳＢＴ層２６,２７,２
８,２９,３１からなる膜厚２００ｎｍの強誘電体薄膜３
２を形成する。最後に、スパッタリング法によって、強
誘電体薄膜３２上にＰｔを積層した後、その積層したＰ
ｔをフォトリソグラフィでパターニングすることによっ
て、所望のパターンを有するＰｔ上部電極３３を形成
し、Ｐｔ下部電極２４,強誘電体薄膜３２およびＰｔ上
部電極３３からなる強誘電体キャパシタを完成させる。
【０１０４】このように、上記ＳＢＴ層２６,３１を形
成するためのアニールの温度が、ＳＢＴ層２７,２８,２
９を形成するためのアニールの温度より低いことによっ
て、ＳＢＴ層２６,３１において粗大な結晶粒の成長が
抑制されて、結晶核密度が高く、ピンホールなどの隙間
が小さくなり、表面モフォロジーが改善される。したが
って、上記強誘電体薄膜３２の構造が緻密になり、Ｐｔ
下部電極２４,強誘電体薄膜３２およびＰｔ上部電極３
３からなる強誘電体キャパシタの均一性をより向上させ
ることができる。
【０１０５】また、上記ＳＢＴ層２６,３１の表面モフ
ォロジーが改善されるので、Ｐｔ下部電極２４およびＰ
ｔ上部電極３３に対する強誘電体薄膜３２の密着性が向
上し、Ｐｔ下部電極２４,強誘電体薄膜３２およびＰｔ
上部電極３３からなる強誘電体キャパシタの電気特性が
より向上する。その結果、上記強誘電体キャパシタを記
憶素子に用いることができる。
【０１０６】また、上記強誘電体薄膜３２の結晶化が真
空装置を使用せずに行われているので、例えば真空引き
を行うための時間を必要としない。したがって、上記真
空装置を用いる場合よりも量産性を高めることができ
る。
【０１０７】また、上記強誘電体薄膜３２が粗大な結晶
粒が生じやすいＢｉ層状構造強誘電体であっても、強誘
電体薄膜３２の結晶構造は緻密である。
【０１０８】また、上記強誘電体薄膜３２の成膜方法は
塗布成膜であることによって、例えばＣＶＤ法などより
も簡単に、均一な膜厚の強誘電体薄膜３２を形成するこ
とができる。
【０１０９】上記第２実施形態では、上記ＳＢＴ層２
６,３１を形成するためのアニールの時間は３０分であ
ったが、そのアニールの時間は１０分越えかつ６０分以
下であればよい。
【０１１０】また、上記第２実施形態では、６００℃〜
７００℃,３０分のアニールを行ってＳＢＴ層２６,３１
を形成したが、例えば７５０℃,１０分のアニールを行
って、強誘電体薄膜の最下層としてのＳＢＴ層と、強誘
電体薄膜の最上層としてのＳＢＴ層とを形成してもよ
い。この場合も、上記第２実施形態と同様の効果を奏す
る。ここで、強誘電体薄膜の最下層としてのＳＢＴ層
と、強誘電体薄膜の最上層としてのＳＢＴ層とのアニー
ルの時間は、５分〜１０分の範囲であればよい。また、
上記強誘電体薄膜の最下層としてのＳＢＴ層と、強誘電
体薄膜の最上層としてのＳＢＴ層とのアニールの温度
は、７００℃を越えかつ８００℃以下であればよい。
【０１１１】また、例えば７５０℃,５〜１０分のアニ
ールを行って強誘電体薄膜の最下層としてのＳＢＴ層を
形成し、６００℃〜７００℃,３０分のアニールを行っ
て強誘電体薄膜の最上層としてのＳＢＴ層とを形成して
もよい。ここで、上記強誘電体薄膜の最下層としてのＳ
ＢＴ層のアニールの温度は、７００℃を越えかつ８００
℃以下であればよい。また、上記強誘電体薄膜の最上層
としてのＳＢＴ層のアニールの時間は、１０分を越えか
つ６０分以下であればよい。
【０１１２】また、例えば６００℃〜７００℃,３０分
のアニールを行って強誘電体薄膜の最下層としてのＳＢ
Ｔ層を形成し、例えば７５０℃,５〜１０分のアニール
を行って強誘電体薄膜の最上層としてのＳＢＴ層とを形
成してもよい。ここで、上記強誘電体薄膜の最下層とし
てのＳＢＴ層のアニールの時間は、１０分を越えかつ６
０分以下であればよい。また、上記強誘電体薄膜の最上
層としてのＳＢＴ層のアニールの温度は、７００℃を越
えかつ８００℃以下であればよい。
【０１１３】また、上記第２実施形態において、強誘電
体キャパシタを形成するために使用する基板は、通常、
半導体装置や集積回路などの基板であれば特に限定され
るものではないが、シリコン基板が好ましい。
【０１１４】また、上記第２実施形態では、組成比Ｓｒ
／Ｂｉ／Ｔａ＝８／２４／２０のＳＢＴ溶液を用いた
が、その組成比以外のＳＢＴ溶液を用いてもよい。
【０１１５】（第３実施形態）本発明の第３実施形態の
半導体装置の製造方法を以下に説明する。
【０１１６】まず、図４（ａ）に示すように、熱酸化に
よって、基板としてのシリコン基板６１の表面にシリコ
ン酸化膜６２を形成した後、そのシリコン酸化膜６２上
に下部電極６３を形成する。そして、ＬＳＭＣＤ（Liqu
id Source Misted ChemicalDeposition）法を用いて、
例えば組成比Ｓｒ／Ｂｉ／Ｔａ＝７／２３／２０のＳＢ
Ｔ溶液６４を下部電極６３上に堆積する。
【０１１７】次に、図４（ｂ）に示すように、上記ＳＢ
Ｔ溶液６４に対して乾燥、仮焼成を行った後、酸素雰囲
気中において、第２温度としての６００℃〜７００℃の
比較的低い温度のアニールを、第１設定時間としての例
えば３０分間行うことによって均一性の良い結晶粒径を
有する最下層としての初期層６５を下部電極６３上に形
成する。更に、上記ＬＳＭＣＤ法によって、Ｓｒ0.7Ｂ
ｉ2.3Ｔａ2Ｏ9の前駆体の溶液（Ｓｒ（ＯＣ2Ｈ4ＯＣ2Ｈ
5）2,Ｂｉ（Ｏ-ｎＣ4Ｈ9）3,Ｔａ（ＯＣ2Ｈ5）5）を一
層堆積させ、１５０℃,３０分間の乾燥を施し後、第３
温度としての例えば４５０℃中で仮焼成を施す。このよ
うな堆積、乾燥および仮焼成を施す工程を例えば３回繰
り返した後、酸素雰囲気中で第１温度としての８００℃
の結晶化アニールを,３０分間行うことにより、ＳＢＴ
薄膜６６を初期層６５上に形成する。
【０１１８】次に、図４（ｃ）に示すように、上記ＳＢ
Ｔ薄膜６６上に、ＳＢＴ溶液６７を一層をＬＳＭＣＤ法
により形成する。
【０１１９】次に、図４（ｄ）に示すように、上記ＳＢ
Ｔ溶液６７に対して乾燥、仮焼成を行った後、酸素雰囲
気中において、６００℃〜７００℃の比較的低い温度の
アニールを例えば３０分間行って、均一性の良い結晶粒
径を有する最上層としての最終層６８をＳＢＴ薄膜６６
上に形成し、初期層６５,ＳＢＴ薄膜６６および最終層
６８からなるＳＢＴ強誘電体薄膜６９を形成する。そし
て、上記ＳＢＴ強誘電体薄膜６９上に、上部電極材料と
するＰｔをスパッタリング法により堆積した後、フォト
リソグラフィによりパターンニングしたレジスタをマス
クとしてＰｔを加工して、上部電極７０を形成する。
【０１２０】このように、６００℃〜７００℃の比較的
低い温度のアニールを３０分間行うことによって、初期
層６５と最終層６８とを形成しているから、初期層６
５,最終層６８において粗大な結晶粒の成長が抑制され
て、結晶核密度が高く、ピンホールなどの隙間が小さく
なり、表面モフォロジーが改善される。したがって、上
記強誘電体薄膜６９の構造が緻密になり、下部電極６
３,強誘電体薄膜６９および上部電極７０からなる強誘
電体キャパシタの均一性をより向上させることができ
る。
【０１２１】また、上記初期層６５と最終層６８との表
面モフォロジーが改善されるので、下部電極６３および
部電極７０に対する強誘電体薄膜６９の密着性が向上
し、強誘電体キャパシタ６９の電気特性がより向上す
る。また、８００℃の比較的高温の結晶化アニールを３
０分を行って、ＳＢＴ薄膜６６を形成しているから、残
留分極が大きくなり、強誘電体特性を十分に引き出すこ
とができる。その結果、上記強誘電体キャパシタ６９を
記憶素子に用いることができる。
【０１２２】また、上記強誘電体薄膜６９の結晶化が真
空装置を使用せずに行われているので、例えば真空引き
を行うための時間を必要としない。したがって、上記真
空装置を用いる場合よりも量産性を高めることができ
る。
【０１２３】また、上記強誘電体薄膜６９が粗大な結晶
粒が生じやすいＢｉ層状構造強誘電体であっても、強誘
電体薄膜６９の結晶構造は緻密である。
【０１２４】また、上記強誘電体薄膜６９をＬＳＭＣＤ
法で形成しているから、強誘電体薄膜６９のグレインサ
イズがより微細になり、より緻密な強誘電体薄膜を得る
ことができる。
【０１２５】また、上記ＳＢＴ薄膜６６を、堆積、乾
燥、４５０℃の仮焼成を行う工程を３回繰り返して形成
しているから、８００℃の結晶化アニールを３０分間施
したときに、大きな結晶が成長する。その結果、残留分
極が大きくなり、強誘電体特性を十分かつ確実に引き出
すことができる。
【０１２６】上記第３実施形態では、初期層６５,ＳＢ
Ｔ薄膜６６および最終層６８を形成するためのアニール
の時間は３０分であったが、そのアニールの時間は１０
分を越えかつ６０分以下であってもよい。
【０１２７】また、上記初期層６５,最終層６８を形成
するためのアニールの温度は６００℃〜７００℃であっ
たが、事前に４５０℃の仮焼成を行っているので、その
アニールの温度は５５０℃〜７００℃でもよい。
【０１２８】また、上記ＳＢＴ薄膜６６を形成するため
に、堆積、乾燥および仮焼成を施す工程を３回繰り返し
たが、２回または３回以上繰り返してもよい。要する
に、乾燥および仮焼成を施す工程は複数回繰り返しても
よい。
【０１２９】また、上記ＳＢＴ薄膜６６を結晶化するた
めの結晶化アニールの温度は８００℃であったが、その
結晶化アニールの温度は７００℃を越えかつ８００℃以
下であってもよい。
【０１３０】（第４実施形態）本発明の第４実施形態の
半導体装置の製造方法は、初期層６５および最終層６８
の形成方法のみが第３実施形態と異なっている。
【０１３１】以下、上記初期層６５および最終層６８を
形成する方法を図４を用いて説明する。なお、上記初期
層６５および最終層６８の形成する以外の工程は、第３
実施形態と同様であるので説明を省略する。
【０１３２】上記初期層６５は次のようにして形成す
る。図４（ａ）に示すＳＢＴ溶液６４に対して乾燥、仮
焼成を行った後、酸素雰囲気中において、第１温度とし
ての例えば８００℃の比較的高温のアニールを、第２設
定時間としての５〜１０分間行う。これにより、図４
（ｂ）に示すように、均一性の良い結晶粒径を有する初
期層６５が下部電極６３上に形成される。
【０１３３】また、上記最終層６８は次のようにして形
成する。図４（ｃ）に示すＳＢＴ溶液６７に対して乾
燥、仮焼成を行った後、酸素雰囲気中において、例えば
８００℃の比較的高温のアニールを５分〜１０分間行
う。これにより、図４（ｄ）に示すように、均一性の良
い結晶粒径を有する最終層６８がＳＢＴ薄膜６６上に形
成される。
【０１３４】このように、上記初期層６５と最終層６８
とを形成しても、第３実施形態と同様の効果を奏する。
【０１３５】上記第４実施形態では、初期層６５,最終
層６８を形成するためのアニールの温度は８００℃であ
ったが、そのアニールの温度は７００℃を越えかつ８０
０℃以下であればよい。
【０１３６】（第５実施形態）本発明の第５実施形態の
半導体装置の製造方法は、初期層６５および最終層６８
の形成方法のみが第３実施形態と異なっている。
【０１３７】以下、上記初期層６５および最終層６８を
形成する方法を図４を用いて説明する。なお、上記初期
層６５および最終層６８以外の形成工程は、第３実施形
態と同様であるので説明を省略する。
【０１３８】上記初期層６５は次のようにして形成す
る。図４（ａ）に示すＳＢＴ溶液６４に対して乾燥、仮
焼成を行った後、酸素雰囲気中において、第２温度とし
ての６００℃〜７００℃の比較的低い温度のアニール
を、第１設定時間としての例えば３０分間行う。これに
より、図４（ｂ）に示すように、均一性の良い結晶粒径
を有する初期層６５が下部電極６３上に形成される。
【０１３９】また、上記最終層６８は次のようにして形
成する。図４（ｃ）に示すＳＢＴ溶液６７に対して乾
燥、仮焼成を行った後、酸素雰囲気中において、例えば
８００℃の比較的高温のアニールを５分〜１０分間行
う。これにより、図４（ｄ）に示すように、均一性の良
い結晶粒径を有する最終層６８がＳＢＴ薄膜６６上に形
成される。
【０１４０】このように、上記初期層６５と最終層６８
とを形成しても、第３実施形態と同様の効果を奏する。
【０１４１】上記第５実施形態では、初期層６５を形成
するためのアニールの温度は６００℃〜７００℃であっ
たが、事前に４５０℃の仮焼成を行っているので、その
アニールの温度は５５０℃〜７００℃でもよい。
【０１４２】また、上記初期層６５を形成するためのア
ニールの時間は３０分であったが、そのアニールの時間
は１０分を越えかつ６０分以下であってもよい。
【０１４３】また、上記最終層６８を形成するためのア
ニールの温度は８００℃であったが、そのアニールの温
度は７００℃を越えかつ８００℃以下であってもよい。
【０１４４】（第６実施形態）本発明の第６実施形態の
半導体装置の製造方法は、初期層６５および最終層６８
の形成方法のみが第３実施形態と異なっている。
【０１４５】以下、上記初期層６５および最終層６８を
形成する方法を図４を用いて説明する。なお、上記初期
層６５および最終層６８以外の形成工程は、第３実施形
態と同様であるので説明を省略する。
【０１４６】上記初期層６５は次のようにして形成す
る。図４（ａ）に示すＳＢＴ溶液６４に対して乾燥、仮
焼成を行った後、酸素雰囲気中において、例えば８００
℃の比較的高温のアニールを５分〜１０分間行う。これ
により、図４（ｂ）に示すように、均一性の良い結晶粒
径を有する初期層６５が下部電極６３上に形成される。
【０１４７】また、上記最終層６８は次のようにして形
成する。図４（ｃ）に示すＳＢＴ溶液６７に対して乾
燥、仮焼成を行った後、酸素雰囲気中において、第２温
度としての６００℃〜７００℃の比較的低い温度のアニ
ールを、第１設定時間としての例えば３０分間行う。こ
れにより、図４（ｄ）に示すように、均一性の良い結晶
粒径を有する最終層６８がＳＢＴ薄膜６６上に形成され
る。
【０１４８】このように、上記初期層６５と最終層６８
とを形成しても、第３実施形態と同様の効果を奏する。
【０１４９】上記第６実施形態では、上記初期層６５を
形成するためのアニールの温度は８００℃であったが、
そのアニールの温度は７００℃を越えかつ８００℃以下
であってもよい。
【０１５０】また、上記最終層６８を形成するためのア
ニールの温度は６００℃〜７００℃であったが、事前に
４５０℃の仮焼成を行っているので、そのアニールの温
度は５５０℃〜７００℃でもよい。
【０１５１】また、上記最終層６８を形成するためのア
ニールの時間は３０分であったが、そのアニールの時間
は１０分を越えかつ６０分以下であってもよい。
【０１５２】（第７実施形態）図５に、本発明の第７実
施形態の半導体装置の製造方法のフローチャートを示
し、図６（ａ）,（ｂ）に、上記半導体装置の製造方法
の工程図を示している。なお、上記半導体装置の製造方
法においては、結晶化された強誘電体薄膜が得られる。
【０１５３】以下、図５および図６（ａ）,（ｂ）を用
いて、上記半導体装置の製造方法を説明する。
【０１５４】まず、図６（ａ）に示すように、熱酸化に
よって、シリコン基板７１上にシリコン酸化膜７２を形
成する。さらに、上記シリコン酸化膜７２上に、Ｔｉか
らなる密着層７３、Ｐｔからなる下部電極７４をスパッ
タリング法で順次積層する（図５のステップＳ７０）。
【０１５５】次に、上記下部電極７４上に塗付するＳＢ
Ｔ溶液の調整を行う。具体的には、組成比がＳｒ／Ｂｉ
／Ｔａ＝８／２４／２０なるように、ＳＢＴ溶液を調整
する（図５のステップＳ７１）。
【０１５６】そして、上記下部電極７４上に、Ｓｒ／Ｂ
ｉ／Ｔａ＝８／２４／２０のＳＢＴ溶液をスピンコーテ
ィングする（図５のステップＳ７２）。
【０１５７】次に、２５０℃,５分の乾燥を行って、結
晶化前のＳＢＴ層７６を下部電極７４上に形成する（図
５のステップＳ７３）。
【０１５８】引き続き、上記ＳＢＴ層７６に対してレー
ザアニールを施すことにより、ＳＢＴ層７６を結晶化さ
せて、図６（ｂ）に示すように、均一性の良い結晶粒形
を有する最下層としてのシード層８６を、下部電極７４
上に形成する（図５のステップＳ７４）。
【０１５９】次に、上記シード層８６上にＳＢＴ溶液を
スピンコーティングする（図５のステップＳ７５）。
【０１６０】そして、上記シード層８６上にある結晶化
前のＳＢＴ層に対して、２５０℃,５分の乾燥を行う
（図５のステップＳ７６）。
【０１６１】次に、乾燥させたＳＢＴ層を７００℃,３
０分のアニールで結晶化させる。これにより、上記シー
ド層８６上に、結晶化したＳＢＴ層７７が形成される
（図５のステップＳ７７）。
【０１６２】その後、ステップＳ７５〜Ｓ７７を３回繰
り返して、ＳＢＴ層７７上にＳＢＴ層７８,ＳＢＴ層７
９を順次積層することにより、シード層８６およびＳＢ
Ｔ層７７,７８,７９,８０からなる膜厚２００ｎｍの強
誘電体薄膜８１を形成する。つまり、上記ステップＳ７
５〜Ｓ７７は合計４回繰り返される。
【０１６３】次に、上記ＳＢＴ層８０上に、上部電極材
料のＰｔをスパッタリングで堆積させる。そして、フォ
トリソグラフィにより、堆積したＰｔ上に所望とする形
状のレジストを形成する。このレジストをマスクとして
用いて、堆積したＰｔをパターニングする。これによ
り、上記強誘電体薄膜８１上にＰｔからなる上部電極８
２が形成される（図５のステップＳ７８）。
【０１６４】このように、上記シード層８６がレーザア
ニールで結晶化されているから、シード層８６では結晶
成長よりも結晶核の生成が先行し、シード層８６におい
て粗大な結晶粒の成長が抑制されて、結晶核密度の高い
シード層８６が得られている。これにより、上記強誘電
体薄膜８１の表面モフォロジーが改善されると共に、強
誘電体薄膜８１の結晶粒径の均一性が向上する。したが
って、上記記強誘電体薄膜８１の構造が緻密になり、下
部電極７４,強誘電体薄膜８１および上部電極８２から
なる強誘電体キャパシタの電気特性および強誘電体特性
を向上させることができる。
【０１６５】また、上記強誘電体薄膜８１では、粗大な
結晶粒の生長が抑制されるから、結晶粒が微細になると
共に、結晶粒径が均一になる。その結果、上記下部電極
７４,強誘電体薄膜８１,および上部電極８２で構成する
強誘電体キャパシタの均一性が向上し、ヒステリシスル
ープの対称性も向上して、残留分極を大きくすることが
できる。
【０１６６】また、上記強誘電体薄膜８１の表面モフォ
ロジーが改善されるから、下部電極７４および上部電極
８２に対する強誘電体薄膜８１の密着性が向上して、ク
ラックが減少し、下部電極７４と上部電極８２との間で
生じるリーク電流を減少させることができる。
【０１６７】また、上記強誘電体キャパシタの残留分極
が大きく、強誘電体キャパシタにおいてリーク電流が減
少しているので、強誘電体キャパシタを記憶素子に用い
た場合は記憶素子の性能を向上させることができる。
【０１６８】また、上記強誘電体キャパシタに発生する
クラックが減少するので、製造歩留を高めることができ
る。
【０１６９】また、上記強誘電体薄膜８１の結晶化が真
空装置を使用せずに行われているので、例えば真空引き
などの時間を必要としない。したがって、上記真空装置
を用いる場合よりも量産性を高めることができる。
【０１７０】また、上記強誘電体薄膜８１は粗大な結晶
粒が生じやすいＢｉ層状構造強誘電体であるが、強誘電
体薄膜８１の結晶構造は緻密である。
【０１７１】上記第７実施形態では、組成比Ｓｒ／Ｂｉ
／Ｔａ＝８／２４／２０のＳＢＴ溶液を用いたが、これ
に限定されるものではない。すなわち他の組成比のＳＢ
Ｔ溶液を使用してもよい。
【０１７２】また、上記強誘電体薄膜８１は、強誘電体
特性を有する結晶化された薄膜であれば特に限定される
ものではない。例えば、以下の組成式の材料で強誘電体
薄膜８１を形成してもよい。
【０１７３】Ｂｉ２Ａｍ−１ＢｍＯ３ｍ＋３ Ａ：Ｎａ、Ｋ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ、およびＢｉの
中から選択した１つ Ｂ：Ｆｅ、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、およびＭｏの中から
選択した１つ ｍ：自然数 上記強誘電体薄膜の材料としてＢｉ２Ａｍ−１ＢｍＯ
３ｍ＋３を用いた場合は、強誘電体薄膜において膜疲労
による劣化を少なくすることができる。
【０１７４】また、上記ＳＢＴ層７７,７８,７９,８０
の熱処理としては、レーザーアニール、赤外ランプなど
を用いた赤外線加熱によるラピッドサーマルアニールな
どの公知のアニールにより行うことができる。
【０１７５】また、上記シード層８６およびＳＢＴ層７
７,７８,７９,８０を形成するために行う熱処理の温度
は、結晶化のための温度であれば特に限定されるもので
はないが、低いほど好ましく、例えば、７５０℃以下、
好ましくは６００〜７５０℃、より好ましくは６００〜
７００℃、さらに好ましくは６００〜６５０℃の温度範
囲が挙げられる。そして、上記熱処理の時間は、熱処理
の温度に応じて適宜設定すればよい。上記レーザアニー
ルを行う時間としては、例えば、１秒〜６０分間程度が
挙げられる。
【０１７６】また、上記第７実施形態では、基板として
シリコン基板７１を用いていたが、通常、半導体装置や
集積回路などの基板として使用することができる基板を
用いてもよい。すなわち、基板はシリコン基板７１に限
定されるものではない。例えば、シリコンなどの半導体
基板、ＧａＡｓなどの化合物半導体基板、ＭｇＯなどの
酸化物結晶基板、硝子基板などを用いていもよい。そし
て、それらのなかから、形成しようとする素子の種類や
用途などにより適切な基板を選択すればよい。それらの
なかでもシリコン基板が好ましい。
【０１７７】また、上記下部電極７４はＰｔで形成した
が、下部電極７４の材料はＰｔに限定されなない。上記
下部電極の材料としては、下部電極上に形成する強誘電
体薄膜の成膜プロセスに耐えることができ、導電性を有
する材料がであれば特に限定されるものではない。例え
ば、Ｔａ、Ｔｉ、Ｐｔ、Ｐｔ／Ｔｉ、Ｐｔ／Ｔａなどを
下部電極の材料として用いることができる。また、上記
下部電極の膜厚も特に限定されない。上記下部電極の膜
厚は、形成しようとする素子のサイズなどに応じて適宜
調整すればよい。
【０１７８】また、上記実施形態では、ステップＳ７５
〜Ｓ７７を４回繰り返したが、複数回繰り返してもよ
い。好ましくは、ステップＳ７５〜Ｓ７７を３〜５回繰
り返す。
【０１７９】（第８実施形態）図７に、本発明の第８実
施形態の半導体装置の製造方法のフローチャートを示し
ている。上記第７実施形態では、強誘電体薄膜の最下層
としてのシード層を得るためにレーザアニールを行った
が、本実施形態では、強誘電体薄膜の最下層としてのシ
ード層を得るための熱処理の方法のみが第７実施形態と
異なる。
【０１８０】以下、図６（ａ）,（ｂ）および図７を用
いて、上記半導体装置の製造方法を説明する。
【０１８１】まず、図６（ａ）に示すように、熱酸化に
よって、シリコン基板７１上にシリコン酸化膜７２を形
成する。さらに、上記シリコン酸化膜７２上に、Ｔｉか
らなる密着層７３、Ｐｔからなる下部電極７４をスパッ
タリング法で順次積層する（図７のステップＳ８０）。
【０１８２】次に、上記下部電極７４上に塗付するＳＢ
Ｔ溶液の調整を行う。具体的には、組成比がＳｒ／Ｂｉ
／Ｔａ＝８／２４／２０なるように、ＳＢＴ溶液を調整
する（図７のステップＳ８１）。
【０１８３】そして、上記下部電極７４上に、Ｓｒ／Ｂ
ｉ／Ｔａ＝８／２４／２０のＳＢＴ溶液をスピンコーテ
ィングする（図７のステップＳ８２）。
【０１８４】次に、２５０℃,５分の乾燥を行って、結
晶化前のＳＢＴ層７６を下部電極７４上に形成する（図
７のステップＳ８３）。
【０１８５】引き続き、上記ＳＢＴ層７６に対して例え
ば赤外線ランプなどを用いた赤外線加熱によりラピッド
サーマルアニールを施すことにより、ＳＢＴ層７６を結
晶化させて、図６（ｂ）に示すように、均一性の良い結
晶粒形を有する最下層としてのシード層８６を、下部電
極７４上に形成する（図７のステップＳ８４）。
【０１８６】次に、上記シード層８６上にＳＢＴ溶液を
スピンコーティングする（図５のステップＳ７５）。
【０１８７】そして、上記シード層８６上にある結晶化
前のＳＢＴ層に対して、２５０℃,５分の乾燥を行う
（図７のステップＳ８６）。
【０１８８】次に、乾燥させたＳＢＴ層を７００℃,３
０分のアニールで結晶化させる。これにより、上記シー
ド層８６上に、結晶化したＳＢＴ層７７が形成される
（図７のステップＳ８７）。
【０１８９】その後、ステップＳ７５〜Ｓ７７を３回繰
り返して、ＳＢＴ層７７上にＳＢＴ層７８,ＳＢＴ層７
９を順次積層することにより、シード層８６およびＳＢ
Ｔ層７７,７８,７９,８０からなる膜厚２００ｎｍの強
誘電体薄膜８１を形成する。つまり、上記ステップＳ７
５〜Ｓ７７は合計４回繰り返される。
【０１９０】次に、上記ＳＢＴ層８０上に、上部電極材
料のＰｔをスパッタリングで堆積させる。そして、フォ
トリソグラフィにより、堆積したＰｔ上に所望とする形
状のレジストを形成する。このレジストをマスクとして
用いて、堆積したＰｔをパターニングする。これによ
り、上記強誘電体薄膜８１上にＰｔからなる上部電極８
２が形成される（図７のステップＳ８８）。
【０１９１】上記構成の半導体装置の製造方法によれ
ば、第７実施形態と同様の効果を奏すると共に、サーマ
ルラピッドアニールによりシード層８６を得ているの
で、レーザアニールによりシード層８６を得る場合より
も、製造コストを下げることができる。
【０１９２】上記第７実施形態では、組成比Ｓｒ／Ｂｉ
／Ｔａ＝８／２４／２０のＳＢＴ溶液を用いたが、これ
に限定されるものではない。すなわち他の組成比のＳＢ
Ｔ溶液を使用してもよい。
【０１９３】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、比較的低い第２温度の加熱処理を強誘電体薄膜の最
下層および最上層の少なくとも一方に施すので、強誘電
体薄膜の最下層および最上層の少なくとも一方におい
て、粗大な結晶粒の成長が抑制されて、結晶核密度が高
く、ピンホールなどの隙間が小さくなり、表面モフォロ
ジーが改善される。したがって、上記強誘電体薄膜の構
造が緻密になり、強誘電体キャパシタの均一性を向上さ
せることができる。
【０１９４】また、上記強誘電体薄膜の最下層および最
上層の少なくとも一方の表面モフォロジーが改善される
ので、下部電極および上部電極の少なくとも一方に対す
る強誘電体薄膜の密着性が向上し、下部電極,強誘電体
薄膜および上部電極からなる強誘電体キャパシタの電気
特性が向上する。したがって、上記強誘電体キャパシタ
を記憶素子に用いることができる。
【０１９５】また、上記強誘電体薄膜の結晶化が真空装
置を用いずに行われているので、例えば真空引きなどの
時間を必要とせず、真空装置を用いる場合よりも量産性
を高めることができる。
【０１９６】一実施形態の発明の半導体装置の製造方法
によれば、上記強誘電体薄膜の最下層,最上層が比較的
低温である第２温度の加熱処理で結晶化されているの
で、強誘電体薄膜の最下層,最上層における粗大な結晶
粒の成長を抑制し、強誘電体薄膜の最下層,最上層の結
晶粒を均一かつ微細にすることができる。
【０１９７】一実施形態の発明の半導体装置の製造方法
によれば、上記強誘電体薄膜の最下層,最上層の加熱処
理の時間が比較的長時間である第１設定時間であるの
で、この加熱処理の温度が比較的低温である第２温度で
あっても、強誘電体薄膜の最下層,最上層を確実に結晶
化することができる。
【０１９８】一実施形態の発明の半導体装置の製造方法
によれば、上記強誘電体薄膜の最下層が比較的低温であ
る第２温度の加熱処理で結晶化されるので、強誘電体薄
膜の最下層における粗大な結晶粒の成長を抑制し、強誘
電体薄膜の最下層の結晶粒を均一かつ微細にすることが
できる。
【０１９９】また、上記強誘電体薄膜の最上層が比較的
短時間である第２設定時間の加熱処理で結晶化されるの
で、強誘電体薄膜の最上層における粗大な結晶粒の成長
を抑制し、強誘電体薄膜の最上層の結晶粒を均一かつ微
細にすることができる。
【０２００】一実施形態の発明の半導体装置の製造方法
によれば、上記強誘電体薄膜の最下層を結晶化する加熱
処理の時間が比較的長時間である第１設定時間であるの
で、、この加熱処理の温度が比較的低温である第２温度
であっても、強誘電体薄膜の最下層を確実に結晶化する
ことができる。
【０２０１】上記強誘電体薄膜の最上層を結晶化する加
熱処理の温度が比較的高温である第１温度であるので、
この加熱処理の時間が比較的短時間である第２設定時間
であっても、強誘電体薄膜の最上層を確実に結晶化する
ことができる。
【０２０２】一実施形態の発明の半導体装置の製造方法
によれば、上記強誘電体薄膜の最下層が比較的短時間で
ある第２設定時間の加熱処理で結晶化されるので、強誘
電体薄膜の最下層における粗大な結晶粒の成長を抑制
し、強誘電体薄膜の最下層の結晶粒を均一かつ微細にす
ることができる。
【０２０３】また、上記強誘電体薄膜の最上層が比較的
低温である第２温度の加熱処理で結晶化されるので、強
誘電体薄膜の最上層における粗大な結晶粒の成長を抑制
し、強誘電体薄膜の最上層の結晶粒を均一かつ微細にす
ることができる。
【０２０４】一実施形態の発明の半導体装置の製造方法
によれば、上記強誘電体薄膜の最下層を結晶化する加熱
処理の温度が比較的高温である第１温度であるので、こ
の加熱処理の時間が比較的短時間である第２設定時間で
あっても、強誘電体薄膜の最下層を確実に結晶化するこ
とができる。
【０２０５】上記強誘電体薄膜の最上層を結晶化する加
熱処理の温度が比較的長時間である第１設定時間である
ので、この加熱処理の温度が比較的低温である第２温度
であっても、強誘電体薄膜の最上層を確実に結晶化する
ことができる。
【０２０６】一実施形態の発明の半導体装置の製造方法
によれば、比較的短い第２設定時間の加熱処理を強誘電
体薄膜の最下層および最上層の少なくとも一方に施すの
で、強誘電体薄膜の最下層および最上層の少なくとも一
方において、粗大な結晶粒の成長が抑制されて、結晶核
密度が高く、ピンホールなどの隙間が小さくなり、表面
モフォロジーが改善される。したがって、上記強誘電体
薄膜の構造が緻密になり、強誘電体キャパシタの均一性
を向上させることができる。
【０２０７】また、上記強誘電体薄膜の最下層および最
上層の少なくとも一方の表面モフォロジーが改善される
ので、下部電極および上部電極の少なくとも一方に対す
る強誘電体薄膜の密着性が向上し、下部電極,強誘電体
薄膜および上部電極からなる強誘電体キャパシタの電気
特性が向上する。したがって、上記強誘電体キャパシタ
を記憶素子に用いることができる。
【０２０８】また、上記強誘電体薄膜の結晶化が真空装
置を用いずに行われているので、例えば真空引きなどの
時間を必要とせず、真空装置を用いる場合よりも量産性
を高めることができる。
【０２０９】一実施形態の発明の半導体装置の製造方法
によれば、上記強誘電体薄膜の最下層,最上層が比較的
短時間である第２設定時間の加熱処理で結晶化されるの
で、強誘電体薄膜の最下層,最上層における粗大な結晶
粒の成長を抑制し、強誘電体薄膜の最下層,最上層の結
晶粒を均一かつ微細にすることができる。
【０２１０】一実施形態の発明の半導体装置の製造方法
によれば、上記強誘電体薄膜の最下層,最上層の加熱処
理の温度が比較的高温である第１温度であるので、その
加熱処理の時間が比較的短時間である第２設定時間であ
っても、強誘電体薄膜の最下層,最上層を確実に結晶化
することができる。
【０２１１】一実施形態の発明の半導体装置の製造方法
は、上記強誘電体薄膜の最下層および最上層の少なくと
も一方を形成するための加熱処理が比較的短時間である
場合、第１温度が７００℃を越えかつ８００℃以下の温
度あるので、強誘電体薄膜の最下層および最上層の少な
くとも一方において均一で微細な結晶粒を確実に得るこ
とができる。
【０２１２】一実施形態の発明の半導体装置の製造方法
は、第２温度が６００℃〜７００℃の範囲であるので、
強誘電体薄膜の最下層および最上層の少なくとも一方に
おいて均一で微細な結晶粒を確実に得ることができる。
【０２１３】一実施形態の発明の半導体装置の製造方法
は、強誘電体薄膜の最下層および最上層の少なくとも一
方を形成するための加熱処理が比較的低温である場合、
第１設定時間が１０分を越えかつ６０分以下であるの
で、強誘電体薄膜の最下層および最上層の少なくとも一
方において均一で微細な結晶粒を確実に得ることができ
る。
【０２１４】一実施形態の発明の半導体装置の製造方法
は、上記第２設定時間が５分〜１０分の範囲であるの
で、強誘電体薄膜の最下層および最上層の少なくとも一
方において均一で微細な結晶粒を確実に得ることができ
る。
【０２１５】一実施形態の発明の半導体装置の製造方法
によれば、上記強誘電体薄膜が粗大な結晶粒が生じやす
いＢｉ層状構造強誘電体であっても、強誘電体薄膜の結
晶構造は緻密である。
【０２１６】一実施形態の発明の半導体装置の製造方法
によれば、上記強誘電体薄膜の成膜方法は塗布成膜であ
ることによって、例えばＣＶＤ法などよりも簡単に、均
一な膜厚の強誘電体薄膜を形成することができる。
【０２１７】一実施形態の発明の半導体装置の製造方法
は、上記強誘電体薄膜をＬＳＭＣＤ法で形成するから、
強誘電体薄膜のグレインサイズがより微細になり、より
緻密な強誘電体薄膜を形成することができる。
【０２１８】一実施形態の発明の半導体装置の製造方法
は、上記最下層と最上層との間の層を、堆積、第３温度
の仮焼成を行う工程を複数回繰り返して形成するから、
第１温度の結晶化アニールを第１設定時間施したとき
に、大きな結晶が成長して、残留分極が大きくなり、強
誘電体特性を十分かつ確実に引き出すことができる。
【０２１９】本発明の半導体装置によれば、上記強誘電
体薄膜の最下層および最上層の少なくとも一方の結晶粒
が、最下層と最上層との間の層の結晶粒よりも小さいの
で、強誘電体薄膜の最下層および最上層の少なくとも一
方は、結晶核密度が高く、表面モフォロジーが良好であ
り、下部電極および上部電極の少なくとも一方に対する
強誘電体薄膜の密着性が向上する。したがって、上記下
部電極,強誘電体薄膜および上部電極からなる強誘電体
キャパシタの電気特性が向上し、強誘電体キャパシタを
記憶素子に用いることができる。
【０２２０】本発明の半導体装置によれば、上記強誘電
体薄膜の最下層および最上層の結晶粒が、最下層と最上
層との間の層の結晶粒よりも小さいので、強誘電体薄膜
の最下層および最上層は、結晶核密度が高く、表面モフ
ォロジーが良好であり、下部電極および上部電極に対す
る強誘電体薄膜の密着性が向上する。したがって、上記
下部電極,強誘電体薄膜および上部電極からなる強誘電
体キャパシタの電気特性がより向上し、強誘電体キャパ
シタを記憶素子に用いることができる。
【０２２１】本発明の半導体装置の製造方法によれば、
強誘電体薄膜の最下層はレーザ光を用いたレーザアニー
ルで結晶化させているから、強誘電体薄膜の結晶粒が微
細になり、その結晶粒径の均一性が向上して、強誘電体
薄膜の構造が緻密になり、強誘電体キャパシタの電気特
性および強誘電体特性を向上させることができる。
【０２２２】本発明の半導体装置の製造方法によれば、
強誘電体薄膜の最下層は、例えば赤外線ランプなどを用
いた赤外線加熱によるラピッドサーマルアニールで結晶
化させるから、強誘電体薄膜の結晶粒が微細になり、そ
の結晶粒径の均一性も向上して、強誘電体薄膜の構造が
緻密になり、強誘電体キャパシタの電気特性および強誘
電体特性を向上させることができる。
【０２２３】一実施形態の半導体装置の製造方法は、上
記強誘電体薄膜の材料が、 Ｂｉ２Ａｍ−１ＢｍＯ３ｍ＋３ Ａ：Ｎａ、Ｋ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ、およびＢｉの
中から選択した１つ Ｂ：Ｆｅ、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、およびＭｏの中から
選択した１つ ｍ：自然数 で示される材料であるから、強誘電体薄膜において膜疲
労による劣化を少なくすることができる。
【０２２４】本発明の半導体装置は、強誘電体薄膜の最
下層の結晶核密度が、強誘電体薄膜において最下層より
も上の層の結晶核密度よりも高いので、強誘電体薄膜に
おいて粗大な結晶粒の成長が抑制され、強誘電体薄膜の
表面モフォロジーが改善されて、強誘電体薄膜と下部電
極との間、および、強誘電体薄膜と上部電極との間では
ピンホールなどの隙間が減少し、強誘電体キャパシタの
構造が緻密になる。
【０２２５】また、上記強誘電体薄膜では、粗大な結晶
粒の生長が抑制されるから、強誘電体キャパシタの均一
性が向上し、ヒステリシスループの対称性も向上して、
残留分極を大きくすることができる。
【０２２６】また、上記強誘電体薄膜の表面モフォロジ
ーが改善されるから、下部電極および上部電極に対する
強誘電体薄膜の密着性が向上して、クラックが減少し、
下部電極と上部電極との間で生じるリークを減少させる
ことができる。
【０２２７】また、上記強誘電体キャパシタの残留分極
が大きく、強誘電体キャパシタにおいてリーク電流が減
少しているので、強誘電体キャパシタを記憶素子に用い
た場合は記憶素子の性能を向上させることができる。
【０２２８】また、上記強誘電体キャパシタを製造する
ときに発生するクラックが減少するので、製造歩留を高
めることができる。
【図面の簡単な説明】
【図１】 図１（ａ）〜（ｃ）は本発明の第１実施形態
の半導体装置の製造方法の工程図である。
【図２】 図２（ａ）〜（ｄ）は本発明の第２実施形態
の半導体装置の製造方法の工程図である。
【図３】 図３（ａ）,（ｂ）は従来の半導体装置の製
造方法の工程図である。
【図４】 図４（ａ）〜（ｄ）は本発明の第２,第３,第
４,第５および第６実施形態の半導体装置の製造方法の
工程図である。
【図５】 図５は本発明の第７実施形態の半導体装置の
製造方法のフローチャートである。
【図６】 図６（ａ）,（ｂ）は本発明の第７,第８実施
形態の半導体装置の製造方法の工程図である。
【図７】 図７は上記第８実施形態の半導体装置の製造
方法のフローチャートである。
【符号の説明】
１,２１,６１,７１ シリコン基板 ４,２４ Ｐｔ下部電極 ６,７,８,９ ＳＢＴ層 １１,３３ Ｐｔ上部電極 １０,３２,６９,８１ 強誘電体薄膜 ２６,２７,２８,２９ ＳＢＴ層 ６３,７４ 下部電極 ６５ 初期層 ６６ ＳＢＴ薄膜 ６８ 最終層 ７０,８２ 上部電極 ７７,７８,７９,８０ ＳＢＴ層 ８６ シード層

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 基板上に順次積層された下部電極,強誘
    電体薄膜および上部電極からなる強誘電体キャパシタを
    備えた半導体装置の製造方法であって、 上記強誘電体薄膜を複数の層で構成し、 上記強誘電体薄膜の最下層と上記強誘電体薄膜の最上層
    との間の層に対して第１温度の加熱処理を第１設定時間
    施すことにより、上記最下層と上記最上層との間の層を
    結晶化すると共に、 上記最下層および上記最上層の少なくとも一方に対して
    上記第１温度よりも低い第２温度の加熱処理を施すこと
    により、上記最下層および上記最上層の少なくとも一方
    を結晶化することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    において、 上記最下層と上記最上層とを上記第２温度の加熱処理に
    より結晶化することを特徴とする半導体装置の製造方
    法。
  3. 【請求項３】 請求項２に記載の半導体装置の製造方法
    において、 上記最下層と上記最上層との加熱処理の時間が上記第１
    設定時間であることを特徴とする半導体装置の製造方
    法。
  4. 【請求項４】 請求項１に記載の半導体装置の製造方法
    において、 上記最下層を上記第２温度の加熱処理により結晶化する
    と共に、上記最上層を上記第１設定時間よりも短い第２
    設定時間の加熱処理により結晶化することを特徴とする
    半導体装置の製造方法。
  5. 【請求項５】 請求項４に記載の半導体装置の製造方法
    において、 上記最下層を結晶化する加熱処理の時間が上記第１設定
    時間であると共に、上記最上層を結晶化する加熱処理の
    温度が上記第１温度であることを特徴とする半導体装置
    の製造方法。
  6. 【請求項６】 請求項１に記載の半導体装置の製造方法
    において、 上記最下層を上記第１設定時間よりも短い第２設定時間
    の加熱処理により結晶化すると共に、上記最上層を上記
    第２温度の加熱処理により結晶化することを特徴とする
    半導体装置の製造方法。
  7. 【請求項７】 請求項６に記載の半導体装置の製造方法
    において、 上記最下層を結晶化する加熱処理の温度が上記第１温度
    であると共に、上記最下層を結晶化する加熱処理の時間
    が上記第１設定時間であることを特徴とする半導体装置
    の製造方法。
  8. 【請求項８】 基板上に順次積層された下部電極,強誘
    電体薄膜および上部電極からなる強誘電体キャパシタを
    備えた半導体装置の製造方法であって、 上記強誘電体薄膜を複数の層で構成し、 上記強誘電体薄膜の最下層と上記強誘電体薄膜の最上層
    との間の層に対して第１温度の加熱処理を第１設定時間
    施すことにより、上記最下層と上記最上層との間の層を
    結晶化すると共に、 上記最下層および上記最上層の少なくとも一方に対して
    上記第１設定時間よりも短い第２設定時間の加熱処理を
    施すことにより、上記最下層および上記最上層の少なく
    とも一方を結晶化することを特徴とする半導体装置の製
    造方法。
  9. 【請求項９】 請求項８に記載の半導体装置の製造方法
    において、 上記最下層と上記最上層とを上記第２設定時間の加熱処
    理により結晶化することを特徴とする半導体装置の製造
    方法。
  10. 【請求項１０】 請求項９に記載の半導体装置の製造方
    法において、 上記最下層と上記最上層との加熱処理の温度が上記第１
    温度であることを特徴とする半導体装置の製造方法。
  11. 【請求項１１】 請求項１乃至１０のいずれか１つに記
    載の半導体装置の製造方法において、 上記第１温度が７００℃を越えかつ８００℃以下の温度
    であることを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 請求項１乃至１１のいずれか１つに記
    載の半導体装置の製造方法において、 上記第２温度が６００℃〜７００℃の範囲であることを
    特徴とする半導体装置の製造方法。
  13. 【請求項１３】 請求項１乃至１２のいずれか１つに記
    載の半導体装置の製造方法において、 上記第１設定時間が１０分を越えかつ６０分以下である
    ことを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 請求項１乃至１３のいずれか１つに記
    載の半導体装置の製造方法において、 上記第２設定時間が５分〜１０分の範囲であることを特
    徴とする半導体装置の製造方法。
  15. 【請求項１５】 請求項１乃至１４のいずれか１つに記
    載の半導体装置の製造方法において、 上記強誘電体薄膜がＢｉ層状構造強誘電体であることを
    特徴とする半導体装置の製造方法。
  16. 【請求項１６】 請求項１乃至１５のいずれか１つに記
    載の半導体装置の製造方法において、 上記強誘電体薄膜の成膜方法は塗布成膜であることを特
    徴とする半導体装置の製造方法。
  17. 【請求項１７】 請求項１乃至１５のいずれか１つに記
    載の半導体装置の製造方法において、 上記強誘電体薄膜の成膜方法はＬＳＭＣＤ法であること
    を特徴とする半導体装置の製造方法。
  18. 【請求項１８】 請求項１７に記載の半導体装置の製造
    方法において、 上記最下層と上記最上層との間の層は、堆積、第３温度
    の仮焼成を行う工程を複数回繰り返した後に、上記第１
    温度の加熱処理を上記第１設定時間施すことにより結晶
    化することを特徴とする半導体装置の製造方法。
  19. 【請求項１９】 基板上に順次積層された下部電極,強
    誘電体薄膜および上部電極からなる強誘電体キャパシタ
    を有する半導体装置であって、 上記強誘電体薄膜が複数の層で構成され、 上記強誘電体薄膜の最下層および上記強誘電体薄膜の最
    上層の少なくとも一方の結晶粒が、上記最下層と上記最
    上層との間の層の結晶粒よりも小さいことを特徴とする
    半導体装置。
  20. 【請求項２０】 基板上に順次積層された下部電極,強
    誘電体薄膜および上部電極からなる強誘電体キャパシタ
    を有する半導体装置であって、 上記強誘電体薄膜が複数の層で構成され、 上記強誘電体薄膜の最下層および上記強誘電体薄膜の最
    上層の結晶粒が、上記最下層と上記最上層との間の層の
    結晶粒よりも小さいことを特徴とする半導体装置。
  21. 【請求項２１】 基板上に順次積層された下部電極,強
    誘電体薄膜および上部電極からなる強誘電体キャパシタ
    を備えた半導体装置の製造方法であって、 上記強誘電体薄膜を複数の層で構成し、 上記強誘電体薄膜の最下層をレーザアニールで結晶化さ
    せることを特徴とする半導体装置の製造方法。
  22. 【請求項２２】 基板上に順次積層された下部電極,強
    誘電体薄膜および上部電極からなる強誘電体キャパシタ
    を備えた半導体装置の製造方法であって、 上記強誘電体薄膜を複数の層で構成し、 上記強誘電体薄膜の最下層を、赤外線加熱によるラピッ
    ドサーマルアニールで結晶化させることを特徴とする半
    導体装置の製造方法。
  23. 【請求項２３】 請求項２1または２３に記載の半導体
    装置の製造方法において、 上記強誘電体薄膜の材料が、 Ｂｉ２Ａｍ−１ＢｍＯ３ｍ＋３ Ａ：Ｎａ、Ｋ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ、およびＢｉの
    中から選択した１つ Ｂ：Ｆｅ、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、およびＭｏの中から
    選択した１つ ｍ：自然数 で示される材料であることを特徴とする半導体薄膜の製
    造方法。
  24. 【請求項２４】 基板上に順次積層された下部電極,強
    誘電体薄膜および上部電極からなる強誘電体キャパシタ
    を有する半導体装置であって、 上記強誘電体薄膜が複数の層で構成され、 上記強誘電体薄膜の最下層の結晶核密度が、上記強誘電
    体薄膜において上記最下層よりも上の層の結晶核密度よ
    りも高いことを特徴とする半導体装置。
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