JP2002158198A

JP2002158198A - 半導体素子の製造方法

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Publication number: JP2002158198A
Application number: JP2000352714A
Authority: JP
Inventors: Hiroyuki Kono; 浩幸河野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2000-11-20
Filing date: 2000-11-20
Publication date: 2002-05-31
Anticipated expiration: 2020-11-20
Also published as: US20020090793A1; JP3443089B2; US6660617B2

Abstract

(57)【要約】【課題】研磨の際、有効チップ全体に均一な研磨圧力
がかかるようにして、マーキング領域に隣接する有効チ
ップの研磨不足を解消し、正常なＳＴＩ構造を有する半
導体素子を製造すること。【解決手段】デバイス領域、グリッドライン領域およ
びマーキング領域を有するウエハのマーキング領域に、
マーキング領域に隣接する有効チップに他の有効チップ
に対するのと同等な研磨圧力を付与することが可能な加
工、たとえばテーパ加工、ザグリ加工を施す工程、マー
キング領域にマーキングを行う工程、ウエハ表面に窒化
膜および酸化膜をこの順に形成する工程、研磨により酸
化膜を研磨除去する工程、窒化膜を除去する工程、を有
することを特徴とする素子分離構造を有する半導体素子
の製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、素子分離を行う半
導体素子の製造方法に関し、特にＣＭＰ（Chemical Me
chanical Polishing）により素子分離を行う、ＳＴＩ
（ShallowTrench Isolation）において、良好な研磨特
性を有する半導体素子の製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置は高集積化され、各素
子は極めて微細化される傾向にあり、半導体装置の各素
子は半導体基板に形成された浅いトレンチ内に充填され
た絶縁物により互いに分離される。これがいわゆるＳＴ
Ｉ（Shallow Trench Isolation）である。ＳＴＩプロ
セスには種々の方法が知られているが、たとえばシリコ
ンウエハ上に、酸化膜、シリコン窒化膜を順に積層形成
した後、写真製版パターンをマスクとして用い、シリコ
ン窒化膜、酸化膜を順次パターニングし、シリコン基板
に溝（トレンチ）を形成し、次に、熱酸化により溝の内
壁に熱酸化膜を形成した後、ＣＶＤ法により、溝が酸化
膜で埋まるようにシリコンウエハ全面に酸化膜を形成
し、その後シリコン窒化膜をストッパとしたＣＭＰ法に
より窒化膜上部に形成された酸化膜を除去することによ
り溝内部にのみ酸化膜を残し、次いで熱リン酸によりシ
リコン窒化膜を除去することによりトレンチ型素子分離
構造を作製する方法が知られている。また、ウエハは通
常デバイス領域（有効チップ領域）の他にマーキング領
域を有し、このマーキング領域には印字等を行ってウエ
ハ履歴を記す。印字はたとえばレーザにより行われる。
この印字の後、前記のようにＳＴＩプロセスが実施され
る（窒化膜および酸化膜の形成、その後のＣＭＰ等）。

【０００３】ところで、印字はたとえばレーザによりド
ット印字される（図６参照、以下、マーキング領域にお
いてこのようなドット印字を有する部分を「マーキング
部」という）。なお、図６には、研磨後のマーキング部
の断面形状も示されているが、研磨直後においても１μ
ｍ程度の段差凸部が残存し、また、研磨により開口部が
拡大していることが示されている。前記のごときマーキ
ング部を有するウエハにＣＭＰを施すと、研磨パッドに
よる研磨圧力は、マーキング部およびその周辺部におい
て異なるものとなり、研磨過多の部分および研磨不足の
部分が生ずる。また、有効チップ領域においても、マー
キング領域に隣接する有効チップ（隣接有効チップ）に
はその他の有効チップと同等の研磨圧力がかからなくな
る。すなわち、有効チップ全体に均一な研磨圧力がかか
らなくなる。そうすると、マーキング領域に隣接する有
効チップにおいても研磨不足が発生し、その部分は酸化
膜が充分除去されず残留するようになる。その結果、Ｓ
ＴＩプロセスにおける熱リン酸による窒化膜除去の際、
酸化膜がマスクとなっていしまい、その下の窒化膜の除
去が行われず、完全な素子分離構造が得られないことに
なる。

【０００４】これを図を用いて説明する。図７（Ａ）は
ウエハのマーキング領域に印字を行った後、前記のよう
に窒化膜および酸化膜を形成した状態のウエハ最外周部
の断面構造を概念的に示す。同図には、最外周部よりマ
ーキング領域、グリッドライン（Ｇ／Ｌ）領域およびデ
バイス（領域マーキング領域に隣接する有効チップ）が
示されている。図７（Ａ）中、１はウエハ基板、２は溝
部（トレンチ）、３は窒化膜、４は酸化膜を、また５は
マーキング部のドットの盛り上がり部（段差凸部）を示
す（穴は図示されていない）。次に図７（Ｂ）に示すよ
うに、ウエハ１と研磨パッド６の間に研磨スラリ７が存
在する状態で研磨パッドに圧力をかけて研磨すると、研
磨パッドはその弾性変形により、ウエハ表面に存在する
段差形状に追従しようとする。このとき、パッドの変形
量に応じた研磨圧力分布が生ずるが、特に段差凸部を有
するマーキング部に圧力が集中するため、マーキング部
周辺領域においては研磨圧力が分散低下する。一方、さ
らにその周辺領域においてはパッドのリバウンドにより
研磨圧力が集中する。そしてさらにその外側（デバイス
側）に行くに伴い研磨圧力は平衡状態へと推移する。

【０００５】したがって、印字によって生じた盛り上が
り部およびリバウンド部では、研磨圧力が集中する一
方、マーキング部周辺領域およびデバイス領域（隣接有
効チップ）では研磨圧力が減少する。被研磨膜の研磨速
度は研磨圧力に応じて変化するため、マーキング部の段
差凸部およびリバウンド部の研磨速度は増加する。これ
に対し、研磨圧力の低くなるデバイス領域においては研
磨速度は減少する。その結果、図７（Ｃ）に示すよう
に、研磨中期においては、圧力が多くかかった部分では
研磨が進行しているが、デバイス領域では研磨は行われ
ていない。研磨の進行すなわち、段差解消とともに、研
磨速度の差も緩和されていくものの、一度拡大した研磨
過多領域と研磨不足領域の膜厚差は縮まることはない。
そのため、研磨後期においては、図７（Ｄ）に示される
ように、研磨過多領域と研磨不足領域の差が大きくな
り、マーキング部ではシリコン基板面が露出する一方、
隣接有効チップ領域では酸化膜が残り、いずれの場合も
ＳＴＩ構造として不良である。この酸化膜残りの問題
は、ＣＭＰ研磨後に熱リン酸処理により窒化膜を除去す
る際に、表面に残存する酸化膜がマスクとなり、局所的
な膜（酸化膜／窒化膜）残りとなって、デバイス不良を
起こす（図７（Ｅ）参照）という問題につながる。

【０００６】

【発明が解決しようとする課題】本発明は前記のごとき
問題点に鑑みてなされたものであり、その目的は、ウエ
ハのマーキング領域の環境を改良することにより、従来
と同じ印字方法を用いても、研磨の際、有効チップ全体
に均一な研磨圧力がかかるようにして、マーキング領域
に隣接する有効チップの研磨不足を解消し、正常なＳＴ
Ｉ構造を有する半導体素子を製造することにある。

【０００７】

【課題を解決するための手段】前記目的は、以下の半導
体素子の製造方法を提供することにより解決される。（１）デバイス領域、グリッドライン領域およびマーキ
ング領域を有するウエハのマーキング領域に、マーキン
グ領域に隣接する有効チップに他の有効チップに対する
のと同等な研磨圧力を付与することが可能な加工を施す
工程、マーキング領域にマーキングを行う工程、ウエハ
表面に窒化膜および酸化膜をこの順に形成する工程、研
磨により酸化膜を研磨除去する工程、窒化膜を除去する
工程、を有することを特徴とする素子分離構造を有する
半導体素子の製造方法。（２）前記加工が、ウエハ端部に向かいウエハ厚みが減
じるようなテーパ加工であることを特徴とする前記
（１）に記載の半導体素子の製造方法。（３）前記加工が、ザグリ加工であることを特徴とする
前記（１）に記載の半導体素子の製造方法。（４）前記加工が、グリッドライン領域とマーキング領
域におけるマーキング部との間における溝加工であるこ
とを特徴とする前記（１）に記載の半導体素子の製造方
法。（５）前記加工が、マーキング領域におけるマーキング
部を囲む溝加工であることを特徴とする前記（１）に記
載の半導体素子の製造方法。

【０００８】（６）表面にマーキング領域を有するウエ
ハの前記マーキング領域にマーキングを行なう工程の
後、前記表面に絶縁膜を形成する工程と、前記絶縁膜を
研磨する工程とを有する半導体素子の製造方法におい
て、前記ウエハの端部には前記端部に向かい厚みが減じ
る傾斜面が形成されており、前記マーキングは前記傾斜
面に施されていることを特徴とする半導体素子の製造方
法。（７）前記傾斜面は、前記表面から略０．２°の角度を
有することを特徴とする前記（６）に記載の半導体素子
の製造方法。（８）前記絶縁膜は素子分離領域を形成する絶縁膜であ
り、前記研磨する工程は、化学的機械研磨によって行わ
れることを特徴とする前記（６）に記載の半導体素子の
製造方法。（９）前記（６）に記載の半導体素子の製造方法におい
て、更に、前記ウエハは前記表面にデバイス領域を有し
ており、前記デバイス領域に半導体素子を形成した後、
前記表面に絶縁膜を形成する工程を有することを特徴と
する半導体素子の製造方法。

【０００９】（１０）表面にマーキング領域を有するウ
エハの前記マーキング領域にマーキングを行なう工程の
後、前記表面に絶縁膜を形成する工程と、前記絶縁膜を
研磨する工程とを有する半導体素子の製造方法におい
て、前記ウエハには、前記表面よりも低い第１の領域が
形成されており、前記マーキングは前記第１の領域に施
されていることを特徴とする半導体素子の製造方法。（１１）前記第１の領域は、前記表面と略平行な第１の
面であることを特徴とする前記（１０）に記載の半導体
素子の製造方法。（１２）前記第１の面は、前記表面より略４μｍ以上低
く形成されていることを特徴とする前記（１１）に記載
の半導体素子の製造方法。（１３）前記絶縁膜は素子分離領域を形成する絶縁膜で
あり、前記研磨する工程は、化学的機械研磨によって行
われることを特徴とする前記（１０）に記載の半導体素
子の製造方法。（１４）前記（１０）に記載の半導体素子の製造方法に
おいて、更に、前記ウエハは前記表面にデバイス領域を
有しており、前記デバイス領域に半導体素子を形成した
後、前記表面に絶縁膜を形成する工程を有することを特
徴とする半導体素子の製造方法。

【００１０】（１５）表面にマーキング領域と半導体素
子が形成されるデバイス領域とを有するウエハの前記マ
ーキング領域にマーキングを行なう工程の後、前記表面
に絶縁膜を形成する工程と、前記絶縁膜を研磨する工程
とを有する半導体素子の製造方法において、前記マーキ
ングと前記デバイス領域との間に、溝が形成されている
ことを特徴とする半導体素子の製造方法。（１６）前記（１５）に記載の半導体素子の製造方法に
おいて、更に、前記デバイス領域に半導体素子を形成し
た後、前記表面に絶縁膜を形成する工程を有することを
特徴とする半導体素子の製造方法。（１７）前記絶縁膜は素子分離領域を形成する絶縁膜で
あり、前記研磨する工程は、化学的機械研磨によって行
われることを特徴とする前記（１５）に記載の半導体素
子の製造方法。（１８）前記溝は、前記マーキングの両端よりそれぞれ
略５ｍｍ以上長い長さを有する溝であることを特徴とす
る前記（１５）に記載の半導体素子の製造方法。

【００１１】

【発明の実施の形態】本発明の半導体素子の製造方法に
おいては、ウエハにマーキングを施す前に、マーキング
領域に隣接する有効チップ（隣接有効チップ）に他の有
効チップに対するのと同等な研磨圧力を付与することが
可能な加工を施す工程を行うことを特徴とする。前記の
ように、酸化膜等の絶縁膜を研磨する工程においては、
マーキング加工により生ずる段差凸部に起因して、隣接
有効チップには、他の有効チップと同じ研磨圧力がかか
らず研磨不足になるが、本発明の半導体素子の製造方法
においては、ウエハのマーキング領域に前記のごとき研
磨不足を解消するための加工を施すことにより、有効チ
ップ全体を均一に研磨することが可能になる。（なお、
マーキング領域と隣接有効チップの間にはグリッドライ
ン領域が存在するが、マーキング領域に最も近い有効チ
ップを前記のように「隣接有効チップ」という。）前記絶縁膜は、素子分離領域を形成する絶縁膜であり、
また、研磨はたとえば化学的機械研磨により行なわれ
る。マーキング領域に施す加工は、研磨の際有効チップ
全体に均一な研磨圧力がかかるように、隣接有効チップ
の研磨不足を解消することが可能な加工であれば特に制
限されるものではないが、たとえば図１（Ａ）ないし図
１（Ｂ）に示される加工が挙げられる。図１（Ａ）はウ
エハ端部に向かいウエハ厚みが減じるようなテーパ加工
（下記第１の態様）を施した例であり、ウエハの端部に
は、ウエハ端に向かい厚みが減じる傾斜面が形成されて
おり、前記マーキングは前記傾斜面に施される。図１
（Ｂ）はザグリ加工（下記第２の態様）が施された例で
あり、ウエハには、ウエハ表面よりも低い第１の領域が
形成され、前記マーキングは前記第１の領域に施され
る。また、前記第１の領域は、ウエハ表面と略平行な第
１の面であることができる。図１（Ｃ）（下記第３の態
様）および図１（Ｄ）（下記第４の態様）は溝加工を、
それぞれウエハのマーキング領域に行った図を示す。図
１（Ａ）ないし図１（Ｄ）において、８はテーパ加工
部、９はザグリ加工部および１０は溝加工部をそれぞれ
示す。次に、これらの加工を行ったウエハを用いて、マ
ーキング領域にマーキングを施した後、いわゆるＳＴＩ
プロセスを行う。また、本発明の素子分離構造を有する
半導体素子の製造方法には、更に、前記有効チップ領域
（デバイス領域）に半導体素子を形成した後、該表面に
絶縁膜を形成する態様が含まれる。

【００１２】次に、表面にマーキング領域を有するウエ
ハの前記マーキング領域にマーキングを行なう工程の
後、前記表面に絶縁膜を形成する工程と、前記絶縁膜を
研磨する工程について説明する。以下において、絶縁膜
として酸化膜を用い、研磨方法として化学的機械研磨方
法を用いる態様について説明する。（第１の態様）第１の態様は、図２（Ａ）〜図２（Ｅ）
に示される。この態様は、マーキング領域にウエハ端部
に向かいウエハ厚みが減じるようなテーパ加工を施すこ
とにより、ウエハの端部に、ウエハ端に向かい厚みが減
じる傾斜面を形成して、マーキングにより発生する凸状
段差を相殺する手法である。図２（Ａ）は、ウエハのマ
ーキング領域にテーパー加工を施し、次いでマーキング
を行い、その後ウエハ表面に窒化膜および酸化膜を形成
した状態を示す。前記図７（Ｂ）と同様なマーキング条
件でマーキングを行うと、ウエハ面からの突出量は変わ
らないものの、デバイス領域面（基準面）と段差凸部と
の相対的な差は、テーパ加工を施していない図７（Ａ）
に比較して小さくなる。次に、図２（Ｂ）に示すように
ウエハのデバイス領域を基準面にして押しつけられた研
磨パッドによりＣＭＰを施すと、研磨パッドはウエハ表
面の段差に応じて弾性変形するものの、テーパ加工なし
のウエハに比較して変形量は少なくなり、そのため、パ
ッドの弾性変形によるリバウンドも小さくなる。

【００１３】したがって、研磨圧力に分布が生ずること
がなく、局所的な研磨速度の差も生じにくくなり、その
結果、マーキング領域に隣接するチップ領域にも他の部
分の有効チップ領域と同程度の均一な研磨圧力がかかる
ようになり、隣接チップにおける研磨速度減少が抑制さ
れる（図２（Ｃ）参照）。マーキング領域の研磨速度に
関してはテーパ加工の程度（したがって、マーキング領
域における突出量）により変動するものの、デバイス領
域での研磨速度は充分平衡状態であるため酸化膜残りも
発生しない（図２（Ｄ）参照）。この態様では、マーキ
ング周辺領域部での膜（酸化膜／窒化膜）残りを完全に
解消することはできないものの、デバイス領域における
酸化膜残りは発生しないので、良好なトレンチ構造を得
ることができる（図２（Ｅ）参照）。

【００１４】たとえば、マーキング領域をウエハ端部よ
り４ｍｍまでとした場合、ウエハ端部より４ｍｍの位置
から、図１（Ａ）のθを種々変えてテーパ加工を行った
場合の、テーパ加工を行う前のウエハ表面からの落ち込
み量を、マーキング領域の各場所について表１に示す。
表１中、Ａはウエハ端部から３ｍｍの位置を、Ｂは２ｍ
ｍの位置を、Ｃは１ｍｍの位置を、そしてＤはウエハ端
部を示す。θが０．２°となるようなテーパ加工を行う
と、ウエハ端部より２ｍｍの位置（Ｂ点）における落ち
込み量は６．９８μｍとなる。そして、ウエハ端部より
３ｍｍ〜１ｍｍの位置（ＡとＣの間）に、縦方向２ｍｍ
のマークをレーザ印字すると、マーキング部の突出量は
平均５μｍ程度となる。ここで、レーザを用いた印字の
場合、レーザ印字条件にも依存するが、ドット中心部分
が深さ４μｍ程度の穴となる一方、その穴の外周部に
は、４〜７μｍ程度の高さのリング状の盛り上りが生ず
る。したがって、前記のごときマーキングを行う場合に
は、テーパ角度としては、およそ０．２°程度で充分で
ある。また、このとき、ウエハ端部の厚みはテーパ加工
する前のウエハ端部の厚さ６２５μｍ（８インチウエ
ハ）からＤ点での落ち込み量である１３．９６を引いた
６１１μｍであるため、機械的強度の面ではほとんど影
響はない。マーキング条件を変えると突出量も変化する
ので、Ｄ点での機械的強度を保証する落ち込み量を考慮
しつつ、適宜前記θを変えたテーパ加工をすることがで
きる。

【００１５】

【表１】

【００１６】（第２の態様）第２の態様は、第１の態様
のテーパ加工の代わりにサグリ加工を行う方法である。
この態様は、マーキング領域にザグリ加工を施し、ウエ
ハ表面よりも低い第１の領域を形成し、マーキングによ
り発生する段差凸部を相殺する手法である。ザグリ加工
の深さは、マーキングによる突出量およびウエハ端部の
機械的強度の両者を考慮して適宜決定される。ウエハの
マーキング領域にザグリ加工を施し、次いでマーキング
を行い、その後ウエハ表面に窒化膜および酸化膜を形成
した状態を図３（Ａ）に示す。また、図３（Ｂ）ないし
図３（Ｅ）に、マーキングおよびＳＴＩ研磨を行う各工
程におけるウエハ断面を模式的に示す。この態様におい
ても、マーキング領域に隣接するチップ領域にも他の部
分の有効チップ領域と同程度の均一な研磨圧力がかかる
ようになり、デバイス領域における研磨速度の減少は発
生しない。また図３（Ｅ）に示されるように、マーキン
グ周辺領域にのみ酸化膜／窒化膜が残存するものの、デ
バイス領域においては実質的に酸化膜／窒化膜残りはな
く、良好なＳＴＩ構造が得られる。また、この態様は、
市販のウエハを用いることができ、半導体メーカーでも
精度よく加工することができる。加工前のウエハ表面か
らのザグリ加工の深さは、マーキングにより発生する凸
状段差を相殺する深さであればよく、４〜１０μｍ程度
が適切であるが、ウエハ強度が保てれば適宜変更するこ
とができる。

【００１７】（第３の態様）第３の態様は、マーキング
領域において、グリッドライン領域とマーキング領域の
マーキング部の間に溝を設ける態様である。図４（Ａ）
に、端部に溝を設けたウエハの平面部分図を示す。ま
た、図４（Ｂ）ないし図４（Ｆ）に、溝加工、マーキン
グおよびＳＴＩ研磨を行う各工程におけるウエハ断面を
模式的に示す。図４（Ｂ）には、ウエハのマーキング領
域においてマーキング部とグリッドライン領域の間に溝
加工を施し、次いでマーキングを行い、その後ウエハ表
面に窒化膜および酸化膜を形成した状態を示す。図４
（Ｃ）で示す研磨初期においては、前記態様１および２
のように、マーキング部の周辺においてはリバウンドに
より研磨圧力が集中し、逆に隣接有効チップ近辺では研
磨圧力が減少する。しかし、図４（Ｄ）および図４
（Ｅ）に示されるように、研磨中期および後期において
は、溝部のディッシングが顕著になり、溝内部に研磨パ
ッドが食い込むような状態となって、溝の直近の部分で
はその反動として研磨圧力は多少減少するものの、グリ
ッドライン領域および隣接有効チップの研磨圧力は増加
していき、研磨速度も大きくなる。したがって、研磨
後、隣接有効チップにおいては酸化膜の残りがなく、ア
クティブ領域には酸化膜／窒化膜残りがなく、正常なＳ
ＴＩ構造が形成される。（マーキング部、その周辺およ
び溝の中には酸化膜／窒化膜が残るが、チップには影響
がないため特に問題にはならない。）ここで、設けられる溝の形状、例えば、幅、長さおよび
深さは、デバイス領域に形成される隣接パターン形状や
研磨環境特性、マーキング条件等により適宜決定され
る。研磨環境特性とは、使用するＣＭＰ装置と研磨条件
により定まるものである。具体的には、シミュレーショ
ンにより隣接パターンからの影響度を数値として算出
し、この数値より決定する。この第３の態様における条
件において、溝の幅は２〜５ｍｍ程度が適切であり、ま
た、溝の深さは５〜１０μｍ程度が適切である。また、
溝を設ける位置は、マーキング条件にもよるが、通常は
ウエハ端部から３〜４ｍｍ程度で、グリッドライン端部
から数１００μｍ程度離れた位置である。また、図４
（Ａ）において、マーキング領域とデバイス領域との間
には、ウエハ端部にまで達する長さを有する溝が形成さ
れているが、この実施の態様においては、少なくともマ
ーキングの全長よりも両側５ｍｍ程度長い長さ、つま
り、マーキングの両端よりそれぞれ略５ｍｍ以上長い溝
が形成されていればよい。

【００１８】（第４の態様）第４の態様は、前記第３
の態様の変形例ともいえるもので、溝加工をグリッドラ
イン領域とマーキング領域のマーキング部の間に設ける
代わりに、マーキング部を取り囲むように設ける方法で
ある。図５（Ａ）に、ウエハのマーキング領域におい
て、マーキング部を囲むように溝加工７を設けたウエハ
の平面部分図を示す。また、図５の（Ｂ）に、ウエハの
マーキング領域においてマーキング部を囲むように溝加
工を施し、次いでマーキングを行い、その後ウエハ表面
に窒化膜および酸化膜を形成した状態を示す。溝の幅、
深さは、前記第３の態様の場合と同様である。この態様
では、溝がウエハ端部に達していないなど、溝の長さが
短いので、機械的強度が第３の態様のものより向上し、
とりわけ高温熱処理に対する強度低下を抑制することが
できる。また、溝をマーキング部の周囲に設けるだけで
あるので、第３の態様に比較して、ウエハ内の有効チッ
プ領域を広くとる（マーキング部の横にさらに有効チッ
プ領域を設ける）ことができるというメリットもある。

【００１９】

【発明の効果】本発明のウエハの製造方法においては、
マーキングを施す前に、マーキング領域に隣接する有効
チップ（隣接有効チップ）に他の有効チップに対するの
と同等な研磨圧力を付与することが可能な加工を施した
ため、隣接有効チップにも十分な研磨圧力を付与するこ
とができ、有効チップ全体が均一に研磨される。したが
って、隣接有効チップの研磨不足が解消されて、隣接有
効チップに酸化膜の研磨残りが発生することが回避され
る。その結果、隣接有効チップのアクティブ領域に酸化
膜／窒化膜が残らず、正常な素子分離構造を有する半導
体素子を製造することができる。

【図面の簡単な説明】

【図１】ウエハのマーキング領域に施す加工例を示す
図である。

【図２】本発明の半導体素子製造方法の一態様におい
て、マーキング領域にテーパ加工を行った場合の、各工
程におけるウエハ外周部の断面模式図を示す。

【図３】ザグリ加工を行う、半導体素子製造方法の他
の態様を示す。

【図４】溝加工を行う、半導体素子製造方法の他の態
様を示す。

【図５】溝加工を行う、半導体素子製造方法の他の態
様を示す。

【図６】ウエハ外周部の断面形状を、走査式段差計に
より測定した図を示す。

【図７】従来の、マーキング領域未加工のウエハを用
いる半導体素子製造方法の場合、隣接有効チップに研磨
不足−酸化膜残りが生ずることを示すプロセス図であ
る。

【符号の説明】

１ウエハ２トレンチ３窒化膜４酸化膜５段差凸部６研磨パッド７研磨スラリ８テーパ加工部９ザグリ加工部１０溝加工部

Claims

【特許請求の範囲】

【請求項１】デバイス領域、グリッドライン領域およ
びマーキング領域を有するウエハのマーキング領域に、
マーキング領域に隣接する有効チップに他の有効チップ
に対するのと同等な研磨圧力を付与することが可能な加
工を施す工程、マーキング領域にマーキングを行う工
程、ウエハ表面に窒化膜および酸化膜をこの順に形成す
る工程、研磨により酸化膜を研磨除去する工程、窒化膜
を除去する工程、を有することを特徴とする素子分離構
造を有する半導体素子の製造方法。
【請求項２】前記加工が、ウエハ端部に向かいウエハ
厚みが減じるようなテーパ加工であることを特徴とする
請求項１に記載の半導体素子の製造方法。
【請求項３】前記加工が、ザグリ加工であることを特
徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】前記加工が、グリッドライン領域とマー
キング領域におけるマーキング部との間における溝加工
であることを特徴とする請求項１に記載の半導体素子の
製造方法。
【請求項５】前記加工が、マーキング領域におけるマ
ーキング部を囲む溝加工であることを特徴とする請求項
１に記載の半導体素子の製造方法。
【請求項６】表面にマーキング領域を有するウエハの
前記マーキング領域にマーキングを行なう工程の後、前
記表面に絶縁膜を形成する工程と、前記絶縁膜を研磨す
る工程とを有する半導体素子の製造方法において、前記ウエハの端部には前記端部に向かい厚みが減じる傾
斜面が形成されており、前記マーキングは前記傾斜面に
施されていることを特徴とする半導体素子の製造方法。
【請求項７】前記傾斜面は、前記表面から略０．２°
の角度を有することを特徴とする請求項６記載の半導体
素子の製造方法。
【請求項８】前記絶縁膜は素子分離領域を形成する絶
縁膜であり、前記研磨する工程は、化学的機械研磨によ
って行われることを特徴とする請求項６記載の半導体素
子の製造方法。
【請求項９】請求項６記載の半導体素子の製造方法に
おいて、更に、前記ウエハは前記表面にデバイス領域を有してお
り、前記デバイス領域に半導体素子を形成した後、前記
表面に絶縁膜を形成する工程を有することを特徴とする
半導体素子の製造方法。
【請求項１０】表面にマーキング領域を有するウエハ
の前記マーキング領域にマーキングを行なう工程の後、
前記表面に絶縁膜を形成する工程と、前記絶縁膜を研磨
する工程とを有する半導体素子の製造方法において、前記ウエハには、前記表面よりも低い第１の領域が形成
されており、前記マーキングは前記第１の領域に施され
ていることを特徴とする半導体素子の製造方法。
【請求項１１】前記第１の領域は、前記表面と略平行
な第１の面であることを特徴とする請求項１０記載の半
導体素子の製造方法。
【請求項１２】前記第１の面は、前記表面より略４μ
ｍ以上低く形成されていることを特徴とする請求項１１
記載の半導体素子の製造方法。
【請求項１３】前記絶縁膜は素子分離領域を形成する
絶縁膜であり、前記研磨する工程は、化学的機械研磨に
よって行われることを特徴とする請求項１０記載の半導
体素子の製造方法。
【請求項１４】請求項１０記載の半導体素子の製造方
法において、更に、前記ウエハは前記表面にデバイス領域を有してお
り、前記デバイス領域に半導体素子を形成した後、前記
表面に絶縁膜を形成する工程を有することを特徴とする
半導体素子の製造方法。
【請求項１５】表面にマーキング領域と半導体素子が
形成されるデバイス領域とを有するウエハの前記マーキ
ング領域にマーキングを行なう工程の後、前記表面に絶
縁膜を形成する工程と、前記絶縁膜を研磨する工程とを
有する半導体素子の製造方法において、前記マーキングと前記デバイス領域との間に、溝が形成
されていることを特徴とする半導体素子の製造方法。
【請求項１６】請求項１５記載の半導体素子の製造方
法において、更に、前記デバイス領域に半導体素子を形成した後、前
記表面に絶縁膜を形成する工程を有することを特徴とす
る半導体素子の製造方法。
【請求項１７】前記絶縁膜は素子分離領域を形成する
絶縁膜であり、前記研磨する工程は、化学的機械研磨に
よって行われることを特徴とする請求項１５記載の半導
体素子の製造方法。
【請求項１８】前記溝は、前記マーキングの両端より
それぞれ略５ｍｍ以上長い長さを有する溝であることを
特徴とする請求項１５記載の半導体素子の製造方法。