JP2002151598A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 異なる特性を有するトランジスタを同一ＬＳ
Ｉ内に良好に歩留まり良く形成できる半導体装置の製造
方法を提供する。 【解決手段】 半導体基板１表面から突出するように設
けられた複数のトレンチ絶縁膜５間に形成される凹部
に、ゲート絶縁膜１０，１１を介して、それぞれ材質の
異なる導電性膜１５，１６を埋め込み、これらをパター
ニングしてゲート電極９ａを形成する。
Ｉ内に良好に歩留まり良く形成できる半導体装置の製造
方法を提供する。 【解決手段】 半導体基板１表面から突出するように設
けられた複数のトレンチ絶縁膜５間に形成される凹部
に、ゲート絶縁膜１０，１１を介して、それぞれ材質の
異なる導電性膜１５，１６を埋め込み、これらをパター
ニングしてゲート電極９ａを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法に関し、特にＭＩＳＦＥＴ構造を有する半導体装置
の製造方法に関するものである。
方法に関し、特にＭＩＳＦＥＴ構造を有する半導体装置
の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の高集積化、高機能化が進む
に従い、同一半導体チップ内に異なる機能を有する素子
を形成するようになってきた。このため、異なる動作特
性を有するトランジスタ、即ち異なる閾値を有するトラ
ンジスタを同一ＬＳＩ内に形成する必要がある。そこ
で、異なる閾値を有するトランジスタとして、ゲート絶
縁膜の厚さが異なるトランジスタを同一ＬＳＩ内に形成
している。
に従い、同一半導体チップ内に異なる機能を有する素子
を形成するようになってきた。このため、異なる動作特
性を有するトランジスタ、即ち異なる閾値を有するトラ
ンジスタを同一ＬＳＩ内に形成する必要がある。そこ
で、異なる閾値を有するトランジスタとして、ゲート絶
縁膜の厚さが異なるトランジスタを同一ＬＳＩ内に形成
している。
【０００３】図１３、１４は従来の半導体装置の製造方
法を示す工程断面図である。図に従って順次説明を行
う。まず、図１３（ａ）に示すように、半導体基板１０
１上に熱酸化法またはＣＶＤ法により第１のマスク膜１
０２として、例えばシリコン酸化膜を１０ｎｍ形成す
る。次に、ＣＶＤ法により第２のマスク膜１０３とし
て、例えばシリコン窒化膜を１５０ｎｍ形成する。その
後、写真製版により所望のレジストパターン（図示な
し）を形成し、エッチング法により半導体基板１０１内
にトレンチ１０４を形成する。
法を示す工程断面図である。図に従って順次説明を行
う。まず、図１３（ａ）に示すように、半導体基板１０
１上に熱酸化法またはＣＶＤ法により第１のマスク膜１
０２として、例えばシリコン酸化膜を１０ｎｍ形成す
る。次に、ＣＶＤ法により第２のマスク膜１０３とし
て、例えばシリコン窒化膜を１５０ｎｍ形成する。その
後、写真製版により所望のレジストパターン（図示な
し）を形成し、エッチング法により半導体基板１０１内
にトレンチ１０４を形成する。
【０００４】次に、図１３（ｂ）に示すように、全面に
ＣＶＤ法により第１の絶縁膜１０５として、例えばシリ
コン酸化膜を形成した後、研磨法により平坦化しながら
第２のマスク膜１０３上の第１の絶縁膜１０５を除去し
て、トレンチ１０４内に第１の絶縁膜１０５を埋込む。
ＣＶＤ法により第１の絶縁膜１０５として、例えばシリ
コン酸化膜を形成した後、研磨法により平坦化しながら
第２のマスク膜１０３上の第１の絶縁膜１０５を除去し
て、トレンチ１０４内に第１の絶縁膜１０５を埋込む。
【０００５】次に、図１３（ｃ）に示すように、フッ酸
等のウエットエッチング法によってトレンチ１０４内の
第１の絶縁膜１０５の膜厚を減じた後、熱リン酸等のウ
エットエッチング法により第２のマスク膜１０３を選択
的に除去する。その後、更にウエットエッチング法によ
り第１のマスク膜１０２を除去する。
等のウエットエッチング法によってトレンチ１０４内の
第１の絶縁膜１０５の膜厚を減じた後、熱リン酸等のウ
エットエッチング法により第２のマスク膜１０３を選択
的に除去する。その後、更にウエットエッチング法によ
り第１のマスク膜１０２を除去する。
【０００６】次に、図１３（ｄ）に示すように、熱酸化
法により第１の熱酸化膜１０６として、例えばシリコン
酸化膜を２ｎｍ程度形成する。次に、図１４（ａ）に示
すように、写真製版法により所定の領域にレジスト膜１
０７を形成し、レジスト膜１０７に覆われてない第１の
熱酸化膜１０６をウエットエッチングまたはドライエッ
チング法により除去する。
法により第１の熱酸化膜１０６として、例えばシリコン
酸化膜を２ｎｍ程度形成する。次に、図１４（ａ）に示
すように、写真製版法により所定の領域にレジスト膜１
０７を形成し、レジスト膜１０７に覆われてない第１の
熱酸化膜１０６をウエットエッチングまたはドライエッ
チング法により除去する。
【０００７】次に、図１４（ｂ）に示すように、アッシ
ング法等によりレジスト膜１０７を除去した後、熱酸化
法により第２の熱酸化膜１０８としてシリコン酸化膜を
２ｎｍ形成する。この結果、第１の熱酸化膜１０６が除
去されずに残っている領域では第１の熱酸化膜１０６上
に第２の熱酸化膜１０８が形成されることになり、熱酸
化膜の膜厚が増加する。これにより、同一ＬＳＩ内に厚
さの異なる熱酸化膜を有する領域が形成される。
ング法等によりレジスト膜１０７を除去した後、熱酸化
法により第２の熱酸化膜１０８としてシリコン酸化膜を
２ｎｍ形成する。この結果、第１の熱酸化膜１０６が除
去されずに残っている領域では第１の熱酸化膜１０６上
に第２の熱酸化膜１０８が形成されることになり、熱酸
化膜の膜厚が増加する。これにより、同一ＬＳＩ内に厚
さの異なる熱酸化膜を有する領域が形成される。
【０００８】次に、図１４（ｃ）に示すように、ポリシ
リコン、アモルファスシリコン等の導電性膜を例えば２
００ｎｍ形成した後、写真製版およびエッチング法によ
りゲート電極１０９ａ、１０９ｂおよびゲート絶縁膜１
１０、１１１を形成する。
リコン、アモルファスシリコン等の導電性膜を例えば２
００ｎｍ形成した後、写真製版およびエッチング法によ
りゲート電極１０９ａ、１０９ｂおよびゲート絶縁膜１
１０、１１１を形成する。
【０００９】この時、ゲート電極１０９ａの下部には第
２の熱酸化膜１０８からなる第１のゲート絶縁膜１１０
が形成され、ゲート電極１０９ｂの下部には第１の熱酸
化膜１０６および第２の熱酸化膜１０８からなる第２の
ゲート絶縁膜１１１が形成される。当然のことながら第
２のゲート絶縁膜１１１の膜厚は第１のゲート絶縁膜１
１０の膜厚よりも厚く形成されている。
２の熱酸化膜１０８からなる第１のゲート絶縁膜１１０
が形成され、ゲート電極１０９ｂの下部には第１の熱酸
化膜１０６および第２の熱酸化膜１０８からなる第２の
ゲート絶縁膜１１１が形成される。当然のことながら第
２のゲート絶縁膜１１１の膜厚は第１のゲート絶縁膜１
１０の膜厚よりも厚く形成されている。
【００１０】その後、イオン注入法により例えばＰ、Ａ
ｓまたはＢ、ＢＦ2を注入量１Ｅ１３〜１Ｅ１４／ｃｍ2
で注入して第１の不純物拡散層１１２を形成する。さら
に、ＣＶＤ法によりシリコン酸化膜またはシリコン窒化
膜等を５０〜１００ｎｍ形成した後、エッチング法によ
りサイドウォール１１３を形成する。その後、イオン注
入法により例えばＰ、ＡｓまたはＢ、ＢＦ2を注入量１
Ｅ１５〜１Ｅ１６／ｃｍ2で注入して第２の不純物拡散
層１１４を形成する。このようにして、第１のゲート絶
縁膜１１０の膜厚と第２のゲート絶縁膜１１１の膜厚と
が異なるトランジスタを形成する。
ｓまたはＢ、ＢＦ2を注入量１Ｅ１３〜１Ｅ１４／ｃｍ2
で注入して第１の不純物拡散層１１２を形成する。さら
に、ＣＶＤ法によりシリコン酸化膜またはシリコン窒化
膜等を５０〜１００ｎｍ形成した後、エッチング法によ
りサイドウォール１１３を形成する。その後、イオン注
入法により例えばＰ、ＡｓまたはＢ、ＢＦ2を注入量１
Ｅ１５〜１Ｅ１６／ｃｍ2で注入して第２の不純物拡散
層１１４を形成する。このようにして、第１のゲート絶
縁膜１１０の膜厚と第２のゲート絶縁膜１１１の膜厚と
が異なるトランジスタを形成する。
【００１１】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は以上のようであり、同一ＬＳＩ内に異なるゲー
ト絶縁膜を形成するために２度の熱酸化を行っており、
ひとつのゲート絶縁膜が２度の熱処理工程を経ることに
なり、ゲート絶縁膜の形成時にプロセスの変動要因を受
け易いという問題点があった。
造方法は以上のようであり、同一ＬＳＩ内に異なるゲー
ト絶縁膜を形成するために２度の熱酸化を行っており、
ひとつのゲート絶縁膜が２度の熱処理工程を経ることに
なり、ゲート絶縁膜の形成時にプロセスの変動要因を受
け易いという問題点があった。
【００１２】また、ゲート絶縁膜となる第１の熱酸化膜
の直上にレジスト膜を形成し、除去するという工程を経
て、第２の熱酸化膜を形成しているので、レジスト膜の
除去工程において予期せぬレジスト膜の除去残が発生す
るという問題点があった。さらに、このレジスト膜の除
去残によってゲート酸化膜となる熱酸化膜が汚染される
という問題点があった。
の直上にレジスト膜を形成し、除去するという工程を経
て、第２の熱酸化膜を形成しているので、レジスト膜の
除去工程において予期せぬレジスト膜の除去残が発生す
るという問題点があった。さらに、このレジスト膜の除
去残によってゲート酸化膜となる熱酸化膜が汚染される
という問題点があった。
【００１３】また、上記従来の技術では説明していない
が、レジスト膜の除去残を取り除くためにレジスト膜除
去後に洗浄工程を行っている。この洗浄工程において、
使用する洗浄液が多少のエッチング作用のある液である
場合、第１の熱酸化膜がエッチングされてしまい、ゲー
ト絶縁膜の所望の膜厚が得られないという問題点があっ
た。
が、レジスト膜の除去残を取り除くためにレジスト膜除
去後に洗浄工程を行っている。この洗浄工程において、
使用する洗浄液が多少のエッチング作用のある液である
場合、第１の熱酸化膜がエッチングされてしまい、ゲー
ト絶縁膜の所望の膜厚が得られないという問題点があっ
た。
【００１４】さらには、第１の熱酸化膜を除去する際
に、トレンチ内の第１の絶縁膜がエッチングされてトレ
ンチ内へ後退してしまい半導体基板表面より第１の絶縁
膜表面が低くなる。その結果、トレンチ上部に凹部が形
成されてしまう。その後にトランジスタを形成するとト
レンチ上部の凹部の側壁にＭＯＳ構造が形成されて、い
わゆる逆狭チャネル効果により、トランジスタの特性を
劣化させるという問題点があった。
に、トレンチ内の第１の絶縁膜がエッチングされてトレ
ンチ内へ後退してしまい半導体基板表面より第１の絶縁
膜表面が低くなる。その結果、トレンチ上部に凹部が形
成されてしまう。その後にトランジスタを形成するとト
レンチ上部の凹部の側壁にＭＯＳ構造が形成されて、い
わゆる逆狭チャネル効果により、トランジスタの特性を
劣化させるという問題点があった。
【００１５】この発明は上記のような問題点を解消する
ためになされたもので、同一ＬＳＩ内において、異なる
膜厚のゲート絶縁膜および異なる材質からなるゲート電
極を各々単独に形成することができ、異なる特性を有す
るトランジスタを同一ＬＳＩ内に良好に歩留まり良く形
成できる半導体装置の製造方法を提供することを目的と
している。
ためになされたもので、同一ＬＳＩ内において、異なる
膜厚のゲート絶縁膜および異なる材質からなるゲート電
極を各々単独に形成することができ、異なる特性を有す
るトランジスタを同一ＬＳＩ内に良好に歩留まり良く形
成できる半導体装置の製造方法を提供することを目的と
している。
【００１６】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、半導体基板に形成された複数の溝に埋
込まれた複数の第１の絶縁膜と、上記第１の絶縁膜間の
上記半導体基板上に形成された複数のゲート絶縁膜と、
上記複数のゲート絶縁膜上にそれぞれ形成された複数の
ゲート電極と、上記複数のゲート電極両側の上記半導体
基板中に形成された不純物拡散層と、上記複数のゲート
電極間に埋込まれた第２の絶縁膜とを備え、ゲート絶縁
膜とゲート電極と不純物拡散層とから成るトランジスタ
が複数の領域毎に異なる特性を有するようにしたもので
ある。
る半導体装置は、半導体基板に形成された複数の溝に埋
込まれた複数の第１の絶縁膜と、上記第１の絶縁膜間の
上記半導体基板上に形成された複数のゲート絶縁膜と、
上記複数のゲート絶縁膜上にそれぞれ形成された複数の
ゲート電極と、上記複数のゲート電極両側の上記半導体
基板中に形成された不純物拡散層と、上記複数のゲート
電極間に埋込まれた第２の絶縁膜とを備え、ゲート絶縁
膜とゲート電極と不純物拡散層とから成るトランジスタ
が複数の領域毎に異なる特性を有するようにしたもので
ある。
【００１７】この発明の請求項２に係る半導体装置は、
異なる特性を有するトランジスタは、互いにゲート絶縁
膜が異なる膜厚を有するようにしたものである。
異なる特性を有するトランジスタは、互いにゲート絶縁
膜が異なる膜厚を有するようにしたものである。
【００１８】この発明の請求項３に係る半導体装置は、
異なる特性のトランジスタは、互いにゲート電極の材質
がそれぞれ異なる材質から成るようにしたものである。
異なる特性のトランジスタは、互いにゲート電極の材質
がそれぞれ異なる材質から成るようにしたものである。
【００１９】この発明の請求項４に係る半導体装置は、
ゲート電極の材質が金属を含む導電性膜であるようにし
たものである。
ゲート電極の材質が金属を含む導電性膜であるようにし
たものである。
【００２０】この発明の請求項５に係る半導体装置の製
造方法は、半導体基板上にマスク膜を形成する第１工程
と、上記マスク膜および上記半導体基板をパターニング
して溝を形成する第２工程と、上記溝内に分離絶縁膜を
埋込む第３工程と、上記複数の領域の内の所望の領域の
上記マスク膜を除去する第４工程と、上記所望の領域の
上記半導体基板上に所望のゲート絶縁膜を形成する第５
工程と、上記ゲート絶縁膜上に所望の導電性膜を形成す
る第６工程と、上記第４工程と第５工程と第６工程とを
他の所望の領域に対して順次繰り返して行う第７工程と
備えたものである。
造方法は、半導体基板上にマスク膜を形成する第１工程
と、上記マスク膜および上記半導体基板をパターニング
して溝を形成する第２工程と、上記溝内に分離絶縁膜を
埋込む第３工程と、上記複数の領域の内の所望の領域の
上記マスク膜を除去する第４工程と、上記所望の領域の
上記半導体基板上に所望のゲート絶縁膜を形成する第５
工程と、上記ゲート絶縁膜上に所望の導電性膜を形成す
る第６工程と、上記第４工程と第５工程と第６工程とを
他の所望の領域に対して順次繰り返して行う第７工程と
備えたものである。
【００２１】この発明の請求項６に係る半導体装置の製
造方法は、請求項５の第４工程は、レジストパターンを
マスクとして行うようにしたものである。
造方法は、請求項５の第４工程は、レジストパターンを
マスクとして行うようにしたものである。
【００２２】この発明の請求項７に係る半導体装置の製
造方法は、請求項５に記載の第７工程の後、複数の領域
の内の所望の領域の導電性膜をパターニングしてゲート
電極を形成する第８工程と、上記ゲート電極の両側の半
導体基板内に不純物拡散層を形成する第９工程と、上記
ゲート電極の両側と分離絶縁膜との間の半導体基板上に
埋め込み絶縁膜を形成する第１０工程と、第８工程と第
９工程と第１０工程とを他の所望の領域に対して順次繰
り返して行う工程とを備えたものである。
造方法は、請求項５に記載の第７工程の後、複数の領域
の内の所望の領域の導電性膜をパターニングしてゲート
電極を形成する第８工程と、上記ゲート電極の両側の半
導体基板内に不純物拡散層を形成する第９工程と、上記
ゲート電極の両側と分離絶縁膜との間の半導体基板上に
埋め込み絶縁膜を形成する第１０工程と、第８工程と第
９工程と第１０工程とを他の所望の領域に対して順次繰
り返して行う工程とを備えたものである。
【００２３】この発明の請求項８に係る半導体装置の製
造方法は、半導体基板上にマスク膜を形成する第１工程
と、上記マスク膜および上記半導体基板をパターニング
して溝を形成する第２工程と、上記溝内に分離絶縁膜を
埋込む第３工程と、上記マスク膜をパターニングしてダ
ミーパターンを形成する第４工程と、上記ダミーパター
ンの両側の上記半導体基板内に不純物拡散層を形成する
第５工程と、上記ダミーパターンの両側と上記分離絶縁
膜との間の上記半導体基板上に埋込み絶縁膜を形成する
第６工程と、上記複数の領域の内の所望の領域の上記ダ
ミーパターンを除去する第８工程と、上記ダミーパター
ン除去領域の上記半導体基板上に所望のゲート絶縁膜を
形成する第９工程と、上記ゲート絶縁膜上に所望のゲー
ト電極を形成する第１０工程と、上記第８工程と第９工
程と第１０工程とを上記他の所望の領域に対して順次繰
り返して行う第１１工程とを備えたものである。
造方法は、半導体基板上にマスク膜を形成する第１工程
と、上記マスク膜および上記半導体基板をパターニング
して溝を形成する第２工程と、上記溝内に分離絶縁膜を
埋込む第３工程と、上記マスク膜をパターニングしてダ
ミーパターンを形成する第４工程と、上記ダミーパター
ンの両側の上記半導体基板内に不純物拡散層を形成する
第５工程と、上記ダミーパターンの両側と上記分離絶縁
膜との間の上記半導体基板上に埋込み絶縁膜を形成する
第６工程と、上記複数の領域の内の所望の領域の上記ダ
ミーパターンを除去する第８工程と、上記ダミーパター
ン除去領域の上記半導体基板上に所望のゲート絶縁膜を
形成する第９工程と、上記ゲート絶縁膜上に所望のゲー
ト電極を形成する第１０工程と、上記第８工程と第９工
程と第１０工程とを上記他の所望の領域に対して順次繰
り返して行う第１１工程とを備えたものである。
【００２４】この発明の請求項９に係る半導体装置の製
造方法は、半導体基板をパターニングして溝を形成する
第１工程と、上記溝内に絶縁膜を埋込むことにより上記
半導体基板表面を平坦化する第２工程と、全面に第１の
ダミー膜および第２のダミー膜を順に形成する第３工程
と、上記第２のダミー膜をパターニングして複数のダミ
ーゲート電極を形成する第４工程と、上記複数のダミー
ゲート電極の両側の上記半導体基板内に不純物拡散層を
形成する第５工程と、上記複数のダミーゲート電極を覆
うように絶縁膜を形成する第６工程と、上記絶縁膜を上
記ダミーゲート電極が露出するまで平坦化する第７工程
と、上記複数の領域の内の所望の領域の上記ダミーゲー
ト電極および第１のダミー膜を除去する第８工程と、上
記ダミーゲート電極除去領域の上記半導体基板上に所望
のゲート絶縁膜を形成する第９工程と、上記ゲート絶縁
膜上に所望のゲート電極を形成する第１０工程と、上記
第８工程と第９工程と第１０工程とを上記他の所望の領
域に対して順次繰り返して行う第１１工程とを備えたも
のである。
造方法は、半導体基板をパターニングして溝を形成する
第１工程と、上記溝内に絶縁膜を埋込むことにより上記
半導体基板表面を平坦化する第２工程と、全面に第１の
ダミー膜および第２のダミー膜を順に形成する第３工程
と、上記第２のダミー膜をパターニングして複数のダミ
ーゲート電極を形成する第４工程と、上記複数のダミー
ゲート電極の両側の上記半導体基板内に不純物拡散層を
形成する第５工程と、上記複数のダミーゲート電極を覆
うように絶縁膜を形成する第６工程と、上記絶縁膜を上
記ダミーゲート電極が露出するまで平坦化する第７工程
と、上記複数の領域の内の所望の領域の上記ダミーゲー
ト電極および第１のダミー膜を除去する第８工程と、上
記ダミーゲート電極除去領域の上記半導体基板上に所望
のゲート絶縁膜を形成する第９工程と、上記ゲート絶縁
膜上に所望のゲート電極を形成する第１０工程と、上記
第８工程と第９工程と第１０工程とを上記他の所望の領
域に対して順次繰り返して行う第１１工程とを備えたも
のである。
【００２５】この発明の請求項１０に係る半導体装置の
製造方法は、ゲート絶縁膜の膜厚は、各領域毎に異なっ
た膜厚にて形成するものである。
製造方法は、ゲート絶縁膜の膜厚は、各領域毎に異なっ
た膜厚にて形成するものである。
【００２６】この発明の請求項１１に係る半導体装置の
製造方法は、ゲート電極の材料は、各領域毎に異なった
材料にて形成するものである。
製造方法は、ゲート電極の材料は、各領域毎に異なった
材料にて形成するものである。
【００２７】この発明の請求項１２に係る半導体装置の
製造方法は、ゲート電極上に配線層を形成する工程を備
えたものである。
製造方法は、ゲート電極上に配線層を形成する工程を備
えたものである。
【００２８】この発明の請求項１３に係る半導体装置の
製造方法は、ゲート電極上に配線層を形成する工程は、
上記ゲート電極を除去する工程と、全面に導電性膜を形
成する工程と、上記導電性膜をパターニングし、上記配
線層と上記ゲート電極とを一体化して形成する工程であ
る。
製造方法は、ゲート電極上に配線層を形成する工程は、
上記ゲート電極を除去する工程と、全面に導電性膜を形
成する工程と、上記導電性膜をパターニングし、上記配
線層と上記ゲート電極とを一体化して形成する工程であ
る。
【００２９】
【発明の実施の形態】実施の形態１．図１〜図４はこの
発明の実施の形態１の半導体装置の製造方法を示す工程
断面図である。図に従って順次説明を行う。
発明の実施の形態１の半導体装置の製造方法を示す工程
断面図である。図に従って順次説明を行う。
【００３０】まず、図１（ａ）に示すように、半導体基
板１上に熱酸化法またはＣＶＤ法により第１のマスク膜
２として、例えばシリコン酸化膜を１０〜２０ｎｍ程度
形成する。次に、ＣＶＤ法により第２のマスク膜３とし
て、ポリシリコンまたはシリコン窒化膜を２００〜４０
０ｎｍ程度形成する。その後、写真製版により所望のレ
ジストパターン（図示なし）を形成し第１および第２の
マスク膜２、３をパターニングする。レジストパターン
を除去した後、パターニングした第１および第２のマス
ク膜２、３をマスクとして、エッチング法により第１及
び第２のマスク膜２、３および半導体基板１からなる、
溝形状のトレンチ４を、半導体基板１内における深さが
２０〜５０ｎｍ程度と成るように形成する。
板１上に熱酸化法またはＣＶＤ法により第１のマスク膜
２として、例えばシリコン酸化膜を１０〜２０ｎｍ程度
形成する。次に、ＣＶＤ法により第２のマスク膜３とし
て、ポリシリコンまたはシリコン窒化膜を２００〜４０
０ｎｍ程度形成する。その後、写真製版により所望のレ
ジストパターン（図示なし）を形成し第１および第２の
マスク膜２、３をパターニングする。レジストパターン
を除去した後、パターニングした第１および第２のマス
ク膜２、３をマスクとして、エッチング法により第１及
び第２のマスク膜２、３および半導体基板１からなる、
溝形状のトレンチ４を、半導体基板１内における深さが
２０〜５０ｎｍ程度と成るように形成する。
【００３１】次に、図１（ｂ）に示すように、ＣＶＤ法
により第１の絶縁膜５として、例えばシリコン酸化膜を
全面に１００〜５００ｎｍ程度形成した後、研磨法また
はエッチバック法により平坦化しながら第２のマスク膜
３上の第１の絶縁膜５を除去して、トレンチ４内にのみ
分離絶縁膜としての第１の絶縁膜５を埋込む。
により第１の絶縁膜５として、例えばシリコン酸化膜を
全面に１００〜５００ｎｍ程度形成した後、研磨法また
はエッチバック法により平坦化しながら第２のマスク膜
３上の第１の絶縁膜５を除去して、トレンチ４内にのみ
分離絶縁膜としての第１の絶縁膜５を埋込む。
【００３２】次に、図１（ｃ）に示すように、第１のゲ
ート絶縁膜１０を形成するための所望の領域以外を覆う
ようにレジストパターン７０を形成する。このとき、レ
ジストパターン７０は第１の絶縁膜５および第２のマス
ク膜３上に形成される。次に、レジストパターン７０を
マスクとして第２のマスク膜３を除去する。続いて第１
のマスク膜２を除去した後、レジストパターン７０を除
去し、洗浄を行う（図１（ｄ））。
ート絶縁膜１０を形成するための所望の領域以外を覆う
ようにレジストパターン７０を形成する。このとき、レ
ジストパターン７０は第１の絶縁膜５および第２のマス
ク膜３上に形成される。次に、レジストパターン７０を
マスクとして第２のマスク膜３を除去する。続いて第１
のマスク膜２を除去した後、レジストパターン７０を除
去し、洗浄を行う（図１（ｄ））。
【００３３】次に、図２（ａ）に示すように、熱酸化法
またはＣＶＤ法により第１のゲート絶縁膜１０として、
シリコン酸化膜換算で１〜５ｎｍ程度にて形成する。次
に、図２（ｂ）に示すように、全面に、導電性膜として
例えばポリシリコン膜、アモルファスシリコン膜、金属
珪化膜、金属窒化膜、金属膜若しくはこれら２つ以上の
膜からなる積層膜等を形成して、研磨法またはエッチバ
ック法により平坦化し、第１の導電性膜１５を形成す
る。
またはＣＶＤ法により第１のゲート絶縁膜１０として、
シリコン酸化膜換算で１〜５ｎｍ程度にて形成する。次
に、図２（ｂ）に示すように、全面に、導電性膜として
例えばポリシリコン膜、アモルファスシリコン膜、金属
珪化膜、金属窒化膜、金属膜若しくはこれら２つ以上の
膜からなる積層膜等を形成して、研磨法またはエッチバ
ック法により平坦化し、第１の導電性膜１５を形成す
る。
【００３４】このようにして、第１のゲート絶縁膜１０
を形成すれば、レジストパターン７０が第１のゲート絶
縁膜１０に直接接触することがない。従って、レジスト
除去工程において、第１のゲート絶縁膜１０上にレジス
ト残を発生することがない。また、レジスト除去工程後
の洗浄工程においても第１のゲート絶縁膜１０において
膜減りが生じることもない。
を形成すれば、レジストパターン７０が第１のゲート絶
縁膜１０に直接接触することがない。従って、レジスト
除去工程において、第１のゲート絶縁膜１０上にレジス
ト残を発生することがない。また、レジスト除去工程後
の洗浄工程においても第１のゲート絶縁膜１０において
膜減りが生じることもない。
【００３５】次に、図２（ｃ）に示すように、図１
（ｃ）、（ｄ）と同様の工程を経て、写真製版およびエ
ッチングを施すことにより、第２のゲート絶縁膜１１を
形成するための領域の第１のマスク膜２および第２のマ
スク膜３を除去する。
（ｃ）、（ｄ）と同様の工程を経て、写真製版およびエ
ッチングを施すことにより、第２のゲート絶縁膜１１を
形成するための領域の第１のマスク膜２および第２のマ
スク膜３を除去する。
【００３６】次に、図２（ｄ）に示すように、図２
（ａ）と同様の工程を経て、熱酸化法またはＣＶＤ法に
より所望の第２のゲート絶縁膜１１として、シリコン酸
化膜、シリコン窒化膜、金属酸化膜、金属窒化酸化膜等
を形成する。この時、第２のゲート絶縁膜１１の膜厚は
第１のゲート絶縁膜１０の膜厚とは異なるように形成さ
れ、例えばシリコン酸化膜換算で１〜１０ｎｍ程度にて
形成される。
（ａ）と同様の工程を経て、熱酸化法またはＣＶＤ法に
より所望の第２のゲート絶縁膜１１として、シリコン酸
化膜、シリコン窒化膜、金属酸化膜、金属窒化酸化膜等
を形成する。この時、第２のゲート絶縁膜１１の膜厚は
第１のゲート絶縁膜１０の膜厚とは異なるように形成さ
れ、例えばシリコン酸化膜換算で１〜１０ｎｍ程度にて
形成される。
【００３７】その後、図２（ｂ）と同様にして、全面
に、導電性膜として例えばポリシリコン膜、金属珪化
膜、金属窒化膜、金属膜若しくはこれら２つ以上の積層
膜を形成して、研磨法またはエッチバック法により平坦
化し、第２の導電性膜１６を形成する。
に、導電性膜として例えばポリシリコン膜、金属珪化
膜、金属窒化膜、金属膜若しくはこれら２つ以上の積層
膜を形成して、研磨法またはエッチバック法により平坦
化し、第２の導電性膜１６を形成する。
【００３８】このようにすれば、膜厚の異なる第１のゲ
ート絶縁膜と第２のゲート絶縁膜とを別々に独立して形
成することができる。したがって、所望の膜厚のゲート
絶縁膜の形成の際の熱処理または成膜工程はそれぞれ一
度で行え、プロセス変動によるゲート絶縁膜の変動を最
低限に抑えられる。
ート絶縁膜と第２のゲート絶縁膜とを別々に独立して形
成することができる。したがって、所望の膜厚のゲート
絶縁膜の形成の際の熱処理または成膜工程はそれぞれ一
度で行え、プロセス変動によるゲート絶縁膜の変動を最
低限に抑えられる。
【００３９】また、各レジストパターンがゲート絶縁膜
に直接接触することがないので、ゲート絶縁膜上にレジ
スト除去残が発生することがなく、レジスト除去工程後
の洗浄工程においても各ゲート絶縁膜の膜減りが生じる
こともない。
に直接接触することがないので、ゲート絶縁膜上にレジ
スト除去残が発生することがなく、レジスト除去工程後
の洗浄工程においても各ゲート絶縁膜の膜減りが生じる
こともない。
【００４０】その後、図３（ａ）に示すように、写真製
版法によりレジストパターン１７を形成する。次に、図
３（ｂ）に示すように、レジストパターン１７をマスク
として第１の導電性膜１５をエッチングして、第１のゲ
ート電極９ａを形成する。
版法によりレジストパターン１７を形成する。次に、図
３（ｂ）に示すように、レジストパターン１７をマスク
として第１の導電性膜１５をエッチングして、第１のゲ
ート電極９ａを形成する。
【００４１】次に、図３（ｃ）に示すように、イオン注
入法により例えばＰ、ＡｓまたはＢ、ＢＦ2を注入量１
Ｅ１３〜１Ｅ１４／ｃｍ2で注入して第１の不純物拡散
層１２ａを形成する。更に、ＣＶＤ法によりシリコン酸
化膜またはシリコン窒化膜等を５０ｎｍ形成した後、エ
ッチバック法により第１のサイドウォール１３ａを形成
する。その後、イオン注入法により例えばＰ、Ａｓまた
はＢ、ＢＦ2を注入量１Ｅ１５〜１Ｅ１６／ｃｍ2で注入
して第２の不純物拡散層１４ａを形成する。
入法により例えばＰ、ＡｓまたはＢ、ＢＦ2を注入量１
Ｅ１３〜１Ｅ１４／ｃｍ2で注入して第１の不純物拡散
層１２ａを形成する。更に、ＣＶＤ法によりシリコン酸
化膜またはシリコン窒化膜等を５０ｎｍ形成した後、エ
ッチバック法により第１のサイドウォール１３ａを形成
する。その後、イオン注入法により例えばＰ、Ａｓまた
はＢ、ＢＦ2を注入量１Ｅ１５〜１Ｅ１６／ｃｍ2で注入
して第２の不純物拡散層１４ａを形成する。
【００４２】次に、図３（ｄ）に示すように、ＣＶＤ法
等によりシリコン酸化膜等を５００ｎｍ形成して研磨法
またはエッチバック法により平坦化し、第１のゲート電
極９ａの両側の第１の絶縁膜５の間の、半導体基板上
に、埋込み絶縁膜１８を形成する。このようにして、所
望の領域に所望のトランジスタを完成させる。
等によりシリコン酸化膜等を５００ｎｍ形成して研磨法
またはエッチバック法により平坦化し、第１のゲート電
極９ａの両側の第１の絶縁膜５の間の、半導体基板上
に、埋込み絶縁膜１８を形成する。このようにして、所
望の領域に所望のトランジスタを完成させる。
【００４３】図４（ａ）に示すように、図３（ａ）〜
（ｄ）と同様の工程を繰り返すことにより、第２のゲー
ト電極９ｂ、第３の不純物拡散層１２ｂ、第２のサイド
ウォール１３ｂ、第４の不純物拡散層１４ｂを形成した
後、埋込み絶縁膜１８を形成する。このようにして、他
の領域にも所望のトランジスタを完成させる。
（ｄ）と同様の工程を繰り返すことにより、第２のゲー
ト電極９ｂ、第３の不純物拡散層１２ｂ、第２のサイド
ウォール１３ｂ、第４の不純物拡散層１４ｂを形成した
後、埋込み絶縁膜１８を形成する。このようにして、他
の領域にも所望のトランジスタを完成させる。
【００４４】次に、図４（ｂ）に示すように、全面に、
例えばＡｌ、Ｃｕ、Ｗ、Ｔａ等の金属膜、ＴｉＮ、Ｔａ
Ｎ、ＷＮ等の金属窒化膜、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ
等の金属シリサイド、さらにはポリシリコン等やこれら
の合金や積層膜からなる導電性膜１９をＣＶＤ法やＰＶ
Ｄ法により２０ｎｍ程度形成する。次に、図４（ｃ）に
示すように、導電性膜１９に写真製版およびエッチング
法を施すことにより配線層２０を形成する。
例えばＡｌ、Ｃｕ、Ｗ、Ｔａ等の金属膜、ＴｉＮ、Ｔａ
Ｎ、ＷＮ等の金属窒化膜、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ
等の金属シリサイド、さらにはポリシリコン等やこれら
の合金や積層膜からなる導電性膜１９をＣＶＤ法やＰＶ
Ｄ法により２０ｎｍ程度形成する。次に、図４（ｃ）に
示すように、導電性膜１９に写真製版およびエッチング
法を施すことにより配線層２０を形成する。
【００４５】上記のように構成された実施の形態１の半
導体装置は、複数の領域において、各領域に独立してト
ランジスタを形成できるので、所望のゲート絶縁膜、所
望のゲート電極を個々に独立して形成でき、異なる特性
を有するトランジスタを良好に形成できる。さらに、第
１の絶縁膜は半導体基板上に突出して形成されており、
半導体基板表面より後退して凹部を形成することはな
い。従って、凹部の側壁にＭＯＳ構造が形成されて、不
要な電界を発生させ、トランジスタの特性を劣化させる
ことを防止できる。
導体装置は、複数の領域において、各領域に独立してト
ランジスタを形成できるので、所望のゲート絶縁膜、所
望のゲート電極を個々に独立して形成でき、異なる特性
を有するトランジスタを良好に形成できる。さらに、第
１の絶縁膜は半導体基板上に突出して形成されており、
半導体基板表面より後退して凹部を形成することはな
い。従って、凹部の側壁にＭＯＳ構造が形成されて、不
要な電界を発生させ、トランジスタの特性を劣化させる
ことを防止できる。
【００４６】実施の形態２．上記実施の形態１ではゲー
ト電極およびゲート絶縁膜を形成した後、不純物拡散層
を形成する場合について説明したが、ここでは不純物拡
散層を形成後、ゲート電極およびゲート絶縁膜を形成す
る方法について説明する。
ト電極およびゲート絶縁膜を形成した後、不純物拡散層
を形成する場合について説明したが、ここでは不純物拡
散層を形成後、ゲート電極およびゲート絶縁膜を形成す
る方法について説明する。
【００４７】図５〜図７はこの発明の実施の形態２の半
導体装置の製造方法を示す工程断面図である。図に従っ
て順次説明を行う。まず、上記実施の形態１の図１
（ａ）、（ｂ）と同様の工程を経て、半導体基板１上に
第１のマスク膜２、第２のマスク膜３およびトレンチ４
を形成した後、トレンチ４内に分離絶縁膜としての第１
の絶縁膜５を埋込む。
導体装置の製造方法を示す工程断面図である。図に従っ
て順次説明を行う。まず、上記実施の形態１の図１
（ａ）、（ｂ）と同様の工程を経て、半導体基板１上に
第１のマスク膜２、第２のマスク膜３およびトレンチ４
を形成した後、トレンチ４内に分離絶縁膜としての第１
の絶縁膜５を埋込む。
【００４８】次に、図５（ａ）に示すように、写真製版
法によりダミーパターン形成のためのレジストパターン
２１を形成する。次に、図５（ｂ）に示すように、第２
のマスク膜３のみをエッチングして第１のダミーパター
ン２２ａを形成する。
法によりダミーパターン形成のためのレジストパターン
２１を形成する。次に、図５（ｂ）に示すように、第２
のマスク膜３のみをエッチングして第１のダミーパター
ン２２ａを形成する。
【００４９】次に、図５（ｃ）に示すように、第１のダ
ミーパターン２２ａをマスクとしてイオン注入を行い、
例えばＰ、ＡｓまたはＢ、ＢＦ2を注入量１Ｅ１３〜１
Ｅ１４／ｃｍ2で注入して第１の不純物拡散層１２ａを
形成する。
ミーパターン２２ａをマスクとしてイオン注入を行い、
例えばＰ、ＡｓまたはＢ、ＢＦ2を注入量１Ｅ１３〜１
Ｅ１４／ｃｍ2で注入して第１の不純物拡散層１２ａを
形成する。
【００５０】次に、図６（ａ）に示すように、ＣＶＤ法
によりシリコン酸化膜またはシリコン窒化膜等を５０ｎ
ｍ形成した後、エッチバック法により第１のサイドウォ
ール１３ａを形成する。その後、イオン注入法により例
えばＰ、ＡｓまたはＢ、ＢＦ 2を注入量１Ｅ１５〜１Ｅ
１６／ｃｍ2で注入して第２の不純物拡散層１４ａを形
成する。
によりシリコン酸化膜またはシリコン窒化膜等を５０ｎ
ｍ形成した後、エッチバック法により第１のサイドウォ
ール１３ａを形成する。その後、イオン注入法により例
えばＰ、ＡｓまたはＢ、ＢＦ 2を注入量１Ｅ１５〜１Ｅ
１６／ｃｍ2で注入して第２の不純物拡散層１４ａを形
成する。
【００５１】次に、図６（ｂ）に示すように、ＣＶＤ法
等により絶縁膜、例えばシリコン酸化膜等をＣＶＤ法等
により５００〜１０００ｎｍ形成して研磨法またはエッ
チバック法により平坦化し、第１のダミーパターン２２
ａの両側と第１の絶縁膜５との間の、半導体基板１上
に、埋込み絶縁膜２８を形成する。
等により絶縁膜、例えばシリコン酸化膜等をＣＶＤ法等
により５００〜１０００ｎｍ形成して研磨法またはエッ
チバック法により平坦化し、第１のダミーパターン２２
ａの両側と第１の絶縁膜５との間の、半導体基板１上
に、埋込み絶縁膜２８を形成する。
【００５２】次に、図６（ｃ）に示すように、図５
（ａ）〜図６（ｂ）と同様の工程を繰り返すことによ
り、他の領域に第２のダミーパターン２２ｂ、第３の不
純物拡散層１２ａ、第２のサイドウォール１３ｂ、第４
の不純物拡散層１４ｂを形成した後、埋込み絶縁膜２８
を形成する。
（ａ）〜図６（ｂ）と同様の工程を繰り返すことによ
り、他の領域に第２のダミーパターン２２ｂ、第３の不
純物拡散層１２ａ、第２のサイドウォール１３ｂ、第４
の不純物拡散層１４ｂを形成した後、埋込み絶縁膜２８
を形成する。
【００５３】次に、図６（ｄ）に示すように、レジスト
パターン２３を形成して第２のダミーパターン２２ｂの
形成領域を覆い、第１のダミーパターン２２ａとともに
第１のダミーパターン２２ａの下部にある第１のマスク
膜２をエッチング除去する。
パターン２３を形成して第２のダミーパターン２２ｂの
形成領域を覆い、第１のダミーパターン２２ａとともに
第１のダミーパターン２２ａの下部にある第１のマスク
膜２をエッチング除去する。
【００５４】次に、図７（ａ）に示すように、レジスト
パターン２３を除去した後、熱酸化法またはＣＶＤ法に
より（図においてはＣＶＤ法にて形成した例を示す）、
ダミーパターン２２aを除去した部分の半導体基板１上
に所望の膜厚の第１のゲート絶縁膜３０を、例えばシリ
コン酸化膜、シリコン窒化膜、窒化酸化膜、金属酸化
膜、金属窒化酸化膜、またはこれらの積層膜等にて形成
する。その後、ＣＶＤ法等により第１の導電性膜１５と
してドープドポリシリコン膜、金属膜、金属窒化膜を形
成する。
パターン２３を除去した後、熱酸化法またはＣＶＤ法に
より（図においてはＣＶＤ法にて形成した例を示す）、
ダミーパターン２２aを除去した部分の半導体基板１上
に所望の膜厚の第１のゲート絶縁膜３０を、例えばシリ
コン酸化膜、シリコン窒化膜、窒化酸化膜、金属酸化
膜、金属窒化酸化膜、またはこれらの積層膜等にて形成
する。その後、ＣＶＤ法等により第１の導電性膜１５と
してドープドポリシリコン膜、金属膜、金属窒化膜を形
成する。
【００５５】次に、図７（ｂ）に示すように、第１の導
電性膜１５を研磨法またはエッチバック法により平坦化
して第１のゲート電極２９ａを形成する。次に、図７
（ｃ）に示すように、図６（ｄ）〜図７（ｂ）と同様の
工程を経て、第２のゲート絶縁膜３１、第２のゲート電
極２９ｂを形成する。同様にして、複数の領域に所望の
特性を持つトランジスタを形成することができる。
電性膜１５を研磨法またはエッチバック法により平坦化
して第１のゲート電極２９ａを形成する。次に、図７
（ｃ）に示すように、図６（ｄ）〜図７（ｂ）と同様の
工程を経て、第２のゲート絶縁膜３１、第２のゲート電
極２９ｂを形成する。同様にして、複数の領域に所望の
特性を持つトランジスタを形成することができる。
【００５６】その後、上記実施の形態１と同様の工程を
経て、ゲート電極上に配線層２０を形成する。上記のよ
うに構成された実施の形態２の半導体装置は、上記実施
の形態１と同様の効果を奏するのはもちろんのこと、ゲ
ート絶縁膜が不純物拡散層の形成後に形成されているの
で、例えばシリコン酸化膜、シリコン窒化膜、窒化酸化
膜、金属酸化膜、金属窒化酸化膜、またはこれらの積層
膜等のうち、耐熱性に乏しい材料をゲート絶縁膜として
採用することができ、技術の選択肢を広げることができ
る。
経て、ゲート電極上に配線層２０を形成する。上記のよ
うに構成された実施の形態２の半導体装置は、上記実施
の形態１と同様の効果を奏するのはもちろんのこと、ゲ
ート絶縁膜が不純物拡散層の形成後に形成されているの
で、例えばシリコン酸化膜、シリコン窒化膜、窒化酸化
膜、金属酸化膜、金属窒化酸化膜、またはこれらの積層
膜等のうち、耐熱性に乏しい材料をゲート絶縁膜として
採用することができ、技術の選択肢を広げることができ
る。
【００５７】実施の形態３．上記実施の形態１および２
ではトランジスタの閾値を制御する方法としてゲート絶
縁膜の膜厚を変化させる方法について説明したが、ここ
ではトランジスタの閾値を制御する方法としてゲート電
極材料を変える方法について、上記実施の形態２に基づ
いて説明する。尚、上記実施の形態１も同様に形成する
ことができることは言うまでもない。
ではトランジスタの閾値を制御する方法としてゲート絶
縁膜の膜厚を変化させる方法について説明したが、ここ
ではトランジスタの閾値を制御する方法としてゲート電
極材料を変える方法について、上記実施の形態２に基づ
いて説明する。尚、上記実施の形態１も同様に形成する
ことができることは言うまでもない。
【００５８】図８はこの発明の実施の形態３の半導体装
置の製造方法を示す工程断面図である。図に従って順次
説明を行う。まず、上記実施の形態２と同様の工程を経
て、図７（ｂ）と同様に、第１のゲート絶縁膜３０およ
び第１のゲート電極３９ａを形成し、次に、図８（ａ）
に示すように、第２のダミーパターン２２ｂを除去す
る。次に、図８（ｂ）に示すように、熱酸化法またはＣ
ＶＤ法により、第２のゲート絶縁膜３１を形成する。そ
の後、ＣＶＤ法等により全面に第２の導電性膜３６を形
成する。次に、図８（ｃ）に示すように、第２の導電性
膜３６を研磨法またはエッチバック法により平坦化して
第２のゲート電極３９ｂを形成する。
置の製造方法を示す工程断面図である。図に従って順次
説明を行う。まず、上記実施の形態２と同様の工程を経
て、図７（ｂ）と同様に、第１のゲート絶縁膜３０およ
び第１のゲート電極３９ａを形成し、次に、図８（ａ）
に示すように、第２のダミーパターン２２ｂを除去す
る。次に、図８（ｂ）に示すように、熱酸化法またはＣ
ＶＤ法により、第２のゲート絶縁膜３１を形成する。そ
の後、ＣＶＤ法等により全面に第２の導電性膜３６を形
成する。次に、図８（ｃ）に示すように、第２の導電性
膜３６を研磨法またはエッチバック法により平坦化して
第２のゲート電極３９ｂを形成する。
【００５９】この時、第２のゲート電極３９ｂは、少な
くともゲート絶縁膜側の材質を第１のゲート電極３９ａ
を形成している材質とは異なった物質で形成する。例え
ば、第１のゲート電極３９ａの材質がポリシリコンの時
には、第２のゲート電極３９ｂの材質はチタン窒化膜で
形成する。
くともゲート絶縁膜側の材質を第１のゲート電極３９ａ
を形成している材質とは異なった物質で形成する。例え
ば、第１のゲート電極３９ａの材質がポリシリコンの時
には、第２のゲート電極３９ｂの材質はチタン窒化膜で
形成する。
【００６０】この第１と第２のゲート電極３９ａ、３９
ｂの材質はポリシリコン、アモルファスシリコン、シリ
サイド、金属、金属窒化膜、金属酸化膜等の導電性膜
や、これらの２層以上の積層膜の材料うちの異なる材料
を用いて形成する。さらには、同じ材料であってもＢ、
Ａｓ、Ｐ等の不純物をドープすることによって異なる仕
事関数を実現しても良い。
ｂの材質はポリシリコン、アモルファスシリコン、シリ
サイド、金属、金属窒化膜、金属酸化膜等の導電性膜
や、これらの２層以上の積層膜の材料うちの異なる材料
を用いて形成する。さらには、同じ材料であってもＢ、
Ａｓ、Ｐ等の不純物をドープすることによって異なる仕
事関数を実現しても良い。
【００６１】上記のように構成された実施の形態３の半
導体装置によれば、２つのトランジスタにおいて、ゲー
ト絶縁膜の膜厚を変化させなくとも、ゲート電極を仕事
関数の異なる材質を用いて形成することにより、各トラ
ンジスタの閾値を制御することができる。さらに、ゲー
ト電極を所望の領域に所望の材料で、各々独立に形成で
きることから、容易にゲート電極材料を変えることがで
きる。
導体装置によれば、２つのトランジスタにおいて、ゲー
ト絶縁膜の膜厚を変化させなくとも、ゲート電極を仕事
関数の異なる材質を用いて形成することにより、各トラ
ンジスタの閾値を制御することができる。さらに、ゲー
ト電極を所望の領域に所望の材料で、各々独立に形成で
きることから、容易にゲート電極材料を変えることがで
きる。
【００６２】従って、ＣＭＯＳデバイスのＮ型、Ｐ型ト
ランジスタにおいて、ゲート電極材料を変える場合に特
に効果があるが、同一型のトランジスタでも、ゲート電
極材料を使い分けることによりさらに多機能なデバイス
が実現できる。
ランジスタにおいて、ゲート電極材料を変える場合に特
に効果があるが、同一型のトランジスタでも、ゲート電
極材料を使い分けることによりさらに多機能なデバイス
が実現できる。
【００６３】また、特に、ゲート電極としてシリサイ
ド、金属、金属窒化膜等の金属を含む導電性膜の材料を
用いた場合には、ゲート電極に電圧を印加した場合にも
空乏層を形成することがなく、ゲート絶縁膜の実効的膜
厚の増大に伴う閾値変動を防止することができる。
ド、金属、金属窒化膜等の金属を含む導電性膜の材料を
用いた場合には、ゲート電極に電圧を印加した場合にも
空乏層を形成することがなく、ゲート絶縁膜の実効的膜
厚の増大に伴う閾値変動を防止することができる。
【００６４】実施の形態４．上記実施の形態１および２
ではゲート電極と配線層とを別工程で形成する場合につ
いて説明したが、ここではゲート電極と配線層とを同時
に形成する場合について説明する。
ではゲート電極と配線層とを別工程で形成する場合につ
いて説明したが、ここではゲート電極と配線層とを同時
に形成する場合について説明する。
【００６５】図９はこの発明の実施の形態４の半導体装
置の製造方法を示す工程断面図である。図に従って順次
説明を行う。まず、図９（ａ）に示すように、上記実施
の形態１と同様の工程を経て図４（ａ）に示すように形
成した後、第１のゲート電極９ａおよび第２のゲート電
極９ｂを除去する。次に、図９（ｂ）に示すように、全
面に導電性膜２５として、例えば、ポリシリコン、アモ
ルファスシリコン、シリサイド、金属、金属窒化膜、金
属酸化膜およびこれらの２層以上の積層膜等を２００〜
１０００ｎｍ程度形成する。
置の製造方法を示す工程断面図である。図に従って順次
説明を行う。まず、図９（ａ）に示すように、上記実施
の形態１と同様の工程を経て図４（ａ）に示すように形
成した後、第１のゲート電極９ａおよび第２のゲート電
極９ｂを除去する。次に、図９（ｂ）に示すように、全
面に導電性膜２５として、例えば、ポリシリコン、アモ
ルファスシリコン、シリサイド、金属、金属窒化膜、金
属酸化膜およびこれらの２層以上の積層膜等を２００〜
１０００ｎｍ程度形成する。
【００６６】次に、図９（ｃ）に示すように、写真製版
法によりレジストパターン２４を形成する。次に、図９
（ｄ）に示すように、レジストパターン２４をマスクと
して、導電性膜２５をエッチングしてゲート電極と配線
層とを一体に形成する。
法によりレジストパターン２４を形成する。次に、図９
（ｄ）に示すように、レジストパターン２４をマスクと
して、導電性膜２５をエッチングしてゲート電極と配線
層とを一体に形成する。
【００６７】上記のように構成された実施の形態４の半
導体装置は、一工程において、複数の領域のゲート電極
および配線層を一度に形成することができ、工程数を削
減することができる。また、レジストパターン２４の幅
をチャネル長よりも広く設定すれば、トランジスタの微
細化に伴う配線層の抵抗の増加を防止することができ
る。
導体装置は、一工程において、複数の領域のゲート電極
および配線層を一度に形成することができ、工程数を削
減することができる。また、レジストパターン２４の幅
をチャネル長よりも広く設定すれば、トランジスタの微
細化に伴う配線層の抵抗の増加を防止することができ
る。
【００６８】実施の形態５．図１０〜１２はこの発明の
実施の形態５の半導体装置の製造方法を示す工程断面図
である。図に従って順次説明を行う。まず、図１０
（ａ）に示すように、半導体基板５１上に熱酸化法また
はＣＶＤ法により第１のマスク膜５２として、例えばシ
リコン酸化膜を１０ｎｍ形成する。次に、ＣＶＤ法によ
り第２のマスク膜５３として、例えばシリコン窒化膜を
１５０ｎｍ形成する。その後、写真製版により所望のレ
ジストパターン（図示なし）を形成し、エッチング法に
より半導体基板１内にトレンチ５４を形成する。
実施の形態５の半導体装置の製造方法を示す工程断面図
である。図に従って順次説明を行う。まず、図１０
（ａ）に示すように、半導体基板５１上に熱酸化法また
はＣＶＤ法により第１のマスク膜５２として、例えばシ
リコン酸化膜を１０ｎｍ形成する。次に、ＣＶＤ法によ
り第２のマスク膜５３として、例えばシリコン窒化膜を
１５０ｎｍ形成する。その後、写真製版により所望のレ
ジストパターン（図示なし）を形成し、エッチング法に
より半導体基板１内にトレンチ５４を形成する。
【００６９】次に、図１０（ｂ）に示すように、ＣＶＤ
法により第１の絶縁膜５５として、例えばシリコン酸化
膜を全面に形成した後、研磨法により平坦化しながら第
２のマスク膜５３上の第１の絶縁膜５５を除去して、ト
レンチ５４内に第１の絶縁膜５５を埋込む。
法により第１の絶縁膜５５として、例えばシリコン酸化
膜を全面に形成した後、研磨法により平坦化しながら第
２のマスク膜５３上の第１の絶縁膜５５を除去して、ト
レンチ５４内に第１の絶縁膜５５を埋込む。
【００７０】次に、図１０（ｃ）に示すように、フッ酸
等のウエットエッチング法によってトレンチ５４内の第
１の絶縁膜５５の膜厚を減じた後、熱リン酸等のウエッ
トエッチング法により第２のマスク膜５３を選択的に除
去する。その後、更にウエットエッチング法により第１
のマスク膜５２を除去する。
等のウエットエッチング法によってトレンチ５４内の第
１の絶縁膜５５の膜厚を減じた後、熱リン酸等のウエッ
トエッチング法により第２のマスク膜５３を選択的に除
去する。その後、更にウエットエッチング法により第１
のマスク膜５２を除去する。
【００７１】次に、図１０（ｄ）に示すように、熱酸化
法により第１のダミー膜５６として、例えばシリコン酸
化膜を２ｎｍ程度形成する。その後、全面にダミーゲー
ト電極用の第２のダミー膜５７を例えば２００ｎｍ形成
する。次に、図１１（ａ）に示すように、写真製版によ
りレジストパターン５８を形成し、エッチング法により
第１のダミーゲート電極５７ａおよび第２のダミーゲー
ト電極５７ｂを形成する。
法により第１のダミー膜５６として、例えばシリコン酸
化膜を２ｎｍ程度形成する。その後、全面にダミーゲー
ト電極用の第２のダミー膜５７を例えば２００ｎｍ形成
する。次に、図１１（ａ）に示すように、写真製版によ
りレジストパターン５８を形成し、エッチング法により
第１のダミーゲート電極５７ａおよび第２のダミーゲー
ト電極５７ｂを形成する。
【００７２】次に、図１１（ｂ）に示すように、レジス
トパターン５８を除去した後、イオン注入法により例え
ばＰ、ＡｓまたはＢ、ＢＦ2を注入量１Ｅ１３〜１Ｅ１
４／ｃｍ2で注入して第１の不純物拡散層６１ａ、６１
ｂを形成する。更に、ＣＶＤ法によりシリコン酸化膜ま
たはシリコン窒化膜等を５０ｎｍ形成した後、エッチバ
ック法によりサイドウォール６０ａ、６０ｂを形成す
る。その後、イオン注入法により例えばＰ、Ａｓまたは
Ｂ、ＢＦ2を注入量１Ｅ１５〜１Ｅ１６／ｃｍ2で注入し
て第２の不純物拡散層５９ａ、５９ｂを形成する。
トパターン５８を除去した後、イオン注入法により例え
ばＰ、ＡｓまたはＢ、ＢＦ2を注入量１Ｅ１３〜１Ｅ１
４／ｃｍ2で注入して第１の不純物拡散層６１ａ、６１
ｂを形成する。更に、ＣＶＤ法によりシリコン酸化膜ま
たはシリコン窒化膜等を５０ｎｍ形成した後、エッチバ
ック法によりサイドウォール６０ａ、６０ｂを形成す
る。その後、イオン注入法により例えばＰ、Ａｓまたは
Ｂ、ＢＦ2を注入量１Ｅ１５〜１Ｅ１６／ｃｍ2で注入し
て第２の不純物拡散層５９ａ、５９ｂを形成する。
【００７３】次に、図１１（ｃ）に示すように、全面に
ＣＶＤ法等によりシリコン酸化膜等の絶縁膜６２を５０
０ｎｍ形成する。次に、図１１（ｄ）に示すように、研
磨法またはエッチバック法によりダミーゲート電極５７
ａ、５７ｂの表面が露出するまで絶縁膜６２を平坦化す
る。
ＣＶＤ法等によりシリコン酸化膜等の絶縁膜６２を５０
０ｎｍ形成する。次に、図１１（ｄ）に示すように、研
磨法またはエッチバック法によりダミーゲート電極５７
ａ、５７ｂの表面が露出するまで絶縁膜６２を平坦化す
る。
【００７４】次に、図１２（ａ）に示すように、レジス
トパターン６３を形成して第２のダミーゲート電極５７
ｂの形成領域を覆い、第１のダミーゲート電極５７ａお
よび第１のダミーゲート電極５７ａ下部の第２のダミー
膜５６をエッチング除去する。次に、図１２（ｂ）に示
すように、レジストパターン６３を除去した後、熱酸化
法またはＣＶＤ法（図においてはＣＶＤ法にて形成する
例を示す）により、ダミーゲート電極５７ａを除去した
部分の半導体基板５１上に所望の膜厚の第１のゲート絶
縁膜６４を、例えばシリコン酸化膜、シリコン窒化膜、
窒化酸化膜、金属酸化膜、金属窒化酸化膜、またはこれ
らの積層膜等を形成する。その後、ＣＶＤ法等により第
１の導電性膜６５としてドープドポリシリコン膜、金属
膜、金属窒化膜を形成する。
トパターン６３を形成して第２のダミーゲート電極５７
ｂの形成領域を覆い、第１のダミーゲート電極５７ａお
よび第１のダミーゲート電極５７ａ下部の第２のダミー
膜５６をエッチング除去する。次に、図１２（ｂ）に示
すように、レジストパターン６３を除去した後、熱酸化
法またはＣＶＤ法（図においてはＣＶＤ法にて形成する
例を示す）により、ダミーゲート電極５７ａを除去した
部分の半導体基板５１上に所望の膜厚の第１のゲート絶
縁膜６４を、例えばシリコン酸化膜、シリコン窒化膜、
窒化酸化膜、金属酸化膜、金属窒化酸化膜、またはこれ
らの積層膜等を形成する。その後、ＣＶＤ法等により第
１の導電性膜６５としてドープドポリシリコン膜、金属
膜、金属窒化膜を形成する。
【００７５】次に、図１２（ｃ）に示すように、第１の
導電性膜６５を研磨法またはエッチバック法により平坦
化して第１のゲート電極６５ａを形成する。その後、図
示は省略するが、図１２（ａ）、（ｂ）、（ｃ）に示す
工程を他の所望の領域に繰り返すことにより、異なる領
域にゲート絶縁膜の厚みを変えたトランジスタを形成
し、導電性膜に写真製版およびエッチング法を施すこと
により配線を形成する。
導電性膜６５を研磨法またはエッチバック法により平坦
化して第１のゲート電極６５ａを形成する。その後、図
示は省略するが、図１２（ａ）、（ｂ）、（ｃ）に示す
工程を他の所望の領域に繰り返すことにより、異なる領
域にゲート絶縁膜の厚みを変えたトランジスタを形成
し、導電性膜に写真製版およびエッチング法を施すこと
により配線を形成する。
【００７６】上記のように構成された実施の形態５の半
導体装置は、複数の領域に独立してトランジスタを形成
できるので、所望のゲート絶縁膜、所望のゲート電極を
個々に独立して形成できる。更に、ゲート絶縁膜は不純
物拡散層の形成後に形成しているので、耐熱性に乏しい
材料もゲート絶縁膜として使用することができ、ゲート
絶縁膜材料の選択の自由度が広がる。
導体装置は、複数の領域に独立してトランジスタを形成
できるので、所望のゲート絶縁膜、所望のゲート電極を
個々に独立して形成できる。更に、ゲート絶縁膜は不純
物拡散層の形成後に形成しているので、耐熱性に乏しい
材料もゲート絶縁膜として使用することができ、ゲート
絶縁膜材料の選択の自由度が広がる。
【００７７】
【発明の効果】以上のようにこの発明の請求項１によれ
ば、半導体基板に形成された複数の溝に埋込まれた複数
の第１の絶縁膜と、上記第１の絶縁膜間の上記半導体基
板上に形成された複数のゲート絶縁膜と、上記複数のゲ
ート絶縁膜上にそれぞれ形成された複数のゲート電極
と、上記複数のゲート電極両側の上記半導体基板中に形
成された不純物拡散層と、上記複数のゲート電極間に埋
込まれた第２の絶縁膜とを備え、ゲート絶縁膜とゲート
電極と不純物拡散層とから成るトランジスタが複数の領
域毎に異なる特性を有するようにしたので、特性の異な
るトランジスタ毎に独立して、所望のゲート絶縁膜およ
びゲート電極を形成することができ、良好な多機能デバ
イスが得られる。
ば、半導体基板に形成された複数の溝に埋込まれた複数
の第１の絶縁膜と、上記第１の絶縁膜間の上記半導体基
板上に形成された複数のゲート絶縁膜と、上記複数のゲ
ート絶縁膜上にそれぞれ形成された複数のゲート電極
と、上記複数のゲート電極両側の上記半導体基板中に形
成された不純物拡散層と、上記複数のゲート電極間に埋
込まれた第２の絶縁膜とを備え、ゲート絶縁膜とゲート
電極と不純物拡散層とから成るトランジスタが複数の領
域毎に異なる特性を有するようにしたので、特性の異な
るトランジスタ毎に独立して、所望のゲート絶縁膜およ
びゲート電極を形成することができ、良好な多機能デバ
イスが得られる。
【００７８】また、この発明の請求項２によれば、異な
る特性のトランジスタは、互いにゲート絶縁膜の膜厚が
それぞれ異なる膜厚を有するようにしたので、多機能デ
バイスが精度よく確実に得られる。
る特性のトランジスタは、互いにゲート絶縁膜の膜厚が
それぞれ異なる膜厚を有するようにしたので、多機能デ
バイスが精度よく確実に得られる。
【００７９】また、この発明の請求項３によれば、異な
る特性のトランジスタは、互いにゲート電極の材質がそ
れぞれ異なる材質から成るようにしたので、各ゲート電
極材質固有の仕事関数によりトランジスタの閾値を制御
することができ、多機能なデバイスが精度よく確実に実
現できる。
る特性のトランジスタは、互いにゲート電極の材質がそ
れぞれ異なる材質から成るようにしたので、各ゲート電
極材質固有の仕事関数によりトランジスタの閾値を制御
することができ、多機能なデバイスが精度よく確実に実
現できる。
【００８０】また、この発明の請求項４によれば、ゲー
ト電極の材質が金属を含む導電性膜であるようにしたの
で、ゲート電極に電圧を印加した場合にも空乏層を形成
することがなく、ゲート絶縁膜の膜厚の実効的増大を防
止することができる。
ト電極の材質が金属を含む導電性膜であるようにしたの
で、ゲート電極に電圧を印加した場合にも空乏層を形成
することがなく、ゲート絶縁膜の膜厚の実効的増大を防
止することができる。
【００８１】さらに、この発明の請求項５の半導体装置
の製造方法は、半導体基板上にマスク膜を形成する第１
工程と、上記マスク膜および上記半導体基板をパターニ
ングして溝を形成する第２工程と、上記溝内に分離絶縁
膜を埋込む第３工程と、上記複数の領域の内の所望の領
域の上記マスク膜を除去する第４工程と、上記所望の領
域の上記半導体基板上に所望のゲート絶縁膜を形成する
第５工程と、上記ゲート絶縁膜上に所望の導電性膜を形
成する第６工程と、上記第４工程と第５工程と第６工程
とを他の所望の領域に対して順次繰り返して行う第７工
程と備えるようにしたので、異なる複数の領域に独立し
てトランジスタを形成でき、所望のゲート絶縁膜を個々
に独立して形成でき、膜厚の異なるゲート絶縁膜を良好
に形成できるとともに、第１の絶縁膜は半導体基板上に
突出して形成されており、半導体基板表面より後退して
凹部を形成することはない。従って、凹部の側壁にＭＯ
Ｓ構造が形成されて、不要な電界を発生させ、トランジ
スタの特性を劣化させることを防止できる。
の製造方法は、半導体基板上にマスク膜を形成する第１
工程と、上記マスク膜および上記半導体基板をパターニ
ングして溝を形成する第２工程と、上記溝内に分離絶縁
膜を埋込む第３工程と、上記複数の領域の内の所望の領
域の上記マスク膜を除去する第４工程と、上記所望の領
域の上記半導体基板上に所望のゲート絶縁膜を形成する
第５工程と、上記ゲート絶縁膜上に所望の導電性膜を形
成する第６工程と、上記第４工程と第５工程と第６工程
とを他の所望の領域に対して順次繰り返して行う第７工
程と備えるようにしたので、異なる複数の領域に独立し
てトランジスタを形成でき、所望のゲート絶縁膜を個々
に独立して形成でき、膜厚の異なるゲート絶縁膜を良好
に形成できるとともに、第１の絶縁膜は半導体基板上に
突出して形成されており、半導体基板表面より後退して
凹部を形成することはない。従って、凹部の側壁にＭＯ
Ｓ構造が形成されて、不要な電界を発生させ、トランジ
スタの特性を劣化させることを防止できる。
【００８２】また、この発明の請求項６によれば、請求
項５の第４工程は、レジストパターンをマスクとして行
うようにしたので、レジストパターンがゲート絶縁膜に
直接接触することがないので、ゲート絶縁膜上にレジス
ト除去残が発生することがなく、レジスト除去工程後の
洗浄工程においてゲート絶縁膜の膜減りが生じることが
ない。
項５の第４工程は、レジストパターンをマスクとして行
うようにしたので、レジストパターンがゲート絶縁膜に
直接接触することがないので、ゲート絶縁膜上にレジス
ト除去残が発生することがなく、レジスト除去工程後の
洗浄工程においてゲート絶縁膜の膜減りが生じることが
ない。
【００８３】また、この発明の請求項７によれば、請求
項５に記載の第７工程の後、複数の領域の内の所望の領
域の導電性膜をパターニングしてゲート電極を形成する
第８工程と、上記ゲート電極の両側の半導体基板内に不
純物拡散層を形成する第９工程と、上記ゲート電極の両
側と分離絶縁膜との間の半導体基板上に埋め込み絶縁膜
を形成する第１０工程と、第８工程と第９工程と第１０
工程とを他の所望の領域に対して順次繰り返して行う工
程とを備えるようにしたので、異なる複数の領域に独立
してトランジスタを形成でき、所望のゲート電極を個々
に独立して形成できる。
項５に記載の第７工程の後、複数の領域の内の所望の領
域の導電性膜をパターニングしてゲート電極を形成する
第８工程と、上記ゲート電極の両側の半導体基板内に不
純物拡散層を形成する第９工程と、上記ゲート電極の両
側と分離絶縁膜との間の半導体基板上に埋め込み絶縁膜
を形成する第１０工程と、第８工程と第９工程と第１０
工程とを他の所望の領域に対して順次繰り返して行う工
程とを備えるようにしたので、異なる複数の領域に独立
してトランジスタを形成でき、所望のゲート電極を個々
に独立して形成できる。
【００８４】また、この発明の請求項８によれば、半導
体基板上にマスク膜を形成する第１工程と、上記マスク
膜および上記半導体基板をパターニングして溝を形成す
る第２工程と、上記溝内に分離絶縁膜を埋込む第３工程
と、上記マスク膜をパターニングしてダミーパターンを
形成する第４工程と、上記ダミーパターンの両側の上記
半導体基板内に不純物拡散層を形成する第５工程と、上
記ダミーパターンの両側と上記分離絶縁膜との間の上記
半導体基板上に絶縁膜を形成する第６工程と、上記複数
の領域の内の所望の領域の上記ダミーパターンを除去す
る第８工程と、上記ダミーパターン除去領域の上記半導
体基板上に所望のゲート絶縁膜を形成する第９工程と、
上記ゲート絶縁膜上に所望のゲート電極を形成する第１
０工程と、上記第８工程と第９工程と第１０工程とを上
記他の所望の領域に対して順次繰り返して行う第１１工
程とを備えるようにしたので、異なる複数の領域に独立
してトランジスタを形成でき、所望のゲート絶縁膜を個
々に独立して形成でき、膜厚の異なるゲート絶縁膜を良
好に形成できる。さらに、耐熱性に乏しい材料もゲート
絶縁膜として使用することができ、ゲート絶縁膜材料の
選択の自由度が広がる。
体基板上にマスク膜を形成する第１工程と、上記マスク
膜および上記半導体基板をパターニングして溝を形成す
る第２工程と、上記溝内に分離絶縁膜を埋込む第３工程
と、上記マスク膜をパターニングしてダミーパターンを
形成する第４工程と、上記ダミーパターンの両側の上記
半導体基板内に不純物拡散層を形成する第５工程と、上
記ダミーパターンの両側と上記分離絶縁膜との間の上記
半導体基板上に絶縁膜を形成する第６工程と、上記複数
の領域の内の所望の領域の上記ダミーパターンを除去す
る第８工程と、上記ダミーパターン除去領域の上記半導
体基板上に所望のゲート絶縁膜を形成する第９工程と、
上記ゲート絶縁膜上に所望のゲート電極を形成する第１
０工程と、上記第８工程と第９工程と第１０工程とを上
記他の所望の領域に対して順次繰り返して行う第１１工
程とを備えるようにしたので、異なる複数の領域に独立
してトランジスタを形成でき、所望のゲート絶縁膜を個
々に独立して形成でき、膜厚の異なるゲート絶縁膜を良
好に形成できる。さらに、耐熱性に乏しい材料もゲート
絶縁膜として使用することができ、ゲート絶縁膜材料の
選択の自由度が広がる。
【００８５】また、この発明の請求項９によれば、半導
体基板をパターニングして溝を形成する第１工程と、上
記溝内に分離絶縁膜を埋込むことにより上記半導体基板
表面を平坦化する第２工程と、全面に第１のダミー膜お
よび第２のダミー膜を順に形成する第３工程と、上記第
２のダミー膜をパターニングして複数のダミーゲート電
極を形成する第４工程と、上記複数のダミーゲート電極
の両側の上記半導体基板内に不純物拡散層を形成する第
５工程と、上記複数のダミーゲート電極を覆うように絶
縁膜を形成する第６工程と、上記絶縁膜を上記ダミーゲ
ート電極が露出するまで平坦化する第７工程と、上記複
数の領域の内の所望の領域の上記ダミーゲート電極およ
びダミーゲート絶縁膜を除去する第８工程と、上記ダミ
ーゲート電極除去領域の上記半導体基板上に所望のゲー
ト絶縁膜を形成する第９工程と、上記ゲート絶縁膜上に
所望のゲート電極を形成する第１０工程と、上記第８工
程と第９工程と第１０工程とを上記他の所望の領域に対
して順次繰り返して行う第１１工程とを備えるようにし
たので、複数の領域に独立してトランジスタを形成でき
るので、所望のゲート絶縁膜、所望のゲート電極を個々
に独立して形成できる。更に、ゲート絶縁膜は不純物拡
散層の形成後に形成しているので、耐熱性に乏しい材料
もゲート絶縁膜として使用することができ、ゲート絶縁
膜材料の選択の自由度が広がる。
体基板をパターニングして溝を形成する第１工程と、上
記溝内に分離絶縁膜を埋込むことにより上記半導体基板
表面を平坦化する第２工程と、全面に第１のダミー膜お
よび第２のダミー膜を順に形成する第３工程と、上記第
２のダミー膜をパターニングして複数のダミーゲート電
極を形成する第４工程と、上記複数のダミーゲート電極
の両側の上記半導体基板内に不純物拡散層を形成する第
５工程と、上記複数のダミーゲート電極を覆うように絶
縁膜を形成する第６工程と、上記絶縁膜を上記ダミーゲ
ート電極が露出するまで平坦化する第７工程と、上記複
数の領域の内の所望の領域の上記ダミーゲート電極およ
びダミーゲート絶縁膜を除去する第８工程と、上記ダミ
ーゲート電極除去領域の上記半導体基板上に所望のゲー
ト絶縁膜を形成する第９工程と、上記ゲート絶縁膜上に
所望のゲート電極を形成する第１０工程と、上記第８工
程と第９工程と第１０工程とを上記他の所望の領域に対
して順次繰り返して行う第１１工程とを備えるようにし
たので、複数の領域に独立してトランジスタを形成でき
るので、所望のゲート絶縁膜、所望のゲート電極を個々
に独立して形成できる。更に、ゲート絶縁膜は不純物拡
散層の形成後に形成しているので、耐熱性に乏しい材料
もゲート絶縁膜として使用することができ、ゲート絶縁
膜材料の選択の自由度が広がる。
【００８６】また、この発明の請求項１０によれば、各
領域毎に、ゲート絶縁膜の膜厚がそれぞれ異なるように
形成することにより、特性の異なるトランジスタを形成
するようにしたので、異なる特性を有するトランジスタ
を同一ＬＳＩ内に良好に歩留まり良く形成でき、容易に
多機能なデバイスを形成することができる。
領域毎に、ゲート絶縁膜の膜厚がそれぞれ異なるように
形成することにより、特性の異なるトランジスタを形成
するようにしたので、異なる特性を有するトランジスタ
を同一ＬＳＩ内に良好に歩留まり良く形成でき、容易に
多機能なデバイスを形成することができる。
【００８７】また、この発明の請求項１１によれば、各
領域毎に、ゲート電極の材料がそれぞれ異なるように形
成することにより、特性の異なるトランジスタを形成す
るようにしたので、異なる特性を有するトランジスタを
同一ＬＳＩ内に良好に歩留まり良く形成でき、ゲート絶
縁膜の膜厚が一定であっても容易に多機能なデバイスを
形成することができる。
領域毎に、ゲート電極の材料がそれぞれ異なるように形
成することにより、特性の異なるトランジスタを形成す
るようにしたので、異なる特性を有するトランジスタを
同一ＬＳＩ内に良好に歩留まり良く形成でき、ゲート絶
縁膜の膜厚が一定であっても容易に多機能なデバイスを
形成することができる。
【００８８】また、この発明の請求項１２によれば、ゲ
ート電極上に配線層を形成するようにしたので、配線層
の幅をチャネル長よりも広く設定すれば、トランジスタ
の微細化に伴う配線層の抵抗の増加を防止することがで
きる。
ート電極上に配線層を形成するようにしたので、配線層
の幅をチャネル長よりも広く設定すれば、トランジスタ
の微細化に伴う配線層の抵抗の増加を防止することがで
きる。
【００８９】また、この発明の請求項１３によれば、ゲ
ート電極上に配線層を形成する工程は、上記ゲート電極
を除去する工程と、全面に導電性膜を形成する工程と、
上記導電性膜をパターニングし、上記配線層と上記ゲー
ト電極とを一体化して形成する工程であるようにしたの
で、一工程において、複数の領域のゲート電極および配
線層を一度に形成することができ、工程数を削減するこ
とができる。
ート電極上に配線層を形成する工程は、上記ゲート電極
を除去する工程と、全面に導電性膜を形成する工程と、
上記導電性膜をパターニングし、上記配線層と上記ゲー
ト電極とを一体化して形成する工程であるようにしたの
で、一工程において、複数の領域のゲート電極および配
線層を一度に形成することができ、工程数を削減するこ
とができる。
【図１】 この発明の実施の形態１の半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図２】 この発明の実施の形態１の半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図３】 この発明の実施の形態１の半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図４】 この発明の実施の形態１の半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図５】 この発明の実施の形態２の半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図６】 この発明の実施の形態２の半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図７】 この発明の実施の形態２の半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図８】 この発明の実施の形態３の半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図９】 この発明の実施の形態４の半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図１０】 この発明の実施の形態５の半導体装置の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１１】 この発明の実施の形態５の半導体装置の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１２】 この発明の実施の形態５の半導体装置の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１３】 従来の半導体装置の製造方法を示す工程断
面図である。
面図である。
【図１４】 従来の半導体装置の製造方法を示す工程断
面図である。
面図である。
１，５１ 半導体基板、２，５２ 第１のマスク膜、
３，５３ 第２のマスク膜、４，５４ トレンチ、５，
５５ 第１の絶縁膜、９ａ，１９ａ，２９ａ，３９ａ，
６５ａ 第１のゲート電極、９ｂ，１９ｂ，２９ｂ，３
９ｂ 第２のゲート電極、１０，３０，６４ 第１のゲ
ート絶縁膜、１１，３１ 第２のゲート絶縁膜、１２
ａ，６１ａ，６１ｂ 第１の不純物拡散層、１２ｂ 第
３の不純物拡散層、１４ａ，５９ａ，５９ｂ 第２の不
純物拡散層、１４ｂ 第４の不純物拡散層、１５ 第１
の導電性膜、１６，３６ 第２の導電性膜、２５ 導電
性膜、２０ 配線層、２２ａ 第１のダミーパターン、
２２ｂ 第２のダミーパターン、２３，７０ レジスト
パターン、５６ 第１のダミー膜、５７ 第２のダミー
膜、５７ａ 第１のダミーゲート電極、５７ｂ 第２の
ダミーゲート電極。
３，５３ 第２のマスク膜、４，５４ トレンチ、５，
５５ 第１の絶縁膜、９ａ，１９ａ，２９ａ，３９ａ，
６５ａ 第１のゲート電極、９ｂ，１９ｂ，２９ｂ，３
９ｂ 第２のゲート電極、１０，３０，６４ 第１のゲ
ート絶縁膜、１１，３１ 第２のゲート絶縁膜、１２
ａ，６１ａ，６１ｂ 第１の不純物拡散層、１２ｂ 第
３の不純物拡散層、１４ａ，５９ａ，５９ｂ 第２の不
純物拡散層、１４ｂ 第４の不純物拡散層、１５ 第１
の導電性膜、１６，３６ 第２の導電性膜、２５ 導電
性膜、２０ 配線層、２２ａ 第１のダミーパターン、
２２ｂ 第２のダミーパターン、２３，７０ レジスト
パターン、５６ 第１のダミー膜、５７ 第２のダミー
膜、５７ａ 第１のダミーゲート電極、５７ｂ 第２の
ダミーゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/43 Ｆターム(参考） 4M104 AA01 BB01 BB02 BB04 BB05 BB14 BB17 BB18 BB19 BB20 BB21 BB25 BB27 BB28 BB30 BB32 BB33 CC05 DD04 DD06 DD28 DD33 DD43 DD63 DD75 DD91 EE03 EE14 EE16 EE17 FF13 FF14 GG09 GG10 GG14 HH20 5F048 AA07 AA09 AC01 AC03 BB05 BB08 BB09 BB10 BB12 BB16 BB17 BF02 BF06 BF07 BG14 DA25
Claims (13)
- 【請求項１】 半導体基板に形成された複数の溝に埋込
まれた複数の第１の絶縁膜と、上記第１の絶縁膜間の上
記半導体基板上に形成された複数のゲート絶縁膜と、上
記複数のゲート絶縁膜上にそれぞれ形成された複数のゲ
ート電極と、上記複数のゲート電極両側の上記半導体基
板中に形成された不純物拡散層と、上記複数のゲート電
極間に埋込まれた第２の絶縁膜とを備え、上記ゲート絶
縁膜と上記ゲート電極と上記不純物拡散層とから成るト
ランジスタが複数の領域毎に異なる特性を有することを
特徴とする半導体装置。 - 【請求項２】 異なる特性のトランジスタは、互いにゲ
ート絶縁膜の膜厚がそれぞれ異なる膜厚を有することを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】 異なる特性のトランジスタは、互いにゲ
ート電極の材質がそれぞれ異なる材質から成ることを特
徴とする請求項１または２に記載の半導体装置。 - 【請求項４】 ゲート電極の材質が金属を含む導電性膜
であることを特徴とする請求項３に記載の半導体装置。 - 【請求項５】 複数の領域毎に特性の異なるトランジス
タを形成する半導体装置の製造方法において、 半導体基板上にマスク膜を形成する第１工程と、上記マ
スク膜および上記半導体基板をパターニングして溝を形
成する第２工程と、上記溝内に分離絶縁膜を埋込む第３
工程と、上記複数の領域の内の所望の領域の上記マスク
膜を除去する第４工程と、上記所望の領域の上記半導体
基板上に所望のゲート絶縁膜を形成する第５工程と、上
記ゲート絶縁膜上に所望の導電性膜を形成する第６工程
と、上記第４工程と第５工程と第６工程とを他の所望の
領域に対して順次繰り返して行う第７工程と備えたこと
を特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５の第４工程は、レジストパター
ンをマスクとして行うことを特徴とする半導体装置の製
造方法。 - 【請求項７】 請求項５に記載の第７工程の後、複数の
領域の内の所望の領域の導電性膜をパターニングしてゲ
ート電極を形成する第８工程と、上記ゲート電極の両側
の半導体基板内に不純物拡散層を形成する第９工程と、
上記ゲート電極の両側と分離絶縁膜との間の半導体基板
上に埋め込み絶縁膜を形成する第１０工程と、第８工程
と第９工程と第１０工程とを他の所望の領域に対して順
次繰り返して行う工程とを備えたことを特徴とする半導
体装置の製造方法。 - 【請求項８】 複数の領域毎に特性の異なるトランジス
タを形成する半導体装置の製造方法において、 半導体基板上にマスク膜を形成する第１工程と、上記マ
スク膜および上記半導体基板をパターニングして溝を形
成する第２工程と、上記溝内に分離絶縁膜を埋込む第３
工程と、上記マスク膜をパターニングしてダミーパター
ンを形成する第４工程と、上記ダミーパターンの両側の
上記半導体基板内に不純物拡散層を形成する第５工程
と、上記ダミーパターンの両側と上記分離絶縁膜との間
の上記半導体基板上に埋込み絶縁膜を形成する第６工程
と、上記複数の領域の内の所望の領域の上記ダミーパタ
ーンを除去する第８工程と、上記ダミーパターン除去領
域の上記半導体基板上に所望のゲート絶縁膜を形成する
第９工程と、上記ゲート絶縁膜上に所望のゲート電極を
形成する第１０工程と、上記第８工程と第９工程と第１
０工程とを上記他の所望の領域に対して順次繰り返して
行う第１１工程とを備えたことを特徴とする半導体装置
の製造方法。 - 【請求項９】 複数の領域毎に特性の異なるトランジス
タを形成する半導体装置の製造方法において、 半導体基板をパターニングして溝を形成する第１工程
と、上記溝内に分離絶縁膜を埋込むことにより上記半導
体基板表面を平坦化する第２工程と、全面に第１のダミ
ー膜および第２のダミー膜を順に形成する第３工程と、
上記第２のダミー膜をパターニングして複数のダミーゲ
ート電極を形成する第４工程と、上記複数のダミーゲー
ト電極の両側の上記半導体基板内に不純物拡散層を形成
する第５工程と、上記複数のダミーゲート電極を覆うよ
うに絶縁膜を形成する第６工程と、上記絶縁膜を上記ダ
ミーゲート電極が露出するまで平坦化する第７工程と、
上記複数の領域の内の所望の領域の上記ダミーゲート電
極および第１のダミー膜を除去する第８工程と、上記ダ
ミーゲート電極除去領域の上記半導体基板上に所望のゲ
ート絶縁膜を形成する第９工程と、上記ゲート絶縁膜上
に所望のゲート電極を形成する第１０工程と、上記第８
工程と第９工程と第１０工程とを上記他の所望の領域に
対して順次繰り返して行う第１１工程とを備えたことを
特徴とする半導体装置の製造方法。 - 【請求項１０】 ゲート絶縁膜の膜厚は、各領域毎に異
なった膜厚にて形成することを特徴とする請求項５ない
し９のいずれかに記載の半導体装置の製造方法。 - 【請求項１１】 ゲート電極の材料は、各領域毎に異な
った材料にて形成することを特徴とする請求項５ないし
１０のいずれかに記載の半導体装置の製造方法。 - 【請求項１２】 ゲート電極上に配線層を形成する工程
を備えたことを特徴とする請求項７ないし９のいずれか
に記載の半導体装置の製造方法。 - 【請求項１３】 ゲート電極上に配線層を形成する工程
は、上記ゲート電極を除去する工程と、全面に導電性膜
を形成する工程と、上記導電性膜をパターニングし、上
記配線層と上記ゲート電極とを一体化して形成する工程
であることを特徴とする請求項１２に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000348978A JP2002151598A (ja) | 2000-11-16 | 2000-11-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000348978A JP2002151598A (ja) | 2000-11-16 | 2000-11-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002151598A true JP2002151598A (ja) | 2002-05-24 |
Family
ID=18822459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000348978A Pending JP2002151598A (ja) | 2000-11-16 | 2000-11-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002151598A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008504693A (ja) * | 2004-06-30 | 2008-02-14 | インテル コーポレイション | 異なるゲート誘電体を用いたｎｍｏｓ及びｐｍｏｓトランジスタを具備する相補型金属酸化物半導体集積回路 |
| DE102005063535B4 (de) * | 2004-06-17 | 2011-12-22 | Infineon Technologies Ag | Verfahren zur Herstellung einer Halbleiteranordnung |
-
2000
- 2000-11-16 JP JP2000348978A patent/JP2002151598A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE102005063535B4 (de) * | 2004-06-17 | 2011-12-22 | Infineon Technologies Ag | Verfahren zur Herstellung einer Halbleiteranordnung |
| US8178902B2 (en) | 2004-06-17 | 2012-05-15 | Infineon Technologies Ag | CMOS transistor with dual high-k gate dielectric and method of manufacture thereof |
| US8476678B2 (en) | 2004-06-17 | 2013-07-02 | Infineon Technologies Ag | CMOS Transistor with dual high-k gate dielectric |
| DE102005063582B3 (de) * | 2004-06-17 | 2013-10-24 | Infineon Technologies Ag | Verfahren zum Herstellen eines Halbleiterbauelements |
| US8637357B2 (en) | 2004-06-17 | 2014-01-28 | Infineon Technologies Ag | CMOS Transistor with dual high-k gate dielectric and method of manufacture thereof |
| US8729633B2 (en) | 2004-06-17 | 2014-05-20 | Infineon Technologies Ag | CMOS transistor with dual high-k gate dielectric |
| US9269635B2 (en) | 2004-06-17 | 2016-02-23 | Infineon Technologies Ag | CMOS Transistor with dual high-k gate dielectric |
| JP2008504693A (ja) * | 2004-06-30 | 2008-02-14 | インテル コーポレイション | 異なるゲート誘電体を用いたｎｍｏｓ及びｐｍｏｓトランジスタを具備する相補型金属酸化物半導体集積回路 |
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