JP2002151594A

JP2002151594A - 半導体集積回路の設計方法及び半導体集積回路の設計支援装置

Info

Publication number: JP2002151594A
Application number: JP2000348499A
Authority: JP
Inventors: Kensuke Torii; 賢輔鳥居; Yoshiteru Ono; 芳照小野
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-11-15
Filing date: 2000-11-15
Publication date: 2002-05-24

Abstract

(57)【要約】（修正有）【課題】設計変更を行うにあたって配線長が大きくな
ることを防止するのに好適な半導体集積回路の設計方法
および半導体集積回路の設計支援装置を提供する。【解決手段】回路素子を構成するセルとして、回路素
子の一部をスタンダードセルＣ_１１〜Ｃ_２１，Ｃ_２３〜
Ｃ_４２で構成するとともに、回路素子の残部を複数のベ
ーシックセルＣ_２２，Ｄ_１６，Ｄ_２５を所定パターンで
配線してなるセルで構成し、セル配置領域に回路素子を
構成するセルを配置し、セル配置領域のうち非配置領域
に複数のベーシックセルを配置しておく。半導体集積回
路に対して設計変更を行う場合は、設計変更データに基
づいて、配置領域および非配置領域のベーシックセルを
設計変更後の機能に対応して配線するようになってい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
設計方法および半導体集積回路の設計支援装置に係り、
特に、設計変更を行うにあたって配線長が大きくなるこ
とを防止するのに好適な半導体集積回路の設計方法およ
び半導体集積回路の設計支援装置に関する。

【０００２】

【従来の技術】顧客の目的に合わせて設計されるカスタ
ムＬＳＩ(Large Scale Integration)回路の設計手法と
しては、フルカスタムとセミカスタムに大別される。こ
のうち、後者には、スタンダードセルを用いるスタンダ
ード方式や、ゲートアレイを用いるゲートアレイ方式が
ある。

【０００３】ゲートアレイ方式は、論理ゲートの組み合
わせからなるベーシックセルを規則的に配置した半導体
チップをあらかじめ作成しておき、これに顧客の要求に
応じた回路に対応する配線パターンを追加して最終的な
ＬＳＩ回路に仕上げるものである。したがって、ゲート
アレイ方式は、設計期間が短縮化されるが、回路の内容
によっては使用されないセルも多く存在し、また、ベー
シックセルそのものも冗長な形状をしているので、半導
体集積回路の小型化にはあまり適していない。

【０００４】これに対し、スタンダード方式は、あらか
じめ種々の機能を有するスタンダードセルを構成するた
めのデータがセルライブラリと呼ばれる記憶装置に記憶
されており、半導体集積回路を設計しようとする設計者
がそのセルライブラリのなかから所望の機能を有するス
タンダードセルを選択するとともに、その設計者が実現
したい半導体集積回路の機能に対応して上記選択したス
タンダードセルを配線接続することにより所望の半導体
集積回路を構成するものである。

【０００５】スタンダード方式は、ゲートアレイ方式に
比して、機能的制約を一切受けない、基本素子の使用率
が１００％であり無駄な領域が発生しない等の特長を備
えている。

【０００６】ここで、一度設計した半導体集積回路の機
能を変更すること（機能を追加する場合も含む。）を考
えた場合に、その半導体集積回路全体を設計し直すとす
ると、開発時間が延長され、さらに開発コストも増大し
てしまうこととなる。

【０００７】そこで、これらの弊害を防止して機能変更
を円滑に行う方法として、半導体集積回路が備えるべき
機能とは無関係のスタンダードセル（以下、ダミーセル
という。）を、その備えるべき機能に対応するスタンダ
ードセルとは別個に同じ半導体チップ内にあらかじめ複
数個配置しておき、半導体集積回路に対して設計変更を
行う場合は、変更すべき機能に基づいてそれらダミーセ
ルを選択し、選択したダミーセルともとのスタンダード
セルとを接続し直すことにより、もとのスタンダードセ
ルの設計変更を最小限として機能変更を行い、開発コス
トを低減する方法（以下、従来のスタンダード方式によ
る第１の設計方法という。）が一般的に行われている。

【０００８】また、セル配置領域のうちスタンダードセ
ルを配置する領域以外の領域にあらかじめ複数のベーシ
ックセルを配置しておき、半導体集積回路に対して設計
変更を行う場合は、変更すべき機能に基づいて、それら
ベーシックセルを設計変更後の機能に対応して配線し、
ベーシックセルを配線してなる所定機能を有するセルと
もとのスタンダードセルとを接続し直すことにより、も
とのスタンダードセルの設計変更を最小限として機能変
更を行い、開発コストを低減する方法（以下、従来のス
タンダード方式による第２の設計方法という。）も一般
的に行われている。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
スタンダード方式による第１の設計方法にあっては、設
計変更を行うにあたってダミーセルとスタンダードセル
とを接続し直すようにしているが、接続対象となるスタ
ンダードセルが必ずしも選択したダミーセルの付近に配
置されているとは限らず、こうした場合に、それらセル
同士を配線することとすれば、配線長が必要以上に大き
くなってしまうという問題があった。

【００１０】また、従来のスタンダード方式による第２
の設計方法にあっても、同様であり、接続対象となるス
タンダードセルが必ずしもベーシックセルを配線してな
る所定機能を有するセルの付近に配置されているとは限
らず、こうした場合に、それらセル同士を配線すること
とすれば、配線長が必要以上に大きくなってしまうとい
う問題があった。例えば、図５（ａ）に示す半導体集積
回路に対する設計変更として、あらかじめ非配置領域に
配置したベーシックセルを配線することによりセル
Ｄ₁₆，Ｄ₂₅を追加セルとして形成し、スタンダードセル
Ｃ₁₁とセルＤ₂₅とを配線するとともにスタンダードセル
Ｃ₂₂とセルＤ₁₆とを配線する場合は、図５（ｂ）に示す
ように、スタンダードセルＣ₁₁，Ｃ₂₂がセルＤ₂₅，Ｄ₁₆
から離れた位置にあることから、設計変更の結果、配線
長がきわめて大きくなってしまう。

【００１１】特に、近年、設計ルールの微細化に伴い、
設計変更を行うことで配線長が大きくなることにより、
設計変更前には満たしていた仕様を設計変更後には満た
さなくなるという不具合が生じている。

【００１２】そこで、本発明は、このような従来の技術
の有する未解決の課題に着目してなされたものであっ
て、設計変更を行うにあたって配線長が大きくなること
を防止するのに好適な半導体集積回路の設計方法および
半導体集積回路の設計支援装置を提供することを目的と
している。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る請求項１記載の半導体集積回路の設計
方法は、セル配置領域に回路素子を構成するセルを配置
し、前記セル配置領域のうち前記回路素子を構成するセ
ルを配置した配置領域以外の非配置領域に複数の基本セ
ルを配置し、設計変更後の機能に関する設計変更データ
に基づいて、前記非配置領域の基本セルを設計変更後の
機能に対応して配線する半導体集積回路の設計方法にお
いて、前記回路素子を構成するセルとして、前記回路素
子の一部を所定機能を有する機能セルで構成するととも
に前記回路素子の残部を複数の基本セルを所定パターン
で配線してなるセルで構成するセル構成工程を含む。

【００１４】このような方法であれば、セル構成工程を
経て、回路素子を構成するセルとして、回路素子の一部
が所定機能を有する機能セルで構成されるとともに、回
路素子の残部が複数の基本セルを所定パターンで配線し
てなるセルで構成される。そして、それらセルがセル配
置領域に配置され、非配置領域に複数の基本セルが配置
される。このように設計された半導体集積回路に対して
設計変更を行う場合は、設計変更データに基づいて、非
配置領域の基本セルおよびセル配置領域の基本セルが設
計変更後の機能に対応して配線される。

【００１５】例えば、こうした配線の過程で、非配置領
域の基本セルの配線だけでは、非配置領域の基本セルと
配置領域の機能セルまたは基本セルとの配線長が大きく
なるようなときは、非配置領域の基本セルのみならず配
置領域の基本セルをも併せて配線すれば、配線長を小さ
くすることが可能となる。

【００１６】ここで、本方法の具体的な方法としては、
例えば、次のような方法が挙げられる。すなわち、前記
設計変更データは、前記設計変更データを記憶するため
の記憶手段から読み出す。

【００１７】このような方法であれば、半導体集積回路
に対して設計変更を行う場合は、設計変更データが記憶
手段から読み出され、読み出された設計変更データに基
づいて、非配置領域の基本セルが設計変更後の機能に対
応して配線される。

【００１８】さらに、本発明に係る請求項２記載の半導
体集積回路の設計方法は、請求項１記載の半導体集積回
路の設計方法において、前記設計変更データに基づい
て、前記配置領域および前記非配置領域の基本セルを設
計変更後の機能に対応して配線する配線工程を含む。

【００１９】このような方法であれば、配線工程を経
て、設計変更データに基づいて、配置領域および非配置
領域の基本セルが設計変更後の機能に対応して配線され
る。

【００２０】一方、上記目的を達成するために、本発明
に係る請求項３記載の半導体集積回路の設計支援装置
は、セル配置領域に回路素子を構成するセルを配置し、
前記セル配置領域のうち前記回路素子を構成するセルを
配置した配置領域以外の非配置領域に複数の基本セルを
配置し、設計変更後の機能に関する設計変更データに基
づいて、前記非配置領域の基本セルを設計変更後の機能
に対応して配線する半導体集積回路の設計支援装置にお
いて、前記回路素子を構成するセルとして、前記回路素
子の一部を所定機能を有する機能セルで構成するととも
に前記回路素子の残部を複数の基本セルを所定パターン
で配線してなるセルで構成するセル構成手段を備える。

【００２１】このような構成であれば、セル構成手段に
より、回路素子を構成するセルとして、回路素子の一部
が所定機能を有する機能セルで構成されるとともに、回
路素子の残部が複数の基本セルを所定パターンで配線し
てなるセルで構成される。そして、それらセルがセル配
置領域に配置され、セル配置領域のうち非配置領域に複
数の基本セルが配置される。このように設計された半導
体集積回路に対して設計変更を行う場合は、設計変更デ
ータに基づいて、非配置領域の基本セルが設計変更後の
機能に対応して配線される。

【００２２】例えば、こうした配線の過程で、非配置領
域の基本セルの配線だけでは、非配置領域の基本セルと
配置領域の機能セルまたは基本セルとの配線長が大きく
なるようなときは、非配置領域の基本セルのみならず配
置領域の基本セルをも併せて配線すれば、配線長を小さ
くすることが可能となる。

【００２３】ここで、本装置の具体的な構成としては、
例えば、次のような構成が挙げられる。すなわち、前記
設計変更データは、前記設計変更データを記憶するため
の記憶手段から読み出すようになっている。

【００２４】このような構成であれば、半導体集積回路
に対して設計変更を行う場合は、設計変更データが記憶
手段から読み出され、読み出された設計変更データに基
づいて、非配置領域の基本セルが設計変更後の機能に対
応して配線される。

【００２５】ここで、記憶手段は、設計変更データをあ
らゆる手段でかつあらゆる時期に記憶するものであり、
設計変更データをあらかじめ記憶しておいてもよいし、
本装置の動作時に設計変更データを記憶するようにして
もよい。

【００２６】さらに、本発明に係る請求項４記載の半導
体集積回路の設計支援装置は、請求項３記載の半導体集
積回路の設計支援装置において、前記設計変更データに
基づいて、前記配置領域および前記非配置領域の基本セ
ルを設計変更後の機能に対応して配線する配線手段を備
える。

【００２７】このような構成であれば、配線手段によ
り、設計変更データに基づいて、配置領域および非配置
領域の基本セルが設計変更後の機能に対応して配線され
る。

【００２８】以上では、上記目的を達成するための半導
体集積回路の設計方法および半導体集積回路の設計支援
装置を提案したが、これに限らず、上記目的を達成する
ために、次に掲げる第１および第２の半導体集積回路の
設計支援プログラムを記憶した記憶媒体を提案すること
もできる。

【００２９】第１の半導体集積回路の設計支援プログラ
ムを記憶した記憶媒体は、セル配置領域に回路素子を構
成するセルを配置し、前記セル配置領域のうち前記回路
素子を構成するセルを配置した配置領域以外の非配置領
域に複数の基本セルを配置し、設計変更後の機能に関す
る設計変更データに基づいて、前記非配置領域の基本セ
ルを設計変更後の機能に対応して配線する半導体集積回
路の設計支援プログラムを記憶した記憶媒体であって、
前記回路素子を構成するセルとして、前記回路素子の一
部を所定機能を有する機能セルで構成するとともに前記
回路素子の残部を複数の基本セルを所定パターンで配線
してなるセルで構成するセル構成手段として、コンピュ
ータを機能させるためのプログラムを記憶したコンピュ
ータ読み取り可能な記憶媒体である。

【００３０】このような構成であれば、記憶媒体に記憶
されたプログラムがコンピュータによって読み取られ、
読み取られたプログラムに従ってコンピュータが機能し
たときは、請求項３記載の半導体集積回路の設計支援装
置と同様の作用が得られる。

【００３１】したがって、半導体集積回路に対して設計
変更を行う場合は、配置領域の接続対象となるセルが非
配置領域のベーシックセルの付近に位置することがある
ので、従来に比して、設計変更を行うにあたって配線長
が大きくなるのを比較的防止することができるという効
果が得られる。

【００３２】第２の半導体集積回路の設計支援プログラ
ムを記憶した記憶媒体は、上記第１の半導体集積回路の
設計支援プログラムを記憶した記憶媒体において、前記
設計変更データに基づいて、前記配置領域及び前記非配
置領域の基本セルを設計変更後の機能に対応して配線す
る配線手段として、コンピュータを機能させるためのプ
ログラムを記憶したコンピュータ読み取り可能な記憶媒
体である。

【００３３】このような構成であれば、記憶媒体に記憶
されたプログラムがコンピュータによって読み取られ、
読み取られたプログラムに従ってコンピュータが機能し
たときは、請求項４記載の半導体集積回路の設計支援装
置と同様の作用が得られる。

【００３４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。図１ないし図４は、本発明に
係る半導体集積回路の設計方法および半導体集積回路の
設計支援装置の実施の形態を示す図である。

【００３５】本実施の形態は、本発明に係る半導体集積
回路の設計方法および半導体集積回路の設計支援装置
を、図４に示すように、セル配置領域に回路素子を構成
するセル（スタンダードセルおよびベーシックセル）を
配置し、非配置領域に複数のベーシックセルを配置して
おき、半導体集積回路に対して設計変更を行う場合は、
配置領域および非配置領域のベーシックセルを設計変更
後の機能に対応して配線する場合について適用したもの
である。

【００３６】まず、本発明を適用するコンピュータシス
テムの構成を図１を参照しながら説明する。図１は、本
発明を適用するコンピュータシステムの構成を示すブロ
ック図である。

【００３７】コンピュータ１００は、図１に示すよう
に、制御プログラムに基づいて演算およびシステム全体
を制御するＣＰＵ３０と、所定領域にあらかじめＣＰＵ
３０の制御プログラム等を格納しているＲＯＭ３２と、
ＲＯＭ３２等から読み出したデータやＣＰＵ３０の演算
過程で必要な演算結果を格納するためのＲＡＭ３４と、
ＲＡＭ３４の特定領域に格納されているデータを画像信
号に変換して表示装置４４に出力するＣＲＴＣ３６と、
外部装置に対してデータの入出力を媒介するＩ／Ｆ３８
とで構成されており、これらは、データを転送するため
の信号線であるバス３９で相互にかつデータ授受可能に
接続されている。

【００３８】Ｉ／Ｆ３８には、外部装置として、ヒュー
マンインターフェースとしてデータの入力が可能なキー
ボードやマウス等からなる入力装置４０と、データやテ
ーブル等をファイルとして格納する記憶装置４２と、画
像信号に基づいて画面を表示する表示装置４４とが接続
されている。

【００３９】ＲＡＭ３４は、特定領域として、表示装置
４４に表示するための表示用データを格納するＶＲＡＭ
３５を有しており、ＶＲＡＭ３５は、ＣＰＵ３０とＣＲ
ＴＣ３６とで独立にアクセスが可能となっている。

【００４０】ＣＲＴＣ３６は、ＶＲＡＭ３５に格納され
ている表示用データを先頭アドレスから所定周期で順次
読み出し、読み出した表示用データを画像信号に変換し
て表示装置４４に出力するようになっている。

【００４１】記憶装置４２は、あらかじめ種々の機能を
有するスタンダードセルを構成するための配置データを
記憶するためのセルライブラリとしての役割を有すると
ともに、半導体集積回路に対して設計変更を行う場合
は、記憶装置４２には、設計変更後の機能に関する設計
変更データが記憶される。具体的に、設計変更データ
は、追加、削除または変更するセルの配置に関する配置
データと、それらセルの配線に関する配線データとを含
んで構成されている。

【００４２】ＣＰＵ３０は、マイクロプロセッシングユ
ニットＭＰＵ等からなり、半導体集積回路を設計すると
きは、ＲＯＭ３２の所定領域に格納されている所定のプ
ログラムを起動させ、そのプログラムに従って、図２の
フローチャートに示す設計支援処理を実行し、設計支援
処理により設計した半導体集積回路に対して設計変更を
行うときは、ＲＯＭ３２の所定領域に格納されている所
定のプログラムを起動させ、そのプログラムに従って、
図３のフローチャートに示す設計変更支援処理を実行す
るようになっている。

【００４３】初めに、設計支援処理を図２を参照しなが
ら説明する。図２は、設計支援処理を示すフローチャー
トである。

【００４４】設計支援処理は、半導体集積回路のうち半
導体チップを製造するために必要なチップマスクパター
ンデータと、半導体集積回路のうち配線パターンを形成
するのに必要な配線マスクパターンデータとを生成する
処理であって、ＣＰＵ３０において実行されると、図２
に示すように、まず、ステップＳ１００に移行する。

【００４５】ステップＳ１００では、ライブラリ中の素
子の一部をスタンダードセルで登録し、ステップＳ１０
２に移行する。このステップＳ１００では、設計者が記
憶装置４２のなかから所望の機能を有するスタンダード
セルを選択するとともに、設計者が実現したい半導体集
積回路の機能に対応して上記選択したスタンダードセル
について接続関係を規定することにより行う。なお、こ
こでの構成は、コンピュータ１００上で仮想的に形成し
た空間において行われるものである。以下、ベーシック
セルの構成について同じである。

【００４６】ステップＳ１０２では、ライブラリ中の素
子の他の一部をゲートアレイで登録し、ステップＳ１０
４に移行する。このステップＳ１０２では、設計者が実
現したい半導体集積回路の機能に対応して複数のベーシ
ックセルについて接続関係を規定することにより行う。
なお、回路素子のうちスタンダードセルおよびベーシッ
クセルが占める割合は、経験則等により適宜設定するよ
うにする。

【００４７】ステップＳ１０４では、ステップＳ１０
０，Ｓ１０２での構成に基づいて、自動配線アルゴリズ
ム等により、半導体チップのセル配置領域に回路素子を
構成するセルを配置・配線し（その際、回路素子は、そ
の一部がスタンダードセルで構成されており、他の一部
がゲートアレイで構成されている。）、ステップＳ１０
６に移行して、半導体チップのセル配置領域のうち回路
素子を構成するセルを配置した配置領域以外の非配置領
域に複数のベーシックセルを配置し、ステップＳ１０８
に移行する。ここで、非配置領域のベーシックセルは、
設計変更後に新たな回路が追加されることを想定してあ
らかじめ配置しておくものである。

【００４８】ステップＳ１０８では、ステップＳ１０
４，Ｓ１０６での配置・配線結果に基づいて、チップマ
スクパターンデータおよび配線マスクパターンデータを
生成し、ステップＳ１１０に移行して、生成したチップ
マスクパターンデータおよび配線マスクパターンデータ
を記憶装置４２に格納し、一連の処理を終了する。

【００４９】次に、設計変更支援処理を図３を参照しな
がら説明する。図３は、設計変更支援処理を示すフロー
チャートである。

【００５０】設計変更支援処理は、設計変更データに基
づいて、設計変更後の配線マスクパターンデータを生成
する処理であって、ＣＰＵ３０において実行されると、
図３に示すように、まず、ステップＳ１５０に移行す
る。

【００５１】ステップＳ１５０では、設計変更データを
記憶装置４２から読み出し、ステップＳ１５２に移行し
て、読み出した設計変更データに基づいて配置領域、非
配置領域のベーシックセルを配線し（その際、スタンダ
ードセル部分は、動かさない。）、ステップＳ１５４に
移行して、ステップＳ１５２での配線結果に基づいて、
配線マスクパターンデータを生成し、ステップＳ１５６
に移行して、生成した配線マスクパターンデータを記憶
装置４２に格納し、一連の処理を終了する。

【００５２】次に、上記実施の形態の動作を図４を参照
しながら説明する。図４は、本発明により半導体集積回
路に対し設計変更を行う場合を説明するための図であ
る。

【００５３】まず、半導体集積回路を設計する場合を説
明する。

【００５４】半導体集積回路を設計する場合は、設計者
は、ステップＳ１００，Ｓ１０２を経て、記憶装置４２
のなかから所望の機能を有するスタンダードセルを選択
するとともに、実現しようとする半導体集積回路の機能
に対応して上記選択したスタンダードセルについて接続
関係を規定することにより、回路素子の一部をスタンダ
ードセルで構成し、次いで実現しようとする半導体集積
回路の機能に対応して複数のベーシックセルについて接
続関係を規定することにより、回路素子の残部を複数の
ベーシックセルを所定パターンで配線してなるセルで構
成する。

【００５５】このように回路素子を構成すると、ステッ
プＳ１０４，Ｓ１０６を経て、ＣＰＵ３０により、設計
者がした構成に基づいて、自動配線アルゴリズム等によ
り、半導体チップのセル配置領域に回路素子を構成する
スタンダードセルおよびベーシックセルが配置・配線さ
れ、半導体チップの非配置領域に複数のベーシックセル
が配置される。

【００５６】図４（ａ）の例では、半導体チップのセル
配置領域のうち第１のセル列には、回路素子を構成する
セルのうちスタンダードセルで構成されたセルＣ₁₁〜Ｃ
₁₅がその順序で左から順に配置され、複数のベーシック
セルからなるセルＤ₁₆が非配置領域に配置されている。
また、半導体チップのセル配置領域のうち第２のセル列
には、回路素子を構成するセルのうちスタンダードセル
で構成されたセルＣ₂₁と、回路素子を構成するセルのう
ち複数のベーシックセルで構成されたセルＣ₂₂と、回路
素子を構成するセルのうちスタンダードセルで構成され
たセルＣ₂₃，Ｃ ₂₄とがその順序で左から順に配置され、
複数のベーシックセルからなるセルＤ₂₅が非配置領域に
配置されている。

【００５７】また、半導体チップのセル配置領域のうち
第３のセル列には、回路素子を構成するセルのうちスタ
ンダードセルで構成されたセルＣ₃₁，Ｃ₃₂がその順序で
左から順に配置され、半導体チップのセル配置領域のう
ち第４のセル列には、回路素子を構成するセルのうちス
タンダードセルで構成されたセルＣ₄₁，Ｃ₄₂がその順序
で左から順に配置されている。

【００５８】次いで、ステップＳ１０８，Ｓ１１０を経
て、ステップＳ１０４，Ｓ１０６での配置・配線結果に
基づいて、チップマスクパターンデータおよび配線マス
クパターンデータが生成され、生成されたチップマスク
パターンデータおよび配線マスクパターンデータが記憶
装置４２に格納される。

【００５９】そして、チップマスクパターンデータおよ
び配線マスクパターンデータに基づいて、半導体集積回
路が製造される。具体的には、チップマスクパターンデ
ータに基づいて製造されたマスクパターンにより、スタ
ンダードセルおよびベーシックセルのバルク層が基板上
に形成されることで、半導体チップが製造される。そし
て、配線マスクパターンデータに基づいて製造されたマ
スクパターンにより、スタンダードセルおよびベーシッ
クセルを配線する配線層が、製造された半導体チップ上
に形成されることで、半導体集積回路が製造される。

【００６０】次に、このように設計された半導体集積回
路に対して設計変更を行う場合を説明する。ここでは、
例えば、図４（ａ）に示す半導体集積回路に対する設計
変更として、あらかじめ非配置領域に配置したベーシッ
クセルを配線することによりセルＤ₁₆，Ｄ₂₅を追加セル
として形成し、スタンダードセルＣ₁₁とセルＤ₂₅とを配
線するとともにスタンダードセルＣ₂₂とセルＤ₁₆とを配
線する場合を例にとって説明する。

【００６１】図４（ａ）に示す半導体集積回路に対して
上記のような設計変更を行う場合は、ステップＳ１５
０，Ｓ１５２を経て、ＣＰＵ３０により、設計変更デー
タが記憶装置４２から読み出され、読み出された設計変
更データに基づいて、配線長が小さくなるように、配置
領域および非配置領域のベーシックセルが設計変更後の
機能に対応して配線される。

【００６２】ここで、スタンダードセルＣ₁₁とセルＤ₂₅
とを、およびスタンダードセルＣ₁₁とセルＤ₂₅とを単に
配線するのであっては、図５（ｂ）に示すように、スタ
ンダードセルＣ₁₁，Ｃ₂₂がセルＤ₂₅，Ｄ₁₆から離れた位
置にあることから、配線長がきわめて大きくなってしま
う。そこで、図４（ｂ）に示すように、第２のセル列の
非配置領域に配置されたベーシックセルをセルＣ₂₂とし
て配線し、第２のセル列の配置領域に配置されたベーシ
ックセルをセルＤ₂₅として配線することにより、配置領
域および非配置領域のベーシックセルが設計変更後の機
能に対応して配線する。これにより、追加セルとしての
セルＤ₂₅がその接続対象となるスタンダードセルＣ₁₁の
付近に位置し、接続対象となるセルＣ₂₂が追加セルとし
てのセルＤ₁₆の付近に位置することとなるので、配線長
が小さくなる。

【００６３】次いで、ステップＳ１５４，Ｓ１５６を経
て、ステップＳ１５２での配線結果に基づいて、設計変
更後の配線マスクパターンデータが生成され、生成され
た配線マスクパターンデータが記憶装置４２に格納され
る。

【００６４】そして、設計変更後の配線マスクパターン
データに基づいて、半導体集積回路が製造される。具体
的には、設計変更後の配線マスクパターンデータに基づ
いて製造されたマスクパターンにより、スタンダードセ
ルおよびベーシックセルを配線する新たな配線層が、既
存の半導体チップ（設計変更前に製造されたもの）上に
形成されることで、半導体集積回路が製造される。

【００６５】このようにして、本実施の形態では、回路
素子を構成するセルとして、回路素子の一部をスタンダ
ードセルで構成するとともに、回路素子の残部を複数の
ベーシックセルを所定パターンで配線してなるセルで構
成し、セル配置領域に回路素子を構成するセルを配置
し、非配置領域に複数のベーシックセルを配置してお
き、半導体集積回路に対して設計変更を行う場合は、設
計変更データに基づいて、配置領域および非配置領域の
ベーシックセルを設計変更後の機能に対応して配線する
ようにした。

【００６６】これにより、追加セルとしてのセルＤ₂₅が
その接続対象となるスタンダードセルＣ₁₁の付近に位置
し、接続対象となるセルＣ₂₂が追加セルとしてのセルＤ
₁₆の付近に位置することとなるので、従来に比して、設
計変更を行うにあたって配線長が大きくなるのを比較的
防止することができる。

【００６７】上記実施の形態において、ベーシックセル
は、請求項１ないし４記載の基本セルに対応し、スタン
ダードセルは、請求項１または３記載の所定機能を有す
る機能セルに対応している。

【００６８】なお、上記実施の形態においては、配置領
域のセル同士の配線を特に考慮して説明しなかったが、
半導体集積回路に対して設計変更を行う場合は、配置領
域のセルと非配置領域のセルとを接続する配線および配
置領域のセル同士を接続する配線の総配線長が小さくな
るように、配置領域および非配置領域のベーシックセル
を設計変更後の機能に対応して配線してもよい。

【００６９】また、上記実施の形態において、図２およ
び図３のフローチャートに示す処理を実行するにあたっ
てはいずれも、ＲＯＭ３２にあらかじめ格納されている
制御プログラムを実行する場合について説明したが、こ
れに限らず、これらの手順を示したプログラムが記憶さ
れた記憶媒体から、そのプログラムをＲＡＭ３４に読み
込んで実行するようにしてもよい。

【００７０】ここで、記憶媒体とは、ＲＡＭ、ＲＯＭ等
の半導体記憶媒体、ＦＤ、ＨＤ等の磁気記憶型記憶媒
体、ＣＤ、ＣＤＶ、ＬＤ、ＤＶＤ等の光学的読取方式記
憶媒体、ＭＯ等の磁気記憶型／光学的読取方式記憶媒体
であって、電子的、磁気的、光学的等の読み取り方法の
いかんにかかわらず、コンピュータで読み取り可能な記
憶媒体であれば、あらゆる記憶媒体を含むものである。

【００７１】また、上記実施の形態においては、本発明
に係る半導体集積回路の設計方法および半導体集積回路
の設計支援装置を、図４に示すように、セル配置領域に
回路素子を構成するセル（スタンダードセルおよびベー
シックセル）を配置し、非配置領域に複数のベーシック
セルを配置しておき、半導体集積回路に対して設計変更
を行う場合は、配置領域および非配置領域のベーシック
セルを設計変更後の機能に対応して配線する場合につい
て適用したが、これに限らず、本発明の主旨を逸脱しな
い範囲で他の場合にも適用可能である。

【００７２】

【発明の効果】以上説明したように、本発明に係る請求
項１または２記載の半導体集積回路の設計方法によれ
ば、半導体集積回路に対して設計変更を行う場合は、配
置領域の接続対象となるセルが非配置領域のベーシック
セルの付近に位置することがあるので、従来に比して、
設計変更を行うにあたって配線長が大きくなるのを比較
的防止することができるという効果が得られる。

【００７３】一方、本発明に係る請求項３または４記載
の半導体集積回路の設計支援装置によれば、半導体集積
回路に対して設計変更を行う場合は、配置領域の接続対
象となるセルが非配置領域のベーシックセルの付近に位
置することがあるので、従来に比して、設計変更を行う
にあたって配線長が大きくなるのを比較的防止すること
ができるという効果が得られる。

【図面の簡単な説明】

【図１】本発明を適用するコンピュータシステムの構成
を示すブロック図である。

【図２】設計支援処理を示すフローチャートである。

【図３】設計変更支援処理を示すフローチャートであ
る。

【図４】本発明により半導体集積回路に対し設計変更を
行う場合を説明するための図である。

【図５】従来のスタンダード方式による第２の設計方法
により半導体集積回路に対し設計変更を行う場合を説明
するための図である。

【符号の説明】

１００コンピュータ３０ＣＰＵ３２ＲＯＭ３４ＲＡＭ３８Ｉ／Ｆ４０入力装置４２記憶装置４４表示装置Ｃ₁₁〜Ｃ₂₁ スタンダードセルＣ₂₃〜Ｃ₄₂ スタンダードセルＣ₂₂ ベーシックセルＤ₁₆，Ｄ₂₅ ベーシックセル

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Claims

【特許請求の範囲】

【請求項１】セル配置領域に回路素子を構成するセル
を配置し、前記セル配置領域のうち前記回路素子を構成
するセルを配置した配置領域以外の非配置領域に複数の
基本セルを配置し、設計変更後の機能に関する設計変更
データに基づいて、前記非配置領域の基本セルを設計変
更後の機能に対応して配線する半導体集積回路の設計方
法において、前記回路素子を構成するセルとして、前記回路素子の一
部を所定機能を有する機能セルで構成するとともに前記
回路素子の残部を複数の基本セルを所定パターンで配線
してなるセルで構成するセル構成工程を含むことを特徴
とする半導体集積回路の設計方法。
【請求項２】請求項１において、前記設計変更データに基づいて、前記配置領域及び前記
非配置領域の基本セルを設計変更後の機能に対応して配
線する配線工程を含むことを特徴とする半導体集積回路
の設計方法。
【請求項３】セル配置領域に回路素子を構成するセル
を配置し、前記セル配置領域のうち前記回路素子を構成
するセルを配置した配置領域以外の非配置領域に複数の
基本セルを配置し、設計変更後の機能に関する設計変更
データに基づいて、前記非配置領域の基本セルを設計変
更後の機能に対応して配線する半導体集積回路の設計支
援装置において、前記回路素子を構成するセルとして、前記回路素子の一
部を所定機能を有する機能セルで構成するとともに前記
回路素子の残部を複数の基本セルを所定パターンで配線
してなるセルで構成するセル構成手段を備えることを特
徴とする半導体集積回路の設計支援装置。
【請求項４】請求項３において、前記設計変更データに基づいて、前記配置領域及び前記
非配置領域の基本セルを設計変更後の機能に対応して配
線する配線手段を備えることを特徴とする半導体集積回
路の設計支援装置。