JP2002033381A - 素子分離絶縁膜の形成方法及び、半導体装置の製造方法 - Google Patents
素子分離絶縁膜の形成方法及び、半導体装置の製造方法Info
- Publication number
- JP2002033381A JP2002033381A JP2000218390A JP2000218390A JP2002033381A JP 2002033381 A JP2002033381 A JP 2002033381A JP 2000218390 A JP2000218390 A JP 2000218390A JP 2000218390 A JP2000218390 A JP 2000218390A JP 2002033381 A JP2002033381 A JP 2002033381A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- semiconductor device
- insulating film
- silicon substrate
- silicon oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 シリコン基板の肩部を丸みを帯びた形状とし
つつ、トレンチの内壁酸化膜の膜厚を薄く設定し得る素
子分離絶縁膜の形成方法を得る。 【解決手段】 シリコン窒化膜３をエッチングマスクに
用いて、シリコン基板１の深さ方向にエッチングレート
の高い異方性ドライエッチング法によって、シリコン基
板１をその上面から所定の深さ（例えば３００ｎｍ）だ
けエッチングする。これにより、シリコン基板１の上面
内にトレンチ５を形成する。次に、周知のプラズマ酸化
装置内において、高濃度の酸化性ガス（例えば酸素ガ
ス）を用いたプラズマ酸化法によって、トレンチ５の内
壁に、膜厚が１５ｎｍ程度のシリコン酸化膜６を形成す
る。
つつ、トレンチの内壁酸化膜の膜厚を薄く設定し得る素
子分離絶縁膜の形成方法を得る。 【解決手段】 シリコン窒化膜３をエッチングマスクに
用いて、シリコン基板１の深さ方向にエッチングレート
の高い異方性ドライエッチング法によって、シリコン基
板１をその上面から所定の深さ（例えば３００ｎｍ）だ
けエッチングする。これにより、シリコン基板１の上面
内にトレンチ５を形成する。次に、周知のプラズマ酸化
装置内において、高濃度の酸化性ガス（例えば酸素ガ
ス）を用いたプラズマ酸化法によって、トレンチ５の内
壁に、膜厚が１５ｎｍ程度のシリコン酸化膜６を形成す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、互いに隣接する半導体素子同士を
分離するための素子分離絶縁膜の形成方法に関するもの
である。
造方法に関し、特に、互いに隣接する半導体素子同士を
分離するための素子分離絶縁膜の形成方法に関するもの
である。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）をはじめとする半導体デバイスにおいては、素子分
離絶縁膜の分離性能の向上と分離幅の縮小とが要求され
ている。図１０〜図１７は、従来の半導体装置の製造方
法を工程順に示す断面図である。まず、ＣＶＤ（Chemic
al Vapor Deposition）法等によって、シリコン基板１
０１の上面上に、シリコン酸化膜１０２及びシリコン窒
化膜１０３をこの順に全面に形成する（図１０）。次
に、写真製版法によって、素子分離絶縁膜１０８を形成
する予定の領域の上方が開口したパターンを有するフォ
トレジスト１０４を、シリコン窒化膜１０３上に形成す
る（図１１）。
ry）をはじめとする半導体デバイスにおいては、素子分
離絶縁膜の分離性能の向上と分離幅の縮小とが要求され
ている。図１０〜図１７は、従来の半導体装置の製造方
法を工程順に示す断面図である。まず、ＣＶＤ（Chemic
al Vapor Deposition）法等によって、シリコン基板１
０１の上面上に、シリコン酸化膜１０２及びシリコン窒
化膜１０３をこの順に全面に形成する（図１０）。次
に、写真製版法によって、素子分離絶縁膜１０８を形成
する予定の領域の上方が開口したパターンを有するフォ
トレジスト１０４を、シリコン窒化膜１０３上に形成す
る（図１１）。
【０００３】次に、フォトレジスト１０４をエッチング
マスクに用いて、シリコン基板１０１の深さ方向にエッ
チングレートの高い異方性ドライエッチング法によっ
て、シリコン窒化膜１０３及びシリコン酸化膜１０２を
この順にエッチングして、シリコン基板１０１の上面を
露出する。その後、フォトレジスト１０４を除去する
（図１２）。次に、シリコン窒化膜１０３をエッチング
マスクに用いて、シリコン基板１０１の深さ方向にエッ
チングレートの高い異方性ドライエッチング法によっ
て、シリコン基板１０１をその上面から所定の深さだけ
エッチングする。これにより、シリコン基板１０１の上
面内にトレンチ１０５を形成する（図１３）。
マスクに用いて、シリコン基板１０１の深さ方向にエッ
チングレートの高い異方性ドライエッチング法によっ
て、シリコン窒化膜１０３及びシリコン酸化膜１０２を
この順にエッチングして、シリコン基板１０１の上面を
露出する。その後、フォトレジスト１０４を除去する
（図１２）。次に、シリコン窒化膜１０３をエッチング
マスクに用いて、シリコン基板１０１の深さ方向にエッ
チングレートの高い異方性ドライエッチング法によっ
て、シリコン基板１０１をその上面から所定の深さだけ
エッチングする。これにより、シリコン基板１０１の上
面内にトレンチ１０５を形成する（図１３）。
【０００４】次に、トレンチ１０５の内壁を熱酸化する
ことにより、シリコン酸化膜１０６を形成する（図１
４）。これにより、トレンチ１０５を形成するための異
方性ドライエッチングによってシリコン基板１０１内に
生じたダメージを、シリコン酸化膜１０６内に取り込ま
せることができる。次に、ＨＤＰ（High Density Plasm
a）−ＣＶＤ法によって、トレンチ１０５内を埋め込む
ように、シリコン酸化膜１０７を全面に形成する（図１
５）。
ことにより、シリコン酸化膜１０６を形成する（図１
４）。これにより、トレンチ１０５を形成するための異
方性ドライエッチングによってシリコン基板１０１内に
生じたダメージを、シリコン酸化膜１０６内に取り込ま
せることができる。次に、ＨＤＰ（High Density Plasm
a）−ＣＶＤ法によって、トレンチ１０５内を埋め込む
ように、シリコン酸化膜１０７を全面に形成する（図１
５）。
【０００５】次に、ＣＭＰ（Chemical Mechanical Poli
shing）法によって、シリコン酸化膜１０７を除去す
る。このＣＭＰ処理は、シリコン窒化膜１０３の上面が
露出した時点で停止する。次に、シリコン窒化膜１０３
と、その下地のシリコン酸化膜１０２とをウェットエッ
チング法によって除去する。次に、フッ酸を用いたウェ
ットエッチング法によって、シリコン基板１０１の上面
よりも上方に位置する部分のシリコン酸化膜１０７を、
その上面から所定の膜厚だけ除去する（図１６）。図１
６に示した例では、ウェットエッチング後のシリコン酸
化膜１０７の上面が、シリコン基板１０１の上面よりも
若干高くなっている。以上の工程により、シリコン酸化
膜１０６，１０７から成る素子分離絶縁膜１０８を形成
することができる。
shing）法によって、シリコン酸化膜１０７を除去す
る。このＣＭＰ処理は、シリコン窒化膜１０３の上面が
露出した時点で停止する。次に、シリコン窒化膜１０３
と、その下地のシリコン酸化膜１０２とをウェットエッ
チング法によって除去する。次に、フッ酸を用いたウェ
ットエッチング法によって、シリコン基板１０１の上面
よりも上方に位置する部分のシリコン酸化膜１０７を、
その上面から所定の膜厚だけ除去する（図１６）。図１
６に示した例では、ウェットエッチング後のシリコン酸
化膜１０７の上面が、シリコン基板１０１の上面よりも
若干高くなっている。以上の工程により、シリコン酸化
膜１０６，１０７から成る素子分離絶縁膜１０８を形成
することができる。
【０００６】次に、熱酸化法によって、素子分離絶縁膜
１０８によって規定される素子形成領域におけるシリコ
ン基板１０１の上面上に、ゲート酸化膜１０９を形成す
る。次に、ＣＶＤ法等によってポリシリコン膜を全面に
形成し、写真製版法によってこのポリシリコン膜をパタ
ーニングすることにより、ゲート電極１１０を形成する
（図１７）。図１７に示すように、ゲート電極１１０の
端部は素子分離絶縁膜１０８上に位置している。その
後、ソース・ドレイン領域の形成工程や配線工程等のプ
ロセスを経て、デバイスが完成する。
１０８によって規定される素子形成領域におけるシリコ
ン基板１０１の上面上に、ゲート酸化膜１０９を形成す
る。次に、ＣＶＤ法等によってポリシリコン膜を全面に
形成し、写真製版法によってこのポリシリコン膜をパタ
ーニングすることにより、ゲート電極１１０を形成する
（図１７）。図１７に示すように、ゲート電極１１０の
端部は素子分離絶縁膜１０８上に位置している。その
後、ソース・ドレイン領域の形成工程や配線工程等のプ
ロセスを経て、デバイスが完成する。
【０００７】ここで、シリコン酸化膜１０６の膜厚につ
いて説明する。図１７を参照して、ゲート電極１１０に
電圧を印加した時に、ゲート電極１１０の端部下方にお
けるシリコン基板１０１の肩部２００に電界が集中する
と、その付近においてゲート酸化膜１０９の絶縁破壊が
起こり易く、全体としてゲート酸化膜１０９の特性が低
下する。これを抑制するためには、電界集中を緩和する
ために、シリコン基板１０１の肩部２００を、丸みを帯
びた形状とする必要がある。上記した従来の半導体装置
の製造方法のように、シリコン酸化膜１０６を熱酸化法
によって形成する場合、シリコン基板１０１の肩部２０
０を丸みを帯びた形状とするためには、シリコン酸化膜
１０６の膜厚は２０ｎｍ以上必要である。
いて説明する。図１７を参照して、ゲート電極１１０に
電圧を印加した時に、ゲート電極１１０の端部下方にお
けるシリコン基板１０１の肩部２００に電界が集中する
と、その付近においてゲート酸化膜１０９の絶縁破壊が
起こり易く、全体としてゲート酸化膜１０９の特性が低
下する。これを抑制するためには、電界集中を緩和する
ために、シリコン基板１０１の肩部２００を、丸みを帯
びた形状とする必要がある。上記した従来の半導体装置
の製造方法のように、シリコン酸化膜１０６を熱酸化法
によって形成する場合、シリコン基板１０１の肩部２０
０を丸みを帯びた形状とするためには、シリコン酸化膜
１０６の膜厚は２０ｎｍ以上必要である。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
半導体装置の製造方法においては、トレンチ１０５の内
壁を熱酸化することによってシリコン酸化膜１０６を形
成するため、シリコン酸化膜１０６の膜厚として、２０
ｎｍ以上の膜厚が必要となる。一方で、トランジスタの
駆動能力の向上及びチップの高集積化を図るためには、
素子分離絶縁膜の分離幅自体を広げることはできない。
例えば、２５６ＭＤＲＡＭでは、分離幅は０．１μｍ程
度に抑えることが要求されている。
半導体装置の製造方法においては、トレンチ１０５の内
壁を熱酸化することによってシリコン酸化膜１０６を形
成するため、シリコン酸化膜１０６の膜厚として、２０
ｎｍ以上の膜厚が必要となる。一方で、トランジスタの
駆動能力の向上及びチップの高集積化を図るためには、
素子分離絶縁膜の分離幅自体を広げることはできない。
例えば、２５６ＭＤＲＡＭでは、分離幅は０．１μｍ程
度に抑えることが要求されている。
【０００９】そのため、シリコン酸化膜１０６を形成し
た後のＨＤＰ−ＣＶＤ工程でシリコン酸化膜１０７をト
レンチ１０５内に埋め込むにあたり、厚いシリコン酸化
膜１０６を形成したことに起因してトレンチ１０５の開
口幅が小さくなるため、埋め込み不良が生じ易いという
問題があった。図１８は、かかる埋め込み不良が生じた
状況を示す断面図である。図１８に示すように、シリコ
ン酸化膜１０７の中心部に、埋め込み不良１１１が発生
している。
た後のＨＤＰ−ＣＶＤ工程でシリコン酸化膜１０７をト
レンチ１０５内に埋め込むにあたり、厚いシリコン酸化
膜１０６を形成したことに起因してトレンチ１０５の開
口幅が小さくなるため、埋め込み不良が生じ易いという
問題があった。図１８は、かかる埋め込み不良が生じた
状況を示す断面図である。図１８に示すように、シリコ
ン酸化膜１０７の中心部に、埋め込み不良１１１が発生
している。
【００１０】本発明はかかる問題を解決するために成さ
れたものであり、電界集中を緩和するためにシリコン基
板の肩部を丸みを帯びた形状としつつ、トレンチの内壁
酸化膜の膜厚を薄くすることにより、埋め込み不良の発
生を抑制し得る素子分離絶縁膜の形成方法を得ること、
及び該方法を備える半導体装置の製造方法を得ることを
目的とするものである。
れたものであり、電界集中を緩和するためにシリコン基
板の肩部を丸みを帯びた形状としつつ、トレンチの内壁
酸化膜の膜厚を薄くすることにより、埋め込み不良の発
生を抑制し得る素子分離絶縁膜の形成方法を得ること、
及び該方法を備える半導体装置の製造方法を得ることを
目的とするものである。
【００１１】
【課題を解決するための手段】この発明のうち請求項１
に記載の素子分離絶縁膜の形成方法は、（ａ）基板を準
備する工程と、（ｂ）基板の主面内に、凹部を選択的に
形成する工程と、（ｃ）プラズマ酸化によって、凹部の
内壁に酸化膜を形成する工程と、（ｄ）酸化膜が形成さ
れた凹部内に、絶縁膜を埋め込む工程とを備えるもので
ある。
に記載の素子分離絶縁膜の形成方法は、（ａ）基板を準
備する工程と、（ｂ）基板の主面内に、凹部を選択的に
形成する工程と、（ｃ）プラズマ酸化によって、凹部の
内壁に酸化膜を形成する工程と、（ｄ）酸化膜が形成さ
れた凹部内に、絶縁膜を埋め込む工程とを備えるもので
ある。
【００１２】また、この発明のうち請求項２に記載の素
子分離絶縁膜の形成方法は、請求項１に記載の素子分離
絶縁膜の形成方法であって、工程（ｄ）は、ＨＤＰ（Hi
gh Density Plasma）−ＣＶＤチャンバ内で絶縁膜を堆
積する工程を有し、工程（ｃ）は、ＨＤＰ−ＣＶＤチャ
ンバ内で実行されることを特徴とするものである。
子分離絶縁膜の形成方法は、請求項１に記載の素子分離
絶縁膜の形成方法であって、工程（ｄ）は、ＨＤＰ（Hi
gh Density Plasma）−ＣＶＤチャンバ内で絶縁膜を堆
積する工程を有し、工程（ｃ）は、ＨＤＰ−ＣＶＤチャ
ンバ内で実行されることを特徴とするものである。
【００１３】また、この発明のうち請求項３に記載の素
子分離絶縁膜の形成方法は、請求項１又は２に記載の素
子分離絶縁膜の形成方法であって、工程（ｃ）におい
て、プラズマ酸化は、不活性ガスを含む原料ガスを用い
て実行されることを特徴とするものである。
子分離絶縁膜の形成方法は、請求項１又は２に記載の素
子分離絶縁膜の形成方法であって、工程（ｃ）におい
て、プラズマ酸化は、不活性ガスを含む原料ガスを用い
て実行されることを特徴とするものである。
【００１４】また、この発明のうち請求項４に記載の素
子分離絶縁膜の形成方法は、請求項３に記載の素子分離
絶縁膜の形成方法であって、不活性ガスは、Ｎｅ，Ａ
ｒ，Ｋｒ，Ｘｅのうちのいずれか一つのガスであること
を特徴とするものである。
子分離絶縁膜の形成方法は、請求項３に記載の素子分離
絶縁膜の形成方法であって、不活性ガスは、Ｎｅ，Ａ
ｒ，Ｋｒ，Ｘｅのうちのいずれか一つのガスであること
を特徴とするものである。
【００１５】また、この発明のうち請求項５に記載の素
子分離絶縁膜の形成方法は、請求項３又は４に記載の素
子分離絶縁膜の形成方法であって、工程（ｃ）におい
て、基板には、不活性ガスのイオンとは逆極性のバイア
ス電圧が印加されることを特徴とするものである。
子分離絶縁膜の形成方法は、請求項３又は４に記載の素
子分離絶縁膜の形成方法であって、工程（ｃ）におい
て、基板には、不活性ガスのイオンとは逆極性のバイア
ス電圧が印加されることを特徴とするものである。
【００１６】また、この発明のうち請求項６に記載の半
導体装置の製造方法は、請求項１〜５のいずれか一つに
記載の素子分離絶縁膜の形成方法を備えるものである。
導体装置の製造方法は、請求項１〜５のいずれか一つに
記載の素子分離絶縁膜の形成方法を備えるものである。
【００１７】
【発明の実施の形態】実施の形態１．図１〜図７は、本
発明の実施の形態１に係る半導体装置の製造方法を工程
順に示す断面図である。まず、熱酸化法によって、シリ
コン基板１の上面上にシリコン酸化膜２を全面に形成す
る。次に、ＣＶＤ法によって、シリコン酸化膜２上にシ
リコン窒化膜３を全面に形成する（図１）。シリコン酸
化膜２は、シリコン窒化膜３をシリコン基板１上に直接
形成することに因るストレスを緩和する目的で形成され
る。次に、写真製版法によって、素子分離絶縁膜８を形
成する予定の領域の上方が開口したパターンを有するフ
ォトレジスト４を、シリコン窒化膜３上に形成する（図
２）。
発明の実施の形態１に係る半導体装置の製造方法を工程
順に示す断面図である。まず、熱酸化法によって、シリ
コン基板１の上面上にシリコン酸化膜２を全面に形成す
る。次に、ＣＶＤ法によって、シリコン酸化膜２上にシ
リコン窒化膜３を全面に形成する（図１）。シリコン酸
化膜２は、シリコン窒化膜３をシリコン基板１上に直接
形成することに因るストレスを緩和する目的で形成され
る。次に、写真製版法によって、素子分離絶縁膜８を形
成する予定の領域の上方が開口したパターンを有するフ
ォトレジスト４を、シリコン窒化膜３上に形成する（図
２）。
【００１８】次に、フォトレジスト４をエッチングマス
クに用いて、シリコン基板１の深さ方向にエッチングレ
ートの高い異方性ドライエッチング法によって、シリコ
ン窒化膜３及びシリコン酸化膜２をこの順にエッチング
して、シリコン基板１の上面を露出する。その後、フォ
トレジスト４を除去する（図３）。次に、シリコン窒化
膜３をエッチングマスクに用いて、シリコン基板１の深
さ方向にエッチングレートの高い異方性ドライエッチン
グ法によって、シリコン基板１をその上面から所定の深
さ（例えば３００ｎｍ）だけエッチングする。これによ
り、シリコン基板１の上面内にトレンチ５を形成する
（図４）。
クに用いて、シリコン基板１の深さ方向にエッチングレ
ートの高い異方性ドライエッチング法によって、シリコ
ン窒化膜３及びシリコン酸化膜２をこの順にエッチング
して、シリコン基板１の上面を露出する。その後、フォ
トレジスト４を除去する（図３）。次に、シリコン窒化
膜３をエッチングマスクに用いて、シリコン基板１の深
さ方向にエッチングレートの高い異方性ドライエッチン
グ法によって、シリコン基板１をその上面から所定の深
さ（例えば３００ｎｍ）だけエッチングする。これによ
り、シリコン基板１の上面内にトレンチ５を形成する
（図４）。
【００１９】次に、周知のプラズマ酸化装置内におい
て、高濃度の酸化性ガス（例えば酸素ガス）を用いたプ
ラズマ酸化法によって、トレンチ５の内壁に、膜厚が１
５ｎｍ程度のシリコン酸化膜６を形成する（図５）。こ
れにより、トレンチ５を形成するための異方性ドライエ
ッチングによってシリコン基板１内に生じたダメージ
を、シリコン酸化膜６内に取り込ませることができる。
て、高濃度の酸化性ガス（例えば酸素ガス）を用いたプ
ラズマ酸化法によって、トレンチ５の内壁に、膜厚が１
５ｎｍ程度のシリコン酸化膜６を形成する（図５）。こ
れにより、トレンチ５を形成するための異方性ドライエ
ッチングによってシリコン基板１内に生じたダメージ
を、シリコン酸化膜６内に取り込ませることができる。
【００２０】ここで、酸素プラズマ中には、負の酸素イ
オンのほかに、反応性の高い、化学的に活性な酸素ラジ
カル（Ｏ＊）が存在する。酸素ラジカルは電気的に中性
であるが、シリコン基板１の表面（厳密にはシリコン基
板上に形成された酸化膜の表面）でシリコン基板１から
電子を奪い、その結果、酸素ラジカルは負に帯電する。
また、シリコン基板１は正に帯電して電界を生じる。そ
して、トレンチ５の側面とシリコン基板１の上面とによ
って規定されるシリコン基板１の肩部１０では、上記電
界が集中するため、酸素ラジカルは、その電界に引き寄
せられてシリコン基板１０の肩部１０に多く集中する。
そのため、シリコン基板１の肩部１０では、他の部分よ
りも酸化が促進され、シリコン基板１の肩部１０は丸み
を帯びた形状となる。
オンのほかに、反応性の高い、化学的に活性な酸素ラジ
カル（Ｏ＊）が存在する。酸素ラジカルは電気的に中性
であるが、シリコン基板１の表面（厳密にはシリコン基
板上に形成された酸化膜の表面）でシリコン基板１から
電子を奪い、その結果、酸素ラジカルは負に帯電する。
また、シリコン基板１は正に帯電して電界を生じる。そ
して、トレンチ５の側面とシリコン基板１の上面とによ
って規定されるシリコン基板１の肩部１０では、上記電
界が集中するため、酸素ラジカルは、その電界に引き寄
せられてシリコン基板１０の肩部１０に多く集中する。
そのため、シリコン基板１の肩部１０では、他の部分よ
りも酸化が促進され、シリコン基板１の肩部１０は丸み
を帯びた形状となる。
【００２１】次に、ＨＤＰ−ＣＶＤ法によって、トレン
チ５内を埋め込むように、シリコン酸化膜７を全面に形
成する（図６）。次に、ＣＭＰ法によって、シリコン酸
化膜７を除去する。このＣＭＰ処理は、シリコン窒化膜
３の上面が露出した時点で停止する。次に、シリコン窒
化膜３と、その下地のシリコン酸化膜２とをウェットエ
ッチング法によって除去する。次に、フッ酸を用いたウ
ェットエッチング法によって、シリコン基板１の上面よ
りも上方に位置する部分のシリコン酸化膜７を、その上
面から所定の膜厚だけ除去する（図７）。図７に示した
例では、ウェットエッチング後のシリコン酸化膜７の上
面が、シリコン基板１の上面よりも若干高くなってい
る。以上の工程により、シリコン酸化膜６，７から成る
素子分離絶縁膜８を形成することができる。
チ５内を埋め込むように、シリコン酸化膜７を全面に形
成する（図６）。次に、ＣＭＰ法によって、シリコン酸
化膜７を除去する。このＣＭＰ処理は、シリコン窒化膜
３の上面が露出した時点で停止する。次に、シリコン窒
化膜３と、その下地のシリコン酸化膜２とをウェットエ
ッチング法によって除去する。次に、フッ酸を用いたウ
ェットエッチング法によって、シリコン基板１の上面よ
りも上方に位置する部分のシリコン酸化膜７を、その上
面から所定の膜厚だけ除去する（図７）。図７に示した
例では、ウェットエッチング後のシリコン酸化膜７の上
面が、シリコン基板１の上面よりも若干高くなってい
る。以上の工程により、シリコン酸化膜６，７から成る
素子分離絶縁膜８を形成することができる。
【００２２】その後、従来の半導体装置の製造方法と同
様に、素子分離絶縁膜８によって規定される素子形成領
域におけるシリコン基板１の上面上にゲート酸化膜を形
成した後、ＣＶＤ法及び写真製版法等によってゲート酸
化膜上にゲート電極する。そして、ソース・ドレイン領
域の形成工程や配線工程等のプロセスを経て、デバイス
が完成する。
様に、素子分離絶縁膜８によって規定される素子形成領
域におけるシリコン基板１の上面上にゲート酸化膜を形
成した後、ＣＶＤ法及び写真製版法等によってゲート酸
化膜上にゲート電極する。そして、ソース・ドレイン領
域の形成工程や配線工程等のプロセスを経て、デバイス
が完成する。
【００２３】このように本実施の形態１に係る半導体装
置の製造方法によれば、シリコン基板１の上面内にトレ
ンチ５を形成した後、酸素プラズマを用いたプラズマ酸
化法によって、トレンチ５の内壁にシリコン酸化膜６を
形成する。従来の半導体装置の製造方法のように、シリ
コン酸化膜１０６を熱酸化法によって形成する場合は、
シリコン基板１０１の肩部１２０を丸みを帯びた形状と
するためには、２０ｎｍ以上の膜厚でシリコン酸化膜１
０６を形成する必要があった。
置の製造方法によれば、シリコン基板１の上面内にトレ
ンチ５を形成した後、酸素プラズマを用いたプラズマ酸
化法によって、トレンチ５の内壁にシリコン酸化膜６を
形成する。従来の半導体装置の製造方法のように、シリ
コン酸化膜１０６を熱酸化法によって形成する場合は、
シリコン基板１０１の肩部１２０を丸みを帯びた形状と
するためには、２０ｎｍ以上の膜厚でシリコン酸化膜１
０６を形成する必要があった。
【００２４】これに対して、本実施の形態１に係る半導
体装置の製造方法では、上記のように、１５ｎｍ程度の
膜厚でシリコン酸化膜６を形成することによって、シリ
コン基板１の肩部１０を丸みを帯びた形状とすることが
できる。その結果、シリコン酸化膜６を形成した後のＨ
ＤＰ−ＣＶＤ工程でシリコン酸化膜７をトレンチ５内に
埋め込むにあたり、シリコン酸化膜６を形成することに
伴うトレンチ５の開口幅の縮小を低減できるため、埋め
込み不良の発生を抑制することが可能となる。
体装置の製造方法では、上記のように、１５ｎｍ程度の
膜厚でシリコン酸化膜６を形成することによって、シリ
コン基板１の肩部１０を丸みを帯びた形状とすることが
できる。その結果、シリコン酸化膜６を形成した後のＨ
ＤＰ−ＣＶＤ工程でシリコン酸化膜７をトレンチ５内に
埋め込むにあたり、シリコン酸化膜６を形成することに
伴うトレンチ５の開口幅の縮小を低減できるため、埋め
込み不良の発生を抑制することが可能となる。
【００２５】なお、シリコン酸化膜６を形成するための
プラズマ酸化工程（図６）、及びシリコン酸化膜７を形
成するためのＣＶＤ工程（図７）は、いずれも高濃度の
酸素プラズマを用いて行われる。従って、シリコン酸化
膜６を形成するためのプラズマ酸化工程は、ＨＤＰ−Ｃ
ＶＤチャンバ内で実行してもよい。これにより、異なる
製造装置間でウェハを搬送するという処理を伴うことな
く、上記両工程を連続的に実行することが可能となり、
製造効率の向上を図ることができる。
プラズマ酸化工程（図６）、及びシリコン酸化膜７を形
成するためのＣＶＤ工程（図７）は、いずれも高濃度の
酸素プラズマを用いて行われる。従って、シリコン酸化
膜６を形成するためのプラズマ酸化工程は、ＨＤＰ−Ｃ
ＶＤチャンバ内で実行してもよい。これにより、異なる
製造装置間でウェハを搬送するという処理を伴うことな
く、上記両工程を連続的に実行することが可能となり、
製造効率の向上を図ることができる。
【００２６】実施の形態２．図８は、本発明の実施の形
態２に係る半導体装置の製造方法の一工程を示す断面図
である。本実施の形態２に係る半導体装置の製造方法
は、上記実施の形態１に係る半導体装置の製造方法を基
礎として、図５に示したプラズマ酸化によるシリコン酸
化膜６の形成工程において、プラズマ酸化装置に供給す
る原料ガス中に、酸化性ガスと濃度が同程度のＡｒガス
を添加したものである。Ａｒのような質量の大きいガス
を添加することによってプラズマの発生効率が向上し、
酸素プラズマの密度が高くなる。その結果、処理対象で
あるシリコン基板１の周辺における酸素ラジカルの密度
も高くなる。本実施の形態２に係る半導体装置の製造方
法のその他の工程は、上記実施の形態１に係る半導体装
置の製造方法と同様である。
態２に係る半導体装置の製造方法の一工程を示す断面図
である。本実施の形態２に係る半導体装置の製造方法
は、上記実施の形態１に係る半導体装置の製造方法を基
礎として、図５に示したプラズマ酸化によるシリコン酸
化膜６の形成工程において、プラズマ酸化装置に供給す
る原料ガス中に、酸化性ガスと濃度が同程度のＡｒガス
を添加したものである。Ａｒのような質量の大きいガス
を添加することによってプラズマの発生効率が向上し、
酸素プラズマの密度が高くなる。その結果、処理対象で
あるシリコン基板１の周辺における酸素ラジカルの密度
も高くなる。本実施の形態２に係る半導体装置の製造方
法のその他の工程は、上記実施の形態１に係る半導体装
置の製造方法と同様である。
【００２７】このように本実施の形態２に係る半導体装
置の製造方法によれば、プラズマ酸化によるシリコン酸
化膜６の形成工程において、原料ガス中にＡｒガスを添
加した。これにより、上記実施の形態１と比較して、シ
リコン基板１の周辺における酸素ラジカルの密度が高く
なり、シリコン基板１の肩部１０に集中する酸素ラジカ
ルの量も増加する。その結果、シリコン基板１の肩部１
０において丸みを帯びた形状を維持しつつ、シリコン酸
化膜６の膜厚をさらに薄くすることができるため、続く
シリコン酸化膜７の形成工程において埋め込み不良の発
生をさらに抑制することが可能となる。
置の製造方法によれば、プラズマ酸化によるシリコン酸
化膜６の形成工程において、原料ガス中にＡｒガスを添
加した。これにより、上記実施の形態１と比較して、シ
リコン基板１の周辺における酸素ラジカルの密度が高く
なり、シリコン基板１の肩部１０に集中する酸素ラジカ
ルの量も増加する。その結果、シリコン基板１の肩部１
０において丸みを帯びた形状を維持しつつ、シリコン酸
化膜６の膜厚をさらに薄くすることができるため、続く
シリコン酸化膜７の形成工程において埋め込み不良の発
生をさらに抑制することが可能となる。
【００２８】なお、以上の説明では、原料ガス中にＡｒ
ガスを添加する場合の例について述べたが、Ａｒ以外に
も、Ｈｅ，Ｎｅ，Ｋｒ，Ｘｅ等の不活性ガスを使用して
もよい。但し、酸素原子よりも質量が重いＮｅ，Ａｒ，
Ｋｒ，Ｘｅを使用することにより、酸素を効率良く活性
化することができる。
ガスを添加する場合の例について述べたが、Ａｒ以外に
も、Ｈｅ，Ｎｅ，Ｋｒ，Ｘｅ等の不活性ガスを使用して
もよい。但し、酸素原子よりも質量が重いＮｅ，Ａｒ，
Ｋｒ，Ｘｅを使用することにより、酸素を効率良く活性
化することができる。
【００２９】実施の形態３．図９は、本発明の実施の形
態３に係る半導体装置の製造方法の一工程を示す断面図
である。本実施の形態３に係る半導体装置の製造方法
は、上記実施の形態２に係る半導体装置の製造方法を基
礎として、図８に示したプラズマ酸化によるシリコン酸
化膜６の形成工程において、シリコン基板１に所定の基
板バイアス電圧を印加したものである。シリコン基板１
には、上記不活性ガスのイオンと逆極性の基板バイアス
電圧を、シリコン基板１に接続された電源９から印加す
る。図９では不活性ガスとしてＡｒを使用しているた
め、シリコン基板１には、負のアルゴンイオン（Ａ
ｒ-）とは逆極性の正の基板バイアス電圧を印加する。
本実施の形態３に係る半導体装置の製造方法のその他の
工程は、上記実施の形態２に係る半導体装置の製造方法
と同様である。
態３に係る半導体装置の製造方法の一工程を示す断面図
である。本実施の形態３に係る半導体装置の製造方法
は、上記実施の形態２に係る半導体装置の製造方法を基
礎として、図８に示したプラズマ酸化によるシリコン酸
化膜６の形成工程において、シリコン基板１に所定の基
板バイアス電圧を印加したものである。シリコン基板１
には、上記不活性ガスのイオンと逆極性の基板バイアス
電圧を、シリコン基板１に接続された電源９から印加す
る。図９では不活性ガスとしてＡｒを使用しているた
め、シリコン基板１には、負のアルゴンイオン（Ａ
ｒ-）とは逆極性の正の基板バイアス電圧を印加する。
本実施の形態３に係る半導体装置の製造方法のその他の
工程は、上記実施の形態２に係る半導体装置の製造方法
と同様である。
【００３０】このように、本実施の形態３に係る半導体
装置の製造方法によれば、シリコン酸化膜６の形成工程
において、シリコン基板１に所定の基板バイアス電圧を
印加した。トレンチ５の内壁酸化が進行すると、トレン
チ５の側面には、トレンチ５の内部方向に向かってシリ
コン酸化膜６が成長し、トレンチ５の開口幅が縮小す
る。しかしながら本実施の形態３に係る半導体装置の製
造方法によれば、シリコン酸化膜６の成長する一方で、
正の基板バイアス電圧によってシリコン基板１に垂直に
引き込まれた負のアルゴンイオンによって、トレンチ５
の側面に成長したシリコン酸化膜６をスパッタすること
ができる。即ち、アルゴンイオンによるスパッタによっ
て、トレンチ５の側面におけるシリコン酸化膜６の成長
を抑制することができる。その結果、上記実施の形態
１，２と比較して、トレンチ５の側面におけるシリコン
酸化膜６の膜厚が薄くなるため、続くシリコン酸化膜７
の形成工程において、埋め込み不良の発生をさらに抑制
することが可能となる。
装置の製造方法によれば、シリコン酸化膜６の形成工程
において、シリコン基板１に所定の基板バイアス電圧を
印加した。トレンチ５の内壁酸化が進行すると、トレン
チ５の側面には、トレンチ５の内部方向に向かってシリ
コン酸化膜６が成長し、トレンチ５の開口幅が縮小す
る。しかしながら本実施の形態３に係る半導体装置の製
造方法によれば、シリコン酸化膜６の成長する一方で、
正の基板バイアス電圧によってシリコン基板１に垂直に
引き込まれた負のアルゴンイオンによって、トレンチ５
の側面に成長したシリコン酸化膜６をスパッタすること
ができる。即ち、アルゴンイオンによるスパッタによっ
て、トレンチ５の側面におけるシリコン酸化膜６の成長
を抑制することができる。その結果、上記実施の形態
１，２と比較して、トレンチ５の側面におけるシリコン
酸化膜６の膜厚が薄くなるため、続くシリコン酸化膜７
の形成工程において、埋め込み不良の発生をさらに抑制
することが可能となる。
【００３１】
【発明の効果】この発明のうち請求項１に係るものによ
れば、工程（ｃ）において、凹部の内壁の酸化膜を、プ
ラズマ酸化によって形成する。従って、プラズマ中の酸
素ラジカルの作用により、基板の肩部を丸みを帯びた形
状とするために必要な酸化膜の膜厚を、熱酸化によって
該酸化膜を形成する場合よりも薄く設定できる。その結
果、酸化膜を形成することに伴う凹部の開口幅の縮小を
低減できるため、工程（ｄ）において、絶縁膜の埋め込
み不良の発生を抑制することができる。
れば、工程（ｃ）において、凹部の内壁の酸化膜を、プ
ラズマ酸化によって形成する。従って、プラズマ中の酸
素ラジカルの作用により、基板の肩部を丸みを帯びた形
状とするために必要な酸化膜の膜厚を、熱酸化によって
該酸化膜を形成する場合よりも薄く設定できる。その結
果、酸化膜を形成することに伴う凹部の開口幅の縮小を
低減できるため、工程（ｄ）において、絶縁膜の埋め込
み不良の発生を抑制することができる。
【００３２】また、この発明のうち請求項２に係るもの
によれば、工程（ｃ）及び（ｄ）を同一のＨＤＰ−ＣＶ
Ｄチャンバ内で連続的に実行することができ、処理効率
の向上を図ることができる。
によれば、工程（ｃ）及び（ｄ）を同一のＨＤＰ−ＣＶ
Ｄチャンバ内で連続的に実行することができ、処理効率
の向上を図ることができる。
【００３３】また、この発明のうち請求項３に係るもの
によれば、プラズマの発生効率が向上して酸素ラジカル
の密度も高くなるため、基板の肩部を丸みを帯びた形状
とするために必要な酸化膜の膜厚を、さらに薄く設定す
ることができる。その結果、埋め込み不良の発生をさら
に抑制することが可能となる。
によれば、プラズマの発生効率が向上して酸素ラジカル
の密度も高くなるため、基板の肩部を丸みを帯びた形状
とするために必要な酸化膜の膜厚を、さらに薄く設定す
ることができる。その結果、埋め込み不良の発生をさら
に抑制することが可能となる。
【００３４】また、この発明のうち請求項４に係るもの
によれば、Ｎｅ，Ａｒ，Ｋｒ，Ｘｅの各原子は、酸素原
子よりも質量が重いため、不活性ガスとしてこれらのガ
スを使用することにより、酸素を効率良く活性化するこ
とができる。
によれば、Ｎｅ，Ａｒ，Ｋｒ，Ｘｅの各原子は、酸素原
子よりも質量が重いため、不活性ガスとしてこれらのガ
スを使用することにより、酸素を効率良く活性化するこ
とができる。
【００３５】また、この発明のうち請求項５に係るもの
によれば、不活性ガスのイオンは、基板に印加されたバ
イアス電圧によって基板に垂直に引き込まれ、このイオ
ンによるスパッタによって、凹部の側面における酸化膜
の成長を抑制することができる。その結果、凹部の側面
における酸化膜の膜厚が薄くなるため、工程（ｄ）にお
いて、埋め込み不良の発生をさらに抑制することが可能
となる。
によれば、不活性ガスのイオンは、基板に印加されたバ
イアス電圧によって基板に垂直に引き込まれ、このイオ
ンによるスパッタによって、凹部の側面における酸化膜
の成長を抑制することができる。その結果、凹部の側面
における酸化膜の膜厚が薄くなるため、工程（ｄ）にお
いて、埋め込み不良の発生をさらに抑制することが可能
となる。
【００３６】また、この発明のうち請求項６に係るもの
によれば、分離幅を拡げることなく、分離性能の高い素
子分離絶縁膜を備える半導体装置を得ることができる。
によれば、分離幅を拡げることなく、分離性能の高い素
子分離絶縁膜を備える半導体装置を得ることができる。
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図３】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図６】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図７】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図８】 本発明の実施の形態２に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図９】 本発明の実施の形態３に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図１０】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図１１】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図１２】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図１３】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図１４】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図１５】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図１６】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図１７】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図１８】 トレンチ内に埋め込み不良が発生した状況
を示す断面図である。
を示す断面図である。
１ シリコン基板、５ トレンチ、６，７ シリコン酸
化膜、８ 素子分離絶縁膜、９ 電源。
化膜、８ 素子分離絶縁膜、９ 電源。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森本 昇 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA14 AA36 AA44 AA77 BA01 CA17 DA04 DA23 DA24 DA25 DA53 5F058 BA02 BC02 BD01 BD04 BF07 BF73 BJ01 BJ06
Claims (6)
- 【請求項１】 （ａ）基板を準備する工程と、 （ｂ）前記基板の主面内に、凹部を選択的に形成する工
程と、 （ｃ）プラズマ酸化によって、前記凹部の内壁に酸化膜
を形成する工程と、 （ｄ）前記酸化膜が形成された前記凹部内に、絶縁膜を
埋め込む工程とを備える、素子分離絶縁膜の形成方法。 - 【請求項２】 前記工程（ｄ）は、ＨＤＰ（High Densi
ty Plasma）−ＣＶＤチャンバ内で前記絶縁膜を堆積す
る工程を有し、 前記工程（ｃ）は、前記ＨＤＰ−ＣＶＤチャンバ内で実
行されることを特徴とする、請求項１に記載の素子分離
絶縁膜の形成方法。 - 【請求項３】 前記工程（ｃ）において、前記プラズマ
酸化は、不活性ガスを含む原料ガスを用いて実行される
ことを特徴とする、請求項１又は２に記載の素子分離絶
縁膜の形成方法。 - 【請求項４】 前記不活性ガスは、Ｎｅ，Ａｒ，Ｋｒ，
Ｘｅのうちのいずれか一つのガスである、請求項３に記
載の素子分離絶縁膜の形成方法。 - 【請求項５】 前記工程（ｃ）において、前記基板に
は、前記不活性ガスのイオンとは逆極性のバイアス電圧
が印加されることを特徴とする、請求項３又は４に記載
の素子分離絶縁膜の形成方法。 - 【請求項６】 請求項１〜５のいずれか一つに記載の素
子分離絶縁膜の形成方法を備える、半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000218390A JP2002033381A (ja) | 2000-07-19 | 2000-07-19 | 素子分離絶縁膜の形成方法及び、半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000218390A JP2002033381A (ja) | 2000-07-19 | 2000-07-19 | 素子分離絶縁膜の形成方法及び、半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002033381A true JP2002033381A (ja) | 2002-01-31 |
Family
ID=18713349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000218390A Pending JP2002033381A (ja) | 2000-07-19 | 2000-07-19 | 素子分離絶縁膜の形成方法及び、半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002033381A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004023549A1 (ja) * | 2002-08-30 | 2004-03-18 | Fujitsu Amd Semiconductor Limited | 半導体装置及びその製造方法 |
| JP2006140521A (ja) * | 2006-01-10 | 2006-06-01 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2009200483A (ja) * | 2008-01-24 | 2009-09-03 | Tokyo Electron Ltd | シリコン酸化膜の形成方法 |
| JP2009272596A (ja) * | 2008-04-09 | 2009-11-19 | Sony Corp | 固体撮像装置とその製造方法、及び電子機器 |
| US7858467B2 (en) | 2008-03-28 | 2010-12-28 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JP2011222860A (ja) * | 2010-04-13 | 2011-11-04 | Fujifilm Corp | プラズマ酸化方法及びプラズマ酸化装置 |
| US8728852B2 (en) | 2008-04-09 | 2014-05-20 | Sony Corporation | Solid-state imaging device, production method thereof, and electronic device |
-
2000
- 2000-07-19 JP JP2000218390A patent/JP2002033381A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004023549A1 (ja) * | 2002-08-30 | 2004-03-18 | Fujitsu Amd Semiconductor Limited | 半導体装置及びその製造方法 |
| JP2006140521A (ja) * | 2006-01-10 | 2006-06-01 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2009200483A (ja) * | 2008-01-24 | 2009-09-03 | Tokyo Electron Ltd | シリコン酸化膜の形成方法 |
| US7858467B2 (en) | 2008-03-28 | 2010-12-28 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US8097503B2 (en) | 2008-03-28 | 2012-01-17 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US8404537B2 (en) | 2008-03-28 | 2013-03-26 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JP2009272596A (ja) * | 2008-04-09 | 2009-11-19 | Sony Corp | 固体撮像装置とその製造方法、及び電子機器 |
| US8728852B2 (en) | 2008-04-09 | 2014-05-20 | Sony Corporation | Solid-state imaging device, production method thereof, and electronic device |
| JP2011222860A (ja) * | 2010-04-13 | 2011-11-04 | Fujifilm Corp | プラズマ酸化方法及びプラズマ酸化装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3984014B2 (ja) | 半導体装置用基板を製造する方法および半導体装置用基板 | |
| US6524931B1 (en) | Method for forming a trench isolation structure in an integrated circuit | |
| US7132349B2 (en) | Methods of forming integrated circuits structures including epitaxial silicon layers in active regions | |
| JPH10256232A (ja) | 半導体装置の製造方法 | |
| TWI253114B (en) | Semiconductor device with trench isolation structure and method for fabricating the same | |
| US6121097A (en) | Semiconductor device manufacturing method | |
| US20020053709A1 (en) | Semiconductor device and fabrication method thereof | |
| US6500744B2 (en) | Methods of forming DRAM assemblies, transistor devices, and openings in substrates | |
| US6228741B1 (en) | Method for trench isolation of semiconductor devices | |
| JP2002033381A (ja) | 素子分離絶縁膜の形成方法及び、半導体装置の製造方法 | |
| US6939779B2 (en) | Method of manufacturing semiconductor device | |
| US7144769B2 (en) | Method to achieve increased trench depth, independent of CD as defined by lithography | |
| JP2002043435A (ja) | システムオンチップの製造方法、半導体装置の製造方法 | |
| US7723189B2 (en) | Method for manufacturing semiconductor device having recess gate | |
| US6060371A (en) | Process for forming a trench device isolation region on a semiconductor substrate | |
| US7494918B2 (en) | Semiconductor structures including multiple crystallographic orientations and methods for fabrication thereof | |
| JP2000031489A (ja) | 半導体装置の製造方法 | |
| KR20010019185A (ko) | 트렌치 격리 제조 방법 | |
| US7501326B2 (en) | Method for forming isolation layer of semiconductor device | |
| KR100494144B1 (ko) | 반도체소자의 필드산화막 형성방법 | |
| JP2002009144A (ja) | 半導体装置の製造方法 | |
| JP2003100868A (ja) | 半導体装置およびその製造方法 | |
| KR100275947B1 (ko) | 반도체의커패시터제조방법 | |
| JPH11251423A (ja) | 半導体素子の隔離方法 | |
| CN120751745A (zh) | 浅沟槽隔离结构及其形成方法 |