JP2002032265A - キャッシュ・アクセス制御方式およびデータ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 専用・共用領域の特定を動的に行う方法を提
供し、それにより、常に最適なキャッシュ一致制御を行
うことにある。 【解決手段】 処理装置IP0〜IPnには、L1 data(データ
アレイ)とdir(ディレクトリ)からなるL1キャッシュが設
けられ、各L1キャッシュには複数のL2キャッシュが接続
され、L2キャッシュは主メモリL3に接続される。SCHC(L
2キャッシュ参照履歴制御部)はL2キャッシュからL2キャ
ッシュ状態情報360とL2キャッシュアクセス要求370を入
力し、L2の各ラインごとに、その属性(専用領域か共用
領域)を判断する。SCCC(一致制御部)はこの属性に基づ
き各L2キャッシュの一致制御を無効型プロトコルまたは
更新型プロトコルで行う。上記属性を共用領域と判断す
るのは、過去に複数のL2キャッシュで共用されていたラ
インが、一旦、無効型プロトコルによりキャンセルされ
た後、再びアクセスされた場合に限る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の処理装置間
におけるキャッシュメモリの高速参照方法とこれを用い
たデータ処理システムに係わり、とくに、複数の処理装
置がメモリシステムを共有するシステムに好適なキャッ
シュメモリ参照制御方式およびデータ処理システムに関
する。

【０００２】

【従来の技術】キャッシュメモリを有する処理装置を複
数備えるデータ処理装置においては、各処理装置間でキ
ャッシュメモリの内容が矛盾を起こさないよう、キャッ
シュ一致制御を行う必要がある。従来より良く知られて
いるようにキャッシュ一致制御の方法は、ストアスルー
（ライトスルーとも言う）プロトコルとストアイン（ラ
イトバック・コピーバック等とも言う）プロトコルの２
つに大別される。ストアスルー・プロトコルとは、処理
装置においてキャッシュメモリに書き込みが行われた場
合、下位階層メモリ（主記憶など）も更新する方法であ
る。ストアイン・プロトコルとは、処理装置においてキ
ャッシュメモリに書き込みが行われた場合でも、他の処
理装置からアクセス要求が発生するまで下位階層メモリ
の更新をおこなわないように制御する。ストアスルーの
ほうが、制御が簡単で実現が容易であるが、下位階層メ
モリへのアクセス頻度が増加するために、処理装置の台
数が増えてくると、競合による性能低下が問題となる。
逆に、ストアインのほうが、制御は複雑になるが、下位
階層メモリへの書き込みアクセス頻度を減らすことがで
きるので、ストアパス・スループットが同じであれば、
ストアスルーより性能が高くなる。ストアインの制御の
複雑さは、キャッシュに書き込み時の一致制御に起因す
るので、一致制御が不要な場合、ストアイン制御は、ス
トアスルー制御と同等の複雑さになる。

【０００３】そこで、メモリ空間を、複数の処理装置で
共有しキャッシュ一致制御が必要な共用領域と、単独の
処理装置で専有しキャッシュ一致制御が不要な専用領域
とに分割し、共用領域に関してはストアスルー・プロト
コルを、専用領域に関してはストアイン・プロトコルを
使用する方式が考案されている。例えば、特開平１−２
６６４３号公報では、アクセスされるメモリ領域によっ
て、全プロセッサから共通にアクセスされる共通領域と
各プロセッサで個別にアクセスする個別領域とに分割
し、共通領域に関してはライトスルー（ストアスルー）
方式を、個別領域に関してはライトバック（ストアイ
ン）方式を用いるキャッシュ一致制御方式が開示されて
いる。この種の装置として関連するものには、例えば、
他に特開平２−５０２３７号、特開平２−２２６４４９
号、特開平３−４００４６号、特開平４−１２３１５１
号、特開平４−２９６９５０号、特開平５−７３４１６
号、特開平７−２８６７０号が挙げられる。

【０００４】キャッシュ一致制御については、上記のス
トアイン・プロトコルとストアスルー・プロトコルの区
分とは別に、無効型プロトコルと更新型プロトコルの２
つに分類することもできる。無効型プロトコルとは、あ
るキャッシュメモリに書き込みが行われた際、変更の加
えられたのと同じデータのコピーが他のキャッシュメモ
リにもあった場合、コピーデータを無効化することによ
って矛盾を解消する方法をいう。更新型プロトコルと
は、上記キャッシュ一致制御が必要になった際に、変更
されたデータでコピーを更新することにより矛盾を解消
するように制御をおこなう。無効型プロトコルのほうが
制御が簡単で実現が容易である。性能は、メモリ・アク
セス・パターンなどに依存し、一概にどちらが有利だと
は言えないが、各処理装置のキャッシュ・メモリの内容
を同じ状態にするには、更新型プロトコルの方が、下位
階層メモリを経由しない分、高速に行える。一般的に
は、無効型プロトコルが採用されることが多いが、両プ
ロトコルの混在するシステムも考案されている。たとえ
ば、特開平８−９５８６２号公報ではメモリ空間を、高
信頼化領域と通常領域とに分割し、高信頼化領域に関し
ては、更新型プロトコルを、通常領域に関しては無効型
プロトコルを用いて制御を行う方式が開示されている。

【０００５】ストアイン・プロトコルとストアスルー・
プロトコルの切り替えを行う従来技術において、その切
り替えの基準となる共用領域と専用領域の特定は、メモ
リアドレス範囲、もしくは、処理装置の区別に基づいて
おり、２つの領域への分割は固定的であった。また、無
効型プロトコルと更新型プロトコルの切り替えを行う従
来技術においても、その切り替えは、アドレス範囲を元
にした固定的な領域区分に基づいていた。

【０００６】

【発明が解決しようとする課題】これら固定的な分割に
よるキャッシュ一致制御プロトコルの切替では、プログ
ラムを実行するまで領域区分を決定できない場合、十分
な機能を発揮できない。例えば、あるデータが専用領域
であるか、共用領域であるかを、プログラムの実行前の
静的解析だけでは判別できない時は、実際には専用に使
用し、ストアイン・プロトコルで処理すべきであって
も、共用データとして、ストアスルー・プロトコルで扱
わざるを得ず、そのための性能低下を生じる。また、専
用領域と共用領域が明確に区分されていない既存のプロ
グラムに対して、その分割を静的に行う事は、事実上困
難である。従来技術では、キャッシュ一致制御の切替の
基準となる領域分割が固定的に行われていたため、プロ
グラムの動的な振る舞いや、上記領域分割を考慮してい
ない既存プログラムへの対応が十分行えないという問題
を持っていた。

【０００７】さらに別の課題として、従来技術では、そ
の実現の容易さから無効型プロトコルが広く用いられて
いたが、共用領域に対して無効型プロトコルを適用した
場合、相互無効化による性能低下が顕著にあらわれると
いう問題があった。これは、複数の処理装置が、それぞ
れ、共用領域への書き込みを行う事によって、相互にデ
ータの無効化が行われ、頻繁に下位階層メモリへのアク
セスが起きる事で性能低下が生じる現象である。従来技
術では、頻繁に同じ領域に対してアクセスが繰り返され
るという共用領域の参照形態を考慮せず、共用・専用領
域とも無効型プロトコルを用いていたために、共有領域
での相互無効化による性能低下を起こすという問題があ
った。本発明の目的は、専用・共用領域の特定を動的に
行う方法を提供し、それにより、常に最適なキャッシュ
一致制御を行うことで、従来技術での固定的領域分割に
起因する問題を解決することである。さらに本発明の別
の目的は、共用領域に最適な制御方式を用いる事で、従
来技術での相互無効化に関する問題を解消することにあ
る。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、複数のキャッシュメモリを備えるデー
タ処理システム、例えば、複数の処理装置を備え、各処
理装置がキャッシュメモリを有するようなデータ処理シ
ステムに、各キャッシュに接続されるキャッシュ参照履
歴制御部と、各キャッシュの一致制御をする一致制御部
を設ける。各キャッシュにはキャッシュデータアレイと
キャッシュディレクトリがあり、キャッシュディレクト
リにはライン（あるいはブロックなど）状態情報が格納
される。キャッシュアクセス要求のあったキャッシュか
らキャッシュアクセス要求とキャッシュ状態情報がキャ
ッシュ参照履歴制御部に出力されると、キャッシュ参照
履歴制御部は、キャッシュからの入力によりアクセスさ
れたラインの新たなキャッシュ状態情報を生成し、キャ
ッシュに戻し、生成したキャッシュ状態情報によりライ
ンの属性（専用領域か共用領域か）判定をし、判定結果
の属性を一致制御部に渡す。上記属性を共用領域と判定
するのは、過去に複数のL2キャッシュで共用されていた
ラインが、一旦、無効型プロトコルによりキャンセルさ
れた後、再びアクセスされた場合であり、それ以外は専
用領域と判定する。一致制御部は、属性が共用領域の場
合には、更新型プロトコルあるいはストアスルー・プロ
トコルを用い、属性が専用領域の場合には、無効型プロ
トコルあるいはストアイン・プロトコルを用いるように
している。

【０００９】

【発明の実施の形態】以下、図面を用いて、本発明によ
る動的領域分割に基づくキャッシュ一致制御法およびそ
れを用いたマルチプロセッサ・システムについて詳細に
説明する。図１に、本発明の一実施例であるマルチプロ
セッサ・システムのメモリ構成図を示す。Ｌ１〜Ｌ３の
３階層構造となっており、Ｌ１メモリ装置２０とＬ２メ
モリ装置３０は、複数個設けられている。Ｌ１メモリ装
置２０は、複数個ある処理装置（IP0〜IPn）１０に、そ
れぞれ設けられており、Ｌ１キャッシュ・データアレイ
２２０とＬ１キャッシュ・ディレクトリ２３０とから構
成されている。同様に、Ｌ２メモリ装置（SC0、SC1）３
０にも、Ｌ２キャッシュ・データアレイ３２０とＬ２キ
ャッシュ・ディレクトリ（ｄｉｒ）３３０が存在する。
また、Ｌ３メモリ装置４０は、Ｌ３データアレイ４２０
とその制御部４３０とからなる。キャッシュ・データア
レイには、下位階層メモリから読み込んだデータが蓄え
られている。キャッシュ・ディレクトリは、データアレ
イ内の位置とメモリアドレスとの関係を記憶している。
キャッシュは、あらかじめ定められた大きさの連続アド
レス領域を、データ管理単位としている。キャッシュ・
ディレクトリには、データ管理単位ごとの情報が登録さ
れる。便宜上、Ｌ１キャッシュでのデータ管理単位を、
ブロック（Ｂｌｏｃｋ）、Ｌ２キャッシュでのデータ管
理単位を、ライン（Ｌｉｎｅ）と呼ぶことにする。

【００１０】Ｌ２キャッシュ参照履歴制御部（ＳＣＨ
Ｃ）３１０は、Ｌ２メモリ装置の状態を監視しており、
Ｌ３からのライン読み込み（フェッチ、Ｆｅｔｃｈ）、
Ｌ１からのライン書き込み（ストア、Ｓｔｏｒｅ）、Ｌ
３へのライン書き戻し（ライトバック、Ｗｒｉｔｅ Ｂ
ａｃｋ）、ライン登録抹消（パージ、Ｐｕｒｇｅ）の要
求を、Ｌ２キャッシュ・アクセス要求３７０によって知
る。また、Ｌ２キャッシュの各ラインが、どのＬ２メモ
リ装置に登録されているかなどのライン状態情報を、Ｌ
２キャッシュ状態情報３６０を通して知ることができ
る。これら、Ｌ２メモリ装置の内部状態に影響を及ぼす
情報を監視することにより、Ｌ２キャッシュ参照履歴制
御部（ＳＣＨＣ）３１０は、Ｌ２の各ラインごとに、そ
の属性（専用領域か共用領域か）を判断する。その結果
は、Ｌ２キャッシュ・属性情報３８０として、Ｌ２キャ
ッシュ一致制御部（ＳＣＣＣ）３００に伝えられ、そこ
で、属性３８０に基づいて、最適なＬ２キャッシュ一致
制御法が行われる。具体的には、共用領域に属するライ
ンに対してＬ１キャッシュからストア要求があった場
合、３８０の属性情報をもとに、該当ラインを使用して
いる他のＬ２メモリ装置に対して更新型プロトコルの適
用を行うが、専用領域に属するラインに対しては、無効
型プロトコルによる一致制御を行う。このように、ライ
ンの属性に応じて、Ｌ２キャッシュ一致制御を切り替え
ることで、専用領域へのストア要求に対してもＬ２メモ
リ装置間での相互無効化による性能低下を抑止すること
ができる。

【００１１】本発明で用いられる参照履歴情報は、キャ
ッシュ・ディレクトリ３３０内に格納される。以下、キ
ャッシュ・ディレクトリ３３０の実現方法について説明
する。図３は、その一例であって、通常のキャッシュ・
ディレクトリと同等の構成になっている。アクセス要求
のあったラインは、ラインアドレス５１０により、ディ
レクトリ５００内を検索される。テーブルを効率良く使
用するために、その構造をセットアソシアティブとして
いる。すなわち、ラインアドレスの上位ビット（コラム
アドレス）が同じラインに対して、複数の領域（ロウ５
３５）を共有する。どのロウを使用するかは、ＬＲＵ等
の通常のリプレースメント・アルゴリズムで決定する。
より詳細には、ラインアドレス上位ビットのコラムアド
レス５２０をもとに、コラムアドレスセレクタ５２１に
よって、テーブル内コラムが選択され、また、リプレー
スメント・アルゴリズムで決まるロウアドレス５３０を
もとに、ロウアドレスセレクタ５３１によって、テーブ
ル内ロウが選択される。コラムアドレスとロウアドレス
とによって指定されるディレクトリ（参照履歴ディレク
トリ）内の一領域（エントリ５６０）には、各ラインの
情報が符号化されて入っている。

【００１２】このエントリの構成例を図４に示す。エン
トリ内には、ラインアドレス（ＬＡＤＤＲ）とそのライ
ンを使用しているＬ２メモリ装置の識別番号（ＳＣＩ
Ｄ）とそのラインの参照履歴情報（ＬＳＴＡＴ）などが
格納されている。ここで、ＳＣＩＤは、Ｌ２メモリ装置
ごとに1ビットの情報を蓄えており、そのＬ２装置が当
該ラインを使用しているか否かを記憶している。ＬＳＴ
ＡＴは、そのラインの参照履歴情報を符号化したもので
あり、後に詳細に説明される。

【００１３】図３のディレクトリから、そのエントリを
読み出す場合は、コラムアドレスで指定された一コラム
全体が同時に読み出される。読み出された各エントリに
は、図４で説明したように、ラインアドレス５１１が格
納されており、これを実際のラインアドレス５１０と比
較器５７０で比較することにより、当該ラインに対応す
るエントリを知ることができる。比較の結果、対応する
エントリが見つかれば（ＨＩＴ）、そのＨＩＴしたロウ
アドレス５４０とライン状態（ＳＣＩＤとＬＳＴＡＴ）
５５１を、出力する。

【００１４】図１のディレクトリ３３０とデータアレイ
３２０の構造は、1対1に対応している。すなわち、デー
タアレイ３２０にアクセスを行う場合、ＨＩＴしたディ
レクトリ・エントリのコラムアドレスとロウアドレス５
４０とを用いることで、所望のラインデータにアクセス
することができる。一方、ＨＩＴしたライン状態５５１
は、当該ラインに対するアクセス要求とともに、３６
０、３７０を通して参照履歴制御部３１０に伝えられ
て、ラインの属性判定（専用領域か共用領域か）に用い
られるとともに、次のライン状態を決定する。新たな状
態遷移が起こった場合は、その結果が、再び３６０を通
して当該ディレクトリ・エントリにも反映される。

【００１５】次に、参照履歴制御部３１０の実現方法
を、図５〜図７を用いて説明する。上記説明したよう
に、参照履歴制御部は、現在のライン状態と当該ライン
に対するアクセス要求を知っている。それを、もとに、
次のライン状態を状態遷移図をもとに決定する。図５
は、従来の無効型プロトコルでキャッシュ一致制御を行
う場合の状態遷移図を示している。なお、ここでは、説
明を簡単にするために、ストアは、フェッチ後に行われ
るものとするが、そうでない場合でも同様の状態遷移図
を作ることができる。当該ラインが未使用（キャッシュ
に無い）の場合、ラインはＩ（Invalid）状態７００に
ある。ここで、フェッチ(F)要求により、キャッシュに
登録されると、ＥＣ（Exclusive Clean）（専有未変
更）状態７１０に遷移する。ここで、同じＬ２メモリ装
置によりフェッチされている限り、ＥＣ状態にとどまる
が、他のＬ２メモリ装置からフェッチ要求があると、Ｓ
Ｃ（Shared Clean）（共有未変更）状態７２０に遷移す
る。また、ＥＣ状態７１０で、同じＬ２メモリ装置にＬ
１メモリからストア(S)要求があると、ＥＭ（Exclusive
Modified）（専有変更）状態７３０に遷移する。さら
に、ＥＣ状態で、当該ラインがパージ(P)されるとＩ状
態にもどる。ＳＣ状態７２０で、フェッチされている限
りは、ＳＣ状態にとどまるが、いずれかのＬ１装置が当
該ラインにストア要求を出した場合、要求先Ｌ２メモリ
装置以外のキャッシュの当該ラインが無効化されるの
で、ライン状態としては、ＥＭ（専有変更状態）７３０
に遷移する。ＥＭ状態では、同じＬ２装置にアクセスす
る限り、ＥＭ状態にとどまるが、他のＬ２装置にアクセ
ス要求があれば、当該ラインをライトバック(WB)し、ラ
イン状態を一旦Ｉ状態に戻す。

【００１６】同様に、図６に従来の更新型プロトコルで
キャッシュ一致制御を行う場合の状態遷移図を示す。図
５と違うのは、ＳＭ（Shared Modified）（共有変更）
状態７４１ができた点で、状態７４１への遷移が付加さ
れている。すなわち、ＳＣ（共有未変更）状態でＬ１メ
モリからストア要求があった場合、ライン状態は、ＳＭ
状態７４１に遷移する。更新型プロトコルにおいては、
ＳＭ状態でのストア要求によって、当該ラインを使用し
ている全てのＬ２メモリ装置の内容が更新されるので、
ＳＭ状態でのフェッチ・ストア要求で、ライン状態はＳ
Ｍ状態にとどまる。パージ要求により当該ラインを使用
しているＬ２メモリ装置が１つになった場合、ライン状
態はＥＭ状態７３１に遷移する。また、ＥＭ状態で、別
のＬ２メモリ装置からフェッチがあった場合、ＳＭ状態
に遷移する。

【００１７】一つの単純な方法として、図６のＳＭ状態
を検出して、複数の装置間でのキャッシュ一致制御が必
要となる「共用領域」と、それ以外の「専用領域」とを
判別するという案が考えられる。すなわち、図６におい
て、ＳＭ状態に遷移するまでは、仮にラインに変更が加
えられたとしても、それは一つのメモリ装置内での変更
に限られ、キャッシュ一致制御に関しては、ストアイン
・プロトコル、もしくは、無効型プロトコルで効率良く
制御できる。また、ＳＭ状態は、複数のメモリ装置間で
のキャッシュ一致制御が必要となるため、ストアスルー
・プロトコル、もしくは、更新型プロトコルが適してい
る。しかし、上記の方法は、多くの場合十分でない。な
ぜなら、ＳＭ状態をもって、ただちに、更新型キャッシ
ュ一致制御の必要となる「共用領域」と判定することは
できないからである。それは、ＯＳがシステム性能向上
のために、ユーザ・プロセスの実行される処理装置を、
頻繁に切り替えること（コンテクスト・スイッチ）があ
るためで、このような場合、複数のメモリ装置に同じラ
インが登録される可能性があるが、それらを再利用する
可能性は、通常低い。

【００１８】上記問題は、さらに高度な参照履歴情報を
用いることによって、回避することができる。それを、
図７を用いて説明する。図７は、本発明の動的キャッシ
ュ一致制御変更プロトコルにおいて用いられる状態遷移
図と動的領域区分の判定方法を示している。図５との相
違は、ＳＣ（共有未変更）状態からの遷移で、ＳＣ状態
７２２でストア要求があった場合、無効型プロトコルに
準じた処理をおこない、要求元以外のＬ２メモリ装置の
当該ラインを無効化するが、ＥＭ状態ではなく、ＣＥＭ
（Cancelled Exclusive Modified）状態（キャンセルさ
れたＥＭ状態）７５２に遷移させる。ＣＥＭ状態は、更
新型プロトコルでのＥＭ状態として機能し、ここで別の
Ｌ２メモリ装置からフェッチ要求があれば、ＳＭ状態７
４２に遷移する。つまり、ＣＥＭ状態を介して、図５の
無効型状態遷移と図６の更新型状態遷移を結合させた形
になっている。これにより、過去に共有されていた（Ｓ
Ｃ状態）ラインが、一旦、無効型プロトコルによりキャ
ンセルされた後、再びアクセスされた場合に限り、ＳＭ
状態７４２に移ることになる。これにより、当該ライン
が「共用領域」である可能性が高くなり、上記ＯＳによ
るコンテクスト・スイッチの問題を回避できる。したが
って、状態７４２のラインを「共用領域」と判別し、当
該ラインに対して、更新型プロトコル、もしくは、スト
アスルー・プロトコルを適用するのが妥当である。以上
説明したように、参照履歴制御部では、現在のライン状
態とアクセス要求をもとに、「専用領域」と「共用領
域」の判別（ライン属性）と次のライン状態とを決定す
る。

【００１９】キャッシュ一致制御部は、参照履歴制御部
で求められたライン属性に基づいて、ラインの一致制御
を行う。キャッシュ一致制御では、公知の技術で実現さ
れた、複数のキャッシュ一致制御プロトコルの切替が行
われる。基本的には、無効型プロトコルもしくはストア
イン・プロトコルから始めて、「共用領域」と判定され
てから、更新型プロトコルもしくはストアスルー・プロ
トコルに切り替えればよい。このように、参照履歴情報
を解析することにより、より詳細に領域属性を判定する
ことが可能となる。例えば、この判定をソフトウェアで
制御することによって、アプリケーションに依存したキ
ャッシュ一致制御方式の最適化も可能になる。

【００２０】図２に、本発明の第２の実施例であるマル
チ・プロセッサシステムのメモリ構成図を示す。第１の
実施例と同様、Ｌ１〜Ｌ３メモリ装置の３階層構造とな
っている。Ｌ１メモリ装置２１は、Ｌ１キャッシュ・デ
ータアレイ（Ｌ２ ｄａｔａ）２２１とＬ１キャッシュ
・ディレクトリ（ｄｉｒ）２３１とから構成されてお
り、複数個ある処理装置（IP0〜IPn）１１内それぞれ
に、設けられている。Ｌ２メモリ装置３１にも、Ｌ２キ
ャッシュ・データアレイ３２１とＬ２キャッシュ・ディ
レクトリ３３１が存在する。Ｌ３メモリ装置４１は、Ｌ
３データアレイ４２１とその制御部４３１とからなる。
Ｌ１キャッシュ参照履歴制御部２１１は、Ｌ１メモリ装
置の状態を監視しており、Ｌ２からのブロック読み込み
（フェッチ）、処理装置からのブロック書き込み（スト
ア）、Ｌ２へのブロック書き戻し（ライトバック）、ブ
ロック登録抹消（パージ）の要求を、Ｌ１キャッシュ・
アクセス要求２７１によって知る。また、Ｌ１キャッシ
ュの各ブロックが、どのＬ１メモリ装置に登録されてい
るかなどのブロック状態情報を、Ｌ１キャッシュ状態情
報２６１を通して知ることができる。

【００２１】これら、Ｌ１メモリ装置の内部状態に影響
を及ぼす情報を監視することにより、Ｌ１キャッシュ参
照履歴制御部２１１は、ブロックごとに、その属性（専
用領域か共用領域か）を判断する。その結果は、Ｌ１キ
ャッシュ・属性情報２８１として、Ｌ１キャッシュ一致
制御部２０１に伝えられ、そこで、属性２８１に基づい
て、最適なＬ１キャッシュ一致制御法が行われる。具体
的には、共用領域に属するブロックに対してストア要求
があった場合、該当ブロックを使用している他のＬ１メ
モリ装置に対して更新型プロトコルの適用を行うが、専
用領域に属するブロックに対しては、無効型プロトコル
による一致制御を行う。このように、ブロックの属性に
応じて、Ｌ１キャッシュ一致制御を切り替えることで、
専用領域へのストア要求に対してもＬ１メモリ装置間で
の相互無効化による性能低下を抑止することができる。

【００２２】Ｌ１キャッシュ・データアレイ２２１、Ｌ
１キャッシュ・ディレクトリ２３１、Ｌ１キャッシュ参
照履歴制御部２１１、Ｌ１キャッシュ一致制御部２０１
は、第１の実施例におけるＬ２キャッシュ対応回路と同
様の構成で実現することができる。ただし、Ｌ１キャッ
シュ参照履歴制御部２１１に入力されるＬ１キャッシュ
状態情報２６１は、参照装置識別番号（ＩＰＩＤ、図４
のＳＣＩＤに対応）とブロック状態（ＢＳＴＡＴ、図４
のＬＳＴＡＴに対応）とからなるブロック状態情報を含
むことになる。

【００２３】特筆すべき点は、Ｌ２キャッシュがＬ１キ
ャッシュを内包するという制約を設けることにより、参
照履歴制御部２１１をＬ２メモリ装置３１内に取りこむ
ことができる点である。その場合、Ｌ２キャッシュのデ
ィレクトリ・エントリ内に、上記ブロック状態情報を格
納すれば良い。これは、Ｌ１に登録されている全てのブ
ロックが、Ｌ２にも登録されていることにより可能とな
る。Ｌ２ディレクトリ１箇所で、Ｌ１ブロックの状態を
知り得ることにより、図２における２６１の通信オーバ
ヘッドを削減することができる。なお、Ｌ２ディレクト
リの管理単位であるラインの大きさは、Ｌ１ディレクト
リの管理単位であるブロックの大きさより、通常の場合
大きいが、その場合でもＬ２ディレクトリ・エントリ内
にブロックに対応させたサブエントリを設けることで、
上記ブロック状態情報のＬ２ディレクトリ・エントリへ
の格納は可能である。

【００２４】図８に、本発明の第３の実施例であるマル
チプロセッサ・システムのメモリ構成図を示す。Ｌ１メ
モリ装置２２には、複数の処理装置１２ａ、１２ｂが接
続している。各処理装置は、個別に上位のキャッシュメ
モリ（Ｌ０メモリ装置）を持っている場合もあり、複数
の処理装置と、それらで共有されているＬ１メモリ装置
とを、１チップに集積する場合もありえる。複数のＬ１
メモリ装置２２が、Ｌ２メモリ装置３２に接続してお
り、３２は、Ｌ３メモリ装置４２に接続している。３２
は、Ｌ２キャッシュ制御部３５２とＬ２データアレイ３
２２とからなっている。ここで、Ｌ２キャッシュ制御部
３５２は、Ｌ２ディレクトリとＬ１参照履歴制御部２１
２を含む。また、Ｌ２データアレイ３２２は、スループ
ット向上のため、複数個設けられており、アドレスイン
ターリーブして使用される。それに対応して、Ｌ３メモ
リ装置４２内でも複数個のＬ３メモリ制御装置４３２が
設けられている。

【００２５】Ｌ２キャッシュ制御部３５２では、本発明
の第２実施例において説明したように、Ｌ２ディレクト
リ内にブロック状態情報を格納することで、効率的にブ
ロック属性を決定する。ブロック属性は、Ｌ１メモリ装
置内に分散して配置されたＬ１キャッシュ一致制御部２
０２に通知される。望ましくは、通知された属性は、各
Ｌ１メモリ装置のディレクトリ内の該当ブロック・エン
トリに格納される。各メモリ装置では、ブロック属性
（「専用領域」か「共用領域」）の判定にしたがって、
当該ブロックの一致制御を行う。とくに、更新型プロト
コルを適用する場合、分散配置されたキャッシュ一致制
御部２０２は、Ｌ２キャッシュ制御部３５２を仲介にし
て、別のＬ１キャッシュの更新を行う。無効型プロトコ
ルの場合は、３５２から直接、当該Ｌ１メモリ装置にキ
ャンセル要求を出す。

【００２６】このような構成をとることにより、Ｌ１か
らＬ２へのストアを必要最小限に抑えることができ、Ｌ
１メモリ装置とＬ２メモリ装置との間の通信を大幅に削
減することができる。とくに、１チップに複数の処理装
置を集積するオンチップ・マルチプロセッサの場合、従
来は、チップあたりのメモリスループットの上限のた
め、処理装置に十分なデータを供給することができず、
性能低下を招いていた。本発明により、Ｌ１−Ｌ２間ス
ループットを大幅に抑えることができ、オンチップ・マ
ルチプロセッサの性能を改善することができる。

【００２７】図９に、本発明の第４の実施例であるマル
チプロセッサ・システムのメモリ構成図を示す。Ｌ２メ
モリ装置３３ａは、Ｌ２キャッシュ制御部３５３ａとＬ
２データアレイ３２３とからなっている。Ｌ２キャッシ
ュ制御部３５３ａは、Ｌ２ディレクトリ（Ｌ２参照履歴
ディレクトリ）とＬ２参照履歴制御部３１３とＬ２キャ
ッシュ一致制御部３０３を含む。Ｌ２データアレイ３２
３とＬ３メモリ装置４３（Ｌ３メモリ制御装置４３３と
Ｌ３メモリデータアレイ）の部分は、本発明の第３の実
施例と同じ構成である。

【００２８】参照履歴制御部とキャッシュ一致制御部
は、各Ｌ２キャッシュ制御部３５３ａ、３５３ｂに分散
配置した構成になっている。これは、Ｌ２全体のディレ
クトリ情報を、３５３ａ、３５３ｂで持つことにより可
能になる。Ｌ２キャッシュのライン状態に変化が生じた
場合は、３６３を通して、ライン状態を更新する。３５
３ａ、３５３ｂは、それぞれ、ライン状態とＬ２アクセ
ス要求とからライン属性（「専用領域」と「共用領
域」）の判定をし、その結果にもとづいて、一致制御を
行う。

【００２９】このような構成をとることにより、Ｌ２か
らＬ３へのストア要求を大幅に削減することができる。
とくに、図９のようなＬ２メモリ装置を複数個設けたマ
ルチＬ２システムにおいて、Ｌ２間のスループットとＬ
２−Ｌ３間のスループットを、両立させることが可能と
なる。それに伴い、従来では、大きな性能低下を招いて
いた複数のＬ２間をまたがる処理が、高速に行えるよう
になる。

【００３０】

【発明の効果】以上説明したように、本発明では、個別
の処理装置に用いられる「専用領域」か、複数の処理装
置で使用される「共用領域」かを、動的に判定し、それ
により、常に最適なキャッシュ一致制御を行うことで、
キャッシュ一致制御に伴う性能低下を最小限に抑えるこ
とができる。特に、共用領域に対する相互無効化のオー
バーヘッドを、大幅に改善することができる。また、そ
の結果として、オンチップ・マルチシステムやマルチＬ
２システムでの性能改善を行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例のマルチプロセッサ・システ
ムのメモリ構成を示す図である。

【図２】本発明の一実施例のマルチプロセッサ・システ
ムのメモリ構成を示す図である。

【図３】本発明の一実施例のキャッシュ一致制御に用い
られるキャッシュ・ディレクトリの構成を示す図であ
る。

【図４】本発明の一実施例のキャッシュ一致制御に用い
られるキャッシュ・ディレクトリのエントリ構成を示す
図である。

【図５】本発明の一実施例のキャッシュ一致制御に用い
られる状態遷移図である。

【図６】本発明の一実施例のキャッシュ一致制御に用い
られる他の状態遷移図である。

【図７】本発明の一実施例のキャッシュ一致制御に用い
られるさらに他の状態遷移図である。

【図８】本発明の一実施例のマルチプロセッサ・システ
ムのメモリ構成を示す図である。

【図９】本発明の一実施例の他のマルチプロセッサ・シ
ステムのメモリ構成を示す図である。

【符号の説明】

１０、１１、１２ａ、１２ｂ、１３ 処理装置 ２０、２１、２２ Ｌ１メモリ装置 ３０、３１、３２、３３ａ、３３ｂ Ｌ２メモリ装置 ４０、４１、４２、４３ Ｌ３メモリ装置 ２０１、２０２ Ｌ１キャッシュ一致制御部 ２１１、２１２ Ｌ１キャッシュ参照履歴制御部 ３００、３０３ Ｌ２キャッシュ一致制御部 ３１０、３１３ Ｌ２キャッシュ参照履歴制御部 ２２０、２２１ Ｌ１キャッシュ・データアレイ ２３０、２３１ Ｌ１キャッシュ・ディレクトリ ３２０、３２１、３２２、３２３ Ｌ２キャッシュ・デ
ータアレイ ３３０、３３１ Ｌ２キャッシュ・ディレクトリ ４２０、４２１、４２２、４２３ Ｌ３メモリ・データ
アレイ ４３０、４３１、４３２、４３３ Ｌ３メモリ制御装置 ３５２、３５３ａ、３５３ｂ Ｌ２キャッシュ制御部 ２６１ Ｌ１キャッシュ状態情報 ２７１ Ｌ１キャッシュ・アクセス要求 ２８１ Ｌ１キャッシュ属性情報 ２９１ Ｌ２キャッシュ・アクセス要求 ３６０、３６３ Ｌ２キャッシュ状態情報 ３７０ Ｌ２キャッシュ・アクセス要求 ３８０ Ｌ２キャッシュ属性情報 ３９０ Ｌ３キャッシュ・アクセス要求 ５００ ディレクトリ ５１０、５１１ ラインアドレス ５２０ コラムアドレス ５２１ コラムアドレス・セレクタ ５３０ ロウアドレス ５３１ ロウアドレス・セレクタ ５３５ ロウ ５４０ ヒットロウアドレス ５５０、５５１ ライン状態情報 ５６０、５６１ エントリ ５７０ 比較回路 ７００、７０１、７０２ 未使用状態 ７１０、７１１、７１２ 専有未変更（ＥＣ）状態 ７２０、７２１、７２２ 共有未変更（ＳＣ）状態 ７３０、７３１、７３２ 専有変更（ＥＭ）状態 ７４１、７４２ 共有変更（ＳＭ）状態 ７５２ キャンセルされた専有変更（ＣＥＭ）状態

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の処理装置と、複数の階層メモリと
   を備え、前記階層メモリは、少なくとも、キャッシュ・
   メモリ装置と主記憶装置とを含み、前記主記憶装置に
   は、複数の情報セットを記憶するようにし、前記キャッ
   シュ・メモリ装置には情報セットを分割した情報サブセ
   ットを記憶するように構成したデータ処理システムにお
   いて、 複数のキャッシュ・メモリ装置と、該キャッシュ・メモ
   リ装置間でキャッシュ一致制御を行うキャッシュ一致制
   御部と、該一致制御部の動作モードを切り替える参照履
   歴制御部とを有し、 前記参照履歴制御部は、キャッシュ・メモリ装置内に記
   憶されている情報サブセットの状態と、該情報サブセッ
   トへのアクセス要求とから、該情報サブセットの状態遷
   移と、該情報サブセットが複数の処理装置で共有される
   「共用領域」か単独の処理装置で専有される「専用領
   域」であるかの属性とを決定し、前記キャッシュ一致制
   御部は、該属性をもとに、キャッシュ・ストア要求時の
   一致制御処理を、動的に変更することを特徴とするキャ
   ッシュ・アクセス制御方式。
2. 【請求項２】 請求項１記載のキャッシュ・アクセス制
   御方式において、 前記参照履歴制御部において行われる状態遷移におい
   て、ある情報サブセットが、キャッシュ一致制御によっ
   て一旦、無効化された後、再度アクセスされた場合に、
   前記属性を、複数の処理装置で共有する「共用領域」と
   判定し、前記場合以外のとき、前記属性を、単独の処理
   装置で専有する「専用領域」と判定することを特徴とす
   るキャッシュ・アクセス制御方式。
3. 【請求項３】 請求項１記載のキャッシュ・アクセス制
   御方式において、 前記属性が「共用領域」の場合、前記キャッシュ一致制
   御部は更新型プロトコルを用いて一致制御を行い、前記
   属性が「専用領域」の場合は、前記キャッシュ一致制御
   部は無効型プロトコルを用いて一致制御を行うことを特
   徴とするキャッシュ・アクセス制御方式。
4. 【請求項４】 請求項１記載のキャッシュ・アクセス制
   御方式において、 前記属性が「共用領域」の場合、前記キャッシュ一致制
   御部はストアスルー・プロトコルを用いて一致制御を行
   い、前記属性が「専用領域」の場合は、前記キャッシュ
   一致制御部はストアイン・プロトコルを用いて一致制御
   を行うことを特徴とするキャッシュ・アクセス制御方
   式。
5. 【請求項５】 複数の処理装置と、複数の階層メモリと
   を備え、前記階層メモリは、少なくとも、キャッシュ・
   メモリ装置と主記憶装置とを含み、前記主記憶装置に
   は、複数の情報セットを記憶するようにし、前記キャッ
   シュ・メモリ装置には情報セットを分割した情報サブセ
   ットを記憶するように構成したデータ処理システムにお
   いて、 複数のエントリを有し、前記エントリの各々は、前記情
   報サブセットを特定するためのアドレス表示と、前記情
   報サブセットを使用している処理装置を識別する番号
   と、前記情報サブセットの現在の状態とを特定する状態
   情報とを有する参照履歴ディレクトリと、 複数の前記キャッシュ・メモリ装置からのアクセス要求
   と、前記参照履歴ディレクトリ内の状態情報とから、当
   該情報サブセットの属性を判定する参照履歴制御部と、 前記参照履歴制御部の判定した属性をもとに、各キャッ
   シュのストア要求時の一致制御処理を、動的に変更する
   キャッシュ一致制御部を備え、 前記参照履歴制御部が、複数の前記キャッシュ一致制御
   部に接続されていることを特徴とするデータ処理装置。
6. 【請求項６】 複数の処理装置と、複数の階層メモリと
   を備え、前記階層メモリは、少なくとも、キャッシュ・
   メモリ装置と主記憶装置とを含み、前記主記憶装置に
   は、複数の情報セットを記憶するようにし、前記キャッ
   シュ・メモリ装置には情報セットを分割した情報サブセ
   ットを記憶するように構成したデータ処理システムにお
   いて、 複数のエントリを有し、前記エントリの各々は、前記情
   報サブセットを特定するためのアドレス表示と、前記情
   報サブセットを使用している処理装置を識別する番号
   と、前記情報サブセットの現在の状態とを特定する状態
   情報とを有する参照履歴ディレクトリと、 複数の前記キャッシュ・メモリ装置からのアクセス要求
   と、前記参照履歴ディレクトリ内の状態情報とから、当
   該情報サブセットの属性を判定する参照履歴制御部と、 前記参照履歴制御部の判定した属性をもとに、各キャッ
   シュのストア要求時の一致制御処理を、動的に変更する
   キャッシュ一致制御部を備え、 前記参照履歴ディレクトリと前記参照履歴制御部と前記
   キャッシュ一致制御部とを前記キャッシュ・メモリ装置
   にそれぞれ設けたことを特徴とするデータ処理システ
   ム。