JP2002016266A

JP2002016266A - 半導体素子とその製造方法

Info

Publication number: JP2002016266A
Application number: JP2000194035A
Authority: JP
Inventors: Masaaki Sato; 正明佐藤; Hiroaki Yoshihara; 弘章吉原; Yutaka Hayashi; 豊林
Original assignee: Sankosha Corp; Sankosha Co Ltd
Current assignee: Sankosha Corp; Sankosha Co Ltd
Priority date: 2000-06-28
Filing date: 2000-06-28
Publication date: 2002-01-18

Abstract

(57)【要約】【課題】用いる半導体基板ウエハの厚みにより、当
該ウエハに作り込まれる半導体素子の素子特性が固定的
になる不都合を解消する。【解決手段】半導体ウエハ10の内部を該半導体ウエハの
互いに対向する第一、第二の主面に抜けるように第一、
第二電極E１,E2間で主たる電流を流す半導体素子100 を
加工するときに必要な機械強度は、当該素子を作り込む
半導体ウエハの厚みdoにより確保する。素子を作り込む
前に、半導体ウエハ10の一主面に凹部を設けることで厚
みdsの薄い領域部分を形成し、ここに半導体素子を作り
込む。この際、当該薄層化部分における厚みdsが、作り
込む半導体素子に要求される素子特性を満たす寸法とな
るようにしておく。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体素子とその製
造方法に関し、特に、素子を作り込む半導体基板ウエハ
の厚みと素子特性の関係に着目した改良に関する。

【０００２】

【従来の技術】半導体技術の進歩に伴い半導体基板ウエ
ハの直径も増加して来ており、現在では８インチが主
流、12インチウエハを使った製造技術も実用化されつつ
ある。逆に、６インチ以下の小口径ウエハは特注しない
と入手できない状況にすらなっている。当然のことなが
ら、半導体加工装置の方も、現在では８インチ用が主流
となっており、６インチ用は新規に購入することも難し
いばかりか、そろそろ、装置メーカの保守サービスさえ
も長期には期待できなくなっている。

【０００３】ここで問題なのは、ウエハの大口径化に伴
い、ウエハの厚みも厚くなりつつある現状である。そも
そもウエハ径６インチ時代においてすら、すでにウエハ
の厚みは 600μm 以上はあった。これが８インチ径とな
ると 700μm を越え、12インチウエハでは 800μm に迫
るほどになっている。確かに、加工中のことを考える
と、ウエハの機械強度を確保するためは径に応じてその
位の厚みが要求される場合も少なくない。６インチウエ
ハでも、せめて 500μm 以上は必要とされる。しかし、
素子特性に着目すると、この厚みは厚過ぎることが多
い。

【０００４】特に、半導体基板の厚み方向に電流を流す
半導体素子、例えば、サージ防護素子、DMOS素子，VMOS
素子、IGBT素子、サイリスタ(SCR) 等々、半導体ウエハ
内部を通り当該ウエハの第一、第二主面に抜けるように
大電流を流す素子について考えると、確かにある程度の
電圧に耐え得るようにするためには、半導体ウエハ基板
の抵抗率を 50Vで略々１Ω-cm 以上、300Vでは略々10Ω
-cm 以上とする必要がある場合が多い。しかし、こうし
た耐電圧実現のためとは言え、上記したような６インチ
径ウエハ基板における 600μm にも及ぶような厚み等、
殆どの場合、必要としない厚さである。一般的に言って
300Vではその三十分の一の20μm 程もあれば十分で、寧
ろウエハ厚み増加の現実は、出力抵抗の増加、オン電圧
の増加、電流耐量の減少、動作速度の減少と言った様々
な弊害をもたらしている。

【０００５】そこで、従来からも、ウエハ基板の裏面を
単に電流出力のコンタクトに使っていたDMOS素子，VMOS
素子等では、低抵抗率ウエハ基板上に高抵抗率エピタキ
シャル層を成長させたエピタキシャル基板を使って、電
圧と電流容量、オン電圧に対する複数の要求を満たして
きた。

【０００６】

【発明が解決しようとする課題】ところが、半導体基板
の表裏両面からキャリアの注入制御の必要な、ターンオ
ン型のサージ防護素子やIGBT素子、SCR等では、エピタ
キシャル基板の使用が難しく、特別仕様の小口径薄形半
導体基板を旧式な小口径加工装置で加工、製造するよう
な現実もあった。これは極めて不合理であり、良好で、
かつ設計仕様値に極力近い素子を作成する上でも望まし
くはない。これらの素子をせめて数世代前のMOSLSI製造
ラインのまま作ることが出来れば、ラインの空きを有効
活用でき、経済効果も大きいばかりか、より積極的に、
素子を作り込む領域のウエハ厚みを所望の値に調整する
ことで、素子特性そのものを所望の値にし得ると極めて
望ましい。また、エピタキシャル成長層を使用可能なDM
OS素子，VMOS素子でも、そうしたエピタキシャル法を採
用して実効的な薄層化部分を作るに際し、欠陥の少ない
単結晶薄層化部分を作る必要上からは高度で高価な装置
を必要とし、必ずしも望ましい方法とは言えない。

【０００７】

【課題を解決するための手段】こうした問題意識の下に
なされた本発明者の種々の実験、検証によると、素子を
作り込む基板領域の厚みの相違が相当程度に素子特性に
影響を及ぼすことが分かった。そして、経済効率をまで
考えても、基板の一部を薄層化することが有効なことも
分かった。そこで、本発明者は、上記の目的を達成する
ためには、以下のような半導体素子及びその製造方法を
提供すれば良いと言う結論に至った。

【０００８】すなわちまず、本発明では、基本構成とし
て、半導体ウエハの内部を当該半導体ウエハの互いに対
向する第一、第二の主面に抜けるように主たる電流を流
す半導体素子であって；加工時に必要な機械強度を確保
するための第一の厚みを有する半導体ウエハの第一また
は第二の主面、あるいは第一、第二の双方の主面に凹部
が設けられることで当該第一の厚みよりも薄い第二の厚
みとなっている半導体ウエハの薄層化部分に作り込ま
れ；この薄層化部分における第二の厚みが、当該半導体
素子に要求される素子特性を満たす寸法となっているこ
と；を特徴とする半導体素子を提案する。

【０００９】本発明は下位概念として種々の機能を実現
する様々な素子に適用が可能で、例えば既に述べたよう
なサージ防護素子、定電圧ダイオード、三端子サイリス
タ、DMOS素子ないしVMOS素子等のMOSFET系パワー素子や
バイポーラ系のIGBT素子等が挙げられる。

【００１０】サージ防護素子に適用した場合には、薄層
化部分における第二の厚みは、当該サージ防護素子のオ
ン電圧、サージ耐量、ブレークオーバ電圧、ブレークオ
ーバ電流、保持電流、制限電圧のどれか一つまたは幾つ
か、あるいは全てを所望の値にする厚みとすることがで
きる。

【００１１】ブレークオーバ動作を伴わない定電圧ダイ
オードに適用した場合には、薄層化部分における第二の
厚みは、オン抵抗を所望する値にまで低減するのに必要
な厚みとすることができる。

【００１２】さらに、三端子サイリスタに適用した場合
には、薄層化部分における第二の厚みはそのオン電圧、
電流容量、ブレークオーバ電圧、ブレークオーバ電流、
保持電流のどれか一つまたは幾つか、あるいは全てを所
望の値にする厚みとすることができる。

【００１３】また、DMOS素子ないしVMOS素子の場合に
は、第二の厚みはこれらDMOS素子またはVMOS素子のオン
抵抗ないしオン電圧を必要な値に低減させる厚みとする
ことができ、IGBT素子の場合にはオン抵抗ないしオン電
圧を必要な値に低減させる厚みとするか、IGBT素子のコ
レクタ電極に接触するコレクタ領域から注入され、ゲー
ト電極の下で薄層化部分中に設けられているベース領域
にまで到達する少数キャリアの当該到達時間を所望する
値に規定する厚みとすることができる。

【００１４】本発明は半導体素子の製造方法としても規
定でき、その基本態様として、半導体ウエハの内部を半
導体ウエハの互いに対向する第一、第二の主面に抜ける
ように主たる電流を流す半導体素子の製造方法であっ
て；第一、第二の主面間の寸法である第一の厚みを有す
る半導体ウエハの一部を当該第一の厚みより薄い第二の
厚みに薄層化して薄層化部分を形成する薄層化工程を経
た後、その薄層化部分に半導体素子を作り込むようにす
ると共に；当該半導体素子を作り込む前の薄層化工程に
おいて形成された薄層化部分における第二の厚みは、該
薄層化部分にその後に作り込まれる当該半導体素子に要
求される素子特性を満たす寸法とすること；を特徴とす
る半導体素子の製造方法を提案する。

【００１５】本発明はもう少し表現を変えても規定で
き、すなわち、半導体ウエハの内部を半導体ウエハの互
いに対向する第一、第二の主面に抜けるように主たる電
流を流す半導体素子の製造方法であって；第一、第二の
主面間の寸法である第一の厚みを有する半導体ウエハの
一部を当該第一の厚みより薄い第二の厚みに薄層化して
薄層化部分を形成する薄層化工程を経た後、その薄層化
部分に該半導体素子を作り込むようにすると共に；当該
半導体素子を作り込む前の薄層化工程において形成され
た薄層化部分における第二の厚みを変更、調整すること
で、該薄層化部分にその後に作り込まれる当該半導体素
子の素子特性を予め変更、調整すること；を特徴とする
半導体素子の製造方法を提案するものでもある。これは
つまり、他のパラメータなどは同一条件にしたままで、
単に薄層化部分の第二の厚みの変更のみで、所望する他
の素子特性の半導体素子を作製し得ることを意味する。

【００１６】本発明において薄層化部分を形成する作業
は、基本的には種々の手法に従って構わないが、望まし
くは半導体ウエハに対しエッチングを施し、その第一、
第二の主面の一方または双方の側に凹部を形成すること
でなすことを提案する。精度かつ再現性良く、薄層化部
分の第二の厚みを規定できるからである。

【００１７】本発明の特定の態様では、薄層化部分には
半導体素子を複数個、互いに並設の関係で作り込むこと
を提案する。この場合、これら複数個の半導体素子を有
する薄層化部分は切り出して用いることもできる。加工
時に機械的な強度が要求されるがために厚い第一の厚み
部分が必須ではあっても、加工が終われば薄層化された
極めて薄い状態でも、製品化するためのモジュール等、
他の支持手段により補強可能なことは十分あるからであ
る。寧ろ、製品の薄型化に効果が期待される場合もあ
る。

【００１８】さらに、少し別な観点から述べるに、本発
明の他の特定の態様として、薄層化部分に作り込まれた
複数個の半導体素子の隣接するもの同士の横方向間隔よ
りも薄層化部分を厚み方向に流れる主たる電流の電流通
路長が長くなるように第二の厚みを設定すると、それら
隣接する半導体素子同士に相互作用を起こすようにする
ことができる。

【００１９】逆に、複数個の半導体素子の隣接するもの
同士の横方向間隔よりも薄層化部分を厚み方向に流れる
主たる電流の電流通路長が短くなるように第二の厚みを
設定することで、それら隣接する半導体素子同士の間に
相互作用が起きないようにすることもできる。

【００２０】製造方法として本発明を規定するときも、
対象となる半導体素子は既述した所と同様であり、薄層
化部分の第二の厚みの調整により、既に述べたように、
それぞれの素子に応じてそれぞれの素子特性を調整、規
定することができる。

【００２１】上記に加えて、あるいはそれ自体発明的な
提案として、本発明では経済効率をも踏まえた観点か
ら、上記してきた薄層化部分の第二の厚みをds、第一の
厚みをdoとし、また、薄層化工程を有することで増加し
た全製造工程数を薄層化しない場合の全製造工程数（本
発明を適用しない場合の全工程数）で除した値を工程増
加率δとしたとき、当該第二の厚みdsを、（ds／do）＜
（１／δ）を満たす厚み以下とするか、あるいは（ds／
do)²＜（１／δ）を満たす厚み以下とすることも提案す
る。

【００２２】

【発明の実施の形態】図１には本発明を適用した半導体
素子100 の基本的実施形態の概略構成が示してある。厚
みdoの半導体ウエハ10の一部分は凹部Ｕが形成されるこ
とで厚みdsにまで薄層化され、その薄くなった部分に半
導体素子が作りこまれている。半導体素子100 は当該薄
層化部分で第一半導体領域（以下、単に第一領域：他の
領域についても同様とする）10の厚み方向（図中で上下
方向）に主たる電流を流す性質のもの、換言すれば半導
体ウエハ10の内部を当該半導体ウエハ10の互いに対向す
る第一、第二の主面に抜けるように流す性質のもので、
少なくとも外部回路（図示せず）との間で当該主電流を
やり取りするための第一、第二の出力領域Ａ，Ｂを有し
ている。構造的にこのように概念される半導体素子にも
種々あり、既述の通り、例えばサージ防護素子、定電圧
ダイオード、サイリスタ(SCR)、DMOS素子ないしVMOS素
子、IGBT素子等がある。本発明はそのような素子のどれ
にも適用可能である。

【００２３】第一、第二出力領域Ａ，Ｂはそれぞれ第一
領域10を挟む形で厚み方向上下に対向して設けられ、そ
れぞれその一表面を露呈していて、そこに外部回路が接
続される第一、第二電極E1，E2が設けられている。本発
明では、対象となる半導体素子は上記のように主たる電
流を基板厚み方向に流すものであれば良く、制御端子の
有無を問わない。例えば、既述した二端子素子の場合に
は文字通り第一、第二電極E1，E2以外は備えられず、サ
ージ防護素子とか定電圧ダイオードでは第一、第二領域
Ａ，Ｂの一方がカソード、他方がアノードとなり、それ
以外の電流流出入領域は存在しないが、例えばDMOS素子
やVMOS素子等のMOSFET類では第一、第二出力領域Ａ，Ｂ
の一方がドレイン、他方がソースとなり、IGBT素子では
一方がエミッタ、他方がコレクタ、三端子以上のサイリ
スタ等では一方がカソード、他方がアノードとなる他
に、それら素子自体の動作を制御するための第三電極と
してのゲート端子等、制御端子を当然に有する。図１で
はこうした第三の電極ないしそれ以上の制御端子は図示
していない。また、「主たる電流」とは、図示しない外
部回路を動作させるために、あるいは外部回路により処
理させるに必要な電流であるか、外部回路に印加される
と不都合であるので当該半導体素子を介し、例えば接地
回路に流し込むサージ放流電流等である（この場合には
接地回路により当該放流電流を処理させているとも言え
る)。ゲート端子等、制御端子から流入することでその
半導体素子そのものの動作を規定する電流は主電流とは
呼べない。あくまで素子固有の制御電流である。繰り返
しておくと、後述する各具体的な実施例素子において、
第一電極E1の接触している領域が第一出力領域Ａであ
り、第二電極E2が接触している領域が第二出力領域Ｂで
ある。

【００２４】半導体ウエハ100 の厚みdoは、半導体素子
を加工する過程で必要な機械強度を確保する。一般にこ
の厚みdoは提供される半導体ウエハの厚みそのものであ
って良い。対して薄層化された部分（第一領域10）の厚
みdsは、そこに作りこまれる半導体素子において実現す
べき素子特性を極力満たすような厚みとされる。換言す
れば、従来は機械強度確保のために素子特性にしてみれ
ば無闇に厚くなっていた半導体ウエハの厚み問題を解消
する。

【００２５】例えば、半導体素子100 がサージ防護素子
であるならば、加工時の機械的な強度を確保するために
厚みdoはある一定値以上の厚さに留めねばならず、一般
には半導体ウエハの厚みそのものを利用せねばならない
時にも、素子を作り込む領域の厚みdsの方を任意に必要
な薄さにすることで、後述するようにオン電圧Ｖon、サ
ージ耐量Ｉpp、ブレークオーバ電圧Ｖboやブレークオー
バ電流Ｉbo、制限電圧等を必要な値に調整、制御でき
る。他の素子、例えば定電圧ダイオードではオン抵抗、
ひいては電流容量等を調整、規定でき、サイリスタでは
同様にオン電圧を制御できる外、サージ防護素子におけ
ると同様の素子特性を調整でき、動作遅れを改善するこ
ともできる（ただし、サージ耐量という概念はサイリス
タの電流容量となる)。電力素子として主として使われ
るタイプのMOSFET類やIGBT素子では、厚さdsを最適化す
ることで高速動作化におけるオン抵抗を低減し、オン電
圧を低下させることや、動作初期の少数キャリアの振る
舞いを高速化し、ひいては素子動作を高速化する等が可
能になる。

【００２６】厚みdoの半導体ウエハ100 にあって素子を
作り込む部分を厚さdsに低減させるための薄層化工程に
おける機械加工的ないし物理加工的な技術自体は種々あ
り、任意に採用可能ではあるが、好ましくは、そしてま
た簡単、高精度には、エッチング技術によることができ
る。例えば、図中に例示のように主面が (100)面である
シリコン半導体ウエハ100 を用いれば、次のような既
存、公知の工程を経ることで相当薄くすることができ
る。

【００２７】(1) ウエハの第一、第二主面上に熱酸化等
で例えば1000Å程度の二酸化シリコン膜を形成する。 (2) フォトレジストを塗布し、例えば平面的に見て升目
状等に複数個の矩形凹部を形成する部分を残して露光処
理等によりパターニングし、要すればベーキングを施
す。 (3) バッファードHF溶液で選択エッチングし、凹部を形
成する部分の二酸化シリコン膜を除去する。 (4) ヒドラジン、エチレンジアミン等の有機アルカリの
90℃水溶液かKOH,NaOH等の無機アルカリ水溶液にて所望
する厚みdsまでエッチングする。

【００２８】このような手順により、図示のように断面
が台形の凹部Ｕが再現性良く形成される。ちなみに、上
記の手順に従った場合、台形凹部の側面が (111)面とな
り、当該側面がウエハ主面となす内傾きの角度θはほぼ
54°となる。薄層化の限度は相当高く、ds=100μm 程度
には容易にでき、20μm 程度にすることさえ可能で、か
つ、その程度にまで薄くしても、周囲の厚みが半導体ウ
エハの厚みdoそのままの 500〜600μm 以上であれば、
その後の素子加工のための加工装置に搬入した場合にも
何等問題なく、半導体素子の作り込みを行うことができ
る。なお、残留イオンによる信頼性の問題を回避するた
めには、既述のエッチング工程で有機アルカリ溶液を用
いた方が良い。また、加工が終わった後は、製品化の最
終工程で装置モジュールに搭載するに先立ち、デバイス
の作製されている薄層化部分のみをいわゆるチップとし
て切り出し、それを装置モジュールに固定するようにし
ても良い。

【００２９】さて、本発明の利点をより明らかにするた
めに、本発明を適用した半導体素子100 の具体的一例と
して、図２に本発明を適用したサージ防護素子100 を示
す。これについてはまず、この種のサージ防護素子の基
本的な構造例と動作につき説明することで、後に述べる
他の素子に本発明を適用した場合共々、本発明の理解の
助けとなる。

【００３０】そもそもサージ防護素子とは、雷やスイッ
チングサージ等、各種サージ要因に基づく異常高電圧な
いし異常大電流から電気回路系を保護するため、サージ
が印加されると降伏動作を生起し、素子両端電圧をある
一定の降伏電圧にクランプするか（定電圧ダイオード型
ないし単純なブレークダウン型）、サージの印加に伴い
素子が降伏して素子電流が流れ始めた後、それが絶対値
においてブレークオーバ電流値以上にまで増加すると負
性特性を呈してブレークオーバし、素子両端電圧が降伏
電圧よりも低いオン電圧に遷移することで大電流のサー
ジを吸収するもので、後者はブレークオーバ型と呼ばれ
ている。

【００３１】ブレークオーバ型の方が素子自体の消費電
力（発熱）が少なく、大きなサージを吸収できる点で優
れている面が多いが、これにはまた、最初の降伏開始メ
カニズムに雪崩降伏ないしツェナ降伏を利用するもの
と、そうではなくパンチスルー現象を利用するものとが
ある。本発明はそうした初期降伏メカニズムがいずれの
原理に従う素子であっても適用し得るが、一般的な比較
で言う限り、相当程度の幅で設計性良く任意の降伏電圧
（後述）が得られる点、接合容量や抵抗等、種々の電気
的特性を独立に設計可能な点においてパンチスルー現象
を利用するブレークオーバ型のサージ防護素子が有利で
ある。また、サージ防護素子それ自体の改良は本出願人
においてもこれまでに多々なしてきており、下記に列挙
する通り、各公知文献中にその足跡を認めることができ
る。多くはパンチスルー型のサージ防護素子に適用して
有用な改良ではあるが、雪崩降伏型ないしツェナ降伏型
にも適用可能な改良も含まれている。予め述べておく
と、公知文献中に認められる改良は、本発明を適用した
サージ防護素子にあっても任意に採用し得ることは当然
である。

【００３２】公知文献 1：特公平 7− 77268号公報，公知文献 2：特公平 1− 33951号公報，公知文献 3：特公平 2− 52862号公報，公知文献 4：特公平 4− 78186号公報，公知文献 5：特公平 6− 38507号公報，公知文献 6：特公平 6− 38508号公報，公知文献 7：特公平 6− 56885号公報，公知文献 8：特公平 7− 7837号公報，公知文献 9：特公平 7− 70740号公報，公知文献10：特許第 2,614,153号公知文献11：特公平 7− 93423号公報，公知文献12：特公平 7− 93424号公報，公知文献13：特開平 8−144879号公報，公知文献14：特開平 8−141184号公報．

【００３３】さて、図17には一般にパンチスルー型とし
て構築されるサージ防護素子の基本的な断面構造例が示
されている。半導体ウエハないし半導体基板として提供
される第一領域10があり、その導電型はp,n のいずれか
に選択されるが、ここでは p型の場合が例示されてい
る。便宜上、この第一領域10の導電型を第一の導電型と
呼ぶ。第一領域10の一方の主面側には第二領域20、第三
領域30が一般に不純物の二重拡散技術やイオン打ち込み
技術等、適当なる不純物導入技術を利用して順次形成さ
れる。第二領域20は第一領域10と整流性接合（代表的に
はpn接合）を形成する必要があるので図示の場合は n型
に選ばれるが、特に本素子をパンチスルー型とするとき
には少し低濃度の n型とするのが望ましい。対して第三
領域30は、第二領域20に対し第二領域20にとっての少数
キャリアを注入できる物性の領域、すなわち第二領域20
と相まって少数キャリア注入接合を形成し得る領域であ
れば良く、例えば第二領域20が p型半導体の場合には電
子注入可能な金属、n型の場合にはホール注入可能なシ
リサイド等で作製することもできる。しかし一般的なの
は、やはりこの第三領域30も半導体領域として整流性接
合を形成させることで、図示の場合にもそのような例が
示されており、当該第三領域30は第二領域20とは逆導電
型、すなわち第一の導電型の p型の半導体領域となって
いる。また、後述の動作例からも分かるように、この第
三領域30はブレークオーバ後の素子内の主電流線路の一
端部をも形成するので、望ましくは高導電率の半導体領
域、すなわち高濃度不純物の半導体領域とするのが良
い。

【００３４】第一領域10の他方の主面側（図中、下側）
には、第二領域20と対向し、第一領域10に対して少数キ
ャリアを注入可能な物性の第四領域40が設けられる。既
述の第三領域30におけると同様、第一領域10が図示のよ
うに p型半導体の場合には金属、n型半導体の場合には
シリサイド等でこの第四領域40を作製することも可能で
あるが、これも一般的にはやはり半導体領域とし、第一
領域10との間で整流性の接合を形成させるのが普通であ
る。そこで図示の場合も、第一領域10との間で少数キャ
リア注入接合を形成すべきこの第四領域40は n型の半導
体領域40、それも上述した第三領域30に関するのと同じ
理由で、望ましくは高濃度不純物の半導体領域となって
いる。

【００３５】第二領域20の表面と第三領域30の表面とに
対してはそれらに共通にオーミック接触する第一の電極
E1が設けられ、第四領域40に対してもそれにオーミック
接触する第二の電極E2が設けられている。第二電極E2は
また、第一領域10に導通する部分を有する場合もあり、
それなりに特定の効果を有するが、ここでの基本的な説
明においてはこれに触れない。このような断面構造のサ
ージ防護素子は、全ての領域10，20，30，40が第一領域
10の厚味方向に沿って上下の積層関係となっており、ま
た、以下に述べる動作からも明らかなように、サージを
吸収した結果としての素子電流（主電流）も第三、第四
領域30，40間の第一領域10中を当該第一領域10の厚味方
向に流れるため、ヴァーティカル型ないし縦型と呼ばれ
る。これに対し、第四領域40が第二領域20と並設の関係
で第一領域10の同じ主面側に設けられたラテラル型ない
し横型もある。このようなサージ防護素子も、動作原理
上においては大きな相違はないが、本発明ではこのよう
なラテラル型のサージ防護素子は適用の対象外であるの
で、詳しい説明は省略する。

【００３６】こうしたサージ防護素子のサージ吸収動作
につき説明するに、第一、第二電極E1，E2間にサージ電
圧が印加され、それが第一領域10と第二領域20との間の
pn接合（整流性接合）に逆バイアスを印加する位相（各
領域が図示の導電型関係である場合には第一電極E1の側
が正となる位相）で、かつ、所定の大きさ以上のもので
あるならば、当該第一、第二領域10，20間のpn接合にお
ける空乏層の上方端部が第三領域30に達してパンチスル
ーする状態が生起する。この空乏層は第一領域にも伸び
るが、第二領域20を低濃度不純物領域とするのが望まし
いのは、このときの空乏層の第三領域30方向の伸びの割
合を大きくするためである。

【００３７】このようなパンチスルーメカニズムが生ず
ると、このときに順バイアスとなっている第四、第一領
域40，10間の少数キャリア注入接合（この場合は整流性
もあるpn接合）を介して第四領域40から第一領域10中に
注入された当該第一領域10にとっての少数キャリアは、
第三領域30から第二領域20をパンチスルーして第一領域
10に流れ込んできた異極性キャリアと一部は結合して消
滅するが、多くは空間電荷層となっている第二領域20に
も到達し、さらに、第二領域20の表面に接触している第
一電極E1との間で電流経路が確立している結果、サージ
印加による電界の存在の下で第三領域30の下面をなめる
ようにしながら横方向に移動し、第二領域20の表面に接
触している第一電極E1に至る。これにより、素子電流と
してサージを吸収した結果の電流Isrgが第一、第二電極
E1，E2にて流れ始める。こうした動作の開始電圧が、図
示のサージ防護素子の電圧対電流(V−I)特性例を示す図
18において電圧軸上で「降伏電圧Ｖbr」と示された点に
相当する。降伏電圧は「動作電圧」と呼ばれることもあ
る。

【００３８】第四領域40からの少数キャリア流が発生す
ると、例え第二領域20と第三領域30とが第一電極E1によ
り、それらの表面では互いに電気的に短絡されていて
も、図18中、電流軸の正方向に向かって急に立ち上がっ
て行く特性曲線部分に示されるように、第二領域20を介
して流れ始めて以降、増加して行く素子電流の電流値と
当該素子電流の第二領域20内における電流経路に沿った
抵抗値との積である電圧値（第二領域内の電圧降下）
が、当該第二領域20と第三領域30により構成される少数
キャリア注入接合（図示の場合はpn接合）の順方向電圧
に等しくなった部位からこの接合がターンオンして行
き、第三領域30から第二領域20に対し、第二領域20にと
っての少数キャリアの注入が起こる。そして、この第二
領域20への少数キャリアの注入は、結果として第一、第
二電極E1，E2間に流れる素子電流のさらなる増大を招く
ため、これがまた第四領域40から第一領域10への少数キ
ャリア注入を促進し、第二、第三領域12，13間の少数キ
ャリア注入接合のターンオンする部位を広げて行くとい
う正帰還現象を招き、やがてこの少数キャリア注入接合
が実質的に少なくともそのほぼ全面のターンオンに至る
と、素子内部の主電流通路が確立し、第三、第四領域3
0，40間にて大電流を吸収し得るようになる。

【００３９】従って、図18に示されている特性図で見る
と、第一、第二電極E1，E2間に「ブレークオーバ電流Ｉ
bo」として示されたある値以上の素子電流Isrgが流れた
ときに素子内部で正帰還現象が生じたことの表れとして
負性抵抗特性が生じ、第一、第二電極E1，E2間に表れる
素子両端電圧は、ブレークオーバを開始した時の電圧値
である「ブレークオーバ電圧Ｖbo」よりも低く、さらに
は最初に降伏を開始した時の降伏電圧Ｖbrよりも低い
「オン電圧Ｖon」に移行することができ、これにより、
素子の発熱を抑えながら大きなサージ電流Isrgの吸収が
可能となる。オン電圧Ｖonは、以前は「クランプ電圧」
と呼ばれていたこともある。また、こうしたサージ防護
素子により、第一、第二電極E1，E2を介して吸収可能な
最大電流値が一般に「サージ耐量Ｉpp」と呼ばれ、ター
ンオンした素子がそのオン状態を維持するに必要な最小
の素子電流値が一般に「保持電流Ih」と呼ばれる。

【００４０】図示のように第二領域20と第三領域30とを
第一電極E1にてそれらの表面で短絡するのではなく、そ
れらからそれぞれ独立に端子を取出し、素子の外部にて
短絡した場合にも上記の動作は基本的には生起する。し
かし、そうすると当該短絡線路ないし短絡手段に見込ま
れる抵抗値やインダクタンス値の如何に応じ、印加され
るサージの立ち上がり時の電圧の時間微分値（dV／dt）
の大きさによって降伏電圧Ｖbr(ひいてはブレークオー
バ電圧Ｖbo)がかなり変動する可能性が高い。換言する
と、図示のように第二領域20と第三領域30とが第一電極
E1によってそれらの表面において短絡されていれば、そ
うした恐れは低減され、降伏電圧Ｖbr(ブレークオーバ
電圧Ｖbo)の安定化を図ることができる。

【００４１】しかるに、上述の説明からして、図示され
ているサージ防護素子においては、吸収の対象となるサ
ージの極性が特定されていることが分かる。つまり、各
領域に関する図示の導電型関係では第一電極E1の側が正
となる極性のサージでなければブレークオーバ特性をも
ってこのサージ電流を吸収することができない。その意
味で、図示の素子は、吸収し得るサージの極性に関して
限定のある片極性ないし「ユニポーラ」なサージ防護素
子である。これに対し、サージの極性の如何にかかわら
ず、第一、第二電極E1，E2のいずれが正となる極性のサ
ージでも共に吸収可能な「バイポーラ」サージ防護素子
も、図中にて仮想線で示す第五領域50を追加することで
提供可能となる。

【００４２】すなわち、第四領域40を第二領域20と同様
の半導体領域として寸法的にも物性的にも同等の領域と
し、この中に作り込む第五領域50をやはり第三領域30と
寸法的にも物性的にも同等の半導体領域とすれば、図示
の素子は第二電極E2の方が正となる極性のサージに関
し、これまで説明してきた第二領域20の機能を第四領域
40が、第三領域30の機能を第五領域50がそれぞれ営むこ
とになり、メカニズム自体としては同様の原理により、
当該逆極性サージを吸収可能となる。この場合の動作曲
線は図18において実線で示した第一象現における特性図
を原点対象にしたものとなり、第三象現に仮想線で示す
ようになる。

【００４３】さて、従来は、こうしたサージ防護素子の
第一領域10の厚みは提供される半導体ウエハの厚みdoそ
のものであり、従って、薄くても 500μm、厚ければ既
述のように 600μm から 800μm 以上にも昇ろうかとい
う厚みは、作製される素子の特性には悪影響を及ぼして
いたことが多い。

【００４４】図３には、基板ウエハの厚みdoを薄層化す
ることなく、そのまま素子を作りこんだ場合の当該基板
ウエハの厚みdoとオン電圧の関係がサージ防護素子に通
電されるサージ電流Isrgの値をパラメータとして示され
ている。1A程度の小電流通電時には基板ウエハの厚み増
加による基板抵抗の増加、ひいてはオン電圧Ｖonの増加
傾向は、基板内部における電圧効果の増し分が小さいた
めに余り顕著には見えて来ない。しかし、実働下での条
件に近くなってくる100A（at 10/1000μs）以上ともな
ると、厚みの増加はオン電圧Ｖonの増加にかなりな影響
を及ぼす。

【００４５】例えば、550μm 厚の基板ウエハを用いた
素子で250Aのサージ電流を吸収するにはオン電圧は 33V
程度と高くなるが、400μm 基板ならば 17V程度と略々
半減することになる。従って、この事実は、本発明はこ
のようなサージ防護素子に対し、如何に有用に適用し得
るかを示している。既述したように、本発明では意図的
に素子作製領域を薄層化し、かつ、その厚さの低減程度
は 400μm はおろか、要すれば数十μm 程度にまで低減
できるのであるから、オン電圧Ｖonも必要に応じ数Ｖ以
下には容易にできる。ただ、余り低すぎると、却って接
続している外部回路系に誤動作を生ずる場合も考えられ
るため、要求されるオン電圧には下限値を設定した方が
良いときには、その値を満たす薄さに留めればよい。こ
れは換言すれば、機械的な強度を薄層化部分周囲の厚い
部分で保ちながら、薄層化部分の厚みdsの調整により任
意所望のオン電圧に調整、制御可能なことを意味してい
る。

【００４６】図２は、図17に示した従来のサージ防護素
子を本発明に従って改良した場合の基本的な断面構造が
示されている。図17中におけると同一符号の要素は同一
の要素を示し、第三領域30と同等の第五領域50（仮想線
で図示）を設ければ両極性のサージを吸収可能な素子と
なるし、そうでなければ片極性用となる。いずれにして
も構造関係やサージ吸収のメカニズム自体は既述した従
来に即しての説明と同様となるので再度の説明は控え
る。本発明による特徴的な点は、少なくとも凹部Ｕを形
成するようにしてもともとの厚みdoを厚みdsにまで薄層
化された半導体ウエハ10の領域部分にサージ防護素子が
作り込まれていることで、当該厚みdsの調整で、様々な
素子特性、例えばまず、オン電圧Ｖonを必要な値に規定
することができる。さらに言うなら、オン電圧Ｖonの異
なるサージ防護素子が要求された場合にも、本発明に従
えば、領域作製パラメータは寸法的にも物性的にも同一
としたまま、素子作り込みの前の薄層化工程において単
に基板厚dsをその要求されたオン電圧Ｖonを満たすよう
に変えるだけで良い，ということも言える。少なくとも
100μm 程度には容易に薄層化でき、20μm 程度にする
ことも可能である。

【００４７】実例を挙げるならば、製造パラメータや測
定パラメータは同一として、550μm厚の基板をそのまま
用いてそこに作製したサージ防護素子と、本発明により
厚みを 100μm にまで薄層化した部分に作り込んだサー
ジ防護素子とでは、前者のオン電圧Ｖonが直流印加時に
9V、サージ印加時に 28Vであったのに対し、後者の本発
明に従ったものでは直流印加時に2V、サージ印加時に3V
にまで低減し得、大幅な特性向上が得られている。ただ
し、先にも述べたように、オン電圧Ｖonに下限値か定め
られている場合には、その要求を満たすように薄層化の
程度を低く留めれば良い。

【００４８】厚みdsの調整ないし制御は、サージ防護素
子のさらに他の素子特性の変更ないし調整、規定に利用
できる。例えば図４は、やはり半導体基板ウエハの厚み
doを薄層化することなく、厚い所にそのまま素子を作り
こんだ従来例における当該基板ウエハの厚みdoとサージ
印加時のブレークオーバ電圧Ｖboとの関係をサージ防護
素子に通電されるサージ電流Isrgの値をパラメータとし
て示したものである。明らかな通り、サージ印加時のブ
レークオーバ電圧Ｖboも基板の厚みdoによって大幅に変
わり、250A通電時で見てみると 400μm 厚の時の値215V
弱から 550μm厚のときの265V程度と、相当な幅があ
る。これは、外部回路にこれ以上の高さの電圧は印加し
てはいけないとする「制限電圧」との関係でも重要な意
味があり、厚みが厚いと、要求される制限電圧を満足し
得ない事態も起こり得る。制限電圧については他のパラ
メータにより調整可能にしても、基本的なサージ吸収性
能を少し落とさねばならない場合もある。これに対し、
本発明を適用すれば、ブレークオーバ電圧Ｖboを必要な
値にするのに、薄層化部分の厚みdsの調整だけでも良い
ことになり、これは大きな利点である。

【００４９】代表的にブレークオーバ電圧Ｖboについて
みてみるに、やはり上述の実例におけると同様、製造パ
ラメータや測定パラメータは同一として、550μm 厚の
基板をそのまま用いてそこに作製したサージ防護素子
と、本発明により厚みを 100μm にまで薄層化した部分
に作り込んだサージ防護素子とでは、前者のブレークオ
ーバ電圧Ｖboが直流印加時に200V、サージ印加時に265V
であったのに対し、後者の本発明に従ったものでは、直
流印加時においては同じ値200Vであるが、実働条件下の
サージ印加時には215Vにまで低減し得、これも十分にお
おきな応答特性の向上効果が得られた。

【００５０】サージ耐量Ｉppについても、本発明による
と有効な制御調整が図れる。図５には、半導体ウエハに
作り込んだサージ防護素子の基板厚の相違による比較結
果を示しており、当該サージ防護素子のサージ耐量Ｉpp
は基板厚doが 350μm の時の280A程度から、550μm 厚
では150A程度にまで低下してしまっている。この特性を
取った素子のオン電圧Ｖonも併記してあるが、やはり10
0Aサージ通電時では7.5V程度から 17.5V程度までと、大
きく変わってしまっている。これが本発明によれば、素
子を作り込む領域の厚みdsは上述の 350μm はもとよ
り、100μm 程度から20μm 程度にまでも薄層化し得る
ので、他の条件を同じとしても大幅なサージ耐量の向上
を見込むことができる。

【００５１】やはり先と同様、実際に比較をしてみた
所、製造パラメータや測定パラメータは同一として、55
0μm 厚の基板をそのまま用いてそこに作製したサージ
防護素子と、本発明により厚みを 100μm にまで薄層化
した部分に作り込んだサージ防護素子とでは、前者のサ
ージ耐量Ｉppが180A程度しかなかったのに対し、本発明
に従ったものでは430Aと、大幅な向上が認められてい
る。

【００５２】なお、先に少し制限電圧に関し述べたが、
これはブレークオーバ電圧Ｖboが、印加されるサージの
急峻度（dV／dt）により変調されたものと考えることも
できる。例えば10／1000μs で規格化されたときのブレ
ークオーバ電圧Ｖboが設計仕様値160Vである素子につい
て、サージの急峻度を0.6KV/μs から3.2KV/μs の間で
変化させた所、ブレークオーバ電圧は162Vから204Vにま
で変化した。これは、厚みが厚いと少数キャリアが第三
領域30から第二領域20に到達するのにサージの立ち上が
りに比べて時間が掛かり、直ぐにブレークオーバできな
いために初期のパンチスルーによる多数キャリア電流が
ひたすら増してゆき、基板厚み方向の電流抵抗積で素子
両端電圧が上がってしまうためであるが、例えばこのサ
ージ防護素子により保護されるべき外部回路の制限電圧
がその間の値であった場合、このサージ防護素子は安心
して使えないということになる。ブレークオーバ電流Ｉ
boもかなり大きく変わり、1A程度から4A程度にまで増加
し、これも望ましくない結果を招き兼ねない。しかし、
本発明によれば、制限電圧やブレークオーバ電流も薄層
化部分の厚みdsにより調整、制御可能となる。

【００５３】特に、上述のようにサージ急峻度の変化に
対し、サージ印加時のブレークオーバ電圧の上昇率が大
きい（変化の幅が大きい）のが問題であり、できればサ
ージ急峻度に依らず極力一定の値であることが望ましい
のであるが、本発明に従い基板厚を部分的に薄くした領
域に素子を作り込むと、その上昇率を大幅に低減させる
ことができる。なお、ブレークオーバ電流Ｉboが第一領
域10の厚みdsにより変更、調整可能となり得ると同様、
保持電流Ihも調整可能である。

【００５４】以下、本発明の他の実施形態につき説明す
るが、同一の符号は同様ないし同一でよい構成子を示
し、特に説明しないものは他で説明した所を援用できる
ものである。まず図６、７は、本発明半導体素子100 と
して同じくサージ防護素子を例に取り、本発明に従って
薄層化部分を作る時の他の実施形態を示している。図６
では、図２において凹部Ｕの形成されていたウエハ主面
とは反対側に凹部Ｕを形成した場合が示されており、図
７では両主面側に凹部Ｕを形成した場合が示されてい
る。もちろん、製作の都合や加工装置の都合、パッケー
ジングの都合等に併せて任意の形態を取ってよい。この
ことは、後述する実施形態を含め、他の種類の半導体素
子に本発明を適用する場合も同様である。

【００５５】また、図６，７では、それぞれの中で仮想
線で示しているように、両極性サージ吸収用サージ防護
素子100 を構成するために第五領域50を設ける場合に
も、これを複数の部分領域から構成して並設させ、か
つ、望ましくは対向する第三領域もそのようにした上
で、さらに平面的に見てこれら第三、第五領域30，50を
直交させた場合も示している。このようにすると、先掲
の公知文献中にも認められるように、基板内キャリア流
を均一化することができ、より安定な動作を見込むこと
ができる。

【００５６】図８の素子100 はこれまで述べてきたサー
ジ防護素子100 の少し異なる改変例であって、ここでは
第五領域50は第一領域10と同一の第一導電型で、望まし
くは少し高濃度の領域であり、直接に第一領域10に接触
する関係で設けられている。第一領域10の導電型と異な
る第二の導電型の第四領域40は第一導電型の第三領域30
と平面的に見て交差する関係で複数個に並設されている
（従って第三領域30もそうである）。これらの構造的特
徴は片極性用のサージ防護素子としての改良に寄与し、
後者の特徴はすでに述べたように基板内キャリア流を均
一化するためであるが、前者については下記の通りであ
る。

【００５７】この種の縦型サージ防護素子では、それが
正しい動作をしているときには、そのときの条件に応じ
た直流印加時のブレークオーバ電圧Ｖbo 以下の絶対値
電圧を持つサージには応答しない筈である。ところが、
第四領域40の側で第一領域10にオーミック接触する第二
電極E2を持たない素子構造では、第一、第二電極E1，E2
間に印加されたサージ電圧が直流印加時のブレークオー
バ電圧Ｖbo よりも絶対値で小さい範囲内にあるにもか
かわらず、時としてブレークオーバしてしまう誤動作を
起こすことがあった。

【００５８】つまり、第一領域10と第二領域20とにより
形成され、サージが印加された時に逆バイアスされるpn
接合には、通常、接合容量Cjが見込まれるので、第一、
第二電極E1，E2間に電圧立ち上がりの時間微分値がdV／
dtのサージが印加されると、この接合容量Cjを充電する
過渡的な電流として、iT＝（dV／dt）Cjなる変位電流iT
が流れる。この式における接合容量Cjは、サージ耐量を
十分大きく取るために各領域を面積的に大きくすると、
それに連れてかなり大きくなる場合が多く、例えば 100
pF程度からそれ以上の値になることも普通に考えられ
る。一方、種々のサージの性質や振舞いについては既に
従来からも詳しい考察、研究が多岐に亙って為されてお
り、その結果からすれば、例えば通信線路への雷サージ
の印加時等にあっては回路系への誘導ノイズ電圧値の波
高値こそ、よしんば低くても、サージの鋭さ（dV／dt）
としては 1KV／μS 程度位までの値が考えられる。従っ
て、これらの値を上式に代入すると明らかな通り、接合
容量を充電する過渡的な電流の値iTは 100mA程度になり
得、dV／dt値が大きくなればもっと大きくなる。

【００５９】一方で、本発明でも指向しているように、
高速動作の要求に応ずるため、第一領域10の厚みdsを薄
くして第四領域40と第二領域20との距離をかなり短く採
るように図ると、ブレークオーバ電流Ｉboの値を余り大
きく採れなくなる傾向が出てくることもあり、絶対的な
意味では製造パラメータによるばらつきも十分満足な程
に小さいとは言えないこと等から、ブレークオーバ電流
Ｉboの値が、上記の式で求められるサージ印加時のその
ときどきの変位電流値iTと対して変わらない程度に、な
いしはそれ以下にさえなることがある。

【００６０】こうしたことが複合的な要因となって、サ
ージの尖頭電圧値こそ、設計上のブレークオーバ電圧Ｖ
bo には至らない、従って特に吸収する必要もない「小
さなサージ」であるにもかかわらず、その立ち上がりが
極めて急峻で、電圧の時間微分値dV／dtがかなり高いサ
ージであると、素子をブレークオーバさせる現象を生じ
ることがある。図18の特性図上で言えば、そのような誤
動作が起きているときの実効的なブレークオーバ電圧Ｖ
bo は、当該特性図上に示されている値よりかなり小さ
い方（左側）に移行したに等価となる。

【００６１】これに対し、図８に示されているように、
第四領域40に電気的に接続している第二電極E2が、同時
にまた、第四領域40の近傍において望ましくは第一領域
と同じ導電型の第五領域50を介し第一領域10にも電気的
に導通していると、第一領域10と第二領域20とを逆バイ
アスする極性のサージが印加され、従って第一領域10と
第四領域40との少数キャリア注入接合が順バイアスされ
る関係となる時にも、当該接合に順方向電圧が印加され
てこれがターンオンする前に、第二電極E2からオーミッ
ク接触領域50を介し第一領域10中に当該第一領域10にと
っての多数キャリアを流し込むことができ、第一領域10
と第二領域20とで構成されるpn接合の接合容量Cjを速や
かに充電し得るようになり、もってdV／dt耐性が高めら
れる。第五領域50を第一領域10と同一導電型の高濃度領
域とするのは、ここでのオーミック接触特性を高めるた
めに望ましい配慮である。しかし、原理的には特に高濃
度である必要はなく、さらには第五領域50がなくて、第
二電極E2が直接に第一領域10に接触、導通する部分を持
っていても良い。

【００６２】もちろん、こうした接合容量充電のための
当初の第一領域10への多数キャリアの注入という現象
も、すでに説明した降伏現象の発生後ではその基本的な
動作自体に悪影響を及ぼさない。第一領域10と第三領域
30とがパンチスルーした後に上記した多数キャリアによ
る電流が増し、第四領域40の主として厚味方向（深さ方
向）の電圧降下が当該第四領域40と第一領域10との間の
少数キャリア注入接合の順方向電圧に等しくなるとこの
接合がオンとなり、そのときからは第一領域10にとって
の少数キャリアが第四領域40から注入され始めるため、
以降、すでに述べたメカニズムにより、素子の降伏から
ブレークオーバに至ることができるからである。また、
ブレークオーバした後は第一、第二電極E1，E2間の素子
電流の主電流通路は、第二電極E2と第一領域10とのオー
ミック接触領域（高濃度第五領域）50を介する経路では
なく、第三領域30と第四領域40を介する経路として確立
し、これは先掲の図２や図６，７に示したような、第五
領域50を有さない素子における状態とほぼ等価となる。

【００６３】なお、これまではパンチスルー型の従来素
子について述べてきたが、模式的に示される断面構造上
は図２，６，７及び８に示されている構造とほとんど変
わらなくても、本出願人の知見によれば、第二領域20や
第三領域30の厚さを厚くする等の外、各領域の幾何的パ
ラメータや不純物濃度パラメータ等を適当に選択する
と、降伏開始の当初のメカニズムには第一、第二領域1
0，20間の雪崩降伏やツェナ降伏を利用し、ブレークオ
ーバに関しては上記したパンチスルー型と同様の正帰還
メカニズムとなるサージ防護素子も作製できることも既
に分かっている。先にも少し述べたように、雪崩降伏や
ツェナ降伏は、一般に「ポイントフェノメノン（局所現
象）」と呼ばれている通り、降伏をし始める個所、ない
しは降伏後も電界の集中する個所が局所的になり易いが
ため、サージ耐量Ｉpp を大きく取るのが難しく、パン
チスルー型の素子に比べると不利である外、設計自由度
も小さく、製造パラメータに対する許容度も乏しい等、
やや劣った側面を見せる。しかし、そうした優劣の比較
をせず、本発明の趣旨からのみ考えるならば、初期降伏
現象に他のメカニズムを用いるサージ防護素子に対して
も、本発明は同様に適用することができ、薄層化した第
一領域10の厚みdsの如何に応じ、オン電圧Ｖon、サージ
耐量Ｉpp、ブレークオーバ電圧Ｖboないしブレークオー
バ電流Ｉbo、そして制限電圧等を調整、規定できる。

【００６４】さらに言えば、図９に示すように、断面構
造としては図２に示したサージ防護素子と同様であって
も、各領域10〜40の厚さや各領域の幾何的パラメータ、
不純物濃度パラメータ等を適当に選択し、特に第四領域
40を第一領域10の導電型と同一として、望ましくはさら
に高濃度不純物領域すると、ブレークオーバを伴わない
定電圧ダイオード100 も構成でき、この場合にも凹部Ｕ
の深さ、つまりは第一領域10の薄層化の結果である厚み
dsにより、オン抵抗ないしクランプ電圧を所望する値に
調整、規定でき、ひいては定電圧ダイオードとして通過
させ得る電流容量を調整することもできる。なお、高濃
度な第四領域40は必須ではなく、第二の電極E2は直接に
第一の領域10に導通していても良いし、初期降伏メカニ
ズムにパンチスルー以外の降伏メカニズムを採用するも
のにも適用可能である。

【００６５】図10は本発明を三端子サイリスタ100 に適
用した場合の構造例を示している。第一領域10と逆導電
型の第二領域20内に作り込まれ、第一領域10と同一導電
型の第三領域30にのみ接触する第二電極E2は主たる電流
通路の一端を形成し、これは図示の導電型関係ではいわ
ゆるアノード電極となるが、これとは別に第二領域20の
表面に接触する制御電極E3も第三の電極として設けら
れ、これがサイリスタとしての公知のゲート端子ないし
トリガ端子を構成している。第一領域10の対向する主面
には第一領域10とは逆導電型の第四領域40が備えられ、
これに第二電極E2が接触することにより、主電流通路の
他端としてのカソード電極が形成されている。

【００６６】こうしたサイリスタ100 の基本構造自体は
古くから周知であるので本書で詳しくは触れない。第三
電極E3に流れ込むトリガ電流によりターンオンして第
一、第二電極E1，E2間が導通するが、その特性図もサー
ジ防護素子に関して図18に示した特性に類似する。従っ
てまた、本発明の効果の及ぶ範囲も同様であり、意図的
に第一領域10を薄層化する厚みdsを調整することでオン
電圧、電流容量、ブレークオーバ電圧、ブレークオーバ
電流、保持電流等々を調整、規定できる。結果として第
一領域10の薄層化は高速動作化にも寄与する。

【００６７】図11は同様に本発明を適用したサイリスタ
100 であるが、カソード側第二電極E2は望ましくは第一
領域10と同一導電型でより高濃度不純物を含む第五領域
50を介し第一領域10にも導通していて、これにより、図
８に示して説明したサージ防護素子におけると同様の理
由により、初期応答特性を改善、安定化することができ
る。また、第四領域40が互いに複数個から構成され、望
ましくは第三領域30、ないし第二領域20と第三領域30の
組も互いに並設する関係で複数個設けられていれば、こ
れも既説の通り、ウエハ内キャリア流の均一化による動
作の安定化を増すのに寄与する。

【００６８】図12(A) にはDMOS素子に、図12(B) にはVM
OS素子に、それぞれ本発明を適用した実施例が示されて
いる。これらも断面構造それ自体は公知既存の構造で良
く、動作それ自体も周知の故に詳しくは述べない。両素
子をまとめて説明するに、第一領域10の導電型と異なる
導電型の第二領域20が図示の場合は左右に一つずつ二組
ある場合が示されていて、この第二領域20，20内にはそ
れぞれ第一導電型の二つの第三領域30，30が有り、その
表面にソースまたはドレイン電極を構成する第一電極E1
がそれぞれオーミック接触している。図中で上面側であ
る第一主面上にはゲート絶縁膜61を介して制御電極であ
るゲート電極E3が第三の電極として設けられ、これは第
三領域30の上面上から第二領域20の上面上を渡し越し、
第一領域表面に跨っている。本発明により薄層化された
第一領域10であるウエハ10の第二主面上に設けられてい
る第二電極E2はドレインまたはソース電極を構成し、良
好なオーミック接触を採るために望ましくは第一領域10
と同じ導電型で高濃度な第四領域40を介し、当該第一領
域10に導通している。通常、第一電極E1の方がソース電
極、第二電極E2がドレイン電極と呼ばれることが多い。

【００６９】このような構造ではゲート電極E3の下の第
二領域20の表面近傍部分が実効的なチャネル形成領域と
なり、ゲート電極に印加される電圧に応じ、ソース−ド
レイン間の導通状態が制御される。キャリア流（例えば
図示の各領域導電型関係では電子流）は最初は第一主面
に沿って横に流れるが、チャネル形成領域を越えると第
一領域10中をその厚み方向に流れ、望ましくは設けられ
ている第四領域40を経て第二電極E2に至る。従って、厚
み領域の寄生抵抗が支配的になり、ために本発明による
第一領域10の厚みdsの調整はその素子特性、例えばオン
抵抗を望ましい値範囲に調整でき、ひいては電流容量の
大容量化やオン電圧の低減化、高速動作化を生むことが
できる。従来のように、用いるウエハの厚みにより素子
特性が固定ないし制限されてしまったり、これを改善す
るためにエピタキシャル法等、面倒であるか高価に付く
作製工程を経ねばならない不都合がなくなる。

【００７０】実際、本出願人の実験例では、本発明に従
い第一領域10の厚みdsをエッチングにより 100μm にま
で低減させたこの種のMOSFETでは、厚みdoが 550μm の
ウエハをそのまま用いて作製した場合に比し、オン抵抗
を四分の一にまで低減でき、ゲート−ドレイン間電圧の
上昇もなく、電流容量も大幅に増し得る成功例が得られ
た。

【００７１】図13に示す本発明素子100 は、図12(A) に
示したDMOS素子において第四領域40の導電型を第一領域
10とは異なる導電型にしたことを除き、構造的には同様
である。しかし、第四領域40を第一領域10と異なる導電
型（望ましくは高濃度）にしたこの種の素子は、最近で
は周知のように、電界効果トランジスタの変形としてよ
りも、一般にバイポーラ動作に従うIGBT素子として認知
されている。こうした素子では第三領域30が一般にエミ
ッタと呼ばれ、第四領域40がコレクタと呼ばれる外、ゲ
ート電極E3の下の第二領域20は第一のベース領域、第一
領域10は第二のベース領域と呼ばれる。従ってまた、第
一電極E1はエミッタ電極、第二電極E2がコレクタ電極と
なり、第一のベース領域である第二領域20のゲート電極
下表面近傍部分が実効的なチャネル形成領域を構成す
る。

【００７２】動作それ自体も周知故に説明を省略する
が、本発明に従い第一領域10の厚みdsを任意の厚みに調
整できるようにすると、やはり主電流が主に流れる第一
領域厚み方向の寄生抵抗を所望の値にすることができ、
与えられた出発ウエハの厚みdoに支配されない。オン電
圧を上昇させることなく電流容量を増し、高速動作を実
現することができる。しかも、従来のようにエピタキシ
ャル基板を用いる場合に比し、物理的に薄層化する本発
明の手法では、コストを大幅に下げることができる外、
製造工程が簡単化するために歩留まりも向上するし生産
効率も上がる。

【００７３】特に、図13図示のIGBTの変形例である図14
図示の本発明半導体素子100 のように、第四領域40とは
別に第二電極E2が望ましくは高濃度で第一領域10と同一
導電型の第五領域50を介し第一領域に接触することで動
作初期の少数キャリア注入を伴う構造（いわゆるコレク
タショート型IGBT素子）では、単に第一領域10の厚みds
の減少に応じて寄生抵抗値を減らせるのみではなく、コ
レクタ領域40から注入されてゲート電極下の第一ベース
領域20に至る動作初期における少数キャリア流をより早
く当該第一ベース領域20に到達させ、動作の開始を早
め、ひいては高速動作下における大電流容量化、低オン
電圧化を果たすことができる。

【００７４】これまで述べてきた如何なる種類の半導体
素子を作製する時にも、また、本発明の趣旨に即しさら
に他の種類の半導体素子を作製する時にも、凹部Ｕのあ
る一つの薄層化部分には必ずしも一つの半導体素子を作
製せねばならない必然性はなく、むしろ、幾つかの素子
をまとめて作製することの方が多くなると思われる。図
15はそのような場合における概念構造を示している。つ
まり、一つの単位素子101 というものを考えて、これを
複数個、同一の薄層化部分に並設、集積するのである。
図示の例では、それぞれの単位素子101 は第一領域10を
共通とし、それぞれ第一の主面側に第二領域20とその中
に形成された第三領域30、反対側の主面側にこれも共通
の第四領域40を持つ半導体素子、例えば図２に示したサ
ージ防護素子と同様の構造である素子が例示されている
が、共通になっている第四領域40を個別に形成しても良
い外、既述してきた他の素子構造が組み込まれていても
良い。

【００７５】このような構造では、第一領域10の厚みds
の薄層化の程度に応じ、これまで述べてきた種々の所望
する素子特性を調整、規定できるに加え、特に多回線用
サージ防護素子を一つのモジュールとして組む場合等に
有効なことに、隣接する半導体素子に相互作用を見込ま
せて同時動作性を高めたり、逆に相互作用を低減させて
それぞれになるべく完全な独立な動作としたいときに、
第一領域10の厚みdsの調整を利用することができる。

【００７６】例えば、線路L1，L2を有する平衡伝送線路
が有り、これら各線路と接地との間に図２に即して示し
たようなサージ防護素子をそれぞれ設ける場合、コモン
モードサージの印加時にはそれらのサージ防護素子がな
るべく同時に動作しないと、一方のサージ防護素子がオ
ンとなった瞬間にノーマルモードサージが生じ、その電
圧値が被保護回路で許容されている対接地間耐電圧を上
回る場合がある。そこで、こうした場合には、図15に示
されているように単位素子101 として図２に示した素子
を同一の薄層化部分に接続すべき線路数に応じて必要個
数、並設して作り、それら各素子の各領域の製作パラメ
ータ等をなるべく同じになるようにした上で、さらに、
隣接するサージ防護素子同士の間の横方向距離dx（例え
ば第二領域20，20間の距離dx）に比し、主たる電流の縦
方向通路長（薄層化部分を厚み方向に流れる電流通路
長）、例えば第二領域30と第四領域40間の距離dvを第二
の厚みdsの調整により長くすると、これら隣接素子は互
いに相互作用を及ぼし得るようになり、一方が例えば降
伏動作開始からブレークオーバ動作を生起しようとした
場合、他方もこれに連られて動作を開始しようとする効
果が生じ、同時動作性を満足することができる。

【００７７】しかし、これを逆に言えば、相互作用によ
り隣の素子の動作の影響を受けてはまずい素子の場合に
は、隣接する素子間距離dxよりも薄層化部分厚み方向に
流れる縦方向の主たる電流通路長dvが短くなるよう、半
導体ウエハないし第一領域10の厚みdsを調整すること
で、隣接する素子同志の間でも動作の独立性を確保する
ことができることを意味する。

【００７８】なお、図15では断面で見て主面と平行な一
方向に単位半導体素子101 がｎ個並列されている状態し
か示していないが、当然のことながら、主面と平行な面
内にあって図示の並設方向と直交する方向にもさらにｍ
個の素子を並設することができる。また、加工が終了
し、最終的にモジュール化する等して製品として出庫す
る過程では、パッケージの他の構造部分が半導体素子構
築部分を機械的に支え得るため、最早半導体ウエハ10の
厚みdoによる機械的支持強度も不要となることもあり、
そうした場合には厚みdsにまで薄層化した部分のみをダ
イシングその他の適当なる手法でいわゆるチップとして
切り出し、切り出したものをモジュールないし他の支持
構造に搭載して良い。これは最終製品自体を薄型化する
ことにもなる。もちろん、既に述べたように、一つのウ
エハには複数個の凹部を形成して良く、当然、これら複
数個の凹部の各々に作り込まれた一つまたは複数個の素
子ごとにそれらを切り出して用いることができる。

【００７９】図16は、本発明を適用する上で望ましい少
し細かな改変例を示している。図示した半導体素子100
は、構造的にはこれまで述べてきた種々の半導体素子で
あって、第一領域10を挟み第一主面側に第二領域20とそ
の中に形成された第三領域30を有し、他面側に第四領域
40（複数個となっているが一つでもよい）と、第二電極
E2を第一領域10にオーミック接触させる第五領域を有し
ているような構造のものが例示されている。

【００８０】まず、第二領域20は第三領域30の下面の角
部近傍で局部的に厚くなった領域を有している。これ
は、例えばパンチスルー型のサージ防護素子を構成する
場合やサイリスタやMOSFET類を構築する場合、局所的な
電界集中により不測にも第三領域30の下面角部近傍で雪
崩降伏が生ずるのを防ぐ効果がある。また、図示のよう
に、第二領域が第一主面側にも設けられた凹部Ｕの側面
にも沿って設けられていることも、このような電界の局
所集中を防ぐに効果があるため、耐電圧向上効果を招け
るし、熱放散の均質化によって素子の発熱を低減し、安
定な動作と大電流容量化を生む上で有効である。

【００８１】例えば第二電極E2の第一領域10に対する良
好なオーミック接触を採らせるために設けられている第
五領域50が、図示のように、凹部Ｕの下面（底面）のみ
ならず、側面にも沿って設けられているようにすると、
より低抵抗なオーミック接触が測れ、また、熱放散等も
均質になって、素子の発熱を低減し、上述と同様、より
安定な動作と大電流容量化を果たすこと等もできる。

【００８２】本発明はまた、別な観点から考慮すること
もできる。つまり、この種の半導体産業では、経済効率
も無視し得ない要因になる。従って、工程数の増加も本
来は望ましくない。もちろん、工程数の増加、それに伴
うコスト増をある程度無視しても、より性能の良い素子
を得たいとするならば、上述してきた本発明は遺憾なく
適用でき、増加した薄層化工程において薄層化部分の厚
みdsを必要な程度に薄くすることだけを考えればよい。
しかし、素子の性能を少なくとも維持し、望ましくはさ
らに改善しながらなお、経済効率を少なくとも下げず、
望ましくは上げようとするならば、薄層化部分の厚みds
の上限、すなわち、少なくともそれ以下の厚みにまでは
薄くせねばならないとする値も定義できる。換言すれ
ば、その条件を満たせば、工程数増加の不利を補って余
りあり、のみならず、素子特性の改善効果を伴いながら
の経済効果の更なる上昇をも図ることができる。

【００８３】例えば、図２及び図６〜８に図示したサー
ジ防護素子に即して説明すると、出発ウエハに対する工
程として、本発明によるウエハの薄層化工程を含まない
従来における全製造工程は、主として、 1)第四領域40の形成 2)第二領域20の形成 3)第三領域30の形成 4)コンタクトホールの形成 5)電極E1，E2の形成の全五工程となる。これに対し、本発明によるウエハの
薄層化工程が加わると全工程数は六工程になる。

【００８４】つまり、従来例に比し、本発明を採用した
がための製造工程増加率δは、この場合はδ＝(6/5)=1.
2 となる。ならば逆に、素子性能が 1.2倍になる薄層化
の程度がどうかと考えるならば、例えば図５によれば、
500μm 厚のウエハを用いて薄層化することなくそのま
ま作製した場合のサージ防護素子100 のサージ耐量Ｉpp
（約160A）がその 1.2倍（約190A）になる厚みは略々 4
60μm である。オン電圧Ｖonの向上効果でも同様で、そ
の厚み以下では性能が 1.2倍以上、つまりはオン電圧Ｖ
onがその逆数の 5/6倍（0.8333倍）以上にまで低減して
いる。

【００８５】と言うことは、この二つの素子パラメータ
Ｉpp、Ｖonで素子設計する場合、本発明を適用した素子
が、従来手法で作製された素子と少なくとも同様の性能
を維持し、望ましくは更なる性能向上効果を期待すると
の要請がなされた時でも、少なくともまず、本発明によ
り薄層化部分の厚みdsを 460/500倍以下とすると、同等
性能素子における単位素子あたりの素子面積の方は本発
明により 5/6倍以下にすることができ、一枚のウエハか
らの収率は逆に高めることができる。

【００８６】この考えを推し進めて、本発明で対象とし
ているどの半導体素子においても必ず収量の増加が見込
まれ、かつ、必ず性能の向上効果が見込まれるという条
件を満たすための薄層化部分の厚みdsの上限を規定する
ならば、元のウエハの第一の厚みdoと既述の製造工程増
加率δとに対し、（ds／do）＜（１／δ）・・・・ (1) なる関係を満たす厚み以下とすれば一般的な指標とな
り、設計上、十分に使える限定となる。例えば、上記の
例のように厚みdsをウエハの元の厚みdo=500μm の0.92
倍の 460μm にしただけで、製造工程数δ=1.2の増加を
埋め合わせできる場合もあるが、上記の (1)式に従う
と、δの逆数は約0.8333となるので、これに従うなら
ば、規定される厚みdsの上限値は約416.67μm となる。
従って当然ではあるが、この一般的に有用な式(1) に従
えば、製造工程数が増しても、それを完全に補い、製造
される素子の更なる性能向上と更なる収量増加が見込ま
れ、経済効果としても望ましい結果を得れる。例えば上
記の例では、(1)式で規定される上限値 417μm 程度に
まで薄くするとサージ耐量Ｉppは230Aに迫ろうとする
し、オン電圧は直流2A印加時で4V近くにまで低下する。

【００８７】もっとも、特にオン電圧の変化、それに伴
う他のパラメータの変化等は、薄層化部分の厚みdsが薄
くなるに連れ、厚みに対し自乗の関係で利いて来るの
で、理論的には上記の (1)式は、（ds／do)²＜（１／δ）・・・・ (1)’ と限定し直すことも提案でき、これは、本発明の効果を
生み得るより確実な限定事項となる。が、上述した実例
からも分かる通り、実際には上記 (1)式の上限限定で
も、一般設計指標として十分に実効がある。

【００８８】もちろん、素子面積の減少は素子接合容量
の減少を生むから、回路に対する容量負荷も小さくなる
し、薄層化部分の厚みdsが薄くなればサージ印加時のブ
レークオーバ電圧も小さくなる等、他の素子パラメータ
の改善もを招き得、商品価値を大いに上げることができ
る。

【００８９】

【発明の効果】本発明によると、これまでは用いる半導
体ウエハの厚みにより素子特性が相当程度、一義的に決
められてしまっていた所、簡単に採用し得る機械的ない
し物理的な手法で素子を作製する領域部分の厚みを調整
し、薄層化することで、所望の素子特性を高い信頼性、
再現性を持って得ることができる。素子を構成する各領
域の物性パラメータや加工パラメータ等は同一にして
も、素子を作り込む前の薄層化の程度により、互いに素
子特性の異なる素子を作製することもできる。さらに、
従来の一部の素子において採られていたような、高価な
エピタキシャル薄膜作製工程等も不要にし得る。また、
素子作製領域は薄くしても、加工時に必要となる機械強
度は、薄層化しなかった部分に任せることができる。経
済効果を重視した場合にも、本発明によると収率増加効
果を上げ、その上での素子特性向上効果をも期待でき
る。

【図面の簡単な説明】

【図１】本発明の基本的実施形態の概略構成図である。

【図２】本発明の具体的実施形態の第一例としてのサー
ジ防護素子における概略構成図である。

【図３】サージ防護素子を作製する基板ウエハの厚みと
オン電圧Ｖonとの関係例を示す特性図である。

【図４】サージ防護素子を作製する基板ウエハの厚みと
ブレークオーバ電圧Vboとの関係例を示す特性図であ
る。

【図５】サージ防護素子を作成する基板ウエハの厚みと
サージ耐量Ｉppとの関係例を示す特性図である。

【図６】図２に示した本発明実施形態の一つであるサー
ジ防護素子の第一の変形例の概略構成図である。

【図７】図２に示した本発明実施形態の一つであるサー
ジ防護素子の第二の変形例の概略構成図である。

【図８】図２に示した本発明実施形態の一つであるサー
ジ防護素子の第三の変形例の概略構成図である。

【図９】本発明を定電圧ダイオードに適用した場合の概
略構成図である。

【図１０】本発明を三端子サイリスタに適用した場合の
概略構成図である。

【図１１】本発明を三端子サイリスタに適用した場合の
さらに他の構成例の概略構成図である。

【図１２】図12(A) は本発明をDMOS素子に、また図12
(B) は本発明をVMOS素子に、それぞれ適用した場合の概
略構成図である。

【図１３】本発明をIGBT素子に適用した場合の概略構成
図である。

【図１４】本発明をコレクタショート型IGBT素子に適用
した場合の概略構成図である。

【図１５】本発明により薄層化された領域に複数の素子
を作り込む場合の概略構成図である。

【図１６】本発明に従って構成される半導体素子の細か
な改変例を説明するための概略構成図である。

【図１７】従来から提供されている一般的なサージ防護
素子の基本構成の概略構成図である。

【図１８】図17に示すサージ防護素子の代表的な電流対
電圧特性図である。

【符号の説明】

10 第一領域， 20 第二領域， 30 第三領域， 40 第四領域， 50 第五領域 61 ゲート絶縁膜， 100 本発明により作製される半導体素子， 101 同一領域に複数個作製された場合の個々の単位半導
体素子， E1 第一の電極， E2 第二の電極， E3 第三の電極，Ｕ凹部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６５２Ｈ０１Ｌ 29/78 ６５５Ａ６５３ 29/90 Ｓ６５５ 29/74 ＦＡ 29/861 Ｃ 29/90 Ｚ (72)発明者吉原弘章神奈川県相模原市宮下１丁目１番12号株式会社オプトテクノ内 (72)発明者林豊茨城県つくば市梅園２−３−10 Ｆターム(参考） 5F005 AA02 AB02 AF01 AF02 BA02 BB01 EA02 GA01

Claims

【特許請求の範囲】

【請求項１】半導体ウエハの内部を該半導体ウエハの互
いに対向する第一、第二の主面に抜けるように主たる電
流を流す半導体素子であって；加工時に必要な機械強度
を確保するための第一の厚みを有する半導体ウエハの第
一または第二の主面、あるいは第一、第二の双方の主面
に凹部が設けられることで該第一の厚みよりも薄い第二
の厚みとなっている半導体ウエハの薄層化部分に作り込
まれ；該薄層化部分における該第二の厚みが、該半導体
素子に要求される素子特性を満たす寸法となっているこ
と；を特徴とする半導体素子。
【請求項２】請求項１記載の半導体素子であって；該
半導体素子は、上記薄層化部分の上記第一の主面側に第
一の電極を、上記第二の主面側に第二の電極を有し、該
第一、第二の電極間で該薄層化部分を介し、印加された
サージを該第一、第二の主面に抜けるように流れる上記
主たる電流として放流するサージ防護素子であって；該
薄層化部分における上記第二の厚みは、該サージ防護素
子のオン電圧、サージ耐量、ブレークオーバ電圧、ブレ
ークオーバ電流、保持電流、制限電圧のどれか一つまた
は幾つか、あるいは全てを所望の値にする厚みとなって
いること；を特徴とする半導体素子。
【請求項３】請求項２記載の半導体素子であって；上
記薄層化部分の上記第一の主面側には、該薄層化部分を
第一導電型の第一の領域として該第一の領域の該第一の
導電型とは異なる導電型の第二の領域と、該第二の領域
内にあって該第二の領域に対し少数キャリアを注入し得
る第三の領域とが形成され；上記第一の電極は該第二の
領域の露呈表面と第三の領域の露呈表面に接触している
一方；該薄層化部分の上記第二の主面側には第一の領域
と異なる導電型の第四の領域が形成され；該第四の領域
の露呈表面に上記第二の電極が接触していて；上記第一
領域の導電型に応じ、該第一、第二の電極のいずれか一
方が正となる極性のサージのみを吸収の対象とするこ
と；を特徴とする半導体素子。
【請求項４】請求項３記載の半導体素子であって；上
記第二の電極は、上記第一の領域にも直接に、または上
記第一の導電型で高濃度な第五の領域を介し導通してい
ること；を特徴とする半導体素子。
【請求項５】請求項２記載の半導体素子であって；上
記薄層化部分の上記第一の主面側には、該薄層化部分を
第一導電型の第一の領域として該第一の領域の該第一の
導電型とは異なる導電型の第二の領域と、該第二の領域
内にあって該第二の領域と整流性の接合を形成する第三
の領域とが形成され；上記第一の電極は該第二の領域の
露呈表面と第三の領域の露呈表面に接触している一方；
該薄層化部分の上記第二の主面側には、第一の領域と異
なる導電型の第四の領域と、該第四の領域内にあって該
第四の領域と整流性の接合を形成する第五の領域とが形
成され；上記第二の電極は上記第四の領域の露呈表面と
該第五の領域の露呈表面に接触していると共に；上記第
二の領域と上記第四の領域、上記第三の領域と上記第五
の領域は、寸法的にも物性的にも同等の領域となってお
り；上記第一、第二の電極にいずれの極性のサージが印
加されたときにも該サージを吸収の対象とすること；を
特徴とする半導体素子。
【請求項６】請求項１記載の半導体素子であって；該
半導体素子は、上記薄層化部分の上記第一の主面側にア
ノード電極またはカソード電極である第一の電極を、上
記第二の主面側にカソード電極またはアノード電極であ
る第二の電極を有し、該第一、第二の電極間に印加され
る逆バイアス電圧が予め定められた大きさを越えると導
通し、該薄層化部分を介し、該第一、第二の主面に抜け
るように主たる電流を流す定電圧ダイオードであって；
該薄層化部分における上記第二の厚みは、オン抵抗を所
望する値にまで低減するのに必要な厚みとなっているこ
と；を特徴とする半導体素子。
【請求項７】請求項６記載の半導体素子であって；上
記薄層化部分の上記第一の主面側には、該薄層化部分を
第一導電型の第一の領域として該第一の領域の該第一の
導電型とは異なる導電型の第二の領域と、該第二の領域
内にあって該第二の領域に対し対し少数キャリアを注入
し得る第三の領域とが形成され；上記第一の電極は該第
二の領域の露呈表面と第三の領域の露呈表面に接触して
いる一方；上記第二の電極は直接に、または該薄層化部
分の上記第二の主面側に形成された上記第一の導電型で
高濃度な第四の領域を介し上記第一の領域に導通してい
ること；を特徴とする半導体素子。
【請求項８】請求項１記載の半導体素子であって；該
半導体素子は、上記薄層化部分の上記第一の主面側にア
ノード電極またはカソード電極である第一の電極を、上
記第二の主面側にカソード電極またはアノード電極であ
る第二の電極を有し、該第一、第二の電極とは別途に設
けられた第三の電極であるゲート電極またはトリガ電極
に流れ込むトリガ電流が予め定められた大きさ以上にな
るとターンオンして該第一、第二の電極間が導通し、該
第一、第二電極間で該薄層化部分を介し、該第一、第二
の主面に抜けるように上記主たる電流を流す三端子サイ
リスタであって;該薄層化部分における上記第二の厚み
は、該三端子サイリスタのオン電圧、電流容量、ブレー
クオーバ電圧、ブレークオーバ電流、保持電流のどれか
一つまたは幾つか、あるいは全てを所望の値にする厚み
となっていること；を特徴とする半導体素子。
【請求項９】請求項８記載の半導体素子であって；上
記薄層化部分の上記第一の主面側には、該薄層化部分を
第一導電型の第一の領域として該第一の領域の該第一の
導電型とは異なる導電型の第二の領域と、該第二の領域
内にあって該第二の領域と整流性の接合を形成する第三
の領域とが形成され；上記第一の電極は該第三の領域の
露呈表面に、上記第三の電極は上記第二の領域の露呈表
面に接触している一方；該薄層化部分の上記第二の主面
側には第一の領域と異なる導電型の第四の領域が形成さ
れ；該第四の領域の露呈表面に上記第二の電極が接触し
ていること；を特徴とする半導体素子。
【請求項１０】請求項９記載の半導体素子であって；
上記第二の電極は上記第一の領域にも直接に、または上
記第一の導電型で高濃度な第五の領域を介し導通してい
ること；を特徴とする半導体素子。
【請求項１１】請求項１記載の半導体素子であって；
該半導体素子は、上記薄層化部分の上記第一の主面側に
ソース電極またはドレイン電極である第一の電極を、上
記第二の主面側にドレイン電極またはソース電極である
第二の電極を有し、該第一の主面または第二の主面上に
ゲート絶縁膜を介し該第一、第二の電極とは別途に設け
られた第三の電極であるゲート電極に印加されるゲート
電圧により選択的に導通すると、該第一、第二の電極間
で該薄層化部分を介し、該第一、第二の主面に抜けるよ
うに上記主たる電流を流すDMOS素子またはVMOS素子であ
って；該薄層化部分における上記第二の厚みは、該DMOS
素子またはVMOS素子のオン抵抗ないしオン電圧を必要な
値に低減させる厚みとなっていること；を特徴とする半
導体素子。
【請求項１２】請求項11記載の半導体素子であって；
上記薄層化部分の上記第一の主面側には、該薄層化部分
を第一導電型の第一の領域として該第一の領域の該第一
の導電型とは異なる導電型の第二の領域と、該第二の領
域内にあって該第一の導電型の第三の領域とが形成さ
れ；上記第一の電極は該第三の領域の露呈表面に接触し
ている一方；上記ゲート電極は上記第三の領域の一部と
上記第一の領域の一部とに跨るように上記第二の領域の
上方に上記ゲート絶縁膜を介して位置し、該ゲート電極
の下の上記第二の領域の一部がチャネル形成領域となっ
ていると共に；上記第二の電極は上記第一の領域に対し
直接に、または上記第一の導電型で高濃度な第四の領域
を介し導通していること；を特徴とする半導体素子。
【請求項１３】請求項１記載の半導体素子であって；
該半導体素子は、上記薄層化部分の上記第一の主面側に
エミッタ電極またはコレクタ電極である第一の電極を、
上記第二の主面側にコレクタ電極またはエミッタ電極で
ある第二の電極を有し、該第一の主面または第二の主面
上にゲート絶縁膜を介し該第一、第二の電極とは別途に
設けられた第三電極であるゲート電極に印加されるゲー
ト電圧により選択的に導通すると該第一、第二の電極間
で該薄層化部分を介し、該第一、第二の主面に抜けるよ
うに上記主たる電流を流すIGBT素子であって；該薄層化
部分における上記第二の厚みは、該IGBT素子のオン抵抗
ないしオン電圧を必要な値に低減させる厚みとなってい
ること；を特徴とする半導体素子。
【請求項１４】請求項13記載の半導体素子であって；
上記薄層化部分の上記第一の主面側には、該薄層化部分
を第一導電型の第一の領域として該第一の領域の該第一
の導電型とは異なる導電型の第二の領域と、該第二の領
域内にあって該第一の導電型の第三の領域とが形成さ
れ；上記第一の電極は該第三の領域の露呈表面に接触し
ている一方；上記ゲート電極は上記第三の領域の一部と
上記第一の領域の一部とに跨るように上記第二の領域の
上方に上記ゲート絶縁膜を介して位置し、該ゲート電極
の下の上記第二の領域の一部がチャネル形成領域となっ
ていると共に；上記第二の電極は上記第一の領域に対し
上記第一の導電型とは異なる導電型で高濃度な第四の領
域を介し導通していること；を特徴とする半導体素子。
【請求項１５】請求項１記載の半導体素子であって；
該半導体素子は、上記薄層化部分の上記第一の主面側に
エミッタ電極またはコレクタ電極である第一の電極を、
上記第二の主面側にコレクタ電極またはエミッタ電極で
ある第二の電極を有し、該第一の主面または第二の主面
上にゲート絶縁膜を介し該第一、第二の電極とは別途に
設けられた第三電極であるゲート電極に印加されるゲー
ト電圧により選択的に導通すると該第一、第二の電極間
で該薄層化部分を介し、該第一、第二の主面に抜けるよ
うに上記主たる電流を流すIGBT素子であって；該薄層化
部分における上記第二の厚みは、該IGBT素子にあって上
記コレクタ電極に接触するコレクタ領域から注入され、
上記ゲート電極の下で上記薄層化部分中に設けられてい
るベース領域にまで到達する少数キャリアの該到達時間
を所望する値に規定する厚みとなっていること；を特徴
とする半導体素子。
【請求項１６】請求項15記載の半導体素子であって；
上記薄層化部分の上記第一の主面側には、該薄層化部分
を第一導電型の第一の領域として該第一の領域の該第一
の導電型とは異なる導電型の第二の領域と、該第二の領
域内にあって該第一の導電型の第三の領域とが形成さ
れ；上記第一の電極は該第三の領域の露呈表面に接触し
ている一方；上記ゲート電極は上記第三の領域の一部と
上記第一の領域の一部とに跨るように上記第二の領域の
上方に上記ゲート絶縁膜を介して位置し、該ゲート電極
の下の上記第二の領域の一部がチャネル形成領域となっ
ていると共に；上記第二の電極は上記薄層化部分の上記
第二の主面側に設けられた上記第一の導電型とは異なる
導電型で高濃度な第四の領域の露呈表面に接触すると同
時に該第一の領域に対し直接に、または第一の導電型で
高濃度な第五の領域を介し導通していること；を特徴と
する半導体素子。
【請求項１７】半導体ウエハの内部を該半導体ウエハの
互いに対向する第一、第二の主面に抜けるように主たる
電流を流す半導体素子の製造方法であって；第一、第二
の主面間の寸法である第一の厚みを有する半導体ウエハ
の一部を該第一の厚みより薄い第二の厚みに薄層化して
薄層化部分を形成する薄層化工程を経た後、該薄層化部
分に該半導体素子を作り込むようにすると共に；該半導
体素子を作り込む前の上記薄層化工程において形成され
る該薄層化部分における該第二の厚みは、その後に該薄
層化部分に作り込まれる該半導体素子に要求される素子
特性を満たす寸法とすること；を特徴とする半導体素子
の製造方法。
【請求項１８】半導体ウエハの内部を該半導体ウエハの
互いに対向する第一、第二の主面に抜けるように主たる
電流を流す半導体素子の製造方法であって；第一、第二
の主面間の寸法である第一の厚みを有する半導体ウエハ
の一部を該第一の厚みより薄い第二の厚みに薄層化して
薄層化部分を形成する薄層化工程を経た後、該薄層化部
分に該半導体素子を作り込むようにすると共に；該半導
体素子を作り込む前の上記薄層化工程において形成され
る該薄層化部分における該第二の厚みを変更、調整する
ことで、その後に該薄層化部分に作り込まれる該半導体
素子の素子特性を予め変更、調整すること；を特徴とす
る半導体素子の製造方法。
【請求項１９】半導体ウエハの内部を該半導体ウエハの
互いに対向する第一、第二の主面に抜けるように主たる
電流を流す半導体素子の製造方法であって；第一、第二
の主面間の寸法である第一の厚みを有する半導体ウエハ
の一部を該第一の厚みより薄い第二の厚みに薄層化して
薄層化部分を形成する薄層化工程を経た後、該薄層化部
分に該半導体素子を作り込むようにすると共に；上記第
二の厚みをds、上記第一の厚みをdoとし、また、上記薄
層化工程を有することで増加した全製造工程数を薄層化
しない場合の全製造工程数で除した値を工程増加率δと
したとき、該第二の厚みdsを、（ds／do）＜（１／δ）
を満たす厚み以下とすること；を特徴とする半導体素子
の製造方法。
【請求項２０】請求項17または18記載の半導体素子の
製造方法であって；上記第二の厚みをds、上記第一の厚
みをdoとし、また、上記薄層化工程を有することで増加
した全製造工程数を薄層化しない場合の全製造工程数で
除した値を工程増加率δとしたとき、該第二の厚みds
を、（ds／do）＜（１／δ）を満たす厚み以下とする条
件も満たすこと；を特徴とする半導体素子の製造方法。
【請求項２１】半導体ウエハの内部を該半導体ウエハの
互いに対向する第一、第二の主面に抜けるように主たる
電流を流す半導体素子の製造方法であって；第一、第二
の主面間の寸法である第一の厚みを有する半導体ウエハ
の一部を該第一の厚みより薄い第二の厚みに薄層化して
薄層化部分を形成する薄層化工程を経た後、該薄層化部
分に該半導体素子を作り込むようにすると共に；上記第
二の厚みをds、上記第一の厚みをdoとし、また、上記薄
層化工程を有することで増加した全製造工程数を薄層化
しない場合の全製造工程数で除した値を工程増加率δと
したとき、該第二の厚みdsを、（ds／do)²＜（１／δ）
を満たす厚み以下とすること；を特徴とする半導体素子
の製造方法。
【請求項２２】請求項17または18記載の半導体素子の
製造方法であって；上記第二の厚みをds、上記第一の厚
みをdoとし、また、上記薄層化工程を有することで増加
した全製造工程数を薄層化しない場合の全製造工程数で
除した値を工程増加率δとしたとき、該第二の厚みds
を、（ds／do)²＜（１／δ）を満たす厚み以下とする条
件も満たすこと；を特徴とする半導体素子の製造方法。
【請求項２３】請求項17，18，19，20，21または22記
載の半導体素子の製造方法であって；上記半導体ウエハ
の薄層化は、上記半導体ウエハに対しエッチングを施
し、上記第一、第二の主面の一方または双方の側に凹部
を形成することでなすこと；を特徴とする半導体素子の
製造方法。
【請求項２４】請求項17，18，19，20，21または22記
載の半導体素子の製造方法であって；上記薄層化部分に
は上記半導体素子を複数個、互いに並設の関係で作り込
むこと；を特徴とする半導体素子の製造方法。
【請求項２５】請求項24記載の半導体素子の製造方法
であって；上記薄層化部分に上記複数個の半導体素子を
作り込んだ後、該複数個の半導体素子を有する該薄層化
部分を切り出して用いること；を特徴とする半導体素子
の製造方法。
【請求項２６】請求項24記載の半導体素子の製造方法
であって；上記薄層化部分に作り込まれた上記複数個の
半導体素子の隣接するもの同士の横方向間隔よりも該薄
層化部分を厚み方向に流れる主たる電流の電流通路長が
長くなるように上記第二の厚みを設定し、該隣接する半
導体素子同士に相互作用を起こすようにすること；を特
徴とする半導体素子の製造方法。
【請求項２７】請求項24記載の半導体素子の製造方法
であって；上記薄層化部分に作り込まれた上記複数個の
半導体素子の隣接するもの同士の横方向間隔よりも該薄
層化部分を厚み方向に流れる主たる電流の電流通路長が
短くなるように上記第二の厚みを設定し、該隣接する半
導体素子同士の間に相互作用が起きないようにするこ
と；を特徴とする半導体素子の製造方法。
【請求項２８】請求項17，18，19，20，21または22記
載の半導体素子の製造方法であって；該半導体素子が、
上記薄層化部分の上記第一の主面側に第一の電極を、上
記第二の主面側に第二の電極を有し、該第一、第二の電
極間で該薄層化部分を介し、印加されたサージを該第
一、第二の主面に抜けるように流れる上記主たる電流と
して吸収するサージ防護素子である場合；上記薄層化部
分の厚みを、該サージ防護素子のオン電圧、サージ耐
量、ブレークオーバ電圧、ブレークオーバ電流、保持電
流、制限電圧のどれか一つまたは幾つか、あるいは全て
を所望の値にする厚みとすること；を特徴とする半導体
素子の製造方法。
【請求項２９】請求項17，18，19，20，21または22記
載の半導体素子の製造方法であって；該半導体素子が、
上記薄層化部分の上記第一の主面側にアノード電極また
はカソード電極である第一の電極を、上記第二の主面側
にカソード電極またはアノード電極である第二の電極を
有し、該第一、第二の電極間に印加される逆バイアス電
圧が予め定められた大きさを越えると導通し、該薄層化
部分を介し、該第一、第二の主面に抜けるように主たる
電流を流す定電圧ダイオードである場合；上記薄層化部
分の厚みは、オン抵抗を所望する値にまで低減するのに
必要な厚みとなっていること；を特徴とする半導体素子
の製造方法。
【請求項３０】請求項17，18，19，20，21または22記
載の半導体素子の製造方法であって；該半導体素子が、
上記薄層化部分の上記第一の主面側にアノード電極また
はカソード電極である第一の電極を、上記第二の主面側
にカソード電極またはアノード電極である第二の電極を
有し、該第一、第二の電極とは別途に設けられた第三電
極であるゲート電極またはトリガ電極に流れ込むトリガ
電流が予め定められた大きさ以上になるとターンオンし
て該第一、第二の電極間が導通し、該第一、第二電極間
で該薄層化部分を介し、該第一、第二の主面に抜けるよ
うに上記主たる電流を流す三端子サイリスタである場
合；上記薄層化部分の厚みは、該サイリスタのオン電
圧、電流容量、ブレークオーバ電圧、ブレークオーバ電
流、保持電流のどれか一つまたは幾つか、あるいは全て
を所望の値にする厚みとなっていること；を特徴とする
半導体素子の製造方法。
【請求項３１】請求項17，18，19，20，21または22記
載の半導体素子の製造方法であって；該半導体素子が、
上記薄層化部分の上記第一の主面側にソース電極または
ドレイン電極である第一の電極を、上記第二の主面側に
ドレイン電極またはソース電極である第二電極を有し、
該第一の主面または第二の主面上にゲート絶縁膜を介し
該第一、第二の電極とは別途に設けられた第三電極であ
るゲート電極に印加されるゲート電圧により選択的に導
通すると該第一、第二電極間で該薄層化部分を介し、該
第一、第二の主面に抜けるように上記主たる電流を流す
DMOS素子またはVMOS素子である場合；上記薄層化部分の
厚みは、該DMOS素子またはVMOS素子のオン抵抗ないしオ
ン電圧を必要な値に低減させる厚みとなっていること；
を特徴とする半導体素子の製造方法。
【請求項３２】請求項17，18，19，20，21または22記
載の半導体素子の製造方法であって；該半導体素子が、
上記薄層化部分の上記第一の主面側にエミッタ電極また
はコレクタ電極である第一の電極を、上記第二の主面側
にコレクタ電極またはエミッタ電極である第二の電極を
有し、該第一の主面または第二の主面上にゲート絶縁膜
を介し該第一、第二の電極とは別途に設けられた第三電
極であるゲート電極に印加されるゲート電圧により選択
的に導通すると該第一、第二の電極間で該薄層化部分を
介し、該第一、第二の主面に抜けるように上記主たる電
流を流すIGBT素子である場合；上記薄層化部分の厚み
は、該IGBT素子のオン抵抗ないしオン電圧を必要な値に
低減させる厚みとなっていること；を特徴とする半導体
素子の製造方法。
【請求項３３】請求項17，18，19，20，21または22記
載の半導体素子の製造方法であって；該半導体素子が、
上記薄層化部分の上記第一の主面側にエミッタ電極また
はコレクタ電極である第一の電極を、上記第二の主面側
にコレクタ電極またはエミッタ電極である第二の電極を
有し、該第一の主面または第二の主面上にゲート絶縁膜
を介し該第一、第二の電極とは別途に設けられた第三電
極であるゲート電極に印加されるゲート電圧により選択
的に導通すると該第一、第二の電極間で該薄層化部分を
介し、該第一、第二の主面に抜けるように上記主たる電
流を流すIGBT素子である場合；上記薄層化部分の厚み
は、該IGBT素子にあって上記コレクタ電極に接触するコ
レクタ領域から注入され、上記ゲート電極の下で上記薄
層化部分中に設けられているベース領域にまで到達する
少数キャリアの該到達時間を所望する値に規定する厚み
となっていること；を特徴とする半導体素子の製造方
法。