JP2002016246A - Ｍｏｓ型半導体トランジスタの製造方法 - Google Patents
Ｍｏｓ型半導体トランジスタの製造方法Info
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＬＤＤ構造をもつＭＯＳ型半導体トランジス
タの生産性を向上させることを課題とする。 【解決手段】 半導体基板及びゲート絶縁膜を介して半
導体基板上に形成されたゲート電極表面に第１の酸化膜
を形成する工程と、第１の酸化膜上に窒化膜を形成する
工程と、窒化膜上に第２の酸化膜を形成する工程と、第
２の酸化膜を選択的に異方性エッチングすることで、ゲ
ート電極の側面にサイドウォールスペーサーを形成する
工程と、半導体基板に高濃度イオン注入した後、素子形
成領域のサイドウォールスペーサーをウェットエッチン
グにより選択除去する工程と、半導体基板に低濃度イオ
ン注入する工程とを含むことを特徴とするＬＤＤ構造を
もつＭＯＳ型半導体トランジスタの製造方法により上記
の課題を解決する。
タの生産性を向上させることを課題とする。 【解決手段】 半導体基板及びゲート絶縁膜を介して半
導体基板上に形成されたゲート電極表面に第１の酸化膜
を形成する工程と、第１の酸化膜上に窒化膜を形成する
工程と、窒化膜上に第２の酸化膜を形成する工程と、第
２の酸化膜を選択的に異方性エッチングすることで、ゲ
ート電極の側面にサイドウォールスペーサーを形成する
工程と、半導体基板に高濃度イオン注入した後、素子形
成領域のサイドウォールスペーサーをウェットエッチン
グにより選択除去する工程と、半導体基板に低濃度イオ
ン注入する工程とを含むことを特徴とするＬＤＤ構造を
もつＭＯＳ型半導体トランジスタの製造方法により上記
の課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型半導体ト
ランジスタの製造方法に関する。更に詳しくは、本発明
は、ＬＤＤ構造を有するＭＯＳ型半導体トランジスタの
製造方法に関する。
ランジスタの製造方法に関する。更に詳しくは、本発明
は、ＬＤＤ構造を有するＭＯＳ型半導体トランジスタの
製造方法に関する。
【０００２】
【従来の技術】従来のＬＤＤ構造を有するＭＯＳ型半導
体トランジスタの製造方法を、図２（ａ）〜（ｄ）を用
いて説明する（特開平３−８７０６０号公報参照）。図
２（ａ）〜（ｄ）は従来の素子の工程順の概略断面図で
ある。
体トランジスタの製造方法を、図２（ａ）〜（ｄ）を用
いて説明する（特開平３−８７０６０号公報参照）。図
２（ａ）〜（ｄ）は従来の素子の工程順の概略断面図で
ある。
【０００３】まず、図２（ａ）に示すように、第１導電
型の半導体基板１上に素子分離領域３及びゲート絶縁膜
４を形成する。次に、多結晶シリコンからなるゲート電
極５を形成し、このゲート電極５の上面及び側面を熱酸
化して熱酸化膜６を形成し、その後、ＣＶＤ法により膜
厚２００ｎｍ程度の窒化膜７を形成する。
型の半導体基板１上に素子分離領域３及びゲート絶縁膜
４を形成する。次に、多結晶シリコンからなるゲート電
極５を形成し、このゲート電極５の上面及び側面を熱酸
化して熱酸化膜６を形成し、その後、ＣＶＤ法により膜
厚２００ｎｍ程度の窒化膜７を形成する。
【０００４】次に、図２（ｂ）に示すように、窒化膜７
を選択的に異方性エッチングすることで窒化膜からなる
サイドウォールスペーサー７ａを形成する。このとき、
露出したゲート電極５及び半導体基板１の表面を薄く熱
酸化し、熱酸化膜６ａを形成する。その後、フォトレジ
ストマスク８により、所定の領域のみを開口し、半導体
基板と逆の第２導電型の不純物を半導体基板に注入する
ことで、高濃度不純物層９を形成する。
を選択的に異方性エッチングすることで窒化膜からなる
サイドウォールスペーサー７ａを形成する。このとき、
露出したゲート電極５及び半導体基板１の表面を薄く熱
酸化し、熱酸化膜６ａを形成する。その後、フォトレジ
ストマスク８により、所定の領域のみを開口し、半導体
基板と逆の第２導電型の不純物を半導体基板に注入する
ことで、高濃度不純物層９を形成する。
【０００５】次に、図２（ｃ）に示すように、窒化膜の
エッチングレートが、酸化膜のエッチングレートより十
分に大きい条件で、サイドウォールスペーサー７ａを等
方的にエッチング除去し、次いで、第２導電型の不純物
を低濃度でイオン注入することで、低濃度不純物層１０
を形成する。次に、図２（ｄ）に示すように、フォトレ
ジストマスク８を除去し、アニールすることにより、Ｌ
ＤＤ構造のＭＯＳ型半導体トランジスタが完成する。
エッチングレートが、酸化膜のエッチングレートより十
分に大きい条件で、サイドウォールスペーサー７ａを等
方的にエッチング除去し、次いで、第２導電型の不純物
を低濃度でイオン注入することで、低濃度不純物層１０
を形成する。次に、図２（ｄ）に示すように、フォトレ
ジストマスク８を除去し、アニールすることにより、Ｌ
ＤＤ構造のＭＯＳ型半導体トランジスタが完成する。
【０００６】
【発明が解決しようとする課題】上記従来のＬＤＤ構造
をもつＭＯＳ型半導体トランジスタの製造方法では、サ
イドウォールスペーサーを選択除去する必要があるた
め、このスペーサーに厚い窒化膜を用いている。しかる
に、厚い窒化膜は、膜ストレスが非常に大きく、その形
成は半導体基板にダメージを与え、トランジスタ特性を
劣化させる欠点がある。
をもつＭＯＳ型半導体トランジスタの製造方法では、サ
イドウォールスペーサーを選択除去する必要があるた
め、このスペーサーに厚い窒化膜を用いている。しかる
に、厚い窒化膜は、膜ストレスが非常に大きく、その形
成は半導体基板にダメージを与え、トランジスタ特性を
劣化させる欠点がある。
【０００７】また、サイドウォールスペーサーのエッチ
ング後、ゲート電極表面及び半導体基板表面を保護する
ために、熱酸化膜６ａを形成する必要があるが、この熱
酸化膜６ａは窒化膜からなるサイドウォールスペーサー
の表面にも薄く形成されるため、高選択比で窒化膜をエ
ッチングする前に薄い酸化膜を除去するトリートメント
が必要である。更に、窒化膜を酸化膜に対して高い選択
比でドライエッチングする場合には、エッチングレート
が低くなる。よって、生産性が悪くなるという欠点があ
る。
ング後、ゲート電極表面及び半導体基板表面を保護する
ために、熱酸化膜６ａを形成する必要があるが、この熱
酸化膜６ａは窒化膜からなるサイドウォールスペーサー
の表面にも薄く形成されるため、高選択比で窒化膜をエ
ッチングする前に薄い酸化膜を除去するトリートメント
が必要である。更に、窒化膜を酸化膜に対して高い選択
比でドライエッチングする場合には、エッチングレート
が低くなる。よって、生産性が悪くなるという欠点があ
る。
【０００８】
【課題を解決するための手段】かくして本発明によれ
ば、ＬＤＤ構造をもつＭＯＳ型半導体トランジスタの製
造方法において、半導体基板及びゲート絶縁膜を介して
半導体基板上に形成されたゲート電極表面に第１の酸化
膜を形成する工程と、第１の酸化膜上に窒化膜を形成す
る工程と、窒化膜上に第２の酸化膜を形成する工程と、
第２の酸化膜を選択的に異方性エッチングすることで、
ゲート電極の側面にサイドウォールスペーサーを形成す
る工程と、所定の素子形成領域を開口するフォトレジス
トマスクを形成する工程と、ゲート電極、サイドウォー
ルスペーサー及びフォトレジストマスクをマスクとし
て、不純物を、窒化膜及び第１の酸化膜を通過させて、
半導体基板に高濃度イオン注入する工程と、素子形成領
域のサイドウォールスペーサーをウェットエッチングに
より選択除去する工程と、ＬＤＤ構造を形成するため
に、ゲート電極及びフォトレジストマスクをマスクとし
て、不純物を半導体基板に低濃度イオン注入する工程
と、フォトレジストマスクを除去する工程と、半導体基
板を熱処理する工程とを含むことを特徴とするＭＯＳ型
半導体トランジスタの製造方法が提供される。
ば、ＬＤＤ構造をもつＭＯＳ型半導体トランジスタの製
造方法において、半導体基板及びゲート絶縁膜を介して
半導体基板上に形成されたゲート電極表面に第１の酸化
膜を形成する工程と、第１の酸化膜上に窒化膜を形成す
る工程と、窒化膜上に第２の酸化膜を形成する工程と、
第２の酸化膜を選択的に異方性エッチングすることで、
ゲート電極の側面にサイドウォールスペーサーを形成す
る工程と、所定の素子形成領域を開口するフォトレジス
トマスクを形成する工程と、ゲート電極、サイドウォー
ルスペーサー及びフォトレジストマスクをマスクとし
て、不純物を、窒化膜及び第１の酸化膜を通過させて、
半導体基板に高濃度イオン注入する工程と、素子形成領
域のサイドウォールスペーサーをウェットエッチングに
より選択除去する工程と、ＬＤＤ構造を形成するため
に、ゲート電極及びフォトレジストマスクをマスクとし
て、不純物を半導体基板に低濃度イオン注入する工程
と、フォトレジストマスクを除去する工程と、半導体基
板を熱処理する工程とを含むことを特徴とするＭＯＳ型
半導体トランジスタの製造方法が提供される。
【０００９】
【発明の実施の形態】本発明に使用できる半導体基板と
しては、特に限定されず、公知の基板をいずれも使用す
ることができる。例えば、シリコン基板、ＧａＡｓ基板
等が挙げられる。この基板はｐ型又はｎ型の導電型を有
していてもよい。ここで、半導体基板がシリコン基板の
場合、ｐ型を与える不純物としてはホウ素等が挙げら
れ、ｎ型を与える不純物としてはリン、ヒ素等が挙げら
れる。また、予めＬＯＣＯＳ構造やＳＴＩ構造の素子分
離領域が形成されていてもよい。
しては、特に限定されず、公知の基板をいずれも使用す
ることができる。例えば、シリコン基板、ＧａＡｓ基板
等が挙げられる。この基板はｐ型又はｎ型の導電型を有
していてもよい。ここで、半導体基板がシリコン基板の
場合、ｐ型を与える不純物としてはホウ素等が挙げら
れ、ｎ型を与える不純物としてはリン、ヒ素等が挙げら
れる。また、予めＬＯＣＯＳ構造やＳＴＩ構造の素子分
離領域が形成されていてもよい。
【００１０】次に、半導体基板上にはゲート絶縁膜が形
成されている。ゲート絶縁膜としては、熱酸化法、ＣＶ
Ｄ法又はスパッタ法により形成されたシリコン酸化膜、
ＣＶＤ法又はスパッタ法により形成されたシリコン窒化
膜及びこれらの積層膜等が挙げられる。その膜厚は、酸
化膜に換算した膜厚で３〜１５ｎｍ程度が好ましい。更
に、ゲート絶縁膜上には、ゲート電極が形成される。ゲ
ート電極としては、ＣＶＤ法等により形成されたポリシ
リコン、シリサイド及びそれらの積層体（ポリサイド）
等からなるシリコン系膜や、蒸着法等により形成された
アルミニウム、銅及びそれらの合金等からなる金属膜が
挙げられる。ゲート電極の厚さは、１０〜５０ｎｍ程度
が好ましい。
成されている。ゲート絶縁膜としては、熱酸化法、ＣＶ
Ｄ法又はスパッタ法により形成されたシリコン酸化膜、
ＣＶＤ法又はスパッタ法により形成されたシリコン窒化
膜及びこれらの積層膜等が挙げられる。その膜厚は、酸
化膜に換算した膜厚で３〜１５ｎｍ程度が好ましい。更
に、ゲート絶縁膜上には、ゲート電極が形成される。ゲ
ート電極としては、ＣＶＤ法等により形成されたポリシ
リコン、シリサイド及びそれらの積層体（ポリサイド）
等からなるシリコン系膜や、蒸着法等により形成された
アルミニウム、銅及びそれらの合金等からなる金属膜が
挙げられる。ゲート電極の厚さは、１０〜５０ｎｍ程度
が好ましい。
【００１１】次に、半導体基板及びゲート電極表面に第
１の酸化膜を形成する。第１の酸化膜は、次の工程の窒
化膜の形成のためのバッファとしての役割を有する。こ
の膜は、半導体基板とゲート電極がシリコンからなる場
合、熱酸化法により形成されたシリコン酸化膜であるこ
とが好ましい。また、半導体基板又はゲート電極がシリ
コン以外からなる場合、ＣＶＤ法で形成することができ
る。膜厚は、５〜１０ｎｍであることが好ましい。
１の酸化膜を形成する。第１の酸化膜は、次の工程の窒
化膜の形成のためのバッファとしての役割を有する。こ
の膜は、半導体基板とゲート電極がシリコンからなる場
合、熱酸化法により形成されたシリコン酸化膜であるこ
とが好ましい。また、半導体基板又はゲート電極がシリ
コン以外からなる場合、ＣＶＤ法で形成することができ
る。膜厚は、５〜１０ｎｍであることが好ましい。
【００１２】次に、第１の酸化膜上に窒化膜を形成す
る。窒化膜は、ＣＶＤ法により形成されたシリコン窒化
膜が挙げられる。その膜厚は、５〜１０ｎｍであること
が好ましい。５０ｎｍより厚い場合、半導体基板に歪に
よるダメージを与える恐れがあるため好ましくない。次
に、窒化膜上に第２の酸化膜を形成する。第２の酸化膜
は、ＣＶＤ法により形成されたシリコン酸化膜であるこ
とが好ましい。その膜厚は、５０〜２００ｎｍであるこ
とが好ましい。
る。窒化膜は、ＣＶＤ法により形成されたシリコン窒化
膜が挙げられる。その膜厚は、５〜１０ｎｍであること
が好ましい。５０ｎｍより厚い場合、半導体基板に歪に
よるダメージを与える恐れがあるため好ましくない。次
に、窒化膜上に第２の酸化膜を形成する。第２の酸化膜
は、ＣＶＤ法により形成されたシリコン酸化膜であるこ
とが好ましい。その膜厚は、５０〜２００ｎｍであるこ
とが好ましい。
【００１３】次に、第２の酸化膜を選択的に異方性ドラ
イエッチングすることで、ゲート電極の側面にサイドウ
ォールスペーサーを形成する。このエッチングの際に、
窒化膜はエッチングストッパとしての役割を果たしてい
る。ここで、窒化膜に対する第２の酸化膜のエッチング
レートの比（選択比）は、２０〜５０程度であることが
好ましい。この後、所定の素子形成領域を開口するフォ
トレジストマスクを形成する。
イエッチングすることで、ゲート電極の側面にサイドウ
ォールスペーサーを形成する。このエッチングの際に、
窒化膜はエッチングストッパとしての役割を果たしてい
る。ここで、窒化膜に対する第２の酸化膜のエッチング
レートの比（選択比）は、２０〜５０程度であることが
好ましい。この後、所定の素子形成領域を開口するフォ
トレジストマスクを形成する。
【００１４】次いで、ゲート電極、サイドウォールスペ
ーサー及びフォトレジストマスクをマスクとして、不純
物を、窒化膜及び第１の酸化膜を通過させて、半導体基
板に高濃度イオン注入する。不純物としては、上記した
ｎ型又はｐ型の不純物が挙げられる。イオン注入は、例
えばヒ素を注入する場合、３０〜８０ＫｅＶの注入エネ
ルギー、２×１０15〜５×１０15ｃｍ-2のドーズで行う
ことができる。
ーサー及びフォトレジストマスクをマスクとして、不純
物を、窒化膜及び第１の酸化膜を通過させて、半導体基
板に高濃度イオン注入する。不純物としては、上記した
ｎ型又はｐ型の不純物が挙げられる。イオン注入は、例
えばヒ素を注入する場合、３０〜８０ＫｅＶの注入エネ
ルギー、２×１０15〜５×１０15ｃｍ-2のドーズで行う
ことができる。
【００１５】次に、素子形成領域のサイドウォールスペ
ーサーをウェットエッチングにより選択除去する。この
エッチングの際にも、窒化膜はエッチングストッパとし
ての役割を果たしている。ここで、窒化膜に対する第２
の酸化膜の選択比は、１００以上であることがより好ま
しい。また、エッチングに使用するエッチャントとして
は、フッ酸等が挙げられる。本発明の方法によれば、従
来のドライエッチングによるサイドウォールスペーサー
の除去に比べて、１／１０程度以下の処理速度で除去す
ることができるので、生産性が向上する。
ーサーをウェットエッチングにより選択除去する。この
エッチングの際にも、窒化膜はエッチングストッパとし
ての役割を果たしている。ここで、窒化膜に対する第２
の酸化膜の選択比は、１００以上であることがより好ま
しい。また、エッチングに使用するエッチャントとして
は、フッ酸等が挙げられる。本発明の方法によれば、従
来のドライエッチングによるサイドウォールスペーサー
の除去に比べて、１／１０程度以下の処理速度で除去す
ることができるので、生産性が向上する。
【００１６】次いで、ＬＤＤ構造を形成するために、ゲ
ート電極及びフォトレジストマスクをマスクとして、不
純物を半導体基板に低濃度イオン注入する。不純物とし
ては、上記したｎ型又はｐ型の不純物が挙げられる。イ
オン注入は、例えばリンを注入する場合、１０〜５０Ｋ
ｅＶの注入エネルギー、１×１０14〜３×１０14ｃｍ -2
のドーズで行うことができる。この後、フォトレジスト
マスクを除去し、半導体基板を熱処理する。熱処理によ
り、半導体基板に注入された不純物を活性化させること
ができる。以上の工程を経ることにより、ＭＯＳ型半導
体トランジスタを製造することができる。
ート電極及びフォトレジストマスクをマスクとして、不
純物を半導体基板に低濃度イオン注入する。不純物とし
ては、上記したｎ型又はｐ型の不純物が挙げられる。イ
オン注入は、例えばリンを注入する場合、１０〜５０Ｋ
ｅＶの注入エネルギー、１×１０14〜３×１０14ｃｍ -2
のドーズで行うことができる。この後、フォトレジスト
マスクを除去し、半導体基板を熱処理する。熱処理によ
り、半導体基板に注入された不純物を活性化させること
ができる。以上の工程を経ることにより、ＭＯＳ型半導
体トランジスタを製造することができる。
【００１７】
【実施例】以下、図を参照しつつ実施例により本発明を
更に具体的に説明するが、本発明はこれらに限定される
ものではない。
更に具体的に説明するが、本発明はこれらに限定される
ものではない。
【００１８】図１（ａ）〜（ｄ）は、本発明の１実施例
を示す素子の工程順の概略断面図である。まず、図１
（ａ）に示すように、ｎ型を有する半導体基板２１に、
ＳＴＩ構造の素子分離領域２３と膜厚５ｎｍのゲート絶
縁膜２４を形成する。次に、多結晶シリコン又はポリサ
イドによりゲート電極３１を形成し、該ゲート電極３１
の上面、側面及び半導体基板２１表面を酸化し、５ｎｍ
の熱酸化膜（第１の酸化膜）２５を形成し、その後１０
ｎｍ程度のシリコン窒化膜２６、１００ｎｍ程度のＣＶ
Ｄ法による酸化膜（第２の酸化膜）２７を形成する。
を示す素子の工程順の概略断面図である。まず、図１
（ａ）に示すように、ｎ型を有する半導体基板２１に、
ＳＴＩ構造の素子分離領域２３と膜厚５ｎｍのゲート絶
縁膜２４を形成する。次に、多結晶シリコン又はポリサ
イドによりゲート電極３１を形成し、該ゲート電極３１
の上面、側面及び半導体基板２１表面を酸化し、５ｎｍ
の熱酸化膜（第１の酸化膜）２５を形成し、その後１０
ｎｍ程度のシリコン窒化膜２６、１００ｎｍ程度のＣＶ
Ｄ法による酸化膜（第２の酸化膜）２７を形成する。
【００１９】次に、図１（ｂ）に示すように、酸化膜２
７に選択的に異方性エッチングを行うことで、サイドウ
ォールスペーサー２７ａを形成する。このとき、エッチ
ングは、シリコン窒化膜上でストップすることができる
ため、エッチングにより発生する半導体基板２１へのダ
メージを回避することができる。また、シリコン窒化膜
２６の膜厚は非常に薄いため、膜ストレスによって半導
体基板２１又はゲート絶縁膜２４が劣化するようなこと
はない。更に、サイドウォールスペーサー２７ａは、Ｃ
ＶＤ法による酸化膜であるため、ストレスは非常に小さ
く、これによって最終的に形成される素子の特性が劣化
することはない。
７に選択的に異方性エッチングを行うことで、サイドウ
ォールスペーサー２７ａを形成する。このとき、エッチ
ングは、シリコン窒化膜上でストップすることができる
ため、エッチングにより発生する半導体基板２１へのダ
メージを回避することができる。また、シリコン窒化膜
２６の膜厚は非常に薄いため、膜ストレスによって半導
体基板２１又はゲート絶縁膜２４が劣化するようなこと
はない。更に、サイドウォールスペーサー２７ａは、Ｃ
ＶＤ法による酸化膜であるため、ストレスは非常に小さ
く、これによって最終的に形成される素子の特性が劣化
することはない。
【００２０】この後、ＮＭＯＳとなる領域が開口したフ
ォトレジストマスク２８を形成し、Ｎ型イオン、例えば
ヒ素を４０ＫｅＶの注入エネルギー、３Ｅ１５／ｃｍ2
のドーズで注入することで、Ｎ型の高濃度不純物層２９
を形成する。
ォトレジストマスク２８を形成し、Ｎ型イオン、例えば
ヒ素を４０ＫｅＶの注入エネルギー、３Ｅ１５／ｃｍ2
のドーズで注入することで、Ｎ型の高濃度不純物層２９
を形成する。
【００２１】次に、図１（ｃ）に示すように、サイドウ
ォールスペーサー２７ａを、フッ酸溶液を用いて選択除
去する。ＣＶＤ法による酸化膜の０．５％フッ酸溶液に
対するエッチングレートは、大きい場合には、５０ｎｍ
／分程度である。それに対し、シリコン窒化膜のエッチ
ングレートは、０．１ｎｍ／分程度であり、５００以上
の選択比が得られ、非常に選択性に優れる。これに対
し、ドライエッチング（反応性エッチング）の場合、選
択比は２０程度である。また、ドライエッチング（反応
性エッチング）の場合、処理速度は１枚あたり２分程度
であるが、本発明のウェットエッチングの場合、１枚あ
たり１０秒程度で処理が可能であり、非常に生産性に優
れる。なお、ドライエッチングは枚葉式又はバッチ式で
行うことができるが、本発明はどちらの方法よりも生産
性が優れている。
ォールスペーサー２７ａを、フッ酸溶液を用いて選択除
去する。ＣＶＤ法による酸化膜の０．５％フッ酸溶液に
対するエッチングレートは、大きい場合には、５０ｎｍ
／分程度である。それに対し、シリコン窒化膜のエッチ
ングレートは、０．１ｎｍ／分程度であり、５００以上
の選択比が得られ、非常に選択性に優れる。これに対
し、ドライエッチング（反応性エッチング）の場合、選
択比は２０程度である。また、ドライエッチング（反応
性エッチング）の場合、処理速度は１枚あたり２分程度
であるが、本発明のウェットエッチングの場合、１枚あ
たり１０秒程度で処理が可能であり、非常に生産性に優
れる。なお、ドライエッチングは枚葉式又はバッチ式で
行うことができるが、本発明はどちらの方法よりも生産
性が優れている。
【００２２】次に、ｎ型不純物、例えばリンを２０Ｋｅ
Ｖの注入エネルギー、２Ｅ１４／ｃｍ2のドーズで注入
することで、Ｎ型の低濃度不純物層３０を形成する。次
いで、図１（ｄ）に示すように、フォトレジストマスク
２８を除去し、アニール処理を行って、Ｎ型の高濃度不
純物層２９及びＮ型の低濃度不純物層３０を活性化させ
る。以上の工程により、ＮＭＯＳ型の半導体トランジス
タを製造することができる。
Ｖの注入エネルギー、２Ｅ１４／ｃｍ2のドーズで注入
することで、Ｎ型の低濃度不純物層３０を形成する。次
いで、図１（ｄ）に示すように、フォトレジストマスク
２８を除去し、アニール処理を行って、Ｎ型の高濃度不
純物層２９及びＮ型の低濃度不純物層３０を活性化させ
る。以上の工程により、ＮＭＯＳ型の半導体トランジス
タを製造することができる。
【００２３】なお、同様の手法により、Ｐ型半導体基板
に、Ｐ型高濃度拡散層及びＰ型低濃度拡散層を形成する
ことによりＰＭＯＳを形成することが可能であり、同一
ウェハー内に両方の型（ＮＭＯＳ及びＰＭＯＳ）を形成
することにより、ＣＭＯＳ半導体トランジスタを製造す
ることも可能である。
に、Ｐ型高濃度拡散層及びＰ型低濃度拡散層を形成する
ことによりＰＭＯＳを形成することが可能であり、同一
ウェハー内に両方の型（ＮＭＯＳ及びＰＭＯＳ）を形成
することにより、ＣＭＯＳ半導体トランジスタを製造す
ることも可能である。
【００２４】
【発明の効果】本発明のＬＤＤ構造をもつＭＯＳ型半導
体トランジスタの製造方法では、ゲート電極の側面がエ
ッチングされることを防ぐ保護膜として窒化膜を用い、
サイドウォールスペーサーに酸化膜を用いるため、サイ
ドウォールスペーサー除去時に、高選択性及び高処理能
力をもつ製造方法が提供できる。また、成膜から半導体
基板が受けるストレスの小さい製造方法を提供できるの
で、素子特性の劣化を防止することができる。
体トランジスタの製造方法では、ゲート電極の側面がエ
ッチングされることを防ぐ保護膜として窒化膜を用い、
サイドウォールスペーサーに酸化膜を用いるため、サイ
ドウォールスペーサー除去時に、高選択性及び高処理能
力をもつ製造方法が提供できる。また、成膜から半導体
基板が受けるストレスの小さい製造方法を提供できるの
で、素子特性の劣化を防止することができる。
【図１】本発明の実施例を示す概略工程断面図である。
【図２】従来の技術を示す概略工程断面図である。
１、２１ 半導体基板 ３、２３ 素子分離領域 ４、２４ ゲート絶縁膜 ５、３１ ゲート電極 ６、６ａ、２５ 熱酸化膜 ７ 窒化膜 ７ａ、２７ａ サイドウォールスペーサー ８、２８ フォトレジストマスク ９、２９ 高濃度不純物層 １０、３０ 低濃度不純物層 ２６ シリコン窒化膜 ２７ 酸化膜
Claims (3)
- 【請求項１】 ＬＤＤ構造をもつＭＯＳ型半導体トラン
ジスタの製造方法において、 半導体基板及びゲート絶縁膜を介して半導体基板上に形
成されたゲート電極表面に第１の酸化膜を形成する工程
と、 第１の酸化膜上に窒化膜を形成する工程と、 窒化膜上に第２の酸化膜を形成する工程と、 第２の酸化膜を選択的に異方性エッチングすることで、
ゲート電極の側面にサイドウォールスペーサーを形成す
る工程と、 所定の素子形成領域を開口するフォトレジストマスクを
形成する工程と、 ゲート電極、サイドウォールスペーサー及びフォトレジ
ストマスクをマスクとして、不純物を、窒化膜及び第１
の酸化膜を通過させて、半導体基板に高濃度イオン注入
する工程と、 素子形成領域のサイドウォールスペーサーをウェットエ
ッチングにより選択除去する工程と、 ＬＤＤ構造を形成するために、ゲート電極及びフォトレ
ジストマスクをマスクとして、不純物を半導体基板に低
濃度イオン注入する工程と、 フォトレジストマスクを除去する工程と、 半導体基板を熱処理する工程とを含むことを特徴とする
ＭＯＳ型半導体トランジスタの製造方法。 - 【請求項２】 第１の酸化膜が、半導体基板とゲート電
極がシリコンからなる場合、熱酸化膜であることを特徴
とする請求項１に記載のＭＯＳ型半導体トランジスタの
製造方法。 - 【請求項３】 第２の酸化膜が、ＣＶＤ法により形成さ
れた膜であることを特徴とする請求項１に記載のＭＯＳ
型半導体トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000194455A JP2002016246A (ja) | 2000-06-28 | 2000-06-28 | Ｍｏｓ型半導体トランジスタの製造方法 |
| US09/883,368 US6444532B2 (en) | 2000-06-28 | 2001-06-19 | Process for fabricating MOS semiconductor transistor |
| TW090115803A TW494501B (en) | 2000-06-28 | 2001-06-28 | Process for fabricating MOS semiconductor transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000194455A JP2002016246A (ja) | 2000-06-28 | 2000-06-28 | Ｍｏｓ型半導体トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002016246A true JP2002016246A (ja) | 2002-01-18 |
Family
ID=18693277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000194455A Pending JP2002016246A (ja) | 2000-06-28 | 2000-06-28 | Ｍｏｓ型半導体トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6444532B2 (ja) |
| JP (1) | JP2002016246A (ja) |
| TW (1) | TW494501B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7528453B2 (en) | 2002-10-07 | 2009-05-05 | Infineon Technologies Ag | Field effect transistor with local source/drain insulation and associated method of production |
| US9218981B2 (en) | 2009-10-07 | 2015-12-22 | Texas Instruments Incorporated | Hydrogen passivation of integrated circuits |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6716710B1 (en) * | 2002-04-19 | 2004-04-06 | Advanced Micro Devices, Inc. | Using a first liner layer as a spacer in a semiconductor device |
| TWI288443B (en) | 2002-05-17 | 2007-10-11 | Semiconductor Energy Lab | SiN film, semiconductor device, and the manufacturing method thereof |
| US6905923B1 (en) | 2003-07-15 | 2005-06-14 | Advanced Micro Devices, Inc. | Offset spacer process for forming N-type transistors |
| CN100423214C (zh) * | 2005-09-23 | 2008-10-01 | 联华电子股份有限公司 | 金属氧化物半导体晶体管的制造方法 |
| CN102460682B (zh) * | 2009-06-05 | 2014-10-08 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0387060A (ja) | 1989-08-30 | 1991-04-11 | Nec Corp | 半導体装置の製造方法 |
| JPH0574806A (ja) * | 1991-09-13 | 1993-03-26 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US5998287A (en) * | 1994-06-13 | 1999-12-07 | United Microelectronics Corp. | Process for producing very narrow buried bit lines for non-volatile memory devices |
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-
2000
- 2000-06-28 JP JP2000194455A patent/JP2002016246A/ja active Pending
-
2001
- 2001-06-19 US US09/883,368 patent/US6444532B2/en not_active Expired - Fee Related
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| US9218981B2 (en) | 2009-10-07 | 2015-12-22 | Texas Instruments Incorporated | Hydrogen passivation of integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| US6444532B2 (en) | 2002-09-03 |
| TW494501B (en) | 2002-07-11 |
| US20020001909A1 (en) | 2002-01-03 |
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