JP2002015573A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 不活性化した回路において貫通電流が流れな
い半導体記憶装置を提供する。 【解決手段】 共通回路１は、不活性化／活性化回路１
０，２０を含む。専用回路２，３はインバータＩＶ３，
ＩＶ４，ＩＶ５，ＩＶ６を入力部に含む。ＳＤＲ−ＳＤ
ＲＡＭが作製されるとき、不活性化／活性化回路１０は
接地電圧に固定された不活性化信号ＤＡＳＬを不活性化
信号を専用回路３へ出力し、不活性化／活性化回路２０
は、出力イネーブル信号ＯＥを反転した信号／ＯＥを専
用回路２へ出力する。そして、専用回路２のインバータ
ＩＶ５，ＩＶ６は信号／ＯＥに基づいた信号を出力す
る。また、専用回路３のＮチャネルＭＯＳトランジスタ
３１およびＰチャネルＭＯＳトランジスタ３５が完全に
オフされ、専用回路３において電源ノード３３から接地
端子３４へ貫通電流が流れなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、異なる外部電源電圧で動作する半導体記
憶装置を作り分けることが可能な半導体記憶装置に関す
るものである。

【０００２】

【従来の技術】半導体記憶装置として広く普及している
汎用的なＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）には、外部クロックの立上が
りに同期してデータ、アドレス信号、および制御信号を
外部とやり取りするＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ
Ｒａｔｅ）−ＳＤＲＡＭと、外部クロックの立上がりと
立下がりの両方に同期してデータ、アドレス信号および
制御信号を外部とやり取りするＤＤＲ（Ｄｏｕｂｌｅ
Ｄａｔａ Ｒａｔｅ）−ＳＤＲＡＭとがある。このＤＤ
Ｒ−ＳＤＲＡＭは、ＳＤＲ−ＳＤＲＡＭに対して２倍の
転送能力を持たせることによって性能向上を図ったもの
である。

【０００３】ＳＤＲ−ＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭ
との違いは、データ等の転送レートのみならず、電源電
圧やインタフェースにおいても違いがある。現時点で
は、ＳＤＲ−ＳＤＲＡＭの電源電圧および出力用電源電
圧は３．３Ｖであり、インタフェースは３．３Ｖ系のＬ
ＶＴＴＬ（Ｌｏｗ Ｖｏｌｔａｇｅ−ＴＴＬ）である。
一方、ＤＤＲ−ＳＤＲＡＭの電源電圧および出力用電源
電圧は２．５Ｖであり、インタフェースは２．５Ｖ系の
ＳＳＴＬ−２（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎ
ａｔｅｄ Ｌｏｇｉｃ ｆｏｒ２．５Ｖ）である。

【０００４】また、ＤＲＡＭの高密度化の進展に伴い半
導体プロセスが微細化し、ＭＯＳトランジスタのゲート
酸化膜の絶縁耐圧が低下している。その結果、ＤＲＡＭ
の信頼性を高くするために動作電圧を低下させる必要が
生じた。しかし、ＤＲＡＭの主な応用製品であるパーソ
ナルコンピュータでは、同じ規格のシステムで複数の世
代のＤＲＡＭが使用されるため、ＤＲＡＭの動作電源を
容易に下げることはできない。したがって、ＤＲＡＭで
はチップ内に電圧降圧回路を設け、たとえば、３．３Ｖ
の外部電源電圧を２．５Ｖの内部電源電圧に下げて対処
している。その結果、ＳＤＲ−ＳＤＲＡＭは、３．３Ｖ
の外部電源電圧が供給され、その供給された３．３Ｖの
外部電源電圧を電圧降圧回路によって降圧した２．５Ｖ
の内部電源電圧で動作される。また、ＤＤＲ−ＳＤＲＡ
Ｍは、２．５Ｖの外部電源電圧が供給されて動作され
る。

【０００５】そうすると、ＳＤＲ−ＳＤＲＡＭとＤＤＲ
−ＳＤＲＡＭとが併存する時期においてＤＲＡＭを作製
するときは、ＳＤＲ−ＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭ
とで異なる電源電圧の製品を作り分ける必要がある。

【０００６】ＳＤＲ−ＳＤＲＡＭとＤＤＲ−ＳＤＲＡＭ
とは、インタフェースに違いはあるが、メモリコアでは
共通に使用できる部分が多い。そのため、生産性を考慮
して、たとえば、メタルマスクの変更だけでＳＤＲ−Ｓ
ＤＲＡＭとＤＤＲ−ＳＤＲＡＭとに作り分けるように設
計される。ＳＤＲＡＭの内部回路を、ＳＤＲ／ＤＤＲ
の両方に使用できる部分、ＳＤＲだけで使用する部
分、およびＤＤＲだけで使用する部分に分類する。そ
して、ＳＤＲ−ＳＤＲＡＭを作製する場合は、メタルマ
スクによりＳＤＲだけで使用する部分を活性化し、
ＤＤＲだけで使用する部分を不活性化する。また、ＤＤ
Ｒ−ＳＤＲＡＭを作製する場合は、メタルマスクにより
ＳＤＲだけで使用する部分を不活性化し、ＤＤＲだ
けで使用する部分を活性化する。

【０００７】すなわち、図１９に示すようにＳＤＲ−Ｓ
ＤＲＡＭとＤＤＲ−ＳＤＲＡＭとを作り分けることがで
きる半導体記憶装置２００は、スイッチ１２０と、共通
回路１３０と、専用回路１４０，１５０と、外部電源線
１６０と、内部電源線１７０と、電源線１８０と、電圧
降圧回路１９０とを備える。

【０００８】スイッチ１２０は、２．５Ｖの外部電源電
圧で動作させるＤＤＲ−ＳＤＲＡＭを作製する場合は、
メタルマスクによって外部電源線１６０に接続され、
３．３Ｖの外部電源電圧を２．５Ｖの内部電源電圧に降
圧して動作させるＳＤＲ−ＳＤＲＡＭを作製する場合
は、メタルマスクによって内部電源線１７０に接続され
る。共通回路１３０は、電源線１８０に接続され、２．
５Ｖの外部電源電圧および３．３Ｖの外部電源電圧を降
圧した２．５Ｖの内部電源電圧で動作する回路である。
専用回路１４０は、内部電源線１７０に接続され、３．
３Ｖの外部電源電圧が供給されたときのみ、２．５Ｖの
内部電源電圧で動作する回路である。専用回路１５０
は、外部電源線１６０に接続され、２．５Ｖの外部電源
電圧でのみ動作する回路である。

【０００９】外部電源線１６０は、２．５Ｖまたは３．
３Ｖの外部電源電圧をスイッチ１２０、専用回路１５
０、および電圧降圧回路１９０に供給する。内部電源線
１７０は、電圧降圧回路１９０に接続され、電圧降圧回
路１９０によって降圧された２．５Ｖの内部電源電圧を
スイッチ１２０、および専用回路１４０に供給する。

【００１０】電圧降圧回路１９０は、外部電源線１６０
から供給された３．３Ｖの外部電源電圧を２．５Ｖの内
部電源電圧に降圧する。

【００１１】３．３Ｖの外部電源電圧が外部電源線１６
０に供給されるとき、すなわち、ＳＤＲ−ＳＤＲＡＭが
作製されるとき、電圧降圧回路１９０は、３．３Ｖの外
部電源電圧を２．５Ｖの内部電源電圧に降圧して内部電
源線１７０に供給する。スイッチ１２０はメタルマスク
によって内部電源線１７０に接続される。そうすると、
共通回路１３０および専用回路１４０には、２．５Ｖの
内部電源電圧が供給され、共通回路１３０は各種の信号
を専用回路１４０へ入出力してデータの書込み、および
読出しが行なわれる。このとき、２．５Ｖの外部電源電
圧でのみ動作する専用回路１５０は、共通回路１３０か
らの不活性化信号によって不活性化され、外部電源線１
６０によって３．３Ｖの外部電源電圧が供給される。

【００１２】一方、２．５Ｖの外部電源電圧が外部電源
線１６０に供給されるとき、すなわち、ＤＤＲ−ＳＤＲ
ＡＭが作製されるとき、専用回路１４０が接続された内
部電源線１７０は、図示省略したスイッチによって外部
電源線１６０に接続され、専用回路１４０には、２．５
Ｖの外部電源電圧が供給される。また、スイッチ１２０
は、外部電源線１６０に接続される。そうすると、共通
回路１３０、および専用回路１５０には２．５Ｖの外部
電源電圧が供給される。そして、共通回路１３０は、各
種の信号を専用回路１５０へ入出力してデータの書込
み、および読出しが行なわれる。このとき、３．３Ｖの
外部電源電圧でのみ動作する専用回路１４０は、共通回
路１３０からの不活性化信号によって不活性化される。

【００１３】

【発明が解決しようとする課題】しかし、ＳＤＲ−ＳＤ
ＲＡＭを作製する場合に、専用回路１５０を不活性化す
るために共通回路１３０から専用回路１５０へＨ（論理
ハイ）レベルの信号を出力したのでは専用回路１５０に
おいて外部電源線１６０と接地端子との間で貫通電流が
流れ、低消費電力の半導体記憶装置を作製することがで
きないという問題がある。

【００１４】すなわち、図２０を参照して、共通回路１
３０は、電源ノード１３３と、接地端子１３４との間に
設けられたインバータ１３５を含む。インバータ１３５
は、ＰチャネルＭＯＳトランジスタ１３１と、Ｎチャネ
ルＭＯＳトランジスタ１３２とから成る。インバータ１
３５は、ノードＮ２０からＬ（論理ロー）レベルの信号
を入力してノードＮ２１へＨレベルの信号を出力する。
そして、電源ノード１３３には、２．５Ｖの内部電源電
圧が供給されている。

【００１５】専用回路１５０は、電源ノード１５３と接
地端子１５４との間に設けられたインバータ１５６，１
５９を含む。インバータ１５６は、ＰチャネルＭＯＳト
ランジスタ１５１と、ＮチャネルＭＯＳトランジスタ１
５２とから成る。インバータ１５９は、ＰチャネルＭＯ
Ｓトランジスタ１５７と、ＮチャネルＭＯＳトランジス
タ１５８とから成る。電源ノード１５３には、３．３Ｖ
の外部電源電圧が供給されている。

【００１６】共通回路１３０のインバータ１３５は、電
源ノード１３３に２．５Ｖの内部電源電圧が供給されて
いるため、ノードＮ２１へ出力するＨレベルの信号は
２．５Ｖの電圧である。したがって、専用回路１５０の
インバータ１５６は、２．５Ｖの電圧が入力される。そ
うすると、ＰチャネルＭＯＳトランジスタ１５１のゲー
ト端子およびＮチャネルＭＯＳトランジスタ１５２のゲ
ート端子に２．５Ｖの電圧が印加される。ＰチャネルＭ
ＯＳトランジスタ１５１は、そのソース端子に３．３Ｖ
の外部電源電圧が印加されているため、完全にオフにな
らず、弱くオンする。また、ＮチャネルＭＯＳトランジ
スタ１５２はオンする。その結果、インバータ１５６に
は、電源ノード１５３から接地端子１５４へ貫通電流１
５５が流れるとともに、インバータ１５６は、０Ｖと
３．３Ｖとの中間の電圧をノードＮ２２へ出力する。

【００１７】そうすると、インバータ１５９は、０Ｖと
３．３Ｖとの中間の電圧を入力するため、ＰチャネルＭ
ＯＳトランジスタ１５７は弱くオンし、ＮチャネルＭＯ
Ｓトランジスタ１５８はオンする。その結果、インバー
タ１５９にも電源ノード１５３から接地端子１５４へ貫
通電流１６０が流れる。また、インバータ１５９は、０
Ｖと３．３Ｖとの中間の電圧をノードＮ２３へ出力す
る。

【００１８】したがって、共通回路１３０から専用回路
１５０へＨレベルの不活性化信号を出力したとき、専用
回路１５０においては、電源ノード１５３と接地端子１
５４との間に貫通電流が流れるという問題がある。

【００１９】一方、ＤＤＲ−ＳＤＲＡＭを作製するため
に、専用回路１４０を不活性化する場合は、共通回路１
３０は専用回路１４０へＨレベルまたはＬレベルの不活
性化信号を出力しても専用回路１４０において貫通電流
が流れることはない。専用回路１４０もインバータ１５
６，１５９を含むとすると、共通回路１３０は外部電源
電圧である２．５Ｖの電圧値からなるＨレベルの信号を
不活性化信号として専用回路１４０へ出力する。そうす
ると、電源ノード１５３には２．５Ｖの電圧が供給され
ているため、インバータ１５６のＰチャネルＭＯＳトラ
ンジスタ１５１は完全にオフし、ＮチャネルＭＯＳトラ
ンジスタ１５２はオンする。インバータ１５６を構成す
る２つのＭＯＳトランジスタのうち、ＰチャネルＭＯＳ
トランジスタ１５１が完全にオフするためインバータ１
５６には貫通電流が流れない。そして、インバータ１５
６は、０Ｖの電圧をノードＮ２２に出力し、インバータ
１５９のＰチャネルＭＯＳトランジスタ１５７はオン
し、ＮチャネルＭＯＳトランジスタ１５８がオフする。
そうすると、インバータ１５９においても貫通電流が流
れない。

【００２０】共通回路１３０が０Ｖの電圧であるＬレベ
ルの不活性化信号を出力した場合も、インバータ１５
６，１５９を構成するＰチャネルＭＯＳトランジスタ１
５１，１５７と、ＮチャネルＭＯＳトランジスタ１５
２，１５８とのいずれか一方が完全にオフするため、専
用回路１４０において貫通電流が流れることはない。

【００２１】したがって、Ｈレベルの不活性化信号によ
って不活性化した場合、外部電源電圧が２．５Ｖ、また
は３．３Ｖに変化する外部電源線１６０に接続された専
用回路１５０においてのみ、貫通電流が流れるという問
題が生じる。

【００２２】専用回路１５０において、貫通電流を防止
するため、図２１に示す電圧変換回路２１０によって昇
圧した３．３Ｖの電圧から成る不活性化信号を生成し、
その生成した不活性化信号を専用回路１５０へ出力する
ことが考えられる。電圧変換回路２１０は、Ｐチャネル
ＭＯＳトランジスタ１９１，１９３と、ＮチャネルＭＯ
Ｓトランジスタ１９２，１９４と、インバータ１９５と
を備える。ＰチャネルＭＯＳトランジスタ１９１，１９
３のソース端子は電源ノード１９６に接続され、Ｎチャ
ネルＭＯＳトランジスタ１９２，１９４のドレイン端子
は接地端子１９７に接続されている。また、電源ノード
１９６には３．３Ｖの電圧が供給されている。そうする
と、ノードＮ２４から入力された２．５Ｖの電圧によっ
て、ＮチャネルＭＯＳトランジスタ１９２はオンされ、
ＮチャネルＭＯＳトランジスタ１９４はオフされる。そ
うすると、ノードＮ２５は接地電圧になり、Ｐチャネル
ＭＯＳトランジスタ１９３がオンされる。そして、ノー
ドＮ２６には３．３Ｖの電圧が出力される。

【００２３】ノードＮ２６に生成された３．３Ｖの電圧
から成るＨレベルの信号を専用回路１５０に入力する
と、専用回路１５０のインバータ１５６のＰチャネルＭ
ＯＳトランジスタ１５１およびインバータ１５９のＮチ
ャネルＭＯＳトランジスタ１５８が完全にオフされるた
め、専用回路１５０において貫通電流は流れない。

【００２４】しかし、図２１に示すような電圧変換回路
２１０をＳＤＲＡＭの複数個所に設けるとチップ面積が
大きくなるという問題がある。

【００２５】そこで、本発明は、かかる問題を解決する
ためになされたものであり、その目的は、チップ面積を
増加させずに、不活性化した回路において貫通電流が流
れない半導体記憶装置を提供することにある。

【００２６】

【課題を解決するための手段】この発明による半導体記
憶装置は、第１の外部電源電圧で動作する第１の半導体
記憶装置、または第１の外部電源電圧より低い第２の外
部電源電圧で動作する第２の半導体記憶装置として機能
する半導体記憶装置であって、第１の半導体記憶装置
は、第１の外部電源電圧が供給される外部電源線と、外
部電源線に接続され、第１の外部電源電圧を内部電源電
圧に降圧する電圧降圧回路と、電圧降圧回路に接続され
た内部電源線と、内部電源線に接続されたスイッチと、
スイッチに接続され、内部電源電圧で動作する第１の回
路と、内部電源線に接続され、内部電源電圧で動作する
第２の回路と、外部電源線に接続され、外部電源線と接
地端子との間にＮチャネルＭＯＳトランジスタまたはＰ
チャネルＭＯＳトランジスタが配置された回路を入力部
に含む第３の回路とを備え、第１の回路は、第２の回路
へ第１の機能的信号を出力し、接地電圧に固定された第
１の不活性化信号または第１の外部電源電圧に固定され
た第２の不活性化信号を第３の回路のＮチャネルＭＯＳ
トランジスタのゲート端子またはＰチャネルＭＯＳトラ
ンジスタのゲート端子に与え、第２の半導体記憶装置
は、第２の外部電源電圧が供給される外部電源線と、外
部電源線に接続されたスイッチと、スイッチに接続さ
れ、第２の外部電源電圧で動作する第１の回路と、スイ
ッチに接続された第２の回路と、外部電源線に接続さ
れ、第２の外部電源電圧で動作する第３の回路とを備
え、第１の回路は、第３の回路へ第２の機能的信号を出
力する。

【００２７】この発明による半導体記憶装置は、第１の
外部電源電圧を降圧した内部電源電圧および第２の外部
電源電圧で動作する第１の回路、第１の外部電源電圧を
降圧した内部電源電圧でのみ動作する第２の回路、およ
び第２の外部電源電圧でのみ動作する第３の回路に分類
して作製される。そして、第１の半導体記憶装置は、第
１および第２の回路を用いて作製される。第１および第
２の回路は、第１の外部電源電圧を降圧した内部電源電
圧によって動作され、第３の回路には、第１の外部電源
電圧が供給される。第３の回路は、外部電源線と接地端
子との間にＮチャネルＭＯＳトランジスタまたはＮチャ
ネルＭＯＳトランジスタを配置した回路を入力部に含
み、第１の回路は、第２の回路へ第１の機能的信号を出
力し、接地電圧に固定された第１の不活性化信号または
第１の外部電源電圧に固定された第２の不活性化信号を
第３の回路のＮチャネルＭＯＳトランジスタのゲート端
子またはＰチャネルＭＯＳトランジスタのゲート端子に
与える。そうすると、第２の回路は活性化されてデータ
の書込み、および読出しが行なわれる。また、第３の回
路は、不活性化され、ＰチャネルＭＯＳトランジスタ、
またはＮチャネルＭＯＳトランジスタが必ずオフされ
る。

【００２８】また、第２の半導体記憶装置は、第１およ
び第３の回路を用いて作製される。第１および第３の回
路は、第２の外部電源電圧によって動作され、第２の回
路には、第２の外部電源電圧が供給される。第１の回路
は、第３の回路へ第２の機能的信号を出力する。そうす
ると、第３の回路は活性化されてデータの書込み、およ
び読出しが行なわれる。

【００２９】したがって、この発明によれば、半導体記
憶装置に不要な回路を不活性化し、その不活性化した回
路において貫通電流が流れるのを防止できる。

【００３０】好ましくは、第１の半導体記憶装置におけ
る第３の回路は、外部電源線と接地端子との間に直列接
続されたＮチャネルＭＯＳトランジスタとＰチャネルＭ
ＯＳトランジスタとを入力部に含み、第１の半導体記憶
装置における第１の回路は、第１の不活性化信号または
第２の不活性化信号をＮチャネルＭＯＳトランジスタの
ゲート端子とＰチャネルＭＯＳトランジスタのゲート端
子とに与える。

【００３１】第１の半導体記憶装置における第３の回路
に含まれるＮチャネルＭＯＳトランジスタのゲート端子
とＰチャネルＭＯＳトランジスタは、そのゲート端子に
第１の回路から接地電位に固定された第１の不活性化信
号または第１の外部電源電圧に固定された第２の不活性
化信号を受け、いずれか一方が必ずオフされる。

【００３２】したがって、この発明によれば、第１の半
導体記憶装置における第３の回路において貫通電流が流
れるのを防止できる。

【００３３】好ましくは、第２の半導体記憶装置におけ
る第２の回路は、外部電源線と接地端子との間に直列接
続されたＮチャネルＭＯＳトランジスタとＰチャネルＭ
ＯＳトランジスタとを入力部に含み、第２の半導体記憶
装置における第１の回路は、第１の不活性化信号または
第２の外部電源電圧に固定された第３の不活性化信号を
ＮチャネルＭＯＳトランジスタのゲート端子とＰチャネ
ルＭＯＳトランジスタのゲート端子とに与える。

【００３４】第２の半導体記憶装置における第２の回路
に含まれるＮチャネルＭＯＳトランジスタのゲート端子
とＰチャネルＭＯＳトランジスタは、そのゲート端子に
第１の回路から接地電位に固定された第１の不活性化信
号または第２の外部電源電圧に固定された第３の不活性
化信号を受け、いずれか一方が必ずオフされる。

【００３５】したがって、この発明によれば、第２の半
導体記憶装置における第２の回路において貫通電流が流
れるのを防止できる。

【００３６】好ましくは、第１の半導体記憶装置におけ
る第１の回路は、内部電源電圧に基づいて生成された第
１の不活性化信号をゲートに与える。

【００３７】第１の半導体記憶装置が作製されるとき
は、第１の外部電源電圧が供給され、電圧降圧回路によ
って降圧された内部電源電圧で第１の回路は動作する。
そして、第１の回路は、その動作電源である内部電源電
圧に基づいて接地電位に固定された第１の不活性化信号
を生成し、ＰチャネルＭＯＳトランジスタおよびＮチャ
ネルＭＯＳトランジスタのゲートに与える。

【００３８】したがって、この発明によれば、内部電源
電圧のみを供給すれば第１の不活性化信号も生成でき
る。

【００３９】好ましくは、第１の回路は、内部電源電圧
に基づいて第１の不活性化信号を生成するインバータを
含む。

【００４０】第１の回路においては、インバータが内部
電源電圧に基づいて接地電圧に固定された第１の不活性
化信号を生成し、第３の回路へ出力する。

【００４１】したがって、この発明によれば、簡単な構
成によって接地電圧に固定された第１の不活性化信号を
容易に生成できる。

【００４２】好ましくは、第１の半導体記憶装置におけ
る第３の回路は、第１または第２の不活性化信号が入力
されるインバータを入力部に含む。

【００４３】第３の回路は、インバータを入力部に含
み、インバータは第１の回路から第１または第２の不活
性化信号を受ける。インバータは外部電源線と接地端子
との間に設けられており、外部電源線には第１の外部電
源電圧が供給されている。そうすると、インバータは第
１の回路から第１の不活性化信号を受けると、インバー
タを構成するＮチャネルＭＯＳトランジスタがオフされ
る。また、インバータは第１の回路から第２の不活性化
信号を受けると、インバータを構成するＰチャネルＭＯ
Ｓトランジスタがオフされる。

【００４４】したがって、この発明によれば、不活性化
すべき回路の入力部にインバータを設けるだけで貫通電
流を防止して不活性化することができる。

【００４５】好ましくは、第１の半導体記憶装置におけ
る第３の回路は、第１または第２の不活性化信号が入力
される直列に接続された複数のインバータと、第１また
は第２の不活性化信号と複数のインバータの出力信号と
が入力されるＮＯＲゲートとから成るパルス発生回路を
含む。

【００４６】第３の回路は、複数のインバータとＮＯＲ
ゲートとから成るパルス発生回路を含む。そして、複数
のインバータおよびＮＯＲゲートに第１または第２の不
活性化信号が入力され、複数のインバータおよびＮＯＲ
ゲートにおいて貫通電流が流れるのを防止できる。

【００４７】好ましくは、パルス発生回路を構成する複
数のインバータは、奇数個のインバータから成り、奇数
個のインバータおよびＮＯＲゲートは、第１の不活性化
信号を受ける。

【００４８】パルス発生回路が奇数個のインバータとＮ
ＯＲゲートとから構成されるときは、奇数個のインバー
タおよびＮＯＲゲートは第１の不活性化信号を受ける。
インバータ、およびＮＯＲゲートはＨレベルまたはＬレ
ベルに固定された信号を出力して第３の回路を不活性化
するとともに、インバータおよびＮＯＲゲートを構成す
るＮチャネルＭＯＳトランジスタがオフされる。

【００４９】したがって、この発明によれば、パルスを
発生させるパルス発生回路を入力部に設けることによっ
て第３の回路において貫通電流が流れるのを防止でき
る。

【００５０】好ましくは、第１の半導体記憶装置におけ
る第１の回路は、第１の不活性化信号を出力する不活性
化回路と、第２および第３の回路へ共通信号を出力する
共通信号回路とを含み、第３の回路は、ＮＡＮＤゲート
またはＮＯＲゲートを入力部に含む。

【００５１】第１の回路は、第２の回路へ共通信号を出
力し、第３の回路へ共通信号と第１の不活性化信号とを
出力する。そして、第２の回路は入力した共通信号によ
って動作する。第３の回路は、ＮＡＮＤゲートまたはＮ
ＯＲゲートを入力部に含む。そして、ＮＡＮＤゲートま
たはＮＯＲゲートに含まれるＮチャネルＭＯＳトランジ
スタは、共通信号がＨレベル、Ｌレベルのいかんに拘わ
らず、第１の不活性化信号によってオフされる。

【００５２】したがって、この発明によれば、第２およ
び第３の回路が共通信号を受ける場合でも、第１の半導
体記憶装置の作製時に不要な第３の回路を不活性化でき
るとともに、第３の回路において貫通電流が流れるのを
防止できる。

【００５３】好ましくは、第１の半導体記憶装置を作製
するとき、第１の回路を構成する不活性化回路は、内部
電源電圧に基づいて第１の不活性化信号を生成するイン
バータと、インバータと接続される第３のスイッチとか
ら成る。

【００５４】第１の半導体記憶装置が作製されるとき、
不活性化回路の第３のスイッチはインバータに接続され
る。そして、インバータは、内部電源電圧に基づいて生
成した第１の不活性化信号を第３のスイッチを介して第
３の回路へ出力する。また、共通信号回路は、第２およ
び第３の回路へ共通信号を出力する。

【００５５】したがって、この発明によれば、インバー
タによる第１の不活性化信号の生成という簡単な構成に
よって共通信号が入力される第３の回路を不活性化で
き、第３の回路における貫通電流を防止できる。

【００５６】好ましくは、第１の半導体記憶装置におけ
る第２および第３の回路は複数個設けられ、共通信号回
路は、複数の第２および第３の回路の各々へ２つの共通
信号を出力する。

【００５７】第１の半導体記憶装置において活性化すべ
き第２の回路、および不活性化すべき第３の回路が複数
個設けられ、その複数個の第２および第３の回路へ２つ
の共通信号が入力される。そして、複数個の第３の回路
は、第１の不活性化信号を入力する。つまり、複数の第
２の回路が、２つの共通信号を受けて動作しているとき
に複数の第３の回路は第１の不活性化信号によって不活
性化される。

【００５８】したがって、この発明によれば、２つの共
通信号によって第２の回路を動作する半導体記憶装置に
おいても、第３の回路は不活性化され、貫通電流を防止
できる。

【００５９】好ましくは、第１の回路の共通信号回路
は、リードデータ信号を出力する。第１の回路は、第２
の回路へリードデータ信号を出力し、第２の回路におい
ては、入出力回路がリードデータ信号を入出力端子へ出
力する。

【００６０】したがって、この発明によれば、実際にデ
ータの読出しを行ないながら第３の回路を不活性化で
き、第３の回路における貫通電流を防止できる。

【００６１】好ましくは、スイッチは、配線マスクによ
ってマスタースライスで設けられる。

【００６２】第１の半導体記憶装置または第２の半導体
記憶装置を作製する場合、その作製プロセスにおけるメ
タルマスクによる配線によってスイッチはいずれかの配
線に接続される。

【００６３】したがって、この発明よれば、２つの半導
体記憶装置を容易に作り分けることができる。

【００６４】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。

【００６５】［実施の形態１］図１を参照して、この発
明による半導体記憶装置１００は、共通回路１と、専用
回路２，３と、電圧降圧回路４と、外部電源線５と、内
部電源線６と、スイッチ７Ａ，７Ｂと、電源線８とを備
える。

【００６６】共通回路１は、外部電源線５に３．３Ｖの
外部電源電圧が供給されるとき、および２．５Ｖの外部
電源電圧が供給されるときに動作する回路である。専用
回路２は、外部電源線５に３．３Ｖの外部電源電圧が供
給されるときのみ動作する回路である。専用回路３は、
外部電源線５に２．５Ｖの外部電源電圧が供給されると
きのみ動作する回路である。

【００６７】すなわち、共通回路１は、ＳＤＲ−ＳＤＲ
ＡＭ、およびＤＤＲ−ＳＤＲＡＭの両方に共通の回路で
あり、たとえば、行／列アドレスバッファ回路、行／列
アドレスデコーダである。そして、共通回路１は、電源
線８に接続されており、外部電源線５に供給された２．
５Ｖの外部電源電圧、または内部電源線６に供給された
２．５Ｖの内部電源電圧をスイッチ７Ａを介して供給さ
れる。専用回路２は、ＳＤＲ−ＳＤＲＡＭに専用の回路
であり、たとえば、ＳＤＲクロックバッファ、ＳＤＲ用
の入出力回路である。そして、専用回路２は、内部電源
線６に接続され、スイッチ７Ｂを介して２．５Ｖの内部
電源電圧または２．５Ｖの外部電源電圧が供給される。
専用回路３は、ＤＤＲ−ＳＤＲＡＭに専用の回路であ
り、たとえば、ＤＤＲクロックバッファ、ＤＤＲ用の入
出力回路である。そして、専用回路３は、外部電源線５
に接続されており、２．５Ｖまたは３．３Ｖの外部電源
電圧が供給される。

【００６８】電圧降圧回路４は、外部電源線５に接続さ
れ、外部電源線５に供給された３．３Ｖの外部電源電圧
を２．５Ｖの内部電源電圧に降圧する。外部電源線５
は、外部電源電圧用の入出力端子（図示せず）から供給
された２．５Ｖまたは３．３Ｖの外部電源電圧を専用回
路３、電圧降圧回路４、およびスイッチ７Ａ，７Ｂに供
給する。内部電源線６は、電圧降圧回路４によって降圧
された２．５Ｖの内部電源電圧をスイッチ７Ａに供給
し、スイッチ７Ｂを介して２．５Ｖの内部電源電圧を専
用回路２に供給する。また、内部電源線６は、外部電源
線５に２．５Ｖの外部電源電圧が供給されたとき、その
外部電源電圧を専用回路２に供給する。スイッチ７Ａ，
７Ｂは、ＳＤＲ−ＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭ
の作製プロセスにおいてメタルマスクにより外部電源線
５または内部電源線６に接続される。そして、スイッチ
７Ａ，７Ｂは、外部電源線５に３．３Ｖの外部電源電圧
が供給されるとき内部電源線６に接続され、外部電源線
５に２．５Ｖの外部電源電圧が供給されるとき外部電源
線５に接続される。

【００６９】半導体記憶装置１００は、ＳＤＲ−ＳＤＲ
ＡＭまたはＤＤＲ−ＳＤＲＡＭを作り分けることができ
る半導体記憶装置であり、ＳＤＲ−ＳＤＲＡＭが作製さ
れるとき、共通回路１、および専用回路２が用いられ、
ＤＤＲ−ＳＤＲＡＭが作製されとき、共通回路１、およ
び専用回路３が用いられる。したがって、共通回路１
は、ＳＤＲ−ＳＤＲＡＭが作製されたとき、メモリセル
にデータの書込み、および読出しを行なうための信号を
専用回路２へ出力し、専用回路３を不活性化するための
不活性化信号を専用回路３へ出力する。また、共通回路
１は、ＤＤＲ−ＳＤＲＡＭが作製されたとき、メモリセ
ルにデータの書込み、および読出しを行なうための信号
を専用回路３へ出力し、専用回路２を不活性化するため
の不活性化信号を専用回路２へ出力する。

【００７０】半導体記憶装置１００がＳＤＲ−ＳＤＲＡ
Ｍとして使用されるとき、外部電源線５に３．３Ｖの外
部電源電圧が供給される。そして、スイッチ７Ａ，７Ｂ
は、メタルマスクによって内部電源線６に接続される。
そうすると、電圧降圧回路４は、外部電源線５によって
供給された３．３Ｖの外部電源電圧を２．５Ｖの内部電
源電圧に降圧し、その内部電源電圧を内部電源線６を介
してスイッチ７Ａ，７Ｂに供給する。スイッチ７Ａ，７
Ｂは、内部電源線６に接続されているため、共通回路１
は、電源線８によって２．５Ｖの内部電源電圧が供給さ
れ、専用回路２は、内部電源線６によって２．５Ｖの内
部電源電圧が供給される。また、専用回路３は、外部電
源線５によって３．３Ｖの外部電源電圧が供給される。
専用回路３は、２．５Ｖの外部電源電圧でのみ動作する
回路であるが、ＳＤＲ−ＳＤＲＡＭが作製されたとき、
その駆動電圧より高い３．３Ｖの外部電源電圧が供給さ
れる。

【００７１】半導体記憶装置１００がＤＤＲ−ＳＤＲＡ
Ｍとして使用されるとき、外部電源線５に２．５Ｖの外
部電源電圧が供給される。そして、スイッチ７Ａ，７Ｂ
は、メタルマスクによって外部電源線５に接続される。
そうすると、共通回路１は、電源線８によって２．５Ｖ
の外部電源電圧が供給され、専用回路２は、内部電源線
６によって２．５Ｖの外部電源電圧が供給される。ま
た、専用回路３は、外部電源線５によって２．５Ｖの外
部電源電圧が供給される。

【００７２】図２〜５を参照して、専用回路２，３の不
活性化について説明する。図２を参照して、共通回路１
は、不活性化／活性化回路１０，２０を含む。不活性化
／活性化回路１０は、インバータＩＶ１と、電源ノード
１３と、接地端子１４と、ノード１５，１６とから成
る。インバータＩＶ１は、ＰチャネルＭＯＳトランジス
タ１１と、ＮチャネルＭＯＳトランジスタ１２とから成
り、電源ノード１３と接地端子１４との間に設けられて
いる。不活性化／活性化回路２０は、インバータＩＶ２
と、電源ノード１３と、接地端子１４と、ノード１６，
１９とから成る。インバータＩＶ２は、ＰチャネルＭＯ
Ｓトランジスタ１７と、ＮチャネルＭＯＳトランジスタ
１８とから成り、電源ノード１３と接地端子１４との間
に設けられている。ノード１６は、出力イネーブル信号
等、専用回路２，３が半導体記憶装置１００にデータの
書込み、および読出しを行なう回路として機能するとき
の信号をインバータＩＶ１，ＩＶ２に供給する。

【００７３】不活性化／活性化回路１０，２０の電源ノ
ード１３には２．５Ｖの内部電源電圧または２．５Ｖの
外部電源電圧が供給される。したがって、インバータＩ
Ｖ１は、ノード１５が電源ノード１３に接続されると、
接地電圧に固定された不活性化信号ＤＡＳＬをノードＮ
１に出力し、ノード１５がノード１６に接続されると、
出力イネーブル信号ＯＥ等を反転した信号をノードＮ１
に出力する。また、不活性化／活性化回路２０は、ノー
ド１９が電源ノード１３に接続されると、接地電圧に固
定された不活性化信号ＤＡＳＬをノードＮ４に出力し、
ノード１９がノード１６に接続されると、出力イネーブ
ル信号ＯＥ等を反転した信号をノードＮ４に出力する。

【００７４】専用回路２は、入力部にインバータＩＶ
５，ＩＶ６を含む。インバータＩＶ５は、ＰチャネルＭ
ＯＳトランジスタ２１と、ＮチャネルＭＯＳトランジス
タ２２とから成り、電源ノード２３と接地端子２４との
間に設けられている。インバータＩＶ６は、Ｐチャネル
ＭＯＳトランジスタ２５と、ＮチャネルＭＯＳトランジ
スタ２６とから成り、電源ノード２３と接地端子２４と
の間に設けられている。インバータＩＶ５とインバータ
ＩＶ６とは、ノードＮ５によって接続されている。

【００７５】専用回路３は、入力部にインバータＩＶ
３，ＩＶ４を含む。インバータＩＶ３は、ＰチャネルＭ
ＯＳトランジスタ３１と、ＮチャネルＭＯＳトランジス
タ３２とから成り、電源ノード３３と接地端子３４との
間に設けられている。インバータＩＶ４は、Ｐチャネル
ＭＯＳトランジスタ３５と、ＮチャネルＭＯＳトランジ
スタ３６とから成り、電源ノード３３と接地端子３４と
の間に設けられている。インバータＩＶ３とインバータ
ＩＶ４とは、ノードＮ２によって接続されている。

【００７６】半導体記憶装置１００がＳＤＲ−ＳＤＲＡ
Ｍとして作製されるとき、ノード１５が電源ノード１３
に接続されるため、不活性化／活性化回路１０は、接地
電圧に固定された不活性化信号ＤＡＳＬをノードＮ１に
出力する。また、ノード１９はノード１６に接続される
ため、不活性化／活性化回路２０は出力イネーブル信号
ＯＥを反転した信号／ＯＥをノードＮ４に出力する。さ
らに、専用回路２の電源ノード２３には２．５Ｖの内部
電源電圧が供給され、専用回路３の電源ノード３３には
３．３Ｖの外部電源電圧が供給される。そうすると、専
用回路３は、ノードＮ１から不活性化信号ＤＡＳＬが入
力され、インバータＩＶ３のＰチャネルＭＯＳトランジ
スタ３１、およびＮチャネルＭＯＳトランジスタ３２
は、それぞれのゲート端子に０Ｖの電圧が与えられる。
したがって、ＰチャネルＭＯＳトランジスタ３１はオン
され、ＮチャネルＭＯＳトランジスタ３２はオフされ
る。したがって、インバータＩＶ３においては、電源ノ
ード３３から接地端子３４へ貫通電流が流れない。そし
て、インバータＩＶ３は３．３Ｖの電圧値から成るＨ
（論理ハイ）レベルの信号をノードＮ２に出力する。

【００７７】インバータＩＶ４は、ノードＮ２上のＨレ
ベルの信号が入力され、ＰチャネルＭＯＳトランジスタ
３５、およびＮチャネルＭＯＳトランジスタ３６は、そ
れぞれのゲート端子に３．３Ｖの電圧が与えられる。そ
うすると、ＰチャネルＭＯＳトランジスタ３５は完全に
オフされ、ＮチャネルＭＯＳトランジスタ３６はオンさ
れる。ＰチャネルＭＯＳトランジスタ３５のゲート端子
には、ソース端子に供給される３．３Ｖの電圧と同じ
３．３Ｖの電圧が供給されるため、ＰチャネルＭＯＳト
ランジスタ３５は完全にオフされる。したがって、イン
バータＩＶ４においては、電源ノード３３から接地端子
３４へ貫通電流が流れない。そして、インバータＩＶ４
は０Ｖの電圧値から成るＬ（論理ロー）レベルの信号を
ノードＮ３に出力する。

【００７８】したがって、インバータＩＶ３，ＩＶ４
は、それぞれ、Ｈレベル、Ｌレベルの一定信号を出力す
るため、専用回路３は半導体記憶装置用の回路として機
能せず、不活性化される。そして、インバータＩＶ３，
ＩＶ４においては、貫通電流が流れないため、専用回路
３において貫通電流の発生が防止される。

【００７９】一方、不活性化／活性化回路２０は、ノー
ド１９がノード１６に接続されるため、出力イネーブル
信号ＯＥを反転した信号／ＯＥをノードＮ４に出力す
る。そして、専用回路２は、ノードＮ４から信号／ＯＥ
が入力され、インバータＩＶ５，ＩＶ６は、信号／ＯＥ
に基づいた信号を、それぞれ、ノードＮ５，Ｎ６に出力
する。これによって専用回路２は、半導体記憶装置用の
回路として機能し、活性化される。

【００８０】図３を参照して、半導体記憶装置１００が
ＤＤＲ−ＳＤＲＡＭとして作製されるとき、不活性化／
活性化回路１０，２０の電源ノード１３、および専用回
路２，３の電源ノード３３には、２．５Ｖの外部電源電
圧が供給される。そして、不活性化／活性化回路１０の
ノード１５はノード１６に接続され、不活性化／活性化
回路２０のノード１９は電源ノード１３に接続される。
そうすると、不活性化／活性化回路１０は、出力イネー
ブル信号ＯＥを反転した信号／ＯＥをノードＮ１に出力
する。また、不活性化／活性化回路２０は、不活性化信
号ＤＡＳＬをノードＮ４に出力する。その結果、専用回
路２のＮチャネルＭＯＳトランジスタ２２がオフされ、
ＰチャネルＭＯＳトランジスタ２５が完全にオフされて
専用回路２は不活性化され、専用回路３は活性化され
る。この場合、専用回路２において貫通電流の発生が防
止される。

【００８１】図４を参照して、共通回路１は、不活性化
／活性化回路１０Ａと、不活性化／活性化回路２０とか
ら成る。不活性化／活性化回路１０Ａは、外部電源線５
と、スイッチ９と、ノード１６とから成る。スイッチ９
は、外部電源線５またはノード１６に接続される。そし
て、スイッチ９は、外部電源線５に接続されるとき、
３．３Ｖの電圧値から成る不活性化信号ＤＡＳＨをノー
ドＮ１に出力し、ノード１６に接続されるとき、上述し
たように出力イネーブル信号ＯＥをノードＮ１に出力す
る。

【００８２】半導体記憶装置１００がＳＤＲ−ＳＤＲＡ
Ｍとして作製されるとき、スイッチ９は外部電源線５に
接続されるため、不活性化／活性化回路１０Ａは、不活
性化信号ＤＡＳＨをノードＮ１に出力する。半導体記憶
装置１００がＳＤＲ−ＳＤＲＡＭとして作製されると
き、外部電源線５には３．３Ｖの外部電源電圧が供給さ
れるため、不活性化信号ＤＡＳＨは３．３Ｖの電圧値か
ら成るＨレベルの信号である。そして、不活性化／活性
化回路２０は、出力イネーブル信号ＯＥを反転した信号
／ＯＥをノードＮ４に出力する。

【００８３】専用回路３は、ノードＮ１から不活性化信
号ＤＡＳＨが入力され、インバータＩＶ３のＰチャネル
ＭＯＳトランジスタ３１、およびＮチャネルＭＯＳトラ
ンジスタ３２は、それぞれのゲート端子に３．３Ｖの電
圧が与えられる。そうすると、ＰチャネルＭＯＳトラン
ジスタ３１はオフされ、ＮチャネルＭＯＳトランジスタ
３２はオンされる。ＰチャネルＭＯＳトランジスタ３１
のゲート端子には、ソース端子に供給される３．３Ｖの
電圧と同じ３．３Ｖの電圧が供給されるため、Ｐチャネ
ルＭＯＳトランジスタ３１は完全にオフされる。したが
って、インバータＩＶ３においては、電源ノード３３か
ら接地端子３４へ貫通電流が流れない。そして、インバ
ータＩＶ３は０Ｖの電圧値から成るＬレベルの信号をノ
ードＮ２に出力する。

【００８４】インバータＩＶ４は、ノードＮ２上のＬレ
ベルの信号が入力され、ＰチャネルＭＯＳトランジスタ
３５、およびＮチャネルＭＯＳトランジスタ３６は、そ
れぞれのゲート端子に０Ｖの電圧が与えられる。そうす
ると、ＰチャネルＭＯＳトランジスタ３５はオンされ、
ＮチャネルＭＯＳトランジスタ３６はオフされる。した
がって、インバータＩＶ４においては、電源ノード３３
から接地端子３４へ貫通電流が流れない。そして、イン
バータＩＶ４は３．３Ｖの電圧値から成るＨレベルの信
号をノードＮ３に出力する。

【００８５】したがって、インバータＩＶ３，ＩＶ４
は、それぞれ、Ｈレベル、Ｌレベルの一定信号を出力す
るため、専用回路３は半導体記憶装置用の回路として機
能せず、不活性化される。そして、インバータＩＶ３，
ＩＶ４においては、貫通電流が流れないため、専用回路
３において貫通電流の発生が防止される。

【００８６】一方、不活性化／活性化回路２０は、ノー
ド１９がノード１６に接続されるため、出力イネーブル
信号ＯＥを反転した信号／ＯＥをノードＮ４に出力す
る。そして、専用回路２は、ノードＮ４から信号／ＯＥ
が入力され、インバータＩＶ５，ＩＶ６は、信号／ＯＥ
に基づいた信号を、それぞれ、ノードＮ５，Ｎ６に出力
する。これによって専用回路２は、半導体記憶装置用の
回路として機能し、活性化される。

【００８７】図５を参照して、半導体記憶装置１００が
ＤＤＲ−ＳＤＲＡＭとして作製されるとき、不活性化／
活性化回路１０Ａのスイッチ９はノード１６に接続さ
れ、不活性化／活性化回路２０のノード１９は電源ノー
ド１３に接続される。そして、不活性化／活性化回路２
０の電源ノード１３、および専用回路２，３の電源ノー
ド３３には、２．５Ｖの外部電源電圧が供給される。そ
うすると、不活性化／活性化回路１０Ａは、出力イネー
ブル信号ＯＥをノードＮ１に出力する。また、不活性化
／活性化回路２０は、不活性化信号ＤＡＳＬをノードＮ
４に出力する。その結果、上述したのと同じように専用
回路２は不活性化され、専用回路３は活性化される。こ
の場合、専用回路２において貫通電流の発生が防止され
る。

【００８８】なお、不活性化されるべき回路は、外部電
源線と接地端子との間に直列接続されたＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタとを入
力部に含むと説明したが、本発明はこれに限定されず、
接地電位に固定された不活性化信号が入力されるとき
は、ＰチャネルＭＯＳトランジスタに代えて高抵抗の抵
抗を用いても良いし、３．３Ｖの外部電源電圧に固定さ
れた不活性化信号が入力されるときは、ＮチャネルＭＯ
Ｓトランジスタに代えて高抵抗の抵抗を用いても良い。
一般に、不活性化される回路は、外部電源線と接地端子
との間にＮチャネルＭＯＳトランジスタまたはＰチャネ
ルＭＯＳトランジスタが配置された回路を入力部に含む
ものであれば良い。これによって、不活性化信号の入力
により貫通電流の発生を防止できる。なお、高抵抗な抵
抗とは、直列に接続されたＮチャネルＭＯＳトランジス
タまたはＰチャネルＭＯＳトランジスタと抵抗との接続
点が、外部電源電圧または接地電圧を保持できるという
意味である。

【００８９】また、図１のスイッチ７Ｂはなくても良
く、内部電源線６が電源線８に直接接続されていても良
い。この場合は、スイッチ７Ａが外部電源線５または内
部電源線６に接続されることによって専用回路２は、外
部電源電圧または内部電源電圧が供給される（以下、同
じ。）。

【００９０】実施の形態１によれば、半導体記憶装置１
００において、専用回路２，３は外部電源線５によって
外部電源電圧が供給される電源ノード２３，３３と接地
端子２４，３４との間に、ＰチャネルＭＯＳトランジス
タ２１，２５，３１，３５とＮチャネルＭＯＳトランジ
スタ２２，２６，３２，３６とを直列に接続したインバ
ータＩＶ３，ＩＶ４，ＩＶ５，ＩＶ６を含み、共通回路
１は、接地電圧（０Ｖ）に固定された不活性化信号ＤＡ
ＳＬまたは３．３Ｖの外部電源電圧に固定された不活性
化信号ＤＡＳＨを専用回路２，３へ出力するので、半導
体記憶装置を構成するために不要な専用回路を不活性化
し、その不活性化した専用回路において貫通電流が流れ
るのを防止できる。

【００９１】［実施の形態２］図６を参照して、実施の
形態２による半導体記憶装置２００は、半導体記憶装置
１００の専用回路３がパルス発生回路４０を入力部に含
むものであり、その他は半導体記憶装置１００と同じで
ある。

【００９２】図７を参照して、パルス発生回路４０は、
５個のインバータ４１とＮＯＲゲート４２とから成る。
５個のインバータ４１は、入力信号ＳｉｇＡを反転した
信号ＳｉｇＢを出力する。ＮＯＲゲート４２は、入力信
号ＳｉｇＡと信号ＳｉｇＢとを入力し、信号ＳｉｇＣを
出力する。

【００９３】図８を参照して、５個のインバータ４１
は、一定期間、ＨレベルからＬレベルに切替わる信号Ｓ
ｉｇＡが入力されると、信号ＳｉｇＡがＨレベルからＬ
レベルに切替わるタイミングＴ１に対して一定時間ΔＴ
１だけ、遅延されたタイミングＴ２でＬレベルからＨレ
ベルに切替わる信号ＳｉｇＢを出力する。そうすると、
ＮＯＲゲート４２は、信号ＳｉｇＡと信号ＳｉｇＢとに
基づいて、信号ＳｉｇＡ、および信号ＳｉｇＢが共にＬ
レベルである期間ΔＴ１のみ、Ｈレベルである信号Ｓｉ
ｇＣを出力する。したがって、パルス発生回路４０は、
周期的にＨレベルからＬレベルに切替わる信号に基づい
て一定期間ΔＴ１だけ、Ｈレベルであるパルス信号を出
力する。信号ＳｉｇＡは、スタンバイ時にＨレベルに保
持される信号であり、信号ＳｉｇＢ，ＳｉｇＣはスタン
バイ時にＬレベルに保持される信号である。

【００９４】なお、パルス発生回路４０のインバータは
５個に限定されるものではなく、一般的に奇数個であれ
ば良い。

【００９５】再び、図６を参照して、半導体記憶装置２
００がＳＤＲ−ＳＤＲＡＭとして作製されるとき、不活
性化／活性化回路１０は、不活性化信号ＤＡＳＬを専用
回路３へ出力し、不活性化／活性化回路２０は、出力イ
ネーブル信号ＯＥを反転した信号／ＯＥを専用回路２へ
出力する。

【００９６】そうすると、専用回路３のパルス発生回路
４０は、不活性化信号ＤＡＳＬが入力され、５個のイン
バータ４１は３．３Ｖの電圧値から成るＨレベルの信号
をＮＯＲゲート４２の一方の端子へ出力し、ＮＯＲゲー
ト４２は、０Ｖの電圧値から成るＬレベルの信号を出力
する。そして、ＮＯＲゲート４２は、直列に接続された
２個のＰチャネルＭＯＳトランジスタと、並列に接続さ
れた２個のＮチャネルＭＯＳトランジスタとが電源ノー
ド３３と接地端子３４との間に直列に接続された構成を
有するので、３．３Ｖの電圧値から成るＨレベルの信号
が一方の端子に入力されると貫通電流が流れない。その
結果、０Ｖに固定された不活性化信号ＤＡＳＬがパルス
発生回路４０へ入力されると、インバータ４１，４３お
よびＮＯＲゲート４２において貫通電流の発生が防止さ
れる。

【００９７】この場合、インバータ４１が接続された電
源ノード３３には３．３Ｖの外部電源電圧が供給されて
いるため、２．５Ｖの電圧値から成るＨレベルの信号を
共通回路１から入力してもインバータ４１における貫通
電流の発生を防止できない。したがって、０Ｖの電圧値
から成る不活性化信号ＤＡＳＬによってインバータ４
１，４３における貫通電流の発生を防止し、インバータ
４１が出力する３．３Ｖの電圧値から成るＨレベルの信
号によってＮＯＲゲート４２における貫通電流の発生を
防止している。

【００９８】したがって、パルス発生回路４０を入力部
に含む専用回路３に不活性化信号ＤＡＳＬが入力される
と、専用回路３は不活性化され、かつ、貫通電流の発生
が防止される。

【００９９】一方、不活性化／活性化回路２０が出力イ
ネーブル信号ＯＥを反転した信号／ＯＥをノードＮ４へ
出力すると、上述したように専用回路２は活性化され
る。

【０１００】図９を参照して、半導体記憶装置２００が
ＤＤＲ−ＳＤＲＡＭとして作製されるとき、不活性化／
活性化回路１０は、信号／ＯＥをノードＮ１へ出力し、
不活性化／活性化回路２０は、不活性化信号ＤＡＳＬを
ノードＮ４へ出力する。そうすると、パルス発生回路４
０は、信号／ＯＥに基づいた信号を出力し、専用回路３
は活性化される。そして、専用回路２は上述したように
不活性化され、かつ、貫通電流が流れない。

【０１０１】図１０を参照して、共通回路１は不活性化
／活性化回路１０Ａを含む。半導体記憶装置２００がＳ
ＤＲ−ＳＤＲＡＭとして作製されるとき、スイッチ９は
外部電源線５に接続されるので、不活性化／活性化回路
１０Ａは３．３Ｖの外部電源電圧に固定された不活性化
信号ＤＡＳＨを専用回路３へ出力する。そうすると、パ
ルス発生回路４０はＬレベルの一定信号を出力し、イン
バータ４３はＨレベルの一定信号を出力する。したがっ
て、専用回路３は、上述したように不活性化され、か
つ、貫通電流の発生が防止される。この場合、不活性化
／活性化回路２０は、信号／ＯＥをノードＮ４へ出力す
る。したがって、専用回路２は、上述したように活性化
される。

【０１０２】半導体記憶装置２００がＤＤＲ−ＳＤＲＡ
Ｍとして作製されるとき、不活性化／活性化回路１０Ａ
は、信号／ＯＥをノードＮ４へ出力する。そうすると、
パルス発生回路４０は、信号／ＯＥに基づいた信号を出
力するため、専用回路３は活性化される。この場合、不
活性化／活性化回路２０は、不活性化信号ＤＡＳＬをノ
ードＮ４へ出力する。したがって、専用回路２は、上述
したように不活性化され、かつ、貫通電流の発生が防止
される。

【０１０３】実施の形態２によれば、半導体記憶装置２
００において、専用回路２，３は外部電源線５によって
外部電源電圧が供給される電源ノード２３，３３と接地
端子２４，３４との間に、ＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとを直列に接続した
インバータ、またはＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタとを直列に接続した構成を
有するＮＯＲゲートを含み、共通回路１は、接地電圧
（０Ｖ）に固定された不活性化信号ＤＡＳＬまたは３．
３Ｖの外部電源電圧に固定された不活性化信号ＤＡＳＨ
を専用回路２，３へ出力するので、半導体記憶装置を構
成するために不要な専用回路を不活性化し、その不活性
化した専用回路において貫通電流が流れるのを防止でき
る。

【０１０４】［実施の形態３］図１１を参照して、共通
回路１が専用回路２，３へ共通信号ＳｉｇＤを出力する
場合、専用回路２，３のいずれか一方を共通信号Ｓｉｇ
Ｄによって不活性化することができない。このような場
合、共通回路１が２本の共通信号ＳｉｇＤのうち一方の
共通信号ＳｉｇＤを専用回路２へ出力し、他方の共通信
号ＳｉｇＤを専用回路３へ出力すれば、実施の形態１と
同じように専用回路２，３のいずれか一方を不活性化す
ることができる。

【０１０５】しかし、かかる方法では配線数が増加し、
チップ面積が増大するという問題がある。

【０１０６】そこで、実施の形態３は、かかる問題を解
決するためになされたものである。図１２を参照して、
実施の形態３による半導体記憶装置３００は、共通回路
１と、専用回路２，３と、スイッチ７４とを備える。共
通回路１は、不活性化／活性化回路２０，６０と、共通
信号回路７０とから成る。また、専用回路３は、ＮＡＮ
Ｄ５０を入力部に含む。その他は、半導体記憶装置１０
０と同じである。

【０１０７】ＮＡＮＤ５０は、ＰチャネルＭＯＳトラン
ジスタ５１，５２と、ＮチャネルＭＯＳトランジスタ５
３，５４とから成る。ＰチャネルＭＯＳトランジスタ５
１、およびＮチャネルＭＯＳトランジスタ５４は、共通
信号回路７０から出力された共通信号ＳｉｇＤをゲート
端子に与えられ、ＰチャネルＭＯＳトランジスタ５２、
およびＮチャネルＭＯＳトランジスタ５３は、不活性化
／活性化回路６０から出力された信号をゲート端子に与
えられる。

【０１０８】不活性化／活性化回路６０は、インバータ
ＩＶ１と、外部電源線５と、スイッチ６１と、ノード６
２とから成る。スイッチ６１は、外部電源線５またはノ
ード６２に接続される。スイッチ７４は、ノードＮ４ま
たはＮ１０に接続される。

【０１０９】共通信号回路７０は、プリアンプ７１とバ
ッファ７２とから成る。図１３を参照して、プリアンプ
７１は、メモリセル（図示せず）から読出されたリード
データ信号を内部ＩＯ線７３から入力し、そのリードデ
ータ信号を増幅する。バッファ７２は、プリアンプ７１
からのリードデータ信号を記憶し、入出力制御回路（図
示せず）からの制御によって記憶したリードデータ信号
を、それぞれ、専用回路２，３に含まれる出力データア
ンプ１Ａ，１Ｂへ出力する。出力データアンプ１Ａ，１
Ｂは、リードデータ信号を増幅し、出力バッファ８０へ
出力する。出力バッファ８０はリードデータ信号を入出
力端子ＤＱへ出力する。

【０１１０】共通信号回路７０は、メモリセルから読出
されたリードデータ信号を内部ＩＯ線７３から入力し、
プリアンプ７１によって増幅し、その増幅したリードデ
ータ信号をバッファ７２によって記憶する。そして、共
通信号回路７０は、入出力制御回路（図示せず）からの
制御によってリードデータ信号を専用回路２の出力デー
タアンプ１Ａまたは専用回路３の出力データアンプ１Ｂ
へ出力する。出力データアンプ１Ａまたは１Ｂは、リー
ドデータ信号を増幅して出力バッファ８０へ出力し、出
力バッファ８０はリードデータ信号を入出力端子ＤＱへ
出力する。したがって、共通回路１中の共通信号回路７
０は、たとえば、リードデータ信号を出力データアンプ
１Ａまたは１Ｂへ出力することによって、専用回路２ま
たは専用回路３を活性化してリードデータ信号を外部へ
出力する。

【０１１１】再び、図１２を参照して、半導体記憶装置
３００がＳＤＲ−ＳＤＲＡＭとして作製されるとき、ス
イッチ６１はノード６２に接続され、不活性化／活性化
回路６０は接地電圧に固定された不活性化信号ＤＡＳＬ
をノードＮ７へ出力し、共通信号回路７０は共通信号Ｓ
ｉｇＤをノードＮ１０へ出力する。また、スイッチ７４
は、ノードＮ１０に接続される。さらに、電源ノード５
５は、３．３Ｖの外部電源電圧が供給される。この場
合、不活性化／活性化回路２０は不活性化信号ＤＡＳＬ
をノードＮ４へ出力するが、スイッチ７４はノードＮ４
に接続されないため、専用回路２は不活性化信号ＤＡＳ
Ｌが入力されない。

【０１１２】そうすると、専用回路３は、不活性化信号
ＤＡＳＬ、および共通信号ＳｉｇＤが入力され、ＮＡＮ
Ｄ５０のＰチャネルＭＯＳトランジスタ５２およびＮチ
ャネルＭＯＳトランジスタ５３のゲート端子に０Ｖの電
圧が与えられる。また、ＮＡＮＤ５０のＰチャネルＭＯ
Ｓトランジスタ５１およびＮチャネルＭＯＳトランジス
タ５４のゲート端子に共通信号ＳｉｇＤが与えられる。
その結果、ＰチャネルＭＯＳトランジスタ５２がオンさ
れ、ＮチャネルＭＯＳトランジスタ５３がオフされるた
め、ＮＡＮＤ５０は、もう１つの入力信号である共通信
号ＳｉｇＤがＨレベルかＬレベルかに拘わらず、３．３
Ｖの外部電源電圧に固定された一定信号をノードＮ８へ
出力する。そして、ＮチャネルＭＯＳトランジスタ５３
がオフされるため、ＮＡＮＤ５０においては貫通電流が
流れない。その結果、専用回路３は不活性化され、か
つ、貫通電流の発生が防止される。

【０１１３】一方、専用回路２は、共通信号回路７０か
ら共通信号ＳｉｇＤが入力され、インバータＩＶ５は共
通信号ＳｉｇＤに基づいて信号を出力して専用回路２は
活性化される。

【０１１４】図１４を参照して、半導体記憶装置３００
がＤＤＲ−ＳＤＲＡＭとして作製されるとき、スイッチ
６１は外部電源線５に接続されるため、不活性化／活性
化回路６０は２．５Ｖの電圧値から成るＨレベルの信号
をノードＮ７へ出力する。不活性化／活性化回路２０
は、不活性化信号ＤＡＳＬをノードＮ４へ出力し、共通
信号回路７０は共通信号ＳｉｇＤをノードＮ１０へ出力
する。スイッチ７４は、ノードＮ４に接続される。

【０１１５】そうすると、専用回路３において、ＮＡＮ
Ｄ５０のＰチャネルＭＯＳトランジスタ５２はオフさ
れ、ＮチャネルＭＯＳトランジスタ５３がオンされる。
そして、ＰチャネルＭＯＳトランジスタ５１、およびＮ
チャネルＭＯＳトランジスタ５４のゲート端子に共通信
号ＳｉｇＤが与えられるので、ＮＡＮＤ５０は共通信号
ＳｉｇＤに基づいた信号をノードＮ８へ出力する。すな
わち、共通信号ＳｉｇＤがＨレベルのときＰチャネルＭ
ＯＳトランジスタ５１がオフされ、ＮチャネルＭＯＳト
ランジスタ５４がオンされてＮＡＮＤ５０はＬレベルの
信号をノードＮ８へ出力する。また、共通信号ＳｉｇＤ
がＬレベルのときＰチャネルＭＯＳトランジスタ５１が
オンされ、ＮチャネルＭＯＳトランジスタ５４がオフさ
れてＮＡＮＤ５０はＨレベルの信号をノードＮ８へ出力
する。したがって、ＮＡＮＤ５０は共通信号ＳｉｇＤを
反転した信号を出力して専用回路３は活性化される。

【０１１６】一方、専用回路２は、不活性化／活性化回
路２０から不活性化信号ＤＡＳＬが入力されるため、上
述したように不活性化され、かつ、貫通電流の発生が防
止される。

【０１１７】図１５を参照して、実施の形態３による半
導体記憶装置３００は、ＮＡＮＤ５０に代えてＮＯＲ９
０を含む専用回路３を用いても良い。ＮＯＲ９０は、Ｐ
チャネルＭＯＳトランジスタ９１，９２と、Ｎチャネル
ＭＯＳトランジスタ９３，９４とから成る。そして、Ｎ
ＯＲ９０は、外部電源電圧が供給される電源ノード９５
と接地端子９６との間に設けられる。

【０１１８】半導体記憶装置３００がＳＤＲ−ＳＤＲＡ
Ｍとして作製されるとき、スイッチ６１は外部電源線５
に接続され、スイッチ７４はノードＮ１０に接続され
る。そうすると、スイッチ６１は、３．３Ｖの外部電源
電圧に固定された不活性化信号ＤＡＳＨをノードＮ１１
へ出力し、共通信号回路７０は、共通信号ＳｉｇＤをノ
ードＮ１０へ出力する。そして、専用回路３は、ノード
Ｎ１１から不活性化信号ＤＡＳＨが入力され、ノードＮ
１０から共通信号ＳｉｇＤが入力される。また、専用回
路２は、ノードＮ１０から共通信号ＳｉｇＤが入力され
る。

【０１１９】ＮＯＲ９０においては、ＰチャネルＭＯＳ
トランジスタ９１が完全にオフされ、ＮチャネルＭＯＳ
トランジスタ９３がオンされる。そうすると、ＮＯＲ９
０は、共通信号ＳｉｇＤがＨレベルかＬレベルかに拘わ
らず、０Ｖに固定された一定信号をノードＮ１２へ出力
する。そして、ＰチャネルＭＯＳトランジスタ９１が完
全にオフされるため、ＮＯＲ９０において貫通電流は流
れない。したがって、専用回路３は不活性化信号ＤＡＳ
Ｈを入力すると、不活性化され、かつ、貫通電流の発生
が防止される。

【０１２０】一方、専用回路２は、スイッチ７４を介し
てノードＮ１０から共通信号ＳｉｇＤが入力され、上述
したように活性化される。

【０１２１】図１６を参照して、半導体記憶装置３００
がＤＤＲ−ＳＤＲＡＭとして作製されるとき、スイッチ
６１はノード６２に接続され、スイッチ７４はノードＮ
４に接続される。そうすると、スイッチ６１は、０Ｖの
電圧値から成るＬレベルの信号をノードＮ１１へ出力
し、共通信号回路７０は共通信号ＳｉｇＤをノードＮ１
０へ出力し、不活性化／活性化回路２０は不活性化信号
ＤＡＳＬをノードＮ４へ出力する。

【０１２２】ＮＯＲ９０は、Ｌレベルの信号がＰチャネ
ルＭＯＳトランジスタ９１およびＮチャネルＭＯＳトラ
ンジスタ９３のゲート端子に与えられ、共通信号Ｓｉｇ
ＤがＰチャネルＭＯＳトランジスタ９２およびＮチャネ
ルＭＯＳトランジスタ９４のゲート端子に与えられる。
その結果、ＮＯＲ９０は、共通信号ＳｉｇＤに基づいた
信号をノードＮ１２へ出力する。すなわち、ＮＯＲ９０
は、共通信号ＳｉｇＤがＨレベルであるとき、Ｐチャネ
ルＭＯＳトランジスタ９２がオフされ、ＮチャネルＭＯ
Ｓトランジスタ９４がオンされてＬレベルの信号をノー
ドＮ１２へ出力し、共通信号ＳｉｇＤがＬレベルである
とき、ＰチャネルＭＯＳトランジスタ９２がオンされ、
ＮチャネルＭＯＳトランジスタ９４がオフされてＨレベ
ルの信号をノードＮ１２へ出力する。したがって、専用
回路３は、共通信号ＳｉｇＤに基づいた信号をノードＮ
１２へ出力して活性化される。

【０１２３】一方、専用回路２は、スイッチ７４を介し
てノードＮ４から不活性化信号ＤＡＳＬが入力されるた
め、上述したように不活性化され、かつ、貫通電流の発
生が防止される。

【０１２４】上記においては、専用回路２は、インバー
タＩＶ５を入力部に含むとして説明したが、これに限ら
ず、専用回路２は、専用回路３と同じようにＮＡＮＤ５
０またはＮＯＲ９０を入力部に含んでも良い。その場
合、スイッチ７４は不要である。

【０１２５】実施の形態３によれば、半導体記憶装置３
００において、専用回路２，３は外部電源線５によって
外部電源電圧が供給される電源ノード２３，９５と接地
端子２４，９６との間に、ＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとを直列に接続した
インバータ、またはＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタとを直列に接続した構成を
有するＮＡＮＤまたはＮＯＲを含み、共通回路１は、専
用回路２，３へ出力される共通信号ＳｉｇＤとは別に、
接地電圧（０Ｖ）に固定された不活性化信号ＤＡＳＬま
たは３．３Ｖの外部電源電圧に固定された不活性化信号
ＤＡＳＨを専用回路２，３へ出力するので、共通信号用
の配線数を少なくして半導体記憶装置を構成するために
不要な専用回路を不活性化し、その不活性化した専用回
路において貫通電流が流れるのを防止できる。また、チ
ップ面積を小さくできる。

【０１２６】［実施の形態４］図１７を参照して、実施
の形態４による半導体記憶装置４００は、共通回路１
と、専用回路２，３と、スイッチ７４，７６とを備え
る。共通回路１は、不活性化／活性化回路２０，６０
と、共通信号回路７０，１１０とから成る。また、専用
回路２，３は複数個設けられる。その他は、半導体記憶
装置３００と同じである。スイッチ７６は、ノードＮ４
またはノードＮ１３に接続される。共通信号回路１１０
は信号ＳｉｇＥを専用回路２，３へ出力する。共通信号
回路１１０は、たとえば、図１３に示すプリアンプ７１
とバッファ７２とから成り、メモリセル（図示せず）か
ら読出されたリードデータ信号を増幅／記憶し、専用回
路２，３の出力データアンプ１Ａ，１Ｂへ出力する。

【０１２７】半導体記憶装置４００がＳＤＲ−ＳＤＲＡ
Ｍとして作製されるとき、スイッチ６１はノード６２に
接続され、スイッチ７４はノードＮ１０に接続され、ス
イッチ７６はノードＮ１３に接続される。

【０１２８】そうすると、不活性化／活性化回路６０
は、不活性化信号ＤＡＳＬ１をノードＮ７へ出力し、共
通信号回路７０は共通信号ＳｉｇＤをノードＮ１０へ出
力し、共通信号回路１１０は共通信号ＳｉｇＥをノード
Ｎ１３へ出力する。この場合、不活性化／活性化回路２
０は不活性化信号ＤＡＳＬ２をノードＮ４へ出力する
が、スイッチ７４，７６はノードＮ４に接続されないた
め、専用回路２，２は不活性化信号ＤＡＳＬが入力され
ない。

【０１２９】したがって、２つの専用回路３，３のう
ち、一方の専用回路３は、不活性化信号ＤＡＳＬ１およ
び共通信号ＳｉｇＤが入力され、他方の専用回路３は、
不活性化信号ＤＡＳＬ１および共通信号ＳｉｇＥが入力
される。そうすると、２つの専用回路３，３の入力部に
含まれるＮＡＮＤ５０は、上述したように共通信号Ｓｉ
ｇＤまたは共通信号ＳｉｇＥがＨレベルかＬレベルかに
拘わらず、Ｈレベルに固定された一定信号を出力する。
したがって、２つの専用回路３，３は、不活性化され、
かつ、貫通電流の発生が防止される。

【０１３０】一方、２つの専用回路２，２のうち、一方
の専用回路２は共通信号ＳｉｇＤが入力され、他方の専
用回路２は共通信号ＳｉｇＥが入力される。２つの専用
回路２，２は、入力部にインバータＩＶ５を含み、イン
バータＩＶ５は、上述したように共通信号ＳｉｇＤまた
は共通信号ＳｉｇＥに基づいた信号を出力する。したが
って、２つの専用回路２，２は活性化される。

【０１３１】図１８を参照して、半導体記憶装置４００
がＤＤＲ−ＳＤＲＡＭとして作製されるとき、スイッチ
６１は外部電源線５に接続され、スイッチ７４，７６は
ノードＮ４に接続される。

【０１３２】そうすると、共通信号回路７０は、共通信
号ＳｉｇＤをノードＮ１０へ出力し、共通信号回路１１
０は、共通信号ＳｉｇＥをノードＮ１３へ出力する。ま
た、不活性化／活性化回路２０は不活性化信号ＤＡＳＬ
２をノードＮ４へ出力し、不活性化／活性化回路６０は
２．５Ｖの外部電源電圧に固定されたＨレベルの信号を
ノードＮ７へ出力する。

【０１３３】したがって、２つの専用回路３，３のう
ち、一方の専用回路３はＨレベルの信号および共通信号
ＳｉｇＤが入力され、他方の専用回路３はＨレベルの信
号および共通信号ＳｉｇＥが入力される。そうすると、
２つの専用回路３，３の入力部に含まれるＮＡＮＤ５０
は、上述したように共通信号ＳｉｇＤまたは共通信号Ｓ
ｉｇＥに基づいた信号を出力し、２つの専用回路３，３
は活性化される。

【０１３４】一方、２つの専用回路２，２は不活性化信
号ＤＡＳＬ２が入力されるため、上述したように２つの
専用回路２，２の入力部に含まれるインバータＩＶ５は
ＨレベルまたはＬレベルに固定された一定信号を出力す
る。したがって、２つの専用回路２，２は、不活性化さ
れ、かつ、貫通電流の発生が防止される。

【０１３５】半導体記憶装置４００においては、２つの
専用回路３，３はＮＡＮＤに代えてＮＯＲを入力部に含
んでいても良い。その場合、不活性化／活性化回路６０
のスイッチ６１は、半導体記憶装置４００がＳＤＲ−Ｓ
ＤＲＡＭとして作製されるとき外部電源線５に接続さ
れ、半導体記憶装置４００がＤＤＲ−ＳＤＲＡＭとして
作製されるときノード６２に接続される。

【０１３６】また、上記においては、専用回路２は、イ
ンバータＩＶ５を入力部に含むとして説明したが、これ
に限らず、専用回路２は、専用回路３と同じようにＮＡ
ＮＤ５０またはＮＯＲ９０を入力部に含んでも良い。そ
の場合、スイッチ７４，７６は不要である。

【０１３７】実施の形態４によれば、半導体記憶装置４
００において、専用回路２，３は外部電源線５によって
外部電源電圧が供給される電源ノード２３，９５と接地
端子２４，９６との間に、ＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとを直列に接続した
インバータ、またはＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタとを直列に接続した構成を
有するＮＡＮＤまたはＮＯＲを含み、共通回路１は、専
用回路２，３へ出力される共通信号ＳｉｇＤ，ＳｉｇＥ
とは別に、接地電圧（０Ｖ）に固定された不活性化信号
ＤＡＳＬ１，２または３．３Ｖの外部電源電圧に固定さ
れた不活性化信号ＤＡＳＨを専用回路２，３へ出力する
ので、共通信号用の配線数を少なくして半導体記憶装置
を構成するために不要な専用回路を不活性化し、その不
活性化した専用回路において貫通電流が流れるのを防止
できる。また、チップ面積を小さくできる。

【０１３８】なお、実施の形態１〜４においては、３．
３Ｖの外部電源電圧を降圧した２．５Ｖの内部電源電圧
と、２．５Ｖの外部電源電圧とは等しいが、本発明は、
かかる場合に限定されるものではなく、１つの外部電源
電圧を降圧した内部電源電圧と、もう１つの外部電源電
圧とは異なる電圧値であってもよい。

【０１３９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。

【０１４０】

【発明の効果】本発明による半導体記憶装置は、外部電
源電圧が異なる半導体記憶装置を作り分けるとき、不要
な専用回路は、外部電源電圧が供給される電源ノードと
接地端子との間に直列に接続されたＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタとを入力部
に含み、共通回路は接地電圧または外部電源電圧に固定
された不活性化信号を不要な専用回路へ出力するので、
不活性化された専用回路における貫通電流の発生を防止
できる。

【図面の簡単な説明】

【図１】 実施の形態１による半導体記憶装置の概略ブ
ロック図である。

【図２】 図１の半導体記憶装置に含まれる共通回路と
専用回路の回路図である。

【図３】 図１の半導体記憶装置に含まれる共通回路と
専用回路の回路図である。

【図４】 図１の半導体記憶装置に含まれる共通回路の
他の回路図と専用回路の回路図である。

【図５】 図１の半導体記憶装置に含まれる共通回路の
他の回路図と専用回路の回路図である。

【図６】 実施の形態２による半導体記憶装置に含まれ
る共通回路と専用回路の回路図である。

【図７】 パルス発生回路の回路図である。

【図８】 図７に示すパルス発生回路における信号を示
すタイミング図である。

【図９】 実施の形態２による半導体記憶装置に含まれ
る共通回路と専用回路の回路図である。

【図１０】 実施の形態２による半導体記憶装置に含ま
れる他の共通回路と専用回路の回路図である。

【図１１】 ２つの専用回路に共通信号が入力されると
きの問題点を説明するためのブロック図である。

【図１２】 実施の形態３による半導体記憶装置に含ま
れる共通回路と専用回路の回路図である。

【図１３】 共通信号を生成する共通回路の構成を説明
する概略ブロック図である。

【図１４】 実施の形態３による半導体記憶装置に含ま
れる共通回路と専用回路の回路図である。

【図１５】 実施の形態３による半導体記憶装置に含ま
れる共通回路の他の回路図と専用回路の回路図である。

【図１６】 実施の形態３による半導体記憶装置に含ま
れる共通回路の他の回路図と専用回路の回路図である。

【図１７】 実施の形態４による半導体記憶装置の概略
ブロック図である。

【図１８】 実施の形態４による半導体記憶装置の概略
ブロック図である。

【図１９】 異なる外部電源の製品を作り分ける半導体
記憶装置の概略ブロック図である。

【図２０】 図１９に示す半導体記憶装置の共通回路と
専用回路の回路図である。

【図２１】 電圧変換回路の回路図である。

【符号の説明】

１，１３０ 共通回路、１Ａ，１Ｂ 出力データアン
プ、２，３，１４０，１５０ 専用回路、４，１９０
電圧降圧回路、５，１６０ 外部電源線、６，１７０
内部電源線、７Ａ，７Ｂ，９，６１，７４，７６，１２
０ スイッチ、８，１８０ 電源線、１０，１０Ａ，２
０，６０ 不活性化／活性化回路、１１，１７，２１，
２５，３１，３５，５１，５２，９１，９２，１３１，
１５１，１５７，１９１，１９３ ＰチャネルＭＯＳト
ランジスタ、１２，１８，２２，２６，３２，３６，５
３，５４，９３，９４，１３２，１５２，１５８，１９
２，１９４ ＮチャネルＭＯＳトランジスタ、１３，２
３，３３，５５，９５，１３３，１５３，１９６ 電源
ノード、１４，２４，３４，５６，９６，１３４，１５
４，１９７ 接地端子、１５，１６，１９，６２ ノー
ド、４０ パルス発生回路、４１，４３，１３５，１５
６，１５９，１９５ インバータ、４２，９０ＮＯＲ、
５０ ＮＡＮＤ、７０，１１０ 共通信号回路、７１
プリアンプ、７２ バッファ、７３ 内部ＩＯ線、８０
出力バッファ、１００，２００，３００，４００，５
００ 半導体記憶装置、１５５，１６１ 貫通電流、２
１０電圧変換回路。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 第１の外部電源電圧で動作する第１の半
   導体記憶装置、または前記第１の外部電源電圧より低い
   第２の外部電源電圧で動作する第２の半導体記憶装置と
   して機能する半導体記憶装置であって、 前記第１の半導体記憶装置は、 前記第１の外部電源電圧が供給される外部電源線と、 前記外部電源線に接続され、前記第１の外部電源電圧を
   内部電源電圧に降圧する電圧降圧回路と、 前記電圧降圧回路に接続された内部電源線と、 前記内部電源線に接続されたスイッチと、 前記スイッチに接続され、前記内部電源電圧で動作する
   第１の回路と、 前記内部電源線に接続され、前記内部電源電圧で動作す
   る第２の回路と、 前記外部電源線に接続され、前記外部電源線と接地端子
   との間にＮチャネルＭＯＳトランジスタまたはＰチャネ
   ルＭＯＳトランジスタが配置された回路を入力部に含む
   第３の回路とを備え、 前記第１の回路は、前記第２の回路へ第１の機能的信号
   を出力し、接地電圧に固定された第１の不活性化信号ま
   たは前記第１の外部電源電圧に固定された第２の不活性
   化信号を前記第３の回路の前記ＮチャネルＭＯＳトラン
   ジスタのゲート端子または前記ＰチャネルＭＯＳトラン
   ジスタのゲート端子に与え、 前記第２の半導体記憶装置は、 前記第２の外部電源電圧が供給される外部電源線と、 前記外部電源線に接続されたスイッチと、 前記スイッチに接続され、前記第２の外部電源電圧で動
   作する第１の回路と、前記スイッチに接続された第２の
   回路と、 前記外部電源線に接続され、前記第２の外部電源電圧で
   動作する第３の回路とを備え、 前記第１の回路は、前記第３の回路へ第２の機能的信号
   を出力する、半導体記憶装置。
2. 【請求項２】 前記第１の半導体記憶装置における前記
   第３の回路は、前記外部電源線と接地端子との間に直列
   接続されたＮチャネルＭＯＳトランジスタとＰチャネル
   ＭＯＳトランジスタとを入力部に含み、 前記第１の半導体記憶装置における前記第１の回路は、
   前記第１の不活性化信号または前記第２の不活性化信号
   を前記ＮチャネルＭＯＳトランジスタのゲート端子とＰ
   チャネルＭＯＳトランジスタのゲート端子とに与える、
   請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記第２の半導体記憶装置における前記
   第２の回路は、前記外部電源線と接地端子との間に直列
   接続されたＮチャネルＭＯＳトランジスタとＰチャネル
   ＭＯＳトランジスタとを入力部に含み、 前記第２の半導体記憶装置における前記第１の回路は、
   前記第１の不活性化信号または前記第２の外部電源電圧
   に固定された第３の不活性化信号を前記ＮチャネルＭＯ
   Ｓトランジスタのゲート端子とＰチャネルＭＯＳトラン
   ジスタのゲート端子とに与える、請求項１に記載の半導
   体記憶装置。
4. 【請求項４】 前記第１の半導体記憶装置における前記
   第１の回路は、前記内部電源電圧に基づいて生成された
   前記第１の不活性化信号を前記ゲートに与える、請求項
   １に記載の半導体記憶装置。
5. 【請求項５】 前記第１の回路は、前記内部電源電圧に
   基づいて前記第１の不活性化信号を生成するインバータ
   を含む、請求項４に記載の半導体記憶装置。
6. 【請求項６】 前記第１の半導体記憶装置における前記
   第３の回路は、 前記第１または第２の不活性化信号が入力されるインバ
   ータを入力部に含む、請求項１に記載の半導体記憶装
   置。
7. 【請求項７】 前記第１の半導体記憶装置における前記
   第３の回路は、 前記第１または第２の不活性化信号が入力される直列に
   接続された複数のインバータと、 前記第１または第２の不活性化信号と前記複数のインバ
   ータの出力信号とが入力されるＮＯＲゲートとから成る
   パルス発生回路を含む、請求項１に記載の半導体記憶回
   路。
8. 【請求項８】 前記複数のインバータは、奇数個のイン
   バータから成り、 前記奇数個のインバータおよび前記ＮＯＲゲートは、前
   記第１の不活性化信号を受ける、請求項７に記載の半導
   体記憶装置。
9. 【請求項９】 前記第１の半導体記憶装置における前記
   第１の回路は、 前記第１の不活性化信号を出力する不活性化回路と、 前記第２および第３の回路へ共通信号を出力する共通信
   号回路とを含み、 前記第３の回路は、ＮＡＮＤゲートまたはＮＯＲゲート
   を入力部に含む、請求項１に記載の半導体記憶装置。
10. 【請求項１０】 前記不活性化回路は、 前記内部電源電圧に基づいて前記第１の不活性化信号を
    生成するインバータと、 前記インバータと接続される第３のスイッチとから成
    る、請求項９に記載の半導体記憶装置。
11. 【請求項１１】 前記第２および第３の回路は複数個設
    けられ、 前記共通信号回路は、前記複数の第２および第３の回路
    の各々へ２つの共通信号を出力する、請求項９に記載の
    半導体記憶装置。
12. 【請求項１２】 前記共通信号回路は、リードデータ信
    号を出力する、請求項９に記載の半導体記憶装置。
13. 【請求項１３】 前記スイッチは、配線マスクによって
    マスタースライスで設けられる、請求項１に記載の半導
    体記憶装置。