[go: up one dir, main page]

JP2002009601A - 半導体集積回路および半導体集積回路の初期化方法 - Google Patents

半導体集積回路および半導体集積回路の初期化方法

Info

Publication number
JP2002009601A
JP2002009601A JP2000192228A JP2000192228A JP2002009601A JP 2002009601 A JP2002009601 A JP 2002009601A JP 2000192228 A JP2000192228 A JP 2000192228A JP 2000192228 A JP2000192228 A JP 2000192228A JP 2002009601 A JP2002009601 A JP 2002009601A
Authority
JP
Japan
Prior art keywords
power
reset signal
reset
circuit
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000192228A
Other languages
English (en)
Inventor
Hideo Akiyoshi
秀雄 穐吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2000192228A priority Critical patent/JP2002009601A/ja
Priority to DE10164912A priority patent/DE10164912B4/de
Priority to DE10103307A priority patent/DE10103307B4/de
Priority to US09/769,534 priority patent/US6825701B2/en
Priority to KR1020010004489A priority patent/KR100587872B1/ko
Publication of JP2002009601A publication Critical patent/JP2002009601A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electronic Switches (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 本発明は、パワーオンリセット回路を有する
半導体集積回路に関し、パワーオンリセット信号を確実
に発生させ、内部回路を初期化することを目的とする。 【解決手段】 副リセット信号生成回路は、タイミング
の異なる副パワーオンリセット信号をそれぞれ生成す
る。主リセット信号生成回路は、副パワーオンリセット
信号の少なくともいずれかに基づいて、主パワーオンリ
セット信号を生成する。このため、半導体集積回路の製
造条件の変動等により、半導体集積回路を構成する素子
の特性が変動した場合にも、副パワーオンリセット信号
のいずれかは、正常なタイミングで生成される。この結
果、主リセット信号生成回路は、正常な副パワーオンリ
セット信号を用いて主パワーオンリセット信号を生成で
きる。すなわち、動作余裕の広いパワーオンリセット回
路を構成でき、内部回路を確実に初期化できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パワーオンリセッ
ト回路を有する半導体集積回路および半導体集積回路の
初期化方法に関する。
【０００２】
【従来の技術】一般に、半導体集積回路は、パワーオン
リセット信号を生成するパワーオンリセット回路を内蔵
している。電源の立ち上げ時にパワーオンリセット信号
を生成し、内部回路を初期化することで、半導体集積回
路の誤動作が防止される。この種のパワーオンリセット
回路は、トランジスタの閾値を利用して、電源電圧が所
定の値まで上昇したことを検出し、パワーオンリセット
信号の論理レベルを変化（非活性化）させている。内部
回路は、パワーオンリセット信号のレベルが変化するま
での活性化期間に初期化され、パワーオンリセット信号
の非活性化後に通常動作を開始する。
【０００３】
【発明が解決しようとする課題】近時、半導体集積回路
は、トランジスタ構造の微細化が進んでいる。トランジ
スタのチャネル長が短くなることで、短チャネル効果に
より、トランジスタの閾値の変動幅が大きくなる。トラ
ンジスタの閾値は、短チャネル効果以外にも、半導体集
積回路の製造条件の変動の他、ウエハ上でのチップの位
置、製造ロット内でのウエハの位置に依存して変動す
る。閾値の変動幅が大きくなることで、パワーオンリセ
ット信号は、非活性化タイミングのずれ量が大きくな
る。
【０００４】また、半導体集積回路の動作電圧が低くな
ってきており、外部から供給される電源電圧も低くなっ
ている。トランジスタの閾値は、電源電圧にほとんど依
存しないため、電源電圧に対するトランジスタの閾値の
比率は大きくなる。この結果、上述と同様に、パワーオ
ンリセット信号の非活性化タイミングのずれ量が大きく
なる。
【０００５】この結果、例えば、パワーオンリセット信
号の非活性化タイミングが早い側にずれた場合、内部回
路を初期化するために必要なリセット期間が短くなり、
内部回路が正常に初期化されないおそれがある。パワー
オンリセット信号の非活性化タイミングが遅い側にずれ
た場合、パワーオンリセット信号が論理レベルが変化し
ないおそれがある。このとき、パワーオンリセット信号
は常に活性化状態になる。このため、内部回路は、常に
初期化状態になり、正常に動作しない。
【０００６】本発明の目的は、トランジスタの特性によ
らず、パワーオンリセット信号を確実に発生させ、内部
回路を初期化することにある。
【０００７】
【課題を解決するための手段】請求項１の半導体集積回
路は、複数の副リセット信号生成回路と、主リセット信
号生成回路とを備えている。副リセット信号生成回路
は、タイミングの異なる副パワーオンリセット信号をそ
れぞれ生成する。主リセット信号生成回路は、副パワー
オンリセット信号の少なくともいずれかに基づいて、主
パワーオンリセット信号を生成する。このため、半導体
集積回路の製造条件の変動等により、半導体集積回路を
構成する素子の特性が変動した場合にも、副パワーオン
リセット信号のいずれかは、正常なタイミングで生成さ
れる。この結果、主リセット信号生成回路は、正常な副
パワーオンリセット信号を用いて主パワーオンリセット
信号を生成できる。すなわち、動作余裕の広いパワーオ
ンリセット回路を構成でき、内部回路を確実に初期化で
きる。
【０００８】請求項２の半導体集積回路では、主リセッ
ト信号生成回路は、各副パワーオンリセット信号に対応
するパルス生成回路を有している。パルス生成回路は、
副パワーオンリセット信号の遷移エッジに同期してそれ
ぞれパルスを生成する。主パワーオンリセット信号は、
これ等パルスを合成して容易に生成される。請求項３の
半導体集積回路は、副パワーオンリセット信号を生成す
る副リセット信号生成回路と、主リセット信号生成回路
とを備えている。主リセット信号生成回路は、副パワー
オンリセット信号およびリセット端子を介して供給され
る外部パワーオンリセット信号の少なくともいずれかに
基づいて、主パワーオンリセット信号を生成する。すな
わち、副パワーオンリセット信号だけでなく、リセット
端子を介して供給される外部パワーオンリセット信号を
用いて主パワーオンリセット信号を生成でき、内部回路
を確実に初期化できる。
【０００９】請求項４の半導体集積回路は、複数の副リ
セット信号生成回路と、主リセット信号生成回路とを備
えている。副リセット信号生成回路は、タイミングの異
なる副パワーオンリセット信号をそれぞれ生成する。主
リセット信号生成回路は、複数の副パワーオンリセット
信号およびリセット端子を介して供給される外部パワー
オンリセット信号の少なくともいずれかに基づいて、主
パワーオンリセット信号を生成する。すなわち、主リセ
ット信号生成回路は、複数のパワーオンリセット信号の
うち正常な信号を用いて主パワーオンリセット信号を生
成できる。
【００１０】請求項５の半導体集積回路では、主リセッ
ト信号生成回路は、副パワーオンリセット信号および外
部パワーオンリセット信号の遷移エッジに同期してそれ
ぞれパルスを生成する。主パワーオンリセット信号は、
これ等パルスを合成して容易に生成される。請求項６の
半導体集積回路の初期化方法では、タイミングの異なる
副パワーオンリセット信号に基づいて、複数のパワーオ
ンリセット信号がそれぞれ生成される。そして、これ等
パワーオンリセット信号のいずれかに基づいて内部回路
が確実に初期化される。
【００１１】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体集積回路の第
１の実施形態におけるパワーオンリセット回路を示して
いる。この実施形態は、請求項１、請求項２、および請
求項６に対応している。
【００１２】この半導体集積回路は、シリコン基板上に
CMOSプロセス技術を使用してSRAMコアを有するセルベー
スICあるいはシステムLSIとして形成されている。パワ
ーオンリセット回路は、副リセット信号生成回路１０、
１２と、主リセット信号生成回路１４とを有している。
主リセット信号生成回路１４は、副リセット信号生成回
路１０、１２にそれぞれ対応するパルス生成回路１６、
１８と、パルス生成回路１６、１８の出力を受ける合成
回路２０とを有している。
【００１３】副リセット信号生成回路１０、１２は、そ
れぞれパワーオンリセット信号PORH、PORLを生成してい
る。パワーオンリセット信号PORHは、トランジスタの閾
値が高いときに、最適なタイミングで生成され、パワー
オンリセット信号PORLは、トランジスタの閾値が低いと
きに、最適なタイミングで生成される。パルス生成回路
１６、１８は、直列に接続された遅延回路２２、インバ
ータ２４と、インバータ２４の出力および入力信号（パ
ワーオンリセット信号PORH、PORL）を受けるNANDゲート
２６とで構成されている。パルス生成回路１６では、遅
延回路２２は、遅延パワーオンリセット信号PORHDを出
力し、インバータ２４は、遅延パワーオンリセット信号
PORHDを反転した遅延パワーオンリセット信号/PORHDを
出力している。パルス生成回路１８では、遅延回路２２
は、遅延パワーオンリセット信号PORLDを出力し、イン
バータ２４は、遅延パワーオンリセット信号PORLDを反
転した遅延パワーオンリセット信号/PORLDを出力してい
る。パルス生成回路１６、１８は、入力信号の立ち上が
りエッジに同期して、それぞれ低レベルのパルスPLSH、
PLSLを生成する。
【００１４】合成回路２０は、負論理のOR回路で構成さ
れている。合成回路２０は、パルスPLSH、PLSLを受け、
パワーオンリセット信号PORを生成する。パワーオンリ
セット信号PORは、半導体集積回路の所定の内部回路に
供給され、この内部回路を初期化する。換言すれば、内
部回路は、パルスPLSH、PLSLのいずれかにより初期化さ
れる。すなわち、パルスPLSH、PLSLは、パルス化された
パワーオンリセット信号として作用する。
【００１５】図２は、副リセット信号生成回路１０、１
２の詳細を示している。副リセット信号生成回路１０
（または１２）は、電源線VCCと接地線VSSとの間に、ノ
ードND1を介して直列に接続されたpMOSトランジスタ２
８、抵抗３０と、３つのインバータが直列に接続された
インバータ列３２とを有している。インバータ列３２
は、入力をノードND1に接続し、ノードND1の論理レベル
を反転して、パワーオンリセット信号PORH（またはPOR
L）として出力している。
【００１６】図３は、電源の立ち上げ時における上述し
たパワーオンリセット回路の動作を示している。図３
（１）、（２）、（３）は、それぞれ、pMOSトランジス
タの閾値が低い場合（low）、標準の場合（typ.）、高
い場合（High）を示している。図３（１）では、pMOSト
ランジスタの閾値が低いため、図１に示した副リセット
信号生成回路１０が生成するパワーオンリセット信号PO
RHは、活性化期間（低レベル期間）がほとんどない（図
３（ａ））。遅延回路２２は、パワーオンリセット信号
PORHを所定時間遅延させた遅延信号PORHDを出力する
（図３（ｂ））。インバータ２４は、遅延信号PORHDを
反転し、反転信号/PORHDを出力する（図３（ｃ））。NA
NDゲート２６は、パワーオンリセット信号PORHと反転信
号/PORHDとからパルスPLSHを生成する（図３（ｄ））。
すなわち、パワーオンリセット信号PORHの立ち上がりエ
ッジに同期してパルスPLSHが生成される。
【００１７】一方、副リセット信号生成回路１２は、pM
OSトランジスタの閾値が低いとき、最適なタイミングの
パワーオンリセット信号PORLを生成する（図３
（ｅ））。この後、パルス生成回路１８は、上述したパ
ルス生成回路１６と同様に、遅延信号PORLD、反転信号/
PORLD、およびパルス信号PLSLを生成する（図３
（ｆ））。合成回路２０は、パルス信号PLSH、PLSLか
ら、２つのリセットパルスを有するパワーオンリセット
信号PORを生成する（図３（ｇ））。
【００１８】万一、pMOSトランジスタの閾値がさらに低
く、パルス生成回路１６がパルスPLSHを生成できないと
きにも、パルス生成回路１８が生成するパルスPLSLによ
り、１つのリセットパルスを有するパワーオンリセット
信号PORが生成されるため、内部回路は、確実に初期化
される。図３（２）では、図３（１）と同様にパルスPL
SH、PLSLが合成され、パワーオンリセット信号PORが生
成される（図３（ｈ））。
【００１９】図３（３）では、pMOSトランジスタの閾値
が高いため、副リセット信号生成回路１２は、パワーオ
ンリセット信号PORLを非活性化できない（図３
（ｉ））。このため、パルス生成回路１８は、リセット
パルスを生成できない（図３（ｊ））。パルス生成回路
１６は、図３（１）と同様に、パワーオンリセット信号
PORHからパルスPLSHを生成する（図３（ｋ））。そし
て、パルスPLSHにより１つのリセットパルスを有するパ
ワーオンリセット信号PORが生成される（図３
（ｍ））。
【００２０】このように、トランジスタの閾値が変動し
た場合にも、この影響を受けることなく、確実にパワー
オンリセット信号PORが生成され、内部回路が初期化さ
れる。換言すれば、パワーオンリセット回路の動作余裕
が従来に比べ大幅に増大する。以上、本実施形態の半導
体集積回路では、パワーオンリセット信号PORH、PORLの
少なくともいずれかを用いて、確実にパワーオンリセッ
ト信号PORを生成でき、内部回路を確実に初期化でき
る。すなわち、動作余裕の広いパワーオンリセット回路
を構成でき、内部回路を確実に初期化できる。
【００２１】パワーオンリセット信号PORH、PORLの立ち
上がりエッジに同期して、それぞれパルスPLSH、PLSLを
生成し、これ等パルスPLSH、PLSLを合成してパワーオン
リセット信号PORを生成した。このため、生成タイミン
グ（非活性化タイミング）の異なるパワーオンリセット
信号PORH、PORLから容易にパワーオンリセット信号POR
を生成できる。
【００２２】また、生成タイミングの異なるパワーオン
リセット信号PORH、PORLに基づいて、パワーオンリセッ
ト信号であるパルスPLSH、PLSLを生成したので、これ等
パルスPLSH、PLSLのいずれかに基づいて内部回路を確実
に初期化できる。図４は、本発明の半導体集積回路の第
２の実施形態を示している。この実施形態は、請求項
３、請求項５、および請求項６に対応している。第１の
実施形態で説明した回路・信号と同一の回路・信号につ
いては、同一の符号を付し、これ等については、詳細な
説明を省略する。
【００２３】この実施形態のパワーオンリセット回路の
機能は、SRAMマクロ内に含まれている。そして、ユーザ
が設計するデバイスにSRAMが含まれるときに、このSRAM
マクロが使用され、半導体集積回路上にSRAMおよびパワ
ーオンリセット回路が配置される。パワーオンリセット
回路は、１つの副リセット信号生成回路３４と主リセッ
ト信号生成回路１４を有している。主リセット信号生成
回路１４は、第１の実施形態と同一である。副リセット
信号生成回路３４は、トランジスタの閾値が標準のとき
に、最適なタイミングのパワーオンリセット信号POR0を
生成する。パルス生成回路１６は、パワーオンリセット
信号POR0を受け、パルスPLS0を生成する。パルス生成回
路１８は、リセット端子RESETを介して、パワーオンリ
セット回路の外部からパワーオンリセット信号POREを受
け、パルスPLSEを生成する。合成回路２０は、パルスPL
S0、PLSEを合成し、パワーオンリセット信号PORを生成
する。
【００２４】この実施形態では、半導体集積回路上に搭
載される他の機能回路からパワーオンリセット信号を受
ける場合、あるいは半導体集積回路の外部からパワーオ
ンリセット信号を受ける場合に、パワーオンリセット信
号POR0、POREを用いてパワーオンリセット信号PORが生
成される。すなわち、半導体集積回路上に搭載される他
の機能回路、あるいは半導体集積回路の外部からのパワ
ーオンリセット信号が、パワーオンリセット信号POREと
して、主リセット信号生成回路１４に供給される。
【００２５】パワーオンリセット回路の外部からパワー
オンリセット信号POREを受けない場合、リセット端子RE
SETは、例えばプルアップされ、パルスPLSEは、常に高
レベルになる。このとき、パワーオンリセット信号POR
は、パワーオンリセット信号POR0のみを用いて生成され
る。この実施形態においても、上述した第１の実施形態
と同様の効果を得ることができる。さらに、この実施形
態では、SRAMが搭載されるデバイスの仕様に応じて、パ
ワーオンリセット信号POR0、POREの少なくともいずれか
を使用してパワーオンリセット信号PORを確実に生成で
き、内部回路を確実に初期化できる。
【００２６】図５は、本発明の半導体集積回路の第３の
実施形態を示している。この実施形態は、請求項４、請
求項５、および請求項６に対応している。第１および第
２の実施形態で説明した回路・信号と同一の回路・信号
については、同一の符号を付し、これ等については、詳
細な説明を省略する。この実施形態のパワーオンリセッ
ト回路の機能は、第２の実施形態と同様に、SRAMマクロ
内に含まれている。
【００２７】パワーオンリセット回路は、２つの副リセ
ット信号生成回路１０、１２と主リセット信号生成回路
３６を有している。主リセット信号生成回路３６は、副
リセット信号生成回路１０、１２にそれぞれ対応するパ
ルス生成回路１６、１８と、リセット端子RESETを介し
てパワーオンリセット回路の外部からパワーオンリセッ
ト信号POREを受けるパルス生成回路３８と、パルス生成
回路１６、１８、３６の出力を受ける合成回路４０とを
有している。
【００２８】副リセット信号生成回路１０、１２および
パルス生成回路１６、１８は、第１の実施形態と同一で
ある。パルス生成回路３６は、パルス生成回路１６と同
一の回路である。合成回路４０は、負論理のOR回路で構
成されている。合成回路４０は、パルスPLSH、PLSL、PL
SEを受け、パワーオンリセット信号PORを生成する。
【００２９】すなわち、この実施形態では、第２の実施
形態と同様に、パワーオンリセット回路の内部で生成す
るパワーオンリセット信号PORH、PORL、およびパワーオ
ンリセット回路の外部から供給されるパワーオンリセッ
ト信号POREの少なくともいずれかを用いてパワーオンリ
セット信号PORを生成される。パワーオンリセット回路
の外部からパワーオンリセット信号を受けない場合、リ
セット端子RESETは、例えばプルアップされ、パルスPLS
Eは、常に高レベルになる。このとき、パワーオンリセ
ット信号PORは、第１の実施形態と同様に、パワーオン
リセット信号PORH、PORLのいずれかを用いて生成され
る。
【００３０】この実施形態においても、上述した第１お
よび第２の実施形態と同様の効果を得ることができる。
なお、上述した第１の実施形態では、本発明をSRAMコア
を有する半導体集積回路に適用した例について述べた。
本発明はかかる実施形態に限定されるものではなく、一
般に、初期化が必要な内部回路を有する半導体集積回路
に適用できる。
【００３１】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
【００３２】
【発明の効果】請求項１、請求項３、請求項４の半導体
集積回路では、複数のパワーオンリセット信号のうち正
常な信号を用いて主パワーオンリセット信号を生成でき
る。すなわち、動作余裕の広いパワーオンリセット回路
を構成でき、内部回路を確実に初期化できる。
【００３３】請求項２および請求項５の半導体集積回路
では、副パワーオンリセット信号の遷移エッジに同期し
てされるパルスを合成して、主パワーオンリセット信号
を容易に生成できる。請求項６の半導体集積回路の初期
化方法では、複数のパワーオンリセット信号のいずれか
に基づいて内部回路を確実に初期化できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態にお
けるパワーオンリセット回路を示すブロック図である。
【図２】図１の副リセット信号生成回路の詳細を示す回
路図である。
【図３】図１のパワーオンリセット回路の動作を示すタ
イミング図である。
【図４】本発明の半導体集積回路の第２の実施形態にお
けるパワーオンリセット回路を示すブロック図である。
【図５】本発明の半導体集積回路の第３の実施形態にお
けるパワーオンリセット回路を示すブロック図である。
【符号の説明】
１０、１２ 副リセット信号生成回路 １４ 主リセット信号生成回路 １６、１８ パルス生成回路 ２０ 合成回路 ２２ 遅延回路 ２４ インバータ ２６ NANDゲート ２８ pMOSトランジスタ ３０ 抵抗 ３２ インバータ列 ３４ 副リセット信号生成回路 ３６ 主リセット信号生成回路 ３８ パルス生成回路 ４０ 合成回路 POR パワーオンリセット信号 POR0、PORE パワーオンリセット信号 PORH、PORL パワーオンリセット信号 PLS0、PLSE、PLSH、PLSL パルス RESET リセット端子

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 タイミングの異なる複数の副パワーオン
    リセット信号をそれぞれ生成する副リセット信号生成回
    路と、 内部回路を初期化するための主パワーオンリセット信号
    を、前記副パワーオンリセット信号の少なくともいずれ
    かに基づいて生成する主リセット信号生成回路とを備え
    ていることを特徴とする半導体集積回路。
  2. 【請求項２】 請求項１記載の半導体集積回路におい
    て、 前記主リセット信号生成回路は、前記各副パワーオンリ
    セット信号の遷移エッジに同期してそれぞれパルスを生
    成する複数のパルス生成回路と、前記パルスを合成して
    前記主パワーオンリセット信号を生成する合成回路とを
    有することを特徴とする半導体集積回路。
  3. 【請求項３】 副パワーオンリセット信号を生成する副
    リセット信号生成回路と、 外部パワーオンリセット信号を受けるリセット端子と、 内部回路を初期化するための主パワーオンリセット信号
    を、前記副パワーオンリセット信号および前記外部パワ
    ーオンリセット信号の少なくともいずれかに基づいて生
    成する主リセット信号生成回路とを備えていることを特
    徴とする半導体集積回路。
  4. 【請求項４】 タイミングの異なる複数の副パワーオン
    リセット信号をそれぞれ生成する副リセット信号生成回
    路と、 外部パワーオンリセット信号を受けるリセット端子と、 内部回路を初期化するための主パワーオンリセット信号
    を、前記副パワーオンリセット信号および前記外部パワ
    ーオンリセット信号の少なくともいずれかに基づいて生
    成する主リセット信号生成回路とを備えていることを特
    徴とする半導体集積回路。
  5. 【請求項５】 請求項３または請求項４記載の半導体集
    積回路において、 前記主リセット信号生成回路は、前記副パワーオンリセ
    ット信号および前記外部パワーオンリセット信号の遷移
    エッジに同期してそれぞれパルスを生成する複数のパル
    ス生成回路と、前記パルスを合成して前記主パワーオン
    リセット信号を生成する合成回路とを有することを特徴
    とする半導体集積回路。
  6. 【請求項６】 タイミングの異なる複数の副パワーオン
    リセット信号に基づいて、複数のパワーオンリセット信
    号をそれぞれ生成し、 前記パワーオンリセット信号のいずれかに基づいて内部
    回路を初期化することを特徴とする半導体集積回路の初
    期化方法。
JP2000192228A 2000-06-27 2000-06-27 半導体集積回路および半導体集積回路の初期化方法 Pending JP2002009601A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2000192228A JP2002009601A (ja) 2000-06-27 2000-06-27 半導体集積回路および半導体集積回路の初期化方法
DE10164912A DE10164912B4 (de) 2000-06-27 2001-01-25 Integrierte Halbleiterschaltung und Verfahren zu deren Initialisierung
DE10103307A DE10103307B4 (de) 2000-06-27 2001-01-25 Integrierte Halbleiterschaltung und Verfahren zu deren Initialisierung
US09/769,534 US6825701B2 (en) 2000-06-27 2001-01-26 Power-on reset circuit/method for initializing an integrated circuit
KR1020010004489A KR100587872B1 (ko) 2000-06-27 2001-01-31 반도체 집적 회로 및 반도체 집적 회로의 초기화 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000192228A JP2002009601A (ja) 2000-06-27 2000-06-27 半導体集積回路および半導体集積回路の初期化方法

Publications (1)

Publication Number Publication Date
JP2002009601A true JP2002009601A (ja) 2002-01-11

Family

ID=18691391

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000192228A Pending JP2002009601A (ja) 2000-06-27 2000-06-27 半導体集積回路および半導体集積回路の初期化方法

Country Status (4)

Country Link
US (1) US6825701B2 (ja)
JP (1) JP2002009601A (ja)
KR (1) KR100587872B1 (ja)
DE (1) DE10103307B4 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043527A (ja) * 2000-07-27 2002-02-08 Denso Corp 半導体集積回路装置
JP2008252888A (ja) * 2007-03-29 2008-10-16 Mitsutoyo Corp パワーオンリセット回路及びパワーオンリセット信号の生成方法
US7701265B2 (en) 2006-04-11 2010-04-20 Elpida Memory, Inc. Power-on reset circuit using flip-flop and semiconductor device having such power-on reset circuit
JP2011034545A (ja) * 2009-07-10 2011-02-17 Fujitsu Ltd 電圧レギュレータ回路

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476927B1 (ko) * 2002-07-18 2005-03-16 삼성전자주식회사 파워-온 리셋 회로 및 파워-온 리셋 방법
KR100583097B1 (ko) * 2002-12-31 2006-05-23 주식회사 하이닉스반도체 파워 업 검출 장치
US7490477B2 (en) * 2003-04-30 2009-02-17 Emerson Retail Services, Inc. System and method for monitoring a condenser of a refrigeration system
US7098557B2 (en) * 2003-05-15 2006-08-29 Stmicroelectronics, Inc. Constant voltage discharge device
US6762632B1 (en) 2003-05-15 2004-07-13 Stmicroelectronics, Inc. Reset driver circuits and methods
KR100650816B1 (ko) * 2004-02-19 2006-11-27 주식회사 하이닉스반도체 내부 회로 보호 장치
KR100636933B1 (ko) * 2004-11-15 2006-10-19 주식회사 하이닉스반도체 파워 온 리셋 회로
US8103805B2 (en) * 2005-04-29 2012-01-24 Micron Technology, Inc. Configuration finalization on first valid NAND command
KR101646910B1 (ko) 2011-01-11 2016-08-09 페어차일드코리아반도체 주식회사 파워 온 리셋 회로를 포함하는 반도체 소자
KR102475458B1 (ko) * 2016-05-30 2022-12-08 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
JP7709075B2 (ja) * 2021-08-25 2025-07-16 株式会社ソシオネクスト 半導体集積回路装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4446381A (en) * 1982-04-22 1984-05-01 Zilog, Inc. Circuit and technique for initializing the state of bistable elements in an integrated electronic circuit
US5323066A (en) * 1992-06-01 1994-06-21 Motorola, Inc. Method and apparatus for performing power on reset initialization in a data processing system
US5394104A (en) * 1992-06-25 1995-02-28 Xilinx, Inc. Power-on reset circuit including dual sense amplifiers
US5675271A (en) * 1995-07-20 1997-10-07 Advanced Micro Devices, Inc. Extended chip select reset apparatus and method
FR2753579B1 (fr) * 1996-09-19 1998-10-30 Sgs Thomson Microelectronics Circuit electronique pourvu d'un dispositif de neutralisation
US5831460A (en) * 1997-02-26 1998-11-03 Xilinx, Inc. Power-on reset circuit with separate power-up and brown-out trigger levels
US6078201A (en) * 1998-01-06 2000-06-20 Xilinx, Inc. Power-on reset circuit for dual supply voltages
KR100309459B1 (ko) * 1998-04-13 2001-12-17 김영환 반도체장치의기판전압발생기
US6097225A (en) * 1998-07-14 2000-08-01 National Semiconductor Corporation Mixed signal circuit with analog circuits producing valid reference signals
JP3802239B2 (ja) * 1998-08-17 2006-07-26 株式会社東芝 半導体集積回路
JP2000122749A (ja) * 1998-10-20 2000-04-28 Mitsubishi Electric Corp 発振停止検出装置
KR100333666B1 (ko) * 1999-06-30 2002-04-24 박종섭 다양한 파워-온 신호에 대하여 리셋신호를 생성하는 파워-온리셋회로
US6362669B1 (en) * 2000-04-10 2002-03-26 Xilinx, Inc. Structure and method for initializing IC devices during unstable power-up

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043527A (ja) * 2000-07-27 2002-02-08 Denso Corp 半導体集積回路装置
US7701265B2 (en) 2006-04-11 2010-04-20 Elpida Memory, Inc. Power-on reset circuit using flip-flop and semiconductor device having such power-on reset circuit
JP2008252888A (ja) * 2007-03-29 2008-10-16 Mitsutoyo Corp パワーオンリセット回路及びパワーオンリセット信号の生成方法
JP2011034545A (ja) * 2009-07-10 2011-02-17 Fujitsu Ltd 電圧レギュレータ回路
US8717003B2 (en) 2009-07-10 2014-05-06 Fujitsu Limited Voltage regulator circuit including pulse generators

Also Published As

Publication number Publication date
US6825701B2 (en) 2004-11-30
KR20020001487A (ko) 2002-01-09
DE10103307A1 (de) 2002-01-17
DE10103307B4 (de) 2006-09-07
KR100587872B1 (ko) 2006-06-13
US20010054921A1 (en) 2001-12-27

Similar Documents

Publication Publication Date Title
JP2002009601A (ja) 半導体集積回路および半導体集積回路の初期化方法
US20150071013A1 (en) Semiconductor Device Having Level Shift Circuit
US6573754B2 (en) Circuit configuration for enabling a clock signal in a manner dependent on an enable signal
JP2006339948A (ja) パルスラッチ回路及び半導体集積回路
US7919978B2 (en) Control circuit for controlling on-die termination impedance
TW440862B (en) Reference signal generating circuit of synchronous integrated circuit memory device
JP2005160088A (ja) パルスベースフリップフロップ
US7719319B2 (en) Semiconductor integrated circuit
JP2000332598A (ja) ランダムロジック回路
US6297679B1 (en) Input buffer
US20120133402A1 (en) Semiconductor device having multiplexer
US7528630B2 (en) High speed flip-flop
US7218145B2 (en) Level conversion circuit
US6650154B2 (en) Starter circuit
US6346823B1 (en) Pulse generator for providing pulse signal with constant pulse width
JP3053062B2 (ja) 電圧オンリセット回路
KR100791075B1 (ko) 파워 업 리셋 회로 및 이를 구비한 반도체 장치
KR100705205B1 (ko) 외부 클록 신호의 펄스 폭의 변화에 무관하게 안정된 내부클록 신호를 발생하는 내부 클록 발생기 및 그 내부 클록발생 방법
US11276468B2 (en) High-speed efficient level shifter
US7719342B2 (en) Input latch circuit having fuses for adjusting a setup and hold time
KR100844932B1 (ko) 온 다이 터미네이션 회로를 갖는 반도체메모리소자
KR100583101B1 (ko) 반도체 메모리 장치의 출력 제어 회로
KR100866134B1 (ko) 펄스 발생 회로
US7622974B2 (en) Semiconductor device
KR101046225B1 (ko) 메모리 장치 리드 패스의 딜레이 마진 제어 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070424

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080730

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091006

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100223