JP2002009600A - スイッチ回路 - Google Patents
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Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴを多数直列接続してなるスイッ
チ回路において、オフ時のノイズマージンを大きくす
る。 【解決手段】 ＭＯＳＦＥＴＱ１〜Ｑ４０の各ドレイン
と各上側のソースと接続して順次直列接続してスイッチ
回路１０を構成する。制御端子３、４間にオン信号がな
く、Ｑ１〜Ｑ４０がオフしているときは、Ｒ４０→Ｃ４
０→Ｑ４０のソース→Ｑ４０のゲート→…Ｒ１→Ｃ１の
経路でＣ４０〜Ｃ１のすべてのコンデンサを充電して、
各ＭＯＳＦＥＴに逆バイアス電圧が印加される。このと
き、Ｑ１〜Ｑ４０のゲート、ソース間に、互いに逆直列
接続されたツェナーダイオードＤ１、ＤＤ１〜Ｄ４０、
ＤＤ４０がそれぞれ並列接続されており、逆バイアス電
圧を適正値に定める。
チ回路において、オフ時のノイズマージンを大きくす
る。 【解決手段】 ＭＯＳＦＥＴＱ１〜Ｑ４０の各ドレイン
と各上側のソースと接続して順次直列接続してスイッチ
回路１０を構成する。制御端子３、４間にオン信号がな
く、Ｑ１〜Ｑ４０がオフしているときは、Ｒ４０→Ｃ４
０→Ｑ４０のソース→Ｑ４０のゲート→…Ｒ１→Ｃ１の
経路でＣ４０〜Ｃ１のすべてのコンデンサを充電して、
各ＭＯＳＦＥＴに逆バイアス電圧が印加される。このと
き、Ｑ１〜Ｑ４０のゲート、ソース間に、互いに逆直列
接続されたツェナーダイオードＤ１、ＤＤ１〜Ｄ４０、
ＤＤ４０がそれぞれ並列接続されており、逆バイアス電
圧を適正値に定める。
Description
【０００１】
【発明の属する技術分野】 本発明は、半導体を用いた
スイッチ回路に係り、特にＭＯＳＦＥＴを複数個直列接
続にして構成した高電圧回路への適用に好適なスイッチ
回路に関する。
スイッチ回路に係り、特にＭＯＳＦＥＴを複数個直列接
続にして構成した高電圧回路への適用に好適なスイッチ
回路に関する。
【０００２】
【従来の技術】 従来のＭＯＳＦＥＴを複数個直列接続
にして構成したスイッチ回路としては、例えば 特開昭
６０−９３８２０号に開示されている構造のものがあっ
た。すなわち、ゲートに与えられる制御信号により導通
が制御されるＭＯＳＦＥＴとこのＭＯＳＦＥＴのドレイ
ン側に順次直列に接続され、このＭＯＳＦＥＴの動作に
追従して動作する１個あるいは複数個のＭＯＳＦＥＴか
らなるスイッチ回路において、ゲートに与えられる制御
信号により導通が制御されるＭＯＳＦＥＴのソースとこ
れに直列接続されたＭＯＳＦＥＴのゲート、及び順次直
列接続された各ＭＯＳＦＥＴのソースとこれに接続され
た各ＭＯＳＦＥＴのゲート、及び順次直列接続されたＭ
ＯＳＦＥＴのうち最後に位置するＭＯＳＦＥＴのソー
ス、ドレイン間にコンデンサと抵抗からなる直列回路を
接続し、かつゲートに与えられる制御信号により導通が
制御されるＭＯＳＦＥＴに順次直列接続される各ＭＯＳ
ＦＥＴのソース、ゲート間にツェナーダイオードを接続
したことを特徴とするスイッチ回路が開示されている。
にして構成したスイッチ回路としては、例えば 特開昭
６０−９３８２０号に開示されている構造のものがあっ
た。すなわち、ゲートに与えられる制御信号により導通
が制御されるＭＯＳＦＥＴとこのＭＯＳＦＥＴのドレイ
ン側に順次直列に接続され、このＭＯＳＦＥＴの動作に
追従して動作する１個あるいは複数個のＭＯＳＦＥＴか
らなるスイッチ回路において、ゲートに与えられる制御
信号により導通が制御されるＭＯＳＦＥＴのソースとこ
れに直列接続されたＭＯＳＦＥＴのゲート、及び順次直
列接続された各ＭＯＳＦＥＴのソースとこれに接続され
た各ＭＯＳＦＥＴのゲート、及び順次直列接続されたＭ
ＯＳＦＥＴのうち最後に位置するＭＯＳＦＥＴのソー
ス、ドレイン間にコンデンサと抵抗からなる直列回路を
接続し、かつゲートに与えられる制御信号により導通が
制御されるＭＯＳＦＥＴに順次直列接続される各ＭＯＳ
ＦＥＴのソース、ゲート間にツェナーダイオードを接続
したことを特徴とするスイッチ回路が開示されている。
【０００３】
【発明が解決しようとする課題】 従来の回路構成で回
路を動作させ、回路のメイン電流が増加するとＭＯＳＦ
ＥＴのドレインとゲート間の静電容量経て、ゲートにノ
イズが入る場合があり、ゲート信号がオフ時にこの現象
が起きると、ＭＯＳＦＥＴが誤動作してしまう。本発明
は、直流高電圧の電子的なスイッチ回路において、オフ
時のノイズマージンを大きく保つことを課題とするもの
である。
路を動作させ、回路のメイン電流が増加するとＭＯＳＦ
ＥＴのドレインとゲート間の静電容量経て、ゲートにノ
イズが入る場合があり、ゲート信号がオフ時にこの現象
が起きると、ＭＯＳＦＥＴが誤動作してしまう。本発明
は、直流高電圧の電子的なスイッチ回路において、オフ
時のノイズマージンを大きく保つことを課題とするもの
である。
【０００４】
【課題を解決するための手段】 この課題を解決するた
めに、本発明では、以下の手段を提案するものである。
すなわち、ゲートに与えられる制御信号により導通が制
御されるＭＯＳＦＥＴとこのＭＯＳＦＥＴのドレイン側
に順次直列に接続され、このＭＯＳＦＥＴの動作に追従
して動作する複数個のＭＯＳＦＥＴからなるスイッチ回
路で、ゲートに与えられる制御信号により導通が制御さ
れるＭＯＳＦＥＴのソースとこれに直列接続されたＭＯ
ＳＦＥＴのゲート、及び順次直列接続された各ＭＯＳＦ
ＥＴのソースとこれに接続された各ＭＯＳＦＥＴのゲー
ト、及び順次直列接続されたＭＯＳＦＥＴのうち最後に
位置するＭＯＳＦＥＴのソース、ドレイン間にコンデン
サと抵抗からなる直列回路を接続し、かつゲートに与え
られる制御信号により導通が制御されるＭＯＳＦＥＴに
順次直列接続される各ＭＯＳＦＥＴのソース、ゲート間
にそれぞれ第１の定電圧ダイオードを接続したスイッチ
回路において、これらそれぞれの第１の定電圧ダイオー
ドに直列にそれぞれ逆極性で第２の定電圧ダイオードを
接続してなることを特徴とするスイッチ回路を提案する
ものである。それぞれの第２の定電圧ダイオードが、Ｍ
ＯＳＦＥＴのゲート、ソース間に充分な逆バイアス電圧
を保つ作用をするので、ノイズ電圧に対して充分なマー
ジンを得ることができる。
めに、本発明では、以下の手段を提案するものである。
すなわち、ゲートに与えられる制御信号により導通が制
御されるＭＯＳＦＥＴとこのＭＯＳＦＥＴのドレイン側
に順次直列に接続され、このＭＯＳＦＥＴの動作に追従
して動作する複数個のＭＯＳＦＥＴからなるスイッチ回
路で、ゲートに与えられる制御信号により導通が制御さ
れるＭＯＳＦＥＴのソースとこれに直列接続されたＭＯ
ＳＦＥＴのゲート、及び順次直列接続された各ＭＯＳＦ
ＥＴのソースとこれに接続された各ＭＯＳＦＥＴのゲー
ト、及び順次直列接続されたＭＯＳＦＥＴのうち最後に
位置するＭＯＳＦＥＴのソース、ドレイン間にコンデン
サと抵抗からなる直列回路を接続し、かつゲートに与え
られる制御信号により導通が制御されるＭＯＳＦＥＴに
順次直列接続される各ＭＯＳＦＥＴのソース、ゲート間
にそれぞれ第１の定電圧ダイオードを接続したスイッチ
回路において、これらそれぞれの第１の定電圧ダイオー
ドに直列にそれぞれ逆極性で第２の定電圧ダイオードを
接続してなることを特徴とするスイッチ回路を提案する
ものである。それぞれの第２の定電圧ダイオードが、Ｍ
ＯＳＦＥＴのゲート、ソース間に充分な逆バイアス電圧
を保つ作用をするので、ノイズ電圧に対して充分なマー
ジンを得ることができる。
【０００５】
【発明の実施の形態】 図１は、本発明に係るスイッチ
回路の実施の形態の一例であり、３０キロボルトの耐圧
のスイッチ回路である。このスイッチ回路１０の端子１
と端子２のいずれも直流高電圧に荷電された電位点に上
に設置されており、後に示す図の２絶縁駆動回路によ
り、その荷電された電位に駆動信号を伝達する。端子１
と端子２との間に、４０個のＭＯＳＦＥＴＱ１〜ＭＯＳ
ＦＥＴＱ４０のＭＯＳＦＥＴの各ソース・ドレイン間を
もって、互いに直列接続して構成される。各ＭＯＳＦＥ
ＴＱ１〜ＭＯＳＦＥＴＱ４０の耐圧は１キロボルトある
が、単純な各耐圧の和の値より余裕をみて設計してあ
る。端子１と端子２の間には、比較的高い抵抗値を有す
る抵抗ＲＲ１〜ＲＲ４０を直列接続した抵抗群が接続さ
れる。これらの抵抗は、例えば抵抗ＲＲ１と抵抗ＲＲ２
の相互接続点はＭＯＳＦＥＴＱ２のゲートに接続され、
以下同様に各抵抗の相互接続点は各ＭＯＳＦＥＴＱ３〜
ＭＯＳＦＥＴＱ４０のゲートに接続される。これら直列
接続された抵抗ＲＲ１〜ＲＲ４０は、ＭＯＳＦＥＴＱ１
〜Ｑ４０のオフ時に各もれ電流などによる電圧分担の均
一化の働きをする。また、ＭＯＳＦＥＴＱ１のゲート、
ソース間には互いに逆方向に直列接続されたツェナーダ
イオードＤ１とＤＤ１とが接続される。以下同様に、Ｍ
ＯＳＦＥＴＱ２〜ＭＯＳＦＥＴＱ４０のゲート、ソース
間にも互いに逆方向に直列接続されたツェナーダイオー
ドＤ２、ＤＤ２〜Ｄ４０、ＤＤ４０とが接続される。ま
た、ＭＯＳＦＥＴＱ１のソースとＭＯＳＦＥＴＱ２のベ
ースとの間には抵抗Ｒ１とコンデンサＣ１との直列回路
が接続され、以下同様に抵抗Ｒ２、コンデンサＣ２〜抵
抗Ｒ３９、コンデンサＣ３９がＭＯＳＦＥＴＱ２〜ＭＯ
ＳＦＥＴＱ３９のソースとＭＯＳＦＥＴＱ３〜ＭＯＳＦ
ＥＴＱ４０のゲートとの間にそれぞれ接続される。最上
段のＭＯＳＦＥＴＱ４０については、抵抗Ｒ４０とコン
デンサ４０との直列回路が、ＭＯＳＦＥＴＱ４０のソー
スと端子１との間に接続される。最下段のＭＯＳＦＥＴ
Ｑ１のゲートは端子３に接続され、ＭＯＳＦＥＴＱ１の
ソースは端子４に接続される。なお、ツェナーダイオー
ドＤ１〜Ｄ４０、ＤＤ１〜ＤＤ４０は定電圧特性を示す
半導体ならばツェナーダイオードに限定されることな
く、他の種類と半導体を使用することができる。
回路の実施の形態の一例であり、３０キロボルトの耐圧
のスイッチ回路である。このスイッチ回路１０の端子１
と端子２のいずれも直流高電圧に荷電された電位点に上
に設置されており、後に示す図の２絶縁駆動回路によ
り、その荷電された電位に駆動信号を伝達する。端子１
と端子２との間に、４０個のＭＯＳＦＥＴＱ１〜ＭＯＳ
ＦＥＴＱ４０のＭＯＳＦＥＴの各ソース・ドレイン間を
もって、互いに直列接続して構成される。各ＭＯＳＦＥ
ＴＱ１〜ＭＯＳＦＥＴＱ４０の耐圧は１キロボルトある
が、単純な各耐圧の和の値より余裕をみて設計してあ
る。端子１と端子２の間には、比較的高い抵抗値を有す
る抵抗ＲＲ１〜ＲＲ４０を直列接続した抵抗群が接続さ
れる。これらの抵抗は、例えば抵抗ＲＲ１と抵抗ＲＲ２
の相互接続点はＭＯＳＦＥＴＱ２のゲートに接続され、
以下同様に各抵抗の相互接続点は各ＭＯＳＦＥＴＱ３〜
ＭＯＳＦＥＴＱ４０のゲートに接続される。これら直列
接続された抵抗ＲＲ１〜ＲＲ４０は、ＭＯＳＦＥＴＱ１
〜Ｑ４０のオフ時に各もれ電流などによる電圧分担の均
一化の働きをする。また、ＭＯＳＦＥＴＱ１のゲート、
ソース間には互いに逆方向に直列接続されたツェナーダ
イオードＤ１とＤＤ１とが接続される。以下同様に、Ｍ
ＯＳＦＥＴＱ２〜ＭＯＳＦＥＴＱ４０のゲート、ソース
間にも互いに逆方向に直列接続されたツェナーダイオー
ドＤ２、ＤＤ２〜Ｄ４０、ＤＤ４０とが接続される。ま
た、ＭＯＳＦＥＴＱ１のソースとＭＯＳＦＥＴＱ２のベ
ースとの間には抵抗Ｒ１とコンデンサＣ１との直列回路
が接続され、以下同様に抵抗Ｒ２、コンデンサＣ２〜抵
抗Ｒ３９、コンデンサＣ３９がＭＯＳＦＥＴＱ２〜ＭＯ
ＳＦＥＴＱ３９のソースとＭＯＳＦＥＴＱ３〜ＭＯＳＦ
ＥＴＱ４０のゲートとの間にそれぞれ接続される。最上
段のＭＯＳＦＥＴＱ４０については、抵抗Ｒ４０とコン
デンサ４０との直列回路が、ＭＯＳＦＥＴＱ４０のソー
スと端子１との間に接続される。最下段のＭＯＳＦＥＴ
Ｑ１のゲートは端子３に接続され、ＭＯＳＦＥＴＱ１の
ソースは端子４に接続される。なお、ツェナーダイオー
ドＤ１〜Ｄ４０、ＤＤ１〜ＤＤ４０は定電圧特性を示す
半導体ならばツェナーダイオードに限定されることな
く、他の種類と半導体を使用することができる。
【０００６】 図２は、本発明に係るスイッチ回路の実
施の形態における絶縁駆動回路の一例を示す。この絶縁
駆動回路１００は、低圧側の高周波源１０１から絶縁変
圧器１２０の一次巻線と二次巻線との間を介して必要な
耐圧に絶縁しつつ、高圧側の回路にこの絶縁駆動回路１
００に必要な比較的小さな電力をエネルギー供給する。
すなわち、絶縁変圧器１２０の二次巻線の比較的低い電
圧は整流器１２１で整流され、コンデンサ１２２で平滑
されて、コモン線COM と内部電源線VCC として、トラン
ジスタ１１０の回路とオプティカルレシーバ１０７に電
力供給する。また、低圧側のパルス源１０２のパルス信
号は、発光ダイオード１０３により光信号になり、光フ
ァイバ１０６により必要な耐圧を得るように絶縁しつつ
オプティカルレシーバ１０７に伝達される。オプティカ
ルレシーバ１０７の出力端子には、内部電源の＋側との
間に抵抗１０８が接続され、また、内部電源の−側との
間には抵抗１０９が接続される。そして、オプティカル
レシーバ１０７の出力端子は、トランジスタ１１０のベ
ースに接続される。トランジスタ１１０のエミッタは内
部電源の−側に接続されるとともに端子１０４に接続さ
れ、コレクタは抵抗１１１を介して内部電源＋側に接続
されるとともに端子１０３に接続される。
施の形態における絶縁駆動回路の一例を示す。この絶縁
駆動回路１００は、低圧側の高周波源１０１から絶縁変
圧器１２０の一次巻線と二次巻線との間を介して必要な
耐圧に絶縁しつつ、高圧側の回路にこの絶縁駆動回路１
００に必要な比較的小さな電力をエネルギー供給する。
すなわち、絶縁変圧器１２０の二次巻線の比較的低い電
圧は整流器１２１で整流され、コンデンサ１２２で平滑
されて、コモン線COM と内部電源線VCC として、トラン
ジスタ１１０の回路とオプティカルレシーバ１０７に電
力供給する。また、低圧側のパルス源１０２のパルス信
号は、発光ダイオード１０３により光信号になり、光フ
ァイバ１０６により必要な耐圧を得るように絶縁しつつ
オプティカルレシーバ１０７に伝達される。オプティカ
ルレシーバ１０７の出力端子には、内部電源の＋側との
間に抵抗１０８が接続され、また、内部電源の−側との
間には抵抗１０９が接続される。そして、オプティカル
レシーバ１０７の出力端子は、トランジスタ１１０のベ
ースに接続される。トランジスタ１１０のエミッタは内
部電源の−側に接続されるとともに端子１０４に接続さ
れ、コレクタは抵抗１１１を介して内部電源＋側に接続
されるとともに端子１０３に接続される。
【０００７】 図２の絶縁駆動回路１００のパルス信号
の伝達動作は、低圧側のパルス源１０２のパルス信号が
Ｈレベルになっている短い区間は、発光ダイオード１０
３から光信号が発生して光ファイバ１０６を経てオプテ
ィカルレシーバ１０７がオンして、Ｌ信号となり、トラ
ンジスタ１１０のベースもＬ信号となり、したがってト
ランジスタ１１０はオフしてコレクタ電位はＨ信号とな
り、端子１０３と１０４の間にＨ信号を発生する。反対
に低圧側のパルス源１０２のパルス信号がＬレベルのと
きは、端子１０３と１０４の間にＬ信号を発生する。こ
の端子１０３と１０４の間の信号は図１に示すスイッチ
回路１０の端子３と４に接続され、絶縁した状態で駆動
される。
の伝達動作は、低圧側のパルス源１０２のパルス信号が
Ｈレベルになっている短い区間は、発光ダイオード１０
３から光信号が発生して光ファイバ１０６を経てオプテ
ィカルレシーバ１０７がオンして、Ｌ信号となり、トラ
ンジスタ１１０のベースもＬ信号となり、したがってト
ランジスタ１１０はオフしてコレクタ電位はＨ信号とな
り、端子１０３と１０４の間にＨ信号を発生する。反対
に低圧側のパルス源１０２のパルス信号がＬレベルのと
きは、端子１０３と１０４の間にＬ信号を発生する。こ
の端子１０３と１０４の間の信号は図１に示すスイッチ
回路１０の端子３と４に接続され、絶縁した状態で駆動
される。
【０００８】 このスイッチ回路１０の動作は以下のと
おりである。ＭＯＳＦＥＴＱ１に正のゲート信号が印加
されていないときは、ＭＯＳＦＥＴＱ１はオフ状態であ
り、追従して動作するＭＯＳＦＥＴＱ２〜Ｑ４０もオフ
状態となり、端子１、２間には電圧Ｅが印加される。コ
ンデンサＣ１〜Ｃ４０の静電容量がほぼ等しいと仮定
し、そして、ツェナーダイオードＤ、ＤＤ等の電圧値を
無視した場合には、コンデンサＣ１〜Ｃ４０で電圧Ｅを
ほぼ均等に分担し、ＭＯＳＦＥＴＱ１〜Ｑ４０にはコン
デンサＣ１〜Ｃ４０とほぼ等しい電圧が図の上側を正と
する極性で印加される。次に、ＭＯＳＦＥＴＱ１に正の
ゲート信号を印加すると、ＭＯＳＦＥＴＱ１は導通を開
始する。ＭＯＳＦＥＴＱ1 が導通を開始すると、コンデ
ンサＣ1 の電荷は抵抗Ｒ1 、ＭＯＳＦＥＴＱ２のゲー
ト、ソース及びＭＯＳＦＥＴＱ１のドレイン、ソースを
介して放電を開始し、ＭＯＳＦＥＴＱ２のゲート、ソー
ス間にＭＯＳＦＥＴＱ２が動作するに充分な電圧が印加
されＭＯＳＦＥＴＱ２は導通を開始する。なお、ツェナ
ーダイオードＤＤ１及びＤ１はＭＯＳＦＥＴＱ２のゲー
ト、ソース間電圧を所定値以下に抑えるためのものであ
る。ＭＯＳＦＥＴＱ３〜Ｑ４０についても、ＭＯＳＦＥ
ＴＱ２と同様にして順次導通を開始し、スイッチ回路１
０はオン状態となる。ＭＯＳＦＥＴＱ１は、オン期間中
正のゲート信号が印加され続けるので、小さなオン抵抗
でオン状態を持続する。ＭＯＳＦＥＴＱ２のゲート・ソ
ース間には、その間に接続されて電流を流す抵抗がない
ので、ツェナーダイオードＤ２、ＤＤ２等で定まる電圧
がゲート、ソース間に印加され続け、ＭＯＳＦＥＴＱ１
と同様に充分小さなオン抵抗でオン状態を持続する。Ｍ
ＯＳＦＥＴＱ３〜Ｑ４０は、ＭＯＳＦＥＴＱ２と同様に
オン状態を持続する。それゆえ、多数個直列接続して
も、オン抵抗を充分に小さくできる。
おりである。ＭＯＳＦＥＴＱ１に正のゲート信号が印加
されていないときは、ＭＯＳＦＥＴＱ１はオフ状態であ
り、追従して動作するＭＯＳＦＥＴＱ２〜Ｑ４０もオフ
状態となり、端子１、２間には電圧Ｅが印加される。コ
ンデンサＣ１〜Ｃ４０の静電容量がほぼ等しいと仮定
し、そして、ツェナーダイオードＤ、ＤＤ等の電圧値を
無視した場合には、コンデンサＣ１〜Ｃ４０で電圧Ｅを
ほぼ均等に分担し、ＭＯＳＦＥＴＱ１〜Ｑ４０にはコン
デンサＣ１〜Ｃ４０とほぼ等しい電圧が図の上側を正と
する極性で印加される。次に、ＭＯＳＦＥＴＱ１に正の
ゲート信号を印加すると、ＭＯＳＦＥＴＱ１は導通を開
始する。ＭＯＳＦＥＴＱ1 が導通を開始すると、コンデ
ンサＣ1 の電荷は抵抗Ｒ1 、ＭＯＳＦＥＴＱ２のゲー
ト、ソース及びＭＯＳＦＥＴＱ１のドレイン、ソースを
介して放電を開始し、ＭＯＳＦＥＴＱ２のゲート、ソー
ス間にＭＯＳＦＥＴＱ２が動作するに充分な電圧が印加
されＭＯＳＦＥＴＱ２は導通を開始する。なお、ツェナ
ーダイオードＤＤ１及びＤ１はＭＯＳＦＥＴＱ２のゲー
ト、ソース間電圧を所定値以下に抑えるためのものであ
る。ＭＯＳＦＥＴＱ３〜Ｑ４０についても、ＭＯＳＦＥ
ＴＱ２と同様にして順次導通を開始し、スイッチ回路１
０はオン状態となる。ＭＯＳＦＥＴＱ１は、オン期間中
正のゲート信号が印加され続けるので、小さなオン抵抗
でオン状態を持続する。ＭＯＳＦＥＴＱ２のゲート・ソ
ース間には、その間に接続されて電流を流す抵抗がない
ので、ツェナーダイオードＤ２、ＤＤ２等で定まる電圧
がゲート、ソース間に印加され続け、ＭＯＳＦＥＴＱ１
と同様に充分小さなオン抵抗でオン状態を持続する。Ｍ
ＯＳＦＥＴＱ３〜Ｑ４０は、ＭＯＳＦＥＴＱ２と同様に
オン状態を持続する。それゆえ、多数個直列接続して
も、オン抵抗を充分に小さくできる。
【０００９】 ＭＯＳＦＥＴＱ１のゲート信号の印加を
停止すると、ＭＯＳＦＥＴＱ１はオフ状態となり、ＭＯ
ＳＦＥＴＱ１のドレイン電流は０となる。このため、ス
イッチ回路１０を流れる電流は、ＭＯＳＦＥＴＱ２のソ
ース→ゲート→抵抗Ｒ１→コンデンサＣ１→端子２を介
して流れ、オン時にＭＯＳＦＥＴＱ２のゲート、ソース
間に充電した電荷を打ち消す。ＭＯＳＦＥＴＱ２のゲー
ト、ソース間電荷の消去が行われるとＭＯＳＦＥＴＱ２
がオフ状態となり電流は０となる。スイッチ回路１０を
流れる電流は、ＭＯＳＦＥＴＱ３のソース→ゲート→抵
抗Ｒ２→コンデンサＣ２を介して流れ、ＭＯＳＦＥＴＱ
３のゲート、ソース間電荷の打ち消しが行われ、ＭＯＳ
ＦＥＴＱ３がオフ状態となる。以下同様にして、瞬時に
ＭＯＳＦＥＴＱ４、Ｑ５、…Ｑ４０がオフ状態となりス
イッチ回路１０はオフ状態になる。ＭＯＳＦＥＴはスイ
ッチング時間が数10ns以下と非常に短いため、上記した
オン動作、オフ動作におけるスイッチング時間の差によ
る分担電圧の不均衡はほとんどない。しかも、コンデン
サＣ１〜Ｃ４０によりスイッチオフ時の負荷回路電流の
変化率を低減し、スイッチオフ回路への過大電圧の印加
を防止できる。
停止すると、ＭＯＳＦＥＴＱ１はオフ状態となり、ＭＯ
ＳＦＥＴＱ１のドレイン電流は０となる。このため、ス
イッチ回路１０を流れる電流は、ＭＯＳＦＥＴＱ２のソ
ース→ゲート→抵抗Ｒ１→コンデンサＣ１→端子２を介
して流れ、オン時にＭＯＳＦＥＴＱ２のゲート、ソース
間に充電した電荷を打ち消す。ＭＯＳＦＥＴＱ２のゲー
ト、ソース間電荷の消去が行われるとＭＯＳＦＥＴＱ２
がオフ状態となり電流は０となる。スイッチ回路１０を
流れる電流は、ＭＯＳＦＥＴＱ３のソース→ゲート→抵
抗Ｒ２→コンデンサＣ２を介して流れ、ＭＯＳＦＥＴＱ
３のゲート、ソース間電荷の打ち消しが行われ、ＭＯＳ
ＦＥＴＱ３がオフ状態となる。以下同様にして、瞬時に
ＭＯＳＦＥＴＱ４、Ｑ５、…Ｑ４０がオフ状態となりス
イッチ回路１０はオフ状態になる。ＭＯＳＦＥＴはスイ
ッチング時間が数10ns以下と非常に短いため、上記した
オン動作、オフ動作におけるスイッチング時間の差によ
る分担電圧の不均衡はほとんどない。しかも、コンデン
サＣ１〜Ｃ４０によりスイッチオフ時の負荷回路電流の
変化率を低減し、スイッチオフ回路への過大電圧の印加
を防止できる。
【００１０】 図３は、図１に示すスイッチ回路を図２
に示す絶縁駆動回路でパルス駆動した場合におけるＭＯ
ＳＦＥＴＱ２のゲート・ソース間電圧の波形を示す。パ
ルス信号がＨレベルのときはゲート・ソース間電圧は図
のピークＡ点で約＋１５Ｖの正バイアスが印加され、パ
ルス信号がＬレベルのときはゲート・ソース間電圧は図
のピークＢ点で約−１５Ｖの負バイアスが印加されて充
分なノイズマージンを備える。
に示す絶縁駆動回路でパルス駆動した場合におけるＭＯ
ＳＦＥＴＱ２のゲート・ソース間電圧の波形を示す。パ
ルス信号がＨレベルのときはゲート・ソース間電圧は図
のピークＡ点で約＋１５Ｖの正バイアスが印加され、パ
ルス信号がＬレベルのときはゲート・ソース間電圧は図
のピークＢ点で約−１５Ｖの負バイアスが印加されて充
分なノイズマージンを備える。
【００１１】 図４は、従来のスイッチ回路においてパ
ルス駆動した場合のＭＯＳＦＥＴのゲート・ソース間電
圧の波形を示す。パルス信号がＨレベルのときはゲート
・ソース間電圧は図のピークＣ点で約＋１５Ｖの正バイ
アスが印加され、パルス信号がＬレベルのときはゲート
・ソース間電圧は図のＤ点で約−０．５Ｖのわずかな負
バイアスが印加されるに止まる。
ルス駆動した場合のＭＯＳＦＥＴのゲート・ソース間電
圧の波形を示す。パルス信号がＨレベルのときはゲート
・ソース間電圧は図のピークＣ点で約＋１５Ｖの正バイ
アスが印加され、パルス信号がＬレベルのときはゲート
・ソース間電圧は図のＤ点で約−０．５Ｖのわずかな負
バイアスが印加されるに止まる。
【００１２】
【発明の効果】 本発明は以上述べたような特徴を有し
ており、ＭＯＳＦＥＴを直列に接続したスイッチ回路に
おいて、オフ時に充分な負バイアスを与えることでで
き、ＭＯＳＦＥＴの誤動作をなくすことができる。ま
た、回路構成も各段のＭＯＳＦＥＴのゲートとソース間
に定電圧ダイオードを１つずつ追加されるだけなので回
路構成も複雑化しない。
ており、ＭＯＳＦＥＴを直列に接続したスイッチ回路に
おいて、オフ時に充分な負バイアスを与えることでで
き、ＭＯＳＦＥＴの誤動作をなくすことができる。ま
た、回路構成も各段のＭＯＳＦＥＴのゲートとソース間
に定電圧ダイオードを１つずつ追加されるだけなので回
路構成も複雑化しない。
【図１】 本発明に係るスイッチ回路の実施の形態を示
す。
す。
【図２】 本発明に係るスイッチ回路の実施の形態にお
ける絶縁駆動回路の一例を示す。
ける絶縁駆動回路の一例を示す。
【図３】 図１に示すスイッチ回路におけるＭＯＳＦＥ
Ｔのゲート、ソース間電圧の波形を示す。
Ｔのゲート、ソース間電圧の波形を示す。
【図４】 従来のスイッチ回路におけるＭＯＳＦＥＴの
ゲート、ソース間電圧の波形を示す。
ゲート、ソース間電圧の波形を示す。
１、２…端子 Ｑ１、Ｑ２．．．Ｑ４０…ＭＯＳＦＥＴ Ｒ１、Ｒ２．．．Ｒ４０…抵抗 ＲＲ１、ＲＲ２．．．ＲＲ４０…抵抗 Ｃ１、Ｃ２．．．Ｃ４０…コンデンサ Ｄ１、Ｄ２．．．Ｄ４０…ツェナーダイオード ＤＤ１、ＤＤ２．．．ＤＤ４０…ツェナーダイオード １０…スイッチ回路 １００…絶縁駆動回路 １０１…高周波源 １０２
…パルス源 １０３…発光ダイオード １０６…光ファイバ １０７…オプティカルレシーバ １２０…絶縁変圧
器
…パルス源 １０３…発光ダイオード １０６…光ファイバ １０７…オプティカルレシーバ １２０…絶縁変圧
器
Claims (1)
- 【請求項１】 ゲートに与えられる制御信号により導通
が制御されるＭＯＳＦＥＴとこのＭＯＳＦＥＴのドレイ
ン側に順次直列に接続され、このＭＯＳＦＥＴの動作に
追従して動作する複数個のＭＯＳＦＥＴからなるスイッ
チ回路で、ゲートに与えられる制御信号により導通が制
御されるＭＯＳＦＥＴのソースとこれに直列接続された
ＭＯＳＦＥＴのゲート、及び順次直列接続された各ＭＯ
ＳＦＥＴのソースとこれに接続された各ＭＯＳＦＥＴの
ゲート、及び順次直列接続されたＭＯＳＦＥＴのうち最
後に位置するＭＯＳＦＥＴのソース、ドレイン間にコン
デンサと抵抗からなる直列回路を接続し、かつゲートに
与えられる制御信号により導通が制御されるＭＯＳＦＥ
Ｔに順次直列接続される各ＭＯＳＦＥＴのソース、ゲー
ト間にそれぞれ第１の定電圧ダイオードを接続したスイ
ッチ回路において、これらそれぞれの第１の定電圧ダイ
オードに直列にそれぞれ逆極性で第２の定電圧ダイオー
ドを接続してなることを特徴とするスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000190586A JP2002009600A (ja) | 2000-06-26 | 2000-06-26 | スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000190586A JP2002009600A (ja) | 2000-06-26 | 2000-06-26 | スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002009600A true JP2002009600A (ja) | 2002-01-11 |
Family
ID=18690034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000190586A Withdrawn JP2002009600A (ja) | 2000-06-26 | 2000-06-26 | スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002009600A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012144373A1 (ja) | 2011-04-21 | 2012-10-26 | ルネサスエレクトロニクス株式会社 | スイッチ回路、選択回路、及び電圧測定装置 |
| CN114488910A (zh) * | 2022-02-18 | 2022-05-13 | 坎德拉（深圳）科技创新有限公司 | 一种重启控制装置及机器人 |
-
2000
- 2000-06-26 JP JP2000190586A patent/JP2002009600A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012144373A1 (ja) | 2011-04-21 | 2012-10-26 | ルネサスエレクトロニクス株式会社 | スイッチ回路、選択回路、及び電圧測定装置 |
| US9453886B2 (en) | 2011-04-21 | 2016-09-27 | Renesas Electronics Corporation | Switch circuit, selection circuit, and voltage measurement device |
| CN114488910A (zh) * | 2022-02-18 | 2022-05-13 | 坎德拉（深圳）科技创新有限公司 | 一种重启控制装置及机器人 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070904 |