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JP2002009160A - 半導体集積回路の自動レイアウト方法、この方法で製造した半導体集積回路及びこの方法を記録した記録媒体 - Google Patents

半導体集積回路の自動レイアウト方法、この方法で製造した半導体集積回路及びこの方法を記録した記録媒体

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Publication number
JP2002009160A
JP2002009160A JP2000191750A JP2000191750A JP2002009160A JP 2002009160 A JP2002009160 A JP 2002009160A JP 2000191750 A JP2000191750 A JP 2000191750A JP 2000191750 A JP2000191750 A JP 2000191750A JP 2002009160 A JP2002009160 A JP 2002009160A
Authority
JP
Japan
Prior art keywords
wiring
integrated circuit
semiconductor integrated
layer
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000191750A
Other languages
English (en)
Inventor
Kazuhisa Takayama
和久 高山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Micro Systems Co Ltd
Original Assignee
Renesas Micro Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Micro Systems Co Ltd filed Critical Renesas Micro Systems Co Ltd
Priority to JP2000191750A priority Critical patent/JP2002009160A/ja
Priority to US09/888,992 priority patent/US6571379B2/en
Priority to EP01115301A priority patent/EP1168207A2/en
Priority to KR1020010036165A priority patent/KR20020001582A/ko
Priority to CN01118864A priority patent/CN1331491A/zh
Publication of JP2002009160A publication Critical patent/JP2002009160A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10W20/43—
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level

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  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
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  • Geometry (AREA)
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  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 グリッド線に沿って多層の配線処理を行う半
導体集積回路の自動レイアウト方法において、グリッド
線をずらすことで、配線のオーバラップをなくし、以
て、異なる配線層間の寄生容量を低減することを可能に
した半導体集積回路の自動レイアウト方法を提供する。 【解決手段】 第１の方向に配線された第１の配線層２
００と、前記第１の方向に直交する第２の方向に配線さ
れた第２及び第３の配線層１００、３００とを少なくと
も有する半導体集積回路であって、前記第１の方向に配
線された第１の配線層２００を互いに挟む前記第２の方
向に配線された第２及び第３の配線層１００、３００の
配線が、互いに所定の距離だけずらされて配線されてい
ることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
自動レイアウト方法、この方法で製造した半導体集積回
路及びこの方法を記録した記録媒体に係わり、特に、異
なる配線層間の寄生容量を低減することを可能にした半
導体集積回路の自動レイアウト方法、この方法で製造し
た半導体集積回路及びこの方法を記録した記録媒体に関
する。
【０００２】
【従来の技術】図４は、従来の手法における自動配線処
理を施したレイアウト図である。下層の配線グリッド１
０はＹ方向に同一のピッチ幅で、Ｘ方向に配線される第
一アルミ配線用の中心線、配線グリッド１０の上層の配
線グリッド２０はＹ方向に同一のピッチ幅で、Ｘ方向に
配線される第二アルミ配線用の中心線、配線グリッド２
０の上層の配線グリッド３０はＹ方向に同一のピッチ幅
で、Ｘ方向に配線される第三アルミ配線用の中心線であ
る。同様に、下層の配線グリッド１１はＸ方向に同一の
ピッチ幅で、Ｙ方向に配線される第一アルミ配線用の中
心線、配線グリッド１１の上層の配線グリッド２１はＸ
方向に同一のピッチ幅で、Ｙ方向に配線される第二アル
ミ配線用の中心線、配線グリッド２１の上層の配線グリ
ッド３１はＸ方向に同一のピッチ幅で、Ｙ方向に配線さ
れる第三アルミ配線用の中心線である。
【０００３】図４において、Ｘ方向に第一アルミ電源配
線１１０、１１１、第一アルミ信号配線１２０、１２
１、１２２、１２３が、配線グリッド１０を中心線とし
て配置されている。
【０００４】次に、上層にあたる第二アルミ信号配線２
１０、２１１、２１２、２１３、２１４、２１５がＹ方
向に、配線グリッド２１を中心線として配置されてい
る。そして、更に上層の第三アルミ信号配線３１０、３
１１、３１２、３１３が、第一アルミ信号配線と同じく
Ｘ方向に、配線グリッド３０を中心線として配置されて
いる。
【０００５】図４においては、配線グリッドの始点座標
を、全ての層において同一に設定しており、配線ピッチ
幅も同一であるため、第一アルミ信号配線１２０と第三
アルミ信号配線３１０との間、第一アルミ信号配線１２
１と第三アルミ信号配線３１２との間、第一アルミ信号
配線１２２、１２３と第三アルミ信号配線３１３との間
で、完全なオーバーラップが生じている。
【０００６】上記したように、半導体集積回路の自動レ
イアウト技術においては、配線の多層化が進むにつれ隣
接配線間距離の縮小、及び、上層配線とのオーバーラッ
プ現象は避けられなくなっている。これによって、配線
間において発生する寄生容量が、クロストークを引き起
こす原因として問題となっている。
【０００７】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、グリッド線に沿っ
て多層の配線処理を行う半導体集積回路の自動レイアウ
ト方法において、グリッド線をずらすことで、配線のオ
ーバラップをなくし、以て、異なる配線層間の寄生容量
を低減することを可能にした新規な半導体集積回路の自
動レイアウト方法、この方法で製造した半導体集積回路
及びこの方法を記録した記録媒体を提供するものであ
る。
【０００８】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【０００９】即ち、本発明に係わる半導体集積回路の第
１態様は、第１の方向に配線された第１の配線層と、前
記第１の方向に直交する第２の方向に配線された第２及
び第３の配線層とを少なくとも有する半導体集積回路で
あって、前記第１の方向に配線された第１の配線層を互
いに挟む前記第２の方向に配線された第２及び第３の配
線層の配線が、互いに所定の距離だけずらされて配線さ
れていることを特徴とするものであり、叉、第２態様
は、前記ずらされた距離は、この半導体集積回路の配線
ピッチ幅のほぼ１／２であることを特徴とするものであ
る。
【００１０】叉、本発明に係わる半導体集積回路の自動
レイアウト方法の第１態様は、Ｘ方向のグリッド線に沿
って配線される第１の配線層と、前記Ｘ方向に直交する
Ｙ方向のグリッド線に沿って配線される第２及び第３の
配線層とを少なくとも有する半導体集積回路の自動レイ
アウト方法において、前記第１の配線層を互いに挟む前
記Ｙ方向に配線される第２及び第３の配線層のグリッド
線が、互いに重ならないように、前記第３の配線層のグ
リッド線を、前記第２の配線層のグリッド線に対してず
らし、その後、前記グリッド線に沿って配線することを
特徴とするものであり、叉、第２態様は、前記第３の配
線層のグリッド線は、前記第２の配線層のグリッド線間
に位置していることを特徴とするものであり、叉、第３
態様は、前記第３の配線層のグリッド線は、前記第２の
配線層のグリッド線間のほぼ中央に位置していることを
特徴とするものである。
【００１１】叉、本発明に係わる半導体集積回路の自動
レイアウト方法を記録した記録媒体の第１態様は、Ｘ方
向のグリッド線に沿って配線される第１の配線層と、前
記Ｘ方向に直交するＹ方向のグリッド線に沿って配線さ
れる第２及び第３の配線層とを少なくとも有する半導体
集積回路の自動レイアウト方法のコンピュータプログラ
ムを記録した記録媒体であって、前記第１の配線層を互
いに挟む前記Ｙ方向に配線される第２及び第３の配線層
のグリッド線が、互いに重ならないように、前記第３の
配線層のグリッド線を、前記第２の配線層のグリッド線
に対してずらす処理を行うステップを少なくとも含むこ
とを特徴とするものであり、叉、第２態様は、前記第３
の配線層のグリッド線は、前記第２の配線層のグリッド
線間に位置していることを特徴とするものであり、叉、
第３態様は、前記第３の配線層のグリッド線は、前記第
２の配線層のグリッド線間のほぼ中央に位置しているこ
とを特徴とするものである。
【００１２】
【発明の実施の形態】本発明に係わる半導体集積回路の
自動レイアウト方法は、配線処理を行う際に、一律のピ
ッチ幅を持つ配線グリッドの始点座標を、配線層によっ
て異なる値に設定することを特徴とする。配線グリッド
は、格子状にＸ方向およびＹ方向一律のピッチ幅で敷か
れており、自動レイアウトにおける配線処理の際には、
このグリッド線を中心として配線パスが配置される。従
って、配線グリッドの始点座標をずらすことで、オーバ
ラップをなくすことが出来るのである。
【００１３】
【実施例】以下に、本発明に係わる半導体集積回路の自
動レイアウト方法、この方法で製造した半導体集積回路
及びこの方法を記録した記録媒体の具体例を図面を参照
しながら詳細に説明する。
【００１４】（第１の具体例）図１（ａ）は、本発明の
半導体集積回路の自動レイアウト方法を用いて製造した
半導体集積回路を示す図、（ｂ）は、配線層が積層され
ている状態を模式的に示した断面図であって、これらの
図には、第１の方向に配線された第１の配線層２００
と、前記第１の方向に直交する第２の方向に配線された
第２及び第３の配線層１００、３００とを少なくとも有
する半導体集積回路であって、前記第１の方向に配線さ
れた第１の配線層２００を互いに挟む前記第２の方向に
配線された第２及び第３の配線層１００、３００の配線
が、互いに所定の距離だけずらされて配線されているこ
とを特徴とする半導体集積回路が示され、又、前記ずら
された距離は、この半導体集積回路の配線ピッチ幅のほ
ぼ１／２であることを特徴とする半導体集積回路が示さ
れている。
【００１５】以下に、第１の具体例を更に詳細に説明す
る。
【００１６】始めに、本発明の方法を用いて、自動配線
処理を施したレイアウト図の具体例を図１に示す。
【００１７】図１において、下層の配線グリッド１０’
はＹ方向に同一のピッチ幅で、Ｘ方向に配線される第一
アルミ配線用の中心線、配線グリッド１０’の上層の配
線グリッド２０’はＹ方向に同一のピッチ幅で、Ｘ方向
に配線される第二アルミ配線用の中心線、配線グリッド
２０’の上層の配線グリッド３０’は始点座標をＹ方向
へ半グリッドずらし、Ｙ方向に同一のピッチ幅で、Ｘ方
向に配線される第三アルミ配線用の中心線である。同様
に、下層の配線グリッド１１’はＸ方向に同一のピッチ
幅で、Ｙ方向に配線される第一アルミ配線用の中心線、
配線グリッド１１’の上層の配線グリッド２１’はＸ方
向に同一のピッチ幅で、Ｙ方向に配線される第二アルミ
配線用の中心線、配線グリッド２１’の上層の配線グリ
ッド３１’は、始点座標をＸ方向へ半グリッドずらし、
Ｘ方向に同一のピッチ幅で、Ｙ方向に配線される第三ア
ルミ配線用の中心線である。
【００１８】なお、何れの配線層においても、配線グリ
ッド間の間隔は同一ピッチである。
【００１９】図１に示したように、始点座標変更後の自
動配線処理では、図４とほぼ同等の接続が施されてい
る。第三アルミ信号配線においては、中心線となる配線
グリッド３０’，３１’が半グリッドずらされたことに
よって、ともにＸ方向に配線された第一アルミ信号配線
１２０’，１２１’，１２２’，１２３’とのオーバー
ラップが解消されている。
【００２０】尚、上記した始点座標とは、図３に示した
ように、グリッド線の左右の端の位置、グリッド線の上
下の端の位置をいい、この始点座標は、チップサイズに
応じて変わるようになっている。
【００２１】次に、本発明の手法を導入するための手順
を説明する。
【００２２】図２は、半導体集積回路の自動レイアウト
方法を示したフローチャートである。始めに、設計ルー
ルに基づいたテクノロジファイルを読み込み（ステップ
Ａ１）、次に、チップのフロアプランを行う（ステップ
Ａ２）。配線グリッドのピッチ幅や座標は、この段階で
確定される。次に、自動レイアウトツールにて、電源の
配線を行い（ステップＡ３）、次に、セルの配置を行う
（ステップＡ４）。従来の方法では、このまま配線処理
まで行うが、本発明の方法では、配線処理を行う手前で
中間ファイルを出力し（ステップＡ５）、この中間ファ
イルに含まれる所定の配線層のグリッド線に対して、配
線グリッドの始点座標を変更する処理を行い（ステップ
Ａ６）。配線グリッドの始点座標を変更した中間ファイ
ルを生成する（ステップＡ７）。この設定変更を行った
中間ファイルを読み込み、自動レイアウトツールにて配
線処理を実施する（ステップＡ８）。但し、ステップＡ
５からステップＡ７までの処理は全て自動で行い、マニ
ュアルで人手が介入することはない。
【００２３】次に、配線グリッドの始点座標を変更する
処理について説明する。
【００２４】第１の方法は、配線グリッドの始点座標を
ずらす値、即ち、規定値ｎをあらかじめ設定しておき、
ステップＡ５の中間ファイルに含まれる所定の配線層の
グリッド線に対し、規定値ｎを加算もしくは減算する方
法である。ステップＡ５の中間ファイルには、各アルミ
配線層の配線グリッドを格子状に敷き詰めるため、配線
ピッチ幅（例えば１．３６μｍピッチの場合１３６）お
よびＸ方向とＹ方向の始点座標（チップ中心の原点座標
０に対するチップ側面部の位置座標）が記述されてい
る。規定値ｎは、配線が同一ピッチ上に重ならないよう
にするため、配線ピッチ幅が１３６の場合、０＜ｎ＜１
３６に設定しなければならない。このように、対象とな
るアルミ配線層に対し、始点座標に規定値ｎを加算もし
くは減算することによって、配線グリッドが重なること
なく同一方向へ移動する事が出来る。
【００２５】なお、配線グリッドの始点座標を変更する
処理については、以下のようにしても良い。
【００２６】（第２の具体例）第２の具体例は、配線グ
リッドの始点座標を変更する他の方法である。
【００２７】第２の具体例では、ステップＡ５で生成し
た中間ファイルの配線ピッチ幅を読み取り、積算結果を
任意の移動距離とし、始点座標へ加算もしくは減算する
方法である。
【００２８】対象とするアルミ配線用の配線ピッチ幅の
項目を読み取り、その配線ピッチ幅が１３６であるなら
ば、例えば始点座標からの移動距離を半ピッチ分とする
ために、配線ピッチ幅の１／２である６８を移動距離と
する。対象となるアルミ配線層に対し、始点座標に６８
を加算もしくは減算することによって、配線グリッドが
重なることなく同一方向へ移動される。
【００２９】（第３の具体例）第３の具体例は、テーブ
ルを用いて、配線グリッドの始点座標を変更する方法で
ある。
【００３０】予め用意するテーブルは、配線グリッドの
ピッチ幅、Ｘ方向とＹ方向に一律の配線ピッチ幅毎に記
した始点座標のデータを有する。始点座標の最大値は、
目的とするチップサイズに応じて、若干大き目に指定し
ておけばよい。また、この始点座標は、アルミ配線層毎
に同一の設定とするが、移動の対象となるアルミ配線層
の始点座標のみ、任意の移動距離を演算した結果の始点
座標とする。ステップＡ６における処理としては、ステ
ップＡ５で生成した中間ファイルよりチップサイズを読
み取り、チップサイズから配線ピッチ幅以内に相当する
始点座標の値を、アルミ配線層毎に参照するテーブルか
ら読み込み、ステップＡ７で修正した中間ファイルとし
て出力する。
【００３１】ここでのテーブルとは、あらかじめ作成し
たグリッド線の書式を、ファイル形式で保存しておくも
のである。
【００３２】舞台的には、以下のように配線層毎に始点
座標をピッチの倍数で記述し、チップサイズに応じて自
由に始点座標を選択できるようにする（ここでは、設計
するチップサイズの範囲が、およそ２０，０００〜４
０，０００程度と仮定している）。
【００３３】自動レイアウト上で得たチップサイズの情
報から、配線ピッチ幅（例えば、１３６）以内に相当す
る値を抽出させる。第３層においては、１、２層から任
意の距離だけ移動させた値を設定しておく。以下の例で
は、第３層は、１、２層から１／２グリッドずらした値
を設定している。
【００３４】なお、以下の例では、配線ピッチ幅が、
１．３６μｍであるとして、記述した例である。 （１）配線層１の書式テーブル TRACKS X 20128 STEP 136 LAYER METAL1 ; TRACKS X -20128 STEP 136 LAYER METAL1 ; TRACKS Y 20128 STEP 136 LAYER METAL1 ; TRACKS Y -20128 STEP 136 LAYER METAL1 ; TRACKS X 20264 STEP 136 LAYER METAL1 ; TRACKS X -20264 STEP 136 LAYER METAL1 ; TRACKS Y 20264 STEP 136 LAYER METAL1 ; TRACKS Y -20264 STEP 136 LAYER METAL1 ; TRACKS X 20400 STEP 136 LAYER METAL1 ; TRACKS X -20400 STEP 136 LAYER METAL1 ; TRACKS Y 20400 STEP 136 LAYER METAL1 ; TRACKS Y -20400 STEP 136 LAYER METAL1 ; ： （中略） ： TRACKS X 40120 STEP 136 LAYER METAL1 ; TRACKS X -40120 STEP 136 LAYER METAL1 ; TRACKS Y 40120 STEP 136 LAYER METAL1 ; TRACKS Y -40120 STEP 136 LAYER METAL1 ; （２）配線層２の書式テーブル TRACKS X 20128 STEP 136 LAYER METAL2 ; TRACKS X -20128 STEP 136 LAYER METAL2 ; TRACKS Y 20128 STEP 136 LAYER METAL2 ; TRACKS Y -20128 STEP 136 LAYER METAL2 ; ： （以下、配線層１と同様） ： ： （３）配線層３の書式テーブル TRACKS X 20196 STEP 136 LAYER METAL3 ; TRACKS X -20060 STEP 136 LAYER METAL3 ; TRACKS Y 20196 STEP 136 LAYER METAL3 ; TRACKS Y -20060 STEP 136 LAYER METAL3 ; TRACKS X 20332 STEP 136 LAYER METAL3 ; TRACKS X -20196 STEP 136 LAYER METAL3 ; TRACKS Y 20332 STEP 136 LAYER METAL3 ; TRACKS Y -20196 STEP 136 LAYER METAL3 ; TRACKS X 20468 STEP 136 LAYER METAL3 ; TRACKS X -20332 STEP 136 LAYER METAL3 ; TRACKS Y 20460 STEP 136 LAYER METAL3 ; TRACKS Y -20332 STEP 136 LAYER METAL3 ; ： <中略> ： TRACKS X 40188 STEP 136 LAYER METAL1 ; TRACKS X -40052 STEP 136 LAYER METAL1 ; TRACKS Y 40188 STEP 136 LAYER METAL1 ; TRACKS Y -40052 STEP 136 LAYER METAL1 ; 以下は、上記したテーブルから、第３層のみを１／２グ
リッドずらせた場合の記述であり、Ｘ方向の始点座標
は、±３６３１２、Ｙ方向の始点座標は、±３４９５
２、配線ピッチ幅は、１．３６μｍである。 （１）配線層１、配線層２ TRACKS X 36312 STEP 136 LAYER METAL1 METAL2 ; TRACKS X -36312 STEP 136 LAYER METAL1 METAL2 ; TRACKS Y 34952 STEP 136 LAYER METAL1 METAL2 ; TRACKS Y -34952 STEP 136 LAYER METAL1 METAL2 ; （２）配線層３ TRACKS X 36380 STEP 136 LAYER METAL3 ; TRACKS X -36244 STEP 136 LAYER METAL3 ; TRACKS Y 35020 STEP 136 LAYER METAL3 ; TRACKS Y -34884 STEP 136 LAYER METAL3 ;
【発明の効果】本発明に係わる半導体集積回路の自動レ
イアウト方法、この方法で製造した半導体集積回路及び
この方法を記録した記録媒体は、上述のように構成した
ので、同一方向に配線される異なるアルミ配線層間の完
全なオーバーラップ配線が大幅に減少した状態で配線が
施される。これにより、従来のオーバーラップ配線の寄
生容量に対して、本発明のものでは、寄生容量が著しく
低減し、その結果、クロストークを防止することが出来
る。
【００３５】しかも、構成が簡単であるから、実施も容
易であるなど、優れた特徴を有する。
【図面の簡単な説明】
【図１】本発明の方法を用いた半導体集積回路の自動レ
イアウト方法の流れ図である。
【図２】本発明の配線レイアウトの手順を示す流れ図で
ある。
【図３】グリッド線の始点座標を説明する図である。
【図４】従来技術による配線レイアウト図である。
【符号の説明】
１０’、２０’、３０’、１１’、２１’、３１’ グ
リッド線 １１０’、１１１’、１２０’、１２１’、１２２’、
１２３’ 下層の配線 ２１０’、２１１’、２１２’、２１３’、２１４’、
２１５’ 中間層の配線 ３１０’、３１１’、３１２’、３１３’ 最上層の配
線

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第１の方向に配線された第１の配線層
    と、前記第１の方向に直交する第２の方向に配線された
    第２及び第３の配線層とを少なくとも有する半導体集積
    回路であって、 前記第１の方向に配線された第１の配線層を互いに挟む
    前記第２の方向に配線された第２及び第３の配線層の配
    線が、互いに所定の距離だけずらされて配線されている
    ことを特徴とする半導体集積回路。
  2. 【請求項２】 前記ずらされた距離は、この半導体集積
    回路の配線ピッチ幅のほぼ１／２であることを特徴とす
    る請求項１記載の半導体集積回路。
  3. 【請求項３】 Ｘ方向のグリッド線に沿って配線される
    第１の配線層と、前記Ｘ方向に直交するＹ方向のグリッ
    ド線に沿って配線される第２及び第３の配線層とを少な
    くとも有する半導体集積回路の自動レイアウト方法にお
    いて、 前記第１の配線層を互いに挟む前記Ｙ方向に配線される
    第２及び第３の配線層のグリッド線が、互いに重ならな
    いように、前記第３の配線層のグリッド線を、前記第２
    の配線層のグリッド線に対してずらし、その後、前記グ
    リッド線に沿って配線することを特徴とする半導体集積
    回路の自動レイアウト方法。
  4. 【請求項４】 前記第３の配線層のグリッド線は、前記
    第２の配線層のグリッド線間に位置していることを特徴
    とする請求項３記載の半導体集積回路の自動レイアウト
    方法。
  5. 【請求項５】 前記第３の配線層のグリッド線は、前記
    第２の配線層のグリッド線間のほぼ中央に位置している
    ことを特徴とする請求項３記載の半導体集積回路の自動
    レイアウト方法。
  6. 【請求項６】 Ｘ方向のグリッド線に沿って配線される
    第１の配線層と、前記Ｘ方向に直交するＹ方向のグリッ
    ド線に沿って配線される第２及び第３の配線層とを少な
    くとも有する半導体集積回路の自動レイアウト方法のコ
    ンピュータプログラムを記録した記録媒体であって、 前記第１の配線層を互いに挟む前記Ｙ方向に配線される
    第２及び第３の配線層のグリッド線が、互いに重ならな
    いように、前記第３の配線層のグリッド線を、前記第２
    の配線層のグリッド線に対してずらす処理を行うステッ
    プを少なくとも含むことを特徴とする半導体集積回路の
    自動レイアウト方法を記録した記録媒体。
  7. 【請求項７】 前記第３の配線層のグリッド線は、前記
    第２の配線層のグリッド線間に位置していることを特徴
    とする請求項６記載の半導体集積回路の自動レイアウト
    方法を記録した記録媒体。
  8. 【請求項８】 前記第３の配線層のグリッド線は、前記
    第２の配線層のグリッド線間のほぼ中央に位置している
    ことを特徴とする請求項６記載の半導体集積回路の自動
    レイアウト方法を記録した記録媒体。
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