JP2002009149A

JP2002009149A - 半導体装置およびその製造方法

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Publication number: JP2002009149A
Application number: JP2000185152A
Authority: JP
Inventors: Hiroyuki Nitta; 博行新田; Yoshiaki Fukuzumi; 嘉晃福住; Hirosuke Koyama; 裕亮幸山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-06-20
Filing date: 2000-06-20
Publication date: 2002-01-11
Also published as: US20010054764A1; US20050206002A1; US7235882B2; US20050023696A1; US6906419B2; US7163894B2

Abstract

(57)【要約】【課題】本発明は、ダマシン構造の配線を有する半導体
装置において、配線間容量を効果的に低減できるように
することを最も主要な特徴としている。【解決手段】たとえば、半導体基板１１上に設けられた
酸化シリコン膜１２の表面に、配線パターン溝１３を形
成する。そして、その溝１３の底面に、選択的にバリア
メタル膜１４を設ける。このバリアメタル膜１４上に
は、溝１３の側壁との間に空洞部１５を有して、配線層
１６を設ける。このように、壁面に誘電率の低い空洞部
１５を有して、ダマシン配線が形成されてなる構成とさ
れている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するもので、特に、ダマシン構造の
配線に関する。

【０００２】

【従来の技術】近年、半導体装置は微細化が進み、従来
からのＲＩＥ(Reactive Ion Etching）法による配線の
形成が困難になっている。これは、導電膜のＲＩＥ法に
よる加工において、歩留まりの向上が難しいことや、平
坦化が難しいことなどに起因している。

【０００３】このような問題を解決する技術として、従
来、ダマシン構造の配線（以下、ダマシン配線という）
が知られている。

【０００４】図９は、従来のダマシン配線の製造工程を
概略的に示すものである。たとえば、まず、半導体基板
（図示していない）上に形成された層間絶縁膜１０１
に、周知のリソグラフィ法およびＲＩＥ法を用いて配線
パターン溝１０３を形成する（同図（ａ）参照）。

【０００５】次に、全面にバリアメタル膜１０５を堆積
させた後、さらに、導電体膜１０７を堆積させて、上記
溝１０３内を完全に埋め込む（同図（ｂ）参照）。

【０００６】次に、ＣＭＰ(Chemical Mechanical Polis
hing）法を用いて、上記溝１０３内を除く、上記導電体
膜１０７および上記バリアメタル膜１０５を除去し、平
坦化を行うことで、ダマシン配線１０９を形成する（同
図（ｃ）参照）。

【０００７】以上のようなプロセスを繰り返すことによ
り、多層構造の配線の形成が可能となっている。

【０００８】しかしながら、上記した従来の方法では、
タングステン（Ｗ）やアルミニウム（Ａｌ）などの導電
体膜を埋め込む際に、チタンナイトライド（ＴｉＮ）や
ニオブ（Ｎｂ）などのバリアメタルを成膜する必要があ
る。このバリアメタルは、Ｗの層間絶縁膜との密着性を
高め、かつ、グルーレイヤとして機能するものであり、
または、Ａｌのリフロー時のバリア層として機能するも
のである。

【０００９】一般に、バリアメタルの比抵抗は、導電体
膜の比抵抗よりも高い値になっている。そのため、ＲＩ
Ｅ法により形成される配線（以下、ＲＩＥ配線）と比較
すると、ダマシン配線は全体的に配線抵抗が高いという
問題があった。

【００１０】図１０は、同一の線幅Ｌを有して形成され
たダマシン配線とＲＩＥ配線とを比較して示すものであ
る。

【００１１】同図（ａ）に示すように、ダマシン配線１
０９の場合、導電体膜１０７の両壁面にバリアメタル膜
１０５が存在するため、このバリアメタル膜１０５の膜
厚（２ｂ）の分だけ、導電体膜１０７の膜幅Ｌ’はダマ
シン配線１０９の線幅Ｌよりも小さくなる（Ｌ’＝Ｌ−
２ｂ＜Ｌ）。

【００１２】これに対し、同図（ｂ）に示すように、Ｒ
ＩＥ配線２０１の場合は、導電体膜１０７の膜幅Ｌ’が
ＲＩＥ配線２０１の線幅Ｌに等しい（Ｌ’＝Ｌ）。

【００１３】すなわち、ダマシン配線１０９に占める導
電体膜１０７の断面積（体積）は、ＲＩＥ配線２０１の
それに比べ、相対的に小さくなる。

【００１４】バリアメタル膜１０５の膜厚（ｂ）は、導
電体膜１０７を形成する際のグルーレイヤとして必要
な、または、十分な密着性を確保するのに必要な、さら
には、他層との良好な接合特性を得るために必要な膜厚
により、適宜、決定される。つまり、ダマシン配線１０
９の形成には、ある膜厚以上のバリアメタル膜１０５が
必要不可欠であった。

【００１５】したがって、ダマシン技術を配線の形成手
法として用いた場合、半導体装置の微細化が進むにつれ
て、配線に占めるバリアメタルの体積が相対的に増加
し、導電体膜の割合が減少する。そのため、ＲＩＥ配線
と比較し配線抵抗が上昇する、いわゆる細線効果が問題
となっていた。

【００１６】さらに、上述したように、バリアメタルは
配線抵抗の削減に殆ど寄与していないばかりか、隣接す
る配線との距離を狭めて配線間容量を増大させてしまう
欠点があった。

【００１７】

【発明が解決しようとする課題】上記したように、従来
においては、導電膜を加工する際の歩留まりの向上や平
坦化が容易で、装置の微細化にも十分に対応できるもの
の、配線抵抗の上昇を招いたり、配線間容量を増大させ
たりするという欠点があった。

【００１８】そこで、この発明は、配線抵抗の上昇や配
線間容量が増大するのを抑制でき、高性能化を図ること
が可能な半導体装置およびその製造方法を提供すること
を目的としている。

【００１９】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、半導体基板の
上層に設けられた絶縁膜と、この絶縁膜に形成された溝
部の、少なくとも底面に選択的に設けられた導電膜と、
この導電膜上に、前記溝部の側壁との間に空間領域を有
して形成された配線層とを具備してなることを特徴とす
る。

【００２０】さらに、前記導電膜は、前記配線層よりも
比抵抗が高いことを特徴とする。

【００２１】また、この発明の半導体装置にあっては、
半導体基板の上層に設けられた絶縁膜と、この絶縁膜に
埋め込み形成された配線層と、前記配線層の底面に設け
られた第１の導電膜と、前記配線層の側壁に設けられ、
前記第１の導電膜と異なる第２の導電膜とを具備してな
ることを特徴とする。

【００２２】さらに、前記第２の導電膜は、前記配線層
と異なる材料からなることを特徴とする。

【００２３】また、この発明の半導体装置にあっては、
半導体基板の上層に設けられた第１の絶縁膜と、この第
１の絶縁膜に埋め込み形成された配線層と、前記配線層
の底面に設けられた第１の導電膜と、前記配線層の側壁
に設けられ、前記第１の絶縁膜と異なる第２の絶縁膜と
を具備してなることを特徴とする。

【００２４】また、この発明の半導体装置にあっては、
半導体基板の上層に設けられた第１の絶縁膜と、この第
１の絶縁膜に埋め込み形成された配線層と、前記配線層
の底面に設けられた第１の導電膜と、前記配線層と前記
第１の絶縁膜とは異なる第２の絶縁膜を介して形成され
たコンタクトプラグとを具備してなることを特徴とす
る。

【００２５】また、この発明の半導体装置の製造方法に
あっては、半導体基板の上方に絶縁膜を形成する工程
と、前記絶縁膜に溝部を形成する工程と、前記溝部の内
面に沿って導電膜を形成する工程と、前記導電膜を介し
て、前記溝部内に第１の導電材料を埋め込んで配線層を
形成する工程と、前記溝部の側壁部分に存在する前記導
電膜を選択的に除去する工程とを備えてなることを特徴
とする。

【００２６】さらに、あらかじめ前記溝部の底面に存在
する前記導電膜に対して選択的にプラズマ処理を施す工
程を備えることを特徴とする。

【００２７】さらに、前記絶縁膜上に第２の絶縁膜を形
成し、前記導電膜が除去された前記溝部の側壁と前記配
線層との間に空間領域を設ける工程を備えることを特徴
とする。

【００２８】さらに、前記導電膜が除去された前記溝部
の側壁と前記配線層との間の領域内に、第２の絶縁膜を
埋め込む工程を備えることを特徴とする。

【００２９】さらに、前記導電膜が除去された前記溝部
の側壁と前記配線層との間の領域内に、第２の導電材料
を埋め込む工程を備えることを特徴とする。

【００３０】さらに、前記溝部を形成した後、その内壁
面に、絶縁材料からなるスペーサを形成する工程を備え
ることを特徴とする。

【００３１】さらに、前記絶縁膜に、前記溝部に対して
自己整合的にコンタクトを形成する工程を備えることを
特徴とする。

【００３２】また、この発明の半導体装置の製造方法に
あっては、半導体基板の上方に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜に溝部を形成する工程と、前
記溝部の内壁面に第２の絶縁膜を形成する工程と、前記
溝部の内面に沿って導電膜を形成する工程と、前記導電
膜を介して、前記溝部内に導電材料を埋め込んで配線層
を形成する工程と、前記第２の絶縁膜を除去する工程と
を備えてなることを特徴とする。

【００３３】さらに、前記第１の絶縁膜上に第３の絶縁
膜を形成し、前記第２の絶縁膜が除去された領域に空間
領域を設ける工程を備えることを特徴とする。

【００３４】さらに、前記第２の絶縁膜が除去された領
域内に、第３の絶縁膜を埋め込む工程を備えることを特
徴とする。

【００３５】この発明の半導体装置およびその製造方法
によれば、溝部の側壁部分を有効に利用できるようにな
る。これにより、配線抵抗を削減したり、配線間容量を
低減したりすることが可能となるものである。

【００３６】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。

【００３７】（第１の実施形態）図１は、本発明の第１
の実施形態にかかる、ダマシン配線を有する半導体装置
の断面構造を概略的に示すものである。

【００３８】この半導体装置は、たとえば、半導体基板
１１上に設けられた酸化シリコン膜（絶縁膜／第１の絶
縁膜）１２の、その表面に配線パターン溝（溝部）１３
が形成されている。そして、その溝１３内には、底面に
選択的にバリアメタル膜（導電膜／第１の導電膜）１４
が設けられている。このバリアメタル膜１４上には、上
記溝１３の側壁との間に空洞部（空間領域）１５を有し
て、導電体膜（第１の導電材料）からなる配線層１６が
上記溝１３の上面と略同じ高さで設けられている。ま
た、上記酸化シリコン膜１２上には、全面に、プラズマ
ＳｉＯ2 膜（第２／第３の絶縁膜）１７が設けられてい
る。

【００３９】上記空洞部１５は、上記溝１３の側壁部分
に形成されたバリアメタル膜を選択的に除去し、さら
に、上記プラズマＳｉＯ2 膜１７を設けることによって
形成されてなるものである。

【００４０】このような構成によれば、壁面に誘電率の
低い空洞部１５を有してダマシン配線を形成できるよう
になる結果、配線の形成にダマシン技術を用いた場合に
も、高歩留まりを維持しつつ、配線間容量を効果的に低
減することが可能となる。

【００４１】次に、図２を参照して、上記した構成のダ
マシン配線の形成方法について説明する。

【００４２】まず、たとえば、半導体基板１１上に形成
された酸化シリコン膜１２に、周知のリソグラフィ法お
よびＲＩＥ法を用いて配線パターン溝１３を形成する
（同図（ａ）参照）。

【００４３】次いで、全面にバリアメタル膜１４となる
ＴｉＮ膜１４’を、有機原料ガスを使用したＣＶＤ（Ch
emical Vapor Deposition）法によって成膜する（同図
（ｂ）参照）。

【００４４】次いで、異方性プラズマ処理を行って、上
記ＴｉＮ膜１４’のうち、上記溝１３の底面に露出する
ＴｉＮ膜１４ａ’の膜質のみを変化させる（同図（ｃ）
参照）。

【００４５】ここで、成膜した直後の上記ＴｉＮ膜１
４’の膜質は、カーボンなどの有機系不純物を多く含ん
でおり、密度が低く、非常に脆くなっている。そのた
め、プラズマ処理によって不純物を飛ばすことにより、
緻密な膜質を有するＴｉＮ膜１４ａ’に変質させる必要
がある。

【００４６】このプラズマ処理の際、溝１３内の側壁部
分に存在するＴｉＮ膜１４ｂ’は、プラズマ処理が異方
性のため、殆どプラズマに晒されることはない。したが
って、溝１３内の側壁部分に存在するＴｉＮ膜１４ｂ’
は、そのまま脆い膜質を保った膜となり、溝１３の底面
に存在するＴｉＮ膜１４ａ’との間に膜質差が生じるこ
とになる。

【００４７】次いで、全面に配線層１６となる導電体膜
（たとえば、Ｗ）１６’をＣＶＤ法により堆積させて、
上記溝１３内を完全に埋め込む（同図（ｄ）参照）。

【００４８】次いで、ＣＭＰ法を用いて、上記酸化シリ
コン膜１２の上面が露出するまで、上記導電体膜１６’
および上記ＴｉＮ膜１４’を除去し、平坦化を行うこと
で、配線層１６を形成する（同図（ｅ）参照）。

【００４９】次いで、たとえばＳＣ−２（塩酸過水）処
理により、溝１３内の側壁部分に存在するＴｉＮ膜１４
ｂ’を選択的に除去し、溝１３の底面に存在するＴｉＮ
膜１４ａ’のみからなるバリアメタル膜１４を形成する
（同図（ｆ）参照）。この場合、溝１３内の側壁部分に
存在するＴｉＮ膜１４ｂ’は脆いままなので、ウェット
エッチングのレートが早く、上記配線層１６および溝１
３の底面に存在するＴｉＮ膜１４ａ’に対して選択的に
除去することが可能である。

【００５０】次いで、たとえばプラズマＣＶＤ法によっ
てプラズマＳｉＯ2 膜１７を全面に堆積させることによ
り、上記配線層１６と上記溝１３の側壁との間に空洞部
１５が設けられてなる、図１に示した構成のダマシン配
線を有する半導体装置が得られる。

【００５１】ここでは、プラズマＳｉＯ2 膜１７の埋め
込み特性の悪さを利用して、上記ＴｉＮ膜１４ｂ’を除
去したエッチング領域（空間領域）１５ａにプラズマＳ
ｉＯ2 膜１７が充填されるのを防ぐことにより、配線間
容量を効果的に低減することが可能な上記空洞部１５が
形成されるようにしている。

【００５２】なお、上記においては、カバレッジの悪い
膜を用いることにより、バリアメタル膜１４を部分的に
除去したエッチング領域１５ａをそのまま空洞部１５と
して有効に利用するようにした場合を例に説明したが、
これに限らず、たとえば図３（ａ）〜（ｃ）に示すよう
な工程によって、エッチング領域１５ａを絶縁膜（第２
／第３の絶縁膜）２１によって埋め込むことも可能であ
る。

【００５３】（第２の実施形態）すなわち、上記の図２
（ｆ）に示した工程の後の工程において、上記プラズマ
ＳｉＯ2 膜１７に代えて、埋め込み特性に優れた絶縁膜
２１（たとえば、プラズマＣＶＤ法により形成できるＴ
ＥＯＳ（Tetra Ethylortho Silicate）系の膜や塗布に
より形成できるＳＯＧ（Spin On Glass）膜）を用い、
この絶縁膜２１を全面に堆積させた後、ＣＭＰ法を用い
て平坦化することにより、上記エッチング領域１５ａを
絶縁膜２１によって埋め込む。

【００５４】この実施形態の場合、ダマシン配線の形成
時に、本来、バリアメタル膜１４が設けられる領域（溝
１３内の側壁部分）を、絶縁膜２１によって置換するこ
とにより、絶縁領域として利用できる。そのため、バリ
アメタル膜１４の膜厚の分だけ、あらかじめ配線パター
ン溝１３の溝幅を大きくしておくことにより、微細化に
ともなう配線抵抗の上昇を効果的に抑制することが可能
となる。

【００５５】（第３の実施形態）図４（ａ）〜（ｃ）
は、本発明の第３の実施形態にかかる、ダマシン配線を
有する半導体装置の製造工程を概略的に示すものであ
る。なお、溝１３内の側壁部分に存在するＴｉＮ膜１４
ｂ’を選択的に除去する工程までは、上記した図２
（ａ）〜（ｆ）と同じなので、ここでは、その後の工程
について説明する。

【００５６】すなわち、ＳＣ−２処理により、溝１３内
の側壁部分に存在するＴｉＮ膜１４ｂ’を選択的に除去
して、バリアメタル膜１４を形成した後（同図（ａ）参
照）、たとえばスパッタリング法によってＷ膜（第２の
導電膜／第２の導電材料）３１を全面に堆積させる（同
図（ｂ）参照）。Ｗ膜の堆積はＣＶＤ法によっても良
い。

【００５７】次いで、ＣＭＰ法を用いて、上記酸化シリ
コン膜１２の上面が露出するまで、上記Ｗ膜３１を除去
し、平坦化を行うことで、上記配線層１６と上記溝１３
の側壁との間のエッチング領域１５ａをＷ膜３１によっ
て埋め込む（同図（ｃ）参照）。

【００５８】この実施形態の場合、従来、バリアメタル
膜１４が設けられる領域（溝１３内の側壁部分）を、Ｗ
膜３１によって置換することにより、配線領域として利
用できる。そのため、バリアメタル膜１４の膜厚の分だ
け、ダマシン配線の線幅を広げることが可能となる。言
い換えれば、バリアメタル膜１４の膜厚分の領域を無駄
なく配線として利用できるようになる結果、ダマシン配
線を採用する半導体装置において、配線抵抗の上昇の問
題を生じることなしに、微細化を図ることが可能とな
る。

【００５９】なお、エッチング領域１５ａを埋め込む第
２の導電膜／第２の導電材料としてはＷ膜に限らず、他
の導電体膜を用いることも可能である。

【００６０】また、上記した第１〜第３の各実施形態に
おいては、たとえば、溝１３の側壁部分に、バリアメタ
ル膜とは別に、スペーサ（第２／第３の絶縁膜）を設け
るようにすることも可能である。

【００６１】（第４の実施形態）図５（ａ）〜（ｇ）
は、本発明の第４の実施形態にかかる、ダマシン配線を
有する半導体装置の製造工程を概略的に示すものであ
る。なお、ここでは、溝１３の側壁と配線層１６との間
に空洞部１５を設けるようにした場合（第１の実施形
態）を例に、簡単に説明する。

【００６２】たとえば、半導体基板１１上に形成された
酸化シリコン膜１２に、周知のリソグラフィ法およびＲ
ＩＥ法を用いて配線パターン溝１３を形成した後、上記
酸化シリコン膜１２の表面にＣＶＤ法によって第２／第
３の絶縁膜であるＳｉＮ（窒化シリコン）膜を成膜す
る。そして、そのＳｉＮ膜を異方性エッチングにより選
択的に除去し、溝１３の側壁部分にのみ残存させること
によって、スペーサ４１を形成する（同図（ａ）参
照）。

【００６３】この工程の後、上述した図２（ｂ）〜の工
程を同様に実施することにより、溝１３の側壁部分にス
ペーサ４１を有するとともに、このスペーサ４１と配線
層１６との間に空洞部１５が設けられてなる構成の、ダ
マシン配線を有する半導体装置が得られる。

【００６４】このような構成によれば、第１の実施形態
の効果に加え、さらに、別の効果が期待できる。すなわ
ち、単に、高歩留まりを維持しつつ、配線間容量を効果
的に低減することが可能となるのみでなく、より一層、
配線間の絶縁特性を向上でき、さらなる微細化が可能と
なる。

【００６５】（第５の実施形態）図６（ａ）〜（ｅ）
は、本発明の第５の実施形態にかかる、ダマシン配線を
有する半導体装置の製造工程を概略的に示すものであ
る。なお、ここでは、第４の実施形態に示した、溝１３
の側壁部分にスペーサ４１を形成するようにした場合に
おいて、このスペーサ４１を除去することによって上記
空洞部１５を設けるようにした場合について説明する。

【００６６】まず、たとえば、半導体基板１１上に形成
された酸化シリコン膜１２に、周知のリソグラフィ法お
よびＲＩＥ法を用いて配線パターン溝１３を形成する
（同図（ａ）参照）。

【００６７】次いで、上記酸化シリコン膜１２の表面に
ＣＶＤ法によって第３の絶縁膜であるＳｉＮ膜を成膜
し、そのＳｉＮ膜を異方性エッチングにより選択的に除
去して、溝１３の側壁部分のみにＳｉＮ膜を残存させる
ことによって、スペーサ４１を形成する（同図（ｂ）参
照）。

【００６８】次いで、全面に、バリアメタル膜１４とな
るＴｉＮ膜を、有機原料ガスを使用したＣＶＤ法によっ
て成膜し、さらに、配線層１６となるＷ膜をＣＶＤ法に
より堆積させた後、ＣＭＰ法を用いて、上記酸化シリコ
ン膜１２の上面が露出するまで平坦化を行うことで、バ
リアメタル膜１４および配線層１６を形成する（同図
（ｃ）参照）。なお、ＴｉＮ膜の形成はスパッタ法など
でも良い。

【００６９】次いで、たとえばリン酸中にてウェットエ
ッチングを行うことにより、溝１３の側壁部分に存在す
るスペーサ４１を選択的に除去する（同図（ｄ）参
照）。

【００７０】次いで、たとえばプラズマＣＶＤ法によっ
て、プラズマＳｉＯ2 膜１７を全面に堆積させる（同図
（ｅ）参照）。その際、プラズマＳｉＯ2 膜１７の、上
記スペーサ４１を選択的に除去したエッチング領域１５
ａへの埋め込みを阻止することにより、上記溝１３の側
壁部分に空洞部１５が設けられてなる構成のダマシン配
線を有する半導体装置が得られる。

【００７１】このように、プラズマＳｉＯ2 などの埋め
込み特性の悪い膜を故意に用いて、エッチング領域１５
ａが完全に埋め込まれるのを防ぐことにより、第１の実
施形態の場合と同様に、スペーサ４１を除去した溝１３
の側壁部分に、配線間容量を効果的に低減することが可
能な空洞部１５を形成できる。

【００７２】この実施形態によれば、配線層１６に対し
て、バリアメタル膜１４を選択的に除去することが困難
な場合であっても、つまり、異方性プラズマ処理を行わ
ずとも、配線層１６の両側面に空洞部１５を制御性良く
形成することができる。

【００７３】（第６の実施形態）図７（ａ）〜（ｆ）
は、本発明の第６の実施形態にかかる、ダマシン配線を
有する半導体装置の製造工程を概略的に示すものであ
る。なお、ここでは、スタック型キャパシタを用いたＤ
ＲＡＭセルに適用した場合について説明する。また、、
配線層１６を形成する工程までは、上記した図２（ａ）
〜（ｅ）と同じなので、ここでは、その後の工程につい
て説明する。

【００７４】すなわち、全面に堆積された上記導電体膜
１６’および上記ＴｉＮ膜１４’を、ＣＭＰ法を用い
て、上記酸化シリコン膜１２の上面が露出するまで平坦
化して配線層１６を形成した後（同図（ａ）参照）、た
とえばＣｌ2 系ガスを用いたＲＩＥ法により、上記配線
層１６を選択的にエッチングして、ビット線５１を形成
する（同図（ｂ）参照）。

【００７５】次いで、上記した第１の実施形態の場合と
同様に、たとえばＳＣ−２処理により、溝１３内の側壁
部分に存在するＴｉＮ膜１４ｂ’を選択的に除去し、溝
１３の底面に存在するＴｉＮ膜１４ａ’のみからなるバ
リアメタル膜１４を形成する（同図（ｃ）参照）。

【００７６】次いで、たとえばＣＶＤ法によって窒化シ
リコン膜５２を全面に堆積させ、上記ＴｉＮ膜１４ｂ’
を除去したエッチング領域１５ａと、上記配線層１６を
エッチングした段差領域（空間領域）１５ｂとを、上記
窒化シリコン膜５２によって完全に埋め込む。そして、
その窒化シリコン膜５２の表面をＣＭＰ法により平坦化
すると同時に、上記エッチング領域１５ａにサイドウォ
ール５３を形成する（同図（ｄ）参照）。

【００７７】次いで、上記酸化シリコン膜１２上にフォ
トレジスト膜（図示していない）を形成し、それを周知
のリソグラフィ法によってパターニングする。そして、
このフォトレジスト膜および上記窒化シリコン膜５２に
対して高い選択比をもつＣ4Ｆ8 系ガスを用いたＲＩＥ
法によって、上記酸化シリコン膜１２をエッチングし、
上記半導体基板１１に達するコンタクトホール５４を形
成する。その際、上記コンタクトホール５４は、上記窒
化シリコン膜５２に対して自己整合的に形成される（同
図（ｅ）参照）。

【００７８】次いで、上記フォトレジスト膜を除去した
後、全面にバリアメタル膜５５となるＴｉＮ膜およびス
トレージノードコンタクト５６となる導電体膜（たとえ
ば、Ｗ）をＣＶＤ法により堆積させて、上記コンタクト
ホール５４内を完全に埋め込む。そして、ＣＭＰ法を用
いて、上記酸化シリコン膜１２の上面が露出するまで平
坦化を行うことで、上記バリアメタル膜５５および上記
ストレージノードコンタクト５６などのコンタクトプラ
グを形成する（同図（ｆ）参照）。

【００７９】この後、キャパシタやプレート電極などの
形成が、通常のＤＲＡＭセルの場合と同様にして行われ
ることになる。

【００８０】このような実施形態とした場合、スタック
型キャパシタを用いたＤＲＡＭセルにおいて、ビット線
５１に対して自己整合的にストレージノードコンタクト
５６を形成することが可能となる。したがって、コンタ
クトホール５４を形成する際に、位置合わせ余裕をとる
必要がなくなる。そのため、ビット線５１間の距離を十
分に小さくでき、チップサイズの縮小化を図ることが可
能となる。

【００８１】特に、ビット線５１とストレージノードコ
ンタクト５６との間を絶縁するためのサイドウォール５
３を、窒化シリコン膜５２を埋め込む際に同時に形成す
るようにしているため、工程数の削減が可能である。し
かも、従来、バリアメタルが占めていた領域（１５ａ）
を有効に利用できるようになる結果、ビット線５１の抵
抗が上昇する、いわゆる細線効果を抑制することも容易
に可能となる。

【００８２】なお、上記したように、この実施形態にお
いては、配線層１６を選択的にエッチングして段差領域
１５ｂ（ビット線５１）を形成した後に、溝１３内の側
壁部分に存在するＴｉＮ膜１４ｂ’を選択的に除去する
ようにした場合を例に説明したが、これに限らず、たと
えばＴｉＮ膜１４ｂ’を選択的に除去した後に、ビット
線５１を形成するようにすることも可能である。

【００８３】また、上記スタック型キャパシタを用いた
ＤＲＡＭセルに応用する場合においては、たとえば図８
に示すように、少なくとも溝１３とコンタクトホール５
４との間にスペーサ（第２／第３の絶縁膜）４１を設け
ることも可能である。この場合、上述した第４の実施形
態の場合（図５参照）のように、ビット線５１とスペー
サ４１との間に空洞部１５を設けることが可能となる。
その結果、ビット線５１とストレージノードコンタクト
５６との間の配線間容量を効果的に低減できる。

【００８４】上記したように、配線パターン溝の側壁部
分を有効に利用できるようにしている。

【００８５】すなわち、ダマシン配線において、配線パ
ターン溝の側壁と配線層との間に、空洞部を形成した
り、絶縁膜を埋め込んだり、あるいは、導電体膜を埋め
込むことができるようにしている。これにより、空洞部
を形成するようにした場合には配線間容量が増大するの
を抑制でき、絶縁膜を埋め込むようにした場合には配線
間の絶縁特性を向上でき、導電体膜を埋め込むようにし
た場合には細線効果による配線抵抗の上昇を抑えること
が可能となるなど、微細化・小チップサイズ化する上で
も非常に有用となる。したがって、細線効果の抑制によ
る配線抵抗の削減や配線容量の低減が効果的に可能とな
って、容易に高性能化を図ることができるものである。

【００８６】なお、上記した本発明の各実施形態におい
ては、いずれも、配線パターン溝の両側壁部分にそれぞ
れ空洞部などを設けるようにした場合について説明した
が、少なくとも他のダマシン配線と隣接する側の側壁部
分にのみ設けるものであっても良い。

【００８７】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。

【００８８】

【発明の効果】以上、詳述したようにこの発明によれ
ば、配線抵抗の上昇や配線間容量が増大するのを抑制で
き、高性能化を図ることが可能な半導体装置およびその
製造方法を提供できる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態にかかる、ダマシン
配線を有する半導体装置の構成の要部を示す概略断面
図。

【図２】同じく、ダマシン配線の製造プロセスの概略を
説明するために示す工程断面図。

【図３】この発明の第２の実施形態にかかる、ダマシン
配線の製造プロセスの概略を説明するために示す工程断
面図。

【図４】この発明の第３の実施形態にかかる、ダマシン
配線の製造プロセスの概略を説明するために示す工程断
面図。

【図５】この発明の第４の実施形態にかかる、ダマシン
配線の製造プロセスの概略を説明するために示す工程断
面図。

【図６】この発明の第５の実施形態にかかる、ダマシン
配線の製造プロセスの概略を説明するために示す工程断
面図。

【図７】この発明の第６の実施形態にかかり、スタック
型キャパシタを用いたＤＲＡＭセルに適用した場合を例
に、製造プロセスの概略を説明するために示す工程断面
図。

【図８】同じく、スタック型キャパシタを用いたＤＲＡ
Ｍセルに適用した場合を例に、他の構成例を示す概略断
面図。

【図９】従来技術とその問題点を説明するために、ダマ
シン配線の製造プロセスの概略を示す工程断面図。

【図１０】同じく、同一の線幅を有して形成されたダマ
シン配線とＲＩＥ配線とを比較して示す概略断面図。

【符号の説明】

１１…半導体基板１２…酸化シリコン膜１３…配線パターン溝１４…バリアメタル膜１４’，１４ａ’，１４ｂ’…ＴｉＮ膜１５…空洞部１５ａ…エッチング領域１５ｂ…段差領域１６…配線層１６’…導電体（Ｗ）膜１７…プラズマＳｉＯ2 膜２１…絶縁膜３１…Ｗ膜４１…スペーサ５１…ビット線５２…窒化シリコン膜５３…サイドウォール５４…コンタクトホール５５…バリアメタル膜５６…ストレージノードコンタクト

───────────────────────────────────────────────────── フロントページの続き (72)発明者幸山裕亮神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内Ｆターム(参考） 5F033 HH19 HH33 MM01 MM05 MM10 MM13 NN40 PP02 PP09 PP15 QQ09 QQ13 QQ19 QQ35 QQ48 RR04 RR06 RR09 SS04 SS15 SS21 TT00 TT08 XX25 5F083 AD21 AD48 AD49 GA03 GA09 JA39 JA40 KA05 MA02 MA06 MA17 PR03 PR29 PR40

Claims

【特許請求の範囲】

【請求項１】半導体基板の上層に設けられた絶縁膜
と、この絶縁膜に形成された溝部の、少なくとも底面に選択
的に設けられた導電膜と、この導電膜上に、前記溝部の側壁との間に空間領域を有
して形成された配線層とを具備してなることを特徴とす
る半導体装置。
【請求項２】前記導電膜は、前記配線層よりも比抵抗
が高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】半導体基板の上層に設けられた絶縁膜
と、この絶縁膜に埋め込み形成された配線層と、前記配線層の底面に設けられた第１の導電膜と、前記配線層の側壁に設けられ、前記第１の導電膜と異な
る第２の導電膜とを具備してなることを特徴とする半導
体装置。
【請求項４】前記第２の導電膜は、前記配線層と異な
る材料からなることを特徴とする請求項３に記載の半導
体装置。
【請求項５】半導体基板の上層に設けられた第１の絶
縁膜と、この第１の絶縁膜に埋め込み形成された配線層と、前記配線層の底面に設けられた第１の導電膜と、前記配線層の側壁に設けられ、前記第１の絶縁膜と異な
る第２の絶縁膜とを具備してなることを特徴とする半導
体装置。
【請求項６】半導体基板の上層に設けられた第１の絶
縁膜と、この第１の絶縁膜に埋め込み形成された配線層と、前記配線層の底面に設けられた第１の導電膜と、前記配線層と前記第１の絶縁膜とは異なる第２の絶縁膜
を介して形成されたコンタクトプラグとを具備してなる
ことを特徴とする半導体装置。
【請求項７】半導体基板の上方に絶縁膜を形成する工
程と、前記絶縁膜に溝部を形成する工程と、前記溝部の内面に沿って導電膜を形成する工程と、前記導電膜を介して、前記溝部内に第１の導電材料を埋
め込んで配線層を形成する工程と、前記溝部の側壁部分に存在する前記導電膜を選択的に除
去する工程とを備えてなることを特徴とする半導体装置
の製造方法。
【請求項８】前記絶縁膜上に第２の絶縁膜を形成し、
前記導電膜が除去された前記溝部の側壁と前記配線層と
の間に空間領域を設ける工程を、さらに備えることを特
徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】前記導電膜が除去された前記溝部の側壁
と前記配線層との間の領域内に、第２の導電材料を埋め
込む工程を、さらに備えることを特徴とする請求項７に
記載の半導体装置の製造方法。
【請求項１０】半導体基板の上方に第１の絶縁膜を形
成する工程と、前記第１の絶縁膜に溝部を形成する工程と、前記溝部の内壁面に第２の絶縁膜を形成する工程と、前記溝部の内面に沿って導電膜を形成する工程と、前記導電膜を介して、前記溝部内に導電材料を埋め込ん
で配線層を形成する工程と、前記第２の絶縁膜を除去する工程とを備えてなることを
特徴とする半導体装置の製造方法。