JP2002008388A - 液晶表示装置及びそれに用いるシフトレジスタ - Google Patents
液晶表示装置及びそれに用いるシフトレジスタInfo
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- JP2002008388A JP2002008388A JP2000184721A JP2000184721A JP2002008388A JP 2002008388 A JP2002008388 A JP 2002008388A JP 2000184721 A JP2000184721 A JP 2000184721A JP 2000184721 A JP2000184721 A JP 2000184721A JP 2002008388 A JP2002008388 A JP 2002008388A
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Abstract
(57)【要約】
【課題】ＭＯＳトランジスタのゲートに印加される電圧
を低減したシフトレジスタ及びそのシフトレジスタを用
いた液晶表示装置を提供する。 【解決手段】シフトレジスタの各ブロックは、ゲートと
ドレインが接続され、該ゲート及びドレインに入力信号
が供給される第１のトランジスタと、ゲートが第１のト
ランジスタのソースに接続され、ドレインに入力信号か
ら遅れた第１のクロック信号が供給された時に、ソース
から出力信号を出力する第２のトランジスタと、第２の
トラジスタのゲートと所定電位間に接続されるコンデン
サと、ドレインが第２のトランジスタのゲートに接続さ
れ、ソースが電源に接続され、ゲートに第１のクロック
信号から遅れた第２のクロック信号が供給された時に、
第２のトランジスタのゲートに蓄積された電荷を電源に
放電する第３のトランジスタとを有する。
を低減したシフトレジスタ及びそのシフトレジスタを用
いた液晶表示装置を提供する。 【解決手段】シフトレジスタの各ブロックは、ゲートと
ドレインが接続され、該ゲート及びドレインに入力信号
が供給される第１のトランジスタと、ゲートが第１のト
ランジスタのソースに接続され、ドレインに入力信号か
ら遅れた第１のクロック信号が供給された時に、ソース
から出力信号を出力する第２のトランジスタと、第２の
トラジスタのゲートと所定電位間に接続されるコンデン
サと、ドレインが第２のトランジスタのゲートに接続さ
れ、ソースが電源に接続され、ゲートに第１のクロック
信号から遅れた第２のクロック信号が供給された時に、
第２のトランジスタのゲートに蓄積された電荷を電源に
放電する第３のトランジスタとを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置及び
その駆動回路に関し、特に、薄膜トランジスタ（Thin F
ilm Transistor:ＴＦＴ）により、液晶表示パネルと同
一のガラス基板上に形成したシフトレジスタに関する。
その駆動回路に関し、特に、薄膜トランジスタ（Thin F
ilm Transistor:ＴＦＴ）により、液晶表示パネルと同
一のガラス基板上に形成したシフトレジスタに関する。
【０００２】
【従来の技術】図９は、同一のガラス基板上に液晶表示
パネルと駆動回路を形成した液晶表示装置の回路図であ
る。液晶表示装置は、薄膜トランジスタ12、表示電極13
及び蓄積容量18を含む液晶表示パネル16と、ゲートバス
15に選択信号Q1、Q2等を出力するゲート・シフトレジス
タ21と、表示信号をデータバス14に供給するアナログス
イッチ23と、アナログスイッチ23を順次導通する駆動信
号Q1、Q2等を出力するデータ・シフトレジスタ22とを有
する。
パネルと駆動回路を形成した液晶表示装置の回路図であ
る。液晶表示装置は、薄膜トランジスタ12、表示電極13
及び蓄積容量18を含む液晶表示パネル16と、ゲートバス
15に選択信号Q1、Q2等を出力するゲート・シフトレジス
タ21と、表示信号をデータバス14に供給するアナログス
イッチ23と、アナログスイッチ23を順次導通する駆動信
号Q1、Q2等を出力するデータ・シフトレジスタ22とを有
する。
【０００３】ゲート・シフトレジスタ21は、表示信号の
１垂直期間で一巡するシフト動作を行い、ゲートバス15
を液晶表示パネル16の上側から順番に選択する。一方、
データ・シフトレジスタ22は、表示信号の１水平期間で
一巡するシフト動作を行い、アナログスイッチ23を液晶
表示パネル16の左側に設けられたものから順番に導通さ
せる。
１垂直期間で一巡するシフト動作を行い、ゲートバス15
を液晶表示パネル16の上側から順番に選択する。一方、
データ・シフトレジスタ22は、表示信号の１水平期間で
一巡するシフト動作を行い、アナログスイッチ23を液晶
表示パネル16の左側に設けられたものから順番に導通さ
せる。
【０００４】シフトレジスタ21、22は、通常、Ｎ型ＭＯ
ＳトランジスタとＰ型ＭＯＳトランジスタによるＣＭＯ
Ｓ回路で構成されるが、液晶表示装置のプロセス行程を
少なくするために、同一導電型のＭＯＳトランジスタで
構成することが望ましい。このため、近年、Ｎ型又はＰ
型だけのＭＯＳトランジスタで構成するシフトレジスタ
が開発されている。
ＳトランジスタとＰ型ＭＯＳトランジスタによるＣＭＯ
Ｓ回路で構成されるが、液晶表示装置のプロセス行程を
少なくするために、同一導電型のＭＯＳトランジスタで
構成することが望ましい。このため、近年、Ｎ型又はＰ
型だけのＭＯＳトランジスタで構成するシフトレジスタ
が開発されている。
【０００５】Ｐ型ＭＯＳトランジスタだけで構成したシ
フトレジスタの回路例は、例えば、文献（Euro Display
1999,pp105-109、Low temperature Poly-Si TFT LCD w
ith5 Mask Fabrication Process、Yong-Min Ha,Byeong-
Koo Kim等）に記載されている。
フトレジスタの回路例は、例えば、文献（Euro Display
1999,pp105-109、Low temperature Poly-Si TFT LCD w
ith5 Mask Fabrication Process、Yong-Min Ha,Byeong-
Koo Kim等）に記載されている。
【０００６】図10は、上記文献に記載されたシフトレジ
スタを、Ｎ型ＭＯＳトランジスタで構成した場合の回路
例である。このシフトレジスタ21は、図10(2)に示すよ
うに、所定の段数のブロックSR81、SR82等が縦続に接続
され、各ブロックは、図10(1)に示すように６個のＮ型
ＭＯＳトランジスタで構成される。
スタを、Ｎ型ＭＯＳトランジスタで構成した場合の回路
例である。このシフトレジスタ21は、図10(2)に示すよ
うに、所定の段数のブロックSR81、SR82等が縦続に接続
され、各ブロックは、図10(1)に示すように６個のＮ型
ＭＯＳトランジスタで構成される。
【０００７】そして、スタート信号SIが初段のブロック
SR81に入力され、1/4周期の位相差を有する４相のクロ
ック信号φ1〜φ4に応答して、スタート信号SIを順次シ
フトさせた出力信号Q1、Q2等を負荷のデータバス等に供
給する。なお、図10(1)において、コンデンサC100、C10
1は、出力信号Q1、Q2を供給するゲートバス等の等価容
量を示す。
SR81に入力され、1/4周期の位相差を有する４相のクロ
ック信号φ1〜φ4に応答して、スタート信号SIを順次シ
フトさせた出力信号Q1、Q2等を負荷のデータバス等に供
給する。なお、図10(1)において、コンデンサC100、C10
1は、出力信号Q1、Q2を供給するゲートバス等の等価容
量を示す。
【０００８】従来のシフトレジスタ21の動作を、図11に
示すタイムチャートを参照して説明する。時間t1におい
て、スタート信号SIが、ダイオード接続のトランジスタ
T81のゲート及びドレインに入力される。ここで、スタ
ート信号SIの電圧が20Vとすると、トランジスタT83のゲ
ート電圧G1は、20VからトランジスタT81の閾値電圧であ
る3Vを引いた17Vになる。
示すタイムチャートを参照して説明する。時間t1におい
て、スタート信号SIが、ダイオード接続のトランジスタ
T81のゲート及びドレインに入力される。ここで、スタ
ート信号SIの電圧が20Vとすると、トランジスタT83のゲ
ート電圧G1は、20VからトランジスタT81の閾値電圧であ
る3Vを引いた17Vになる。
【０００９】一方、スタート信号SIによりトランジスタ
T85が導通し、トランジスタT82、T86のゲートを接地電
位にしてトランジスタT82、T86を非導通にする。これに
よりトランジスタT83による負荷C100の充電が可能にな
る。
T85が導通し、トランジスタT82、T86のゲートを接地電
位にしてトランジスタT82、T86を非導通にする。これに
よりトランジスタT83による負荷C100の充電が可能にな
る。
【００１０】次に、時間t2において、クロック信号φ1
がトランジスタT83のドレインに入力される。この場
合、トランジスタT83のドレインとゲートは、ドレイン
−ゲート間容量Ｃdgにより結合しているため、クロック
信号φ1をＨレベル（20V）にすると、トランジスタT83
のゲート電圧G1は、17Vから20V上昇して37Vになる。
がトランジスタT83のドレインに入力される。この場
合、トランジスタT83のドレインとゲートは、ドレイン
−ゲート間容量Ｃdgにより結合しているため、クロック
信号φ1をＨレベル（20V）にすると、トランジスタT83
のゲート電圧G1は、17Vから20V上昇して37Vになる。
【００１１】これによりトランジスタT83は導通状態と
なり、負荷C100の電圧Q1は、クロック信号φ1と同じ電
圧20Vまで充電される。また、この電圧Q1は、次段のブ
ロックSR82のダイオード接続のトランジスタT87に供給
されるため、トランジスタT89のゲート電圧G2は、ゲー
トG1と同様に17Vまで上昇する。
なり、負荷C100の電圧Q1は、クロック信号φ1と同じ電
圧20Vまで充電される。また、この電圧Q1は、次段のブ
ロックSR82のダイオード接続のトランジスタT87に供給
されるため、トランジスタT89のゲート電圧G2は、ゲー
トG1と同様に17Vまで上昇する。
【００１２】次に、時間t3において、クロック信号φ1
が0Vになると、負荷C100の電圧Q1も0Vになる。これは、
トランジスタT83のゲートに蓄積された電荷の放電経路
が、ダイオード接続のトランジスタT81により遮断され
ているため、ゲート電圧G1が17Vに維持され、トランジ
スタT83は導通状態を継続するためである。
が0Vになると、負荷C100の電圧Q1も0Vになる。これは、
トランジスタT83のゲートに蓄積された電荷の放電経路
が、ダイオード接続のトランジスタT81により遮断され
ているため、ゲート電圧G1が17Vに維持され、トランジ
スタT83は導通状態を継続するためである。
【００１３】また、時間t3において、クロック信号φ2
がＨレベル（20V）になるため、次段のブロックSR82の
トランジスタT89のドレイン−ゲート間容量Ｃdgによ
り、トランジスタT89のゲート電圧G2は、17Vから20V上
昇して37Vとなる。
がＨレベル（20V）になるため、次段のブロックSR82の
トランジスタT89のドレイン−ゲート間容量Ｃdgによ
り、トランジスタT89のゲート電圧G2は、17Vから20V上
昇して37Vとなる。
【００１４】次に、時間t4において、クロック信号φ3
がＨレベル（20V）になると、初段のブロックSR81のト
ランジスタT82のゲート電圧は、20Vからダイオード接続
のトランジスタT84の閾値電圧3Vを差し引いた17Vにな
り、トランジスタT82が導通する。このため、トランジ
スタT83のゲート電圧G1は接地電位となり、トランジス
タT83は非導通となる。従って、時間t4以降、クロック
信号φ1がＨレベルになっても、トランジスタT83は非導
通のままであり、負荷C100が充電されることはない。
がＨレベル（20V）になると、初段のブロックSR81のト
ランジスタT82のゲート電圧は、20Vからダイオード接続
のトランジスタT84の閾値電圧3Vを差し引いた17Vにな
り、トランジスタT82が導通する。このため、トランジ
スタT83のゲート電圧G1は接地電位となり、トランジス
タT83は非導通となる。従って、時間t4以降、クロック
信号φ1がＨレベルになっても、トランジスタT83は非導
通のままであり、負荷C100が充電されることはない。
【００１５】また、クロック信号φ3がＨレベル（20V）
になったことで、トランジスタT86のゲート電圧は、次
のスタート信号SIが入力されるまで17Vに保持される。
このためトランジスタT86は、次のスタート信号SIが入
力されるまで導通状態を継続し、負荷C100を接地電位に
保持する。以上によりシフトレジスタ21の出力信号Q1、
Q2等は、順番にＨレベルとなりゲートバス等に供給され
る。
になったことで、トランジスタT86のゲート電圧は、次
のスタート信号SIが入力されるまで17Vに保持される。
このためトランジスタT86は、次のスタート信号SIが入
力されるまで導通状態を継続し、負荷C100を接地電位に
保持する。以上によりシフトレジスタ21の出力信号Q1、
Q2等は、順番にＨレベルとなりゲートバス等に供給され
る。
【００１６】
【発明が解決しようとする課題】このように、シフトレ
ジスタを同一導電型のＭＯＳトランジスタで構成するこ
とにより、液晶表示装置のプロセス行程を簡略化するこ
とができる。しかしながら、従来提案されたシフトレジ
スタは、図11のタイムチャートに示すように、ＭＯＳト
ランジスタのゲートG1、G2等に37V程度の高電圧が印加
される。この場合、薄膜で形成するＭＯＳトランジスタ
の耐圧は小さいため、ＭＯＳトランジスタのゲートに37
V程度の高電圧が印加されると破壊される恐れがある。
ジスタを同一導電型のＭＯＳトランジスタで構成するこ
とにより、液晶表示装置のプロセス行程を簡略化するこ
とができる。しかしながら、従来提案されたシフトレジ
スタは、図11のタイムチャートに示すように、ＭＯＳト
ランジスタのゲートG1、G2等に37V程度の高電圧が印加
される。この場合、薄膜で形成するＭＯＳトランジスタ
の耐圧は小さいため、ＭＯＳトランジスタのゲートに37
V程度の高電圧が印加されると破壊される恐れがある。
【００１７】一方、同一のガラス基板上に液晶表示パネ
ルと駆動回路を形成する液晶表示装置では、高精細ディ
スプレイに対応した大量の画素を駆動する多段のシフト
レジスタが必要であり、少数のＭＯＳトランジスタで構
成でき、回路面積の小さいシフトレジスタが必要であ
る。
ルと駆動回路を形成する液晶表示装置では、高精細ディ
スプレイに対応した大量の画素を駆動する多段のシフト
レジスタが必要であり、少数のＭＯＳトランジスタで構
成でき、回路面積の小さいシフトレジスタが必要であ
る。
【００１８】そこで、本発明の目的は、同一導電型の少
数のＭＯＳトランジスタで構成され、かつ、ＭＯＳトラ
ンジスタに印加される電圧を低減することができるシフ
トレジスタ及びそのシフトレジスタを用いた液晶表示装
置を提供することにある。
数のＭＯＳトランジスタで構成され、かつ、ＭＯＳトラ
ンジスタに印加される電圧を低減することができるシフ
トレジスタ及びそのシフトレジスタを用いた液晶表示装
置を提供することにある。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一つの側面は、出力トランジスタのゲー
トと所定電位間にコンデンサを接続することにある。本
発明によれば、出力トランジスタのドレインに印加され
る電圧がドレイン−ゲート間容量とコンデンサで分圧さ
れるため、出力トランジスタのゲートの昇圧電圧を従来
より低下させることができる。
めに、本発明の一つの側面は、出力トランジスタのゲー
トと所定電位間にコンデンサを接続することにある。本
発明によれば、出力トランジスタのドレインに印加され
る電圧がドレイン−ゲート間容量とコンデンサで分圧さ
れるため、出力トランジスタのゲートの昇圧電圧を従来
より低下させることができる。
【００２０】上記の目的を達成するために、本発明の別
の側面は、複数のブロックが縦続に接続され、クロック
信号に応答して入力信号を順次シフトさせ、負荷及び次
のブロックに出力信号を供給するシフトレジスタにおい
て、複数のブロックに含まれるトランジスタは、同一導
電型の薄膜トランジスタであり、各ブロックは、ゲート
とドレインが接続され、該ゲート及びドレインに入力信
号が供給される第１のトランジスタと、ゲートが第１の
トランジスタのソースに接続され、ドレインに入力信号
から遅れた第１のクロック信号が供給された時に、ソー
スから出力信号を出力する第２のトランジスタと、第２
のトラジスタのゲートと所定電位間に接続されるコンデ
ンサと、ドレインが第２のトランジスタのゲートに接続
され、ソースが電源に接続され、ゲートに第１のクロッ
ク信号から遅れた第２のクロック信号が供給された時
に、第２のトランジスタのゲートに蓄積された電荷を電
源に放電する第３のトランジスタとを有することを特徴
とする。
の側面は、複数のブロックが縦続に接続され、クロック
信号に応答して入力信号を順次シフトさせ、負荷及び次
のブロックに出力信号を供給するシフトレジスタにおい
て、複数のブロックに含まれるトランジスタは、同一導
電型の薄膜トランジスタであり、各ブロックは、ゲート
とドレインが接続され、該ゲート及びドレインに入力信
号が供給される第１のトランジスタと、ゲートが第１の
トランジスタのソースに接続され、ドレインに入力信号
から遅れた第１のクロック信号が供給された時に、ソー
スから出力信号を出力する第２のトランジスタと、第２
のトラジスタのゲートと所定電位間に接続されるコンデ
ンサと、ドレインが第２のトランジスタのゲートに接続
され、ソースが電源に接続され、ゲートに第１のクロッ
ク信号から遅れた第２のクロック信号が供給された時
に、第２のトランジスタのゲートに蓄積された電荷を電
源に放電する第３のトランジスタとを有することを特徴
とする。
【００２１】本発明によれば、シフトレジスタを、同一
導電型の少数の薄膜トランジスタで構成することができ
ると共に、第２のトランジスタのゲートと所定電位間に
コンデンサを接続することにより、第２のトランジスタ
のドレインに印加される電圧がドレイン−ゲート間容量
とコンデンサで分圧されるため、第２のトランジスタの
ゲートに昇圧される電圧を低下させることができる。
導電型の少数の薄膜トランジスタで構成することができ
ると共に、第２のトランジスタのゲートと所定電位間に
コンデンサを接続することにより、第２のトランジスタ
のドレインに印加される電圧がドレイン−ゲート間容量
とコンデンサで分圧されるため、第２のトランジスタの
ゲートに昇圧される電圧を低下させることができる。
【００２２】また、上記の発明における好ましい態様と
して、各ブロックは、更に、ドレインが第２のトランジ
スタのソースに接続され、ソースが電源に接続され、ゲ
ートに第２のクロック信号が供給された時に、負荷に蓄
積された電荷を電源に放電する第４のトランジスタと、
ドレインが第２のトランジスタのソースに接続され、ソ
ースが電源に接続され、ゲートに第１及び第２のクロッ
ク信号と異なる位相の第３のクロック信号が供給された
時に、負荷に蓄積された電荷を電源に放電する第５のト
ランジスタとの少なくとも１つのトランジスタを有する
ことを特徴とする。
して、各ブロックは、更に、ドレインが第２のトランジ
スタのソースに接続され、ソースが電源に接続され、ゲ
ートに第２のクロック信号が供給された時に、負荷に蓄
積された電荷を電源に放電する第４のトランジスタと、
ドレインが第２のトランジスタのソースに接続され、ソ
ースが電源に接続され、ゲートに第１及び第２のクロッ
ク信号と異なる位相の第３のクロック信号が供給された
時に、負荷に蓄積された電荷を電源に放電する第５のト
ランジスタとの少なくとも１つのトランジスタを有する
ことを特徴とする。
【００２３】本発明によれば、負荷の抵抗成分により、
負荷の電圧が長時間の間に接地電位から変化してしまう
場合に、負荷の電圧を接地電位に戻し、液晶表示装置の
表示品質を向上させることができる。
負荷の電圧が長時間の間に接地電位から変化してしまう
場合に、負荷の電圧を接地電位に戻し、液晶表示装置の
表示品質を向上させることができる。
【００２４】また、上記の発明における好ましい態様と
して、クロック信号のデューティ比は、25％より小さい
ことを特徴とする。
して、クロック信号のデューティ比は、25％より小さい
ことを特徴とする。
【００２５】本発明によれば、シフトレジスタの隣り合
う出力信号が重なり合うことがなく、その出力信号によ
り駆動されるアナログスイッチが同時に導通することが
ない。従って、液晶表示パネルの隣り合うデータバスに
おける表示信号が相互に影響し合うことがなく、液晶表
示装置の表示品質を向上させることができる。
う出力信号が重なり合うことがなく、その出力信号によ
り駆動されるアナログスイッチが同時に導通することが
ない。従って、液晶表示パネルの隣り合うデータバスに
おける表示信号が相互に影響し合うことがなく、液晶表
示装置の表示品質を向上させることができる。
【００２６】更に、上記の発明における好ましい態様と
して、液晶表示装置は、上記のいずれかのシフトレジス
タと、シフトレジスタの出力信号により制御される液晶
表示パネルとを同一のガラス基板上に形成したことを特
徴とする。
して、液晶表示装置は、上記のいずれかのシフトレジス
タと、シフトレジスタの出力信号により制御される液晶
表示パネルとを同一のガラス基板上に形成したことを特
徴とする。
【００２７】本発明によれば、シフトレジスタを、液晶
表示パネルと同一のガラス基板上に、同一導電型の薄膜
トランジスタで構成することができるので、液晶表示装
置の製造プロセスを簡略化することができる。
表示パネルと同一のガラス基板上に、同一導電型の薄膜
トランジスタで構成することができるので、液晶表示装
置の製造プロセスを簡略化することができる。
【００２８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
【００２９】図１は、本発明の第１の実施の形態のシフ
トレジスタの回路図である。本実施の形態のシフトレジ
スタは、駆動するゲートバス等の本数に応じて所定の段
数が縦続に接続され、各段の出力がそれぞれのゲートバ
ス等に供給されるが、図１では最初の４段のみを示す。
トレジスタの回路図である。本実施の形態のシフトレジ
スタは、駆動するゲートバス等の本数に応じて所定の段
数が縦続に接続され、各段の出力がそれぞれのゲートバ
ス等に供給されるが、図１では最初の４段のみを示す。
【００３０】本実施の形態のシフトレジスタは、スター
ト信号SIが初段のブロックSR1に入力され、1/4周期の位
相差を有する４相のクロック信号φ1〜φ4に応答して、
スタート信号SIを順次シフトさせた出力信号Q1、Q2等を
負荷のデータバス等に出力する。なお、図において、コ
ンデンサC100、C101等は、出力信号Q1、Q2等が供給され
るゲートバス等の等価容量を示す。
ト信号SIが初段のブロックSR1に入力され、1/4周期の位
相差を有する４相のクロック信号φ1〜φ4に応答して、
スタート信号SIを順次シフトさせた出力信号Q1、Q2等を
負荷のデータバス等に出力する。なお、図において、コ
ンデンサC100、C101等は、出力信号Q1、Q2等が供給され
るゲートバス等の等価容量を示す。
【００３１】本実施の形態のシフトレジスタの各段は同
一の構成であり、例えば、初段のブロックSR1は、ドレ
インとゲートが接続されるダイオード接続の第１のトラ
ンジスタT1と、ゲートがトランジスタT1のソースに接続
される第２のトランジスタT3と、ドレインがトランジス
タT1のソースに接続され、ソースが接地される第３のト
ランジスタT2と、トランジスタT3のゲートと接地間に接
続されるコンデンサC1とを有する。なお、トランジスタ
はすべて、Ｎ型ＭＯＳによる薄膜トランジスタである。
一の構成であり、例えば、初段のブロックSR1は、ドレ
インとゲートが接続されるダイオード接続の第１のトラ
ンジスタT1と、ゲートがトランジスタT1のソースに接続
される第２のトランジスタT3と、ドレインがトランジス
タT1のソースに接続され、ソースが接地される第３のト
ランジスタT2と、トランジスタT3のゲートと接地間に接
続されるコンデンサC1とを有する。なお、トランジスタ
はすべて、Ｎ型ＭＯＳによる薄膜トランジスタである。
【００３２】トランジスタT1のゲート及びドレインにス
タート信号SIが入力され、トランジスタT2のゲートに、
スタート信号SIと3/4周期の位相差を有するクロック信
号φ3が入力される。また、トランジスタT3のドレイン
に、スタート信号SIと1/4周期の位相差を有するクロッ
ク信号φ1が入力される。そして、トランジスタT3のソ
ースから、出力信号Q1が負荷C100及び次段のブロックSR
2のトランジスタT4に供給される。
タート信号SIが入力され、トランジスタT2のゲートに、
スタート信号SIと3/4周期の位相差を有するクロック信
号φ3が入力される。また、トランジスタT3のドレイン
に、スタート信号SIと1/4周期の位相差を有するクロッ
ク信号φ1が入力される。そして、トランジスタT3のソ
ースから、出力信号Q1が負荷C100及び次段のブロックSR
2のトランジスタT4に供給される。
【００３３】なお、縦続に接続される各段のブロックSR
1、SR2、SR3、SR4は同じ構成であるが、各ブロックのト
ランジスタT3、T6、T9、T12、・・のドレインに供給さ
れるクロック信号は、それぞれφ1、φ2、φ3、φ4、φ
1、φ2、φ3、φ4、・・の順番であり、トランジスタT
2、T5、T8、T11、・・のゲートに供給されるクロック信
号は、それぞれφ3、φ4、φ1、φ2、φ3、φ4、φ1、
φ2、・・の順番である。ここに、クロック信号φ1、φ
2、φ3、φ4は、それぞれ1/4周期の位相差を有する４相
のクロック信号である。
1、SR2、SR3、SR4は同じ構成であるが、各ブロックのト
ランジスタT3、T6、T9、T12、・・のドレインに供給さ
れるクロック信号は、それぞれφ1、φ2、φ3、φ4、φ
1、φ2、φ3、φ4、・・の順番であり、トランジスタT
2、T5、T8、T11、・・のゲートに供給されるクロック信
号は、それぞれφ3、φ4、φ1、φ2、φ3、φ4、φ1、
φ2、・・の順番である。ここに、クロック信号φ1、φ
2、φ3、φ4は、それぞれ1/4周期の位相差を有する４相
のクロック信号である。
【００３４】図２は、本実施の形態のシフトレジスタの
動作を示すタイムチャートである。図２を参照して本実
施の形態のシフトレジスタの動作を説明する。時間t1に
おいて、スタート信号SIがダイオード接続のトランジス
タT1のゲート及びドレインに入力される。ここで、スタ
ート信号SIの電圧が20Vとすると、トランジスタT3のゲ
ート電圧G1は、20VからトランジスタT1の閾値電圧3Vを
引いた17Vになる。
動作を示すタイムチャートである。図２を参照して本実
施の形態のシフトレジスタの動作を説明する。時間t1に
おいて、スタート信号SIがダイオード接続のトランジス
タT1のゲート及びドレインに入力される。ここで、スタ
ート信号SIの電圧が20Vとすると、トランジスタT3のゲ
ート電圧G1は、20VからトランジスタT1の閾値電圧3Vを
引いた17Vになる。
【００３５】次に、時間t2において、クロック信号φ1
がトランジスタT3のドレインに入力される。この場合、
トランジスタT3のドレインとゲートは、ドレイン−ゲー
ト間容量Ｃdgにより結合しているため、トランジスタT3
のゲートには、クロック信号φ1の電圧（20V）をドレイ
ン−ゲート間容量ＣdgとコンデンサC1で分圧した電圧が
重畳される。
がトランジスタT3のドレインに入力される。この場合、
トランジスタT3のドレインとゲートは、ドレイン−ゲー
ト間容量Ｃdgにより結合しているため、トランジスタT3
のゲートには、クロック信号φ1の電圧（20V）をドレイ
ン−ゲート間容量ＣdgとコンデンサC1で分圧した電圧が
重畳される。
【００３６】即ち、トランジスタT3のゲートに印加され
る最大電圧は、 １７Ｖ＋２０Ｖ×（Ｃdg／（Ｃdg＋Ｃ１）） となり、コンデンサC1の値をトランジスタT3のドレイン
−ゲート間容量Ｃdgと同一に選定すると、トランジスタ
T3のゲートに印加される最大電圧は、 １７Ｖ＋２０Ｖ×（１／２）＝２７Ｖ となる。この場合、トランジスタT3のゲート電圧は、ト
ランジスタT3の閾値電圧を3Vとすると、負荷C100にクロ
ック信号φ1のレベルである電源電圧20Vを出力するため
には23Vより大きくすれば良い。
る最大電圧は、 １７Ｖ＋２０Ｖ×（Ｃdg／（Ｃdg＋Ｃ１）） となり、コンデンサC1の値をトランジスタT3のドレイン
−ゲート間容量Ｃdgと同一に選定すると、トランジスタ
T3のゲートに印加される最大電圧は、 １７Ｖ＋２０Ｖ×（１／２）＝２７Ｖ となる。この場合、トランジスタT3のゲート電圧は、ト
ランジスタT3の閾値電圧を3Vとすると、負荷C100にクロ
ック信号φ1のレベルである電源電圧20Vを出力するため
には23Vより大きくすれば良い。
【００３７】但し、トランジスタT3のゲートに印加され
る電圧を、電源電圧プラス閾値電圧近傍の低いレベルに
すると、トランジスタT3の導通抵抗が上昇して負荷C100
の充電時間が長くなる。そこで、コンデンサC1の大きさ
を調整し、トランジスタT3のゲートに印加される電圧を
トランジスタの最大耐圧よりは小さいが、電源電圧プラ
ス閾値電圧より十分大きい値にすれば、信頼性を確保し
つつ負荷C100の充電時間を短くすることができる。な
お、図２において、従来のシフトレジスタの場合にトラ
ンジスタのゲートに印加される電圧を点線（37V）で示
す。
る電圧を、電源電圧プラス閾値電圧近傍の低いレベルに
すると、トランジスタT3の導通抵抗が上昇して負荷C100
の充電時間が長くなる。そこで、コンデンサC1の大きさ
を調整し、トランジスタT3のゲートに印加される電圧を
トランジスタの最大耐圧よりは小さいが、電源電圧プラ
ス閾値電圧より十分大きい値にすれば、信頼性を確保し
つつ負荷C100の充電時間を短くすることができる。な
お、図２において、従来のシフトレジスタの場合にトラ
ンジスタのゲートに印加される電圧を点線（37V）で示
す。
【００３８】これによりトランジスタT3は導通状態とな
るため、負荷C100の電圧Q1は、クロック信号φ1と同じ2
0Vまで充電される。一方、その電圧Q1は、次段のブロッ
クSR2のダイオード接続のトランジスタT4にも供給され
るため、トランジスタT6のゲート電圧G2は、20Vからト
ランジスタT4の閾値電圧3Vを引いた17Vまで上昇する。
るため、負荷C100の電圧Q1は、クロック信号φ1と同じ2
0Vまで充電される。一方、その電圧Q1は、次段のブロッ
クSR2のダイオード接続のトランジスタT4にも供給され
るため、トランジスタT6のゲート電圧G2は、20Vからト
ランジスタT4の閾値電圧3Vを引いた17Vまで上昇する。
【００３９】次に、時間t3において、クロック信号φ1
が0Vになると、負荷C100の電圧Q1も0Vになる。これは、
トランジスタT3のゲート電荷の放電経路が、ダイオード
接続のトランジスタT1により遮断されているため、トラ
ンジスタT3のゲート電圧G1が17Vに維持され、トランジ
スタT3の導通状態が継続されるためである。
が0Vになると、負荷C100の電圧Q1も0Vになる。これは、
トランジスタT3のゲート電荷の放電経路が、ダイオード
接続のトランジスタT1により遮断されているため、トラ
ンジスタT3のゲート電圧G1が17Vに維持され、トランジ
スタT3の導通状態が継続されるためである。
【００４０】また、時間t3において、クロック信号φ2
がＨレベル（20V）になるため、トランジスタT6のドレ
イン−ゲート間容量Ｃdgにより、トランジスタT6のゲー
ト電圧G2は、17Vから10V上昇して27Vとなる。
がＨレベル（20V）になるため、トランジスタT6のドレ
イン−ゲート間容量Ｃdgにより、トランジスタT6のゲー
ト電圧G2は、17Vから10V上昇して27Vとなる。
【００４１】次に、時間t4において、クロック信号φ3
がＨレベル（20V）になると、トランジスタT2が導通す
る。このため、トランジスタT3のゲート電圧G1は接地電
位となり、トランジスタT3は非導通となる。従って、時
間t4以降、クロック信号φ1がＨレベルになっても、ト
ランジスタT3は非導通のままであり、負荷C100が充電さ
れることはない。以上によりシフトレジスタの各ブロッ
クSR1、SR2、SR3、SR4等の出力Q1、Q2、Q3、Q4等は順番
にＨレベルとなり、液晶表示パネルのゲートバス等を順
次駆動することができる。
がＨレベル（20V）になると、トランジスタT2が導通す
る。このため、トランジスタT3のゲート電圧G1は接地電
位となり、トランジスタT3は非導通となる。従って、時
間t4以降、クロック信号φ1がＨレベルになっても、ト
ランジスタT3は非導通のままであり、負荷C100が充電さ
れることはない。以上によりシフトレジスタの各ブロッ
クSR1、SR2、SR3、SR4等の出力Q1、Q2、Q3、Q4等は順番
にＨレベルとなり、液晶表示パネルのゲートバス等を順
次駆動することができる。
【００４２】このように、本実施の形態のシフトレジス
タは、少数のＮ型ＭＯＳトランジスタで構成することが
できると共に、トランジスタT3、T6等のゲートにコンデ
ンサC1、C2等を接続することにより、トランジスタT3、
T6のゲートに印加される最大電圧を低下させることがで
きる。
タは、少数のＮ型ＭＯＳトランジスタで構成することが
できると共に、トランジスタT3、T6等のゲートにコンデ
ンサC1、C2等を接続することにより、トランジスタT3、
T6のゲートに印加される最大電圧を低下させることがで
きる。
【００４３】従って、シフトレジスタを構成するＭＯＳ
トランジスタを、液晶画素を駆動する薄膜トランジスタ
と同じプロセスで生成することができ、液晶表示装置の
製造プロセスを簡略化することができる。
トランジスタを、液晶画素を駆動する薄膜トランジスタ
と同じプロセスで生成することができ、液晶表示装置の
製造プロセスを簡略化することができる。
【００４４】図３は、本発明の実施の形態の液晶表示装
置の構成図である。本実施の形態の液晶表示装置17は、
ガラス基板上に、薄膜トランジスタ12、表示電極13及び
蓄積容量18を含む液晶表示パネル16と、液晶表示パネル
16に各種の信号を供給する駆動回路11、ゲート・シフト
レジスタ21、データ・シフトレジスタ22、アナログスイ
ッチ23等が形成される。ここに、ゲート・シフトレジス
タ21及びデータ・シフトレジスタ22は、薄膜による同一
導電型のＭＯＳトランジスタで構成される。
置の構成図である。本実施の形態の液晶表示装置17は、
ガラス基板上に、薄膜トランジスタ12、表示電極13及び
蓄積容量18を含む液晶表示パネル16と、液晶表示パネル
16に各種の信号を供給する駆動回路11、ゲート・シフト
レジスタ21、データ・シフトレジスタ22、アナログスイ
ッチ23等が形成される。ここに、ゲート・シフトレジス
タ21及びデータ・シフトレジスタ22は、薄膜による同一
導電型のＭＯＳトランジスタで構成される。
【００４５】駆動回路11から出力される垂直期間のスタ
ート信号SIは、ゲート・シフトレジスタ21の初段のブロ
ックSR1に入力され、各段の出力信号Q1、Q2等が、順
次、液晶表示パネル16のゲートバス15に供給される。ま
た、駆動回路11から出力される水平期間のスタート信号
SIは、データ・シフトレジスタ22の初段のブロックSR1
に入力され、各段の出力信号Q1、Q2等が、所定のブロッ
クに分割されたアナログスイッチ23に供給される。
ート信号SIは、ゲート・シフトレジスタ21の初段のブロ
ックSR1に入力され、各段の出力信号Q1、Q2等が、順
次、液晶表示パネル16のゲートバス15に供給される。ま
た、駆動回路11から出力される水平期間のスタート信号
SIは、データ・シフトレジスタ22の初段のブロックSR1
に入力され、各段の出力信号Q1、Q2等が、所定のブロッ
クに分割されたアナログスイッチ23に供給される。
【００４６】一方、駆動回路11から出力される表示信号
は、アナログスイッチ23を介して液晶表示パネル16のデ
ータバス14に供給される。表示信号の１水平期間におい
て、データ・シフトレジスタ22の出力Q1、Q2等は、液晶
表示パネル16の左側から右側にシフト動作し、アナログ
スイッチ23の各ブロックを順次導通させて、すべてのデ
ータバス14に表示信号を転送する。
は、アナログスイッチ23を介して液晶表示パネル16のデ
ータバス14に供給される。表示信号の１水平期間におい
て、データ・シフトレジスタ22の出力Q1、Q2等は、液晶
表示パネル16の左側から右側にシフト動作し、アナログ
スイッチ23の各ブロックを順次導通させて、すべてのデ
ータバス14に表示信号を転送する。
【００４７】このように本実施の形態の液晶表示装置
は、シフトレジスタを、液晶表示パネル16と同一のガラ
ス基板上に、同一導電型の薄膜トランジスタで構成する
ことができるので、液晶表示装置の製造プロセスを簡略
化することができる。
は、シフトレジスタを、液晶表示パネル16と同一のガラ
ス基板上に、同一導電型の薄膜トランジスタで構成する
ことができるので、液晶表示装置の製造プロセスを簡略
化することができる。
【００４８】図４は、図１のシフトレジスタの駆動方法
を示す別のタイムチャートである。図１のシフトレジス
タは、図２のタイムチャートにより動作するが、図２の
タイムチャートでは、シフトレジスタの出力信号Q1、Q
2、Q3、Q4等の立ち上がりと立ち下がりが同時であり、
出力信号の遅延時間のばらつき等により、隣り合う出力
信号がともにＨレベルになる場合が生じる。
を示す別のタイムチャートである。図１のシフトレジス
タは、図２のタイムチャートにより動作するが、図２の
タイムチャートでは、シフトレジスタの出力信号Q1、Q
2、Q3、Q4等の立ち上がりと立ち下がりが同時であり、
出力信号の遅延時間のばらつき等により、隣り合う出力
信号がともにＨレベルになる場合が生じる。
【００４９】このため、この出力信号Q1、Q2等により、
例えば、表示信号をデータバス14に供給するアナログス
イッチ23を駆動すると、隣り合うアナログスイッチ23が
同時に導通し、表示信号が供給されたデータバス14に隣
りのデータバス14の表示信号が漏れ、液晶表示装置の表
示品質を低下させてしまう。
例えば、表示信号をデータバス14に供給するアナログス
イッチ23を駆動すると、隣り合うアナログスイッチ23が
同時に導通し、表示信号が供給されたデータバス14に隣
りのデータバス14の表示信号が漏れ、液晶表示装置の表
示品質を低下させてしまう。
【００５０】そこで、図４に示すように、シフトレジス
タに供給する４相のクロック信号φ1〜φ4を、前のクロ
ック信号の立ち下がりから時間Δtの経過後に立ち上が
らせる。即ち、クロック信号φ1〜φ4のデューティ比を
25％より小さくして、クロック信号φ1〜φ4が同時にＬ
レベル（0V）になる期間を作る。
タに供給する４相のクロック信号φ1〜φ4を、前のクロ
ック信号の立ち下がりから時間Δtの経過後に立ち上が
らせる。即ち、クロック信号φ1〜φ4のデューティ比を
25％より小さくして、クロック信号φ1〜φ4が同時にＬ
レベル（0V）になる期間を作る。
【００５１】この駆動方法によれば、クロック信号φ1
〜φ4が重なることがなく、シフトレジスタの各段の出
力Q1、Q2、Q3、Q4は、前段の出力信号が確実にＬレベル
（0V）に戻ってからＨレベル（20V）になる。
〜φ4が重なることがなく、シフトレジスタの各段の出
力Q1、Q2、Q3、Q4は、前段の出力信号が確実にＬレベル
（0V）に戻ってからＨレベル（20V）になる。
【００５２】従って、この駆動方法により、例えば、表
示信号をデータバス14に供給するアナログスイッチ23を
駆動すれば、隣り合うアナログスイッチ23が同時に導通
することがなく、隣り合うデータバス14における表示信
号の漏れを防止して、液晶表示装置の表示品質を向上さ
せることができる。
示信号をデータバス14に供給するアナログスイッチ23を
駆動すれば、隣り合うアナログスイッチ23が同時に導通
することがなく、隣り合うデータバス14における表示信
号の漏れを防止して、液晶表示装置の表示品質を向上さ
せることができる。
【００５３】図５は、本発明の第２の実施の形態のシフ
トレジスタの回路図である。本実施の形態のシフトレジ
スタは、第１の実施の形態のＮ型ＭＯＳトランジスタを
Ｐ型ＭＯＳトランジスタに置き換えたものである。
トレジスタの回路図である。本実施の形態のシフトレジ
スタは、第１の実施の形態のＮ型ＭＯＳトランジスタを
Ｐ型ＭＯＳトランジスタに置き換えたものである。
【００５４】本実施の形態のシフトレジスタは、各ブロ
ックが３つのＰ型ＭＯＳトランジスタとコンデンサによ
り構成され、スタート信号SIが初段のブロックSR11に入
力される。そして、1/4周期の位相差を有する４相のク
ロック信号φ1〜φ4に応答して、スタート信号SIを順次
シフトさせた出力信号Q1、Q2等を負荷のデータバス等に
出力する。
ックが３つのＰ型ＭＯＳトランジスタとコンデンサによ
り構成され、スタート信号SIが初段のブロックSR11に入
力される。そして、1/4周期の位相差を有する４相のク
ロック信号φ1〜φ4に応答して、スタート信号SIを順次
シフトさせた出力信号Q1、Q2等を負荷のデータバス等に
出力する。
【００５５】本実施の形態のシフトレジスタのタイムチ
ャートを図６に示す。スタート信号SI及びクロック信号
φ1〜φ4の論理レベルを図２のタイムチャートと逆にす
ることにより、逆極性の出力信号Q1、Q2、Q3、Q4を液晶
表示装置のデータバス等に出力することができる。
ャートを図６に示す。スタート信号SI及びクロック信号
φ1〜φ4の論理レベルを図２のタイムチャートと逆にす
ることにより、逆極性の出力信号Q1、Q2、Q3、Q4を液晶
表示装置のデータバス等に出力することができる。
【００５６】本実施の形態のシフトレジスタにおいて
も、例えば、トランジスタT16のゲートには、クロック
信号φ1の電圧をトランジスタT16のドレイン−ゲート間
容量ＣdgとコンデンサC11とにより分圧した電圧が重畳
されるので、トランジスタT16のゲートに印加される電
圧G1を小さくすることができる。
も、例えば、トランジスタT16のゲートには、クロック
信号φ1の電圧をトランジスタT16のドレイン−ゲート間
容量ＣdgとコンデンサC11とにより分圧した電圧が重畳
されるので、トランジスタT16のゲートに印加される電
圧G1を小さくすることができる。
【００５７】従って、シフトレジスタを構成するＰ型Ｍ
ＯＳトランジスタを、液晶画素を駆動する薄膜トランジ
スタと同じプロセスで生成することができ、液晶表示装
置の製造プロセスを簡略化することができる。
ＯＳトランジスタを、液晶画素を駆動する薄膜トランジ
スタと同じプロセスで生成することができ、液晶表示装
置の製造プロセスを簡略化することができる。
【００５８】図７は、本発明の第３の実施の形態のシフ
トレジスタの回路図である。本実施の形態のシフトレジ
スタは、図１に示したシフトレジスタの各段に、出力信
号Q1等の電圧変動を防止する第４のトランジスタT24及
び第５のトランジスタT25、T26を付加したものである。
トレジスタの回路図である。本実施の形態のシフトレジ
スタは、図１に示したシフトレジスタの各段に、出力信
号Q1等の電圧変動を防止する第４のトランジスタT24及
び第５のトランジスタT25、T26を付加したものである。
【００５９】即ち、本実施の形態のシフトレジスタの初
段のブロックSR21において、トランジスタT23のソース
に、並列接続したトランジスタT24、T25、T26のドレイ
ンを接続し、それらのトランジスタT24、T25、T26のソ
ースを接地する。そして、トランジスタT24、T25、T26
のそれぞれのゲートに、クロック信号φ3、φ2、φ4を
供給する。
段のブロックSR21において、トランジスタT23のソース
に、並列接続したトランジスタT24、T25、T26のドレイ
ンを接続し、それらのトランジスタT24、T25、T26のソ
ースを接地する。そして、トランジスタT24、T25、T26
のそれぞれのゲートに、クロック信号φ3、φ2、φ4を
供給する。
【００６０】本実施の形態のシフトレジスタのタイムチ
ャートは図２に示したものと同様である。ただし、本実
施の形態によれば、負荷C100を充電するクロック信号φ
1以外のクロック信号φ2、φ3、φ4により、並列接続さ
れたトランジスタT25、T24、T26が導通する。このた
め、クロック信号φ2、φ3、φ4の期間に、負荷C100の
電圧Q1を確実に接地電位にしておくことができる。
ャートは図２に示したものと同様である。ただし、本実
施の形態によれば、負荷C100を充電するクロック信号φ
1以外のクロック信号φ2、φ3、φ4により、並列接続さ
れたトランジスタT25、T24、T26が導通する。このた
め、クロック信号φ2、φ3、φ4の期間に、負荷C100の
電圧Q1を確実に接地電位にしておくことができる。
【００６１】従って、例えば、負荷C100、C101等の抵抗
成分により、負荷C100、C101等の電圧Q1、Q2等が、長時
間の間に接地電位から変化してしまう場合に、負荷C10
0、C101等の電圧Q1、Q2等を接地電位に戻し、液晶表示
装置の表示品質を向上させることができる。なお、トラ
ンジスタT25、T24、T26はいずれか１つ又は２つでもよ
く、また、各トランジスタをＰ型ＭＯＳトランジスタで
構成することもできる。
成分により、負荷C100、C101等の電圧Q1、Q2等が、長時
間の間に接地電位から変化してしまう場合に、負荷C10
0、C101等の電圧Q1、Q2等を接地電位に戻し、液晶表示
装置の表示品質を向上させることができる。なお、トラ
ンジスタT25、T24、T26はいずれか１つ又は２つでもよ
く、また、各トランジスタをＰ型ＭＯＳトランジスタで
構成することもできる。
【００６２】図８は、本発明の第４の実施の形態のシフ
トレジスタの回路図である。本実施の形態のシフトレジ
スタは、図10に示した従来のシフトレジスタに、トラン
ジスタに印加される電圧を制限するコンデンサを付加し
たものである。
トレジスタの回路図である。本実施の形態のシフトレジ
スタは、図10に示した従来のシフトレジスタに、トラン
ジスタに印加される電圧を制限するコンデンサを付加し
たものである。
【００６３】即ち、図８に示すように、本実施の形態の
シフトレジスタの初段のブロックSR41において、トラン
ジスタT43のゲートと接地間にコンデンサC41が付加さ
れ、次段のブロックSR42において、トランジスタT49の
ゲートと接地間にコンデンサC42が付加される。なお、
初段のブロックSR41において、トランジスタT44、T46、
T45が、それぞれ請求項３における第６、第７、第８の
トランジスタに対応する。
シフトレジスタの初段のブロックSR41において、トラン
ジスタT43のゲートと接地間にコンデンサC41が付加さ
れ、次段のブロックSR42において、トランジスタT49の
ゲートと接地間にコンデンサC42が付加される。なお、
初段のブロックSR41において、トランジスタT44、T46、
T45が、それぞれ請求項３における第６、第７、第８の
トランジスタに対応する。
【００６４】本実施の形態のタイムチャートは図２に示
したものと同様である。即ち、時間t1において、スター
ト信号SIが、ダイオード接続のトランジスタT41のゲー
ト及びドレインに入力される。ここで、スタート信号SI
の電圧が20Vとすると、トランジスタT43のゲート電圧G1
は、20VからトランジスタT41の閾値電圧である3Ｖを引
いた17Ｖになる。
したものと同様である。即ち、時間t1において、スター
ト信号SIが、ダイオード接続のトランジスタT41のゲー
ト及びドレインに入力される。ここで、スタート信号SI
の電圧が20Vとすると、トランジスタT43のゲート電圧G1
は、20VからトランジスタT41の閾値電圧である3Ｖを引
いた17Ｖになる。
【００６５】また、スタート信号SIが入力されると、ト
ランジスタT45が導通してトランジスタT42、T46のゲー
トを接地電位にし、トランジスタT42、T46を非導通にす
る。これにより、トランジスタT43による負荷C100の充
電が可能になる。
ランジスタT45が導通してトランジスタT42、T46のゲー
トを接地電位にし、トランジスタT42、T46を非導通にす
る。これにより、トランジスタT43による負荷C100の充
電が可能になる。
【００６６】次に、時間t2において、クロック信号φ1
がトランジスタT43のドレインに入力される。この場
合、トランジスタT43のドレインとゲートは、ドレイン
−ゲート間容量Ｃdgにより結合しているため、トランジ
スタT43のゲートには、クロック信号φ1のＨレベル（20
V）を、ドレイン−ゲート間容量ＣdgとコンデンサC41で
分圧した電圧が重畳される。
がトランジスタT43のドレインに入力される。この場
合、トランジスタT43のドレインとゲートは、ドレイン
−ゲート間容量Ｃdgにより結合しているため、トランジ
スタT43のゲートには、クロック信号φ1のＨレベル（20
V）を、ドレイン−ゲート間容量ＣdgとコンデンサC41で
分圧した電圧が重畳される。
【００６７】即ち、トランジスタT43のゲート電圧G1
は、コンデンサC41をドレイン−ゲート間容量Ｃdgと同
じに設定すると、17Vから10Vだけ上昇し27Vとなる。こ
れによりトランジスタＴ43は導通状態となり、負荷C100
はクロック信号φ１と同じ電圧20Vまで充電される。な
お、コンデンサC41をトランジスタＴ43のドレイン−ゲ
ート間容量Ｃdgの２倍とすれば、ゲート電圧G1は23.6V
（＝17V＋20V／3）までしか上昇しない。
は、コンデンサC41をドレイン−ゲート間容量Ｃdgと同
じに設定すると、17Vから10Vだけ上昇し27Vとなる。こ
れによりトランジスタＴ43は導通状態となり、負荷C100
はクロック信号φ１と同じ電圧20Vまで充電される。な
お、コンデンサC41をトランジスタＴ43のドレイン−ゲ
ート間容量Ｃdgの２倍とすれば、ゲート電圧G1は23.6V
（＝17V＋20V／3）までしか上昇しない。
【００６８】次に、時間t3において、クロック信号φ1
が0Vになると、負荷C100の電圧Q1も0Vになる。これは、
トランジスタT43のゲートに蓄積された電荷の放電経路
が、ダイオード接続のトランジスタT41により遮断され
ているため、ゲート電圧G1が17Vに維持され、トランジ
スタT43は導通状態を継続するためである。
が0Vになると、負荷C100の電圧Q1も0Vになる。これは、
トランジスタT43のゲートに蓄積された電荷の放電経路
が、ダイオード接続のトランジスタT41により遮断され
ているため、ゲート電圧G1が17Vに維持され、トランジ
スタT43は導通状態を継続するためである。
【００６９】次に、時間t4において、クロック信号φ3
がＨレベル（20V）になると、初段のブロックSR41のト
ランジスタT42のゲート電圧は、20Vからダイオード接続
のトランジスタT44の閾値電圧3Vを差し引いた17Vにな
り、トランジスタT42が導通する。このため、トランジ
スタT43のゲート電圧G1は接地電位となり、トランジス
タT43は非導通となる。従って、時間t4以降、クロック
信号φ1がＨレベルになっても、トランジスタT43は非導
通のままであり、負荷C100が充電されることはない。
がＨレベル（20V）になると、初段のブロックSR41のト
ランジスタT42のゲート電圧は、20Vからダイオード接続
のトランジスタT44の閾値電圧3Vを差し引いた17Vにな
り、トランジスタT42が導通する。このため、トランジ
スタT43のゲート電圧G1は接地電位となり、トランジス
タT43は非導通となる。従って、時間t4以降、クロック
信号φ1がＨレベルになっても、トランジスタT43は非導
通のままであり、負荷C100が充電されることはない。
【００７０】また、クロック信号φ3がＨレベル（20V）
になったことにより、トランジスタT46のゲート電圧
は、次のスタート信号SIが入力されるまで17Vに保持さ
れる。このためトランジスタT46は、次のスタート信号S
Iが入力されるまで導通状態を継続し、負荷C100を接地
電位に保持する。以上によりシフトレジスタの出力信号
Q1、Q2等は、順番にＨレベルとなりゲートバス等に供給
される。
になったことにより、トランジスタT46のゲート電圧
は、次のスタート信号SIが入力されるまで17Vに保持さ
れる。このためトランジスタT46は、次のスタート信号S
Iが入力されるまで導通状態を継続し、負荷C100を接地
電位に保持する。以上によりシフトレジスタの出力信号
Q1、Q2等は、順番にＨレベルとなりゲートバス等に供給
される。
【００７１】このように本実施の形態のシフトレジスタ
によれば、トランジスタT43のゲートには、クロック信
号φ1の電圧がトランジスタT43のドレイン−ゲート間容
量ＣdgとC41とにより分圧された電圧が重畳されるの
で、トランジスタT43のゲートに印加される電圧を小さ
くすることができる。
によれば、トランジスタT43のゲートには、クロック信
号φ1の電圧がトランジスタT43のドレイン−ゲート間容
量ＣdgとC41とにより分圧された電圧が重畳されるの
で、トランジスタT43のゲートに印加される電圧を小さ
くすることができる。
【００７２】従って、シフトレジスタを構成するＭＯＳ
トランジスタを、液晶画素を駆動する低耐圧の薄膜トラ
ンジスタと同じプロセスで生成することができ、液晶表
示装置の製造プロセスを簡略化することができる。な
お、本実施の形態のシフトレジスタは、Ｐ型ＭＯＳトラ
ンジスタにより構成することもできる。
トランジスタを、液晶画素を駆動する低耐圧の薄膜トラ
ンジスタと同じプロセスで生成することができ、液晶表
示装置の製造プロセスを簡略化することができる。な
お、本実施の形態のシフトレジスタは、Ｐ型ＭＯＳトラ
ンジスタにより構成することもできる。
【００７３】本発明の保護範囲は、上記の実施の形態に
限定されず、特許請求の範囲に記載された発明とその均
等物に及ぶものである。
限定されず、特許請求の範囲に記載された発明とその均
等物に及ぶものである。
【００７４】
【発明の効果】以上、本発明によれば、出力トランジス
タのドレインに印加される電圧がドレイン−ゲート間容
量とコンデンサで分圧されるため、出力トランジスタの
ゲートの昇圧電圧を従来より低下させることができる。
タのドレインに印加される電圧がドレイン−ゲート間容
量とコンデンサで分圧されるため、出力トランジスタの
ゲートの昇圧電圧を従来より低下させることができる。
【図1】本発明の第１の実施の形態のシフトレジスタの
回路図である。
回路図である。
【図２】本発明の第１の実施の形態のシフトレジスタの
タイムチャート(1)である。
タイムチャート(1)である。
【図３】本発明の実施の形態の液晶表示装置の構成図で
ある。
ある。
【図４】本発明の第１の実施の形態のシフトレジスタの
タイムチャート(2)である。
タイムチャート(2)である。
【図５】本発明の第２の実施の形態のシフトレジスタの
回路図である。
回路図である。
【図６】本発明の第２の実施の形態のシフトレジスタの
タイムチャートである。
タイムチャートである。
【図７】本発明の第３の実施の形態のシフトレジスタの
回路図である。
回路図である。
【図８】本発明の第４の実施の形態のシフトレジスタの
回路図である。
回路図である。
【図９】従来の液晶表示装置の回路図である。
【図１０】従来のシフトレジスタの回路図である。
【図１１】従来のシフトレジスタのタイムチャートであ
る。
る。
T1、T2 Ｎ型ＭＯＳトランジスタ T14、T15 Ｐ型ＭＯＳトランジスタ C1、C2 コンデンサ 12 薄膜トランジスタ 14 データバス 15 ゲートバス 16 液晶表示パネル 17 液晶表示装置 21 ゲート・シフトレジスタ 22 データ・シフトレジスタ 23 アナログスイッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 Ｇ１１Ｃ 19/28 Ｇ１１Ｃ 19/28 Ｚ Ｆターム(参考） 2H093 NA16 NA80 NC22 NC26 NC34 NC90 ND38 ND49 NE07 5C006 BB16 BC20 BF03 BF31 FA46 5C080 AA10 BB05 DD25 DD28 JJ02 JJ03 JJ04 JJ06
Claims (5)
- 【請求項１】複数のブロックが縦続に接続され、クロッ
ク信号に応答して入力信号を順次シフトさせ、負荷及び
次のブロックに出力信号を供給するシフトレジスタにお
いて、 前記複数のブロックに含まれるトランジスタは、同一導
電型の薄膜トランジスタであり、 前記各ブロックは、ゲートとドレインが接続され、該ゲ
ート及びドレインに前記入力信号が供給される第１のト
ランジスタと、 ゲートが前記第１のトランジスタのソースに接続され、
ドレインに前記入力信号から遅れた第１のクロック信号
が供給された時に、ソースから前記出力信号を出力する
第２のトランジスタと、 前記第２のトラジスタのゲートと所定電位間に接続され
るコンデンサと、 ドレインが前記第２のトランジスタのゲートに接続さ
れ、ソースが電源に接続され、ゲートに前記第１のクロ
ック信号から遅れた第２のクロック信号が供給された時
に、前記第２のトランジスタのゲートに蓄積された電荷
を前記電源に放電する第３のトランジスタとを有するこ
とを特徴とするシフトレジスタ。 - 【請求項２】請求項１において、 前記各ブロックは、更に、ドレインが前記第２のトラン
ジスタのソースに接続され、ソースが前記電源に接続さ
れ、ゲートに前記第２のクロック信号が供給された時
に、前記負荷に蓄積された電荷を前記電源に放電する第
４のトランジスタと、 ドレインが前記第２のトランジスタのソースに接続さ
れ、ソースが前記電源に接続され、ゲートに前記第１及
び第２のクロック信号と異なる位相の第３のクロック信
号が供給された時に、前記負荷に蓄積された電荷を前記
電源に放電する第５のトランジスタとの少なくとも１つ
のトランジスタを有することを特徴とするシフトレジス
タ。 - 【請求項３】請求項１において、 前記各ブロックは、更に、ゲートとドレインが接続さ
れ、該ゲート及びドレインに前記第２のクロック信号が
供給される第６のトランジスタと、 ドレインが前記第２のトランジスタのソースに接続さ
れ、ソースが前記電源に接続され、ゲートが前記第６の
トランジスタのソースに接続され、前記第２のクロック
信号に応答して、前記負荷に蓄積された電荷を前記電源
に放電する第７のトランジスタと、 ドレインが前記第６のトランジスタのソースに接続さ
れ、ソースが前記電源に接続され、ゲートに前記入力信
号が供給された時に、前記第３及び第７のトランジスタ
のゲートに蓄積された電荷を前記電源に放電する第８の
トランジスタとを有することを特徴とするシフトレジス
タ。 - 【請求項４】請求項１において、 前記クロック信号のデューティ比は、25％より小さいこ
とを特徴とするシフトレジスタ。 - 【請求項５】請求項１乃至４のいずれかに記載したシフ
トレジスタと、 前記シフトレジスタの出力信号により制御される液晶表
示パネルとを同一のガラス基板上に形成したことを特徴
とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000184721A JP2002008388A (ja) | 2000-06-20 | 2000-06-20 | 液晶表示装置及びそれに用いるシフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000184721A JP2002008388A (ja) | 2000-06-20 | 2000-06-20 | 液晶表示装置及びそれに用いるシフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002008388A true JP2002008388A (ja) | 2002-01-11 |
Family
ID=18685132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000184721A Pending JP2002008388A (ja) | 2000-06-20 | 2000-06-20 | 液晶表示装置及びそれに用いるシフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002008388A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004199025A (ja) * | 2002-12-17 | 2004-07-15 | Lg Phillips Lcd Co Ltd | 液晶表示パネルの両方向の駆動回路 |
| JP2004212939A (ja) * | 2002-12-31 | 2004-07-29 | Lg Phillips Lcd Co Ltd | 平板表示装置の両方向駆動回路及び駆動方法 |
| JP2005352455A (ja) * | 2004-06-09 | 2005-12-22 | Samsung Electronics Co Ltd | 表示装置用駆動装置及び表示板 |
| US7374961B2 (en) | 2002-08-19 | 2008-05-20 | Sony Corporation | Insulated gate field-effect transistor and its manufacturing method, and imaging device and its manufacturing method |
| JP2008191682A (ja) * | 2002-01-24 | 2008-08-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8107586B2 (en) | 2004-03-12 | 2012-01-31 | Samsung Electronics Co., Ltd. | Shift register and display device including the same |
| JP2012083478A (ja) * | 2010-10-08 | 2012-04-26 | Hitachi Displays Ltd | ゲート信号線駆動回路及び表示装置 |
| JP2013083678A (ja) * | 2011-10-06 | 2013-05-09 | Japan Display East Co Ltd | 表示装置 |
| JP2014033450A (ja) * | 2013-08-20 | 2014-02-20 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置、表示モジュール及び電子機器 |
| JP2014057072A (ja) * | 2008-06-17 | 2014-03-27 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置及び電子機器 |
| US9245891B2 (en) | 2006-09-29 | 2016-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device including at least six transistors |
| US9881688B2 (en) | 2012-10-05 | 2018-01-30 | Sharp Kabushiki Kaisha | Shift register |
-
2000
- 2000-06-20 JP JP2000184721A patent/JP2002008388A/ja active Pending
Cited By (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8994622B2 (en) | 2002-01-24 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the semiconductor device |
| JP2008191682A (ja) * | 2002-01-24 | 2008-08-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7924244B2 (en) | 2002-01-24 | 2011-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the semiconductor device |
| US11121203B2 (en) | 2002-01-24 | 2021-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the semiconductor device |
| US10355068B2 (en) | 2002-01-24 | 2019-07-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the semiconductor device |
| US8497823B2 (en) | 2002-01-24 | 2013-07-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the semiconductor device |
| US9450036B2 (en) | 2002-01-24 | 2016-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the semiconductor device |
| US7374961B2 (en) | 2002-08-19 | 2008-05-20 | Sony Corporation | Insulated gate field-effect transistor and its manufacturing method, and imaging device and its manufacturing method |
| JP2004199025A (ja) * | 2002-12-17 | 2004-07-15 | Lg Phillips Lcd Co Ltd | 液晶表示パネルの両方向の駆動回路 |
| JP2004212939A (ja) * | 2002-12-31 | 2004-07-29 | Lg Phillips Lcd Co Ltd | 平板表示装置の両方向駆動回路及び駆動方法 |
| US8107586B2 (en) | 2004-03-12 | 2012-01-31 | Samsung Electronics Co., Ltd. | Shift register and display device including the same |
| JP2005352455A (ja) * | 2004-06-09 | 2005-12-22 | Samsung Electronics Co Ltd | 表示装置用駆動装置及び表示板 |
| US9583513B2 (en) | 2006-09-29 | 2017-02-28 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10134775B2 (en) | 2006-09-29 | 2018-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9245891B2 (en) | 2006-09-29 | 2016-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device including at least six transistors |
| US10978497B2 (en) | 2006-09-29 | 2021-04-13 | Seminconductor Energy Laboratory Co., Ltd. | Display device |
| US10685987B2 (en) | 2006-09-29 | 2020-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10553618B2 (en) | 2006-09-29 | 2020-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US12159880B2 (en) | 2006-09-29 | 2024-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US12148761B2 (en) | 2006-09-29 | 2024-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10062716B2 (en) | 2006-09-29 | 2018-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10121435B2 (en) | 2008-06-17 | 2018-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device, and electronic device |
| US11837189B2 (en) | 2008-06-17 | 2023-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device, and electronic device |
| US9036767B2 (en) | 2008-06-17 | 2015-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device, and electronic device |
| JP2014057072A (ja) * | 2008-06-17 | 2014-03-27 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置及び電子機器 |
| US10665195B2 (en) | 2008-06-17 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device, and electronic device |
| US9311876B2 (en) | 2008-06-17 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device, and electronic device |
| US10971103B2 (en) | 2008-06-17 | 2021-04-06 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device, and electronic device |
| US12361906B2 (en) | 2008-06-17 | 2025-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device, and electronic device |
| US11455968B2 (en) | 2008-06-17 | 2022-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device, and electronic device |
| US11620962B2 (en) | 2008-06-17 | 2023-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device, and electronic device |
| JP2012083478A (ja) * | 2010-10-08 | 2012-04-26 | Hitachi Displays Ltd | ゲート信号線駆動回路及び表示装置 |
| JP2013083678A (ja) * | 2011-10-06 | 2013-05-09 | Japan Display East Co Ltd | 表示装置 |
| US9299308B2 (en) | 2011-10-06 | 2016-03-29 | Japan Display Inc. | Display device |
| US9881688B2 (en) | 2012-10-05 | 2018-01-30 | Sharp Kabushiki Kaisha | Shift register |
| JP2014033450A (ja) * | 2013-08-20 | 2014-02-20 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置、表示モジュール及び電子機器 |
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