JP2002008374A - 電圧降圧回路 - Google Patents

Abstract

(57)【要約】 【課題】 内部電源電圧が基準電圧より大きくする期間
においても内部電源電圧を基準電圧に保持できる電圧降
圧回路を提供する。 【解決手段】 電圧降圧回路１００は、降圧回路５０と
降圧回路８０とを備える。降圧回路５０は、信号ＤＣＥ
によって内部電源電圧ＶＣＣＳ１が所定電圧よりも低下
する期間のみ内部電源電圧ＶＣＣＳ１を内部回路９０へ
供給する。降圧回路５０においては、直列接続された抵
抗１〜４は外部電源電圧ＶＣＣを複数の電圧に分圧し、
ノード６〜８上の電圧を外部電源電圧ＶＣＣのレベルに
応じて変化させる。そして、インバータ９〜１１、およ
びＮＡＮＤ１２〜１４は、複数の電圧のレベルに応じて
ＰチャネルＭＯＳトランジスタ１５〜１７を選択的に活
性化し、降圧手段４０は、外部電源電圧ＶＣＣのレベル
に応じた電流をＶＣＣ電源ノードから電源ノード１８へ
供給して外部電源電圧ＶＣＣを内部電源電圧ＶＣＣＳ１
に降圧する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に用いる電圧降圧回路に関するものである。

【０００２】

【従来の技術】半導体記憶装置では、記憶容量の増大に
伴い、高密度および高集積化が進められている。この高
密度および高集積を実現するのが構成素子の微細化技術
である。

【０００３】しかし、構成素子の微細化が進む一方で、
構成素子である絶縁ゲート型電界トランジスタ（以下、
「ＭＯＳトランジスタ」という。）の耐圧能力は低下し
ている。したがって、動作電源電圧として外部から受け
る電源電圧をそのままＭＯＳトランジスタに与えると、
その耐圧能力を超えてしますため、絶縁膜耐圧等の信頼
性を十分に確保することができない。

【０００４】このため、たとえば１６Ｍビット以上のダ
イナミック型半導体記憶装置（以下「ＤＲＡＭ」とい
う。）などにおいては、外部電源電圧を内部で降圧した
内部電源電圧を用いて各構成素子を動作することで、各
構成素子の信頼性を確保することが行なわれている。

【０００５】図７は、従来の半導体記憶装置の一例とし
てのＤＲＡＭ１４０の全体構成を示す概略ブロック図で
ある。図７において、ＤＲＡＭ１４０は、内部回路９０
と、電圧降圧回路９１と、外部電源使用回路９２とを含
む。

【０００６】電圧降圧回路９１は、ＶＣＣ電源ノード上
に与えられた外部電源電圧ＶＣＣを降圧して、ＶＳＳ電
源ノード上に内部電源電圧ＶＣＣＳを生成する。

【０００７】内部回路９０は、ＶＣＣＳ電源ノード上の
内部電源電圧ＶＣＣＳを動作電源として動作する。この
ような内部回路９０として、複数のＭＯＳトランジスタ
を構成素子とするメモリセルアレイ、およびメモリセル
アレイから読出したデータをセンスアップするセンスア
ンプ等が挙げられる。

【０００８】外部電源使用回路９２は、ＶＣＣ電源ノー
ド上の外部電源電圧ＶＣＣを動作電源として動作する。
このような外部電源使用回路９２として、データの入出
力を行なう回路が挙げられる。

【０００９】なお、内部回路９０、電源降圧回路９１、
および外部電源使用回路９２は、外部電源電圧ＶＣＣと
異なる電源電圧ＶＳＳ（以下、「接地電圧」という。）
をＶＳＳ電源ノード上から受ける。

【００１０】したがって、内部回路９０であるメモリセ
ル、センスアンプにあっては、その構成素子であるＭＯ
Ｓトランジスタは、外部電源電圧ＶＣＣを降圧した内部
電源電圧ＶＣＣＳを動作電源電圧として受ける。

【００１１】すなわち、メモリセルアレイの高密度化お
よび高集積化が進み、構成素子であるＭＯＳトランジス
タが微細化して耐圧が低下しても、そのゲート絶縁膜に
印加する電圧は低く抑えられるので、構成素子の信頼性
を確保することができ、ＤＲＡＭ１４０全体として信頼
性のある安定した動作が望める。

【００１２】図８は、図７に示した従来の電圧降圧回路
９１の構成を示す回路図である。図８において、電圧降
圧回路９１は、作動増幅器７０と、ＰチャネルＭＯＳト
ランジスタ７７とを含む。

【００１３】作動増幅器７０は、その正入力に電圧降圧
回路９１の出力である内部電源電圧ＶＣＣＳを受け、そ
の負入力に図示しない基準電圧発生回路から基準電圧Ｖ
ＲＥＦを受ける。作動増幅器７０は、基準電圧ＶＲＥＦ
と内部電源電圧ＶＤＤとを作動的に増幅して出力ノード
７５から制御電圧ＶＯＵＴを出力する。

【００１４】ＰチャネルＭＯＳトランジスタ７７は、制
御電圧ＶＯＵＴの制御を受けて、ＶＣＣ電源ノードから
電源ノード７８に電流を供給することによって電源ノー
ド７８上の内部電源電圧ＶＣＣＳの電圧レベルを調整す
る。

【００１５】さて、作動増幅器７０は、図８に示すよう
にＰチャネルＭＯＳトランジスタ７１，７２、Ｎチャネ
ルＭＯＳトランジスタ７３，７４および定電流源回路７
６を含むカレントミラー型作動増幅器を構成する。

【００１６】ＰチャネルＭＯＳトランジスタ７１および
ＮチャネルＭＯＳトランジスタ７３と、ＰチャネルＭＯ
Ｓトランジスタ７２およびＮチャネルＭＯＳトランジス
タ７４とは互いに並列に接続され、ともにＶＣＣ電源ノ
ードと定電流源回路７６の一方の端子との間に接続され
る。

【００１７】ＮチャネルＭＯＳトランジスタ７３は、そ
のゲートに基準電圧ＶＲＥＦを受け、一方、Ｎチャネル
ＭＯＳトランジスタ７４は、そのゲートに電源ノード７
８上の内部電源電圧ＶＣＣＳを受ける。

【００１８】定電流源回路７６は、その他方の端子をＶ
ＳＳ電源ノードと接続する。定電流源回路７６は、Ｎチ
ャネルＭＯＳトランジスタ７３から流れる電流量とＮチ
ャネルＭＯＳトランジスタ７４から流れる電流量との和
が常に一定値となるよう作動増幅器７０の電流量を制御
する。

【００１９】ＰチャネルＭＯＳトランジスタ７１とＮチ
ャネルＭＯＳトランジスタ７３との接続点である出力ノ
ード７５から作動増幅器７０の制御電圧ＶＯＵＴが出力
される。

【００２０】一方、ＰチャネルＭＯＳトランジスタ７２
とＮチャネルＭＯＳトランジスタ７４との接続点である
接続ノード７９は、ＰチャネルＭＯＳトランジスタ７１
とＰチャネルＭＯＳトランジスタ７２のそれぞれのゲー
トと接続される。

【００２１】この作動増幅器７０は、外部電源電圧ＶＣ
Ｃおよび接地電圧ＶＳＳを動作電源として、内部電源電
圧ＶＣＣＳの電圧レベルが基準電圧ＶＲＥＦよりも上昇
すると、出力ノード７５の電圧レベルすなわち制御電圧
ＶＯＵＴを最大で外部電源電圧ＶＣＣの電圧レベルにま
で上げる。

【００２２】この結果、制御電圧ＶＯＵＴをゲートに受
けるＰチャネルＭＯＳトランジスタ７７はチャネル抵抗
が大きくなり、ＶＣＣ電源ノード上から電源ノード７８
上への電流供給を減らして内部電源電圧ＶＣＣＳの電圧
レベルを下げて行く。

【００２３】一方で、作動増幅器７０は、内部電源電圧
ＶＣＣＳが基準電圧ＶＲＥＦよりも低くなると、制御電
圧ＶＯＵＴを最小で接地電圧ＶＳＳ（＝０Ｖ）まで下げ
る。

【００２４】この結果、ＰチャネルＭＯＳトランジスタ
７７は導通し、ＶＣＣ電源ノード上から電源ノード７８
上への電流供給を増やし内部電源電圧ＶＣＣＳの電圧レ
ベルを上げていく。

【００２５】すなわち、電圧降圧回路９１は、内部電源
電圧ＶＣＣＳをフィードバックして基準電圧ＶＲＥＦと
比較して、その結果を増幅した制御電圧ＶＯＵＴで電源
駆動用のＰチャネルＭＯＳトランジスタ７７を制御する
ことにより、内部電源電圧ＶＣＣＳを一定の電圧レベル
すなわち基準電圧レベルに保持するように動作する。

【００２６】

【発明が解決しようとする課題】しかし、図８における
電圧降圧回路９１においては、その出力である内部電源
電圧ＶＣＣＳを動作電源とする内部回路９０の動作状況
によって、内部電源電圧ＶＣＣＳの電圧レベルが基準電
圧ＶＲＥＦより大幅に低下したままで、目標値とする基
準電圧ＶＲＥＦの電圧レベルを確保することができない
とう問題があった。

【００２７】つまり、内部回路９０が動作することによ
って、電源ノード７８上の電流を消費したとする。上述
したように、図８における電圧降圧回路９１は、この電
源ノード７８上の電圧レベルの変化を受けて、内部電源
電圧ＶＣＣＳが基準電圧ＶＲＥＦより低くなると、制御
電圧ＶＯＵＴを下げて、電源駆動用のＰチャネルＭＯＳ
トランジスタ７７を導通させる。図９は、従来の電圧降
圧回路９１における制御電圧ＶＯＵＴと内部電源電圧Ｖ
ＣＣＳのタイミングチャート図である。縦軸は電圧Ｖを
示し、横軸は時間を示す。

【００２８】時刻ｔ１から時刻ｔ２の期間は、内部回路
９０の動作期間を表す。ここで、内部回路９０の電源ノ
ード７８からの電流消費量が大きい場合を仮定する。こ
の場合、制御電圧ＶＯＵＴは、時刻ｔ１から内部電源電
圧ＶＣＣＳの低下を受けてその電圧レベルを下げ、Ｐチ
ャネルＭＯＳトランジスタ７７から電源ノード７８上へ
の電流の供給を促進する。

【００２９】しかし、作動増幅器７０は内部電源電圧Ｖ
ＣＣＳを基準電圧ＶＲＥＦと比較してその比較結果を増
幅して制御電圧ＶＯＵＴを生成するため、内部電源電圧
ＶＣＣＳの低下を補償して内部電源電圧ＶＣＣＳを基準
電圧ＶＲＥＦまで回復するには一定の時間が必要とな
る。その結果、内部回路９０の動作期間である時刻ｔ１
から時刻ｔ２の期間においては、内部電源電圧ＶＣＣＳ
が基準電圧ＶＲＥＦから大きく低下してしまうという問
題があった。

【００３０】また、電源駆動用のＰチャネルＭＯＳトラ
ンジスタ７７は、接地電圧ＶＳＳと外部電源電圧ＶＣＣ
との間でアナログ制御される制御電圧ＶＯＵＴによって
駆動されるため、制御電圧ＶＯＵＴの変位に応じてＶＣ
Ｃ電源ノードから電源ノード７８へ流れる電流が変化し
得るようにするには、ＰチャネルＭＯＳトランジスタ７
７のチャネル幅を大きくしなければならないという問題
もあった。

【００３１】この大きなチャネル幅のＰチャネルＭＯＳ
トランジスタを必要とする問題を解決する１つの方法と
して、図１０に示す電圧降圧回路９１０が考えられる。
電圧降圧回路９１０は、電圧降圧回路９１にバッファ８
２と、ＰチャネルＭＯＳトランジスタ８３とを追加し、
ＰチャネルＭＯＳトランジスタ７７をＰチャネルＭＯＳ
トランジスタ８４に代えたものである。バッファ８２
は、直列接続された２個のインバータから成る。Ｐチャ
ネルＭＯＳトランジスタ８４は、ＰチャネルＭＯＳトラ
ンジスタ７７より小さいチャネル幅を有する。バッファ
８２は、ノード７５上の制御電圧ＶＯＵＴを入力して、
アナログ信号である制御電圧ＶＯＵＴをＨ（論理ハイ）
レベルまたはＬ（論理ロー）レベルのディジタル信号に
変換してＰチャネルＭＯＳトランジスタ８３のゲートに
与える。そうすると、ＰチャネルＭＯＳトランジスタ８
は、バッファ８２からＨレベルの信号が与えられたとき
不活性化し、Ｌレベルの信号が与えられたとき活性化す
る。ＰチャネルＭＯＳトランジスタ８４は、アナログの
制御電圧ＶＯＵＴによって電圧降圧回路９１のＰチャネ
ルＭＯＳトランジスタ７７と同じ動作をする。

【００３２】したがって、ＰチャネルＭＯＳトランジス
タ８３は、制御電圧ＶＯＵＴによってディジタル的に活
性化／不活性化され、ＰチャネルＭＯＳトランジスタ８
４は、制御電圧ＶＯＵＴによってアナログ的に活性化／
不活性化される。そして、ＶＣＣ電源ノードから電源ノ
ード７８へは、２つのＰチャネルＭＯＳトランジスタ８
３，８４を介して電流が供給されるため、制御電圧ＶＯ
ＵＴがアナログ的に変化しても小さいチャネル幅のＰチ
ャネルＭＯＳトランジスタ８３，８４によって電源ノー
ド７８上の電圧を内部電源電圧ＶＣＣＳに保持すること
ができる。

【００３３】しかし、電圧降圧回路９１０において、外
部電源電圧ＶＣＣが変動すると、ＰチャネルＭＯＳトラ
ンジスタ８４のチャネル幅当たりの駆動能力は変化す
る。一方、ＰチャネルＭＯＳトランジスタ８４のチャネ
ル幅は、外部電源電圧ＶＣＣのレベルによらず一定であ
る。したがって、外部電源電圧ＶＣＣのレベルが規格内
の上限であっても内部電源電圧ＶＣＣＳが所定の範囲内
に入るようにＰチャネルＭＯＳトランジスタ８４のチャ
ネル幅を決定すると、外部電源電圧ＶＣＣのレベルが規
格内の下限に変動すると、ＰチャネルＭＯＳトランジス
タ８４の駆動能力が不足して内部電源電圧ＶＣＣＳを所
定の範囲内に保持できないという問題があった。

【００３４】また、電圧降圧回路９１０は、内部電源電
圧ＶＣＣＳを基準電圧ＶＲＥＦと比較する構成を採用し
ているため、電圧降圧回路９１と同様に内部回路９０の
動作期間中は、内部電源電圧ＶＣＣＳは、基準電圧ＶＲ
ＥＦより大きく低下してしまうという問題があった。

【００３５】そこで、本発明はかかる問題を解決するた
めになされたものであり、その目的は半導体記憶装置の
内部回路が動作して内部電源電圧が基準電圧より大きく
する期間においても内部電源電圧を基準電圧に保持でき
る電圧降圧回路を提供することにある。

【００３６】

【課題を解決するための手段】この発明による電圧降圧
回路は、第１の入力ノード上の外部電源電圧を降圧して
第１の出力ノードに内部電源電圧を生成する第１の降圧
回路と、第２の入力ノード上の外部電源電圧を降圧して
第２の出力ノードに内部電源電圧を生成する第２の降圧
回路とを備え、第１の出力ノードまたは第２の出力ノー
ドに生成される内部電源電圧で内部回路を動作させる電
圧降圧回路であって、第１の降圧回路は、第１の入力ノ
ードから第１の出力ノードへ動作電流を流すことによっ
て外部電源電圧を降圧して第１の出力ノードに内部電源
電圧を生成する第１の降圧回路と、内部電源電圧が所定
電圧よりも低下する期間のみ、外部電源電圧または内部
電源電圧のレベルに応じて第１の降圧回路の動作電流を
段階的に変動させて第１の出力ノード上の電圧を内部電
源電圧に保持するように第１の降圧回路を駆動するディ
ジタル駆動回路とを含み、第２の降圧回路は、第２の出
力ノード上の内部電源電圧を内部基準電圧と比較した結
果を作動増幅して出力する比較回路と、比較回路の出力
を受けて、外部電源電圧を降圧して第２の出力ノード上
に内部電源電圧を生成する第２の降圧回路とを含む。

【００３７】この発明による電圧降圧回路においては、
第１の降圧回路は、内部電源電圧を基準電圧と比較せず
に第１の降圧回路は第１の入力ノードから第１の出力ノ
ードへ動作電流を流すことによって外部電源電圧を内部
電源電圧に降圧する。そして、ディジタル駆動回路は、
外部電源電圧もしくは内部電源電圧が基準電圧であると
き、第１の降圧回路の動作電流を基準電流値に設定し、
外部電源電圧もしくは内部電源電圧が基準電圧より高く
なると、第１の降圧回路の動作電流を基準電流値より段
階的に減少させ、外部電源電圧もしくは内部電源電圧が
基準電圧より低くなると、第１の降圧回路の動作電流を
基準電流値より段階的に増加させるように第１の降圧回
路を駆動する。そうすると、第１の降圧回路はディジタ
ル駆動回路からの駆動に基づいて第１の出力ノード上の
電圧を内部電源電圧に保持するような動作電流を第１の
入力ノードから第１の出力ノードへ流す。

【００３８】また、第２の降圧回路は内部電源電圧を内
部基準電圧と比較することによって外部電源電圧を内部
電源電圧に降圧する降圧回路である。そして、比較回路
は内部電源電圧を内部基準電圧と比較し、内部電源電圧
が内部基準電圧より高いとき第２の降圧回路は外部電源
電圧を大きく降圧して内部電源電圧を低くし、内部電源
電圧が内部基準電圧より低いとき第２の降圧回路は外部
電源電圧を小さく降圧して内部電源電圧を高くする。

【００３９】第１の降圧回路と第２の降圧回路とは半導
体記憶装置の内部回路に並列に接続されている。そし
て、内部回路は、内部電源電圧が所定電圧よりも低下す
る期間、第１の降圧回路から内部電源電圧を供給され
る。また、内部回路は、内部電源電圧が所定電圧よりも
低下する期間以外、第２の降圧回路から内部電源電圧を
供給される。

【００４０】したがって、この発明によれば、メモリセ
ルから読出されたデータのセンスアップによって内部電
源電圧が大きく低下しても、電圧降圧回路は安定した内
部電源電圧を常に供給できる。

【００４１】また、外部電源電圧または内部電源電圧が
変動しても電圧降圧回路は安定した内部電源電圧を内部
回路へ供給できる。

【００４２】好ましくは、第１の降圧回路の第１の降圧
回路は、チャネル幅が可変であるＭＯＳトランジスタか
ら成り、ディジタル駆動回路は、外部電源電圧もしくは
内部電源電圧のレベルに応じて、ＭＯＳトランジスタの
チャネル幅を段階的に変化させるように第１の降圧回路
を駆動する。

【００４３】ディジタル駆動回路は、外部電源電圧もし
くは内部電源電圧が基準電圧であるとき、ＭＯＳトラン
ジスタのチャネル幅を基準電流値の動作電流が流れるチ
ャネル幅に設定し、外部電源電圧もしくは内部電源電圧
が基準電圧より高くなると、ＭＯＳトランジスタのチャ
ネル幅を基準電流値より段階的に減少させた電流が流れ
るチャネル幅に設定し、外部電源電圧もしくは内部電源
電圧が基準電圧より低くなると、ＭＯＳトランジスタの
チャネル幅を基準電流値より段階的に増加させた電流が
流れるチャネル幅に設定する。そうすると、第１の降圧
回路はディジタル駆動回路からの駆動に基づいて第１の
出力ノード上の電圧を内部電源電圧に保持するような動
作電流を第１の入力ノードから第１の出力ノードへ流
す。

【００４４】したがって、この発明によれば、外部電源
電圧もしくは内部電源電圧が変動してもＭＯＳトランジ
スタのチャネル幅を変化させることによって第１の出力
ノード上の電圧を内部電源電圧に保持することができ
る。

【００４５】好ましくは、第１の降圧回路の第１の降圧
回路は、第１の入力ノードと第１の出力ノードとの間に
並列接続された同じチャネル幅を有する複数のＭＯＳト
ランジスタから成り、ディジタル駆動回路は、外部電源
電圧のレベルに応じて、複数のＭＯＳトランジスタのう
ち活性化されるＭＯＳトランジスタの個数を段階的に変
化させるように第１の降圧回路を駆動する。

【００４６】ディジタル駆動回路は、外部電源電圧が基
準電圧であるとき、活性化されるＭＯＳトランジスタの
個数を基準電流値の動作電流が流れる個数に設定し、外
部電源電圧が基準電圧より高くなると、ＭＯＳトランジ
スタの個数を基準電流値より段階的に減少させた電流が
流れる個数に設定し、外部電源電圧が基準電圧より低く
なると、ＭＯＳトランジスタの個数を基準電流値より段
階的に増加させた電流が流れる個数に設定する。そうす
ると、第１の降圧回路はディジタル駆動回路からの駆動
に基づいて、活性化させるＭＯＳトランジスタの個数を
変化させて第１の出力ノード上の電圧を内部電源電圧に
保持するような動作電流を第１の入力ノードから第１の
出力ノードへ流す。

【００４７】したがって、この発明によれば、外部電源
電圧が変動しても活性化させるＭＯＳトランジスタの個
数を変化させることによって第１の出力ノード上の電圧
を内部電源電圧に保持することができる。

【００４８】好ましくは、第１の降圧回路の第１の降圧
回路は、第１の入力ノードと第１の出力ノードとの間に
並列接続された複数のＭＯＳトランジスタから成り、デ
ィジタル駆動回路は、内部電源電圧のレベルに応じて、
複数のＭＯＳトランジスタのうち活性化されるＭＯＳト
ランジスタの個数を段階的に変化させるように第１の降
圧回路を駆動する。

【００４９】ディジタル駆動回路は、内部電源電圧が基
準電圧であるとき、活性化されるＭＯＳトランジスタの
個数を基準電流値の動作電流が流れる個数に設定し、内
部電源電圧が基準電圧より高くなると、活性化されるＭ
ＯＳトランジスタの個数を基準電流値より段階的に減少
させた電流が流れる個数に設定し、内部電源電圧が基準
電圧より低くなると、活性化させるＭＯＳトランジスタ
の個数を基準電流値より段階的に増加させた電流が流れ
る個数に設定する。そうすると、第１の降圧回路はディ
ジタル駆動回路からの駆動に基づいて活性化させるＭＯ
Ｓトランジスタの個数を変化させて第１の出力ノード上
の電圧を内部電源電圧に保持するような動作電流を第１
の入力ノードから第１の出力ノードへ流す。

【００５０】したがって、この発明によれば、内部電源
電圧が変動してもＭＯＳトランジスタのチャネル幅を変
化させることによって第１の出力ノード上の電圧を内部
電源電圧に保持することができる。

【００５１】好ましくは、第１の降圧回路のディジタル
駆動回路は、外部電源電圧を複数のＭＯＳトランジスタ
に対応する複数の電圧に分圧する分圧回路と、内部電源
電圧が所定電圧よりも低下する期間のみ、複数の電圧に
基づいてディジタル活性化信号を生成するディジタル信
号生成回路とから成り、分圧回路は、外部電源電圧のレ
ベルに応じて、活性化されるＭＯＳトランジスタの個数
を段階的に変化させるディジタル活性化信号が生成され
るように外部電源電圧を分圧する。

【００５２】分圧回路は、外部電源電圧をそのレベルに
応じて複数の電圧に分圧する。そして外部電源電圧が基
準電圧より変動すると、その変動したレベルに応じて外
部電源電圧を分圧する。つまり、外部電源電圧が高くな
れば分圧された複数の電圧の各々も高くなり、外部電源
電圧が低くなれば分圧された複数の電圧の各々も低くな
る。

【００５３】そうすると、ディジタル信号生成回路は、
外部電源電圧が基準電圧であるとき、第１の降圧回路が
基準電流値を流すのに必要な個数のＭＯＳトランジスタ
を活性化するディジタル活性化信号を生成する。また、
ディジタル信号生成回路は、外部電源電圧が基準電圧よ
り高いとき、活性化されるＭＯＳトランジスタの個数を
段階的に減少させるディジタル活性化信号を生成する。
さらに、ディジタル信号生成回路は、外部電源電圧が基
準電圧より低いとき、活性化されるＭＯＳトランジスタ
の個数を段階的に増加させるディジタル活性化信号を生
成する。

【００５４】そして、第１の降圧回路は、ディジタル駆
動回路からのディジタル活性化信号に基づいて第１の出
力ノード上の電圧が内部電源電圧に保持される個数のＭ
ＯＳトランジスタを駆動する。

【００５５】したがって、この発明によれば、外部電源
電圧が変動しても第１の出力ノード上の電圧を内部電源
電圧に保持することができる。

【００５６】好ましくは、第１の降圧回路のディジタル
駆動回路は、内部電源電圧を複数のＭＯＳトランジスタ
に対応する複数の電圧に分圧する分圧回路と、内部電源
電圧が所定電圧よりも低下する期間のみ、複数の電圧に
基づいてディジタル活性化信号を生成するディジタル信
号生成回路とから成り、分圧回路は、内部電源電圧のレ
ベルに応じて、活性化されるＭＯＳトランジスタの個数
を段階的に変化させるディジタル活性化信号が生成され
るように内部電源電圧を分圧する。

【００５７】分圧回路は、内部電源電圧をそのレベルに
応じて複数の電圧に分圧する。そして内部電源電圧が基
準電圧より変動すると、その変動したレベルに応じて内
部電源電圧を分圧する。つまり、内部電源電圧が高くな
れば分圧された複数の電圧の各々も高くなり、内部電源
電圧が低くなれば分圧された複数の電圧の各々も低くな
る。

【００５８】そうすると、ディジタル信号生成回路は、
内部電源電圧が基準電圧であるとき、第１の降圧回路が
基準電流値を流すのに必要な個数のＭＯＳトランジスタ
を活性化するディジタル活性化信号を生成する。また、
ディジタル信号生成回路は、内部電源電圧が基準電圧よ
り高いとき、活性化されるＭＯＳトランジスタの個数を
段階的に減少させるディジタル活性化信号を生成する。
さらに、ディジタル信号生成回路は、内部電源電圧が基
準電圧より低いとき、活性化されるＭＯＳトランジスタ
の個数を段階的に増加させるディジタル活性化信号を生
成する。

【００５９】そして、第１の降圧回路は、ディジタル駆
動回路からのディジタル活性化信号に基づいて第１の出
力ノード上の電圧が内部電源電圧に保持される個数のＭ
ＯＳトランジスタを駆動する。

【００６０】したがって、この発明によれば、内部電源
電圧が変動しても第１の出力ノード上の電圧を内部電源
電圧に保持することができる。

【００６１】好ましくは、第１の降圧回路のディジタル
駆動回路に含まれる分圧回路は、第１の入力ノードと接
地端子との間に直列接続された複数の抵抗から成り、デ
ィジタル信号生成回路は、複数の電圧が生成された複数
の抵抗間に対応して設けられた複数のノードと、複数の
ノードに対応して設けられ、複数のノード上の各電圧を
そのレベルに応じて第１の論理または第２の論理の出力
信号に変換する複数のインバータと、複数のインバータ
に対応して設けられ、内部電源電圧が所定電圧よりも低
下する期間のみ第１の論理になる信号と、複数のインバ
ータの各々の出力信号とに基づいてディジタル活性化信
号を生成する複数の論理素子とから成り、複数の論理素
子の各々は、インバータの出力信号が第１の論理である
ときＭＯＳトランジスタを活性化させる信号を生成す
る。

【００６２】分圧回路を構成する複数の抵抗は、外部電
源電圧もしくは内部電源電圧によって電流が流される。
そうすると、複数の電圧は、外部電源電圧もしくは内部
電源電圧を複数の電圧に分圧する。

【００６３】分圧回路は、分圧した複数の電圧を複数の
ノードを介して複数のインバータに入力し、複数のイン
バータは、入力した電圧のレベルに応じてＨレベルまた
はＬレベルの信号に変換する。つまり、インバータは入
力した電圧がしきい値より低いときＨレベルの信号を出
力し、しきい値より高いときＨレベルの信号を出力す
る。複数の論理素子の各々は、内部電源電圧が所定電圧
よりも低下する期間のみＨレベルとなる信号とインバー
タの出力信号とを入力する。そして、複数の論理素子の
各々は、第１の降圧回路を構成するＭＯＳトランジスタ
がＰチャネルＭＯＳトランジスタであるときその２つの
信号の否定的論理積を演算し、第１の降圧回路を構成す
るＭＯＳトランジスタがＮチャネルＭＯＳトランジスタ
であるときその２つの信号の論理積を演算する。

【００６４】したがって、分圧回路によって分圧された
複数の電圧をその変動を反映したディジタル信号に変換
できる。

【００６５】また、内部電源電圧が所定電圧よりも低下
する期間のみ、ＭＯＳトランジスタを活性化するディジ
タル活性化信号を出力できる。

【００６６】好ましくは、第１の降圧回路を構成する分
圧回路は、内部電源電圧が所定電圧よりも低下する期間
のみ活性化され、複数の抵抗と接地端子との間に挿入さ
れたＭＯＳトランジスタをさらに含む。

【００６７】内部電源電圧が所定電圧よりも低下する期
間以外、ＭＯＳトランジスタは非活性化され、第１の出
力ノードから分圧回路の複数の抵抗に流れる電流はＭＯ
Ｓトランジスタで停止する。

【００６８】したがって、第１の降圧回路が駆動されな
いとき、分圧回路における貫流電流を防止できる。

【００６９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。なお、図中同一
または相当部分には同一符号を付してその説明は繰返さ
ない。

【００７０】［実施の形態１］図１を参照して、この発
明による電圧降圧回路１００は、降圧回路５０と、降圧
回路８０とを備える。降圧回路５０は、ディジタル駆動
回路３０と、降圧回路４０とを備える。ディジタル駆動
回路３０は、抵抗１〜４と、ノード６〜８と、インバー
タ９〜１１と、ＮＡＮＤ１２〜１４とを備える。降圧回
路４０は、ＰチャネルＭＯＳトランジスタ１５〜１７か
ら成る。そして、ＰチャネルＭＯＳトランジスタ１５〜
１７は、全て同じチャネル幅を有する。

【００７１】抵抗１〜４はＶＣＣ電源ノードと接地端子
５との間に直列接続される。ノード６は、一方端が抵抗
１と抵抗２との接続点２１に接続される。ノード７は、
一方端が抵抗２と抵抗３との接続点２２に接続される。
ノード８は、一方端が抵抗３と抵抗４との接続点２３に
接続される。インバータ９は、ノード６の他方端に接続
される。インバータ１０は、ノード７の他方端に接続さ
れる。インバータ１１は、ノード８の他方端に接続され
る。ＮＡＮＤ１２は、一方の入力端子にインバータ９の
出力信号を入力し、他方の入力端子に信号ＤＣＥを入力
する。ＮＡＮＤ１３は、一方の入力端子にインバータ１
０の出力信号を入力し、他方の入力端子に信号ＤＣＥを
入力する。ＮＡＮＤ１４は、一方の入力端子にインバー
タ１１の出力信号を入力し、他方の入力端子に信号ＤＣ
Ｅを入力する。信号ＤＣＥは、図２に示すように内部回
路９０が動作して内部電源電圧ＶＣＣＳ１が大きく低下
する期間のみＨレベルになる信号である。

【００７２】抵抗１〜４は、外部電源電圧ＶＣＣを分圧
する。抵抗１は１．２ｋΩの抵抗値を有し、抵抗２は
０．２ｋΩの抵抗値を有し、抵抗３は０．０８ｋΩの抵
抗値を有し、抵抗４は１．１２ｋΩの抵抗値を有する。
そうすると、標準電圧２．５Ｖの外部電源電圧ＶＣＣが
２．２〜２．８Ｖの範囲で変動した場合、接続点２１の
電圧Ｖ２１、接続点２２の電圧Ｖ２２および接続点２３
の電圧Ｖ２３は、表１に示すようになる。すなわち、外
部電源電圧ＶＣＣが標準値２．５Ｖより高くなると、電
圧Ｖ２１，Ｖ２２，Ｖ２３も高くなり、外部電源電圧Ｖ
ＣＣが標準値２．５Ｖより低くなると、電圧Ｖ２１，Ｖ
２２，Ｖ２３も低くなる。

【００７３】

【表１】

【００７４】また、インバータ９〜１１は、全て１．２
５Ｖのしきい値を有する。そして、インバータ９〜１１
は、それぞれ、ノード６〜８上の電圧をしきい値と比較
し、ノード６〜８上の電圧がしきい値より高いときは、
Ｌレベルの出力信号を出力し、ノード６〜８上の電圧が
しきい値より低いときは、Ｈレベルの出力信号を出力す
る。そうすると、外部電源電圧ＶＣＣが２．２〜２．８
Ｖの範囲で変動したとき、インバータ９〜１１は、表１
に示す出力信号を出力する。すなわち、インバータ９
は、外部電源電圧ＶＣＣが２．２〜２．３Ｖのとき、Ｈ
レベルの出力信号を出力し、外部電源電圧ＶＣＣが２．
４〜２．８Ｖのとき、Ｌレベルの出力信号を出力する。
インバータ１０は、外部電源電圧ＶＣＣが２．２〜２．
５Ｖのとき、Ｈレベルの出力信号を出力し、外部電源電
圧ＶＣＣが２．６〜２．８Ｖのとき、Ｌレベルの出力信
号を出力する。インバータ１１は、外部電源電圧ＶＣＣ
が２．２〜２．７Ｖのとき、Ｈレベルの出力信号を出力
し、外部電源電圧ＶＣＣが２．８Ｖのとき、Ｌレベルの
出力信号を出力する。

【００７５】そうすると、信号ＤＣＥがＨレベルである
期間において、ＮＡＮＤ１２〜１４は、表１に示す出力
信号を出力する。すなわち、ＮＡＮＤ１２は、外部電源
電圧ＶＣＣが２．２〜２．３ＶのときＬレベルの出力信
号を出力し、外部電源電圧ＶＣＣが２．４〜２．８Ｖの
ときＨレベルの出力信号を出力する。ＮＡＮＤ１３は、
外部電源電圧ＶＣＣが２．２〜２．５ＶのときＬレベル
の出力信号を出力し、外部電源電圧ＶＣＣが２．６〜
２．８ＶのときＨレベルの出力信号を出力する。ＮＡＮ
Ｄ１４は、外部電源電圧ＶＣＣが２．２〜２．７Ｖのと
きＬレベルの出力信号を出力し、外部電源電圧ＶＣＣが
２．８ＶのときＨレベルの出力信号を出力する。

【００７６】ＮＡＮＤ１２は、降圧回路４０中のＰチャ
ネルＭＯＳトランジスタ１５のゲート端子へ出力信号を
出力し、ＰチャネルＭＯＳトランジスタ１５を活性化／
不活性化する。ＮＡＮＤ１３は、降圧回路４０中のＰチ
ャネルＭＯＳトランジスタ１６のゲート端子へ出力信号
を出力し、ＰチャネルＭＯＳトランジスタ１６を活性化
／不活性化する。ＮＡＮＤ１４は、降圧回路４０中のＰ
チャネルＭＯＳトランジスタ１７のゲート端子へ出力信
号を出力し、ＰチャネルＭＯＳトランジスタ１７を活性
化／不活性化する。

【００７７】そうすると、２．２Ｖ≦外部電源電圧ＶＣ
Ｃ＜２．４Ｖのとき、降圧回路４０を構成する３つのＰ
チャネルＭＯＳトランジスタ１５〜１７が全て活性化さ
れる。また、２．４Ｖ≦外部電源電圧ＶＣＣ＜２．６Ｖ
のとき、降圧回路４０を構成する２つのＰチャネルＭＯ
Ｓトランジスタ１６，１７が活性化され、ＰチャネルＭ
ＯＳトランジスタ１５が不活性化される。さらに、２．
６Ｖ≦外部電源電圧ＶＣＣ≦２．８Ｖのとき、降圧回路
４０を構成するＰチャネルＭＯＳトランジスタ１７のみ
が活性化され、ＰチャネルＭＯＳトランジスタ１５，１
６が不活性化される。

【００７８】つまり、外部電源電圧ＶＣＣが２．４Ｖ≦
外部電源電圧ＶＣＣ＜２．６Ｖの基準電圧であるとき、
２つのＰチャネルＭＯＳトランジスタ１６，１７が活性
化され、外部電源電圧ＶＣＣが２．２Ｖ≦外部電源電圧
ＶＣＣ＜２．４Ｖと基準電圧より低くなると、３つのＰ
チャネルＭＯＳトランジスタ１５〜１７が全て活性化さ
れ、外部電源電圧ＶＣＣが２．６Ｖ≦外部電源電圧ＶＣ
Ｃ≦２．８Ｖと基準電圧より高くなると、１つのＰチャ
ネルＭＯＳトランジスタ１７が活性化される。

【００７９】そうすると、並列接続された３つのＰチャ
ネルＭＯＳトランジスタ１５〜１７のうち、活性化され
るＰチャネルＭＯＳトランジスタの個数が外部電源電圧
ＶＣＣのレベルに応じて変えられる。その結果、ＶＣＣ
電源ノードから電源ノード１８へ供給される電流値が変
化する。つまり、ＰチャネルＭＯＳトランジスタ１５〜
１７は、全て、同じチャネル幅を有するため、活性化時
に１つのＰチャネルＭＯＳトランジスタに流れる電流値
を［Ｉ］とすると、１つのＰチャネルＭＯＳトランジス
タが活性化されると、［Ｉ］の電流値を有する電流が電
源ノード１８に供給され、２つのＰチャネルＭＯＳトラ
ンジスタが活性化されると、２［Ｉ］の電流値を有する
電流が電源ノード１８に供給され、３つのＰチャネルＭ
ＯＳトランジスタが活性化されると、３［Ｉ］の電流値
を有する電流が電源ノード１８に供給される。

【００８０】したがって、ディジタル駆動回路４０は、
外部電源電圧ＶＣＣが基準値であるとき電源ノード１８
上に２．０Ｖの内部電源電圧ＶＣＣＳ１を生成するため
の基準電流を流すように２つのＰチャネルＭＯＳトラン
ジスタ１６，１７を活性化し、外部電源電圧ＶＣＣが基
準値より高くなると、電源ノード１８へ供給される電流
値を基準電流値より減少させるために、ＰチャネルＭＯ
Ｓトランジスタ１７のみを活性化し、外部電源電圧ＶＣ
Ｃが基準値より低くなると、電源ノード１８へ供給され
る電流値を基準電流値より増加させるために３つのＰチ
ャネルＭＯＳトランジスタ１５〜１７を活性化する。こ
れによって、降圧回路４０は、外部電源電圧ＶＣＣを降
圧して電源ノード１８上に内部電源電圧ＶＣＣＳ１を生
成する。また、降圧回路４０は、外部電源電圧ＶＣＣが
変動しても、電源ノード１８上の電圧を２．０Ｖの内部
電源電圧ＶＣＣＳ１に保持することができる。

【００８１】降圧回路５０は、電源ノード１８上に生成
した内部電源電圧ＶＣＣＳ１を内部回路９０へ供給す
る。なお、信号ＤＣＥがＬレベルであるとき、ＮＡＮＤ
１２〜１４は、インバータ９〜１１の出力信号がＨレベ
ルかＬレベルかに拘わらず、必ず、Ｈレベルの信号を出
力するので、ＰチャネルＭＯＳトランジスタ１５〜１７
は、全て、不活性化される。つまり、信号ＤＣＥは、内
部電源電圧ＶＣＣＳ１が大きく低下する期間のみ、降圧
回路５０を駆動する信号である。

【００８２】降圧回路４０を構成するＰチャネルＭＯＳ
トランジスタ１５〜１７は、チャネル幅が可変な１つの
ＰチャネルＭＯＳトランジスタ２０と考えることができ
る。ＰチャネルＭＯＳトランジスタ２０は、ＮＡＮＤ１
２〜１４からの出力信号に基づいて、チャネル幅を
［Ｉ］の電流値を有する電流を流すチャネル幅Ｗ１、２
［Ｉ］の電流値を有する電流を流すチャネル幅Ｗ２、３
［Ｉ］の電流値を有する電流を流すチャネル幅Ｗ３に変
えられる。すなわち、ＰチャネルＭＯＳトランジスタ２
０は、外部電源電圧ＶＣＣが２．４Ｖ≦外部電源電圧Ｖ
ＣＣ＜２．６Ｖの基準電圧であるとき、チャネル幅をＷ
２に設定し、外部電源電圧ＶＣＣが２．２Ｖ≦外部電源
電圧ＶＣＣ＜２．４Ｖと基準電圧より低くなると、チャ
ネル幅をＷ３に設定し、外部電源電圧ＶＣＣが２．６Ｖ
≦外部電源電圧ＶＣＣ≦２．８Ｖと基準電圧より高くな
ると、チャネル幅をＷ１に設定する。これによって、降
圧回路４０は、外部電源電圧ＶＣＣを降圧して電源ノー
ド１８上に内部電源電圧ＶＣＣＳ１を生成する。また、
降圧回路４０は、外部電源電圧ＶＣＣが変動しても、電
源ノード１８上の電圧を２．０Ｖの内部電源電圧ＶＣＣ
Ｓ１に保持することができる。

【００８３】降圧回路５０においては、外部電源電圧Ｖ
ＣＣが２．５Ｖの基準値を中心として２．２〜２．８Ｖ
の範囲で変動したとき、その外部電源電圧ＶＣＣの変動
によってＶＣＣ電源ノードから電源ノード１８へ供給さ
れる電流値が変動するのを防止する必要がある。そのた
めに、活性化されるＰチャネルＭＯＳトランジスタ１５
〜１７の個数を外部電源電圧ＶＣＣのレベルに応じて変
えているが、３つのＰチャネルＭＯＳトランジスタ１５
〜１７を外部電源電圧ＶＣＣのレベルに応じて選択的に
活性化できるようにしているのは、直列接続された抵抗
１〜４によって構成された分圧回路である。つまり、抵
抗１〜４の各々の抵抗値は、外部電源電圧ＶＣＣが基準
電圧の２．５Ｖ、基準電圧より低い２．２〜２．４Ｖ、
および基準電圧より高い２．６〜２．８Ｖと変動したと
き、３つのＰチャネルＭＯＳトランジスタ１５〜１７の
うち、活性化されるＰチャネルＭＯＳトランジスタの個
数を、それぞれ、２個、３個、および１個と段階的に変
化できるように外部電源電圧ＶＣＣを分圧する抵抗値に
設定する必要がある。

【００８４】そこで、本発明においては、ＰチャネルＭ
ＯＳトランジスタ１５〜１７が活性化されたとき、Ｐチ
ャネルＭＯＳトランジスタ１５〜１７のソース・ドレイ
ン電流がソース・ドレイン電圧に比例する領域におい
て、外部電源電圧ＶＣＣが２．２Ｖ，２．５Ｖ，２．８
Ｖのとき同じ動作電流が流れるようにＰチャネルＭＯＳ
トランジスタ１５〜１７の各チャネル幅を決定する。そ
して、決定したチャネル幅に基づいて、外部電源電圧Ｖ
ＣＣが基準電圧の２．５Ｖ、基準電圧より低い２．２〜
２．４Ｖ、および基準電圧より高い２．６〜２．８Ｖと
変動したとき、それぞれ、２個、３個、１個のＰチャネ
ルＭＯＳトランジスタが活性化さるように抵抗１〜４の
各抵抗値を決定する。なお、この方法によって決定され
たＰチャネルＭＯＳトランジスタ１５〜１７の各チャネ
ル幅は等しい。

【００８５】降圧回路８０は、図８に示す降圧回路９１
と同じ構成から成る。そして、降圧回路８０は、電源ノ
ード７８上に生成された内部電源電圧ＶＣＣＳ１を内部
回路９０へ供給する。つまり、電圧降圧回路１００は、
信号ＤＣＥがＨレベルであるとき降圧回路５０を駆動
し、降圧回路５０および降圧回路８０によって内部電源
電圧ＶＣＣＳ１を内部回路９０へ供給する。そして、電
圧降圧回路１００は、信号ＤＣＥがＬレベルのとき降圧
回路５０を駆動せず、降圧回路８０のみによって内部電
源電圧ＶＣＣＳ１を内部回路９０へ供給する。信号ＤＣ
Ｅは、図２に示すように降圧回路８０によって供給され
る内部電源電圧ＶＣＣＳ１が大きく低下する期間のみＨ
レベルとなり、降圧回路５０を駆動するため、電圧降圧
回路１００は、常時、安定した内部電源電圧ＶＣＣＳ１
を内部回路９０へ供給できる。内部回路９０は、メモリ
セルから読出したデータを示すビット線対の電位差を増
幅するセンスアンプを含み、センスアンプによってビッ
ト線対の電位差が増幅されるとき、内部電源電圧ＶＣＣ
Ｓ１が大きく低下する。したがって、信号ＤＣＥとして
はセンスアンプによってビット線対の電位差が増幅され
る期間のみＨレベルとなる信号が典型的である。センス
アンプによる増幅は、ロウアドレスストローブ信号／Ｒ
ＡＳに同期して行なわれるため、信号ＤＣＥをＨレベル
にする期間を予め決定できる。その結果、信号ＤＣＥを
容易に作製できる。

【００８６】なお、電圧降圧回路１００を構成する降圧
回路５０のインバータ９〜１１、ＮＡＮＤ１２〜１４
は、内部電源電圧ＶＣＣＳ１と異なる内部電源電圧ＶＣ
ＣＳ２を動作電源とする。したがって、電圧降圧回路１
００を用いた半導体記憶装置１２０は、図３に示すよう
に、内部回路９０と、電圧降圧回路１００，１１０とを
備える。電圧降圧回路１１０は、図８に示す降圧回路９
１と同じ構成から成り、外部電源電圧ＶＣＣを降圧して
内部電源電圧ＶＣＣＳ２を生成する。そして、電圧降圧
回路１１０は、生成した内部電源電圧ＶＣＣＳ２を、電
圧降圧回路１００に含まれる降圧回路５０のインバータ
９〜１１、ＮＡＮＤ１２〜１４に動作電源として供給す
る。

【００８７】上述したように電圧降圧回路１００の降圧
回路５０は、信号ＤＣＥがＬレベルであるときは駆動さ
れないので、その期間、抵抗１〜４には、接地端子５を
介して貫流電流が流れる。そうすると、駆動されていな
い降圧回路５０において電力が消費される。したがっ
て、低消費の半導体記憶装置を作製するため、本発明に
おいては、好ましくは、図４に示すように降圧回路５０
を降圧回路５１に代えた電圧降圧回路が用いられる。降
圧回路５１は、降圧回路５０のディジタル駆動回路３０
をディジタル駆動回路３１に代えたものである。そし
て、ディジタル駆動回路３１は、ディジタル駆動回路３
０の抵抗４と接地端子５との間にＮチャネルＭＯＳトラ
ンジスタ１９を挿入したものである。ＮチャネルＭＯＳ
トランジスタ１９は、信号ＤＣＥがＨレベルのとき活性
化される。したがって、降圧回路５１は、信号ＤＣＥに
よって駆動される期間のみ、接地端子５を介して貫流電
流が抵抗１〜４に流れる。これによって、低消費化を図
ることができる。

【００８８】実施の形態１によれば、電圧降圧回路１０
０は、内部電源電圧ＶＣＣＳ１を基準電圧ＶＲＥＦと比
較せずに、外部電源電圧ＶＣＣのレベルに応じて活性化
されるＰチャネルＭＯＳトランジスタ１５〜１７の個数
を変えて電源ノード１８上の電圧を内部電源電圧ＶＣＣ
Ｓ１に保持する降圧回路５０，５１を採用するため、内
部電源電圧ＶＣＣＳ１が大きく低下する期間において
も、安定した内部電源電圧ＶＣＣＳ１を供給できる。

【００８９】［実施の形態２］図５を参照して、この発
明の実施の形態２による電圧降圧回路２００は、電圧降
圧回路１００の降圧回路５０を降圧回路５２に代えたも
のである。降圧回路５２は、ディジタル駆動回路３２
と、降圧回路４１とを備える。ディジタル駆動回路３２
は、抵抗１２１〜１２４と、ノード１２５〜１２７と、
インバータ１２８〜１３０と、ＮＡＮＤ１３１〜１３３
とを備える。降圧回路４１は、ＰチャネルＭＯＳトラン
ジスタ１３４〜１３６から成る。

【００９０】ディジタル駆動回路３２は、ディジタル駆
動回路３０の抵抗１〜４、ノード６〜８、インバータ９
〜１１、およびＮＡＮＤ１２〜１４を、それぞれ、抵抗
１２１〜１２４、ノード１２５〜１２７、インバータ１
２８〜１３０、およびＮＡＮＤ１３１〜１３３に代えた
ものであり、接続方法はディジタル駆動回路３０と同じ
である。

【００９１】また、降圧回路５２も、降圧回路５０と同
じように、信号ＤＣＥがＨレベルの期間のみ駆動され
る。

【００９２】抵抗１〜４は、内部電源電圧ＶＣＣＳ1を
分圧する。抵抗１は０．５３ｋΩの抵抗値を有し、抵抗
２は０．０８ｋΩの抵抗値を有し、抵抗３は０．０７ｋ
Ωの抵抗値を有し、抵抗４は１．３２ｋΩの抵抗値を有
する。降圧回路５２においては、内部電源電圧ＶＣＣＳ
１が直列接続された抵抗１２１〜１２４に印加されるた
め、内部電源電圧ＶＣＣＳ１が１．６〜２．０Ｖの範囲
で変動した場合、接続点１３７の電圧Ｖ１３７、接続点
１３８の電圧Ｖ１３８および接続点１３９の電圧Ｖ１３
９は、表２に示すようになる。すなわち、内部電源電圧
ＶＣＣＳ１が標準値１．９Ｖより高くなると、電圧Ｖ１
３７，Ｖ１３８，Ｖ１３９も高くなり、内部電源電圧Ｖ
ＣＣＳ１が標準値１．９Ｖより低くなると、電圧Ｖ１３
７，Ｖ１３８，Ｖ１３９も低くなる。

【００９３】

【表２】

【００９４】また、インバータ１２８〜１３０は、全て
１．２５Ｖのしきい値を有する。そして、インバータ１
２８〜１３０は、それぞれ、ノード１２５〜１２７上の
電圧をしきい値と比較し、ノード１２５〜１２７上の電
圧がしきい値より高いときは、Ｌレベルの出力信号を出
力し、ノード１２５〜１２７上の電圧がしきい値より低
いときは、Ｈレベルの出力信号を出力する。そうする
と、内部電源電圧ＶＣＣＳ１が１．６〜２．０Ｖの範囲
で変動するとき、インバータ１２８〜１３０は、表２に
示す出力信号を出力する。すなわち、インバータ１２８
は、内部電源電圧ＶＣＣＳ１が１．６〜１．７Ｖのと
き、Ｈレベルの出力信号を出力し、内部電源電圧ＶＣＣ
Ｓ１が１．７〜２．０Ｖのとき、Ｌレベルの出力信号を
出力する。インバータ１２９は、内部電源電圧ＶＣＣＳ
１が１．６〜１．８Ｖのとき、Ｈレベルの出力信号を出
力し、内部電源電圧ＶＣＣが１．８〜２．０Ｖのとき、
Ｌレベルの出力信号を出力する。インバータ１３０は、
内部電源電圧ＶＣＣＳ１が１．６〜１．９Ｖのとき、Ｈ
レベルの出力信号を出力し、内部電源電圧ＶＣＣＳ１が
１．９〜２．０Ｖのとき、Ｌレベルの出力信号を出力す
る。

【００９５】そうすると、信号ＤＣＥがＨレベルである
期間において、ＮＡＮＤ１３１〜１３３は、表２に示す
出力信号を出力する。すなわち、ＮＡＮＤ１３１は、内
部電源電圧ＶＣＣＳ１が１．６≦ＶＣＣＳ１＜１．７Ｖ
のとき、Ｌレベルの出力信号を出力し、内部電源電圧Ｖ
ＣＣＳ１が１．７≦ＶＣＣＳ１≦２．０Ｖのとき、Ｈレ
ベルの出力信号を出力する。ＮＡＮＤ１３２は、内部電
源電圧ＶＣＣＳ１が１．６≦ＶＣＣＳ１＜１．８Ｖのと
き、Ｌレベルの出力信号を出力し、内部電源電圧ＶＣＣ
Ｓ１が１．８≦ＶＣＣＳ１≦２．０Ｖのとき、Ｈレベル
の出力信号を出力する。ＮＡＮＤ１３３は、内部電源電
圧ＶＣＣＳ１が１．６≦ＶＣＣＳ１＜１．９Ｖのとき、
Ｌレベルの出力信号を出力し、内部電源電圧ＶＣＣＳ１
が１．９≦ＶＣＣＳ１≦２．０Ｖのとき、Ｈレベルの出
力信号を出力する。

【００９６】ＮＡＮＤ１３１〜１３３によってＰチャネ
ルＭＯＳトランジスタ１３４〜１３６を活性化／不活性
化する方法は、ＮＡＮＤ１２〜１４によってＰチャネル
ＭＯＳトランジスタ１５〜１７を活性化／不活性化する
方法と同じである。

【００９７】そうすると、並列接続された３つのＰチャ
ネルＭＯＳトランジスタ１３４〜１３６のうち、活性化
されるＰチャネルＭＯＳトランジスタの個数が内部電源
電圧ＶＣＣのレベルに応じて変えられる。すなわち、内
部電源電圧ＶＣＣＳ１が１．６≦ＶＣＣＳ１＜１．７Ｖ
のとき、ＰチャネルＭＯＳトランジスタ１３４〜１３６
が活性化される。内部電源電圧ＶＣＣＳ１が１．７≦Ｖ
ＣＣＳ１＜１．８Ｖのとき、ＰチャネルＭＯＳトランジ
スタ１３５，１３６が活性化される。内部電源電圧ＶＣ
ＣＳ１が１．８≦ＶＣＣＳ１＜１．９Ｖのとき、Ｐチャ
ネルＭＯＳトランジスタ１３６のみが活性化される。内
部電源電圧ＶＣＣＳ１が１．９≦ＶＣＣＳ１≦２．０Ｖ
のとき、ＰチャネルＭＯＳトランジスタ１３４〜１３６
が不活性化される。

【００９８】降圧回路５２は、１．９Ｖを中心として
１．８〜２．０Ｖの範囲で内部電源電圧ＶＣＣＳ１を生
成するものである。降圧回路５２においては、電源ノー
ド１８上の内部電源電圧ＶＣＣＳ１が１．９Ｖ以上にな
ると、ＰチャネルＭＯＳトランジスタ１３４〜１３６が
不活性化され、ＶＣＣ電源ノードから電源ノード１８へ
流れる電流値を零にして電源ノード１８上の電圧を低下
させる。そして、電源ノード１８上の内部電源電圧ＶＣ
ＣＳ１が１．９Ｖより下がるとＰチャネルＭＯＳトラン
ジスタ１３６が活性化され、ＶＣＣ電源ノードから電源
ノード１８へ電流が供給されて電源ノード１８上の電圧
が１．９Ｖに保持される。電源ノード１８上の内部電源
電圧ＶＣＣＳ１が１．８Ｖよりさらに下がると、その下
がった内部電源電圧ＶＣＣＳ１のレベルに応じてＰチャ
ネルＭＯＳトランジスタ１３４〜１３６が選択的に活性
化され、ＶＣＣ電源ノードから電源ノード１８へ供給さ
れる電流が増加されて電源ノード１８上の電圧が１．９
Ｖに保持される。

【００９９】降圧回路４１を構成するＰチャネルＭＯＳ
トランジスタ１３４〜１３６は、チャネル幅が可変な１
つのＰチャネルＭＯＳトランジスタ２４と考えることが
できる。ＰチャネルＭＯＳトランジスタ２４は、ＮＡＮ
Ｄ１３１〜１３３からの出力信号に基づいて、チャネル
幅を内部電源電圧ＶＣＣＳ１のレベルに応じて変えられ
る。すなわち、ＰチャネルＭＯＳトランジスタ２４は、
内部電源電圧ＶＣＣＳ１が１．６Ｖ≦ＶＣＣＳ１＜１．
７Ｖと基準電圧より大きく低下したとき、ＰチャネルＭ
ＯＳトランジスタ１３４のチャネル幅Ｗ１３４、Ｐチャ
ネルＭＯＳトランジスタ１３５のチャネル幅Ｗ１３５、
およびＰチャネルＭＯＳトランジスタ１３６のチャネル
幅Ｗ１３６を加えたチャネル幅に設定する。また、Ｐチ
ャネルＭＯＳトランジスタ２４は、内部電源電圧ＶＣＣ
Ｓ１が１．７Ｖ≦ＶＣＣＳ１＜１．８Ｖと基準電圧より
低下したとき、ＰチャネルＭＯＳトランジスタ１３５の
チャネル幅Ｗ１３５とＰチャネルＭＯＳトランジスタ１
３６のチャネル幅Ｗ１３６とを加えたチャネル幅に設定
する。さらに、ＰチャネルＭＯＳトランジスタ２４は、
内部電源電圧ＶＣＣが１．８Ｖ≦ＶＣＣＳ１＜１．９Ｖ
と基準電圧よりわずかに低下したとき、ＰチャネルＭＯ
Ｓトランジスタ１３６のチャネル幅Ｗ１３６と同じチャ
ネル幅に設定する。またさらに、ＰチャネルＭＯＳトラ
ンジスタ２４は、内部電源電圧ＶＣＣＳ１が１．９≦Ｖ
ＣＣＳ１と基準電圧もしくはそれより高くなったとき、
チャネル幅を零に設定する。これによって、降圧回路４
１は、内部電源電圧ＶＣＣＳ１を降圧して電源ノード１
８上に内部電源電圧ＶＣＣＳ１を生成する。また、降圧
回路４１は、内部電源電圧ＶＣＣＳ１が変動しても、電
源ノード１８上の電圧を１．９Ｖの内部電源電圧ＶＣＣ
Ｓ１に保持することができる。

【０１００】降圧回路５２においては、外部電源電圧Ｖ
ＣＣが２．５Ｖの基準値を中心として２．２〜２．８Ｖ
の範囲で変動したとき、その外部電源電圧ＶＣＣの変動
によってＶＣＣ電源ノードから電源ノード１８へ供給さ
れる電流値が変動し、内部電源電圧ＶＣＣＳ１が変動す
るのを防止する必要がある。そのために、活性化される
ＰチャネルＭＯＳトランジスタ１３４〜１３６の個数を
内部電源電圧ＶＣＣＳ１のレベルに応じて変えている
が、３つのＰチャネルＭＯＳトランジスタ１３４〜１３
６を内部電源電圧ＶＣＣＳ１のレベルに応じて選択的に
活性化できるようにしているのは、直列接続された抵抗
１２１〜１２４によって構成された分圧回路である。つ
まり、抵抗１２１〜１２４の各々の抵抗値は、内部電源
電圧ＶＣＣＳ１が１．６Ｖ≦ＶＣＣＳ１＜１．７Ｖのと
きＰチャネルＭＯＳトランジスタ１３４〜１３６が活性
化され、内部電源電圧ＶＣＣＳ１が１．７Ｖ≦ＶＣＣＳ
１＜１．８ＶのときＰチャネルＭＯＳトランジスタ１３
５，１３６が活性化され、内部電源電圧ＶＣＣＳ１が
１．８Ｖ≦ＶＣＣＳ１＜１．９ＶのときＰチャネルＭＯ
Ｓトランジスタ１３６が活性化され、内部電源電圧ＶＣ
ＣＳ１が１．９Ｖ≦ＶＣＣＳ１≦２．０ＶのときＰチャ
ネルＭＯＳトランジスタ１３４〜１３６が不活性化され
るように内部電源電圧ＶＣＣＳ１を分圧する抵抗値に設
定される。

【０１０１】また、ＰチャネルＭＯＳトランジスタ１３
４のチャネル幅Ｗ１３４は、次のように決定される。内
部回路９０における内部電源電圧ＶＣＣＳ１の変動が降
圧回路５２に伝達されるまでの遅延時間をｔｄｅｔ、初
期の内部電源電圧ＶＣＣＳ１を１．９Ｖとすると、ＶＣ
Ｃ電源ノードＶＣＣから電源ノード１８へ供給される電
流値が零になっても内部電源電圧ＶＣＣＳ１が２．０Ｖ
を超えないようにするためには、Ｉ（Ｗ１３４）＝０．
１Ｖ×Ｃｄｅｃ／ｔｄｅｔにする必要がある。ただし、
Ｃｄｅｃは、電源ノード１８と接地端子５間の容量であ
る。したがって、外部電源電圧ＶＣＣが上限の２．８Ｖ
であるとき、すなわち、ソース・ドレイン間の電圧が
２．８Ｖ−２．０Ｖ＝０．８Ｖのときのソース・ドレイ
ン間の電流値と遅延時間ｔｄｅｔとからＰチャネルＭＯ
Ｓトランジスタ１３４のチャネル幅Ｗ１３４を決定す
る。

【０１０２】また、ＰチャネルＭＯＳトランジスタ１３
５のチャネル幅Ｗ１３５は、ＶＣＣ電源ノードから電源
ノード１８へ流される動作電流が最大値になるように、
外部電源電圧ＶＣＣが下限の２．２Ｖであるとき、すな
わち、ソース・ドレイン間の電圧が２．２Ｖ−２．０Ｖ
＝０．２Ｖのときのソース・ドレイン電流と最大電流値
の見積もりから決定される。

【０１０３】さらに、ＰチャネルＭＯＳトランジスタ１
３６のチャネル幅Ｗ１３６は、スタート時の内部電源電
圧ＶＣＣＳ１の立上がり速度をどの程度に設定するかに
よって決定される。内部電源電圧ＶＣＣＳ１の立上がり
速度を２倍に設定するときは、ＰチャネルＭＯＳトラン
ジスタ１３６のチャネル幅Ｗ１３６は、ＰチャネルＭＯ
Ｓトランジスタ１３５のチャネル幅Ｗ１３５と同じに設
定される。

【０１０４】そして、上述した方法によって決定された
チャネル幅Ｗ１３４，Ｗ１３５，Ｗ１３６は、３つのＭ
ＯＳトランジスタの全体のチャネル幅をＷとすると、
１．６Ｖ≦ＶＣＣＳ１＜１．７Ｖのとき、Ｗ：大、１．
７Ｖ≦ＶＣＣＳ１＜１．８Ｖのとき、Ｗ：中、１．８Ｖ
≦ＶＣＣＳ１＜１．９Ｖのとき、Ｗ：小の関係を満た
す。

【０１０５】電圧降圧回路２００においても、図６に示
すように、降圧回路５２に代えて降圧回路５３が使用さ
れる。降圧回路５３は、降圧回路５２のディジタル駆動
回路３２をディジタル駆動回路３３に代えたものであ
る。そして、ディジタル駆動回路３３は、ディジタル駆
動回路３２の抵抗１２４と接地端子５との間にＮチャネ
ルＭＯＳトランジスタ１９を挿入したものである。Ｎチ
ャネルＭＯＳトランジスタ１９は、信号ＤＣＥがＨレベ
ルのとき活性化される。したがって、降圧回路５３は、
信号ＤＣＥによって駆動される期間のみ、接地端子５を
介して貫流電流が抵抗１２１〜１２４に流れる。これに
よって、低消費化を図ることができる。

【０１０６】実施の形態２によれば、電圧降圧回路２０
０は、内部電源電圧ＶＣＣＳ１を基準電圧ＶＲＥＦと比
較せずに、内部電源電圧ＶＣＣＳ１のレベルに応じて活
性化されるＰチャネルＭＯＳトランジスタ１３４〜１３
６の個数を変えて電源ノード１８上の電圧を内部電源電
圧ＶＣＣＳ１に保持する降圧回路５２，５３を採用する
ため、内部電源電圧ＶＣＣＳ１が大きく低下する期間に
おいても、安定した内部電源電圧ＶＣＣＳ１を供給でき
る。

【０１０７】なお、本発明においては、降圧回路を構成
するＭＯＳトランジスタは、ＰチャネルＭＯＳトランジ
スタに限らず、ＮチャネルＭＯＳトランジスタであって
もよい。その場合、ディジタル駆動回路３０，３１，３
２，３３を構成するＮＡＮＤ１２〜１４，１３１〜１３
３の代わりにＡＮＤ素子が用いられる。

【０１０８】また、外部電源電圧ＶＣＣまたは内部電源
電圧ＶＣＣＳ１を分圧する電圧の数、それに対応するＰ
チャネルＭＯＳトランジスタの個数は３個に限らず、２
個または４個であってもよいし、それ以上であってもよ
い。

【０１０９】その他については、実施の形態１における
説明と同じである。今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した実施の形態の説明
ではなくて特許請求の範囲によって示され、特許請求の
範囲と均等の意味および範囲内でのすべての変更が含ま
れることが意図される。

【０１１０】

【発明の効果】本発明によれば、内部電源電圧が大きく
低下する期間のみ、内部電源電圧を基準電圧と比較せず
に、外部電源電圧もしくは内部電源電圧を分圧した複数
の電圧のレベルに応じて並列接続された複数のＭＯＳト
ランジスタを選択的に活性化し、降圧回路における動作
電流を制御して外部電源電圧を内部電源電圧に降圧する
ので、内部電源電圧が大きく低下する期間においても安
定した内部電源電圧を供給できる。

【図面の簡単な説明】

【図１】 実施の形態１による電圧降圧回路の回路図で
ある。

【図２】 従来の降圧回路における制御電圧および内部
電源電圧と、図１の降圧回路の動作タイミングとを示す
タイミングチャート図である。

【図３】 図１に示す電圧降圧回路を用いた半導体記憶
装置の概略ブロック図である。

【図４】 図１の電圧降圧回路に用いる他の降圧回路の
回路図である。

【図５】 実施の形態２による電圧降圧回路の回路図で
ある。

【図６】 図５の電圧降圧回路に用いる他の降圧回路の
回路図である。

【図７】 従来のＤＲＡＭの全体構成を示す概略ブロッ
ク図である。

【図８】 従来の電圧降圧回路の回路図である。

【図９】 従来の降圧回路における制御電圧および内部
電源電圧のタイミングチャート図である。

【図１０】 従来の電圧降圧回路の他の回路図である。

【符号の説明】

１〜４，１２１〜１２４ 抵抗、５ 接地端子、６〜
８，７５，１２５〜１２７ ノード、９〜１１，１２８
〜１３０ インバータ、１２〜１４，１３１〜１３３
ＮＡＮＤ、１５〜１７，２０，２４，７１，７２，７
７，８３，８４，１３４〜１３６ ＰチャネルＭＯＳト
ランジスタ、１８，７８ 電源ノード、１９，７３，７
４ ＮチャネルＭＯＳトランジスタ、２１〜２３，１３
７〜１３９接続点、３０，３１，３２，３３ ディジタ
ル制御回路、４０，４１，５０，５１，５２，５３，８
０ 降圧回路、７０ 比較回路、７６ 定電流源回路、
８２バッファ、９０ 内部回路、９１，１００，１１
０，２００ 電圧降圧回路、９２ 外部電源使用回路、
１２０ 半導体記憶装置、１４０ ＤＲＡＭ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１の入力ノード上の外部電源電圧を降
   圧して第１の出力ノードに内部電源電圧を生成する第１
   の降圧回路と、第２の入力ノード上の前記外部電源電圧
   を降圧して第２の出力ノードに前記内部電源電圧を生成
   する第２の降圧回路とを備え、前記第１の出力ノードま
   たは前記第２の出力ノードに生成される前記内部電源電
   圧で内部回路を動作させる電圧降圧回路であって、 前記第１の降圧回路は、 前記第１の入力ノードから前記第１の出力ノードへ動作
   電流を流すことによって前記外部電源電圧を降圧して前
   記第１の出力ノードに前記内部電源電圧を生成する第１
   の降圧手段と、 前記内部電源電圧が所定電圧よりも低下する期間のみ、
   前記外部電源電圧または前記内部電源電圧のレベルに応
   じて前記動作電流を段階的に変動させて前記第１の出力
   ノード上の電圧を前記内部電源電圧に保持するように前
   記第１の降圧手段を駆動するディジタル駆動手段とを含
   み、 前記第２の降圧回路は、 前記第２の出力ノード上の前記内部電源電圧を内部基準
   電圧と比較した結果を作動増幅して出力する比較手段
   と、 前記比較手段の出力を受けて、前記外部電源電圧を降圧
   して前記第２の出力ノード上に前記内部電源電圧を生成
   する第２の降圧手段とを含む電圧降圧回路。
2. 【請求項２】 前記第１の降圧手段は、チャネル幅が可
   変であるＭＯＳトランジスタから成り、 前記ディジタル駆動手段は、 前記外部電源電圧もしくは前記内部電源電圧のレベルに
   応じて、前記ＭＯＳトランジスタのチャネル幅を段階的
   に変化させるように前記第１の降圧手段を駆動する、請
   求項１に記載の電圧降圧回路。
3. 【請求項３】 前記第１の降圧手段は、前記第１の入力
   ノードと前記第１の出力ノードとの間に並列接続された
   同じチャネル幅を有する複数のＭＯＳトランジスタから
   成り、 前記ディジタル駆動手段は、 前記外部電源電圧のレベルに応じて、前記複数のＭＯＳ
   トランジスタのうち活性化されるＭＯＳトランジスタの
   個数を段階的に変化させるように前記第１の降圧手段を
   駆動する、請求項１に記載の電圧降圧回路。
4. 【請求項４】 前記第１の降圧手段は、前記第１の入力
   ノードと前記第１の出力ノードとの間に並列接続された
   複数のＭＯＳトランジスタから成り、 前記ディジタル駆動手段は、 前記内部電源電圧のレベルに応じて、前記複数のＭＯＳ
   トランジスタのうち活性化されるＭＯＳトランジスタの
   個数を段階的に変化させるように前記第１の降圧手段を
   駆動する、請求項１に記載の電圧降圧回路。
5. 【請求項５】 前記ディジタル駆動手段は、 前記外部電源電圧を前記複数のＭＯＳトランジスタに対
   応する複数の電圧に分圧する分圧手段と、 前記内部電源電圧が所定電圧よりも低下する期間のみ、
   前記複数の電圧に基づいてディジタル活性化信号を生成
   するディジタル信号生成手段とから成り、 前記分圧手段は、 前記外部電源電圧のレベルに応じて、活性化されるＭＯ
   Ｓトランジスタの個数を段階的に変化させるディジタル
   活性化信号が生成されるように前記外部電源電圧を分圧
   する、請求項３に記載の電圧降圧回路。
6. 【請求項６】 前記ディジタル駆動手段は、 前記内部電源電圧を前記複数のＭＯＳトランジスタに対
   応する複数の電圧に分圧する分圧手段と、 前記内部電源電圧が所定電圧よりも低下する期間のみ、
   前記複数の電圧に基づいて前記複数のＭＯＳトランジス
   タを選択的に活性化するディジタル活性化信号を生成す
   るディジタル信号生成手段とから成り、 前記分圧手段は、 前記内部電源電圧のレベルに応じて、活性化されるＭＯ
   Ｓトランジスタの個数を段階的に変化させるディジタル
   活性化信号が生成されるように前記内部電源電圧を分圧
   する、請求項４に記載の電圧降圧回路。
7. 【請求項７】 前記分圧手段は、前記第１の入力ノード
   と接地端子との間に直列接続された複数の抵抗から成
   り、 前記ディジタル信号生成手段は、 前記複数の電圧が生成された複数の抵抗間に対応して設
   けられた複数のノードと、 前記複数のノードに対応して設けられ、前記複数のノー
   ド上の各電圧をそのレベルに応じて第１の論理または第
   ２の論理の出力信号に変換する複数のインバータと、 前記複数のインバータに対応して設けられ、前記内部電
   源電圧が所定電圧よりも低下する期間のみ第１の論理に
   なる信号と、前記複数のインバータの各々の出力信号と
   に基づいて前記ディジタル活性化信号を生成する複数の
   論理素子とから成り、 前記複数の論理素子の各々は、前記出力信号が第１の論
   理であるとき前記ＭＯＳトランジスタを活性化させる信
   号を生成する、請求項５または請求項６に記載の電圧降
   圧回路。
8. 【請求項８】 前記分圧手段は、前記第内部電源電圧が
   所定電圧よりも低下する期間のみ活性化され、前記複数
   の抵抗と前記接地端子との間に挿入されたＭＯＳトラン
   ジスタをさらに含む、請求項７に記載の電圧降圧回路。