JP2002006777A - 発光装置及びそれを用いた電気器具 - Google Patents

Abstract

(57)【要約】 【課題】 鮮明な多階調カラー表示の可能な発光装置及
びそれを具備する電気器具を提供する。 【解決手段】 画素１０４に設けられたＥＬ素子１０９
の発光、非発光を時間で制御する時分割駆動方式により
階調表示を行い、電流制御用ＴＦＴ１０８の特性バラツ
キによる影響を防ぐ。また、基板上に形成されるＴＦＴ
自体も各回路又は素子が必要とする性能に併せて最適な
構造のＴＦＴを配置することで、信頼性の高いアクティ
ブマトリクス型発光装置を実現することができる。この
ようなアクティブマトリクス型発光装置を表示ディスプ
レイとして具備することで、画像品質が良く、信頼性の
高い高性能な電気器具を生産することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は発光素子（ＥＬ（El
ectro Luminescence）素子も含む）を基板上に作り込ん
で形成された発光装置（自発光装置、ＥＬ表示装置とも
いう）及びその発光装置を表示ディスプレイ（表示部）
として有する電気器具に関する。なお、ここでいう発光
素子は、ＯＬＥＤ(Organic Light emitting Device)と
もよばれている。

【０００２】また、発光素子は、ＥＬ（Electro Lumine
scence：電場を加えることで発生するルミネッセンス）
が得られるＥＬ材料を含む層（以下、ＥＬ層と記す）
と、陽極と、陰極とを有する。ＥＬ材料におけるルミネ
ッセンスには、一重項励起状態から基底状態に戻る際の
発光（蛍光）と三重項励起状態から基底状態に戻る際の
発光（リン光）とがある。本発明の発光装置には、どち
らのＥＬ材料を有する発光素子を用いることも可能であ
る。

【０００３】

【従来の技術】近年、基板上にＴＦＴを形成する技術が
大幅に進歩し、アクティブマトリクス型表示装置への応
用開発が進められている。特に、ポリシリコン膜を用い
たＴＦＴは、従来のアモルファスシリコン膜を用いたＴ
ＦＴよりも電界効果移動度（モビリティともいう）が高
いので、高速動作が可能である。

【０００４】アクティブマトリクス型発光装置の画素構
造は図３に示すようなものが一般的である。図３におい
て、３０１はスイッチング素子として機能するＴＦＴ
（以下、スイッチング用ＴＦＴという）、３０２はＥＬ
素子３０３に供給する電流を制御するための素子（電流
制御素子）として機能するＴＦＴ（以下、電流制御用Ｔ
ＦＴという）、３０４はコンデンサ（保持容量）であ
る。スイッチング用ＴＦＴ３０１はゲート配線３０５及
びソース配線（データ線）３０６に接続されている。ま
た、電流制御用ＴＦＴ３０２のドレイン領域はＥＬ素子
３０３に、ソース領域は電源供給線３０７に接続されて
いる。

【０００５】ゲート配線３０５が選択されるとスイッチ
ング用ＴＦＴ３０１のゲートが開き、ソース配線３０６
のデータ信号がコンデンサ３０４に蓄積され、電流制御
用ＴＦＴ３０２のゲートが開く。そして、スイッチング
用ＴＦＴ３０１のゲートが閉じた後、コンデンサ３０４
に蓄積された電荷によって電流制御用ＴＦＴ３０２のゲ
ートは開いたままとなり、その間、ＥＬ素子３０３が発
光する。このＥＬ素子３０３の発光量は流れる電流量で
変化する。

【０００６】つまり、アナログ駆動の階調表示におい
て、ソース配線３０６から入力されるデータ信号によっ
て電流制御用ＴＦＴ３０２のゲートに流れる電流量が制
御され、ＥＬ素子の発光量が変化するのである。

【０００７】図４（Ａ）は電流制御用ＴＦＴのトランジ
スタ特性を示すグラフであり、４０１はＩｄ−Ｖｇ特性
（又はＩｄ−Ｖｇ曲線）と呼ばれている。ここでＩｄは
ドレイン電流であり、Ｖｇはゲート電圧である。このグ
ラフにより任意のゲート電圧に対して流れる電流量を知
ることができる。

【０００８】通常、ＥＬ素子を駆動するにあたって、上
記Ｉｄ−Ｖｇ特性の点線４０２で示した領域を用いる。
４０２で囲んだ領域の拡大図を図４（Ｂ）に示す。

【０００９】図４（Ｂ）において、斜線で示す領域はサ
ブスレッショルド領域と呼ばれている。実際にはしきい
値電圧（Ｖｔｈ）近傍又はそれ以下のゲート電圧である
領域を指し、この領域ではゲート電圧の変化に対して指
数関数的にドレイン電流が変化する。この領域を使って
ゲート電圧による電流制御を行う。

【００１０】図３におけるスイッチング用ＴＦＴ３０１
が開いて画素内に入力されたデータ信号は、まずコンデ
ンサ３０４に蓄積され、その信号がそのまま電流制御用
ＴＦＴ３０２のゲート電圧となる。このとき、図４
（Ａ）に示したＩｄ−Ｖｇ特性に従ってゲート電圧に対
してドレイン電流が１対１で決まる。即ち、データ信号
に対応して所定の電流がＥＬ素子３０３を流れ、その電
流量に対応した発光量で前記ＥＬ素子３０３が発光す
る。

【００１１】以上のように、入力される信号によってＥ
Ｌ素子の発光量が制御され、その発光量の制御によって
階調表示がなされる。この方式はいわゆるアナログ階調
と呼ばれる方式であり、信号の振幅の変化で階調表示が
行われる。

【００１２】しかしながら、上記アナログ階調方式はＴ
ＦＴの特性バラツキに非常に弱いという欠点がある。例
えばスイッチング用ＴＦＴのＩｄ−Ｖｇ特性が同じ階調
を表示する隣接画素のスイッチング用ＴＦＴと異なる場
合（全体的にプラス又はマイナス側へシフトした場合）
を想定する。

【００１３】その場合、各スイッチング用ＴＦＴのドレ
イン電流はバラツキの程度にもよるが異なるものとな
り、各画素の電流制御用ＴＦＴには異なるゲート電圧が
かかることになる。即ち、各ＥＬ素子に対して異なる電
流が流れ、結果として異なる発光量となり、同じ階調表
示を行えなくなる。

【００１４】また、仮に各画素の電流制御用ＴＦＴに等
しいゲート電圧がかかったとしても、電流制御用ＴＦＴ
のＩｄ−Ｖｇ特性にバラツキがあれば、同じドレイン電
流を出力することはできない。さらに、図４（Ａ）から
も明らかなようにゲート電圧の変化に対して指数関数的
にドレイン電流が変化するような領域を使っているた
め、Ｉｄ−Ｖｇ特性が僅かでもずれれば、等しいゲート
電圧がかかっても出力される電流量は大きく異なるとい
った事態が生じうる。こうなってしまうとＥＬ素子の発
光量が隣接画素で大きく異なってしまう。

【００１５】実際には、スイッチング用ＴＦＴと電流制
御用ＴＦＴとの、両者のバラツキの相乗効果となるので
条件的にはさらに厳しい。このように、アナログ階調方
式はＴＦＴの特性バラツキに対して極めて敏感であり、
その点が従来のアクティブマトリクス型発光装置の多色
カラー化における障害となっている。

【００１６】

【発明が解決しようとする課題】本発明は上記問題点を
鑑みてなされたものであり、鮮明な多階調カラー表示の
可能なアクティブマトリクス型発光装置を提供すること
を課題とする。そして、そのようなアクティブマトリク
ス型発光装置を表示部として具備する高性能な電気器具
を提供することを課題とする。

【００１７】

【課題を解決するための手段】本出願人は、ＴＦＴ特性
のバラツキの影響を受けにくい画素構造とするために
は、電流制御によってＥＬ素子の発光量を制御する従来
のアナログ駆動の階調方式よりも、電流制御用ＴＦＴを
単に電流供給用のスイッチング素子として用いたデジタ
ル駆動の階調方式の方が良いと考えた。

【００１８】そこで、アクティブマトリクス型発光装置
においてデジタル駆動で、時間分割方式の階調表示（以
下、時分割階調という）を行うことを考えた。

【００１９】さらに、ソース駆動回路にビデオ信号を入
力する際、ビデオ線を分割して、一度に複数のデータを
入力することで、パネル表示の高速化を実現した。な
お、ここでいうビデオ信号は、本明細書中のソース駆動
回路に入力されるデータ信号のことである。

【００２０】図５に時分割階調表示を行う際の書込期間
と表示期間の駆動タイミング全体を示す。ここでは６ビ
ットデジタル駆動方式により６４階調表示を行う場合に
ついて説明する。なお、書込期間とは、１フレームを構
成する全ての画素に信号が書き込まれるのに要する時間
であり、表示期間とは、書込に対して画素表示が行われ
る期間を示している。

【００２１】書込期間ではＥＬ駆動電源を切り（全画素
消灯）、画素内のＥＬ素子に電圧がかからない状態にす
る。また、表示期間ではＥＬ駆動電源を入れ、画素内の
ＥＬ素子に電圧がかかる状態にしてある。このとき画素
が点灯するデータ信号が入力されると画素は点灯する。

【００２２】表示領域の画像が完全に表示される期間を
１フレームと呼ぶ。通常のＥＬディスプレイでは発振周
波数は６０Ｈｚであり、図５（ａ）に示すように１秒間
には、６０フレーム存在することになる。例えば４番目
の１フレームにおいて６ビットデジタル階調（６４階
調）表示を行う場合、１フレームを１６分割して書込期
間と表示期間の比率を６：１０に決めると図５（ｂ）に
示すように書込期間（≒６．２４ｍｓｅｃ）に６回の書
込ができる。なお、この６回の書込を書き込む順に書込
１から書込６とする。また、書込期間（書込１から書込
６）に対応する表示期間をそれぞれ表示１から表示６と
する。

【００２３】また、表示期間については、表示１：表示
２：表示３：表示４：表示５：表示６＝１：１／２：１
／４：１／８：１／１６：１／３２となるように設定す
る。

【００２４】図５（ｃ）は、１フレーム中で６回の書込
（書込１から書込６）を行う際、各表示期間が、それぞ
れの書込に対して上記の比になる様子を示したものであ
る。ここで、図５（ｃ）の下部に示されている数値は、
書込期間と表示期間の長さの関係を示すものである。

【００２５】具体的には、書込１における表示期間（表
示１）は、書込期間を６３としたときに３２０に値する
ことを示している。さらに、各書込期間が６３であるの
に対して、表示２は表示期間が１６０、表示３は表示期
間が８０、表示４は表示期間が４０、表示５は表示期間
が２０、表示６は表示期間が１０にそれぞれ値すること
を示している。

【００２６】１書込期間（書込）と１表示期間（表示）
をあわせて１フィールドという。つまり、図５（ｃ）に
は、書込期間が全て一定で表示期間の異なる６つのフィ
ールドが存在することになる。ここで１フレームを完成
させるためにはじめに表示される１つ目のフィールドを
フィールド１（Ｆ１）と呼び、以下表示される順に２つ
目のフィールドから６つ目のフィールドまでをフィール
ド２（Ｆ２）〜フィールド６（Ｆ６）と呼ぶ。但し、フ
ィールド１からフィールド６を出現させる順序はどのよ
うにしても良い。この表示期間の組み合わせで６４階調
のうち所望の階調表示を行うことができる。

【００２７】また、実際のタイミングは、図５（ｄ）に
示すように表示期間の異なる６つのフィールドを分散さ
せた組み合わせにする。

【００２８】図５（ｄ）においては、表示１の期間、所
定の画素を点灯させるとすると次に、書込５に入り、全
画素にデータ信号を入力したら表示５に入る。つぎに書
込４で全画素にデータ信号を入力したら表示４に入る。
このようにして、書込２、書込３、書込６においても同
様にそれぞれのフィールドで表示所定の画素を点灯させ
る。

【００２９】図５（ｅ）は、図５（ｄ）に示された６つ
のフィールドのフィールド５においてゲート回路から入
力されるデータ信号によってあるゲート配線が選択され
るというデータが書き込まれる期間（書込５）と、選択
されたゲート配線にソース配線からの信号が入力されて
画素が表示される表示期間（表示５）を示したものであ
る。

【００３０】図５は、ＶＧＡ（６４０×４８０）のパネ
ル表示をもとにしているため、ゲート配線は４８０本で
あり、さらに何本かのダミーを含むゲート配線全てを選
択する期間が、図５（ｅ）の書込期間である。

【００３１】書込期間においてソース配線から入力され
る信号をドットデータという。１ゲート選択期間にソー
ス駆動回路から入力されるドットデータは、図５（ｆ）
に示す期間でサンプリングされる。これは、図５（ｅ）
に示す書込期間に選択されるゲートのデータが書き込ま
れると同時にソース配線から入力された信号が書き込ま
れていることを示している。なお、データが一度にサン
プリングされる期間は、４０ｎｓｅｃ．である。

【００３２】なお、ソース駆動回路から入力されるドッ
トデータは、図５（ｆ）に示すように１６個ずつ４０ｎ
ｓｅｃ．ごとに同時に入力される。

【００３３】さらに、１ゲート選択期間に選択されるド
ットデータは、全てのデータサンプリングがなされるま
で、図６に示すソース駆動回路内のラッチ１（６００
１）にそれぞれ保持され、全てのサンプリングが終了し
た後にラッチ線６００３からラッチデータが入力され
て、全てのデータが一斉にラッチ２（６００２）に移動
する。なお、シフトレジスタ６００４は、クロック線６
００５からのクロックパルスによりビデオ線６００６か
ら入力されるビデオ信号を選択している。

【００３４】図５（ｆ）中にサンプリング期間の他に設
けられているラインデータラッチ期間とは、ラッチ１
（６００１）からラッチ２（６００２）にデータを移動
させる際にラッチ信号が入力され、データが移動する期
間のことをいう。

【００３５】本発明におけるアクティブマトリクス型発
光装置の画素構造を図７に示す。図７において、７０１
はスイッチング素子として機能するＴＦＴ（以下、スイ
ッチング用ＴＦＴまたは、画素スイッチＴＦＴとい
う）、７０２はＥＬ素子７０３に供給する電流を制御す
るための素子（電流制御素子）として機能するＴＦＴ
（以下、電流制御用ＴＦＴまたはＥＬ駆動ＴＦＴとい
う）、７０４はコンデンサ（保持容量または、補助容量
という）である。スイッチング用ＴＦＴ７０１はゲート
配線７０５及びソース配線（データ線）７０６に接続さ
れている。また、電流制御用ＴＦＴ７０２のドレイン領
域はＥＬ素子７０３に、ソース領域は電源供給線（また
は、電流供給線という）７０７に接続されている。

【００３６】ゲート配線７０５が選択されるとスイッチ
ング用ＴＦＴ７０１のゲートが開き、ソース配線７０６
のデータ信号がコンデンサ７０４に蓄積され、電流制御
用ＴＦＴ７０２のゲートが開く。そして、スイッチング
用ＴＦＴ７０１のゲートが閉じた後、コンデンサ７０４
に蓄積された電荷によって電流制御用ＴＦＴ７０２のゲ
ートは開いたままとなり、その間、ＥＬ素子７０３が発
光する。このＥＬ素子７０３の発光量は流れる電流量で
変化する。

【００３７】つまり、デジタル駆動の階調表示におい
て、ソース配線７０６から入力されるデータ信号によっ
て電流制御用ＴＦＴ７０２のゲートが開または閉にな
り、ＥＬ駆動電源が入ると電流が流れ、ＥＬ素子が発光
するのである。

【００３８】画素の電流制御用ＴＦＴの機能は、表示期
間に当該画素を点灯（表示）させるか消灯（非表示）さ
せるかを制御することである。表示期間と書込期間の切
り替えは、右のパネル外の電源がＦＰＣ端子を通して行
う。

【００３９】また、パネル外に取り付けられた電源（図
７の７２の７０９）は、書込期間と表示期間を切り替え
るためのスイッチ機能を果たしている。書込期間では、
この電源を切った状態（電圧を加えない状態）で、各画
素にデータ信号を入力していく。

【００４０】そして、全ての画素にデータが入力されて
書込期間が終了したら、電源（図７の７２の７０９）を
入れ、一斉に表示を行う。この期間が表示期間となる。
ＥＬ素子が発光し画素を点灯させる期間は６つのフィー
ルドのうち表示1〜表示６までのいずれかの期間であ
る。

【００４１】６つのフィールドが出現したら１フレーム
を終えたことになる。このとき、表示期間の積算によっ
てその画素の階調が制御される。例えば、表示１と表示
２を選択した場合には全灯を１００％としたうちの７６
％の輝度が表現でき、表示３と表示５を選択した場合に
は１６％の輝度が表現できる。

【００４２】なお、以上は６４階調の場合について説明
したが、他の階調表示を行うことも可能である。

【００４３】仮にＮビット（Ｎは２以上の整数）の階調
（２ⁿ階調）の表示を行う場合には、図８に示すよう
に、まず１フレームをＮビットの階調に対応させてＮ枚
のフィールド（Ｆ１、Ｆ２、Ｆ３…Ｆ(n-1)、Ｆ(n)と表
す）に分割する。階調が多くなるにつれて１フレームの
分割数も増え、駆動回路を高い周波数で駆動しなければ
ならない。

【００４４】さらに、これらＮ枚の各フィールドは書込
期間（Ｔa）及び表示期間（Ｔs）に分離される。

【００４５】そして、Ｎ枚の各フィールドの表示期間
（但し、Ｆ１、Ｆ２、Ｆ３…Ｆ(n-1)、Ｆ(n)に対応する
表示期間を各々Ｔs１、Ｔs２、Ｔs３…Ｔs(n-1)、Ｔs
(n)と表す）をＴs１：Ｔs２：Ｔs３：…：Ｔs(n-1)：Ｔ
s(n)＝２⁰：２^-1：２^-2：…：２ ^-(n-2)：２^-(n-1)とな
るように処理する。

【００４６】この状態で、任意の１フィールドでは順次
画素が選択され（厳密には各画素のスイッチング用ＴＦ
Ｔが選択され）、電流制御用ＴＦＴのゲート電極に所定
のゲート電圧（データ信号に対応する）が加わる。この
とき、電流制御用ＴＦＴが導通状態になるようなデータ
信号が入力された画素のＥＬ素子は、書込期間終了後、
電源が入力されるとそのフィールドに割り当てられた表
示期間だけ画素が点灯する。

【００４７】この動作をＮ枚のフィールド全てにおいて
繰り返し、その表示期間の積算によって１フレームにお
ける各画素の階調が制御される。従って、任意の１画素
に注目すると、その画素が各フィールドでどれだけの期
間点灯したか（どれだけの表示期間を経由したか）によ
って、その１画素の階調が制御される。

【００４８】以上のように、アクティブマトリクス型発
光装置にデジタル駆動の時分割階調方式を用いること
で、アナログ駆動の階調表示において問題であったＴＦ
Ｔ特性の影響を受けずに階調表示を行うことが可能とな
る点が本発明の特徴であるが、本発明では、さらに、画
素部の各画素には、ＴＦＴの特性のバラツキを抑えるた
めに保持容量が形成されているが、この保持容量の配置
を工夫することによって、画素の開口率の向上を図って
いる。

【００４９】

【発明の実施の形態】図１は、本実施例のアクティブマ
トリクス型液晶表示装置の概略ブロック図である。図１
のアクティブマトリクス型発光装置は、基板上に形成さ
れたＴＦＴによって画素部１０１、画素部の周辺に配置
されたデータ信号側駆動回路１０２、ゲート信号側駆動
回路１０３が形成される。また、１１３は時分割階調デ
ータ信号発生回路（ＳＰＣ；Serial-to-Parallel Conve
rsion Circuit）である。

【００５０】データ信号側駆動回路１０２は、シフトレ
ジスタ１０２ａ、ラッチ１（１０２ｂ）、ラッチ２（１
０２ｃ）を有している。その他、バッファ（図示せず）
を有している。

【００５１】なお、本実施例のアクティブマトリクス型
発光装置においては、データ信号側駆動回路を１つだけ
設けているが、画素部の上下を挟むように２つのソース
信号側駆動回路を設けても良い。

【００５２】また、１０３はゲート信号側駆動回路であ
り、シフトレジスタ、バッファ等（いずれも図示せず）
を有している。

【００５３】画素部１０１は、６４０×４８０（横×
縦）の画素を有している。各画素にはスイッチング用Ｔ
ＦＴおよび電流制御用ＴＦＴが配置されている。スイッ
チング用ＴＦＴ１０５はゲート配線１０６及びソース配
線（データ線）１０７に接続されている。また、電流制
御用ＴＦＴ１０８のドレイン領域はＥＬ素子１０９に、
ソース領域は電源供給線１１０に接続されている。

【００５４】ゲート配線１０６が選択されるとスイッチ
ング用ＴＦＴ１０５のゲートが開き、ソース配線１０７
のデータ信号がコンデンサ１１２に蓄積され、電流制御
用ＴＦＴ１０８のゲートが開く。つまり、ソース配線１
０７から入力されるデータ信号により電流制御用ＴＦＴ
１０８に電流が流れ、ＥＬ素子が発光する。

【００５５】ここで、本実施例のアクティブマトリクス
型発光装置の動作および信号の流れを説明する。

【００５６】まず、データ信号側駆動回路１０２の動作
を説明する。データ信号側駆動回路１０２は、基本的に
シフトレジスタ１０２ａ、ラッチ１（１０２ｂ）、ラッ
チ２（１０２ｃ）を含む。シフトレジスタ１０２ａにク
ロック信号（ＣＫ）およびスタートパルス（ＳＰ）が入
力される。シフトレジスタ１０２ａは、これらのクロッ
ク信号（ＣＫ）およびスタートパルス（ＳＰ）に基づき
タイミング信号を順に発生させ、バッファ（図示せず）
を通して後段の回路へタイミング信号を順次供給する。

【００５７】シフトレジスタ１０２ａからのタイミング
信号は、バッファ等によって緩衝増幅される。タイミン
グ信号が供給されるソース配線には、多くの回路あるい
は素子が接続されているために負荷容量（寄生容量）が
大きい。この負荷容量が大きいために生ずるタイミング
信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐた
めに、このバッファが設けられる。

【００５８】バッファによって緩衝増幅されたタイミン
グ信号（デジタルデータ信号（Digital Data Signal
s））は、ラッチ１（１０２ｂ）に供給される。ラッチ
１（１０２ｂ）は、６ビットデジタル信号（6bit digit
al signal）を処理するラッチを有する。ラッチ１（１
０２ｂ）は、前記タイミング信号が入力されると、時分
割階調データ信号発生回路１０４から供給される６ビッ
トデジタルデータ信号を順次取り込み、保持する。

【００５９】ラッチ１（１０２ｂ）の全てのステージに
デジタルデータ信号の書込が一通り終了するまでの時間
を書込期間という。すなわち、ラッチ１（１０２ｂ）の
中で一番左側のステージのラッチにデジタルデータ信号
が書き込まれる時点から、一番右側のステージのラッチ
にデジタルデータ信号の書込が終了する時点までが書込
期間である。また、上記書込期間をライン期間と呼ぶこ
ともある。

【００６０】書込期間終了後、シフトレジスタ１０２ａ
の動作タイミングに合わせて、ラッチ２（１０２ｂ）に
ラッチシグナル（Latch Signal）が供給される。この瞬
間、ラッチ１（１０２ｂ）に書き込まれ保持されている
デジタルデータ信号は、ラッチ２（１０２ｃ）に一斉に
送出され、ラッチ２（１０２ｃ）に保持される。

【００６１】デジタル信号をラッチ２（１０２ｃ）に送
出し終えたラッチ１（１０２ｂ）には、シフトレジスタ
１０２ａからのタイミング信号に基づき、再び時分割階
調データ信号発生回路１０４から供給されるデジタル信
号の書込が順次行われる。

【００６２】また、ラッチ２（１０２ｃ）にはラッチ信
号（Latch Signals）が入力される。

【００６３】ゲート信号側駆動回路１０３においては、
シフトレジスタ（図示せず）からのタイミング信号がバ
ッファ（図示せず）に供給され、対応するゲート配線
（走査線）に供給される。

【００６４】１１３は時分割階調データ信号発生回路
（ＳＰＣ；Serial-to-Parallel Conversion Circuit）
である。時分割階調データ信号発生回路１１３は、外部
から入力されるデジタル信号の周波数を１／ｍに落とす
ための回路である。外部から入力されるデジタル信号を
分割することにより、駆動回路の動作に必要な信号の周
波数も1／ｍに落とすことができる。

【００６５】本発明では画素部に入力されるデータ信号
がデジタル信号であり、また液晶表示装置と異なり電圧
階調表示ではないので、「０」または「１」の情報を有
するデジタルデータ信号がそのまま画素部へと入力され
る。

【００６６】画素部１０１にはマトリクス状に複数の画
素１０４が配列される。画素１０４の拡大図を図１
（Ｂ）に示す。図１（Ｂ）において、１０５はスイッチ
ング用ＴＦＴであり、ゲート信号を入力するゲート配線
１０６とビデオ信号を入力するソース配線１０７に接続
されている。

【００６７】また、１０８は電流制御用ＴＦＴであり、
そのゲートはスイッチング用ＴＦＴ１０５のドレイン領
域に接続される。そして、電流制御用ＴＦＴ１０８の一
方の不純物領域であるドレイン領域はＥＬ素子１０９に
接続され、他方の不純物領域であるソース領域は電源供
給線１１０に接続される。ＥＬ素子１０９は電流制御用
ＴＦＴ１０８に接続された陽極（画素電極）と、ＥＬ層
を挟んで陽極に対向して設けられた陰極（対向電極）と
からなり、陰極は所定の電源１１１に接続されている。

【００６８】なお、スイッチング用ＴＦＴ１０５は、ｎ
チャネル型ＴＦＴでもｐチャネル型ＴＦＴでもよい。

【００６９】また、電流制御用ＴＦＴ１０８において
は、電流制御用ＴＦＴ１０８が、ｎチャネル型ＴＦＴで
ある場合には、電流制御用ＴＦＴ１０８のドレイン領域
はＥＬ素子１０９の陰極に接続され、電流制御用ＴＦＴ
１０８が、ｐチャネル型ＴＦＴである場合には、電流制
御用ＴＦＴ１０８のドレイン領域はＥＬ素子１０９の陽
極に接続される構造をとる。

【００７０】また、スイッチング用ＴＦＴ１０５が非選
択状態（オフ状態）にある時、電流制御用ＴＦＴ１０８
のゲート電圧を保持するためにコンデンサ１１２が設け
られる。このコンデンサ１１２はスイッチング用ＴＦＴ
１０５のドレイン領域と電源供給線１１０とに接続され
ている。

【００７１】以上のような画素部に入力されるデジタル
データ信号は、時分割階調データ信号発生回路１１３に
て形成される。この回路ではデジタル信号からなるビデ
オ信号（画像情報を含む信号）を、時分割階調を行うた
めのデジタルデータ信号に変換すると共に、時分割階調
表示を行うために必要なタイミングパルス等を発生させ
る回路である。

【００７２】典型的には、時分割階調データ信号発生回
路１１３には、１フレームをＮビット（Ｎは２以上の整
数）の階調に対応した複数のフィールドに分割する手段
と、それら複数のフィールドにおいて書込期間及び表示
期間を選択する手段と、その表示期間をＴs1：Ｔs2：Ｔ
s3：…：Ｔs(n-1)：Ｔs(n)＝２⁰：２^-1：２^-2：…：２
^-(n-2)：２^-(n-1)となるように設定する手段とが含まれ
る。

【００７３】時分割階調データ信号発生回路１１３は、
本発明の発光装置の外部に設けても良いし、一体形成し
ても良い。発光装置の外部に設けられる場合、そこで形
成されたデジタルデータ信号が本発明の発光装置に入力
される構成となる。

【００７４】次に、本発明のアクティブマトリクス型発
光装置について、断面構造の概略を図２に示す。

【００７５】図２において、１１は基板、１２は下地と
なる絶縁膜（以下、下地膜という）である。基板１１と
しては透光性基板、代表的にはガラス基板、石英基板、
ガラスセラミックス基板、又は結晶化ガラス基板を用い
ることができる。但し、作製プロセス中の最高処理温度
に耐えるものでなくてはならない。

【００７６】また、下地膜１２は特に可動イオンを含む
基板や導電性を有する基板を用いる場合に有効である
が、石英基板には設けなくても構わない。下地膜１２と
しては、珪素（シリコン）を含む絶縁膜を用いれば良
い。なお、本明細書において「珪素を含む絶縁膜」と
は、具体的には酸化珪素膜、窒化珪素膜若しくは窒化酸
化珪素膜（ＳｉＯｘＮｙ：ｘ、ｙは任意の整数、で示さ
れる）など珪素に対して酸素若しくは窒素を所定の割合
で含ませた絶縁膜を指す。

【００７７】２０１はスイッチング用ＴＦＴであり、ｎ
チャネル型ＴＦＴで形成されているが、スイッチング用
ＴＦＴは、ｐチャネル型としてもよい。また、２０２は
電流制御用ＴＦＴであり、図２は、電流制御用ＴＦＴ２
０２がｐチャネル型ＴＦＴで形成された場合を示してい
る。つまり、この場合は、電流制御用ＴＦＴのゲート電
極は、ＥＬ素子の陽極に接続される。しかし、電流制御
用ＴＦＴがｎチャネル型ＴＦＴで形成された場合には、
電流制御用ＴＦＴはＥＬ素子の陰極に接続される。

【００７８】ｎチャネル型ＴＦＴの電界効果移動度はｐ
チャネル型ＴＦＴの電界効果移動度よりも大きいため、
動作速度が早く大電流を流しやすい。また、同じ電流量
を流すにもＴＦＴサイズはｎチャネル型ＴＦＴの方が小
さくできる。

【００７９】ただし、本発明において、スイッチング用
ＴＦＴと電流制御用ＴＦＴをｎチャネル型ＴＦＴに限定
する必要はなく、両方又はどちらか片方にｐチャネル型
ＴＦＴを用いることも可能である。

【００８０】スイッチング用ＴＦＴ２０１は、ソース領
域１３、ドレイン領域１４、ＬＤＤ領域１５a〜１５d、
分離領域１６及びチャネル形成領域１７a、１７bを含む
活性層、ゲート絶縁膜１８、ゲート電極１９a、１９b、
第１層間絶縁膜２０、ソース配線２１並びにドレイン配
線２２を有して形成される。なお、ゲート絶縁膜１８又
は第１層間絶縁膜２０は基板上の全ＴＦＴに共通であっ
ても良いし、回路又は素子に応じて異ならせても良い。

【００８１】また、図２に示すスイッチング用ＴＦＴ２
０１はゲート電極１９a、１９bが電気的に接続されてお
り、いわゆるダブルゲート構造となっている。勿論、ダ
ブルゲート構造だけでなく、トリプルゲート構造などい
わゆるマルチゲート構造（直列に接続された二つ以上の
チャネル形成領域を有する活性層を含む構造）であって
も良い。

【００８２】マルチゲート構造はオフ電流を低減する上
で極めて有効であり、スイッチング用ＴＦＴのオフ電流
を十分に低くすれば、それだけ図１（Ｂ）に示すコンデ
ンサ１１２に必要な容量を小さくすることができる。即
ち、コンデンサ１１２の専有面積を小さくすることがで
きるので、マルチゲート構造とすることはＥＬ素子１０
９の有効発光面積を広げる上でも有効である。

【００８３】さらに、スイッチング用ＴＦＴ２０１にお
いては、ＬＤＤ領域１５a〜１５dは、ゲート絶縁膜１８
を介してゲート電極１９a、１９bと重ならないように設
ける。このような構造はオフ電流を低減する上で非常に
効果的である。また、ＬＤＤ領域１５a〜１５dの長さ
（幅）は２．０〜１２．０μｍ、代表的には６．０〜１
０．０μｍとすれば良い。

【００８４】なお、チャネル形成領域とＬＤＤ領域との
間にオフセット領域（チャネル形成領域と同一組成の半
導体層でなり、ゲート電圧が印加されない領域）を設け
ることはオフ電流を下げる上でさらに好ましい。また、
二つ以上のゲート電極を有するマルチゲート構造の場
合、チャネル形成領域の間に設けられた分離領域１６
（ソース領域又はドレイン領域と同一の濃度で同一の不
純物元素が添加された領域）がオフ電流の低減に効果的
である。

【００８５】次に、電流制御用ＴＦＴ２０２は、ソース
領域２６、ドレイン領域２７、チャネル形成領域２９、
ゲート絶縁膜１８、ゲート電極３０、第１層間絶縁膜２
０、ソース配線３１並びにドレイン配線３２を有して形
成される。なお、ゲート電極３０はシングルゲート構造
となっているが、マルチゲート構造であっても良い。

【００８６】図１（Ｂ）に示すように、スイッチング用
ＴＦＴのドレイン領域は電流制御用ＴＦＴのゲートに接
続されている。具体的には電流制御用ＴＦＴ２０２のゲ
ート電極３０はスイッチング用ＴＦＴ２０１のドレイン
領域１４とドレイン配線（接続配線とも言える）２２を
介して電気的に接続されている。また、ソース配線２９
は図１（Ｂ）の電源供給線１１０に接続される。

【００８７】また、流しうる電流量を多くするという観
点から見れば、電流制御用ＴＦＴ２０２の活性層（特に
チャネル形成領域）の膜厚を厚くする（好ましくは５０
〜１００ｎｍ、さらに好ましくは６０〜８０ｎｍ）こと
も有効である。逆に、スイッチング用ＴＦＴ２０１の場
合はオフ電流を小さくするという観点から見れば、活性
層（特にチャネル形成領域）の膜厚を薄くする（好まし
くは２０〜５０ｎｍ、さらに好ましくは２５〜４０ｎ
ｍ）ことも有効である。

【００８８】以上は画素内に設けられたＴＦＴの構造に
ついて説明したが、このとき同時に駆動回路も形成され
る。図２には駆動回路を形成する基本単位となるＣＭＯ
Ｓ回路が図示されている。

【００８９】図２においては極力動作速度を落とさない
ようにしつつホットキャリア注入を低減させる構造を有
するＴＦＴをＣＭＯＳ回路のｎチャネル型ＴＦＴ２０４
として用いる。なお、ここでいう駆動回路としては、図
１に示したデータ信号駆動回路１０２、ゲート信号駆動
回路１０３を指す。勿論、他の論理回路（レベルシフ
タ、Ａ／Ｄコンバータ、信号分割回路等）を形成するこ
とも可能である。

【００９０】ｎチャネル型２０４の活性層は、ソース領
域３５、ドレイン領域３６、ＬＤＤ領域３７及びチャネ
ル形成領域３８を含み、ＬＤＤ領域３７はゲート絶縁膜
１８を介してゲート電極３９と重なっている。本明細書
中では、このＬＤＤ領域３７をＬｏｖ領域ともいう。

【００９１】ドレイン領域側のみにＬＤＤ領域を形成し
ているのは、動作速度を落とさないための配慮である。
また、このｎチャネル型ＴＦＴ２０４はオフ電流値をあ
まり気にする必要はなく、それよりも動作速度を重視し
た方が良い。従って、ＬＤＤ領域３７は完全にゲート電
極に重ねてしまい、極力抵抗成分を少なくすることが望
ましい。即ち、いわゆるオフセットはなくした方がよ
い。

【００９２】また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ
２０５は、ホットキャリア注入による劣化が殆ど気にな
らないので、特にＬＤＤ領域を設けなくても良い。従っ
て活性層はソース領域４０、ドレイン領域４１及びチャ
ネル形成領域４２を含み、その上にはゲート絶縁膜１８
とゲート電極４３が設けられる。勿論、ｎチャネル型Ｔ
ＦＴ２０４と同様にＬＤＤ領域を設け、ホットキャリア
対策を講じることも可能である。

【００９３】また、ｎチャネル型ＴＦＴ２０４及びｐチ
ャネル型ＴＦＴ２０５はそれぞれ第１層間絶縁膜２０に
覆われ、ソース配線４４、４５が形成される。また、ド
レイン配線４６によって両者は電気的に接続される。

【００９４】また、４８は第２層間絶縁膜であり、ＴＦ
Ｔによってできる段差の平坦化を行う平坦化膜としての
機能を有する。第２層間絶縁膜４８としては、有機樹脂
膜が好ましく、ポリイミド、ポリアミド、アクリル、Ｂ
ＣＢ（ベンゾシクロブテン）等を用いると良い。これら
の有機樹脂膜は良好な平坦面を形成しやすく、比誘電率
が低いという利点を有する。ＥＬ層は凹凸に非常に敏感
であるため、ＴＦＴによる段差は第２層間絶縁膜で殆ど
吸収してしまうことが望ましい。また、ゲート配線やデ
ータ配線とＥＬ素子の陰極との間に形成される寄生容量
を低減する上で、比誘電率の低い材料を厚く設けておく
ことが望ましい。従って、膜厚は０．５〜５μm（好ま
しくは１．５〜２．５μm）が好ましい。

【００９５】また、４９は酸化物導電膜からなる画素電
極（ＥＬ素子の陽極）であり、第２層間絶縁膜４８にコ
ンタクトホール（開孔）を開けた後、形成された開孔部
において電流制御用ＴＦＴ２０２のドレイン配線３２に
接続されるように形成される。次に、絶縁膜５０を形成
する。絶縁膜５０は、珪素を含む絶縁膜もしくは、有機
樹脂膜をパターニングして形成すればよい。絶縁膜は、
画素電極と画素電極との間を埋めるように形成され、こ
のあと形成される発光層等の有機ＥＬ材料が、画素電極
４９の端部を覆わないようにするために設けられる。

【００９６】絶縁膜５０の上にはＥＬ層５１が設けられ
る。ＥＬ層５１は単層又は積層構造で用いられるが、積
層構造で用いた方が発光効率は良い。一般的には画素電
極上に正孔注入層／正孔輸送層／発光層／電子輸送層の
順に形成されるが、正孔輸送層／発光層／電子輸送層、
または正孔注入層／正孔輸送層／発光層／電子輸送層／
電子注入層のような構造でも良い。本発明では公知のい
ずれの構造を用いても良いし、ＥＬ層に対して蛍光性色
素等をドーピングしても良い。

【００９７】有機ＥＬ材料としては、例えば、以下の米
国特許又は公開公報に開示された材料を用いることがで
きる。米国特許第４，３５６，４２９号、 米国特許第
４，５３９，５０７号、 米国特許第４，７２０，４３
２号、 米国特許第４，７６９，２９２号、 米国特許
第４，８８５，２１１号、 米国特許第４，９５０，９
５０号、 米国特許第５，０５９，８６１号、 米国特
許第５，０４７，６８７号、 米国特許第５，０７３，
４４６号、 米国特許第５，０５９，８６２号、 米国
特許第５，０６１，６１７号、 米国特許第５，１５
１，６２９号、米国特許第５，２９４，８６９号、 米
国特許第５，２９４，８７０号、特開平１０−１８９５
２５号公報、特開平８−２４１０４８号公報、特開平８
−７８１５９号公報。

【００９８】なお、発光装置には大きく分けて四つのカ
ラー化表示方式があり、Ｒ（赤）Ｇ（緑）Ｂ（青）に対
応した三種類のＥＬ素子を形成する方式、白色発光のＥ
Ｌ素子とカラーフィルターを組み合わせた方式、青色又
は青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：Ｃ
ＣＭ）とを組み合わせた方式、陰極（対向電極）に透明
電極を使用してＲＧＢに対応したＥＬ素子を重ねる方式
がある。

【００９９】ＥＬ層５１の上にはＥＬ素子の陰極５２が
設けられる。陰極５２としては、仕事関数の小さいマグ
ネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウ
ム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ
（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）
でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、
ＬｉＡｌ電極、また、ＬｉＦＡｌ電極が挙げられる。

【０１００】陰極５２はＥＬ層５１を形成した後、大気
解放しないで連続的に形成することが望ましい。陰極５
２とＥＬ層５１との界面状態はＥＬ素子の発光効率に大
きく影響するからである。なお、本明細書中では、画素
電極（陽極）、ＥＬ層及び陰極で形成される発光素子を
ＥＬ素子と呼ぶ。

【０１０１】ＥＬ層５１と陰極５２とでなる積層体は、
各画素で個別に形成する必要があるが、ＥＬ層５１は水
分に極めて弱いため、通常のフォトリソグラフィ技術を
用いることができない。従って、メタルマスク等の物理
的なマスク材を用い、真空蒸着法、スパッタ法、プラズ
マＣＶＤ法等の気相法で選択的に形成することが好まし
い。

【０１０２】なお、ＥＬ層を選択的に形成する方法とし
て、インクジェット法やスクリーン印刷法等を用いるこ
とも可能であるが、これらは現状では陰極の連続形成が
できないので、上述の方法の方が好ましいと言える。

【０１０３】また、５３は保護電極であり、陰極５２を
外部の水分等から保護すると同時に、各画素の陰極５２
を接続するための電極である。保護電極５３としては、
アルミニウム（Ａｌ）、銅（Ｃｕ）若しくは銀（Ａｇ）
を含む低抵抗な材料を用いることが好ましい。この保護
電極５３にはＥＬ層の発熱を緩和する放熱効果も期待で
きる。また、上記ＥＬ層５１、陰極５２を形成した後、
大気解放しないで連続的に保護電極５３まで形成するこ
とも有効である。

【０１０４】本発明は、アクティブマトリクス型発光装
置において、アナログ駆動の階調表示をデジタル駆動の
時分割階調表示にすることで、これまでアナログ駆動の
階調において問題となっていたＴＦＴのバラつきの問題
を改善したというものである。従って、図２の発光装置
の構造に限定されるものではなく、図２の構造は本発明
を実施する上での好ましい形態の一つに過ぎない。

【０１０５】上記ポリシリコン膜を用いたＴＦＴは、高
い動作速度を示すが故にホットキャリア注入などの劣化
も起こりやすい。そのため、図２のように、画素内にお
いて機能に応じて構造の異なるＴＦＴ（オフ電流の十分
に低いスイッチング用ＴＦＴと、ホットキャリア注入に
強い電流制御用ＴＦＴ）を形成することは、高い信頼性
を有し、且つ、良好な画像表示が可能な（動作性能の高
い）発光装置を作製する上で非常に有効である。

【０１０６】さらに、本発明の発光装置において、画素
毎に保持容量を形成している。図１９には、本発明を図
２で示すような構造の場合に形成される容量を示してい
る。なお、図１９において図１又は図２と対応する部分
には適宜、図１又は図２の符号を引用する。

【０１０７】図１９において、１９０３で示される領域
が保持容量となる。保持容量１９０３は、電源供給線１
９０２と電気的に接続された半導体膜１９０４、ゲート
絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極を
形成する導電膜２９と電気的に接続された同一の導電膜
との間で形成される。なお、半導体膜１９０４は、スイ
ッチング用ＴＦＴ及び電流制御用ＴＦＴを作製する際に
形成される半導体膜を第一の半導体膜と呼ぶのに対し
て、分離して形成されるので、本発明においては、第二
の半導体膜（または、分離半導体膜）という。

【０１０８】つまり、分離半導体膜１９０４は、図１９
で示すようにスイッチング用ＴＦＴが有するソース領域
１３、ドレイン領域１４といった不純物領域や、電流制
御用ＴＦＴが有するソース領域２６やドレイン領域２７
といった不純物領域を形成するための第一の半導体膜と
は、孤立して形成されている。

【０１０９】なお、１９０３で示される領域において、
分離半導体膜１９０４はゲート絶縁膜を挟んで導電膜２
９と重なっており、この時、分離半導体膜１９０４の６
０％以上が導電膜２９と重なる構造になっている。さら
に、分離半導体膜１９０４の６０％以上が層間絶縁膜を
挟んで電源供給線１９０２と重なる構造になっている。
又、導電膜２９、層間絶縁膜（図示せず）及び電源供給
線１９０２で形成される容量も保持容量として用いるこ
とが可能である。なお、本明細書中では、導電膜２９の
うち、分離半導体膜１９０４と重なる部分または、電源
供給線１９０２と重なる部分のことを容量電極と呼ぶ。

【０１１０】

【実施例】〔実施例１〕本発明の実施例について図９〜
図１６および表１〜４を用いて説明する。ここでは、本
発明を実施する上で用いる画素部とその周辺に設けられ
る駆動回路構成およびその仕様（サイズおよび電圧値
等）、さらに入力される信号について説明する。

【０１１１】図９は、上面（陰極成膜側）からみたパネ
ル全体の平面図である。ここで、表示は下面に向かって
なされる。図９において９０１は画素部であり、９０２
はソース駆動回路、９０３はゲート駆動回路、９０４は
フレキシブルプリントサーキット（以下ＦＰＣ）入力部
である。なお、本実施例において用いたＦＰＣは、５０
０μｍピッチで５０×２本の端子を有する。

【０１１２】本実施例において図９のＦＰＣ入力部
（１）９０４ａ及びＦＰＣ入力部（２）９０４ｂは、図
１０に示すようなＦＰＣ入力部の保護回路を有する。な
お、ＦＰＣ入力端子部の保護回路を有するのは、図９中
のＦＰＣ入力部（１）９０４ａ及びＦＰＣ入力部（２）
９０４ｂの上部に付けられている番号（１〜１００）の
うちの１〜１９、８２〜１００を除く部分である。

【０１１３】さらに、本実施例において用いたＦＰＣ入
力端子の仕様を表１に示す。なお、表１に示されている
「端子Ｎｏ．」は、図９中のＦＰＣ入力部（１）９０４
ａ及びＦＰＣ入力部（２）９０４ｂの上部に付けられて
いる番号（１〜１００）と対応している。

【０１１４】

【表１】

【０１１５】次に、図９のゲート駆動回路９０３の詳細
な回路図を図１１に示す。ゲート駆動回路における正電
源電圧は１０Ｖであり、負電源電圧は０Ｖ、ゲート駆動
回路に入力される動作クロックの周波数は、２５０ｋＨ
ｚである。また、このゲート駆動回路は、走査方向の切
り替え機能を有する。

【０１１６】図１１における記号ｇ＿ｃｈｓｗ＿ａは、
走査方向切り替えスイッチ、ｇ＿ｓｆｔｒ＿ｂ、ｇ＿ｓ
ｆｔｒ＿ｃ、ｇ＿ｓｆｔｒ＿ｄは、シフトレジスタの一
部であり、ｇ＿ｎａｎｄ＿ｅは、ＮＡＮＤ回路、ｇ＿ｂ
ｕｆｆ＿ｆ、ｇ＿ｂｕｆｆ＿ｉ、ｇ＿ｂｕｆｆ＿ｋ、ｇ
＿ｂｕｆｆ＿ｍ、ｇ＿ｂｕｆｆ＿ｎ、ｇ＿ｂｕｆｆ＿ｐ
は、バッファを示す。また、ｇ＿ｃｌｋ＿ｇ、ｇ＿ｃｌ
ｋ＿ｈは、クロック回路を示す。

【０１１７】本実施例では、図１１中の破線で囲まれて
いる部分、つまりｇ＿ｓｆｔｒ＿ｂ、ｇ＿ｓｆｔｒ＿
ｃ、ｇ＿ｓｆｔｒ＿ｄ、ｇ＿ｃｌｋ＿ｇ、ｇ＿ｃｌｋ＿
ｈから構成される部分をシフトレジスタ（１１００１）
という。

【０１１８】本実施例のゲート駆動回路を構成するシフ
トレジスタ、ＮＡＮＤ回路、バッファに含まれるＴＦＴ
のサイズを表２に示す。シフトレジスタ、ＮＡＮＤ回
路、バッファには、ｐ型のＴＦＴおよびＮ型のＴＦＴが
用いられているので、それぞれについて示した。表２中
のサイズは、図１１に示されている記号にそれぞれ対応
している。また、表中においてＬ［μm］は、ＴＦＴの
チャネル長を示し、Ｗ［μm］は、ＴＦＴのチャネル幅
を示す。

【０１１９】

【表２】

【０１２０】次に、図９のソース駆動回路９０２の詳細
な回路図を図１２に示す。ソース駆動回路における正電
源電圧は９Ｖであり、負電源電圧は０Ｖで、ソース駆動
回路に入力される動作クロックの周波数は、１２．５Ｍ
Ｈｚであり、走査方向の切り替え機能を有する。

【０１２１】図１２におけるｓ＿ｃｈｓｗ＿ａは、走査
方向切り替えスイッチ、ｇ＿ｓｆｔｒ＿ｂ、ｇ＿ｓｆｔ
ｒ＿ｃ、ｇ＿ｓｆｔｒ＿ｄは、シフトレジスタの一部、
ｓ＿ｎａｎｄ＿ｅは、ＮＡＮＤ回路、ｓ＿ｂｕｆ１＿
ｆ、ｓ＿ｂｕｆ１＿ｇ、ｓ＿ｂｕｆ１＿ｈ、ｓ＿ｂｕｆ
１＿ｉ、ｓ＿ｂｕｆ２＿ｎ、ｓ＿ｂｕｆ３＿ｔは、いず
れもバッファである。また、ｓ＿ｌａｔ１＿ｊ、ｓ＿ｌ
ａｔ１＿ｋ、ｓ＿ｌａｔ１＿ｍは、いずれも１段目のラ
ッチ（以下ラッチ１という）を示し、ｓ＿ｌａｔ２＿
ｐ、ｓ＿ｌａｔ２＿ｒ、ｓ＿ｌａｔ２＿ｓは、いずれも
２段目のラッチ（以下ラッチ２という）を示す。

【０１２２】本実施例では、図１２中の破線で囲まれて
いる部分、つまりｓ＿ｓｆｔｒ＿ｂ、ｓ＿ｓｆｔｒ＿
ｃ、ｓ＿ｓｆｔｒ＿ｄから構成される部分をシフトレジ
スタ（１２００１）という。

【０１２３】次に本実施例のソース駆動回路を構成する
シフトレジスタ、ＮＡＮＤ回路、バッファに含まれるＴ
ＦＴのサイズを表３に示す。シフトレジスタ、ＮＡＮＤ
回路、バッファには、ｐ型のＴＦＴおよびＮ型のＴＦＴ
が用いられているので、それぞれについて示した。表３
中のサイズは、図１２に示されている記号にそれぞれ対
応している。また、表中においてＬ［μm］は、ＴＦＴ
のチャネル長を示し、Ｗ［μm］は、ＴＦＴのチャネル
幅を示す。なお、ｎ型ＴＦＴのチャネル長には、Ｌｏｖ
領域が含まれている。

【０１２４】

【表３】

【０１２５】本実施例におけるパネル内の各画素は、図
７（７１）のような構造をとる。ここで、電流制御用Ｔ
ＦＴ７０２はｐ型（Ｌ＝５．０μｍ，Ｗ＝１５．０μ
ｍ）であり、スイッチング用ＴＦＴ７０１は、Ｎ型（Ｌ
＝４．０μｍ（Ｌｏｆｆ＝２．０μｍ×２×２を除
く），Ｗ＝３μｍ）である。また、補助容量７０４の面
積は、Ｓ〜０．００８×０．０３６ｍｍ²（ＬＤＤＳｉ
−ＧＴａ−Ａｌ間）である。

【０１２６】本実施例における表示パネルの仕様を表４
に示す。

【０１２７】

【表４】

【０１２８】本実施例におけるパネルサイズは、８７ｍ
ｍ×１００ｍｍであり、画面サイズは、６１ｍｍ×８１
ｍｍ（対角４．０インチ）である。また画素のピッチ
は、１２６μｍであり、画素配列は、ストライプ状にな
っており、開口率は、約６０％である。

【０１２９】なお、本明細書中では、画素部においてＴ
ＦＴや配線等により光の透過が妨げられる部分の面積を
画素部全体の面積から除いた領域を透過領域としたと
き、画素部の面積全体に対する透過領域の比率を開口率
（または、有効発光面積）という。また、１画面あたり
の画素数は、（ｄ２＋６４０＋ｄ２）×（ｄ２＋４８０
＋ｄ２）で計算され、３０７２００＋（ｄ）４４９６画
素である。（ただし、ｄは、ダミーを意味する。）

【０１３０】本実施例におけるパネル仕様は、６４０×
４８０のＶＧＡであり、単色表示である。また、６４階
調（６ビット）で、デューティー比は、６２．５％であ
る。

【０１３１】なお、本実施例においては、一つのパネル
サイズに対する開口率を示したが、画素のピッチが１０
０〜１４０μｍである場合には、開口率を５０〜８０％
とすることが可能である。

【０１３２】〔実施例２〕実施例１では、表示期間にパ
ネル外に設けられたＥＬ素子に電圧を加えるための電源
（図７の７０９）のスイッチを切り、書込期間に電源の
スイッチを入れるとしているが、この方法を用いると書
込期間終了後、表示期間に入ると同時に電源のスイッチ
が入るというシステムになる。その場合、表示期間に入
ると同時に急激な電流の増加が生じるため、パネル全体
の負荷に対して電荷を充電する可変電圧源の能力を超え
てしまうことがある。

【０１３３】これによりパネル全体に必要な電圧を加え
ることができなくなり、十分なパネル表示ができなくな
る。

【０１３４】本実施例は、電源（図７の７０９）のスイ
ッチを常に入れておくことで書込期間と表示期間の間の
急激な電流の増加を防ぐというものである。

【０１３５】しかし、この方法を用いると書込期間中も
表示がなされることになり、図５（ｃ）における書込
４、書込５、書込６などの書込期間よりも表示期間が短
い場合には、実質的に表示４、表示５、表示６を実施す
ることは不可能になる。

【０１３６】つまり、本実施例を実施する場合には
（１）画素数を少なくして書込期間を短くする、（２）
駆動回路に含まれるＴＦＴの能力を上げて動作速度を上
げる、（３）駆動回路をパネル外に付ける構造にして動
作速度を上げるといった点を考慮する必要がある。

【０１３７】〔実施例３〕本発明の実施例について図１
３〜図１５を用いて説明する。ここでは、画素部とその
周辺に設けられる駆動回路部のＴＦＴを同時に作製する
方法について説明する。但し、説明を簡単にするため
に、駆動回路に関しては基本単位であるＣＭＯＳ回路を
図示することとする。

【０１３８】まず、図１３（Ａ）に示すように、ガラス
基板５００上に下地膜５０１を３００ｎｍの厚さに形成
する。本実施例では下地膜５０１として窒化酸化珪素膜
を積層して用いる。この時、ガラス基板５００に接する
方の窒素濃度を１０〜２５ｗｔ％としておくと良い。ま
た、下地膜５０１に放熱効果を持たせることは有効であ
り、ＤＬＣ（ダイヤモンドライクカーボン）膜を設けて
も良い。

【０１３９】次に下地膜５０１の上に５０ｎｍの厚さの
非晶質珪素膜（図示せず））を公知の成膜法で形成す
る。なお、非晶質珪素膜に限定する必要はなく、非晶質
構造を含む半導体膜（微結晶半導体膜を含む）であれば
良い。さらに非晶質シリコンゲルマニウム膜などの非晶
質構造を含む化合物半導体膜でも良い。また、膜厚は２
０〜１００ｎｍの厚さであれば良い。

【０１４０】そして、特開平７−１３０６５２号公報に
記載の技術に従って非晶質珪素膜を結晶化し、結晶質珪
素膜（多結晶シリコン膜若しくはポリシリコン膜ともい
う）５０２を形成する。これ以外に公知の結晶化方法と
してレーザー光を用いた結晶化法もしくは赤外光を用い
た結晶化法を用いても良い（図１３（Ａ））。

【０１４１】次に、図１３（Ｂ）に示すように、結晶質
珪素膜５０２をパターニングして島状に加工した半導体
膜５０３〜５０６を形成する（図１３（Ｂ））。

【０１４２】次に、結晶質珪素膜５０２上に酸化珪素膜
でなる保護膜５０７を１３０ｎｍの厚さに形成する。こ
の厚さは１００〜２００ｎｍ（好ましくは１３０〜１７
０ｎｍ）の範囲で選べば良い。また、珪素を含む絶縁膜
であれば他の膜でも良い。この保護膜５０３は不純物を
添加する際に結晶質珪素膜が直接プラズマに曝されない
ようにするためと、微妙な濃度制御を可能にするために
設ける。

【０１４３】そして、保護膜５０７を介してｐ型を付与
する不純物元素（以下、ｐ型不純物元素という）を半導
体膜５０３〜５０６に添加する。なお、ｐ型不純物元素
としては、代表的には周期表の１３族に属する元素、典
型的にはボロンを用いることができる。なお、本実施例
ではジボラン（Ｂ₂Ｈ₆）を質量分離しないでプラズマ励
起したプラズマドーピング法を用いてボロンを添加す
る。勿論、質量分離を行うイオンインプランテーション
法を用いても良い（図１３（Ｃ））。

【０１４４】この工程により半導体膜５０３〜５０６中
にはｐ型不純物元素が１×１０¹⁵〜５×１０¹⁷atoms/cm
³（代表的には１×１０¹⁶〜１×１０¹⁷atoms/cm³）の濃
度で含まれる。ここで添加されたｐ型不純物元素はＴＦ
Ｔのしきい値電圧の調節に用いられる。

【０１４５】次に、保護膜５０７上にレジストマスク５
０８a、５０８bを形成し、保護膜５０７を介してｎ型を
付与する不純物元素（以下、ｎ型不純物元素という）を
添加する。なお、ｎ型不純物元素としては、代表的には
周期表の１５族に属する元素、典型的にはリン又は砒素
を用いることができる。なお、本実施例ではフォスフィ
ン（ＰＨ₃）を質量分離しないでプラズマ励起したプラ
ズマドーピング法を用い、リンを１×１０¹⁸atoms/cm³
の濃度で添加する。勿論、質量分離を行うイオンインプ
ランテーション法を用いても良い（図１３（Ｄ））。

【０１４６】この工程により形成されるｎ型不純物領域
５０９には、ｎ型不純物元素が２×１０¹⁶〜５×１０¹⁹
atoms/cm³（代表的には５×１０¹⁷〜５×１０¹⁸atoms/c
m³）の濃度で含まれるようにドーズ量を調節する。

【０１４７】この時点で、添加したｎ型不純物元素及び
ｐ型不純物元素の活性化を行っても良い。活性化手段は
公知の技術を用いれば良いが、代表的にはレーザーアニ
ール、ランプアニール、ファーネスアニールもしくはそ
れらを併用して行えば良い。

【０１４８】次に、図１３（Ｅ）に示すように、半導体
膜５０３〜５０６を覆ってゲート絶縁膜５１０を形成す
る。ゲート絶縁膜５１０としては、１０〜２００ｎｍ、
好ましくは５０〜１５０ｎｍの厚さの珪素を含む絶縁膜
を用いれば良い。これは単層構造でも積層構造でも良
い。本実施例では１１０ｎｍ厚の窒化酸化珪素膜を用い
る。

【０１４９】次に、２００〜４００ｎｍ厚の導電膜を形
成し、パターニングしてゲート電極５１１〜５１５を形
成する。なお、ゲート電極は単層の導電膜で形成しても
良いが、必要に応じて二層、三層といった積層膜とする
ことが好ましい。ゲート電極の材料としては公知のあら
ゆる導電膜を用いることができる。

【０１５０】代表的には、タンタル（Ｔａ）、チタン
（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、
クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素で
なる膜、または前記元素の窒化物膜（代表的には窒化タ
ンタル膜、窒化タングステン膜、窒化チタン膜）、また
は前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ
合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド
膜（代表的にはタングステンシリサイド膜、チタンシリ
サイド膜）を用いることができる。勿論、単層で用いて
も積層して用いても良い。

【０１５１】本実施例では、５０ｎｍ厚の窒化タンタル
（ＴａＮ）膜と、３５０ｎｍ厚のタンタル（Ｔａ）膜と
からなる積層膜を用いる。これはスパッタ法で形成すれ
ば良い。また、スパッタガスとしてＸｅ、Ｎｅ等の不活
性ガスを添加すると応力による膜はがれを防止すること
ができる。

【０１５２】またこの時、ゲート電極５１２はｎ型不純
物領域５０９の一部にゲート絶縁膜５１０を挟んで重な
るように形成する。この重なった部分が後にゲート電極
と重なったＬＤＤ領域となる。

【０１５３】次に、図１４（Ａ）に示すように、ゲート
電極５１１〜５１５をマスクとして自己整合的にｎ型不
純物元素（本実施例ではリン）を添加する。こうして形
成される不純物領域５１６〜５２３にはｎ型不純物領域
５０９の１／２〜１／１０（代表的には１／３〜１／
４）の濃度でリンが添加されるように調節する。具体的
には、１×１０¹⁶〜５×１０¹⁸atoms/cm³（典型的には
３×１０¹⁷〜３×１０¹⁸atoms/cm³）の濃度が好まし
い。

【０１５４】次に、図１４（Ｂ）に示すように、ゲート
電極５１１〜５１５をマスクとして自己整合的にゲート
絶縁膜５０７をエッチングする。こうしてゲート電極の
直下に残存したゲート絶縁膜５２４〜５２８が形成され
る。

【０１５５】次に、図１４（Ｃ）に示すように、レジス
トマスク５２９を形成する。そして、ｐ型不純物元素
（本実施例ではボロン）を添加し、高濃度にボロンを含
む不純物領域５３０〜５３３を形成する。ここではジボ
ラン（Ｂ₂Ｈ₆）を用いたイオンドープ法により３×１０
²⁰〜３×１０²¹atoms/cm³（代表的には５×１０²⁰〜１
×１０²¹atoms/cm³）の濃度となるようにボロンを添加
する。

【０１５６】なお、不純物領域５３０〜５３３には既に
１×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度でリンが添加
されているが、ここで添加されるボロンはその少なくと
も３００倍以上の濃度で添加される。そのため、予め形
成されていたｎ型の不純物領域は完全にＰ型に反転し、
Ｐ型の不純物領域として機能する。

【０１５７】次に、図１４（Ｄ）に示すようにレジスト
マスク５３４a〜５３４dを形成し、ｎ型不純物元素（本
実施例ではリン）を添加して高濃度にリンを含む不純物
領域５３５〜５３９を形成する。ここでもフォスフィン
（ＰＨ₃）を用いたイオンドープ法で行い、この領域の
リンの濃度は１×１０²⁰〜１×１０²¹atoms/cm³（代表
的には２×１０²⁰〜５×１０²¹atoms/cm³）となるよう
に調節する。

【０１５８】なお、不純物領域５３０〜５３３のうち、
５４０〜５４３で示される領域には同様にリンが添加さ
れるが、ｐ型不純物元素の濃度に比べて十分に低い濃度
であるため、ｐ型からｎ型に反転するようなことはな
い。

【０１５９】また、この工程によってｎチャネル型ＴＦ
Ｔのソース領域及びドレイン領域が形成されるが、スイ
ッチング用ＴＦＴでは、図１４（Ａ）の工程で形成した
ｎ型不純物領域５１９〜５２１の一部を残すようにす
る。この残された領域が、図２におけるスイッチング用
ＴＦＴのＬＤＤ領域１５a〜１５dに相当する。

【０１６０】次に、レジストマスク５３４a〜５３４dを
除去した後、保護膜５４４を形成し、その後、添加され
たｎ型またはｐ型不純物元素を活性化する。活性化手段
としては、ファーネスアニール法、レーザーアニール
法、ランプアニール法またはそれらを併用して行うこと
ができる。本実施例では電熱炉において窒素雰囲気中、
５５０℃、４時間のファーネスアニールを行う（図１４
（Ｅ））。

【０１６１】次に、図１５（Ａ）に示すように、第１層
間絶縁膜５４５を形成する。なお、保護膜５４４を含め
て第１層間絶縁膜と呼んでも良い。第１層間絶縁膜５４
５としては、シリコンを含む絶縁膜を単層で用いるか、
その中で組み合わせた積層膜を用いれば良い。また、膜
厚は４００ｎｍ〜１．５μmとすれば良い。本実施例で
は、保護膜５４４として２００ｎｍ厚の窒化酸化シリコ
ン膜を用い、その上に５００ｎｍ厚の酸化シリコン膜を
積層した構造とする。

【０１６２】次に、第１層間絶縁膜５４５に対してコン
タクトホールを形成し、ソース配線５４６〜５４９と、
ドレイン配線５５０〜５５２を形成する。なお、本実施
例ではこの配線を、チタン膜６０ｎｍ、窒化チタン膜４
０ｎｍ、２wt%のシリコンを含むアルミニウム膜３００
ｎｍ、チタン膜１００ｎｍをスパッタ法で連続形成した
四層構造の積層膜とする。勿論、他の導電膜を用いても
良い。また、必要であれば、この配線上にパッシベーシ
ョン膜を形成することも可能である。この場合、パッシ
ベーション膜としては、窒化珪素膜もしくは窒化酸化珪
素膜を用い、５０〜５００ｎｍ（代表的には２００〜３
００ｎｍ）の膜厚で形成することが望ましい。

【０１６３】さらに、３％の水素を含む雰囲気中で、３
００〜４５０℃で１〜４時間の熱処理することにより水
素化処理を行う。この工程は熱的に励起された水素によ
り半導体の不対結合手を水素終端する工程である。水素
化の他の手段として、プラズマ水素化（プラズマにより
励起された水素を用いる）を行っても良い。

【０１６４】なお、水素化処理は第１層間絶縁膜５４５
を形成する間に入れても良い。即ち、保護膜５４４を形
成した後で上記のように水素化処理を行い、その後で第
１層間絶縁膜５４５を形成しても構わない。また、上述
したパッシベーション膜を形成した後で行っても良い。

【０１６５】次に、図１５（Ｂ）に示すように有機樹脂
からなる第２層間絶縁膜５５３を形成する。有機樹脂と
してはポリイミド、ポリアミド、アクリルもしくはＢＣ
Ｂ（ベンゾシクロブテン）を使用することができる。特
に、第２層間絶縁膜５５３は平坦化の意味合いが強いの
で、平坦性に優れたアクリルが好ましい。本実施例では
ＴＦＴによって形成される段差を十分に平坦化しうる膜
厚でアクリル膜を形成する。好ましくは１〜５μm（さ
らに好ましくは２〜４μm）とすれば良い。

【０１６６】次に、第２層間絶縁膜５５３にドレイン配
線５５２に達するコンタクトホールを形成し、酸化物導
電膜からなる画素電極５５４を形成する。本実施例では
画素電極５５４として酸化インジウムと酸化スズとの化
合物からなる酸化物導電膜を１１０ｎｍの厚さに形成す
る。

【０１６７】次に、図１５（Ｃ）に示すように絶縁膜５
５５、５５６を形成する。絶縁膜５５５、５５６は２０
０〜３００ｎｍ厚の珪素を含む絶縁膜もしくは有機樹脂
膜をパターニングして形成すれば良い。絶縁膜５５５は
画素と画素との間（画素電極と画素電極との間）を埋め
るように形成され、このあと形成される発光層等の有機
ＥＬ材料が画素電極５５４の端部を覆わないようにする
ために設けられる。また、絶縁膜５５６は画素電極５５
４の凹部を埋めるように設けられ、この部分におけるＥ
Ｌ素子の陰極と画素電極とのショートを防ぐ効果をも
つ。

【０１６８】次に、画素電極５５４の表面にオゾン処理
を行う。本実施例では、酸素ガス中に晒した状態で紫外
光（ＵＶ光）を照射することで処理を行う。その後、ス
ピンコート法により正孔注入層５５７、発光層５５８を
形成する。本実施例では正孔注入層５５７として３０ｎ
ｍ厚のポリチオフェン（ＰＥＤＯＴ）を用い、発光層５
５８として８０ｎｍ厚のポリパラフェニレンビニレン
（ＰＰＶ）を用いる。

【０１６９】なお、本実施例では発光層及び正孔注入層
でなる二層構造とするが、その他に正孔輸送層、電子注
入層、電子輸送層等を設けても構わない。このように組
み合わせは既に様々な例が報告されており、そのいずれ
の構成を用いても構わない。またＥＬ材料として、高分
子系材料だけでなく低分子系材料を用いても良いし、無
機材料を組み合わせて用いても良い。

【０１７０】次に、仕事関数の低い導電膜からなる陰極
５５９を４００ｎｍの厚さに形成する。このような導電
膜としては、周期表の１族もしくは２族に属する元素を
含む導電膜のように仕事関数が２．０〜３．０の導電膜
を用いると良い。また、陰極５５９の上にパッシベーシ
ョン膜を設けることも有効である。

【０１７１】こうして図１５（Ｃ）に示すような構造の
アクティブマトリクス基板が完成する。なお、絶縁膜５
５５、５５６を形成した後、陰極５５９を形成するまで
の工程をマルチチャンバー方式（またはインライン方
式）の成膜装置を用いて、大気解放せずに連続的に処理
することは有効である。

【０１７２】こうして図１５（Ｃ）に示すような構造が
完成する。なお、実際には、図１５（Ｃ）まで完成した
ら、さらに外気に曝されないように気密性の高い保護フ
ィルム（ラミネートフィルム、紫外線硬化樹脂フィルム
等）やセラミックス製シーリングカンなどのハウジング
材でパッケージング（封入）することが好ましい。その
際、ハウジング材の内部を不活性雰囲気にしたり、内部
に吸湿性材料（例えば酸化バリウム）を配置することで
ＥＬ層の信頼性（寿命）が向上する。

【０１７３】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クター（フレキシブルプリントサーキット：ＦＰＣ）を
取り付けて製品として完成する。このような出荷できる
状態にまでしたものを本明細書中では発光装置（また
は、ＥＬモジュール）という。

【０１７４】ここで本実施例のアクティブマトリクス型
発光装置の構成を図１６の斜視図を用いて説明する。本
実施例のアクティブマトリクス型発光装置は、ガラス基
板６０１上に形成された、画素部６０２と、ゲート側駆
動回路６０３と、ソース側駆動回路６０４で構成され
る。画素部のスイッチング用ＴＦＴ６０５はｎチャネル
型ＴＦＴであり、ゲート側駆動回路６０３に接続された
ゲート配線６０６、ソース側駆動回路６０４に接続され
たソース配線６０７の交点に配置されている。また、ス
イッチング用ＴＦＴ６０５のドレイン領域は電流制御用
ＴＦＴ６０８のゲートに接続されている。

【０１７５】さらに、電流制御用ＴＦＴ６０８のソース
側は電源供給線６０９に接続される。本実施例のような
構造では、電源供給線６０９には接地電位（アース電
位）が与えられている。また、電流制御用ＴＦＴ６０８
のドレイン領域にはＥＬ素子６１０が接続されている。
また、このＥＬ素子６１０のカソードには所定の電圧
（本実施例では１０〜１２Ｖ）が加えられる。

【０１７６】そして、外部入出力端子となるＦＰＣ６１
１には駆動回路まで信号を伝達するための入出力配線
（接続配線）６１２、６１３、及び電源供給線６０９に
接続された入出力配線６１４が設けられている。

【０１７７】さらに、ハウジング材をも含めた本実施例
の発光装置について図１７（Ａ）、（Ｂ）を用いて説明
する。なお、必要に応じて図１６で用いた符号を引用す
ることにする。

【０１７８】基板１２００上には画素部１２０１、デー
タ信号側駆動回路１２０２、ゲート信号側駆動回路１２
０３が形成されている。それぞれの駆動回路からの各種
配線は、入出力配線６１２〜６１４を経てＦＰＣ６１１
に至り外部機器へと接続される。

【０１７９】このとき少なくとも画素部、好ましくは駆
動回路及び画素部を囲むようにしてハウジング材１２０
４を設ける。なお、ハウジング材１２０４はＥＬ素子の
外寸よりも内寸が大きい凹部を有する形状又はシート形
状であり、接着剤１２０５によって、基板１２００と共
同して密閉空間を形成するようにして基板１２００に固
着される。このとき、ＥＬ素子は完全に前記密閉空間に
封入された状態となり、外気から完全に遮断される。な
お、ハウジング材１２０４は複数設けても構わない。

【０１８０】また、ハウジング材１２０４の材質はガラ
ス、ポリマー等の絶縁性物質が好ましい。例えば、非晶
質ガラス（硼硅酸塩ガラス、石英等）、結晶化ガラス、
セラミックスガラス、有機系樹脂（アクリル系樹脂、ス
チレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹
脂等）、シリコン系樹脂が挙げられる。また、セラミッ
クスを用いても良い。また、接着剤１２０５が絶縁性物
質であるならステンレス合金等の金属材料を用いること
も可能である。

【０１８１】また、接着剤１２０５の材質は、エポキシ
系樹脂、アクリレート系樹脂等の接着剤を用いることが
可能である。さらに、熱硬化性樹脂や光硬化性樹脂を接
着剤として用いることもできる。但し、可能な限り酸
素、水分を透過しない材質であることが必要である。

【０１８２】さらに、ハウジング材と基板１２００との
間の空隙１２０６は不活性ガス（アルゴン、ヘリウム、
窒素等）を充填しておくことが望ましい。また、ガスに
限らず不活性液体（パーフルオロアルカンに代表される
の液状フッ素化炭素等）を用いることも可能である。不
活性液体に関しては特開平８−７８５１９号で用いられ
ているような材料で良い。

【０１８３】また、空隙１２０６に乾燥剤を設けておく
ことも有効である。乾燥剤としては特開平９−１４８０
６６号公報に記載されているような材料を用いることが
できる。典型的には酸化バリウムを用いれば良い。

【０１８４】また、図１７（Ｂ）に示すように、画素部
には個々に孤立したＥＬ素子を有する複数の画素が設け
られ、それらは全て保護電極１２０７を共通電極として
有している。本実施例では、ＥＬ層、陰極（ＭｇＡｇ電
極）及び保護電極を大気解放しないで連続形成すること
が好ましいとしたが、ＥＬ層と陰極とを同じマスク材を
用いて形成し、保護電極だけ別のマスク材で形成すれば
図１７（Ｂ）の構造を実現することができる。

【０１８５】このとき、ＥＬ層と陰極は画素部のみ設け
ればよく、駆動回路の上に設ける必要はない。勿論、駆
動回路上に設けられていても問題とはならないが、ＥＬ
層にアルカリ金属が含まれていることを考慮すると設け
ない方が好ましい。

【０１８６】なお、保護電極１２０７は１２０８で示さ
れる領域において、画素電極と同一材料でなる接続配線
１２０９を介して入出力配線１２１０に接続される。入
出力配線１２１０は保護電極１２０７に所定の電圧（本
実施例では接地電位、具体的には０Ｖ）を与えるための
電源供給線であり、導電性ペースト材料１２１１を介し
てＦＰＣ６１１に接続される。

【０１８７】ここで領域１２０８におけるコンタクト構
造を実現するための作製工程について図１８を用いて説
明する。

【０１８８】まず、本実施例の工程に従って図１５
（Ａ）の状態を得る。このとき、基板端部（図１７
（Ｂ）において１２０８で示される領域）において第１
層間絶縁膜５４４及びゲート絶縁膜５１４を除去し、そ
の上に入出力配線１２１０を形成する。勿論、図１５
（Ａ）のソース配線及びドレイン配線と同時に形成され
る（図１８（Ａ））。

【０１８９】次に、図１５（Ｂ）において第２層間絶縁
膜５５３を部分的にエッチングする。さらに、開孔部１
３０２上に接続配線１２０９を形成して図１８（Ｂ）に
示す形状を得る。勿論、この接続配線１２０９は図１５
（Ｂ）において画素電極５５４と同時に形成される（図
１８（Ｂ））。

【０１９０】この状態で画素部ではＥＬ素子の形成工程
（第３層間絶縁膜、ＥＬ層及び陰極の形成工程）が行わ
れる。この際、図１３に示される領域ではマスク等を用
いて第３層間絶縁膜やＥＬ素子が形成されないようにす
る。そして、陰極５５７を形成した後、別のマスクを用
いて保護電極５５８を形成する。これにより保護電極５
５８と入出力配線１２１０とが接続配線１２０９を介し
て電気的に接続される。さらに、第２パッシベーション
膜５５９を設けて図１８（Ｃ）の状態を得る。

【０１９１】以上の工程により図１７（Ｂ）の１２０８
で示される領域のコンタクト構造が実現される。そし
て、入出力配線１２１０はハウジング材１２０４と基板
１２００との間を隙間（但し接着剤１２０５で充填され
ている。即ち、接着剤１２０５は入出力配線の段差を十
分に平坦化しうる厚さが必要である。）を通ってＦＰＣ
６１１に接続される。なお、ここでは入出力配線１２１
０について説明したが、他の出力配線６１２〜６１４も
同様にしてハウジング材１２０４の下を通ってＦＰＣ６
１１に接続される。

【０１９２】〔実施例４〕本実施例では、実施例３によ
って作製されたアクティブマトリクス型発光装置の画素
構造の一例を説明する。説明には図１９を用いる。な
お、図１９において図１又は図２と対応する部分には適
宜、図１又は図２の符号を引用する。

【０１９３】図１９において、１９０１で示される配線
は、スイッチング用ＴＦＴ２０１のゲート電極を電気的
に接続するゲート線である。また、スイッチング用ＴＦ
Ｔ２０１のソース領域１３は、ソース線２１に接続さ
れ、ドレイン領域１４は、ドレイン配線２２に接続され
る。また、ドレイン配線２２は、電流制御用ＴＦＴ２０
２のゲート電極に電気的に接続される。また、電流制御
用ＴＦＴ２０２のソース領域２６は、電源供給線１９０
２に電気的に接続され、ドレイン領域２７は、ドレイン
配線３１に電気的に接続される。

【０１９４】このとき、１９０３で示される領域には、
保持容量が形成される。保持容量１９０３は、電源供給
線１９０２とコンタクト１９０６を介して電気的に接続
された半導体膜１９０４、ゲート絶縁膜と同一層の絶縁
膜（図示せず）及びゲート電極を形成する導電膜２９と
電気的に接続された同一の導電膜との間で形成される。

【０１９５】なお、半導体膜１９０４は、スイッチング
用ＴＦＴ及び電流制御用ＴＦＴを作製する際に形成され
る半導体膜と同時に成膜されるが、成膜後、分離して形
成されるので本発明においては、分離半導体膜という。
つまり、分離半導体膜１９０４は、図１９で示すように
スイッチング用ＴＦＴのソース領域１３やドレイン領域
１４、電流制御用ＴＦＴのソース領域２６やドレイン領
域２７を形成するための半導体膜とは、孤立して形成さ
れている。

【０１９６】なお、１９０３で示される領域において、
分離半導体膜１９０４はゲート絶縁膜を挟んで導電膜２
９と重なっており、この時、分離半導体膜１９０４の６
０％以上が導電膜２９と重なる構造になっている。さら
に、分離半導体膜１９０４の６０％以上が層間絶縁膜を
挟んで電源供給線１９０２と重なる構造になっている。

【０１９７】又、導電膜２９、層間絶縁膜（図示せず）
及び電源供給線１９０２で形成される容量も保持容量と
して用いることが可能である。なお、本明細書中では、
導電膜２９のうち、分離半導体膜１９０４と重なる部分
または、電源供給線１９０２と重なる部分のことを容量
電極と呼ぶ。

【０１９８】なお、分離半導体膜１９０４、ゲート絶縁
膜及び容量電極で形成される保持容量は、図１３〜図１
５で説明したＴＦＴと同時に作製される。具体的には、
図１３（Ａ）〜（Ｃ）において形成された分離半導体膜
１９０４に、図１３（Ｄ）の工程においてｎ型不純物を
添加し、さらに図１３（Ｅ）において、容量電極を形成
する。そして、容量電極の上に層間絶縁膜を形成し、そ
の層間絶縁膜の上に電源供給線を形成することにより保
持容量が作製される。

【０１９９】さらに、本実施例の構造は、特に画像表示
領域の面積が大きくなった場合において有効である。そ
の理由を以下に説明する。

【０２００】本発明の発光装置は１フレームを複数のフ
ィールドに分割して駆動するため、画素部を駆動する駆
動回路にかかる負担は大きい。これを低減するには画素
部が有する負荷（配線抵抗、寄生容量またはＴＦＴの書
き込み容量など）を可能な限り低減することが好まし
い。

【０２０１】ＴＦＴの書き込みにおいてデータ配線やゲ
ート配線に付加される寄生容量は大部分がそれら配線の
上に形成されたＥＬ素子の陰極（または保護電極）との
間で形成されるが、この点については第２層間絶縁膜と
して比誘電率の低い有機樹脂膜を１．５〜２．５μmと
いう厚さで形成するので寄生容量は殆ど無視できる。

【０２０２】このことより本発明を画素部の面積の大き
い発光装置に実施する上で最も障害となるのはデータ配
線やゲート配線の配線抵抗となる。勿論、データ信号側
駆動回路を複数に分割して並列処理をさせたり、画素部
を挟んでデータ信号側駆動回路やゲート信号側駆動回路
を設けて双方向から信号を送り、実質的に駆動回路の動
作周波数を落とすようなことも可能である。但し、その
場合は駆動回路の専有面積が大きくなるなど別の問題が
生じてしまう。

【０２０３】従って、本実施例のような構造によってゲ
ート配線の配線抵抗を極力低減することは、本発明を実
施する上で非常に有効である。なお、本実施例のような
回路の構成は、デジタル駆動以外の駆動方法において
も、例えばアナログ駆動においても有効である。また、
本実施例は、実施例１〜３のいずれの構成とも自由に組
み合わせて実施することが可能である。

【０２０４】〔実施例５〕本実施例では、図２と異なる
構造の画素部を形成する場合について図２０を用いて説
明する。なお、図２と同様の構造に関しては、図２と同
様の番号を用いているので図２を参照すると良い。

【０２０５】また、図２０に示した発光装置は、電流制
御用ＴＦＴ２０２において、チャネル形成領域２８は、
ゲート絶縁膜１８ｃを挟んでゲート電極２９に重なる構
造になっている。

【０２０６】本実施例の場合、第２層間絶縁膜４７に対
してコンタクトホールを形成したら、画素電極５４を形
成する。本実施例では画素電極５４として、２００ｎｍ
厚のアルミニウム合金膜（１wt%のチタンを含有したア
ルミニウム膜）を設ける。なお、画素電極の材料として
は金属材料であれば如何なる材料でも良いが、反射率の
高い材料であることが好ましい。

【０２０７】次に、絶縁膜４９、５０を形成する。絶縁
膜４９、５０は、２００〜３００ｎｍ厚の珪素を含む絶
縁膜もしくは有機樹脂膜をパターニングして形成すれば
よい。さらに、絶縁膜４９、５０の上には、ＥＬ層５１
が形成される。

【０２０８】こうしてＥＬ層５１まで形成したら、その
上に正孔注入層５５、陽極５６を形成する。本実施例で
は、正孔注入層５５として３０ｎｍのポリチオフェン
（ＰＥＤＯＴ）を用い、陽極５６として酸化インジウム
と酸化スズとの化合物からなる酸化物導電膜を１１０ｎ
ｍの厚さに形成する。こうしてＥＬ素子２０６が形成さ
れる。なお、この場合、図２とは陰極及び陽極の位置が
逆になる。

【０２０９】本実施例の構造とした場合、各画素で生成
された赤色、緑色又は青色の光はＴＦＴが形成された基
板とは反対側に放射される。そのため、画素内のほぼ全
域、即ちＴＦＴが形成された領域をも有効な発光領域と
して用いることができる。その結果、画素の有効発光面
積が大幅に向上し、画像の明るさやコントラスト比（明
暗の比）が向上する。

【０２１０】なお、本実施例の構成は、実施例１〜４の
いずれの構成とも自由に組み合わせることが可能であ
る。

【０２１１】〔実施例６〕本発明に用いるソース駆動回
路の一部を図２１に示す。図中の２６０１は、シフトレ
ジスタ、２６０２は、ラッチ１である。なお、本実施例
の構成は、実施例１〜５のいずれの構成とも自由に組み
合わせることが可能である。

【０２１２】〔実施例７〕本発明に用いる駆動回路の写
真を図２２（Ａ）に、また静止画表示の写真を図２２
（Ｂ）に示す。さらに、本発明を用いて作製したアクテ
ィブマトリクス型の発光装置の外観の写真を図２３に示
す。なお、本実施例の構成は、実施例１〜６のいずれの
構成とも自由に組み合わせることが可能である。

【０２１３】〔実施例８〕実施例１の図２に示した構造
において、活性層と基板１１との間に設けられる下地膜
１２として、放熱効果の高い材料を用いることは有効で
ある。特に電流制御用ＴＦＴは長時間に渡って比較的多
くの電流を流すことになるため発熱しやすく、自己発熱
による劣化が問題となりうる。そのような場合に、本実
施例のように下地膜が放熱効果を有することでＴＦＴの
熱劣化を抑制することができる。

【０２１４】放熱効果をもつ透光性材料としては、Ｂ
（ホウ素）、Ｃ（炭素）、Ｎ（窒素）から選ばれた少な
くとも一つの元素と、Ａｌ（アルミニウム）、Ｓｉ（珪
素）、Ｐ（リン）から選ばれた少なくとも一つの元素と
を含む絶縁膜が挙げられる。

【０２１５】例えば、窒化アルミニウム（ＡｌｘＮｙ）
に代表されるアルミニウムの窒化物、炭化珪素（Ｓｉｘ
Ｃｙ）に代表される珪素の炭化物、窒化珪素（ＳｉｘＮ
ｙ）に代表される珪素の窒化物、窒化ホウ素（ＢｘＮ
ｙ）に代表されるホウ素の窒化物、リン化ホウ素（Ｂｘ
Ｐｙ）に代表されるホウ素のリン化物を用いることが可
能である。また、酸化アルミニウム（ＡｌｘＯｙ）に代
表されるアルミニウムの酸化物は透光性に優れ、熱伝導
率が２０Ｗｍ^-1Ｋ^-1であり、好ましい材料の一つと言え
る。なお、上記透光性材料において、ｘ、ｙは任意の整
数である。

【０２１６】また、上記化合物に他の元素を組み合わせ
ることもできる。例えば、酸化アルミニウムに窒素を添
加して、ＡｌＮｘＯｙで示される窒化酸化アルミニウム
を用いることも可能である。この材料にも放熱効果だけ
でなく、水分やアルカリ金属等の侵入を防ぐ効果があ
る。なお、上記窒化酸化アルミニウムにおいて、ｘ、ｙ
は任意の整数である。

【０２１７】また、特開昭６２−９０２６０号公報に記
載された材料を用いることができる。即ち、Ｓｉ、Ａ
ｌ、Ｎ、Ｏ、Ｍを含む絶縁膜（但し、Ｍは希土類元素の
少なくとも一種、好ましくはＣｅ（セリウム），Ｙｂ
（イッテルビウム），Ｓｍ（サマリウム），Ｅｒ（エル
ビウム），Ｙ（イットリウム）、Ｌａ（ランタン）、Ｇ
ｄ（ガドリニウム）、Ｄｙ（ジスプロシウム）、Ｎｄ
（ネオジウム）から選ばれた少なくとも一つの元素）を
用いることもできる。これらの材料にも放熱効果だけで
なく、水分やアルカリ金属等の侵入を防ぐ効果がある。

【０２１８】また、少なくともダイヤモンド薄膜又はア
モルファスカーボン膜（特にダイヤモンドに特性の近い
もの、ダイヤモンドライクカーボン等と呼ばれる。）を
含む炭素膜を用いることもできる。これらは非常に熱伝
導率が高く、放熱層として極めて有効である。但し、膜
厚が厚くなると褐色を帯びて透過率が低下するため、な
るべく薄い膜厚（好ましくは５〜１００ｎｍ）で用いる
ことが好ましい。

【０２１９】また、上記放熱効果をもつ材料からなる薄
膜を単体で用いることもできるが、これらの薄膜と、珪
素を含む絶縁膜とを積層して用いても良い。

【０２２０】なお、本実施例の構成は、実施例１〜７の
いずれの構成とも自由に組み合わせて実施することが可
能である。

【０２２１】〔実施例９〕実施例３ではＥＬ層として有
機ＥＬ材料を用いることが好ましいとしたが、本発明は
無機ＥＬ材料を用いても実施できる。但し、現在の無機
ＥＬ材料は非常に駆動電圧が高いため、そのような駆動
電圧に耐えうる耐圧特性を有するＴＦＴを用いなければ
ならない。

【０２２２】または、将来的にさらに駆動電圧の低い無
機ＥＬ材料が開発されれば、本発明に適用することは可
能である。

【０２２３】また、本実施例の構成は、実施例１〜８の
いずれの構成とも自由に組み合わせることが可能であ
る。

【０２２４】〔実施例１０〕本発明を実施する上で用い
たＥＬ素子の素子構造の一例を図２４に示す。図２４
（Ａ）は、低分子ＥＬ材料を用いた場合であり、基板上
にＩＴＯ電極（図２４（Ａ）では、ＩＴＯと示す）を作
成した後、陽極のバッファ層に銅フタロシアニン（Ｃｕ
Ｐｃ）をもちい、正孔輸送層にａ−ＮＰＤ、発光層にＡ
ｌｑを用いた。成膜方法は蒸着であり、基板上のＩＴＯ
電極上に順次積層させた。蒸着時の真空度は２×１０^-6
Torr以下である。

【０２２５】図２４（Ｂ）には、高分子（Polymer）Ｅ
Ｌ材料を用いた場合の素子構造を示す。基板上にＩＴＯ
電極を作成し、Polymer層をスピンコートし、さらに蒸
着により陰極（Ｍｅｔａｌ）を形成した。蒸着時の真空
度は４×１０^-6 Torr以下である。本実施例では、発光
層を各画素共通とし、モノカラーのパネルを制作した。
さらに、陰極蒸着の際にはメタルマスクを用い、必要な
部分にのみ金属を成膜した。また、その後に作成した素
子は、樹脂を用いて封止をした。

【０２２６】また、本実施例の構成は、実施例１〜９の
いずれの構成とも自由に組み合わせることが可能であ
る。

【０２２７】〔実施例１１〕実施例１０で説明したＥＬ
素子の特性を図２５に示す。これは、ＥＬ素子に一定の
電圧を加えたときの電流密度と輝度を測定したものであ
る。結果は、低分子ＥＬ素子及び高分子ＥＬ素子ともに
１０mA/cm²で数百カンデラとなり、ＥＬディスプレイと
して用いるのに十分な効率を示している。

【０２２８】また、本実施例の構成は、実施例１〜１０
のいずれの構成とも自由に組み合わせることが可能であ
る。

【０２２９】〔実施例１２〕本発明を実施して形成され
たアクティブマトリクス型発光装置（または、ＥＬモジ
ュール）は、自発光型であるため液晶表示装置に比べて
明るい場所での視認性に優れている。そのため本発明は
直視型のＥＬディスプレイ（発光装置を組み込んだ表示
ディスプレイを指す）に対して実施することが可能であ
る。ＥＬディスプレイとしてはパソコンモニタ、ＴＶ放
送受信用モニタ、広告表示モニタ等が挙げられる。

【０２３０】また、本発明は上述のＥＬディスプレイも
含めて、表示ディスプレイを部品として含むあらゆる電
気器具に対して実施することが可能である。

【０２３１】そのような電気器具としては、ＥＬディス
プレイ、ビデオカメラ、デジタルカメラ、ゴーグル型デ
ィスプレイ（ヘッドマウントディスプレイ）、カーナビ
ゲーション、パーソナルコンピュータ、携帯情報端末
（モバイルコンピュータ、携帯電話または電子書籍
等）、記録媒体を備えた画像再生装置（具体的にはコン
パクトディスク（ＣＤ）、レーザーディスク（登録商
標）（ＬＤ）又はデジタルビデオディスク（ＤＶＤ）等
の記録媒体を再生し、その画像を表示しうるディスプレ
イを備えた装置）などが挙げられる。それら電気器具の
例を図２６に示す。

【０２３２】図２６（Ａ）はパーソナルコンピュータで
あり、本体２００１、筐体２００２、表示装置２００
３、キーボード２００４等を含む。本発明は表示装置２
００３に用いることができる。

【０２３３】図２６（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６等を含む。本発明を表示装置２１０２に用いること
ができる。また、本発明は表示装置２１０２に対角４イ
ンチのパネルを用いることもできる。

【０２３４】図２６（Ｃ）はゴーグル型ディスプレイで
あり、本体２２０１、表示装置２２０２、アーム部２２
０３等を含む。本発明は表示装置２２０２に用いること
ができる。

【０２３５】図２６（Ｄ）は携帯型（モバイル）コンピ
ュータであり、本体２３０１、カメラ部２３０２、受像
部２３０３、操作スイッチ２３０４、表示装置２３０５
等を含む。本発明は表示装置２４０５に用いることがで
きる。

【０２３６】図２６（Ｅ）は記録媒体を備えた画像再生
装置（具体的にはＤＶＤ再生装置）であり、本体２４０
１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２４０２、
操作スイッチ２４０３、表示装置（ａ）２４０４、表示
装置（ｂ）２４０５等を含む。表示装置（ａ）は主とし
て画像情報を表示し、表示装置（ｂ）は主として文字情
報を表示するが、本発明はこれら表示装置（ａ）、
（ｂ）に用いることができる。なお、記録媒体を備えた
画像再生装置としては、ＣＤ再生装置、ゲーム機器など
に本発明を用いることができる。

【０２３７】図２６（Ｆ）はＥＬディスプレイであり、
筐体２５０１、支持台２５０２、表示装置２５０３等を
含む。本発明は表示装置２５０３に用いることができ
る。表示装置の画像表示領域の面積が対角１０インチ以
上となる場合には、実施例５に示したような画素構造が
有効である。

【０２３８】また、将来的にＥＬ材料の発光輝度が高く
なれば、フロント型若しくはリア型のプロジェクターに
用いることも可能となる。

【０２３９】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電気器具に適用することが可能であ
る。また、本実施例の電気器具は実施例１〜１１のどの
ような組み合わせからなる構成を用いても実現すること
ができる。

【０２４０】〔実施例１３〕本実施例では、本発明のＥ
Ｌディスプレイの駆動方法を用いた場合、どの様な電圧
電流特性を有する領域で電流制御用ＴＦＴを駆動させる
かについて説明する。

【０２４１】ＥＬ素子は、印加される電圧が少しでも変
化すると、それに対してＥＬ素子を流れる電流が指数関
数的に大きく変化する。別の見方をすると、ＥＬ素子を
流れる電流の大きさが変化しても、ＥＬ素子に印加され
る電圧値はあまり変化しない。そして、ＥＬ素子の輝度
は、ＥＬ素子に流れる電流にほぼ正比例して大きくな
る。よって、ＥＬ素子に印加される電圧の大きさ（電圧
値）を制御することによりＥＬ素子の輝度を制御するよ
りも、ＥＬ素子を流れる電流の大きさ（電流値）を制御
することによりＥＬ素子の輝度を制御する方が、ＴＦＴ
の特性に左右されずらく、ＥＬ素子の輝度の制御が容易
である。

【０２４２】図２７を参照する。図２７（Ａ）は、図３
に示した本発明のＥＬディスプレイの画素において、電
流制御用ＴＦＴ１０８およびＥＬ素子１１０の構成部分
のみを図示したものである。図２７（Ｂ）には、図２７
（Ａ）で示した電流制御用ＴＦＴ１０８およびＥＬ素子
１１０の電圧電流特性を示す。なお図２７で示す電流制
御用ＴＦＴ１０８の電圧電流特性のグラフは、ソース領
域とドレイン領域の間の電圧であるＶ_DSに対する、電流
制御用ＴＦＴ１０８のドレイン領域に流れる電流の大き
さを示しており、図２７には電流制御用ＴＦＴ１０８の
ソース領域とゲート電極の間の電圧であるＶ_GSの値の異
なる複数のグラフを示している。

【０２４３】図２７（Ａ）に示したように、ＥＬ素子１
１０の画素電極と対向電極１１１の間にかかる電圧をＶ
_EL、電源供給線に接続される端子２６０１とＥＬ素子１
１０の対向電極１１１の間にかかる電圧をＶ_Tとする。
なおＶ_Tは電源供給線の電位によってその値が固定され
る。また電流制御用ＴＦＴ１０８のソース領域・ドレイ
ン領域間の電圧をＶ_DS、電流制御用ＴＦＴ１０８のゲー
ト電極に接続される配線２６０２とソース領域との間の
電圧、つまり電流制御用ＴＦＴ１０８のゲート電極とソ
ース領域の間の電圧をＶ_GSとする。

【０２４４】電流制御用ＴＦＴ１０８はｎチャネル型Ｔ
ＦＴでもｐチャネル型ＴＦＴでもどちらでも良い。

【０２４５】また、電流制御用ＴＦＴ１０８とＥＬ素子
１１０とは直列に接続されている。よって、両素子（電
流制御用ＴＦＴ１０８とＥＬ素子１１０）を流れる電流
値は同じである。従って、図２７（Ａ）に示した電流制
御用ＴＦＴ１０８とＥＬ素子１１０とは、両素子の電圧
電流特性を示すグラフの交点（動作点）において駆動す
る。図２７（Ｂ）において、Ｖ_ELは、対向電極１１１の
電位と動作点での電位との間の電圧になる。Ｖ_DSは、電
流制御用ＴＦＴ１０８の端子２６０１での電位と動作点
での電位との間の電圧になる。つまり、Ｖ_Tは、Ｖ_ELと
Ｖ_DSの和に等しい。

【０２４６】ここで、Ｖ_GSを変化させた場合について考
える。図２７（Ｂ）から分かるように、電流制御用ＴＦ
Ｔ１０８の｜Ｖ_GS−Ｖ_TH｜が大きくなるにつれて、言い
換えると｜Ｖ_GS｜が大きくなるにつれて、電流制御用Ｔ
ＦＴ１０８に流れる電流値が大きくなる。なお、Ｖ_THは
電流制御用ＴＦＴ１０８のしきい値電圧である。よって
図２７（Ｂ）から分かるように、｜Ｖ_GS｜が大きくなる
と、動作点においてＥＬ素子１１０を流れる電流値も当
然大きくなる。ＥＬ素子１１０の輝度は、ＥＬ素子１１
０を流れる電流値に比例して高くなる。

【０２４７】｜Ｖ_GS｜が大きくなることによってＥＬ素
子１１０を流れる電流値が大きくなると、電流値に応じ
てＶ_ELの値も大きくなる。そしてＶ_Tの大きさは電源供
給線の電位によって定まっているので、Ｖ_ELが大きくな
ると、その分Ｖ_DSが小さくなる。

【０２４８】また図２７（Ｂ）に示したように、電流制
御用ＴＦＴの電圧電流特性は、Ｖ_GSとＶ_DSの値によって
２つの領域に分けられる。｜Ｖ_GS−Ｖ_TH｜＜｜Ｖ_DS｜で
ある領域が飽和領域、｜Ｖ_GS−Ｖ_TH｜＞｜Ｖ_DS｜である
領域が線形領域である。

【０２４９】飽和領域においては以下の式１が成り立
つ。なおＩ_DSは電流制御用ＴＦＴ１０８のチャネル形成
領域を流れる電流値である。またβ＝μＣ₀Ｗ／Ｌであ
り、μは電流制御用ＴＦＴ１０８の移動度、Ｃ₀は単位
面積あたりのゲート容量、Ｗ／Ｌはチャネル形成領域の
チャネル幅Ｗとチャネル長Ｌの比である。

【０２５０】

【式１】Ｉ_DS＝β（Ｖ_GS−Ｖ_TH）²／２

【０２５１】また線形領域においては以下の式２が成り
立つ。

【０２５２】

【式２】Ｉ_DS＝β｛（Ｖ_GS−Ｖ_TH）Ｖ_DS−Ｖ_DS ²／２｝

【０２５３】式１からわかるように、飽和領域において
電流値はＶ_DSによってほとんど変化せず、Ｖ_GSのみによ
って電流値が定まる。

【０２５４】一方、式２からわかるように、線形領域
は、Ｖ_DSとＶ_GSとにより電流値が定まる。｜Ｖ_GS｜を大
きくしていくと、電流制御用ＴＦＴ１０８は線形領域で
動作するようになる。そして、Ｖ_ELも徐々に大きくなっ
ていく。よって、Ｖ_ELが大きくなった分だけ、Ｖ_DSが小
さくなっていく。線形領域では、Ｖ_DSが小さくなると電
流量も小さくなる。そのため、|Ｖ_GS|を大きくしていっ
ても、電流値は増加しにくくなってくる。｜Ｖ_GS｜＝∞
になった時、電流値＝Ｉ_MAXとなる。つまり、｜Ｖ_GS｜
をいくら大きくしても、Ｉ_MAX以上の電流は流れない。
ここで、Ｉ_MAXは、Ｖ_EL＝Ｖ_Tの時に、ＥＬ素子１１０を
流れる電流値である。

【０２５５】このように｜Ｖ_GS｜の大きさを制御するこ
とによって、動作点を飽和領域にしたり、線形領域にし
たりすることができる。

【０２５６】ところで、全ての電流制御用ＴＦＴの特性
は理想的には全て同じであることが望ましいが、実際に
は個々の電流制御用ＴＦＴでしきい値Ｖ_THと移動度μと
が異なっていることが多い。そして個々の電流制御用Ｔ
ＦＴのしきい値Ｖ_THと移動度μとが互いに異なると、式
１及び式２からわかるように、Ｖ_GSの値が同じでも電流
制御用ＴＦＴ１０８のチャネル形成領域を流れる電流値
が異なってしまう。

【０２５７】図２８にしきい値Ｖ_THと移動度μとがずれ
た電流制御用ＴＦＴの電流電圧特性を示す。実線２７０
１が理想の電流電圧特性のグラフであり、２７０２、２
７０３がそれぞれしきい値Ｖ_THと移動度μとが理想とす
る値と異なってしまった場合の電流制御用ＴＦＴの電流
電圧特性である。電流電圧特性のグラフ２７０２、２７
０３は飽和領域においては同じ電流値ΔＩ₁だけ、理想
の特性を有する電流電圧特性のグラフ２７０１からずれ
ていて、電流電圧特性のグラフ２７０２の動作点２７０
５は飽和領域にあり、電流電圧特性のグラフ２７０３の
動作点２７０６は線形領域にあったとする。その場合、
理想の特性を有する電流電圧特性のグラフ２７０１の動
作点２７０４における電流値と、動作点２７０５及び動
作点２７０６における電流値のずれをそれぞれΔＩ₂、
ΔＩ₃とすると、飽和領域における動作点２７０５より
も線形領域における動作点２７０６の方が小さい。

【０２５８】よって本発明で示したデジタル方式の駆動
方法を用いる場合、動作点が線形領域に存在するように
電流制御用ＴＦＴとＥＬ素子を駆動させることで、電流
制御用ＴＦＴの特性のずれによるＥＬ素子の輝度むらを
抑えた階調表示を行うことができる。

【０２５９】また従来のアナログ駆動の場合は、｜Ｖ_GS
｜のみによって電流値を制御することが可能な飽和領域
に動作点が存在するように電流制御用ＴＦＴとＥＬ素子
を駆動させる方が好ましい。

【０２６０】以上の動作分析のまとめとして、電流制御
用ＴＦＴのゲート電圧｜Ｖ_GS｜に対する電流値のグラフ
を図２９に示す。｜Ｖ_GS｜を大きくしていき、電流制御
用ＴＦＴのしきい値電圧の絶対値｜Ｖ_th｜よりも大きく
なると、電流制御用ＴＦＴが導通状態となり、電流が流
れ始める。本明細書ではこの時の｜Ｖ_GS｜を点灯開始電
圧と呼ぶことにする。そして、さらに｜Ｖ_GS｜を大きく
していくと、｜Ｖ_GS｜が｜Ｖ_GS−Ｖ_th｜＝｜Ｖ_DS｜を満
たすような値（ここでは仮にＡとする）となり、飽和領
域２８０１から線形領域２８０２になる。さらに｜Ｖ_GS
｜を大きくしていくと、電流値が大きくなり、遂には、
電流値が飽和してくる。その時｜Ｖ_GS｜＝∞となる。

【０２６１】図２９から分かる通り、｜Ｖ_GS｜≦｜Ｖ_th
｜の領域では、電流がほとんど流れない。｜Ｖ_th｜≦｜
Ｖ_GS｜≦Ａの領域は飽和領域であり、｜Ｖ_GS｜によって
電流値が変化する。そして、Ａ≦｜Ｖ_GS｜の領域は線形
領域であり、ＥＬ素子に流れる電流値は｜Ｖ_GS｜及び｜
Ｖ_DS｜よって電流値が変化する。

【０２６２】本発明のデジタル駆動では、｜Ｖ_GS｜≦｜
Ｖ_th｜の領域及びＡ≦｜Ｖ_GS｜の線形領域を用いること
が好ましい。

【０２６３】なお本実施例は他の全ての実施例と自由に
組み合わせることが可能である。

【０２６４】〔実施例１４〕本発明において、三重項励
起子からの燐光を発光に利用できるＥＬ材料を用いるこ
とで、外部発光量子効率を飛躍的に向上させることがで
きる。これにより、ＥＬ素子の低消費電力化、長寿命
化、および軽量化が可能になる。

【０２６５】ここで、三重項励起子を利用し、外部発光
量子効率を向上させた報告を示す。 (T.Tsutsui, C.Adachi, S.Saito, Photochemical Proce
sses in Organized Molecular Systems, ed.K.Honda,
(Elsevier Sci.Pub., Tokyo,1991) p.437.) 上記の論文により報告されたＥＬ材料（クマリン色素）
の分子式を以下に示す。

【０２６６】

【化１】

【０２６７】(M.A.Baldo, D.F.O'Brien, Y.You, A.Shou
stikov, S.Sibley, M.E.Thompson, S.R.Forrest, Natur
e 395 (1998) p.151.)

【０２６８】上記の論文により報告されたＥＬ材料（Ｐ
ｔ錯体）の分子式を以下に示す。

【０２６９】

【化２】

【０２７０】(M.A.Baldo, S.Lamansky, P.E.Burrows,
M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (199
9) p.4.) (T.Tsutsui, M.J.Yang, M.Yahiro, K.Nakamura, T.Wata
nabe, T.Tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi,
Jpn.Appl.Phys., 38 (12B) (1999) L1502.) 上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分
子式を以下に示す。

【０２７１】

【化３】

【０２７２】以上のように三重項励起子からの燐光発光
を利用できれば原理的には一重項励起子からの蛍光発光
を用いる場合より３〜４倍の高い外部発光量子効率の実
現が可能となる。

【０２７３】なお、本実施例の構成は、他の全ての実施
例と自由に組みあわせて実施することが可能である。

【０２７４】

【発明の効果】本発明を実施することで、ＴＦＴの特性
バラツキに影響されない鮮明な多階調カラー表示が可能
なアクティブマトリクス型発光装置を得ることができ
る。具体的には、アクティブマトリクス型発光装置にお
いて従来のアナログ階調表示からデジタル信号による時
分割階調表示を行うことで、電流制御用ＴＦＴの特性バ
ラツキによる階調不良をなくし、色再現性の良い高精細
な画像を得ることができる。

【０２７５】また、基板上に形成されるＴＦＴ自体も各
回路又は素子が必要とする性能に併せて最適な構造のＴ
ＦＴを配置することで、信頼性の高いアクティブマトリ
クス型発光装置を実現している。

【０２７６】そして、そのようなアクティブマトリクス
型発光装置を表示ディスプレイとして具備することで、
画像品質が良く、信頼性の高い高性能な電気器具を生産
することが可能となる。

【図面の簡単な説明】

【図１】 発光装置の構成を示す図。

【図２】 発光装置の断面構造を示す図。

【図３】 従来の発光装置における画素部の構成を示
す図。

【図４】 アナログ階調方式で利用するＴＦＴ特性を
説明する図。

【図５】 時分割階調方式の動作モードを説明する
図。

【図６】 発光装置のソース駆動回路を示す図。

【図７】 発光装置の画素部の画素構造を示す図。

【図８】 時分割階調方式の動作モードを説明する
図。

【図９】 発光装置のパネル全体の上面図。

【図１０】 ＦＰＣ入力部の保護回路。

【図１１】 発光装置のゲート駆動回路を示す図。

【図１２】 発光装置のソース駆動回路を示す図。

【図１３】 発光装置の作製工程を示す図。

【図１４】 発光装置の作製工程を示す図。

【図１５】 発光装置の作製工程を示す図。

【図１６】 発光装置の外観を示す図。

【図１７】 発光装置の外観を示す図。

【図１８】 コンタクト構造の作製工程を示す図。

【図１９】 発光装置の画素部の上面構造を示す図。

【図２０】 発光装置の断面構造を示す図。

【図２１】 発光装置のソース駆動回路の一部を示す
図。

【図２２】 本発明を用いた発光装置の画素部の駆動回
路及び画像を示す写真。

【図２３】 本発明を用いた発光装置を示す写真。

【図２４】 ＥＬ素子の素子構造を示す図。

【図２５】 ＥＬ素子の特性を示す図。

【図２６】 電気器具の具体例を示す図。

【図２７】 ＥＬ素子と電流制御用ＴＦＴの接続の構成
を示す図と、ＥＬ素子と電流制御用ＴＦＴの電圧電流特
性を示す図。

【図２８】 ＥＬ素子と電流制御用ＴＦＴの電圧電流特
性を示す図。

【図２９】 電流制御用ＴＦＴのゲート電圧とドレイン
電流の関係を示す図。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｂ 33/08 Ｈ０１Ｌ 29/78 ６１２Ｚ 33/14 Ｆターム(参考） 3K007 AB03 AB13 BA06 CA01 CA05 CB01 DA01 DB03 EB00 FA01 GA04 5C094 AA07 AA08 AA10 AA31 AA48 AA53 AA56 BA03 BA27 CA19 CA24 DA09 DA13 EA04 EA05 EB02 FA01 FA02 FB01 FB12 FB14 FB15 GA10 JA01 JA08 5F110 AA30 BB02 BB04 CC02 DD02 DD15 EE01 EE04 EE05 EE14 EE44 GG01 GG02 GG13 GG25 GG32 GG34 GG51 GG52 GG58 HJ01 HJ04 HJ12 HJ23 HL01 HL03 HL04 HL12 HM15 NN03 NN22 NN23 NN24 NN27 NN72 NN73 PP03 QQ09 QQ11 QQ24

Claims (17)

【特許請求の範囲】
1. 【請求項１】絶縁体上に形成された電流制御用ＴＦＴ
   と、 前記電流制御用ＴＦＴのゲート電極と電気的に接続さ
   れ、かつ同じ導電膜からなる容量電極とを有し、 前記容量電極がゲート絶縁膜を挟んで分離半導体膜と重
   なっていることを特徴とする発光装置。
2. 【請求項２】請求項１において、 前記分離半導体膜が電源供給線と電気的に接続されてい
   ることを特徴とする発光装置。
3. 【請求項３】請求項２において、 前記電流制御用ＴＦＴのソース領域及び前記分離半導体
   膜が、半導体膜からなり、かつ前記絶縁体上に各々孤立
   して形成されるものであることを特徴とする発光装置。
4. 【請求項４】請求項３において、 前記ソース領域及び前記分離半導体膜が、各々前記電源
   供給線と電気的に接続されていることを特徴とする発光
   装置。
5. 【請求項５】請求項１乃至請求項４のいずれか一におい
   て、 前記分離半導体膜の６０％以上が前記ゲート絶縁膜を挟
   んで前記容量電極と重なっていることを特徴とする発光
   装置。
6. 【請求項６】請求項１乃至請求項５のいずれか一におい
   て、 前記分離半導体膜が絶縁膜を挟んで前記電源供給線と重
   なっていることを特徴とする発光装置。
7. 【請求項７】請求項６において、 前記分離半導体膜の６０％以上が前記絶縁膜を挟んで前
   記電源供給線と重なっていることを特徴とする発光装
   置。
8. 【請求項８】絶縁体上に第一の半導体膜を有し、 前記第一の半導体膜は、第一の不純物領域及び第二の不
   純物領域を有し、 前記第一の不純物領域と前記第二の不純物領域の間にチ
   ャネル領域を有し、 前記絶縁体上に前記第一の半導体膜と分離して形成され
   た前記第二の半導体膜を有し、 前記第一の半導体膜と、前記第二の半導体膜上に形成さ
   れた絶縁膜を有し、 前記第一の半導体膜上に前記絶縁膜を挟んで形成された
   ゲート電極を有し、 前記第二の半導体膜上に前記絶縁膜を挟んで形成された
   容量電極を有し、 前記ゲート電極と前記容量電極は、電気的に接続されて
   おり、かつ同じ導電膜からなることを特徴とする発光装
   置。
9. 【請求項９】請求項８において、 陰極、陽極との間に発光性材料を挟んで形成された発光
   素子を有し、 前記陰極もしくは前記陽極が、前記第一の不純物領域も
   しくは前記第二の不純物領域と電気的に接続されたもの
   であることを特徴とする発光装置。
10. 【請求項１０】請求項８または請求項９において、 前記第二の半導体膜と前記容量電極との間に前記絶縁膜
    を挟んで形成された容量を有し、 前記容量電極上に形成された層間絶縁膜を有し、 前記層間絶縁膜上に形成された電源供給線を有し、 前記電源供給線は、前記第一の不純物領域もしくは前記
    第二の不純物領域と電気的に接続されたものであること
    を特徴とする発光装置。
11. 【請求項１１】請求項１０において、 前記第二の半導体膜が前記電源供給線と電気的に接続さ
    れたものであることを特徴とする発光装置。
12. 【請求項１２】請求項８乃至請求項１１のいずれか一に
    おいて、 前記第二の半導体膜の６０％以上が前記絶縁膜を挟んで
    前記容量電極と重なっていることを特徴とする発光装
    置。
13. 【請求項１３】請求項１０乃至請求項１２のいずれか一
    において、 前記容量電極が前記層間絶縁膜を挟んで前記電源供給線
    と重なっていることを特徴とする発光装置。
14. 【請求項１４】請求項１０乃至請求項１３のいずれか一
    において、 前記第二の半導体膜の６０％以上が前記絶縁膜及び前記
    層間絶縁膜を挟んで前記電源供給線と重なっていること
    を特徴とする発光装置。
15. 【請求項１５】請求項１乃至請求項１４のいずれか一に
    おいて、 画素のピッチが１００〜１４０μｍであり、かつ開口率
    が５０〜８０％であることを特徴とする発光装置。
16. 【請求項１６】請求項１乃至請求項１５のいずれか一に
    おいて、 画像表示が時分割階調方式により行われるものであるこ
    とを特徴とする発光装置。
17. 【請求項１７】請求項１乃至請求項１６いずれか一に記
    載の発光装置を用いたことを特徴とする電気器具。