JP2002094029A5 - - Google Patents

Description

【発明の名称】半導体装置

Claims (9)

1. ソース領域、ドレイン領域、及び当該ソース領域と当該ドレイン領域を接続する半導体材料からなる第１のチャネル領域と、前記第１のチャネル領域の電位を制御する第１のゲート電極とを有し、且つ前記第１のチャネル領域が絶縁膜上に設けられている第１のトランジスタと、
   ソース領域、ドレイン領域、及び当該ソース領域と当該ドレイン領域を接続する半導体材料からなる第２のチャネル領域と、前記第１のゲート電極に接続されており前記第２のチャネル領域の電位を制御する第２のゲート電極とを有し、
   前記第２のチャネル領域と静電容量を介して配され前記第２のゲート電極の下に配置され前記第１のチャネル領域の電流により電荷を蓄積する電荷蓄積領域を有する第２のトランジスタを有し、
   前記第２のトランジスタのソース領域がソース線に接続され、前記第１のトランジスタのソース領域あるいはドレイン領域の一端が前記第２のトランジスタの電荷蓄積領域に接続され、前記第１のトランジスタのソース領域あるいはドレイン領域の他端がデータ線に接続されることを特徴とする半導体装置。
2. 前記データ線に接続された第１のトランジスタのソース領域あるいはドレイン領域と前記第２のトランジスタのソース領域の間の距離が、前記データ線に接続された第１のトランジスタのソース領域あるいはドレイン領域と前記第２のトランジスタのドレイン領域の間の距離よりも、短いことを特徴とする請求項１に記載の半導体装置。
3. 前記第２のトランジスタのゲート電極の幅と、前記第１のトランジスタのチャネル領域の幅が実質的に等しいことを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記第２のトランジスタのゲート電極の幅と、前記第２のトランジスタ の電荷蓄積領域の幅が実質的に等しいことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
5. 記憶素子部と周辺回路部を有する半導体装置において、前記記憶素子部と周辺回路部を構成するトランジスタは少なくとも二水準の厚さのゲート絶縁膜を有するトランジスタからなり、当該半導体装置の周辺回路部は、前記ゲート絶縁膜の少なくとも最も薄い絶縁膜ではないゲート絶縁膜を有するトランジスタを有し、前記記憶素子部においては書込み用の電界効果型トランジスタと読出し用の電界効果型のトランジスタを有し、前記書込み用の電界効果型トランジスタのチャネルを通じて電荷蓄積領域に出し入れした電荷量を前記読出し用の電界効果型トランジスタのしきい電圧変化によって読み出す動作を行い、前記周辺回路部を構成するトランジスタのゲート絶縁膜厚と、前記記憶素子部の読出しトランジスタのゲート絶縁膜厚が等しいことを特徴とする半導体装置。
6. 前記書込み用トランジスタのチャネルが、絶縁膜上に設けられていることを特徴とする請求項５に記載の半導体装置。
7. 前記書き込みトランジスタのチャネルの上面が、前記書込みトランジスタのソースまたはドレイン領域の上面と同じ高さに設けられており、前記チャネルの下面は前記ソースまたはドレインの下面より上方に設けられていることを特徴とする請求項６に記載の半導体記憶。
8. 前記書込み用の電界効果型トランジスタのチャネルの膜厚が、５ｎｍ以下であることを特徴とする請求項１から請求項６に記載の半導体装置。
9. メモリセルを行列状に並べたメモリセルアレイを構成する半導体装置において、前記メモリセルは、ソース領域、ドレイン領域、及び当該ソース領域と当該ドレイン領域を接続する半導体材料からなる第１のチャネル領域と、前記第１のチャネル領域の電位を制御する第１のゲート電極とを有し、且つ前記第１のチャネル領域が絶縁膜上に設けられている第１のトランジスタと、
   ソース領域、ドレイン領域、及び当該ソース領域と当該ドレイン領域を接続する半導体材料からなる第２のチャネル領域と、前記第２のチャネル領域の電位を制御する第２のゲート電極とを有し、
   前記第２のチャネル領域と静電容量を介して配され前記第２のゲート電極の下に配置され前記第１のチャネル領域の電流により電荷を蓄積する電荷蓄積領域を有する第２のトランジスタを有し、
   前記第２のトランジスタのソース領域がソース線に接続され、前記第１のトランジスタのソース領域あるいはドレイン領域の一端が前記第２のトランジスタの電荷蓄積領域に接続され、前記第１のトランジスタのソース領域あるいはドレイン領域の他端がデータ線に接続されており、前記メモリセルは電荷蓄積領域に２ビット以上の情報を記憶することを特徴とする半導体装置。