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JP2002094058A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002094058A
JP2002094058A JP2001174567A JP2001174567A JP2002094058A JP 2002094058 A JP2002094058 A JP 2002094058A JP 2001174567 A JP2001174567 A JP 2001174567A JP 2001174567 A JP2001174567 A JP 2001174567A JP 2002094058 A JP2002094058 A JP 2002094058A
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drain
source
insulating film
gate
film
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淳史 八木下
Koji Matsuo
浩司 松尾
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Toshiba Corp
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Abstract

(57)【要約】 【課題】ゲート絶縁膜に高誘電体膜を用いたＦＥＴにお
いて、短チャネル効果の抑制をする。 【解決手段】半導体シリコン基板１０１の素子領域の周
囲に素子分離絶縁膜１０２が形成されている。シリコン
基板１０１上に、チャネル領域の周囲を覆うようにシリ
コン窒化膜からなる側壁絶縁膜１０７が形成されてい
る。側壁が側壁絶縁膜１０７からなる溝の内部に、Ｔａ
2Ｏ5膜１０８，メタルゲート電極１１１である。素子分
離絶縁膜１０２上に層間絶縁膜１０４が形成されてい
る。側壁が側壁絶縁膜１０７及び層間絶縁膜からなる溝
の底部のシリコン基板１０１上にシリサイドからなるシ
ョットキー接合・ソース／ドレイン１１５が形成されて
いる。ショットキー接合・ソース／ドレイン１１５上に
ソース／ドレイン電極１１４が形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シリコン基板とシ
ョットキー接合するシリサイドをソース及びドレインに
用いたＭＩＳＦＥＴを有する半導体装置及び半導体装置
の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴにメタルゲートや高誘電体
ゲート絶縁膜を適用するために、ダミーゲートを用いる
プロセス（Rep1acement gate process, Damascene gate
process）が提案されている（参考文献：A.Chatterjee
et al., IEDM Tech. Dig., (1997), p.821およびA. Ya
gishita et al., IEDM Tech Dig, (1998), p.785）。
【０００３】ここでダミーゲートプロセスとは、将来ゲ
ートを形成する領域に後で除去する使い捨てのゲートを
形成し、これにセルフアラインでソース／ドレインを形
成したのち、ダミーゲートを除去した後、ダミーゲート
を除去して形成された溝にダマシンプロセスを用いて本
来のゲートに置き換えるプロセスである。
【０００４】ダミーゲートプロセスを用いれば、高温熱
処理の必要なソース／ドレインをゲートより先に形成し
てしまうので、ゲート形成後の熱工程を４５０℃以下に
低温化できる。したがって、熱耐性に乏しいメタルゲー
ト電極や高誘電体ゲート絶縁膜をＭＯＳＦＥＴに適用す
ることが容易になる。
【０００５】メタルゲート、ｈｉｇｈ−ｋゲート絶縁膜
を用いたダマシンゲート（またはリプレイスメントゲー
ト）トランジスタの問題点は、（１）ダミーゲート形成
および除去のために工程数が大幅に増加してしまうこ
と、（２）ゲート電界のフリンジ（しみだし）効果で短
チャネル効果が劣化すること（参考文献：Baohong Chen
g et al., IEEE Transactions on ELECTRON DEVICES, V
ol. 46, No. 7, (1999), p.1537）、（３）用いられる
多くのメタルゲートの仕事関数がシリコンのミッドギャ
ップ付近に位置するため、その影響でしきい値電圧（絶
対値）が上昇すること、である。
【０００６】
【発明が解決しようとする課題】上述したように、ダミ
ーゲートの形成及び除去のために工程数が大幅に増加す
るという問題があった。また、ゲート電界のフリンジ
（しみだし）効果で短チャネル効果が劣化するとういう
問題があった。
【０００７】本発明の目的は、ゲート絶縁膜及びゲート
電極にそれぞれ高誘電体膜及び金属を用いたＭＩＳＦＥ
Ｔの工程数の抑制を図り得る半導体装置及びその製造方
法を提供することにある。
【０００８】また、本発明の別の目的は、ゲート絶縁膜
に高誘電体膜を用いても短チャネル効果の抑制を図り得
る半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。
【００１０】（１）本発明に係わる半導体装置は、シリ
コン基板と、このシリコン基板上に形成されたゲート絶
縁膜と、このゲート絶縁膜上に形成されたゲート電極
と、このゲート電極を挟むように前記シリコン基板に形
成され、該基板との界面でショットキー接合するシリサ
イド材料からなるソース及びドレインとを具備し、前記
ゲート絶縁膜の材料は高誘電体膜であること、及び前記
ゲート電極の材料は金属であることの少なくとも一方の
条件を満たすことを特徴とする。
【００１１】（２）本発明に係わる半導体装置は、シリ
コン基板と、このシリコン基板上に形成されたゲート絶
縁膜と、このゲート絶縁膜上に形成されたゲート電極
と、このゲート電極を挟むように前記シリコン基板から
形成され、シリサイドからなるソース及びドレインとを
それぞれ具備したＮＭＩＳＦＥＴとＰＭＩＳＦＥＴとを
具備する半導体装置であって、前記ゲート絶縁膜の材料
は高誘電体膜であること、及び前記ゲート電極の材料は
金属であることの少なくとも一方の条件を満たし、且つ
前記ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴを構成するシリ
サイドの材料は、それぞれ異なること特徴とする。
【００１２】この半導体装置においては、前記ＰＭＩＳ
ＦＥＴのソース及びドレインを構成するシリサイドの材
料は、該ＰＭＩＳＦＥＴのチャネルに対して仕事関数が
大きく、前記ＮＭＩＳＦＥＴのソース及びドレインを構
成するシリサイドの材料は、該ＮＭＩＳＦＥＴのチャネ
ルに対して仕事関数が小さいことが好ましい。
【００１３】上記二つの半導体装置において、前記シリ
コン基板が、ＳＯＩ基板であることが好ましい。
【００１４】（３）本発明に係わる半導体装置の製造方
法は、シリコン基板上に、層間絶縁膜を形成する工程
と、ＭＩＳＦＥＴのソース及びドレインの形成予定領域
間の前記層間絶縁膜を選択的に除去して、ゲート溝を形
成する工程と、前記ゲート溝の側壁に側壁絶縁膜を形成
する工程と、前記ゲート溝の底面に前記シリコン基板を
露出させ、露出するシリコン基板の表面にゲート絶縁膜
を形成する工程と、前記溝内にゲート電極を埋め込み形
成する工程と、前記ＭＩＳＦＥＴのソース及びドレイン
の形成予定領域の前記層間絶縁膜を選択的にエッチング
して、底部に前記シリコン基板の表面が露出するソース
／ドレイン溝を形成する工程と、前記ソース／ドレイン
溝内に金属膜を埋め込み形成し、ソース電極及びドレイ
ン電極を形成する工程と、前記シリコン基板と前記ソー
ス電極及びドレイン電極とを反応させて、該基板とショ
ットキー接合するシリサイド膜を形成して、ソース及び
ドレインを形成する工程とを含む。
【００１５】（４）本発明に係わる半導体素子の製造方
法は、シリコン基板上に、層間絶縁膜を形成する工程
と、ＰＭＩＳＦＥＴ及びＮＭＩＳＥＴのソース及びドレ
インの形成予定領域間の前記層間絶縁膜を選択的に除去
して、ゲート溝を形成する工程と、前記ゲート溝の側壁
に側壁絶縁膜を形成する工程と、前記ゲート溝の底面に
前記シリコン基板を露出させ、露出するシリコン基板の
表面にゲート絶縁膜を形成する工程と、前記ゲート溝内
にゲート電極を埋め込み形成する工程と、ＰＭＩＳＦＥ
Ｔのソース及びドレインの形成予定領域の前記層間絶縁
膜を除去して、底部に前記シリコン基板の表面が露出す
るＰＭＩＳ側ソース／ドレイン溝を形成する工程と、前
記ＰＭＩＳ側ソース／ドレイン溝内に、第１の金属膜を
埋め込み形成し、ＰＭＩＳＦＥＴのソース電極及びドレ
イン電極を形成する工程と、前記シリコン基板と前記Ｐ
ＭＩＳＦＥＴのソース電極及びドレイン電極とを反応さ
せて、該基板とショットキー接合するシリサイド膜を形
成して、ＰＭＩＳＦＥＴのソース及びドレインを形成す
る工程と、ＮＭＩＳＦＥＴのソース及びドレインの形成
予定領域の前記層間絶縁膜を除去して、底部に前記シリ
コン基板の表面が露出するＮＭＩＳ側ソース／ドレイン
溝を形成する工程と、前記ＮＭＩＳ側ソース／ドレイン
溝内に、第１の金属膜と異なる材料からなる第２の金属
膜を埋め込み形成し、ＮＭＩＳＦＥＴのソース電極及び
ドレイン電極を形成する工程と、前記シリコン基板とＮ
ＭＩＳＦＥＴのソース電極及びドレイン電極とを反応さ
せて、該基板とショットキー接合するシリサイド膜を形
成して、ＮＭＩＳＦＥＴのソース及びドレインを形成す
る工程とを含む。
【００１６】上記二つの半導体装置の製造方法におい
て、前記ゲート電極及びゲート絶縁膜は、金属材料及び
高誘電体で形成され、前記シリコン基板と前記金属膜と
の反応は、４５０℃以下の温度で行われることが好まし
い。
【００１７】（５）本発明に係わる半導体装置の製造方
法は、シリコン基板上に、層間絶縁膜を形成する工程
と、ＭＩＳＦＥＴのソース及びドレインの形成予定領域
の前記層間絶縁膜に、底部に前記シリコン基板の表面が
露出するソース／ドレイン溝を形成する工程と、前記ソ
ース／ドレイン溝内に金属膜を埋め込み形成し、ソース
電極およびドレイン電極を形成する工程と、前記シリコ
ン基板とソース電極およびドレイン電極とを反応させ
て、該基板とショットキー接合するシリサイド膜を形成
して、ソース及びドレインを形成する工程と、前記ソー
ス電極およびドレイン電極の対向する側面が露出するゲ
ート溝を形成する工程と、前記ゲート溝の側壁に側壁絶
縁膜を形成する工程と、前記ゲート溝の底面に前記シリ
コン基板を露出させ、露出するシリコン基板の表面にゲ
ート絶縁膜を形成する工程と、前記ゲート溝内にゲート
電極を埋め込み形成する工程とを含む。
【００１８】［作用］本発明は、上記構成によって以下
の作用・効果を有する。
【００１９】以上のようにすると、ダミーゲートの形成
および除去が不要になるため、従来のダマシンゲートプ
ロセスよりも工程数を大幅に削減できる。またソースお
よびドレイン活性化のための高温熱工程（通常１０００
℃程度）を行う必要がないので製造が容易になる。さら
に、ｐｎ接合でなくショットキー接合によるソースおよ
びドレインを用いているため、ゲート絶縁膜に高誘電体
膜を用いていても短チャネル効果を防止できる。短チャ
ネル効果が抑えられれば、チャネル濃度を薄くできるの
でＳ−ｆａｃｔｏｒ改善、しきい値電圧低減の効果も得
られる。
【００２０】また、ソース／ドレイン材料として、ＮＭ
ＯＳとＰＭＯＳでそれぞれ異なるメタル材料を用いたた
め、以下のようなメリットが生じる。すなわち、ショッ
トキー接触（接合）をソースおよびドレインに用いたト
ランジスタでは、電流駆動能力の低下を避けるために、
Ｎチャネルに対しては小さな、またＰチャネルに対して
は大きな仕事関数を持つショットキー接触材料が必要で
あるが、ＮＭＯＳに対しては仕事関数の小さな材料、Ｐ
ＭＯＳに対しては仕事関数の大きな材料を用いることが
できるので、ＮＭＯＳ，ＰＭＯＳ両方の駆動電流を大き
くすることが可能になる。また、ショットキー接触材料
を選ぶことにより、ＮＭＯＳ，ＰＭＯＳそれぞれのしき
い値電圧を別々に制御できる。
【００２１】また、ＳＯＩ−ＭＯＳＦＥＴのソース／ド
レインにショットキー接合を適用することで、接触の特
徴を活かしてＳＯＩ素子の欠点を補うことができ、ま
た、ＳＯＩを利用することでショットキー接触のもつ欠
点を取り除くことが出来る。すなわち、ソース／ドレイ
ンの双方におけるショットキー障壁の効果で、ＳＯＩ−
ＭＯＳＦＥＴの基板浮遊問題を抑制でき、また、ＳＯＩ
構造の採用により、ドレイン接触でのリーク電流を抑制
できるため、トランジスタのオフ電流（消費電力）を小
さくできる。
【００２２】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
【００２３】［第１実施形態］図１は、本発明の第１の
実施形態に係わるＮＭＯＳＦＥＴの構成を示す断面図で
ある。なお、図１は、ゲート長方向の断面を示してい
る。
【００２４】図１に示すように、半導体シリコン基板１
０１の素子領域の周囲に素子分離絶縁膜１０２が形成さ
れている。シリコン基板１０１上に、チャネル領域の周
囲を覆うようにシリコン窒化膜からなる側壁絶縁膜１０
７が形成されている。
【００２５】側壁が側壁絶縁膜からなる溝の内部に、Ｔ
ａ2Ｏ5膜１０８，バリアメタルＴｉＮ膜１０９，Ａｌ膜
１１０が埋め込み形成されている。Ｔａ2Ｏ5膜１０８が
ゲート絶縁膜であり、バリアメタルＴｉＮ膜１０９及び
Ａｌ膜１１０がメタルゲート電極１１１である。
【００２６】素子分離絶縁膜１０２上に層間絶縁膜１０
４が形成されている。側壁が側壁絶縁膜１０７及び層間
絶縁膜からなる溝の底部のシリコン基板１０１上にシリ
サイドからなるショットキー接合・ソース／ドレイン１
１５が形成されている。ショットキー接合・ソース／ド
レイン１１５上にソース／ドレイン電極１１４が形成さ
れている。
【００２７】このＮＭＯＳＦＥＴは、シリコン基板との
接合がｐｎ接合でなくショットキー接合によるソースお
よびドレインを用いたトランジスタ（Schottky barrier
tunne1 transistor（ＳＢＴＴ））である。ＳＢＴＴ
は、ソース及びドレイン領域の接合部分で、空乏層幅が
小さい。また、ショットキー接合の障壁高さは、鏡像効
果を除けば電界によって変化することはないため、ＤＩ
ＢＬ（Drain-Induced Barrier Lowering）を避けること
が出来る。したがって、このトランジスタ構造ではショ
ートチャネル効果を抑制することができる。短チャネル
効果が抑制されることにより、チャネル濃度を薄くでき
るのでＳ−ｆａｃｔｏｒ改善、しきい値電圧低減の効果
も得られる。
【００２８】次に、このＮＭＯＳＦＥＴの製造方法につ
いて図２〜図５を参照して説明する。図２〜図５は、図
１に示したＮＭＯＳＦＥＴの製造工程を示す工程断面図
である。工程順に説明を行うと、まず、図２（ａ）に示
すように、半導体シリコン基板１０１を用意する。次い
で、図２（ｂ）に示すように、ＳＴＩ（Shallow-trench
-iso1ation）による素子分離を行うため、素子分離領域
に深さ２００ｎｍ程度の溝を形成し、溝にＴＥＯＳ−Ｓ
ｉＯ2 膜を埋め込み形成して素子分離絶縁膜１０２を形
成する。
【００２９】次いで、図２（ｃ）に示すように、シリコ
ン基板１０１表面に５ｎｍ程度の熱酸化によりＳｉＯ2
膜１０３を形成した後、１５０ｎｍ程度のＴＥＯＳ−Ｓ
ｉＯ 2 膜をＬＰＣＶＤ法により堆積して層間絶縁膜１０
４を形成する。この層間絶縁膜は、後の工程でＣＭＰの
ストッパーとして使用される。
【００３０】次いで、図２（ｄ）に示すように、ＥＢ直
描やリソグラフィーによりＭＩＳＦＥＴのチャネル形成
領域に開口を有するレジスト膜１０５を形成した後、レ
ジスト膜１０５をマスクにソース及びドレインの形成予
定領域間の層間絶縁膜１０４をエッチングして、ゲート
溝１０６を形成する。
【００３１】次いで、図３（ｅ）に示すように、レジス
ト膜１０５を除去した後、シリコン窒化膜の堆積，ＲＩ
Ｅ法によるエッチングを行って、ゲート溝１０６の内側
に側壁絶縁膜１０７を形成する。ここでチャネル領域
に、トランジスタのしきい値電圧調整用のイオン注入を
行う（図示せず）。このゲート溝１０６がゲート形成予
定領域となる。
【００３２】本発明のトランジスタではソース／ドレイ
ンをショットキー接合にて低温で（例えば４５０℃以下
で）形成する予定なので、ゲート形成後４５０℃以上の
高温熱処理工程が存在しない。したがって、高誘電率膜
や強誘電体膜（Ｔａ2Ｏ5膜、ＴｉＯ2 膜、Ｓｉ3Ｎ4膜、
（Ｂａ，Ｓｒ）ＴｉＯ3 ，ＨｆＯ2 ，ＺｒＯ2 ，Ｌａ 2
Ｏ3，Ｇｄ2Ｏ3，Ｙ2Ｏ3，ＣａＦ2 ，ＣａＳｎＦ2 ，Ｃ
ｅＯ2 ，ＹｔｔｒｉａＳｔａｂｉ１ｉｚｅｄ Ｚｉｒｃ
ｏｎｉａ，Ａｌ2Ｏ3，ＺｒＳｉＯ4 ，ＨｆＳｉＯ4 ，Ｇ
ｄ2ＳｉＯ5，２Ｌａ2Ｏ3・３ＳｉＯ2 、など）をゲート
絶縁膜に使用することができ、またゲート電極にはメタ
ル材料（ＴｉＮ，ＷＮ，Ａｌ，Ｗ，Ｒｕ等）を使用する
ことができる。
【００３３】もしゲート形成後に８００〜１０００℃程
度の高温工程が存在すると、メタルゲート原子がゲート
絶縁膜中に拡散してゲート耐圧が劣化したり、Ｈｉｇｈ
−ｋ膜とシリコンの間の界面に誘電率の低い薄膜層が形
成され、実効的なゲート絶縁膜厚が著しく増大してしま
う。
【００３４】ここではゲート絶縁膜材料としてＴａ2Ｏ5
膜、メタルゲート材料としてバリアメタルＴｉＮとＡｌ
の積層構造を用いた場合を説明する。詳しく製造方法を
述べると、図３（ｆ）に示すように、例えばゲート溝１
０６底部にシリコン基板１０１を露出させ、１ｎｍ以下
のシリコン窒化膜（ＮＯ窒化オキシナイトライド膜）を
形成する。その上にＴａ2Ｏ5膜（ゲート絶縁膜）１０８
を約４ｎｍ，ＣＶＤ法で成膜する。このときゲート絶縁
膜の酸化膜換算膜厚は２ｎｍ以下となる。その後、バリ
アメタルとして例えば膜厚５ｎｍ程度のバリアメタルＴ
ｉＮ膜１０９をＣＶＤ法にて形成し、例えば膜厚３００
ｎｍ程度のＡｌ膜１１０をスパッタ法で堆積する。
【００３５】次いで、図３（ｇ）に示すように、Ａｌ膜
１１０，バリアメタルＴｉＮ膜１０９及びＴａ2Ｏ5膜１
０８に対して順次ＣＭＰを行うことによって、ゲート溝
１０６内にメタルゲート電極１１１を埋め込み形成す
る。
【００３６】次いで、図４（ｈ）に示すように、リソグ
ラフィー等により、素子領域に開口を有するレジスト膜
１１２を形成した後、レジスト膜１１２をマスクに層間
絶縁膜１０４及びＳｉＯ2 膜１０３をエッチングし、ソ
ース／ドレイン溝１１３を形成する。
【００３７】層間絶縁膜１０４をエッチングする際、層
間絶縁膜１０４を構成するシリコン窒化膜，Ｔａ2Ｏ5膜
１０８及びメタルゲート電極１１１がエッチングされ
ず、選択的にＳｉＯ2 膜がエッチングされる条件で行う
ことにより、自己整合的にメタルゲート電極１１１を挟
むようなソース／ドレイン溝１１３を形成することがで
きる。
【００３８】次いで、図４（ｉ）に示すように、レジス
ト膜１１２を除去した後、ソース／ドレイン溝１１３内
が埋め込まれるように、Ｅｒ膜１１４を堆積する。次い
で、図４（ｊ）に示すように、ＣＭＰでＥｒ膜１１４の
表面を平坦化して、層間絶縁膜１０４の表面を露出させ
ると共に、ソース／ドレイン溝１１３内にソース／ドレ
イン電極１１４を形成する。
【００３９】次いで、図５（ｋ）に示すように、４５０
℃以下の温度でアニールを行って、シリコン基板１０１
とソース及びドレイン電極１１４とを反応させて、Ｅｒ
Ｓｉ 2 等のシリサイドからなるショットキー接合・ソー
ス／ドレイン１１５を形成する。
【００４０】ソースおよびドレイン形成後は通常のＬＳ
Ｉ製造プロセスと同様である。すなわち、図５（ｌ）に
示すように、ＴＥＯＳーＳｉＯ2 膜からなる層間絶縁膜
１１６をＣＶＤ法で形成し、ソース／ドレイン電極１１
４及びメタルゲート電極１１１上にコンタクトホールを
開孔し、Ａｌ配線（上層金属配線）１１７をデュアルダ
マシン法にて形成する。
【００４１】以上のようにすると、ダミーゲートの形成
および除去が不要になるため、従来のダマシンゲートプ
ロセスよりも工程数を大幅に削減できる。またソースお
よびドレイン活性化のための高温熱工程（通常１０００
℃程度）を行う必要がないので製造が容易になる。
【００４２】さらに、ｐｎ接合でなくショットキー接合
によるソース及びドレインを用いているため、ｈｉｇｈ
−ｋゲート絶縁膜を用いていても短チャネル効果を防止
できる。短チャネル効果が抑えられれば、チャネル濃度
を薄くできるのでＳ−ｆａｃｔｏｒ改善、しきい値電圧
低減の効果も得られる。
【００４３】しかも、以下のようなダマシンゲートプロ
セスのメリットもそのまま存続する。すなわち、［１］
ゲートをＲＩＥでなくＣＭＰで加工するため、ゲート絶
縁膜にプラズマダメージが導入されない。［２］薄いゲ
ート絶縁膜上でメタルゲートをＲＩＥ加工するのは大変
困難であるが本発明のプロセスではその必要がない。
［３］ゲート加工後、表面が完全平坦化されるため、以
降の製造工程が容易になる。［４］ソースおよびドレイ
ンとゲートの位置はセルフアラインで形成される。
【００４４】［第２の実施形態］図６は、本発明の第２
の実施形態に係わるＣＭＯＳＦＥＴの構成を示す断面図
である。なお、図６は、ゲート長方向の断面を示してい
る。図１と同一な部分には同一符号を付し、その説明を
省略する。
【００４５】本実施形態では、ＮＭＯＳとＰＭＯＳでシ
ョットキー接合・ソース／ドレインを構成する形成材料
が異なる。すなわち、ＮＭＯＳＦＥＴ形成領域では、ソ
ース／ドレイン電極１１４にＥｒを用い、ショットキー
接合・ソース／ドレイン１１５にＥｒＳｉ2 を用いてい
る。ＰＭＯＳＦＥＴ形成領域では、ソース／ドレイン電
極２０１にＰｔを用い、ショットキー接合・ソース／ド
レイン２０２にＰｔＳｉを用いている。
【００４６】本実施形態ではソース／ドレイン材料とし
て、ＮＭＯＳとＰＭＯＳでそれぞれ異なるメタル材料を
用いたため、以下のようなメリットが生じる。すなわ
ち、ショットキー接触（接合）をソース及びドレインに
用いたトランジスタでは、電流駆動能力の低下を避ける
ために、Ｎチャネルに対しては小さな、またＰチャネル
に対しては大きな仕事関数を持つショットキー接触材料
が必要である。
【００４７】本実施形態では、ＮＭＯＳＦＥＴに対して
は仕事関数の小さなエルビウムシリサイド（ＥｒＳ
ｉ2 ）、ＰＭＯＳＦＥＴに対しては仕事関数の大きなＰ
ｔＳｉを用いることができるので、ＮＭＯＳＦＥＴ，Ｐ
ＭＯＳＦＥＴ両方の駆動電流を大きくすることが可能に
なる。また、ショットキー接触材料を選ぶことにより、
ＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴそれぞれのしきい値電
圧を別々に制御できる。
【００４８】次に、図６に示したＣＭＯＳＦＥＴの製造
方法を説明する。図７〜図９は、図６に示したＣＭＯＳ
ＦＥＴの製造工程を示す工程断面図である。
【００４９】図７（ａ）に示す構造は、第１の実施形態
において図２（ａ）〜図３（ｅ）を用いて説明した工程
と同様な工程を経て形成されるで説明を省略する。
【００５０】次いで、図７（ｂ）に示すように、ＰＭＯ
Ｓチャネル形成領域の表面に選択的にレジスト膜２１１
を形成した後、ＮＭＯＳチャネル形成領域に露出するシ
リコン基板１０１の表面にトランジスタしきい値電圧調
整用のイオンを注入する。次いで、図７（ｃ）に示すよ
うに、ＰＭＯＳチャネル形成領域表面のレジスト膜２１
１を除去した後、ＮＭＯＳチャネル形成領域の表面にレ
ジスト膜２１２を形成して、ＰＭＯＳチャネル形成領域
に露出するシリコン基板１０１表面にトランジスタしき
い値電圧調整用のイオンを注入する。
【００５１】本発明のトランジスタではソース／ドレイ
ンをショットキー接合にて低温で（例えば４５０℃以下
で）形成する予定なので、ゲート形成後４５０℃以上の
高温熱処理工程が存在しない。したがって、高誘電率膜
や強誘電体膜（Ｔａ2Ｏ5膜、ＴｉＯ2 膜、Ｓｉ3Ｎ4膜、
（Ｂａ，Ｓｒ）ＴｉＯ3 ，ＨｆＯ2 ，ＺｒＯ2 ，Ｌａ 2
Ｏ3，Ｇｄ2Ｏ3，Ｙ2Ｏ3，ＣａＦ2 ，ＣａＳｎＦ2 ，Ｃ
ｅＯ2 ，ＹｔｔｒｉａＳｔａｂｉ１ｉｚｅｄ Ｚｉｒｃ
ｏｎｉａ，Ａｌ2Ｏ3，ＺｒＳｉＯ4 ，ＨｆＳｉＯ4 ，Ｇ
ｄ2ＳｉＯ5，２Ｌａ2Ｏ3・３ＳｉＯ2 、など）をゲート
絶縁膜に使用することができ、またゲート電極にはメタ
ル材料（ＴｉＮ，ＷＮ，Ａｌ，Ｗ，Ｒｕ等）を使用する
ことができる。
【００５２】次いで、図７（ｄ）に示すように、レジス
ト膜を除去した後、第１の実施形態と同様に、ゲート絶
縁膜材料としてＴａ2Ｏ5膜１０８、バリアメタルＴｉＮ
１０９とＡｌ膜１１０とが積層されたメタルゲート電極
１１１を形成する。
【００５３】次いで、図８（ｅ）に示すように、ＮＭＯ
Ｓチャネル形成領域の素子領域に開口部を有するレジス
ト膜２１３を形成した後、レジスト膜２１３をマスクに
層間絶縁膜１０４を選択的にエッチングし、ＮＭＯＳ側
ソース／ドレイン溝２１４を形成する。次いで、図７
（ｆ）に示すように、ＮＭＯＳ側ソース／ドレイン溝２
１４内を埋め込むように、全面にＥｒ膜１１４を堆積す
る。
【００５４】次いで、図７（ｇ）に示すように、Ｅｒ膜
１１４に対して化学的機械研磨を行って、層間絶縁膜１
０４の表面を露出させて、ソース／ドレイン電極１１４
を形成する。そして、例えば４５０℃以下の低温でシリ
サイド反応を起こさせて、ソース／ドレイン電極１１４
とシリコン基板１０１との界面に、ＮＭＯＳ側ショット
キー接合・ソース／ドレイン１１５を形成する。
【００５５】次いで、図９（ｈ）に示すように、ＰＭＯ
Ｓチャネル形成領域の素子領域に開口部を有するレジス
ト膜２１５を形成した後、レジスト膜２１５をマスクに
層間絶縁膜１０４を選択的にエッチングし、ＰＭＯＳ側
ソース／ドレイン溝２１６を形成する。次いで、図９
（ｉ）に示すように、ＰＭＯＳ側ソース／ドレイン溝２
１６内を埋め込むように、全面にＰｔ膜２０１を堆積す
る。
【００５６】次いで、図９（ｊ）に示すように、Ｐｔ膜
２０１に対して化学的機械研磨を行って、層間絶縁膜の
表面を露出させて、ＰＭＯＳ側ソース／ドレイン溝２１
６内にソース／ドレイン電極２０１を形成する。そし
て、例えば４５０℃以下の低温でシリサイド反応を起こ
させて、ＰＭＯＳ側ソース／ドレイン電極２０１とシリ
コン基板１０１との界面に、ＰＭＯＳ側ショットキー接
合・ソース／ドレイン２０２を形成する。
【００５７】ショットキー接合・ソース及びドレインの
形成後は通常のＬＳＩ製造プロセスと同様である。すな
わち、層間絶縁膜ＴＥＯＳをＣＶＤで堆積し、ソース／
ドレイン電極１１４，２０１およびメタルゲート電極１
１１上にコンタクトホールを開孔し、上層金属配線（例
えばＡｌ配線）１１７をデュアルダマシン法にて形成す
る。これらの断面図は第１の実施形態と同様であるから
省略する。
【００５８】以上のようにすると、ダミーゲートの形成
および除去が不要になるため、従来のダマシンゲートプ
ロセスよりも工程数を大幅に削減できる。またソースお
よびドレイン活性化のための高温熱工程（通常１０００
℃程度）を行う必要がないので製造が容易になる。
【００５９】さらに、ｐｎ接合でなくショットキー接合
によるソースおよびドレインを用いているため、ｈｉｇ
ｈ−ｋゲート絶縁膜を用いていても短チャネル効果を防
止できる。短チャネル効果が抑えられれば、チャネル濃
度を薄くできるのでＳ−ｆａｃｔｏｒ改善、しきい値電
圧低減の効果も得られる。
【００６０】しかも、本実施形態ではソース／ドレイン
材料として、ＮＭＯＳとＰＭＯＳでそれぞれ異なるメタ
ル材料を用いたため、以下のようなメリットが生じる。
すなわち、ショットキー接触（接合）をソースおよびド
レインに用いたトランジスタでは、電流駆動能力の低下
を避けるために、Ｎチャネルに対しては小さな、またＰ
チャネルに対しては大きな仕事関数を持つショットキー
接触材料が必要である。
【００６１】本実施形態では、ＮＭＯＳＦＥＴに対して
は仕事関数の小さなエルビウムシリサイド（ＥｒＳ
ｉ2 ）、ＰＭＯＳＦＥＴに対しては仕事関数の大きなＰ
ｔＳｉを用いることができるので、ＮＭＯＳＦＥＴ，Ｐ
ＭＯＳＦＥＴ両方の駆動電流を大きくすることが可能に
なる。また、ショットキー接触材料を選ぶことにより、
ＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴそれぞれのしきい値電
圧を別々に制御できる。
【００６２】なお、本実施形態においては、ＮＭＩＳソ
ース／ドレインとＰＭＩＳソース／ドレインと製造の順
番を逆にしてもよい。
【００６３】［第３の実施形態］図１０は、本発明の第
３の実施形態に係わるＮＭＯＳＦＥＴの構成を示す断面
図である。なお、図１０は、ゲート長方向の断面を示し
ている。図１０において、図１と同一な部分には同一符
号を付し、その説明を省略する。本実施形態の特徴は、
支持シリコン基板３０１，埋め込み酸化膜３０２，及び
シリコン層３０３からなるＳＯＩ基板３００を用いてい
る点である。その他の構成は第１の実施形態と同様であ
るから、製造方法の説明は省略する。本実施形態によれ
ば、第１の実施形態と同様の効果（メリット）が得られ
ると共に、それ以外にも以下のようなメリットが得られ
る。すなわち、ＳＯＩ−ＭＯＳＦＥＴのソース／ドレイ
ンにショットキー接合を適用することで、接触の特徴を
活かしてＳＯＩ基板を用いた半導体素子の欠点を補うこ
とができると共に、ＳＯＩ基板を利用することでショッ
トキー接触のもつ欠点を取り除くことが出来るのであ
る。
【００６４】詳しく述べると、［１］ソース／ドレイン
の双方におけるショットキー障壁の効果で、ＳＯＩ−Ｍ
ＯＳＦＥＴの基板浮遊問題を抑制できる、［２］ＳＯＩ
構造の採用により、ドレイン接触でのリーク電流を抑制
できるため、トランジスタのオフ電流（消費電力）を小
さくできる。
【００６５】［第４の実施形態］図１１は、本発明の第
４の実施形態に係わるＮＭＯＳＦＥＴの構成を示す断面
図である。なお、図１１は、ゲート長方向の断面を示し
ている。本実施形態の特徴は、ショットキー接合・ソー
ス／ドレイン１１５が側壁絶縁膜１０７の下まで伸びて
形成されていることにある。
【００６６】本実施形態によれば、第１の実施形態と同
様の効果（メリット）が得られる。それ以外にも以下の
ようなメリットが得られる。すなわち、ゲート電極とソ
ース／ドレインとの距離を短くすることにより、トラン
ジスタの寄生抵抗を低減し、高い駆動能力を実現でき
る。
【００６７】次に、図１１に示すＮＭＯＳＦＥＴの製造
工程を説明する。図１２（ａ）に示す構造は、第１の実
施形態において図２（ａ）〜図４（ｈ）を用いて説明し
た工程を経て形成されるので、説明を省略する。その後
の工程を順に説明すると、図１２（ｂ）に示すように、
ソース／ドレイン溝１１３の底部に露出するシリコン基
板を３０ｎｍ程度ＣＤＥでエッチングすることにより、
ゲート側壁の下にアンダーカット４０１を形成する。
【００６８】次いで、図１２（ｃ）示すように、アンダ
ーカット４０１が出来たソース／ドレイン溝１１３内を
埋め込むようにＥｒ膜を形成する。次いで、図１２
（ｄ）に示すように、ＣＭＰでＥｒ膜１１４の表面を平
坦化して、層間絶縁膜１０４の表面を露出させると共
に、ソース／ドレイン溝１１３内にソース／ドレイン電
極１１４を形成する。そして、４５０℃以下の温度でア
ニールを行って、シリコン基板１０１とソース及びドレ
イン電極１１４とを反応させて、ＥｒＳｉ2 からなるシ
ョットキー接合・ソース／ドレイン１１５を形成する。
【００６９】本実施形態によれば、第１の実施形態と同
様の効果（メリット）が得られる。それ以外にも以下の
ようなメリットが得られる。すなわち、ゲートとソース
／ドレインの問のオフセット量（またはオーバーラップ
量）を制御することが出来るようになり、トランジスタ
の寄生抵抗を低減し、高い駆動能力を実現できる。な
お、ソース／ドレインのシリサイド化反応時にシリコン
基板が侵食される場合、上記のようなＣＤＥを行わなく
ても、ゲート側壁下にソース／ドレインメタル材料が回
り込むことがある。
【００７０】［第５の実施形態］図１３（ａ）〜図１４
（ｈ）は、本発明の第５の実施形態に係わるＮＭＯＳＦ
ＥＴの製造工程を示す工程断面図である。なお、図１３
（ａ）〜図１４（ｈ）ではゲート長方向の断面を示して
いる。工程順に説明を行うと、まず、図１３（ａ）に示
すように、半導体シリコン基板１０１を用意する。次い
で、図１３（ｂ）に示すように、ＳＴＩ（Shallow-tren
ch-iso1ation）による素子分離を行うため、素子分離領
域に深さ２００ｎｍ程度の溝を形成し、溝にＴＥＯＳ−
ＳｉＯ2 膜を埋め込み形成して素子分離絶縁膜１０２を
形成する。そして、シリコン基板１０１の表面に熱酸化
により５ｎｍ程度のＳｉＯ2 膜１０３を形成した後、全
面に１０ｎｍ程度のシリコン窒化膜５０１を形成する。
次いで、図１３（ｃ）に示すように、シリコン窒化膜５
０１上に、１５０ｎｍ程度の膜厚のＴＥＯＳ−ＳｉＯ2
膜をＬＰＣＶＤ法を用いて堆積し、層間絶縁膜１０４を
形成する。
【００７１】次いで、図１３（ｄ）に示すように、ＥＢ
直描やリソグラフィーによりチャネル形成領域に開口を
有するレジスト膜１０５を形成し、ゲート形成予定領域
の層間絶縁膜１０４をＲＩＥ法でエッチングし、ゲート
溝１０６を形成する。このとき、シリコン窒化膜５０１
が、ＲＩＥストッパーの役目を果たし、シリコン基板１
０１がエッチングされるのを防ぐ。
【００７２】次いで、図１４（ｅ）に示すように、レジ
スト膜１０５を除去した後、シリコン窒化膜の堆積、Ｒ
ＩＥ法によるエッチングを行うことで、ゲート溝１０６
内側に例えばシリコン窒化膜からなる側壁絶縁膜１０７
を形成する。側壁絶縁膜１０７形成のためのＲＩＥの
時、溝底部に露出するシリコン窒化膜５０１も同時に除
去されるが、もし残留しているようであれば、ホットリ
ン酸かＲＩＥで除去する。
【００７３】次いで、図１４（ｆ）に示すように、チャ
ネル領域にトランジスタのしきい値電圧調整用のイオン
注入を行ない（図示せず）、ＨＦ処理でＳｉＯ2 膜１０
３を除去する。
【００７４】この後は他の実施形態と同様である。すな
わち、図１４（ｇ）に示すように、ダマシンプロセスを
用いて、ゲート絶縁膜材料のＴａ2Ｏ5膜１０８、バリア
メタルＴｉＮ膜１０９とＡｌ膜１１０との積層構造から
なるメタルゲート電極１１１をゲート溝１０６に埋め込
み形成する。
【００７５】そして、図１４（ｈ）に示すように、ソー
ス／ドレイン溝を形成した後、ソース／ドレイン溝内に
Ｅｒ膜からなるソース／ドレイン電極１１４を埋め込み
形成した後、４５０℃以下の温度でアニールすることに
よって、ソース／ドレイン電極１１４とシリコン基板１
０１との界面に、ショットキー接合・ソース／ドレイン
１１５を形成する。
【００７６】本実施形態によれば、第１の実施形態と同
様の効果（メリット）が得られる。それ以外にも以下の
ようなメリットが得られる。すなわち、層間絶縁膜１０
４と５ｎｍ程度のＳｉＯ2 膜１０３との間に形成された
１０ｎｍ程度のシリコン窒化膜５０１により、ゲート形
成予定領域の層間絶縁膜１０４をＲＩＥ法でエッチング
し、ゲート溝１０６を形成するとき、シリコン窒化膜５
０１が、ＲＩＥストッパーの役目を果たし、シリコン基
板１０１がエッチングされたり、ＲＩＥダメージを受け
たりするのを防ぐことができる。従って、ＭＯＳ界面の
特性が著しく改善する。
【００７７】［第６の実施形態］図１５（ａ）〜（ｄ）
は、本発明の第６の実施形態に係わるＮＭＯＳＦＥＴの
製造工程を示す工程断面図である。なお、図１５（ａ）
〜（ｄ）ではゲート長方向の断面を示している。本実施
形態では、メタルゲートをダマシン法ではなく、ＲＩＥ
プロセスで形成している。工程順に説明を行うと、ま
ず、図１５（ａ）に示すように、半導体シリコン基板１
０１にＳＴＩ技術を用いた素子分離絶縁膜１０２を形成
し、チャネル領域にトランジスタのしきい値電圧調整用
のイオン注入を行う。そして、シリコン基板表面にゲー
ト絶縁膜材料としてＴａ2Ｏ5膜１０８を形成する。
【００７８】次いで、図１５（ｂ）に示すように、メタ
ルゲート材料としてバリアメタルＴｉＮ膜１０９とＡｌ
膜１１０とを順次堆積した後、ＥＢ直描やリソグラフィ
ーとＲＩＥ法によりによりゲートパターンにパターニン
グし、メタルゲート電極１１１を形成する。次に、メタ
ルゲート電極１１１の側面に例えばシリコン窒化膜によ
る側壁絶縁膜１０７を形成する。次いで、図１５（ｃ）
に示すように、２００ｎｍ程度のＴＥＯＳ−ＳｉＯ2 膜
を堆積した後、ＣＭＰで平坦化して、層間絶縁膜１０４
を形成する。
【００７９】この後は他の実施形態と同様である。図１
５（ｄ）に示すように、ソース／ドレイン領域の層間絶
縁膜１０４をエッチング除去した後、ソース／ドレイン
電極１０４及びショットキー接合・ソース／ドレイン１
１５を形成する。
【００８０】本実施形態によれば、ダミーゲートの形成
および除去が不要になるため、ダマシンゲートプロセス
よりも工程数を大幅に削減できる。またソースおよびド
レイン活性化のための高温熱工程（通常１０００℃程
度）を行う必要がないので製造が容易になる。さらに、
ｐｎ接合でなくショットキー接合によるソースおよびド
レインを用いているため、ｈｉｇｈ−ｋゲート絶縁膜を
用いていても短チャネル効果を防止できる。短チャネル
効果が抑えられれば、チャネル濃度を薄くできるのでＳ
−ｆａｃｔｏｒ改善、しきい値電圧低減の効果も得られ
る。当然、ソースおよびドレインとゲートの位置はセル
フアラインで形成される。
【００８１】［第７の実施形態］第１の実施形態では、
図１に示すＮＭＯＳＦＥＴの製造方法を図２〜５を用い
て説明した。本発明では、図２〜５を用いて説明した製
造方法と異なるＮＭＩＳＦＥＴの製造方法を説明する。
【００８２】図１６，１７は、本発明の第７の実施形態
に係わるＮＭＩＳＦＥＴの製造工程を示す工程断面図で
ある。先ず、図１６（ａ）に示す構造は、第１の実施形
態において図２（ａ）〜図２（ｃ）を用いて説明した工
程を経て形成されるので、説明を省略する。次いで、図
１６（ｂ）に示すように、ＭＩＳＦＥＴのソース及びド
レインが形成される領域に開口部を有するレジスト膜を
形成した後、レジスト膜をマスクに層間絶縁膜１０４及
びＳｉＯ2 膜１０３を選択的にエッチングし、ソース／
ドレイン溝１１３を形成する。
【００８３】次いで、図１６（ｃ）に示すように、ダマ
シン法を用いて、ソース／ドレイン溝内にシリコンと反
応してシリサイドを形成するメタル材１１４を埋め込み
形成する。次いで、図１６（ｄ）に示すように、メタル
材１１４とシリコン基板１０１とを反応させてシリサイ
ドからなるショットキー接合・ソース／ドレイン１１５
を形成する。
【００８４】なお、図１６（ｂ）に示した工程におい
て、ソース／ドレイン溝１１３の底部に露出するシリコ
ン基板を３０ｎｍ程度ＣＤＥでエッチングすることによ
り、ゲート側壁の下にアンダーカットを形成し、アンダ
ーカットを埋め込むようにＥｒ膜を埋め込み形成しても
良い。すると、ショットキー接合・ソース／ドレイン１
１５が後で経営する側壁絶縁膜１０７の下まで伸びて形
成されるので、ゲート電極とソース／ドレインとの距離
を短くすることにより、トランジスタの寄生抵抗を低減
し、高い駆動能力を実現できる。
【００８５】次いで、図１７（ｅ）に示すように、ショ
ットキー接合・ソース／ドレイン１１５上のメタル材１
１４及びソース／ドレイン１１５間の層間絶縁膜１０４
上に開口を有するレジスト膜７０１を形成する。そし
て、レジスト膜７０１をマスクに層間絶縁膜１０４を選
択的にエッチングし、ソース／ドレイン電極の対向する
側面が露出するゲート溝１０６を形成する。
【００８６】次いで、図１７（ｆ）に示すように、レジ
スト膜７０１を除去した後、シリコン窒化膜の堆積，Ｒ
ＩＥ法によるエッチングを行って、ゲート溝１０６の内
側に側壁絶縁膜１０７を形成する。ここで必要で有れば
チャネル領域のシリコン基板１０１に、ＳｉＯ2 膜１０
３を介して、トランジスタのしきい値電圧調整用のイオ
ン注入を行う（図示せず）。
【００８７】次いで、図１７（ｇ）に示すように、第１
の実施形態と同様に、ゲート絶縁膜材料としてＴａ2Ｏ5
膜１０８、バリアメタルＴｉＮ膜１０９とＡｌ膜１１０
とが積層されたメタルゲート電極１１１を形成する。
【００８８】本実施形態では、ソース／ドレイン溝内に
埋め込むメタル材は、第１の実施形態と異なり、シリコ
ンと反応してシリサイドを形成するものであれば、任意
の金属を用いることができる。第１の実施形態では、ゲ
ート絶縁膜及びメタルゲート電極を形成した後に、ソー
ス及びドレインを形成するために、４５０℃以下でシリ
サイドを形成するメタルをソース／ドレインに埋め込み
形成しなければならなかった。本実施形態の場合、ソー
ス／ドレインの形成後にゲート電極を形成するので、高
い温度でシリサイドを形成するメタル材を用いることが
できる。
【００８９】また、ソース／ドレイン電極１１４が露出
する溝を形成した後、溝の側壁に側壁絶縁膜を形成して
ゲート溝の形成を行うことによって、ソース／ドレイン
に対してゲート電極を自己整合的に形成することができ
る。
【００９０】［第８の実施形態］第２の実施形態では、
図６に示すＣＭＯＳＦＥＴの製造方法を図７〜９を用い
て説明した。本発明では、図７〜９を用いて説明した製
造方法と異なるＣＭＩＳＦＥＴの製造方法を説明する。
【００９１】図１８〜図２０は、本発明の第８の実施形
態に係わるＣＭＯＳＦＥＴの製造工程を示す工程断面図
である。まず、図１８（ａ）に示す断面図は、図２
（ａ）〜図２（ｂ）を用いて説明した工程で形成される
ので、その説明を省略する。
【００９２】次いで、図１８（ｂ）に示すように、ＮＭ
ＯＳソース／ドレイン形成領域に開口部を有するレジス
ト膜８０１を形成した後、レジスト膜８０１をマスクに
層間絶縁膜１０４を選択的にエッチングし、ＮＭＯＳ側
ソース／ドレイン溝８０２を形成する。次いで、図１８
（ｃ）に示すように、ＮＭＯＳ側ソース／ドレイン溝８
０２内を埋め込むように、全面にＥｒ膜１１４を堆積す
る。
【００９３】次いで、図１８（ｄ）に示すように、Ｅｒ
膜１１４に対して化学的機械研磨を行って、層間絶縁膜
１０４の表面を露出させて、ソース／ドレイン電極１１
４を形成する。そして、ソース／ドレイン電極１１４と
シリコン基板１０１との界面に、ＮＭＯＳ側ショットキ
ー接合・ソース／ドレイン１１５を形成する。
【００９４】次いで、図１９（ｅ）に示すように、ＰＭ
ＯＳソース／ドレイン形成領域に開口部を有するレジス
ト膜８０３を形成した後、レジスト膜８０３をマスクに
層間絶縁膜１０４を選択的にエッチングし、ＰＭＯＳ側
ソース／ドレイン溝８０４を形成する。次いで、図１９
（ｆ）に示すように、ＰＭＯＳ側ソース／ドレイン溝８
０４内を埋め込むように、全面にＰｔ膜２０１を堆積す
る。
【００９５】次いで、図１９（ｇ）に示すように、Ｐｔ
膜２０１に対して化学的機械研磨を行って、層間絶縁膜
の表面を露出させて、ＰＭＯＳ側ソース／ドレイン溝８
０４内にソース／ドレイン電極２０１を形成する。そし
て、例えば４５０℃以下の低温でシリサイド反応を起こ
させて、ＰＭＯＳ側ソース／ドレイン電極２０１とシリ
コン基板１０１との界面に、ＰＭＯＳ側ショットキー接
合・ソース／ドレイン２０２を形成する。
【００９６】次いで、図１９（ｈ）に示すように、ソー
ス／ドレイン電極１１４，２０１の一部、及びソース／
ドレイン１１５，２０２間の層間絶縁膜１０４上に開口
を有するレジスト膜８０５を形成する。そして、レジス
ト膜８０５をマスクに、ＰＭＯＳ側及びＮＭＯＳ側のソ
ース／ドレイン電極１１４，２０１の対向する側面が露
出するゲート溝８０６ａ，８０６ｂを形成する。次い
で、図２０（ｉ）に示すように、シリコン窒化膜の堆
積，ＲＩＥ法によるエッチングを行って、ゲート溝１０
６の内側に側壁絶縁膜８０７を形成する。
【００９７】次いで、図２０（ｊ）に示すように、ＰＭ
ＯＳチャネル形成領域の表面に選択的にレジスト膜８０
８を形成した後、ＮＭＯＳチャネル形成領域のゲート溝
８０６ａ底面に露出するシリコン基板１０１の表面にト
ランジスタしきい値電圧調整用のイオンを注入する。次
いで、図２０（ｋ）に示すように、ＰＭＯＳチャネル形
成領域表面のレジスト膜８０８を除去した後、ＮＭＯＳ
チャネル形成領域の表面にレジスト膜８００を形成し
て、ＰＭＯＳチャネル形成領域のゲート溝８０６ｂ底面
に露出するシリコン基板１０１表面にトランジスタしき
い値電圧調整用のイオンを注入する。
【００９８】次いで、図２０（ｌ）に示すように、第１
の実施形態と同様に、ゲート絶縁膜材料としてＴａ2Ｏ5
膜１０８、バリアメタルＴｉＮ膜１０９とＡｌ膜１１０
とが積層されたメタルゲート電極１１１を形成する。
【００９９】（第９の実施形態）図２１は、本発明の第
９の実施形態に係わるＮＭＩＳＦＥＴの構成を示す断面
図である。図２１において、図１と同一な部分には同一
符号を付し、その説明を省略する。なお、図２１は、ゲ
ート長方向をの断面を示している。このＮＭＩＳＦＥＴ
は、図２１に示すように、ショットキー接合・ソース／
ドレイン１１５とｐ型のチャネル領域２１１１との間
に、Ｎ型のエクステンション領域２１１２が形成されて
いる。なお、半導体基板として、Ｓｉ支持基板２１０１
とＢＯＸ酸化膜２１０２とＳｉ半導体層（チャネル領域
２１１１，エクステンション領域２１１２）とが積層さ
れたＳＯＩ基板を用いている。
【０１００】ショットキー接合・ソース／ドレイン１１
５とｐ型のチャネル領域２１１１との間にエクステンシ
ョン層２１１２を形成する事により、ショットキー障壁
（barrier）の高さを低減して、トランジスタの電流駆
動力を向上させることができる。ただし、エクステンシ
ョン層の不純物濃度には、上限があり、通常３×１０ 19
ｃｍ-3程度である。この濃度は、ソース・ドレインにＥ
ｒＳｉやＰｔＳｉを用いた場合に、ショットキー接合部
でバリスティック（ballistic）伝導が起こる限界点で
ある。また、この構造では、チャネル領域におけるエク
ステンション領域と反対導電型の不純物濃度が、エクス
テンション領域の不純物濃度と同程度かそれ以上に濃く
なるため、エクステンション領域の不純物濃度が濃すぎ
ると、しきい値電圧Ｖthが高くなりすぎてしまうためで
ある。従って、望むしきい値電圧Ｖthの値によっては、
上記濃度より低い濃度に抑える必要がありうる。又、エ
クステンション領域及びチャネル領域の濃度が濃すぎる
と、両者のｐｎ接合耐圧が低下する問題もあり、この問
題がエクステンション領域の上限を決めることもある。
【０１０１】次に、図２１に示すＮＭＩＳＦＥＴの製造
工程を図２２（ａ）〜図２５（ｍ）を用いて説明する。
工程順に説明を行なうと、まず、図２２（ａ）に示すよ
うに、Ｓｉ支持基板２１０１，ＢＯＸ酸化膜２１０２，
及びＳｉ半導体層２１０３が積層された半導体ＳＯＩ基
板を用意する。
【０１０２】次いで、図２２（ｂ）に示すように、ＳＴ
Ｉ（Ｓｈａｌｌｏｗ−ｔｒｅｎｃｈ−ｉｓｏｌａｔｉｏ
ｎ）技術を用いた素子分離を行なうため、素子分離領域
のＳｉ半導体層２１０３を除去して深さ１００ｎｍ程度
の溝を形成し、この溝内にＴＥＯＳ膜を埋め込み形成
し、素子分離絶縁膜１０２を形成する。次に、Ｓｉ半導
体層２１０３の表面に５ｎｍ程度の熱酸化によりＳｉＯ
2 膜１０３を形成する。そして、Ｓｉ半導体層２１０３
に後でソースおよびドレインとなるエクステンション領
域の形成のためのイオン注入を行って、Ｎ型のエクステ
ンション領域２１１２を形成する。例えば、Ａｓを１×
１０19ｃｍ-3程度の濃度となるようにイオン注入する。
【０１０３】次いで、図２２（ｃ）に示すように、その
上に１５０ｎｍ程度のＴＥＯＳ膜をＬＰＣＶＤ法により
堆積して、層間絶縁膜１０４を形成する。この層間絶縁
膜１０４は、後にＣＭＰのストッパーとして使用され
る。
【０１０４】次いで、図２２（ｄ）に示すように、電子
ビームの直描やリソグラフィーによりレジスト膜１０５
を形成し、レジスト膜１０５をマスクにゲート形成予定
領域の層間絶縁膜１０４をＲＩＥ（Ｒｅａｃｔｉｖｅ−
ｉｏｎ−ｅｔｃｈｉｎｇ）法でエッチングし、ゲート溝
１０６を形成する。
【０１０５】次いで、図２３（ｅ）に示すように、レジ
スト膜１０５を除去した後、ゲート溝１０６の内側に例
えばシリコン窒化膜による側壁絶縁膜１０７を形成す
る。次いで、図２３（ｆ）に示すように、ここで先ほど
全面に注入したｎ型のエクステンション領域２１１２を
打ち消すように、逆導電型のイオン（ボロンなど）をイ
オン注入し、ｐ型イオン注入領域２２０１を形成する。
例えば、チャネル領域がｐ型半導体になるようにエクス
テンション領域よりも高濃度（＞１×１０19ｃｍ-3）の
イオン注入を行う。このイオン注入で、トランジスタの
しきい値電圧調整も同時に行なう。そして、図２３
（ｇ）に示すように、ｐ型イオン注入領域２２０１を活
性化し、Ｐ型のチャネル領域２１１１を形成する。
【０１０６】本実施形態のトランジスタではソース／ド
レイン電極をエクステンション領域とショットキー接合
するシリサイド電極の形成を低温（例えば４５０℃以
下）で形成する（高濃度不純物を用いたＤｅｅｐ接合は
形成しない）予定なので、ゲート形成後４５０℃以上の
高温熱処理工程が存在しない。したがって、高誘電率膜
や強誘電体膜（Ｔａ2Ｏ5膜、ＴｉＯ2 膜、Ｓｉ3Ｎ4膜、
（Ｂａ，Ｓｒ）ＴｉＯ3、ＨｆＯ2 、ＺｒＯ2 、Ｌａ2Ｏ
3、Ｇｄ2Ｏ3、Ｙ2Ｏ3、ＣａＦ2 、ＣａＳｎ2 、ＣｅＯ
2 、ＹｔｔｒｉａＳｔａｂｉｌｉｚｅｄＺｉｒｃｏｎｉ
ａ、Ａｌ2Ｏ3、ＺｒＳｉＯ4、ＨｆＳｉＯ4、Ｇｄ2Ｓｉ
Ｏ5、２Ｌａ2Ｏ3・３ＳｉＯ2、など）をゲート絶縁膜に
使用することができ、またゲート電極にはメタル材料
（ＴｉＮ、ＷＮ、Ａｌ、Ｗ、Ｒｕ、Ｍｏ等）を使用する
ことができる。
【０１０７】もしゲート形成後に８００〜１０００℃程
度の高温工程が存在すると、メタルゲート原子がゲート
絶縁膜中に拡散してゲート耐圧が劣化したり、Ｈｉｇｈ
−ｋ膜とシリコンの間の界面に誘電率の低い薄膜層が形
成されたり、実効的なゲート絶縁膜厚が著しく増大し素
子性能が劣化してしまう。
【０１０８】本実施形態ではゲート絶縁膜材料としてＴ
ａ2Ｏ5膜、メタルゲート材料としてバリアメタルＴｉＮ
とＷの積層構造を用いた場合を説明する。詳しく製造方
法を述べると、図２４（ｈ）に示すように、例えばゲー
ト溝１０６底部のＳｉＯ2 膜１０３を除去してチャネル
領域２１１１を露出させる。そして、ゲート溝１０６底
部に１ｎｍ以下のシリコン窒化膜（ＮＯ窒化オキシナイ
トライド膜）、及びＴａ2Ｏ5膜１０８を約４ｎｍ、ＣＶ
Ｄ成膜する。このときゲート絶縁膜の酸化膜換算膜厚は
１．５ｎｍ以下となる。その後、バリアメタルとして、
例えば膜厚５ｎｍ程度のＴｉＮ膜１０９をＣＶＤにて形
成し、例えば膜厚３００ｎｍ程度のＷ膜１１０を成膜す
る。
【０１０９】次いで、図２４（ｉ）に示すように、Ｔｉ
Ｎ膜１０９とＷ膜１１０の積層構造をＣＭＰ法により研
磨して、ダマシン法によるＴＥＯＳ膜１０４上のＴｉＮ
膜１０９及びＷ膜１１０のパターニングを行って、メタ
ルゲート電極１１１を形成する。
【０１１０】その後、図２４（ｊ）に示すように、リソ
グラフィー等により素子領域に開口を有するレジスト膜
２２０２を形成した後、レジスト膜２２０２をマスクに
ソース／ドレイン領域の層間絶縁膜１０４を選択的にエ
ッチング除去し、ソース／ドレイン溝２２０３を形成す
る。
【０１１１】次いで、図２５（ｋ）に示すように、ソー
ス／ドレイン溝２２０３内が埋め込まれるように、例え
ばＥｒからなるソース／ドレイン電極１１４を堆積す
る。次いで、図２５（ｌ）に示すように、層間絶縁膜１
０４上のソース／ドレイン電極１１４をＣＭＰ法により
研磨して、ソース／ドレイン溝２２０３内にソース／ド
レイン電極１１４を埋め込み形成する。さらに、図２５
（ｍ）に示すように、低温で（例えば４５０℃以下で）
シリサイド反応を起こさせて、シリサイドメタル（Ｅｒ
Ｓｉ2 ）を形成し、ショットキー接合ソース／ドレイン
１１５を形成する。
【０１１２】ソースおよびドレインの形成後は通常のＬ
ＳＩ製造プロセスと同様である。すなわち、層間絶縁膜
ＴＥＯＳをＣＶＤ法で堆積し、ソース／ドレインおよび
ゲート電極上にコンタクトホールを開孔し、上層金属配
線（例えばＣｕ配線）をデュアルダマシン法にて形成す
る。
【０１１３】以上のようにすると、従来のダマシンゲー
トで必要であった「ダミーゲートの形成および除去」が
不要になるため、工程数を大幅に削減できる。またソー
スおよびドレインのＤｅｅｐ拡散層活性化のための高温
熱工程（通常１０００℃程度）を行なう必要がないので
製造が容易になる。
【０１１４】さらに、以下のようなダマシンゲートプロ
セスのメリットもそのまま存続する。すなわち、［１］
ゲートをＲＩＥでなくＣＭＰで加工するため、ゲート絶
縁膜にプラズマダメージが導入されない。［２］薄いゲ
ート絶縁膜上でメタルゲートをＲＩＥ加工するのは大変
困難であるが本発明のプロセスではその必要がない。
［３］ゲート加工後、表面が完全平坦化されるため、以
降の製造工程が容易になる。［４］ソースおよびドレイ
ンとゲートの位置はセルフアラインで形成される。
【０１１５】さらにまた、ＳＯＩ−ＭＯＳＦＥＴのソー
ス／ドレインにショットキー接合を適用することで、接
触の特徴を活かしてＳＯＩ素子の欠点を補うことがで
き、また、ＳＯＩを利用することでショットキー接触の
もつ欠点を取り除くことが出来る。詳しく述べると、
［１］ソース／ドレインの双方におけるショットキー障
壁の効果で、ＳＯＩ−ＭＯＳＦＥＴの基板浮遊問題を抑
制できる、［２］ＳＯＩ構造の採用により、ドレイン接
触でのリーク電流を抑制できるため、トランジスタのオ
フ電流（消費電力）を小さくできる。
【０１１６】（第１０の実施形態）本実施形態では、Ｎ
ＭＯＳＦＥＴとＰＭＯＳＦＥＴとでショットキー接合・
ソース／ドレインを構成する形成材料が異なるＣＭＯＳ
ＦＥＴの製造方法について説明する。
【０１１７】次に、ＣＭＯＳＦＥＴの製造方法を説明す
る。図２６〜図２８は、本発明の第１０の実施形態に係
わるＣＭＯＳＦＥＴの製造工程を示す工程断面図であ
る。
【０１１８】図２３（ａ）〜図２３（ｅ）までは、第９
の実施形態と同様なので説明を省略する。但し、ｎＭＯ
Ｓ、ｐＭＯＳ領域にそれぞれｎ型とｐ型のエクステンシ
ョン領域２１１２ａ，２１１２ｂを形成しておく。その
後の工程を順に説明すると、図２６（ａ）に示すよう
に、ゲート形成予定領域の層間絶縁膜１０４にゲート溝
２６０１ａ，２６０１ｂを形成し、その内側に例えばシ
リコン窒化膜による側壁絶縁膜１０７を形成する。
【０１１９】次いで、図２６（ｂ）に示すように、ＰＭ
ＯＳＦＥＴ形成領域の表面を覆い、ＮＭＯＳＦＥＴ形成
領域に開口を有するレジスト膜２６０２を形成した後、
エクステンション領域２１１２ａに導入されている不純
物を打ち消すように、逆導電型のイオン注入を行い、ゲ
ート溝２６０１ａに底部に露出するエクステンション領
域２１１２ａにｐ型イオン注入領域２２０１ａを形成す
る。例えば、チャネル領域がｐ型半導体になるように、
ｎ型エクステンション領域２１１２ａよりも高濃度（＞
１×１０19ｃｍ-3）のチャネルイオン注入を行なう。こ
のイオン注入で、トランジスタのしきい値電圧調整も同
時に行なう。
【０１２０】次いで、図２６（ｃ）に示すように、レジ
スト膜２６０２を除去した後、ＮＭＯＳＦＥＴ形成領域
の表面を覆い、ＰＭＯＳＦＥＴ形成領域に開口を有する
レジスト膜２６０３を形成した後、エクステンション領
域２１１２ｂに導入されている不純物を打ち消すよう
に、逆導電型のイオン注入を行い、ゲート溝２６０１ｂ
に底部に露出するエクステンション領域２１１２ｂにｎ
型イオン注入領域２２０１ｂを形成する。例えば、チャ
ネル領域がｎ型半導体になるように、ｐ型エクステンシ
ョン領域２１１２ｂよりも高濃度（＞１×１０19ｃ
ｍ-3）のチャネルイオン注入を行なう。このイオン注入
で、トランジスタのしきい値電圧調整も同時に行なう。
【０１２１】次いで、図２６（ｄ）に示すように、レジ
スト膜２６０３を除去した後、イオン注入領域２２０１
ａ，ｂに注入されたイオンの活性化を行う熱処理を行
い、Ｐ型チャネル領域２１１１ａ、Ｎ型チャネル領域２
１１１ｂを形成する。
【０１２２】本発明のトランジスタではソース／ドレイ
ン電極をエクステンション領域２１１２ａ，２１１２ｂ
とシリサイドの（ショットキー）接合にて低温で（例え
ば４５０℃以下で）形成する（高濃度不純物を用いたＤ
ｅｅｐ接合は形成しない）予定なので、ゲート形成後４
５０℃以上の高温熱処理工程が存在しない。したがっ
て、高誘電率膜や強誘電体膜（Ｔａ2Ｏ5膜、ＴｉＯ
2 膜、Ｓｉ3Ｎ4膜、（Ｂａ，Ｓｒ）ＴｉＯ3 、Ｈｆ
Ｏ2 、ＺｒＯ2 、Ｌａ２Ｏ3 、Ｇｄ2Ｏ3 、Ｙ2Ｏ3、Ｃ
ａＦ2、ＣａＳｎＦ2、ＣｅＯ2 、ＹｔｔｒｉａＳｔａｂ
ｉｌｉｚｅｄＺｉｒｃｏｎｉａ、Ａｌ2Ｏ3、ＺｒＳｉＯ
4、ＨｆＳｉＯ4、Ｇｄ2ＳｉＯ5、２Ｌａ2Ｏ3・３ＳｉＯ
2 、など）をゲート絶縁膜に使用することができ、また
ゲート電極にはメタル材料（ＴｉＮ、ＷＮ、Ａｌ、Ｗ、
Ｒｕ、Ｍｏ等）を使用することができる。
【０１２３】ここでは第９の実施形態と同様に、ゲート
絶縁膜材料としてＴａ2Ｏ5膜、メタルゲート材料として
バリアメタルＴｉＮとＷの積層構造を用いる。図２７
（ｅ）に示すように、ゲート溝の内部に、Ｔａ2Ｏ5膜１
０８及び、ＴｉＮ膜とＷ膜とが積層されたメタルゲート
電極１１１を形成する。
【０１２４】その後、図２７（ｆ）に示すように、リソ
グラフィー等によりＮＭＯＳ側の素子領域に開口を有す
るレジスト膜２６０４を形成した後、レジスト膜２２０
２をマスクにＮＭＯＳのソース／ドレイン領域の層間絶
縁膜１０４を選択的にエッチング除去してＮＭＯＳ側ソ
ース及びドレイン溝２６０５ａを形成する。次いで、図
２７（ｇ）に示すように、ＮＭＯＳ側ソース及びドレイ
ン溝２６０５ａ内にメタル材料、例えばＥｒ膜１１４を
堆積する。次いで、図２７（ｈ）に示すように、層間絶
縁膜１０４上のＥｒ膜１１４を除去した後、低温で（例
えば４５０℃以下で）Ｅｒ膜１１４とエクステンション
領域２１１２ａとのシリサイド反応を起こさせてシリサ
イドメタル（ＥｒＳｉ2 ）を形成し、ショットキー接合
ソース／ドレイン１１５を形成する。
【０１２５】その後、図２８（ｉ）に示すように、リソ
グラフィー等により、リソグラフィー等によりＰＭＯＳ
側の素子領域に開口を有するレジスト膜２６０６を形成
した後、レジスト膜２２０２をマスクにＰＭＯＳのソー
ス／ドレイン領域の層間絶縁膜１０４を選択的にエッチ
ング除去してＰＭＯＳ側ソース及びドレイン溝２６０５
ｂを形成する。次いで、図２８（ｊ）に示すように、Ｐ
ＭＯＳ側ソース及びドレイン溝２６０５ｂ内にメタル材
料、例えばＰｔ膜２０１を堆積する。次いで、図２８
（ｋ）に示すように、層間絶縁膜１０４上のＰｔ膜を除
去した後、低温で（例えば４５０℃以下で）シリサイド
反応を起こさせてシリサイドメタル（ＰｔＳｉ）を形成
し、ショットキー接合ソース／ドレイン２０２ｂを形成
する。
【０１２６】ソースおよびドレイン形成後は通常のＬＳ
Ｉ製造プロセスと同様である。すなわち、層間絶縁膜Ｔ
ＥＯＳをＣＶＤで堆積し、ソース／ドレインおよびゲー
ト電極上にコンタクトホールを開孔し、上層金属配線
（例えばＣｕ配線）をデュアルダマシン法にて形成す
る。これらの断面図は第８の実施形態と同様であるから
省略する。
【０１２７】以上のようにすると、従来のダマシンゲー
トで必要であった「ダミーゲートの形成および除去」が
不要になるため、工程数を大幅に削減できる。またソー
スおよびドレインのＤｅｅｐ拡散層活性化のための高温
熱工程（通常１０００℃程度）を行なう必要がないので
製造が容易になる。
【０１２８】さらに、本実施形態ではソース／ドレイン
材料として、ＮＭＯＳとＰＭＯＳでそれぞれ異るメタル
材料を用いたため、以下のようなメリットが生じる。す
なわち、ショットキー接触（接合）をソースおよびドレ
インに用いたトランジスタでは、電流駆動能力の低下を
避けるために、Ｎチャネルに対しては小さな、またＰチ
ャネルに対しては大きな仕事関数を持つショットキー接
触材料が必要である。本実施例では、ＮＭＯＳに対して
は仕事関数の小さなエルビウムシリサイド（ＥｒＳｉ
２）、ＰＭＯＳに対しては仕事関数の大きなＰｔＳｉを
用いることができるので、ＮＭＯＳ、ＰＭＯＳ両方の駆
動電流を大きくすることが可能になる。また、ショット
キー接触材料を選ぶことにより、ＮＭＯＳ、ＰＭＯＳそ
れぞれのしきい値電圧を別々に制御できる。
【０１２９】（第１１の実施形態）図２９は、本発明の
第１１の実施形態に係わるＮＭＯＳＦＥＴの製造工程を
示す工程断面図である。なお、図２９では説明するため
のゲート長方向の断面を示している。本実施例の特徴
は、ＳＯＩでなく、バルクシリコン基板を用いている点
である。その他は第９の実施形態と同様であるから、製
造方法の詳細な説明は省略する。
【０１３０】本実施例によれば、ＳＯＩ起因のメリット
を除けば第９の実施形態と同様の効果（メリット）が得
られる。
【０１３１】図２９（ｄ）では、メタルシリサイドの底
面がエクステンション層２１０１の内部に含まれた構造
を示している。このようにすると、接合リークを低減さ
せることができる。
【０１３２】（第１２の実施形態）図３０〜３２は、本
発明の第１２の実施形態に係わるＮＭＯＳＦＥＴの製造
工程を示す工程断面図である。なお、図３０〜３２では
説明するためのゲート長方向の断面を示している。本実
施形態では、層間膜ＴＥＯＳの下に１０ｎｍ程度のシリ
コン窒化膜と５ｎｍ程度のＳｉＯ2 膜の積層膜を形成し
ている。工程順に説明を行なうと、まず、図３０（ａ）
に示すように、Ｓｉ支持基板２１０１，ＢＯＸ酸化膜２
１０２，及びＳｉ半導体層２１０３が積層された半導体
ＳＯＩ基板を用意する。
【０１３３】次いで、図３０（ｂ）に示すように、ＳＴ
Ｉ（Ｓｈａｌｌｏｗ−ｔｒｅｎｃｈ−ｉｓｏｌａｔｉｏ
ｎ）技術を用いた素子分離を行なうため、素子分離領域
のＳｉ半導体層２１０３を除去して深さ１００ｎｍ程度
の溝を形成し、この溝内にＴＥＯＳ膜を埋め込み形成
し、素子分離絶縁膜１０２を形成する。次に、Ｓｉ半導
体層２１０３の表面に５ｎｍ程度の熱酸化によりＳｉＯ
2 膜１０３を形成する。そして、Ｓｉ半導体層２１０３
に後でソースおよびドレインとなるエクステンション領
域の形成のためのイオン注入を行って、Ｎ型のエクステ
ンション領域２１１２を形成する。例えば、Ａｓを１×
１０19ｃｍ-3程度の濃度となるようにイオン注入する。
【０１３４】次いで、図３０（ｃ）に示すように、その
上に酸化膜上に１０ｎｍ程度のシリコン窒化膜３００１
を堆積した後、１５０ｎｍ程度のＴＥＯＳ膜１０４をＬ
ＰＣＶＤ法により堆積する。
【０１３５】次いで、図３０（ｄ）に示すように、電子
ビームの直描やリソグラフィーによりレジスト膜１０５
を形成し、レジスト膜１０５をマスクにゲート形成予定
領域の層間絶縁膜１０４をＲＩＥ（Ｒｅａｃｔｉｖｅ−
ｉｏｎ−ｅｔｃｈｉｎｇ）法でエッチングし、ゲート溝
１０６を形成する。このとき、シリコン窒化膜３００１
が、エッチングストッパーの役目を果たし、エクステン
ション領域２１１２がエッチングされるのを防ぐ。
【０１３６】次いで、図３１（ｅ）に示すように、レジ
スト膜１０５を除去した後、ゲート溝１０６の内側に例
えばシリコン窒化膜による側壁絶縁膜１０７を形成す
る。そして、ここで先ほど全面に注入したｎ型のエクス
テンション領域２１１２を打ち消すように、逆導電型の
イオン（ボロンなど）をイオン注入した後、ｐ型イオン
注入領域を活性化し、Ｐ型のチャネル領域２１１１を形
成する。このイオン注入で、トランジスタのしきい値電
圧調整も同時に行なう次いで、図３１（ｆ），（ｇ）に
示すように、チャネル領域２１１１上のＳｉＯ2 膜１０
３をＨＦなどで除去した後、ダマシン法を用いて、ゲー
ト溝１０６内に、Ｔａ2Ｏ5膜１０８，ＴｉＮ膜１０９及
びＷ膜１１０（メタルゲート電極１１１）を形成する。
【０１３７】次いで、図３２（ｈ）に示すように、レジ
スト膜１１２をマスクにソース／ドレイン溝１１３を形
成する。そして、図３２（ｉ）に示すように、レジスト
膜１１２を除去した後、ダマシン法を用いてソース／ド
レイン溝１１３内にＥｒ膜１１４を形成する。そして、
低温で（例えば４５０℃以下で）Ｅｒ膜１１４とエクス
テンション領域２１１２ａとのシリサイド反応を起こさ
せてシリサイドメタル（ＥｒＳｉ2 ）を形成し、ショッ
トキー接合ソース／ドレイン１１５を形成する。 本実
施例によれば、第９の実施例と同様の効果（メリット）
が得られる。それ以外にも以下のようなメリットが得ら
れる。すなわち、層間膜ＴＥＯＳの下に１０ｎｍ程度の
シリコン窒化膜と５ｎｍ程度のＳｉＯ2 膜の積層膜を形
成しているため、ゲート形成予定領域のＴＥＯＳをＲＩ
Ｅ（Ｒｅａｃｔｉｖｅ−ｉｏｎ−ｅｔｃｈｉｎｇ）法で
エッチングしゲート溝を形成するとき、シリコン窒化膜
が、ＲＩＥストッパーの役目を果たし、シリコン基板が
エッチングされたり、ＲＩＥダメージを受けたりするの
を防ぐことができる。従って、ＭＯＳ界面の特性が著し
く改善する。
【０１３８】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、ゲート絶
縁膜の材料が高誘電体膜であり、ゲート電極の材料が金
属であったが、ゲート絶縁膜の材料が高誘電体膜で、ゲ
ート電極の材料は金属でなくても良い。また、ゲート電
極の材料が金属で、ゲート絶縁膜の材料が高誘電体膜で
なくても良い。
【０１３９】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
【０１４０】
【発明の効果】以上説明したように本発明によれば、ダ
ミーゲートを用いずに、ゲートとソース／ドレインとを
セルフアラインで形成できるため、大幅な工程数削減効
果がある。また、ソース／ドレイン活性化のための高温
熱工程をやる必要がなく、製造が容易である。
【０１４１】また、ショットキー接合によるメタルソー
スおよびメタルドレインを用いているため、ＤＩＢＬが
おさえられ、短チャネル効果を防止できる。
【図面の簡単な説明】
【図１】第１の実施形態に係わるＮＭＯＳＦＥＴの構成
を示す断面図。
【図２】図１に示したＮＭＯＳＦＥＴの製造工程を示す
工程断面図。
【図３】図１に示したＮＭＯＳＦＥＴの製造工程を示す
工程断面図。
【図４】図１に示したＮＭＯＳＦＥＴの製造工程を示す
工程断面図。
【図５】図１に示したＮＭＯＳＦＥＴの製造工程を示す
工程断面図。
【図６】第２の実施形態に係わるＣＭＯＳＦＥＴの構成
を示す断面図。
【図７】図６に示したＣＭＯＳＦＥＴの製造工程を示す
工程断面図。
【図８】図６に示したＣＭＯＳＦＥＴの製造工程を示す
工程断面図。
【図９】図６に示したＣＭＯＳＦＥＴの製造工程を示す
工程断面図。
【図１０】第３の実施形態に係わるＮＭＯＳＦＥＴの構
成を示す断面図。
【図１１】第４の実施形態に係わるＮＭＯＳＦＥＴの構
成を示す断面図。
【図１２】図１１に示したＮＭＯＳＦＥＴの製造工程を
示す工程断面図。
【図１３】第５の実施形態に係わるＮＭＯＳＦＥＴの製
造工程を示す工程断面図。
【図１４】第５の実施形態に係わるＮＭＯＳＦＥＴの製
造工程を示す工程断面図。
【図１５】第６の実施形態に係わるＮＭＯＳＦＥＴの製
造工程を示す工程断面図。
【図１６】第７の実施形態に係わるＮＭＯＳＦＥＴの製
造工程を示す工程断面図。
【図１７】第７の実施形態に係わるＮＭＯＳＦＥＴの製
造工程を示す工程断面図。
【図１８】第８の実施形態に係わるＣＭＯＳＦＥＴの製
造工程を示す工程断面図。
【図１９】第８の実施形態に係わるＣＭＯＳＦＥＴの製
造工程を示す工程断面図。
【図２０】第８の実施形態に係わるＣＭＯＳＦＥＴの製
造工程を示す工程断面図。
【図２１】第９の実施形態に係わるＮＭＩＳＦＥＴの構
成を示す断面図。
【図２２】図２１に示したＮＭＩＳＦＥＴの製造工程を
示す工程断面図。
【図２３】図２１に示したＮＭＩＳＦＥＴの製造工程を
示す工程断面図。
【図２４】図２１に示したＮＭＩＳＦＥＴの製造工程を
示す工程断面図。
【図２５】図２１に示したＮＭＩＳＦＥＴの製造工程を
示す工程断面図。
【図２６】第１０の実施形態に係わるＣＭＯＳＦＥＴの
製造工程を示す工程断面図。
【図２７】第１０の実施形態に係わるＣＭＯＳＦＥＴの
製造工程を示す工程断面図。
【図２８】第１０の実施形態に係わるＣＭＯＳＦＥＴの
製造工程を示す工程断面図。
【図２９】第１１の実施形態に係わるＮＭＯＳＦＥＴの
製造工程を示す工程断面図。
【図３０】第１２の実施形態に係わるＮＭＯＳＦＥＴの
製造工程を示す工程断面図。
【図３１】第１２の実施形態に係わるＮＭＯＳＦＥＴの
製造工程を示す工程断面図。
【図３２】第１２の実施形態に係わるＮＭＯＳＦＥＴの
製造工程を示す工程断面図。
【符号の説明】
１０１…シリコン基板 １０２…素子分離絶縁膜 １０３…ＳｉＯ2 膜 １０４…層間絶縁膜 １０５…レジスト膜 １０６…ゲート溝 １０７…側壁絶縁膜 １０８…Ｔａ2Ｏ5膜 １０９…バリアメタルＴｉＮ膜 １１０…Ａｌ膜 １１１…メタルゲート電極 １１２…レジスト膜 １１３…ソース／ドレイン溝 １１４…ソース／ドレイン電極 １１５…ショットキー接合・ソース／ドレイン １１６…層間絶縁膜 １１７…Ａｌ配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/78 ６１６Ｓ 29/786 ６１６Ｍ 29/872 ６１７Ｋ 29/48 Ｆ 27/08 ３２１Ｄ ３２１Ｅ ３２１Ｆ Ｆターム(参考） 4M104 AA01 AA09 BB02 BB04 BB18 BB19 BB22 BB30 BB33 CC03 CC05 DD37 DD43 DD84 EE03 EE14 EE16 EE17 FF18 GG09 GG10 GG14 5F048 AA07 AC03 AC10 BA16 BB09 BB10 BB11 BB12 BB13 BB15 BC05 BC18 BF01 BF06 BF11 BF15 BF16 BG07 BG13 DA00 DA25 DA27 5F110 AA16 AA18 AA30 BB04 CC01 DD05 DD13 EE01 EE02 EE03 EE04 EE14 EE22 EE32 EE44 EE45 FF01 FF03 FF04 FF09 FF26 FF29 GG02 GG12 GG32 GG52 HJ01 HJ04 HJ23 HK02 HK05 HK21 HK40 HL02 HL05 HL21 HL27 HM15 NN03 NN04 NN23 NN35 NN62 NN65 QQ03 QQ11 QQ19 5F140 AA21 AB03 AC12 AC36 BA01 BC06 BD01 BD04 BD07 BD09 BD11 BD12 BD13 BE03 BE08 BE10 BF10 BF11 BF15 BF17 BG05 BG08 BG14 BG28 BG30 BG36 BG40 BG51 BG53 BH07 BH14 BH27 BH49 BJ08 BJ11 BJ15 BJ27 BJ30 BK01 BK09 BK24 BK26 BK34 CA03 CB04 CC03 CC12 CC15 CE07

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】シリコン基板と、 このシリコン基板上に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極と、 このゲート電極を挟むように前記シリコン基板に形成さ
    れ、該基板との界面でショットキー接合するシリサイド
    からなるソース及びドレインとを具備し、 前記ゲート絶縁膜の材料は高誘電体膜であること、及び
    前記ゲート電極の材料は金属であることの少なくとも一
    方の条件を満たすことを特徴とする半導体装置。
  2. 【請求項２】シリコン基板と、 このシリコン基板上に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極と、 このゲート電極を挟むように前記シリコン基板から形成
    され、シリサイドからなるソース及びドレインとをそれ
    ぞれ具備したＮＭＩＳＦＥＴとＰＭＩＳＦＥＴとを具備
    する半導体装置であって、 前記ゲート絶縁膜の材料は高誘電体膜であること、及び
    前記ゲート電極の材料は金属であることの少なくとも一
    方の条件を満たし、 且つ前記ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴを構成する
    シリサイドの材料は、それぞれ異なること特徴とする半
    導体装置。
  3. 【請求項３】前記ＰＭＩＳＦＥＴのソース及びドレイン
    を構成するシリサイドの材料は、該ＰＭＩＳＦＥＴのチ
    ャネルに対して仕事関数が大きく、 前記ＮＭＩＳＦＥＴのソース及びドレインを構成するシ
    リサイドの材料は、該ＮＭＩＳＦＥＴのチャネルに対し
    て仕事関数が小さいことを特徴する請求項２に記載の半
    導体装置。
  4. 【請求項４】前記シリコン基板が、ＳＯＩ基板であるこ
    とを特徴とする請求項１又は２に記載の半導体装置。
  5. 【請求項５】前記ゲート電極下のチャネル領域と前記ソ
    ース及びドレインとの間の半導体基板に前記チャネル領
    域と反対導電型のエクステンション領域が形成されてい
    ることを特徴とする請求項１又は２に記載の半導体装
    置。
  6. 【請求項６】前記エクステンション領域の不純物濃度
    が、０より大，且つ３×１０19ｃｍ-3以下であることを
    特徴とする請求項５に記載の半導体装置。
  7. 【請求項７】シリコン基板上に、層間絶縁膜を形成する
    工程と、 ＭＩＳＦＥＴのソース及びドレインの形成予定領域間の
    前記層間絶縁膜を選択的に除去して、ゲート溝を形成す
    る工程と、 前記ゲート溝の側壁に側壁絶縁膜を形成する工程と、 前記ゲート溝の底面に前記シリコン基板を露出させ、露
    出するシリコン基板の表面にゲート絶縁膜を形成する工
    程と、 前記溝内にゲート電極を埋め込み形成する工程と、 前記ＭＩＳＦＥＴのソース及びドレインの形成予定領域
    の前記層間絶縁膜を選択的にエッチングして、底部に前
    記シリコン基板の表面が露出するソース／ドレイン溝を
    形成する工程と、 前記ソース／ドレイン溝内に金属膜を埋め込み形成し、
    ソース電極及びドレイン電極を形成する工程と、 前記シリコン基板と前記ソース電極及びドレイン電極と
    を反応させて、該基板とショットキー接合するシリサイ
    ド膜を形成して、ソース及びドレインを形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  8. 【請求項８】シリコン基板上に、層間絶縁膜を形成する
    工程と、 ＰＭＩＳＦＥＴ及びＮＭＩＳＥＴのソース及びドレイン
    の形成予定領域間の前記層間絶縁膜を選択的に除去し
    て、ゲート溝を形成する工程と、 前記ゲート溝の側壁に側壁絶縁膜を形成する工程と、 前記ゲート溝の底面に前記シリコン基板を露出させ、露
    出するシリコン基板の表面にゲート絶縁膜を形成する工
    程と、 前記ゲート溝内にゲート電極を埋め込み形成する工程
    と、 ＰＭＩＳＦＥＴのソース及びドレインの形成予定領域の
    前記層間絶縁膜を除去して、底部に前記シリコン基板の
    表面が露出するＰＭＩＳ側ソース／ドレイン溝を形成す
    る工程と、 前記ＰＭＩＳ側ソース／ドレイン溝内に、第１の金属膜
    を埋め込み形成し、ＰＭＩＳＦＥＴのソース電極及びド
    レイン電極を形成する工程と、 前記シリコン基板と前記ＰＭＩＳＦＥＴのソース電極及
    びドレイン電極とを反応させて、該基板とショットキー
    接合するシリサイド膜を形成して、ＰＭＩＳＦＥＴのソ
    ース及びドレインを形成する工程と、 ＮＭＩＳＦＥＴのソース及びドレインの形成予定領域の
    前記層間絶縁膜を除去して、底部に前記シリコン基板の
    表面が露出するＮＭＩＳ側ソース／ドレイン溝を形成す
    る工程と、 前記ＮＭＩＳ側ソース／ドレイン溝内に、第１の金属膜
    と異なる材料からなる第２の金属膜を埋め込み形成し、
    ＮＭＩＳＦＥＴのソース電極及びドレイン電極を形成す
    る工程と、 前記シリコン基板とＮＭＩＳＦＥＴのソース電極及びド
    レイン電極とを反応させて、該基板とショットキー接合
    するシリサイド膜を形成して、ＮＭＩＳＦＥＴのソース
    及びドレインを形成する工程とを含むことを特徴とする
    半導体装置の製造方法。
  9. 【請求項９】シリコン基板の表面に、第１導電型の不純
    物が導入されたエクステンション領域を形成する工程
    と、 前記シリコン基板上に層間絶縁膜を形成する工程と、 ＭＩＳＦＥＴのソース及びドレインの形成予定領域間の
    前記層間絶縁膜を選択的に除去して、ゲート溝を形成す
    る工程と、 前記ゲート溝の側壁に側壁絶縁膜を形成する工程と、 前記ゲート溝下部のエクステンション領域に第２導電型
    の不純物を導入し、チャネル領域を形成する工程と、 前記ゲート溝の底面に前記シリコン基板を露出させ、露
    出するシリコン基板の表面にゲート絶縁膜を形成する工
    程と、 前記溝内にゲート電極を埋め込み形成する工程と、 前記ＭＩＳＦＥＴのソース及びドレインの形成予定領域
    の前記層間絶縁膜を選択的にエッチングして、底部に前
    記シリコン基板の表面が露出するソース／ドレイン溝を
    形成する工程と、 前記ソース／ドレイン溝内に金属膜を埋め込み形成し、
    ソース電極及びドレイン電極を形成する工程と、 前記シリコン基板と前記ソース電極及びドレイン電極と
    を反応させて、該基板とショットキー接合するシリサイ
    ド膜を形成して、ソース及びドレインを形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  10. 【請求項１０】前記ゲート電極及びゲート絶縁膜は、金
    属材料及び高誘電体で形成され、 前記シリコン基板と前記金属膜との反応は、４５０℃以
    下の温度で行われることを特徴とする請求項７〜９の何
    れかに記載の半導体装置の製造方法。
  11. 【請求項１１】シリコン基板上に、層間絶縁膜を形成す
    る工程と、 ＭＩＳＦＥＴのソース及びドレインの形成予定領域の前
    記層間絶縁膜に、底部に前記シリコン基板の表面が露出
    するソース／ドレイン溝を形成する工程と、 前記ソース／ドレイン溝内に金属膜を埋め込み形成し、
    ソース電極およびドレイン電極を形成する工程と、 前記シリコン基板とソース電極およびドレイン電極とを
    反応させて、該基板とショットキー接合するシリサイド
    膜を形成して、ソース及びドレインを形成する工程と、 前記ソース電極およびドレイン電極の対向する側面が露
    出するゲート溝を形成する工程と、 前記ゲート溝の側壁に側壁絶縁膜を形成する工程と、 前記ゲート溝の底面に前記シリコン基板を露出させ、露
    出するシリコン基板の表面にゲート絶縁膜を形成する工
    程と、 前記ゲート溝内にゲート電極を埋め込み形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
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