JP2002093741A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Abstract
(57)【要約】
【課題】 光学定数を最適値に合わせこんだ反射防止膜
を用いて、かつ、充分の絶縁マージンを確保することの
できるゲート電極及びセルフアラインコンタクト形成方
法を提供する。
【解決手段】 プラズマCVD法を用いてゲート電極形
成用の導電層上に酸化窒化膜からなる反射防止膜27a
を形成する。その後、酸素プラズマにさらし、上記酸化
窒化膜の表面のN−H結合を酸素で終端する。また、ゲ
ート電極を形成するためのエッチング工程時には反射防
止膜がそのまま残るようにする。そして、この残ってい
る反射防止膜と層間絶縁膜31とのエッチング選択比を
利用してセルフアラインコンタクトを形成するためのエ
ッチング工程を行う。
(57) [Problem] To provide a method of forming a gate electrode and a self-aligned contact that can use an antireflection film having an optical constant adjusted to an optimum value and can secure a sufficient insulation margin. SOLUTION: An anti-reflection film 27a made of an oxynitride film is formed on a conductive layer for forming a gate electrode using a plasma CVD method.
To form After that, the substrate is exposed to oxygen plasma to terminate the NH bond on the surface of the oxynitride film with oxygen. In addition, the antireflection film is left as it is during the etching step for forming the gate electrode. Then, an etching step for forming a self-aligned contact is performed by utilizing the etching selectivity of the remaining antireflection film and the interlayer insulating film 31.
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に反射防止膜を利用して電極とコンタクト
との間に充分な絶縁マージンを確保するゲート電極、及
びこれを用いたセルフアラインコンタクト形成方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a gate electrode using an antireflection film to secure a sufficient insulation margin between an electrode and a contact, and a self-alignment using the same. The present invention relates to a method for forming a contact.
【0002】[0002]
【従来の技術】半導体素子の集積度が増加するにつれて
配線の幅及び間隔はしだいに小さくなって、0.2μm以
下のデザインルールを有する素子が登場している。この
ような微細パターンを有する素子を製造することにおい
て最も難しい問題の一つは、フォトリソグラフィー工程
時のアラメントマージンを確保し難いことである。特
に、半導体メモリ素子のコンタクトの微細化が際立って
おり、現在のフォトリソグラフィー工程におけるマスク
アラインメント技術としては微細化したコンタクトを形
成するには限界がある。そこで、このような限界をエッ
チング技術で克服するための技術が開発されており、こ
のように開発された代表的なコンタクト形成方法がセル
フアラインコンタクト(self-aligned contact;SAC)形成
方法である。2. Description of the Related Art As the degree of integration of semiconductor devices increases, the width and spacing of wirings gradually decrease, and devices having a design rule of 0.2 μm or less have appeared. One of the most difficult problems in manufacturing an element having such a fine pattern is that it is difficult to secure an alignment margin in a photolithography process. In particular, the miniaturization of contacts of semiconductor memory devices is remarkable, and there is a limit in forming a miniaturized contact as a mask alignment technique in a current photolithography process. Therefore, a technique for overcoming such limitations with an etching technique has been developed, and a typical contact forming method thus developed is a self-aligned contact (SAC) forming method.
【0003】SAC形成工程では各ゲート電極の上面を
窒化膜で覆い、ゲート電極の両側に窒化膜スペーサを形
成してコンタクトが形成される部分をあらかじめ限定し
た後、酸化膜よりなる層間絶縁膜を形成し、酸化膜と窒
化膜間の高いエッチング選択比を用いた層間絶縁膜エッ
チングによって、各ゲート電極間にコンタクトホールを
形成する。In the SAC forming step, the upper surface of each gate electrode is covered with a nitride film, and nitride film spacers are formed on both sides of the gate electrode to define in advance the portions where contacts are to be formed. Then, a contact hole is formed between the gate electrodes by interlayer insulating film etching using a high etching selectivity between the oxide film and the nitride film.
【0004】しかし、従来のSAC形成工程では前記コ
ンタクトホールを形成するために酸化膜を選択的にエッ
チングする時、窒化膜スペーサがエッチングされること
を完全に防ぐことはできない。従って、酸化膜エッチン
グのためのフォトリソグラフィー工程におけるマスクア
ラインメント時にミスアラインが発生すると、ゲート電
極の角部分で窒化膜が部分的にエッチングされる。さら
に、ミスアライン程度がひどくなると、ゲート電極とコ
ンタクトとの間に維持されるべきである最小限の絶縁マ
ージンを維持することも難しくなるほど窒化膜のエッチ
ング量が多くなって、結局ゲート電極とコンタクトとの
間を短絡させてしまう。However, in the conventional SAC forming process, when the oxide film is selectively etched to form the contact hole, the nitride film spacer cannot be completely prevented from being etched. Therefore, if misalignment occurs during mask alignment in a photolithography process for etching an oxide film, the nitride film is partially etched at corners of the gate electrode. Further, when the degree of misalignment becomes severe, it becomes difficult to maintain the minimum insulation margin that should be maintained between the gate electrode and the contact. Between them.
【0005】従って、小さなデザインルールを有する素
子を製造する時、SAC形成工程でゲート電極とコンタ
クトとの間に生じる短絡を効果的に防止するための方法
を検討する必要がある。Therefore, when fabricating a device having a small design rule, it is necessary to consider a method for effectively preventing a short circuit between a gate electrode and a contact in a SAC forming process.
【0006】一方、素子の動作速度を向上させるために
は、電気伝導度が高い物質によってゲート電極を形成す
る必要がある。このため、ゲート電極構造として、不純
物ドーピングされたポリシリコン膜上に金属膜を積層さ
せたいわゆる「ポリメタル構造」の使用が検討されてい
る。On the other hand, in order to improve the operation speed of the device, it is necessary to form the gate electrode with a material having high electric conductivity. For this reason, the use of a so-called “polymetal structure” in which a metal film is stacked on a polysilicon film doped with impurities has been studied as a gate electrode structure.
【0007】ポリメタル構造のゲート電極を形成する場
合には、フォトリソグラフィー工程の際における反射率
の高い金属膜による乱反射の影響を減らすため、反射防
止膜を使用する必要がある。In the case of forming a gate electrode having a polymetal structure, it is necessary to use an antireflection film in order to reduce the influence of irregular reflection by a metal film having a high reflectance in a photolithography process.
【0008】これらの問題点を解決するための従来技術
として、ゲート電極形成時に用いられる反射防止膜を、
ゲート電極が形成された後にも残すことによって、ゲー
ト電極間にSACを形成するためのフォトリソグラフィ
ー工程だけでなく、SAC上にダイレクトコンタクトを
形成するためのフォトリソグラフィー工程を行う際に
も、ゲート電極からの乱反射の影響を軽減する方法が、
例えば特開平11-340336号公報に示されている。As a conventional technique for solving these problems, an antireflection film used when forming a gate electrode is used.
By leaving the gate electrode even after the gate electrode is formed, the gate electrode can be formed not only in the photolithography process for forming a SAC between the gate electrodes but also in the photolithography process for forming a direct contact on the SAC. How to reduce the effects of diffuse reflection from
For example, it is disclosed in JP-A-11-340336.
【0009】[0009]
【発明が解決しようとする課題】しかしながら、従来は
反射防止膜としてLP-CVDにより形成したシリコン酸化窒
化膜が一般的に用いられていたが、LP-CVDにより形成す
るシリコン酸化窒化膜は、熱反応により成膜を行うため
に一般的な化学量論組成以外の反応は困難であり、金属
膜による乱反射の影響を減らすために必要な屈折率や消
衰係数などの光学定数を最適値に合わせこむことが困難
であるという問題点があった。However, conventionally, a silicon oxynitride film formed by LP-CVD has been generally used as an antireflection film. Reactions other than the general stoichiometric composition are difficult because the film is formed by the reaction, and the optical constants such as the refractive index and extinction coefficient necessary to reduce the influence of diffuse reflection by the metal film are adjusted to the optimum values. There was a problem that it was difficult to pack.
【0010】一般に反射防止膜の光学定数を最適値に合
わせこむためには、熱に加えプラズマのエネルギーによ
り成膜を行うプラズマCVDにより形成する方がより望ま
しいが、プラズマCVDにより形成するシリコン酸化窒化
膜は、通常300〜400℃程度で成膜を行うために、水素含
有量が多く原子間の結合状態が弱い膜であった。In general, in order to adjust the optical constant of the antireflection film to an optimum value, it is more preferable to form the film by plasma CVD in which the film is formed by energy of plasma in addition to heat. However, a silicon oxynitride film formed by plasma CVD is preferable. Is a film having a large hydrogen content and a weak bond between atoms because the film is usually formed at about 300 to 400 ° C.
【0011】このため、SAC形成工程のように、層間
絶縁膜エッチング時における酸化膜との高いエッチング
選択比が要求される絶縁膜として用いることができなか
った。以上の理由により、エッチング選択比を確保する
ためにLP-CVDにより形成したシリコン酸化窒化膜が用い
られていたのである。For this reason, it cannot be used as an insulating film requiring a high etching selectivity with an oxide film at the time of etching an interlayer insulating film as in the SAC forming step. For the above reasons, a silicon oxynitride film formed by LP-CVD has been used to secure an etching selectivity.
【0012】また、シリコン酸化窒化膜を形成するため
には、その成膜方法を問わず、常に酸素を含んだガスを
用いる必要があり、その酸素と金属膜とが反応して金属
膜の表面が酸化してしまうという問題があった。In order to form a silicon oxynitride film, it is necessary to always use a gas containing oxygen irrespective of the method of film formation, and the oxygen reacts with the metal film to react with the surface of the metal film. Oxidized.
【0013】また、近年は、感光により酸を発生し現像
を促進する化学増幅型レジストが用いられており、シリ
コン酸化窒化膜上でこの化学増幅型レジストをパターニ
ングすると、パターニング後のレジスト形状が台形状に
なる「フッティング」と呼ばれる問題があった。In recent years, a chemically amplified resist that generates an acid upon exposure to light and promotes development has been used. When the chemically amplified resist is patterned on a silicon oxynitride film, the shape of the resist after patterning becomes a base. There was a problem called "footing" that took shape.
【0014】以上の観点から、SAC形成工程に使用す
る反射防止膜を従来のLP-CVDにより形成したシリコン酸
化窒化膜に変わる、反射防止膜が望まれる。In view of the above, an anti-reflection film that replaces the anti-reflection film used in the SAC forming process with a conventional silicon oxynitride film formed by LP-CVD is desired.
【0015】すなわち、本発明は、金属膜による乱反射
の影響を最も減らすために屈折率や消衰係数などの光学
定数を最適化した反射防止膜であって、膜形成時に酸素
を含んだガスと金属膜が反応して金属膜が酸化すること
を防止でき、かつ、パターニング後のレジスト形状が台
形状に変形するフッティングを起こさないような反射防
止膜の形成方法を含む半導体装置の製造方法を提供する
ことを目的とする。That is, the present invention relates to an antireflection film in which optical constants such as a refractive index and an extinction coefficient are optimized in order to minimize the influence of irregular reflection by a metal film. A method of manufacturing a semiconductor device including a method of forming an antireflection film that can prevent a metal film from reacting and oxidizing a metal film, and does not cause footing in which a resist shape after patterning is transformed into a trapezoidal shape. The purpose is to provide.
【0016】[0016]
【課題を解決するための手段】前記の目的を達成するた
めに、本発明による半導体装置の製造方法では、ゲート
絶縁膜が形成された基板上にポリシリコン膜と金属膜と
を順次堆積する工程と、前記金属膜上に反射防止膜とし
ても機能するシリコン酸化窒化膜をプラズマCVD法によ
り形成する工程と、前記プラズマCVD法による前記シリ
コン酸化窒化膜形成後に酸素を含有するガスのプラズマ
中にさらし前記シリコン酸化窒化膜膜の表面のN−H結
合を酸素で終端する表面処理を行う工程と、前記シリコ
ン酸化窒化膜にレジスト膜を塗布する工程と、リソグラ
フィ工程により前記レジスト膜を所望のパターン形状と
する工程と、前記シリコン酸化窒化膜をエッチングする
ことにより前記所望のパターン形状を転写する工程と、
前記所望のパターン形状に加工された前記シリコン酸化
窒化膜をハードマスクとして前記金属膜及びポリシリコ
ン膜をエッチングして、上部に反射防止膜パターンが積
層されているポリメタル構造のゲート電極を形成する工
程とを含むことを特徴とする。In order to achieve the above object, in a method of manufacturing a semiconductor device according to the present invention, a step of sequentially depositing a polysilicon film and a metal film on a substrate on which a gate insulating film is formed. Forming a silicon oxynitride film also functioning as an anti-reflection film on the metal film by a plasma CVD method, and exposing the silicon oxynitride film to a plasma of an oxygen-containing gas after forming the silicon oxynitride film by the plasma CVD method. A step of performing a surface treatment for terminating the NH bond on the surface of the silicon oxynitride film with oxygen, a step of applying a resist film to the silicon oxynitride film, and a lithography step of forming the resist film into a desired pattern shape And the step of transferring the desired pattern shape by etching the silicon oxynitride film,
Etching the metal film and the polysilicon film using the silicon oxynitride film processed into the desired pattern shape as a hard mask to form a gate electrode having a polymetal structure in which an anti-reflection film pattern is stacked on the metal film and the polysilicon film; And characterized in that:
【0017】反射防止膜の形成にプラズマCVD法を用い
たことにより、反射防止膜の光学定数を最適値に合わせ
こむことが可能となり、また、その表面のN−H結合を
酸素で終端することにより、フッティングが発生しな
い。The use of the plasma CVD method for forming the anti-reflection film makes it possible to adjust the optical constant of the anti-reflection film to an optimum value, and to terminate the NH bond on the surface with oxygen. As a result, footing does not occur.
【0018】前記シリコン酸化窒化膜を形成する工程に
おいて、前記プラズマCVD法による前記シリコン酸化窒
化膜形成時の成膜温度が500℃以上700℃以下であること
が好ましい。この温度領域で成膜することにより、水素
含有量が少なく原子間の結合状態が強い膜を形成するこ
とができ、層間絶縁膜エッチング時におけるシリコン酸
化膜とのエッチング選択比を十分に高くすることが可能
となる。In the step of forming the silicon oxynitride film, it is preferable that a film forming temperature when the silicon oxynitride film is formed by the plasma CVD method is 500 ° C. or more and 700 ° C. or less. By forming a film in this temperature range, a film having a low hydrogen content and a strong bond between atoms can be formed, and the etching selectivity with the silicon oxide film at the time of etching the interlayer insulating film is sufficiently increased. Becomes possible.
【0019】また、前記酸素を含有するガスのプラズマ
が亜酸化窒素プラズマ又は酸素プラズマのいずれかであ
ることが好ましい。亜酸化窒素又は酸素プラズマを用い
ることで、前記シリコン酸化窒化膜の表面のN−H結合
を酸素で終端することができるからである。Preferably, the plasma of the oxygen-containing gas is either nitrous oxide plasma or oxygen plasma. This is because, by using nitrous oxide or oxygen plasma, the NH bond on the surface of the silicon oxynitride film can be terminated with oxygen.
【0020】前記絶縁膜を形成する工程において、前記
プラズマCVD法による前記絶縁膜の形成の前に窒素を含
有するガスのプラズマ中で前記金属膜表面を窒化するこ
とが好ましい。これにより、ポリメタルゲート電極に用
いる金属膜が酸化されることを防止することができる。
なお、前記窒素含有ガスのプラズマにはアンモニアプラ
ズマもしくは窒素プラズマを用いることができる。In the step of forming the insulating film, it is preferable that the surface of the metal film is nitrided in a plasma of a gas containing nitrogen before the formation of the insulating film by the plasma CVD method. This can prevent the metal film used for the polymetal gate electrode from being oxidized.
In addition, ammonia plasma or nitrogen plasma can be used as the plasma of the nitrogen-containing gas.
【0021】また、本発明に係る他の半導体装置の製造
方法は、ゲート絶縁膜が形成された基板上に導電層を形
成する工程と、前記導電層上に反射防止膜としても機能
するシリコン酸化窒化膜をプラズマCVD法により成膜温
度が500℃以上700℃以下で形成する工程と、前記プラズ
マCVD法による前記シリコン窒化膜形成後に酸素を含有
するガスのプラズマ中にさらし前記シリコン窒化膜の表
面のN−H結合を酸素で終端する表面処理を行う工程
と、前記シリコン酸化窒化膜にレジスト膜を塗布する工
程と、リソグラフィ工程により前記レジスト膜を所望の
パターン形状とする工程と、前記シリコン酸化窒化膜を
エッチングすることにより前記所望のパターン形状を転
写する工程と、前記所望のパターン形状に加工された前
記シリコン酸化窒化膜をハードマスクとして前記導電層
及びポリシリコン膜をエッチングして、上部に反射防止
膜パターンが積層されている複数のゲート電極を形成す
る工程と、前記各ゲート電極及び反射防止膜パターンの
上部及び側壁に第1の絶縁膜を堆積する工程と、前記第
1の絶縁膜を異方性エッチングすることにより、前記各
ゲート電極及び反射防止膜パターンの側壁に前記第1の
絶縁膜からなるスペーサを形成する工程と、前記各ゲー
ト電極及び前記スペーサを覆うように層間絶縁膜を形成
する工程と、リソグラフィー法によって前記層間絶縁膜
の一部をエッチングして、前記各ゲート電極間で前記第
1の絶縁膜及び基板を露出させるコンタクトホールを形
成する工程と、前記コンタクトホール内に導電部材を充
填してコンタクトを形成する工程とを含むことを特徴と
する。According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a conductive layer on a substrate having a gate insulating film formed thereon; and forming a silicon oxide film on the conductive layer which also functions as an anti-reflection film. Forming a nitride film by a plasma CVD method at a film formation temperature of 500 ° C. or more and 700 ° C. or less, and exposing the silicon nitride film to a plasma of an oxygen-containing gas after forming the silicon nitride film by the plasma CVD method. Performing a surface treatment for terminating the N—H bond with oxygen, applying a resist film to the silicon oxynitride film, forming the resist film into a desired pattern by a lithography process, Transferring the desired pattern shape by etching the nitride film; and removing the silicon oxynitride film processed into the desired pattern shape. Etching the conductive layer and the polysilicon film as a gate mask to form a plurality of gate electrodes on which an anti-reflection film pattern is stacked, and forming a plurality of gate electrodes on the top and side walls of each of the gate electrodes and the anti-reflection film pattern. Depositing the first insulating film and forming a spacer made of the first insulating film on the side wall of each of the gate electrodes and the antireflection film pattern by anisotropically etching the first insulating film. Forming an interlayer insulating film so as to cover each of the gate electrodes and the spacers; and etching a part of the interlayer insulating film by a lithography method to form the first insulating film and the first insulating film between each of the gate electrodes. Forming a contact hole exposing the substrate; and filling a conductive member in the contact hole to form a contact. The features.
【0022】前記導電層は、不純物がドーピングされた
ポリシリコン膜と金属膜の積層構造よりなることが好ま
しい。It is preferable that the conductive layer has a laminated structure of a polysilicon film doped with impurities and a metal film.
【0023】前記第1の絶縁膜はシリコン窒化膜を用い
ることができる。As the first insulating film, a silicon nitride film can be used.
【0024】また、前記層間絶縁膜を形成する前に、前
記ゲート電極及び前記スペーサを覆うように、前記基板
上にエッチング阻止層として機能する第2の絶縁膜を形
成する工程を更に備えていてもよい。The method may further include, before forming the interlayer insulating film, forming a second insulating film functioning as an etching stop layer on the substrate so as to cover the gate electrode and the spacer. Is also good.
【0025】前記第2の絶縁膜はシリコン窒化膜を用い
ることができる。As the second insulating film, a silicon nitride film can be used.
【0026】[0026]
【発明の実施の形態】以下、本発明の望ましい実施形態
に対して図面を参照して詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below in detail with reference to the drawings.
【0027】図1から図6は本発明の望ましい実施形態
によるゲート電極及びSAC形成方法を説明するために
工程順序にしたがって示された断面図である。FIGS. 1 to 6 are cross-sectional views illustrating a method of forming a gate electrode and a SAC according to a preferred embodiment of the present invention in the order of steps.
【0028】図1を参照すると、フィールド領域21によ
って活性領域が限定された半導体基板20上にゲート酸化
膜22を約6nmの厚さで形成し、その上に導電層として不
純物がドーピングされたポリシリコン膜23をLP-CVD法を
用いて約50nm形成し、金属窒化膜24を約20nmと金属膜25
を約50nmの厚さで順次スパッタ法により形成する。金属
窒化膜24としては、例えば窒化タングステン膜、窒化チ
タン膜などを使用することができる。Referring to FIG. 1, a gate oxide film 22 having a thickness of about 6 nm is formed on a semiconductor substrate 20 having an active region defined by a field region 21, and an impurity doped polysilicon is formed thereon as a conductive layer. A silicon film 23 is formed to a thickness of about 50 nm using an LP-CVD method, and a metal nitride film 24
Are sequentially formed to a thickness of about 50 nm by a sputtering method. As the metal nitride film 24, for example, a tungsten nitride film, a titanium nitride film, or the like can be used.
【0029】金属膜25としては、例えばタングステン
膜、チタン膜、コバルト膜などを使用することができ
る。As the metal film 25, for example, a tungsten film, a titanium film, a cobalt film or the like can be used.
【0030】次いで、金属膜25表面にプラズマ処理装置
を用いて窒化処理を行い、前記金属膜25表面に約10nmの
金属窒化膜26を形成する。窒化処理の条件は、例えば以
下の通りである。Next, a nitriding process is performed on the surface of the metal film 25 using a plasma processing apparatus to form a metal nitride film 26 of about 10 nm on the surface of the metal film 25. The conditions of the nitriding treatment are, for example, as follows.
【0031】基板温度・・・400℃ 圧力・・・533Pa(4Torr) ガス種及び標準状態における1分間あたりの流量・・・
アンモニアガス、2000ml RFパワー・・・1000W(13.56MHz) 処理時間・・・20秒 次いで、プラズマCVD法を用いて、以下の条件で、前記
金属窒化膜26上に反射防止膜27を約200nm形成する。Substrate temperature: 400 ° C. Pressure: 533 Pa (4 Torr) Gas type and flow rate per minute under standard conditions
Ammonia gas, 2000 ml RF power: 1000 W (13.56 MHz) Processing time: 20 seconds Next, using a plasma CVD method, an anti-reflection film 27 is formed on the metal nitride film 26 under the following conditions by about 200 nm. Form.
【0032】基板温度・・・600℃ ガス種及び標準状態における1分間あたりの流量・・・
モノシランガス:窒素:亜酸化窒素=150ml:20
00ml:500ml 圧力・・・333Pa(2.5Torr) RFパワー・・・1000W(13.56MHz) このように、金属膜25が金属窒化膜26で被覆されている
ために、金属膜25は反射防止膜27の成膜ガスである亜酸
化窒素と反応して酸化することはない。Substrate temperature: 600 ° C. Gas type and flow rate per minute under standard conditions
Monosilane gas: nitrogen: nitrous oxide = 150 ml: 20
00 ml: 500 ml Pressure: 333 Pa (2.5 Torr) RF power: 1000 W (13.56 MHz) Since the metal film 25 is covered with the metal nitride film 26, the metal film 25 is anti-reflective. It does not react with nitrous oxide, which is a deposition gas for the film 27, and is not oxidized.
【0033】次いで、以下の条件で、前記反射防止膜27
表面を亜酸化窒素プラズマに曝すことで酸化処理を行
い、前記反射防止膜27表面のN−H結合を酸素で終端す
る。Next, under the following conditions, the antireflection film 27
An oxidation treatment is performed by exposing the surface to nitrous oxide plasma to terminate the NH bond on the surface of the antireflection film 27 with oxygen.
【0034】基板温度・・・400℃ ガス種及び標準状態における1分間あたりの流量・・・
亜酸化窒素、2000ml 圧力・・・533Pa(4Torr) RFパワー・・・1000W(13.56MHz) 処理時間・・・30秒 次いで、半導体基板20上でゲート電極が形成される領域
を覆う第1フォトレジストパターン28を反射防止膜27上
に形成する。反射防止膜27表面のN−H結合は酸素で終
端しているため、パターニング後のレジスト形状が台形
状に変形するフッティングは発生しない。Substrate temperature: 400 ° C. Gas type and flow rate per minute under standard conditions
Nitrous oxide, 2000 ml Pressure: 533 Pa (4 Torr) RF power: 1000 W (13.56 MHz) Processing time: 30 seconds Next, the first photo covering the region on the semiconductor substrate 20 where the gate electrode is to be formed A resist pattern 28 is formed on the anti-reflection film 27. Since the NH bonds on the surface of the antireflection film 27 are terminated with oxygen, no footing occurs in which the resist shape after patterning changes to a trapezoidal shape.
【0035】図2を参照すると、第1フォトレジストパ
ターン28をエッチングマスクとして反射防止膜27を異方
性エッチングして、反射防止膜パターンよりなるマスク
パターン27aを形成する。その後第1レジストパターン2
8を除去する。Referring to FIG. 2, the anti-reflection film 27 is anisotropically etched using the first photoresist pattern 28 as an etching mask to form a mask pattern 27a of the anti-reflection film pattern. Then the first resist pattern 2
Remove 8
【0036】図3を参照すると、マスクパターン27aを
エッチングマスクとして、金属膜25及び金属窒化膜24、2
6及び不純物がドーピングされたポリシリコン膜23を異
方性エッチングして、不純物がドーピングされたポリシ
リコン膜パターン23a及び金属窒化膜パターン24a及び金
属膜パターン25a及び金属窒化膜パターン26aよりなるポ
リメタル構造のゲート電極を形成する。Referring to FIG. 3, the metal film 25 and the metal nitride films 24, 2 are formed by using the mask pattern 27a as an etching mask.
6 and an anisotropically etched impurity-doped polysilicon film 23 to form a polymetal structure including an impurity-doped polysilicon film pattern 23a, a metal nitride film pattern 24a, a metal film pattern 25a, and a metal nitride film pattern 26a. Is formed.
【0037】この際、エッチング工程によって前記ゲー
ト電極が形成されると同時に、前記マスクパターン28の
反射防止膜パターン27aは一部消耗してその厚さが薄く
なる。At this time, at the same time when the gate electrode is formed by the etching process, the anti-reflection film pattern 27a of the mask pattern 28 is partially consumed and its thickness is reduced.
【0038】図4を参照すると、ゲート電極及びマスク
パターン27aの側壁に窒化膜よりなるスペーサ29を形成
する。このために、ゲート電極及びマスクパターン27a
が形成された半導体基板20上にシリコン窒化膜を約70nm
の厚さで全面蒸着し、これを再びエッチバックしてスペ
ーサ29を残す。この際、前記反射防止膜パターン27aは
さらに消耗され薄く残る。Referring to FIG. 4, a spacer 29 made of a nitride film is formed on the side wall of the gate electrode and the mask pattern 27a. For this purpose, the gate electrode and the mask pattern 27a
A silicon nitride film on the semiconductor substrate 20 on which
The entire surface is vapor-deposited with a thickness of 3 mm, and this is etched back again to leave the spacer 29. At this time, the antireflection film pattern 27a is further consumed and remains thin.
【0039】図5を参照すると、図4の結果物全面にエ
ッチング阻止層30を約20nmの厚さで薄く形成する。前記
エッチング阻止層30はシリコン窒化膜で形成する。前記
エッチング阻止層30を形成するのは、後続のSAC形成
のための層間絶縁膜エッチング工程の際にフィールド領
域21内の酸化膜がエッチングによって消耗されることを
防止し、エッチング工程の余裕度を増加させるためであ
り、この工程は、省略可能となる場合もある。Referring to FIG. 5, an etching stop layer 30 is formed to a thickness of about 20 nm on the entire surface of the resultant structure of FIG. The etching stop layer 30 is formed of a silicon nitride film. The formation of the etching stopper layer 30 prevents the oxide film in the field region 21 from being consumed by the etching in the subsequent interlayer insulating film etching process for forming the SAC, and reduces the margin of the etching process. In order to increase the number, this step may be omitted in some cases.
【0040】次いで、前記結果物上に酸化膜、例えばB
PSG(boro-phospho-silicate glass、リン−ボロンガ
ラス)膜を1000nm形成し、これをCMP(Chemical Mecha
nical Polishing、化学的機械研磨)工程によって平坦化
して層間絶縁膜31を形成する。Next, an oxide film such as B
A PSG (boro-phospho-silicate glass, phosphor-boron glass) film is formed to a thickness of 1000 nm, and this is formed by CMP (Chemical Mecha).
An interlayer insulating film 31 is formed by flattening by a nical polishing (chemical mechanical polishing) process.
【0041】その後、前記層間絶縁膜31上にSAC形成
領域を限定する第2フォトレジストパターン32を形成す
る。第2フォトレジストパターン32は互いに隣接する各
々のゲート電極間の領域で層間絶縁膜31を露出させるよ
うに形成される。Thereafter, a second photoresist pattern 32 for defining the SAC formation region is formed on the interlayer insulating film 31. The second photoresist pattern 32 is formed so as to expose the interlayer insulating film 31 in a region between the adjacent gate electrodes.
【0042】ゲート電極の上部には相変らず反射防止膜
パターン27aが残っているので、前記第2フォトレジス
トパターン30を形成する際に、前記ゲート電極を構成す
る金属膜パターン25aによる乱反射の影響を軽減する効
果がある。Since the anti-reflection film pattern 27a still remains on the upper portion of the gate electrode, the influence of irregular reflection by the metal film pattern 25a constituting the gate electrode when forming the second photoresist pattern 30 is obtained. The effect is to reduce.
【0043】図6を参照すると、前記第2フォトレジス
トパターン32をエッチングマスクとして前記露出された
層間絶縁膜31及びその下部のエッチング阻止層30を異方
性エッチングする。その結果、前記ゲート電極の側壁に
形成されたスペーサ29及び半導体基板20の表面を露出さ
せるコンタクトホールHを備えた絶縁膜パターン31aが
得られる。その後、前記結果物上に導電物質を満たして
エッチバックすることによって前記コンタクトホールH
内にSACが形成される。Referring to FIG. 6, the exposed interlayer insulating film 31 and the underlying etch stop layer 30 are anisotropically etched using the second photoresist pattern 32 as an etching mask. As a result, an insulating film pattern 31a having a spacer 29 formed on the side wall of the gate electrode and a contact hole H exposing the surface of the semiconductor substrate 20 is obtained. Then, the contact hole H is filled with a conductive material and etched back.
A SAC is formed therein.
【0044】この際、前記エッチング過程でスペーサ29
の一部がエッチングされても、前記ゲート電極と、後続
工程で前記コンタクトホールH内に導電物質を満たして
形成されるSACとの間に絶縁距離が確保されて充分の
絶縁マージンを得ることができる。また、実際の工程で
は第2フォトレジストパターン32は正確にアラインされ
ずに、図5に示したようにシフトされた状態でミスアラ
インされてフォトレジストパターンが形成される場合が
大部分である。At this time, the spacer 29 is formed during the etching process.
Even if a part of is etched, an insulation distance between the gate electrode and the SAC formed by filling the contact hole H with a conductive material in a subsequent process can be ensured to obtain a sufficient insulation margin. it can. In most cases, the second photoresist pattern 32 is not accurately aligned in the actual process, but is misaligned in a shifted state as shown in FIG. 5 to form a photoresist pattern.
【0045】しかし、本発明の方法によると、SAC形
成のための層間絶縁膜エッチング段階でゲート電極上に
反射防止膜パターン27aが残っており、前記反射防止膜
パターン27aを構成するシリコン酸化窒化膜は、前記層
間絶縁膜31を構成する酸化膜に対して高いエッチング選
択比を有する。従って、図5の場合のようにミスアライ
ンされたフォトレジストパターン32が形成された場合に
も、SAC形成のための層間絶縁膜エッチング工程時に
前記反射防止膜パターン27aの露出された部分がエッチ
ングされても、そのエッチング速度が酸化膜エッチング
速度に比べて非常に遅い。However, according to the method of the present invention, the anti-reflection film pattern 27a remains on the gate electrode in the step of etching the interlayer insulating film for forming the SAC, and the silicon oxynitride film forming the anti-reflection film pattern 27a is formed. Has a high etching selectivity with respect to the oxide film forming the interlayer insulating film 31. Therefore, even when the misaligned photoresist pattern 32 is formed as in the case of FIG. 5, the exposed portion of the anti-reflection film pattern 27a is etched during the interlayer insulating film etching process for forming the SAC. However, the etching rate is much lower than the oxide film etching rate.
【0046】その結果、ミスアラインされたフォトレジ
ストパターン32を使用してSAC形成のための異方性エ
ッチングを行って、コンタクトホールを備えた層間絶縁
膜パターン31aを形成した時、ゲート電極を保護するス
ペーサ29が少量しか消耗されない。従って、ゲート電極
とコンタクトホール内に形成されるSACとの絶縁マー
ジンを十分に確保できる。As a result, the anisotropic etching for forming the SAC is performed using the misaligned photoresist pattern 32 to protect the gate electrode when the interlayer insulating film pattern 31a having the contact hole is formed. Only a small amount of the spacer 29 is consumed. Therefore, a sufficient insulation margin between the gate electrode and the SAC formed in the contact hole can be secured.
【0047】図7に反射防止膜パターン27aを構成する
シリコン酸化窒化膜の成膜温度とSAC形成のための層
間絶縁膜エッチング時の酸化膜とのエッチング速度比及
びパーティクル増加数を示したものである。FIG. 7 shows the film forming temperature of the silicon oxynitride film forming the antireflection film pattern 27a, the etching rate ratio with the oxide film when etching the interlayer insulating film for forming the SAC, and the number of particles increased. is there.
【0048】本実施形態において、SACとの絶縁マー
ジンを十分に確保するために必要な選択比は8であり、
成膜温度500℃で選択比8、600℃では選択比13以上を確
保できるため、成膜温度600℃でシリコン酸化窒化膜を
形成することで十分な選択比を得ることができた。ただ
し、シリコン酸化窒化膜の成膜温度が700℃を超えると
気相反応が主体となりパーティクルが増加する問題があ
るため、成膜は500℃から700℃の温度範囲で行うことが
好ましい。In the present embodiment, the selection ratio necessary to secure a sufficient insulation margin with SAC is 8,
Since a selectivity of 8 and a selectivity of 13 or more can be secured at a film formation temperature of 500 ° C. and 600 ° C., a sufficient selectivity can be obtained by forming a silicon oxynitride film at a film formation temperature of 600 ° C. However, when the film formation temperature of the silicon oxynitride film exceeds 700 ° C., there is a problem that a gas phase reaction mainly occurs and particles increase, and thus the film formation is preferably performed in a temperature range of 500 ° C. to 700 ° C.
【0049】また、前記コンタクトホールH内にSAC
を形成した後にも、前記ゲート電極の上部には相変らず
反射防止膜パターン27aが残る。従って、後続の工程に
おいて、前記SAC上にこのSACを通じて前記半導体
基板20の活性領域と連結されるダイレクトコンタクトを
形成するためのフォトリソグラフィー工程を進行する際
にも、前記ゲート電極を構成する金属膜パターン25aか
らの乱反射の影響を、前記反射防止膜パターン27aによ
って軽減できる効果がある。Further, SAC is provided in the contact hole H.
After the formation, the antireflection film pattern 27a remains on the gate electrode as before. Accordingly, in a subsequent process, when a photolithography process for forming a direct contact on the SAC through the SAC and connected to the active region of the semiconductor substrate 20 is performed, the metal film forming the gate electrode may be formed. The effect of irregular reflection from the pattern 25a can be reduced by the antireflection film pattern 27a.
【0050】[0050]
【発明の効果】前記のように、本発明によると、反射防
止膜の成膜にプラズマCVD法を用いたため、金属膜によ
る乱反射の影響を減らすために必要な屈折率や消衰係数
などの光学定数を最適値に合わせこむことが可能とな
る。As described above, according to the present invention, since the plasma CVD method is used for forming the anti-reflection film, optical properties such as a refractive index and an extinction coefficient necessary for reducing the influence of irregular reflection by the metal film are obtained. The constant can be adjusted to the optimum value.
【0051】また、本発明によると、前記反射防止膜形
成後に酸素含有ガスのプラズマで前記反射防止膜表面処
理を行う工程を備えているため、前記反射防止膜である
シリコン酸化窒化膜表面のN−Hが化学増幅型レジスト
の酸発生を抑制し、レジスト形状が台形状に変形するフ
ッティングと呼ばれる問題が発生しない。Further, according to the present invention, the method further comprises the step of performing the surface treatment of the antireflection film with the plasma of the oxygen-containing gas after the formation of the antireflection film. -H suppresses the generation of acid in the chemically amplified resist, and does not cause a problem called footing in which the resist shape is deformed into a trapezoidal shape.
【0052】また、反射防止膜形成前に窒素含有ガスの
プラズマで金属膜表面を窒化するために前記反射防止膜
形成時に金属膜が酸化することを防止できる。Further, since the surface of the metal film is nitrided by the plasma of the nitrogen-containing gas before the formation of the anti-reflection film, it is possible to prevent the metal film from being oxidized when the anti-reflection film is formed.
【0053】また、0.2μm以下の微細なデザインルー
ルを有する高集積半導体素子に必要なSACを、各ゲー
ト電極間に形成するために、層間絶縁膜として用いられ
る酸化膜をエッチングする時、エッチングマスク形成の
ためのフォトリソグラフィー工程におけるマスクアライ
ンメント時にミスアラインが発生したとしても、反射防
止膜であるシリコン酸化窒化膜は、プラズマCVD法によ
り500℃以上700℃以下の成膜温度で形成されるため、酸
化膜に対して高いエッチング選択比を有し、ゲート電極
とSACとの絶縁マージンを十分に確保できる。When an oxide film used as an interlayer insulating film is etched to form a SAC necessary for a highly integrated semiconductor device having a fine design rule of 0.2 μm or less between each gate electrode, an etching mask is used. Even if misalignment occurs during mask alignment in the photolithography process for formation, the silicon oxynitride film, which is an anti-reflection film, is formed at a film formation temperature of 500 ° C. to 700 ° C. by a plasma CVD method. It has a high etching selectivity with respect to the film, and a sufficient insulation margin between the gate electrode and the SAC can be secured.
【図1】本発明の望ましい実施形態によるゲート電極及
びSAC形成方法を説明するために工程順序にしたがっ
て示された断面図FIG. 1 is a cross-sectional view illustrating a method of forming a gate electrode and a SAC according to a preferred embodiment of the present invention in the order of steps.
【図2】図1に続く、ゲート電極及びSAC形成方法を
説明するために工程順序にしたがって示された断面図FIG. 2 is a cross-sectional view illustrating a method of forming a gate electrode and a SAC, following FIG. 1, according to a process order;
【図3】図2に続く、ゲート電極及びSAC形成方法を
説明するために工程順序にしたがって示された断面図FIG. 3 is a sectional view illustrating a method of forming a gate electrode and a SAC, following FIG. 2, according to a process order;
【図4】図3に続く、ゲート電極及びSAC形成方法を
説明するために工程順序にしたがって示された断面図FIG. 4 is a sectional view illustrating a method of forming a gate electrode and a SAC, following FIG. 3, according to a process order;
【図5】図4に続く、ゲート電極及びSAC形成方法を
説明するために工程順序にしたがって示された断面図FIG. 5 is a sectional view illustrating a method of forming a gate electrode and a SAC, following FIG. 4, according to a process order;
【図6】図5に続く、ゲート電極及びSAC形成方法を
説明するために工程順序にしたがって示された断面図FIG. 6 is a sectional view illustrating a method of forming a gate electrode and a SAC in accordance with a process order, following FIG. 5;
【図7】シリコン酸化窒化膜の成膜温度と酸化膜とのエ
ッチング速度比及びパーティクル増加数の関係を示した
グラフFIG. 7 is a graph showing the relationship between the film formation temperature of a silicon oxynitride film, the etching rate ratio with an oxide film, and the number of increased particles.
20 半導体基板 21 フィールド領域 22 ゲート酸化膜 23 ポリシリコン膜 23a ポリシリコン膜パターン 24 金属窒化膜 24a 金属窒化膜パターン 25 金属膜 25a 金属膜パターン 26 金属窒化膜 26a 金属窒化膜パターン 27 反射防止膜 27a マスクパターン 28 第1フォトレジストパターン 29 スペーサ 30 エッチング阻止層 31 層間絶縁膜 31a 絶縁膜パターン 32 第2フォトレジストパターン H コンタクトホール 20 Semiconductor substrate 21 Field region 22 Gate oxide film 23 Polysilicon film 23a Polysilicon film pattern 24 Metal nitride film 24a Metal nitride film pattern 25 Metal film 25a Metal film pattern 26 Metal nitride film 26a Metal nitride film pattern 27 Antireflection film 27a Mask Pattern 28 first photoresist pattern 29 spacer 30 etching stop layer 31 interlayer insulating film 31a insulating film pattern 32 second photoresist pattern H contact hole
フロントページの続き Fターム(参考) 4M104 AA01 BB01 BB04 CC05 DD02 DD04 DD08 DD19 DD37 DD43 DD55 DD66 DD86 DD89 EE14 EE17 FF13 FF18 GG08 GG13 HH14 5F033 HH04 HH15 HH18 HH19 HH33 HH34 MM08 NN40 PP09 PP15 QQ04 QQ08 QQ09 QQ16 QQ25 QQ28 QQ30 QQ31 QQ37 QQ48 QQ90 RR06 RR08 RR15 SS15 TT08 XX15 5F040 EC02 EC04 EC07 EH08 EJ07 FA00 FA03 FA07 FC00 FC22Front page of the continued F-term (reference) 4M104 AA01 BB01 BB04 CC05 DD02 DD04 DD08 DD19 DD37 DD43 DD55 DD66 DD86 DD89 EE14 EE17 FF13 FF18 GG08 GG13 HH14 5F033 HH04 HH15 HH18 HH19 HH33 HH34 MM08 NN40 PP09 PP15 QQ04 QQ08 QQ09 QQ16 QQ25 QQ28 QQ30 QQ31 QQ37 QQ48 QQ90 RR06 RR08 RR15 SS15 TT08 XX15 5F040 EC02 EC04 EC07 EH08 EJ07 FA00 FA03 FA07 FC00 FC22
Claims (10)
シリコン膜と金属膜とを順次堆積する工程と、前記金属
膜上に反射防止膜としても機能するシリコン酸化窒化膜
をプラズマCVD法により形成する工程と、前記プラズマC
VD法による前記シリコン酸化窒化膜形成後に酸素を含有
するガスのプラズマ中にさらし前記シリコン酸化窒化膜
の表面のN−H結合を酸素で終端する表面処理を行う工
程と、前記シリコン酸化窒化膜にレジスト膜を塗布する
工程と、リソグラフィ工程により前記レジスト膜を所望
のパターン形状とする工程と、前記シリコン酸化窒化膜
をエッチングすることにより前記所望のパターン形状を
転写する工程と、前記所望のパターン形状に加工された
前記シリコン酸化窒化膜をハードマスクとして前記金属
膜及びポリシリコン膜をエッチングして、上部に反射防
止膜パターンが積層されているポリメタル構造のゲート
電極を形成する工程とを含むことを特徴とする半導体装
置の製造方法。A step of sequentially depositing a polysilicon film and a metal film on a substrate on which a gate insulating film is formed, and forming a silicon oxynitride film also functioning as an antireflection film on the metal film by a plasma CVD method. Forming and plasma C
Exposing the silicon oxynitride film to a plasma of oxygen-containing gas after forming the silicon oxynitride film by a VD method to perform a surface treatment for terminating the NH bond on the surface of the silicon oxynitride film with oxygen; A step of applying a resist film, a step of forming the resist film into a desired pattern shape by a lithography step, a step of transferring the desired pattern shape by etching the silicon oxynitride film, and a step of transferring the desired pattern shape Etching the metal film and the polysilicon film using the processed silicon oxynitride film as a hard mask to form a gate electrode having a polymetal structure having an antireflection film pattern laminated thereon. A method for manufacturing a semiconductor device.
において、前記プラズマCVD法による前記シリコン酸化
窒化膜形成時の成膜温度が500℃以上700℃以下であるこ
とを特徴とする請求項1に記載の半導体装置の製造方
法。2. The method according to claim 1, wherein, in the step of forming the silicon oxynitride film, a film forming temperature when the silicon oxynitride film is formed by the plasma CVD method is 500 ° C. or more and 700 ° C. or less. The manufacturing method of the semiconductor device described in the above.
酸化窒素プラズマ又は酸素プラズマのいずれかであるこ
とを特徴とする請求項1に記載の半導体装置の製造方
法。3. The method according to claim 1, wherein the plasma of the oxygen-containing gas is one of nitrous oxide plasma and oxygen plasma.
において、前記プラズマCVD法による前記シリコン酸化
窒化膜の形成の前に窒素を含有するガスのプラズマ中で
前記金属膜表面を窒化することを特徴とする請求項1か
ら3のいずれか1項に記載の半導体装置の製造方法。4. The step of forming the silicon oxynitride film, wherein the surface of the metal film is nitrided in a plasma of a gas containing nitrogen before the formation of the silicon oxynitride film by the plasma CVD method. The method of manufacturing a semiconductor device according to claim 1, wherein
アプラズマもしくは窒素プラズマであることを特徴とす
る請求項4に記載の半導体装置の製造方法。5. The method according to claim 4, wherein the plasma of the nitrogen-containing gas is ammonia plasma or nitrogen plasma.
層を形成する工程と、前記導電層上に反射防止膜として
も機能するシリコン酸化窒化膜をプラズマCVD法により
成膜温度が500℃以上700℃以下で形成する工程と、前記
プラズマCVD法による前記シリコン窒化膜形成後に酸素
を含有するガスのプラズマ中にさらし前記シリコン窒化
膜の表面のN−H結合を酸素で終端する表面処理を行う
工程と、前記シリコン酸化窒化膜にレジスト膜を塗布す
る工程と、リソグラフィ工程により前記レジスト膜を所
望のパターン形状とする工程と、前記シリコン酸化窒化
膜をエッチングすることにより前記所望のパターン形状
を転写する工程と、前記所望のパターン形状に加工され
た前記シリコン酸化窒化膜をハードマスクとして前記導
電層及びポリシリコン膜をエッチングして、上部に反射
防止膜パターンが積層されている複数のゲート電極を形
成する工程と、 前記各ゲート電極及び反射防止膜パターンの上部及び側
壁に第1の絶縁膜を堆積する工程と、前記第1の絶縁膜
を異方性エッチングすることにより、前記各ゲート電極
及び反射防止膜パターンの側壁に前記第1の絶縁膜から
なるスペーサを形成する工程と、前記各ゲート電極及び
前記スペーサを覆うように層間絶縁膜を形成する工程
と、リソグラフィー法によって前記層間絶縁膜の一部を
エッチングして、前記各ゲート電極間で前記第1の絶縁
膜及び基板を露出させるコンタクトホールを形成する工
程と、前記コンタクトホール内に導電部材を充填してコ
ンタクトを形成する工程とを含むことを特徴とする半導
体装置の製造方法。6. A step of forming a conductive layer on a substrate on which a gate insulating film is formed, and forming a silicon oxynitride film, which also functions as an antireflection film, on the conductive layer at a temperature of 500 ° C. by a plasma CVD method. A step of forming the silicon nitride film at a temperature of 700 ° C. or lower and a surface treatment of exposing the silicon nitride film to N-H bonds on the surface of the silicon nitride film with oxygen after the silicon nitride film is formed by the plasma CVD method. Performing, a step of applying a resist film to the silicon oxynitride film, a step of forming the resist film into a desired pattern shape by a lithography step, and etching the silicon oxynitride film to form the desired pattern shape. Transferring the conductive layer and the polysilicon film using the silicon oxynitride film processed into the desired pattern shape as a hard mask. Etching to form a plurality of gate electrodes having an anti-reflection film pattern laminated thereon, and depositing a first insulating film on the top and side walls of each gate electrode and anti-reflection film pattern; Forming a spacer made of the first insulating film on a side wall of each of the gate electrodes and the antireflection film pattern by anisotropically etching the first insulating film; Forming an interlayer insulating film so as to cover, and forming a contact hole exposing the first insulating film and the substrate between the respective gate electrodes by etching a part of the interlayer insulating film by a lithography method And a step of forming a contact by filling a conductive member in the contact hole.
たポリシリコン膜と金属膜の積層構造よりなることを特
徴とする請求項10に記載の半導体装置の製造方法。7. The method according to claim 10, wherein the conductive layer has a stacked structure of a doped polysilicon film and a metal film.
なることを特徴とする請求項6又は7に記載の半導体装
置の製造方法。8. The method according to claim 6, wherein the first insulating film is made of a silicon nitride film.
ート電極及び前記スペーサを覆うように、前記基板上に
エッチング阻止層として機能する第2の絶縁膜を形成す
る工程を更に備えていることを特徴とする請求項6から
8のいずれか1項に記載の半導体装置の製造方法。9. The method according to claim 1, further comprising, before forming the interlayer insulating film, forming a second insulating film functioning as an etching stopper layer on the substrate so as to cover the gate electrode and the spacer. The method for manufacturing a semiconductor device according to claim 6, wherein:
りなることを特徴とする請求項9に記載の半導体装置の
製造方法。10. The method according to claim 9, wherein the second insulating film is made of a silicon nitride film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000284731A JP2002093741A (en) | 2000-09-20 | 2000-09-20 | Method for manufacturing semiconductor device |
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|---|---|
| JP (1) | JP2002093741A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005347746A (en) * | 2004-06-02 | 2005-12-15 | Hynix Semiconductor Inc | Method for forming gate electrode of semiconductor element |
| US7018930B2 (en) | 2001-11-12 | 2006-03-28 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
-
2000
- 2000-09-20 JP JP2000284731A patent/JP2002093741A/en not_active Withdrawn
Cited By (2)
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| US7018930B2 (en) | 2001-11-12 | 2006-03-28 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
| JP2005347746A (en) * | 2004-06-02 | 2005-12-15 | Hynix Semiconductor Inc | Method for forming gate electrode of semiconductor element |
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