JP2002093171A - 半導体記憶装置および読み出し方法 - Google Patents

Abstract

(57)【要約】 【課題】読み出し時にフローティング状態となるビット
線の予期せぬ電圧変動（ノイズ）を速やかに除去する。 【解決手段】キャパシタＣと、ゲートが記憶ノードＳＮ
に接続され、ドレインが電圧供給線（読み出しワード線
ＲＷＬ）に接続され、ソースがビット線ＢＬに接続さ
れ、キャパシタＣを通して記憶ノードＳＮの電圧が一定
電圧だけ昇圧されたときの昇圧後の記憶ノード電圧に応
じてオンまたはオフする読み出しトランジスタＱ２とを
含むメモリセルＭＣと、ビット線ＢＬと基準電圧の供給
線との間に接続された駆動トランジスタＱｄと、ビット
線ＢＬがフローティング状態で記憶ノード電圧の昇圧時
を含む一定期間、駆動トランジスタＱｄを導通状態にす
る制御回路ＣＣとを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるゲインセ
ルの一種である２トランジスタ−１キャパシタ型のメモ
リセルを有し、当該セル内で保持された記憶データを読
み出しトランジスタにより増幅してビット線に読み出す
半導体記憶装置と、その読み出し方法とに関する。

【０００２】

【従来の技術】いわゆる２トランジスタ−１キャパシタ
型のゲインセルは、ビット線を書き込み用と読み出し用
の２本設けた場合と共通の場合、ワード線を書き込み用
と読み出し用の２本設けた場合と共通の場合の、合計４
種類のセル構成がある。

【０００３】図１および図２は、ビット線が共通の場合
のゲインセル構成を２例示す回路図である。これらのゲ
インセル（メモリセルＭＣ）は、書き込みトランジスタ
Ｑ１、読み出しトランジスタＱ２、キャパシタ（ＣＡＰ
またはＣ）によって構成されている。書き込みトランジ
スタＱ１は、そのゲートが書き込みワード線ＷＷＬに接
続されて、記憶ノードＳＮとビット線ＢＬ間に接続され
ている。読み出しトランジスタＱ２は、そのゲートが記
憶ノードＳＮに接続され、ソースがビット線ＢＬに接続
されている。

【０００４】図１では読み出しトランジスタＱ２のドレ
インが読み出しワード線ＲＷＬに接続され、図２では読
み出しトランジスタＱ２のドレインが電源電圧Ｖ_CCの供
給線に接続されている。これら読み出しトランジスタＱ
２は、読み出し時にのみバイアスされればよい。したが
って、図１では、読み出しトランジスタＱ２のドレイン
バイアスを付与する電源電圧Ｖ_CCの供給線と読み出しワ
ード線ＲＷＬとを兼用させることで、配線を１本削減し
ている。

【０００５】キャパシタ（ＣＡＰまたはＣ）は、読み出
しワード線ＲＷＬを記憶ノードＳＮに容量結合させるた
めに設けられている。図２では、たとえばＭＩＭ(Metal
-Insulator-Metal) 構造の容量素子ＣＡＰを設けている
が、図１では、読み出しトランジスタＱ２のゲートとド
レイン間の寄生容量Ｃｐを利用してキャパシタＣを構成
できる。したがって、図１のメモリセルは、実際の素子
数を図２より少なくできる。

【０００６】書き込みでは、ビット線ＢＬに書き込みデ
ータの“１”，“０”に対応した２値の電圧の何れかを
設定し、書き込みワード線ＷＷＬを駆動して書き込みト
ランジスタＱ１をオンさせる。これにより、ビット線電
圧が記憶ノードＳＮに伝達される。その後、書き込みト
ランジスタＱ１をオフすると、記憶ノードＳＮが電気的
フローティング状態となるので、記憶ノードＳＮに記憶
データが保持される。この記憶状態で読み出しトランジ
スタＱ２がオンしないように、そのしきい値電圧が設定
されている。たとえば、記憶データ“１”に対応した電
圧を０．７５Ｖ、記憶データ“０”に対応した電圧を０
Ｖとした場合、読み出しトランジスタＱ２のしきい値電
圧ＶthQ2を０．９Ｖ程度として、記憶データ“１”の電
圧０．７５Ｖによっても読み出しトランジスタＱ２がオ
ンしないようにする。

【０００７】つぎに読み出し動作を説明するが、ここで
は図１のセル構成を例とし、図３に示すようにビット線
ＢＬごとに設けたセンスアンプＳＡを用いる。読み出し
時の各信号線の電圧変化を、図４（Ａ）〜図４（Ｃ）の
タイミングチャートに示す。まず、ビット線を０Ｖでフ
ローティング状態とし（図４（Ｃ））、つぎに読み出し
ワード線ＲＷＬの電圧をハイレベル（１．５Ｖ）に立ち
上げる（図４（Ｂ））。これにより、キャパシタＣを介
した容量結合によって、記憶ノードＳＮの電圧が上昇す
る。この記憶ノードＳＮの昇圧において、記憶データ
“１”の昇圧後の電圧が読み出しトランジスタＱ２のし
きい値電圧ＶthQ2より高く、記憶データ“０”の昇圧後
の電圧がしきい値電圧ＶthQ2より低くなるように、キャ
パシタ容量値等が予め決められている。したがって、記
憶データが“１”の場合に読み出しトランジスタＱ２が
オンし、図４（Ｃ）に示すように、ビット線ＢＬが、記
憶データ“１”の昇圧後の電圧からしきい値電圧ＶthQ2
を引いた電圧ＶBLh まで上昇する。一方、記憶データが
“０”の場合、読み出しトランジスタＱ２がオンしない
ので、ビット線電圧が０Ｖを維持する。このビット線電
圧差をさらにセンスアンプＳＡで振幅１．５Ｖまで増幅
することにより、２値の記憶データが検出され読み出さ
れる。

【０００８】

【発明が解決しようとする課題】ところが、この従来の
半導体記憶装置の読み出しでは、図４（Ｃ）に示すよう
に、ビット線ＢＬは、０Ｖに放電してからセンスアンプ
ＳＡを活性化するまでフローティング状態となることか
ら、この期間にノイズを受け易く、ビット線に予期しな
い電圧変動が現出するという問題があった。

【０００９】このノイズの要因としては、ビット線ＢＬ
がフローティング状態の期間に高い電圧が印加される近
隣の配線からの誘導ノイズがある。図５に、ビット線Ｂ
Ｌに対しノイズ源となる配線との容量結合を示す。図５
において、中央のビット線ＢＬ２が、いま記憶データを
読み出そうとするビット線であり、その両側に同一階層
の配線からなる他のビット線ＢＬ１，ＢＬ３がビット線
ＢＬ２と平行に配置されている。ビット線間は層間絶縁
膜などの誘電体で分離されていることから、ビット線Ｂ
Ｌ１とＢＬ２との間、ビット線ＢＬ２とＢＬ３との間
に、結合容量Ｃ１が存在する。また、読み出しワード線
ＲＷＬは、層間絶縁膜などの誘電体を挟んでビット線Ｂ
Ｌ２を横切っており、この読み出しワード線ＲＷＬとビ
ット線ＢＬ２との間にも結合容量Ｃ２が存在する。

【００１０】図４（Ｃ）に示すビット線ＢＬが０Ｖでフ
ローティング状態の期間内に、図４（Ｂ）に示すように
読み出しワード線ＲＷＬが１．５Ｖに立ち上げられる
と、図５の結合容量Ｃ２を介してビット線ＢＬに正の誘
導ノイズが重畳されることがある。

【００１１】その後、ビット線ＢＬが記憶データに応じ
て電圧変化した後、行方向のメモリセルを並列に読み出
すため図５のビット線ＢＬ１，ＢＬ２，ＢＬ３それぞれ
に接続されたセンスアンプＳＡが一斉に活性化される。
いま、中央のビット線ＢＬには“０”記憶データが読み
出され、ビット線ＢＬ２の電圧は変化していないとす
る。また、両隣りのビット線ＢＬ１とＢＬ３には“１”
記憶データが読み出され、ビット線ＢＬ１とＢＬ３は
０．数Ｖ程度電圧が上昇しているとする。この状態でビ
ット線ＢＬ１〜ＢＬ３にそれぞれ接続されたセンスアン
プＳＡが一斉に活性化されたとする。センスアンプＳＡ
は、その構成にもよるが、電源電圧１．５Ｖにビット線
電圧を上昇させるタイミングと、接地電圧０Ｖにビット
線電圧を固定するタイミングとに若干のズレがあるのが
普通である。したがって、中央のビット線ＢＬ２が接地
電圧に固定されるまえに、他のビット線ＢＬ１．ＢＬ３
が電源電圧１．５Ｖに引き上げられた場合、未だフロー
ティング状態にあるビット線ＢＬ２の電圧が図５の結合
容量Ｃ１を介した誘導ノイズにより上昇し、電圧関係が
逆転することがある。この場合、ビット線ＢＬ２に接続
されたセンスアンプＳＡが誘導ノイズにより上昇した電
圧を電源電圧１．５Ｖまで引き上げることが起こり得る
ため、本来“０”記憶データであるべきビット線ＢＬ２
の電圧が、誤って“１”記憶データであると判断される
誤動作が生じることがある。

【００１２】このように、従来の半導体記憶装置では、
読み出し時にフローティング状態となるビット線ＢＬ２
が、これと容量Ｃ１，Ｃ２を介して結合する近隣の配線
による誘導ノイズにより電圧変動し、場合によっては誤
動作が生じるという問題があった。

【００１３】本発明の目的は、読み出し時にフローティ
ング状態となるビット線の予期せぬ電圧変動（ノイズ）
を速やかに除去し、これにより動作信頼性が高い半導体
記憶装置と、その読み出し方法とを提供することにあ
る。

【００１４】

【課題を解決するための手段】本発明の第１の観点に係
る半導体記憶装置は、キャパシタと、ゲートが記憶ノー
ドに接続され、ドレインが電圧供給線に接続され、ソー
スがビット線に接続され、上記キャパシタを通して上記
記憶ノードの電圧が一定電圧だけ昇圧されたときの昇圧
後の記憶ノード電圧に応じてオンまたはオフする読み出
しトランジスタとを含むメモリセルと、上記ビット線と
基準電圧の供給線との間に接続された駆動トランジスタ
と、上記ビット線がフローティング状態で上記記憶ノー
ド電圧の上記昇圧時を含む一定期間、上記駆動トランジ
スタを導通状態にする制御回路とを有する。上記ビット
線に接続され、上記ビット線の電圧を増幅する増幅回路
をさらに有し、好適に、上記制御回路が上記駆動トラン
ジスタを導通状態にする上記一定期間が、上記増幅回路
の駆動時を含む。

【００１５】この半導体記憶装置では、上記昇圧を制御
する制御線と上記ビット線が誘電体を挟んで交差してい
る。また、上記メモリセルが複数、行列状に配置されて
メモリセルアレイが構成され、上記メモリセルアレイ内
の列方向の複数のメモリセル間で共通に接続された複数
の上記ビット線を有し、上記複数のビット線が誘電体を
挟んで平行に配置され、上記制御回路にゲートが接続さ
れた上記駆動トランジスタが上記複数のビット線ごとに
接続されている。

【００１６】好適に、導通状態の上記駆動トランジスタ
を流れる電流の最小値が、上記列方向の複数のメモリセ
ルの一つが選択され他の非選択の複数のメモリセル内の
上記記憶ノードの電圧が全てハイレベルのときに上記複
数の非選択のメモリセル内で上記読み出しトランジスタ
を流れるオフリーク電流の合計値より十分大きくなるよ
うに、上記駆動トランジスタの最小駆動能力が予め決め
らている。また、好適に、導通状態の上記駆動トランジ
スタを流れる電流の最大値が、所定の負荷容量を有する
上記ビット線に所定の正のノイズが印加されたときの電
荷を所定の最大許容時間で放電する電流値以下となるよ
うに、上記駆動トランジスタの最大駆動能力が予め決め
らている。あるいは、好適に、導通状態の上記駆動トラ
ンジスタを流れる電流の最大値が、所定の負荷容量を有
する上記ビット線に所定の正のノイズが印加されたとき
の電荷を所定の時間で放電する際の消費電力が所定値以
下となるように、上記駆動トランジスタの最大駆動能力
が予め決められている。

【００１７】本発明に係る半導体記憶装置のメモリセル
構成としては、キャパシタが読み出しトランジスタのゲ
ートとドレイン間に接続され、ドレインに接続された電
圧供給線が記憶ノードの昇圧を制御する読み出しワード
線である第１のセル構成と、キャパシタが記憶ノードと
読み出しワード線との間に接続され、読み出しトランジ
スタのドレインには、たとえば電源電圧の供給線が接続
された第２のセル構成がある。また、上記した第１，第
２のセル構成それぞれに、ビット線が書き込み用と読み
出し用の２本設けられた場合と、ビット線が１本の場合
の２通りがある。

【００１８】本発明の第２の観点に係る半導体記憶装置
の読み出し方法は、キャパシタと、ゲートが記憶ノード
に接続され、ドレインが電圧供給線に接続され、ソース
がビット線に接続され、上記キャパシタを通して上記記
憶ノードの電圧が一定電圧だけ昇圧されたときの昇圧後
の記憶ノード電圧に応じてオンまたはオフする読み出し
トランジスタとを含むメモリセルと、上記ビット線と基
準電圧の供給線との間に接続された駆動トランジスタと
を有した半導体記憶装置の動作方法であって、上記ビッ
ト線をディスチャージしてフローティング状態とし、上
記記憶ノード電圧の上記昇圧を行い、昇圧後の上記記憶
ノード電圧に応じて上記読み出しトランジスタをオンま
たはオフさせて上記ビット線の電圧を変化させる読み出
しに際し、上記昇圧時を含む一定期間、上記駆動トラン
ジスタを導通状態にする。上記ビット線の電圧変化を増
幅するステップを含み、好適に、上記駆動トランジスタ
を導通状態にする上記一定期間は、上記ビット線の増幅
を開始するときを含む。

【００１９】このような構成の半導体記憶装置と、その
読み出し方法では、ビット線が０Ｖでフローティング状
態の期間は、駆動トランジスタが導通するため、ビット
線に近隣の配線との容量結合により重畳するノイズが発
生しても、それによる電荷を速やかに基準電圧の供給
線、たとえば接地線に放電する。なお、ビット線に
“１”記憶データに応じた電圧が現出しているときは、
駆動トランジスタによる電荷放電と読み出しトランジス
タを通した電圧供給線からの電荷供給とが均衡してお
り、ビット線にノイズが重畳されにくいうえ、僅かにノ
イズが重畳されても直ぐに平衡点にビット線電圧が戻
る。たとえば、ビット線にノイズを発生させる近隣の配
線は正の電圧が印加され正のノイズがビット線に重畳さ
れた場合、ローレベル（０Ｖ）でフローティング状態に
あるビット線の電圧変動が記憶データに応じた電圧関係
を逆転させてしまい誤動作につながる。本発明によっ
て、ローレベル（０Ｖ）でフローティング状態にあるビ
ット線の予期しない電圧変動（ノイズ）が有効に除去さ
れる。

【００２０】

【発明の実施の形態】以下、メモリセル内の各トランジ
スタを全てｎチャネル型とした場合を例に、本発明の実
施形態を図面を参照しながら説明する。

【００２１】この実施形態に係る半導体記憶装置は、先
に説明した図１または図２の構成のメモリセルを有す
る。また、本実施形態では、図６，図７の何れかのメモ
リセルを用いてもよい。図６に示すメモリセルが図１の
メモリセルと異なる点は、書き込み用のビット線（書き
込みビット線ＷＢＬ）と、読み出し用のビット線（読み
出しビット線ＲＢＬ）との２本のビット線を備える点に
ある。すなわち、書き込みビット線ＷＢＬに書き込みト
ランジスタＱ１のドレインが接続され、読み出しビット
線ＲＢＬに読み出しトランジスタＱ２のソースが接続さ
れている。他の構成および接続関係は図１と同様であ
り、ここでの説明を省略する。同じく、図７に示すメモ
リセルが図２のメモリセルと異なる点は、書き込みビッ
ト線ＷＢＬと、読み出しビット線ＲＢＬとの２本のビッ
ト線を備える点にある。すなわち、書き込みビット線Ｗ
ＢＬに書き込みトランジスタＱ１のドレインが接続さ
れ、読み出しビット線ＲＢＬに読み出しトランジスタＱ
２のソースが接続されている。他の構成および接続関係
は図２と同様であり、ここでの説明を省略する。

【００２２】メモリセルアレイ内に、このような構成の
メモリセルＭＣが行列状に配置され、行方向の複数のメ
モリセルＭＣをワード線ＷＷＬ，ＲＷＬにより共通接続
し、列方向の複数のメモリセルＭＣをビット線ＢＬ（ま
たはＷＢＬ，ＲＢＬ）により共通接続している。

【００２３】図８（Ａ）に、メモリセルアレイ内で選択
されたメモリセルＭＣと、周辺回路の必要部分を示す。
メモリセルアレイ内の各ビット線ＢＬに、図８（Ａ）に
示すようにセンスアンプＳＡが接続されている。センス
アンプＳＡは、図示しないセンスアンプ駆動線により制
御される。また、各ビット線ＢＬに、駆動トランジスタ
Ｑｄが接続されている。駆動トランジスタのドレインが
ビット線ＢＬに接続され、ソースが基準電圧、たとえば
接地電圧の供給線に接続されている。行方向の複数の駆
動トランジスタＱｄ間で、ゲートが共通の駆動線ＤＬに
接続されている。駆動線ＤＬに制御回路ＣＣが接続され
ている。制御回路ＣＣは、読み出しサイクル中の一定期
間だけ、駆動線ＤＬに印加される駆動信号Ｄをハイレベ
ルとして駆動トランジスタＱｄをオンさせ、その後、駆
動信号Ｄをローレベルに戻して駆動トランジスタＱｄを
オフさせる。

【００２４】読み出し動作では、図９（Ｃ）に示すよう
にビット線ＢＬを０Ｖでフローティング状態とし、つぎ
に図９（Ｂ）に示すように読み出しワード線ＲＷＬの電
圧をハイレベル（１．５Ｖ）に立ち上げる。このとき、
キャパシタＣを介した容量結合によって、記憶ノードＳ
Ｎの電圧が上昇する。この記憶ノードＳＮの昇圧におい
て、前記したように、記憶ノードＳＮの昇圧後の電圧が
適正範囲になるように読み出しトランジスタＱ２のしき
い値電圧ＶthQ2およびキャパシタＣの容量値が予め決め
られている。このため、図９（Ｃ）に示すように、記憶
データが“１”の場合に読み出しトランジスタＱ２がオ
ンしてビット線ＢＬが０．数Ｖ程度上昇し、記憶データ
が“０”の場合は読み出しトランジスタＱ２がオフした
ままでビット線ＢＬの電圧変動はない。このようにビッ
ト線ＢＬの電圧変化が安定したときに、センスアンプＳ
Ａを活性化して、ビット線電圧を振幅１．５Ｖまで増幅
することにより、２値の記憶データが検出され読み出さ
れる。

【００２５】以上の読み出し動作の基本は従来と同様で
あるが、本実施形態では、図９（Ｂ）および図９（Ｄ）
に示すように、読み出しワード線ＲＷＬの駆動と同期さ
せて、制御回路ＣＣが駆動線ＤＬを１．５Ｖに立ち上
げ、駆動トランジスタＱｄをオンさせる。ここで、読み
出し時に選択されたメモリセルＭＣの読み出しトランジ
スタＱ２と駆動トランジスタＱｄとの関係は、図８
（Ｂ）に示すように、読み出しトランジスタＱ２を負荷
トランジスタとし、選択セルの読み出しワード線ＲＷＬ
に印加された１．５Ｖの電圧を電源電圧とし、ビット線
ＢＬを出力とするインバータと見なされる。負荷トラン
ジスタのゲートには、選択セルの記憶データに応じた電
圧が印加されている。

【００２６】このインバータの出力電圧（ビット線電圧
ＶBL）と、インバータに流れる電流Ｉとの関係を図１０
（Ａ）に示す。駆動トランジスタＱｄのＩ−Ｖ曲線Ｓｄ
と、負荷トランジスタＱ２の負荷曲線Ｓｑ２との交点
（白丸で表記）において電流Ｉが安定し、ビット線電圧
ＶBLが一定値に固定される。２値の記憶データのうち
“０”データを読み出す場合、図１０（Ａ）に示すよう
に、０Ｖにて安定しているビット線ＢＬに正のノイズが
入るとビット線ＢＬの電圧ＶBLが、たとえば０．数Ｖ上
昇する。すると、このノイズ電圧が駆動トランジスタＱ
ｄのドレインに加わるため、Ｑｄが導通しビット線電圧
ＶBLを放電するように働く。したがって、ビット線電圧
ＶBLは元の０Ｖに戻り、ノイズ電圧が速やかに除去され
る。一方、“１”データを読み出す場合、選択セルの読
み出しトランジスタＱ２と駆動トランジスタＱｄが共に
導通しビット線ＢＬが、たとえば０．７Ｖ程度で安定し
ている。この場合、“０”データの読み出し時よりノイ
ズが重畳され難いが、かりに若干の正のノイズが入ると
しても、駆動トランジスタＱｄは既に導通状態にあるこ
とから、瞬時に駆動トランジスタＱｄを流れる電流が増
え、ノイズが極めて速やかに除去される。

【００２７】ところで、本実施形態に係る半導体記憶装
置では、２値記憶以外に、３値以上の多値記憶も可能で
ある。いま４値の記憶データ“００”，“０１”，“１
０”，“１１”を読み出す場合を考える。この場合、た
とえば図１０（Ｂ）に示すように、“００”，“０
１”，“１０”，“１１”の記憶データの読み出し時に
は、それぞれビット線電圧ＶBLが０．０５Ｖ，０．３
Ｖ，０．５５Ｖ，０．８Ｖで安定する。この何れの場合
も、２値記憶の“１”読み出しの場合と同様に、選択セ
ルの読み出しトランジスタＱ２と駆動トランジスタＱｄ
が共に導通しているため、ノイズが重畳され難く、かり
に若干の正のノイズが入っても、上記と同様に極めて速
やかに除去される。

【００２８】つぎに、駆動トランジスタＱｄの駆動能力
を決めるために必要な、駆動トランジスタＱｄに実際に
流れる電流値Ｉｄの範囲を見積もる。この電流値Ｉｄの
最小値は、選択セルと同一列の非選択セルのリーク電流
の合計値との関係で決めることができる。図１１（Ａ）
に１つのビット線ＢＬに接続したｍ個のメモリセルと、
そのワード線ＷＷＬ，ＲＷＬの読み出し時のバイアス条
件を示す。読み出し時には、書き込みワード線ＷＷＬは
全て０Ｖで保持し、選択すべきメモリセルＭＣ１の読み
出しワード線ＲＷＬのみハイレベル、たとえば１．５Ｖ
に立ち上げる。このため、選択セルＭＣ１以外の他の
（ｍ−１）個のメモリセルＭＣ２，ＭＣ３，…，ＭＣｍ
が非選択となる。

【００２９】この読み出し時に、選択セルＭＣ１の読み
出しトランジスタＱ２と非選択セルＭＣ２〜ＭＣｍの読
み出しトランジスタＱ２との関係は、図１１（Ｂ）に示
すように、選択セルＭＣ１の読み出しトランジスタＱ２
を負荷トランジスタとし、非選択セルＭＣ２〜ＭＣｍの
読み出しトランジスタＱ２を駆動トランジスタ（ドライ
バ）とし、選択セルＭＣ１の読み出しワード線ＲＷＬに
印加された１．５Ｖの電圧を電源電圧とし、ビット線Ｂ
Ｌを出力とするインバータと見なされる。負荷トランジ
スタのゲートに選択セルの記憶データに応じた電圧が印
加され、ドライバの各ゲートに非選択セルの記憶データ
に応じた電圧が印加されている。

【００３０】ドライバとなる非選択セルの読み出しトラ
ンジスタＱ２は非導通であるが、とくに“１”記憶時の
ゲート電圧が、たとえば０．７５Ｖであることから、こ
のドライバに微小なサブスレッショルド電流が流れる。
このサブスレッショルド電流の集積値が最大となるの
は、全ての非選択セルＭＣ２〜ＭＣｍが“１”記憶の場
合である。図８（Ａ）において、ビット線ＢＬに接続す
る駆動トランジスタＱｄの電流の最小値は、この最大の
サブシュレッショルド電流の数倍以上とし、十分大きく
する必要がある。なぜなら、図１０（Ａ），（Ｂ）に示
したインバータ特性の動作点（白丸）が非選択セルのサ
ブスレッショルド電流の大小によって変動することを避
けるためである。

【００３１】一方、駆動トランジスタＱｄの電流Ｉｄの
最大値は、ノイズが入ったビット線ＢＬの負荷容量を適
正な時間、たとえば最大で１０ｎｓ程度の時間で放電す
る要請から見積もることができる。この適正な時間の最
大値は、半導体記憶装置全体の動作タイミング設計にお
いて読み出しサイクル内で、たとえば、読み出しワード
線ＲＷＬを立ち上げてからセンスアンプＳＡを活性化す
るまでの時間、あるいはセンスアンプＳＡによりビット
線ＢＬのハイレベルの電圧を電源電圧Ｖ_CCまで立ち上げ
てから、ビット線ＢＬのローレベルの電圧を０Ｖに固定
するまでの時間において、許容できる最大の時間とす
る。この適正な時間が長すぎると、全体の読み出しサイ
クル時間が長くなることから、この時間は、たとえば最
大で１０ｎｓ程度に制限される。たとえば、２００ｆＦ
の負荷容量Ｃを有するビット線ＢＬに電圧振幅が０．１
Ｖのノイズが入った場合に、このノイズを１０ｎｓの時
間ｔで放電する場合では、次式による計算により、駆動
トランジスタＱｄの電流の最大値Ｉｄmax ＝２μＡが得
られる。

【数１】 Ｉｄmax ＝Ｃ×Ｖ／ｔ ＝（２００ｆＦ×０．１Ｖ）／１０ｎｓ ＝２μＡ …（１）

【００３２】また、駆動トランジスタＱｄの電流Ｉｄの
最大値は、読み出し時の最大消費電力に基づく制限によ
り決めることもできる。最近の半導体メモリは、携帯型
機器への適用を考慮して消費電力設計が厳しく要求され
ているからである。

【００３３】以上の電流Ｉｄの範囲内で、駆動トランジ
スタＱｄのトランジスタサイズあるいは相互コンダクタ
ンスｇｍなど駆動能力を決めるパラメータ値が設計され
る。

【００３４】本実施形態に係る半導体メモリは、ビット
線ＢＬと基準電圧線との間に接続され、制御回路ＣＣに
より行単位で制御される駆動トランジスタＱｄをビット
線ＢＬごとに有する。このため、読み出し時に、とくに
０Ｖでフローティング状態にある選択ビット線ＢＬに、
容量結合した近隣の配線による誘導ノイズが入った場合
でも、このノイズを速やかに除去する。したがって、読
み出し時の誤動作が起きにくく、動作信頼性が向上す
る。

【００３５】なお、本実施形態では、種々の改変が可能
である。たとえば、メモリセル内の各トランジスタを全
てｐチャネル型とすることもできるし、書き込みトラン
ジスタＱ１と読み出しトランジスタＱ２の一方のみｐチ
ャネル型とすることもできる。その場合、各ワード線な
どの制御信号の論理を適宜反転して用いる。また、ビッ
ト線に重畳する負の誘導ノイズが問題となる場合は、駆
動トランジスタをビット線と電源電圧Ｖ_CCの供給線との
間に接続させる変更も可能である。

【００３６】

【発明の効果】本発明に係る半導体記憶装置および読み
出し方法によれば、読み出し時にフローティング状態と
なるビット線の予期せぬ電圧変動（ノイズ）を速やかに
除去し、これにより動作信頼性が高い半導体記憶装置
と、その読み出し方法とを提供することが可能となっ
た。

【図面の簡単な説明】

【図１】実施形態に係る半導体記憶装置において、１本
のビット線を有する第１のメモリセル構成を示す回路図
である。

【図２】実施形態に係る半導体記憶装置において、１本
のビット線を有する第２のメモリセル構成を示す回路図
である。

【図３】従来技術が有する課題の説明に用いた、読み出
し対象のメモリセルとセンスアンプを示す図である。

【図４】（Ａ）〜（Ｃ）は、従来の半導体記憶装置にお
いて、読み出し時の各信号線の電圧変化を示すタイミン
グチャートである。

【図５】従来技術が有する課題の説明に用いた、読み出
し対象のメモリセルのビット線に対しノイズ源となる配
線との容量結合を示す回路図である。

【図６】実施形態に係る半導体記憶装置において、２本
のビット線を有する第３のメモリセル構成を示す回路図
である。

【図７】実施形態に係る半導体記憶装置において、２本
のビット線を有する第４のメモリセル構成を示す回路図
である。

【図８】（Ａ）は実施形態に係るメモリセルアレイ内で
選択されたメモリセルと、周辺回路の必要部分を示す図
である。（Ｂ）は読み出し時に選択されたメモリセルの
読み出しトランジスタと駆動トランジスタとの関係を示
す等価回路図である。

【図９】（Ａ）〜（Ｄ）は、実施形態に係る半導体記憶
装置において、読み出し時の各信号線の電圧変化を示す
タイミングチャートである。

【図１０】実施形態に係るメモリセルアレイにおいて、
図８（Ｂ）に示すインバータの出力電圧と、インバータ
に流れる電流との関係を示すグラフである。（Ａ）が２
値記憶の場合、（Ｂ）が４値記憶の場合である。

【図１１】（Ａ）は実施形態に係るメモリセルアレイ内
で選択されたメモリセルと、同一列内の非選択のメモリ
セルを示す回路図である。（Ｂ）は読み出し時に選択さ
れたメモリセルの読み出しトランジスタと、非選択のメ
モリセルの読み出しトランジスタとの関係を示す等価回
路図である。

【符号の説明】

ＭＣ…メモリセル、ＭＣ１…選択メモリセル、ＭＣ２〜
ＭＣｍ…非選択メモリセル、Ｑ１…書き込みトランジス
タ、Ｑ２…読み出しトランジスタ、ＳＮ…記憶ノード、
Ｃ，ＣＡＰ…キャパシタ、Ｑｄ…駆動トランジスタ、Ｃ
Ｃ…制御回路、ＳＡ…センスアンプ、ＢＬ…ビット線、
ＷＢＬ…書き込みビット線、ＲＢＬ…読み出しビット
線、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワー
ド線、ＤＬ…駆動線、Ｄ…駆動信号、Ｖ_CC…電源電圧、
Ｉ…インバータを流れる電流、ＶBL…ビット線電圧、Ｓ
ｄ…駆動トランジスタのＩ−Ｖ曲線、Ｓｑ２…読み出し
トランジスタの負荷曲線。

Claims (13)

【特許請求の範囲】
1. 【請求項１】キャパシタと、ゲートが記憶ノードに接続
   され、ドレインが電圧供給線に接続され、ソースがビッ
   ト線に接続され、上記キャパシタを通して上記記憶ノー
   ドの電圧が一定電圧だけ昇圧されたときの昇圧後の記憶
   ノード電圧に応じてオンまたはオフする読み出しトラン
   ジスタとを含むメモリセルと、 上記ビット線と基準電圧の供給線との間に接続された駆
   動トランジスタと、 上記ビット線がフローティング状態で上記記憶ノード電
   圧の上記昇圧時を含む一定期間、上記駆動トランジスタ
   を導通状態にする制御回路とを有した半導体記憶装置。
2. 【請求項２】上記ビット線に接続され、上記ビット線の
   電圧を増幅する増幅回路をさらに有し、 上記制御回路が上記駆動トランジスタを導通状態にする
   上記一定期間が、上記増幅回路の駆動時を含む請求項１
   記載の半導体記憶装置。
3. 【請求項３】上記昇圧を制御する制御線と上記ビット線
   が誘電体を挟んで交差した請求項１記載の半導体記憶装
   置。
4. 【請求項４】上記メモリセルが複数、行列状に配置され
   てメモリセルアレイが構成され、 上記メモリセルアレイ内の列方向の複数のメモリセル間
   で共通に接続された複数の上記ビット線を有し、 上記複数のビット線が誘電体を挟んで平行に配置され、 上記制御回路にゲートが接続された上記駆動トランジス
   タが上記複数のビット線ごとに接続された請求項１記載
   の半導体記憶装置。
5. 【請求項５】導通状態の上記駆動トランジスタを流れる
   電流の最小値が、上記列方向の複数のメモリセルの一つ
   が選択され他の非選択の複数のメモリセル内の上記記憶
   ノードの電圧が全てハイレベルのときに上記複数の非選
   択のメモリセル内で上記読み出しトランジスタを流れる
   オフリーク電流の合計値より十分大きくなるように、上
   記駆動トランジスタの最小駆動能力が予め決められた請
   求項４記載の半導体記憶装置。
6. 【請求項６】導通状態の上記駆動トランジスタを流れる
   電流の最大値が、所定の負荷容量を有する上記ビット線
   に所定の正のノイズが印加されたときの電荷を所定の最
   大許容時間で放電する電流値以下となるように、上記駆
   動トランジスタの最大駆動能力が予め決められた請求項
   ４記載の半導体記憶装置。
7. 【請求項７】導通状態の上記駆動トランジスタを流れる
   電流の最大値が、所定の負荷容量を有する上記ビット線
   に所定の正のノイズが印加されたときの電荷を所定の時
   間で放電する際の消費電力が所定値以下となるように、
   上記駆動トランジスタの最大駆動能力が予め決められた
   請求項４記載の半導体記憶装置。
8. 【請求項８】上記メモリセルは、上記ビット線と上記記
   憶ノードとの間に接続され、ゲートが書き込みワード線
   に接続された書き込みトランジスタと、 上記電圧供給線としての読み出しワード線と上記ビット
   線との間に接続され、ゲートが上記記憶ノードに接続さ
   れた上記読み出しトランジスタと、 上記読み出しトランジスタのゲートとドレインとの間に
   接続されたキャパシタとを含む請求項１記載の半導体記
   憶装置。
9. 【請求項９】上記ビット線が、上記書き込みトランジス
   タが接続された書き込みビット線と、 上記読み出しトランジスタが接続された読み出しビット
   線とからなる請求項８記載の半導体記憶装置。
10. 【請求項１０】上記メモリセルは、上記ビット線と上記
    記憶ノードとの間に接続され、ゲートが書き込みワード
    線に接続された書き込みトランジスタと、 上記ビット線と上記電圧供給線との間に接続され、ゲー
    トが上記記憶ノードに接続された上記読み出しトランジ
    スタと、 上記記憶ノードと読み出しワード線との間に接続された
    キャパシタとを含む請求項１記載の半導体記憶装置。
11. 【請求項１１】上記ビット線が、上記書き込みトランジ
    スタが接続された書き込みビット線と、 上記読み出しトランジスタが接続された読み出しビット
    線とからなる請求項１０記載の半導体記憶装置。
12. 【請求項１２】キャパシタと、ゲートが記憶ノードに接
    続され、ドレインが電圧供給線に接続され、ソースがビ
    ット線に接続され、上記キャパシタを通して上記記憶ノ
    ードの電圧が一定電圧だけ昇圧されたときの昇圧後の記
    憶ノード電圧に応じてオンまたはオフする読み出しトラ
    ンジスタとを含むメモリセルと、 上記ビット線と基準電圧の供給線との間に接続された駆
    動トランジスタとを有した半導体記憶装置の動作方法で
    あって、 上記ビット線をディスチャージしてフローティング状態
    とし、上記記憶ノード電圧の上記昇圧を行い、昇圧後の
    上記記憶ノード電圧に応じて上記読み出しトランジスタ
    をオンまたはオフさせて上記ビット線の電圧を変化させ
    る読み出しに際し、上記昇圧時を含む一定期間、上記駆
    動トランジスタを導通状態にする半導体記憶装置の読み
    出し方法。
13. 【請求項１３】上記ビット線の電圧変化を増幅するステ
    ップを含み、 上記駆動トランジスタを導通状態にする上記一定期間
    は、上記ビット線の増幅を開始するときを含む請求項１
    ２記載の半導体記憶装置の読み出し方法。