JP2002084170A

JP2002084170A - 可変遅延回路

Info

Publication number: JP2002084170A
Application number: JP2000274499A
Authority: JP
Inventors: Tetsuya Watanabe; 哲也渡邉
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-09-11
Filing date: 2000-09-11
Publication date: 2002-03-22

Abstract

(57)【要約】【課題】広い時間範囲で遅延時間を変化させることが
可能な可変遅延回路を提供する。【解決手段】デジタルＰＬＬ回路において、第１可変
遅延回路４は４段の遅延単位回路２２〜２５を備え、各
遅延単位回路は少なくとも２つの遅延素子（ＤＥ）と２
つのスイッチとを含む。スイッチＳＷ１〜ＳＷ８のオン
／オフを選択的に設定することにより、第１可変遅延回
路４の遅延時間を５段階で変化させることができる。遅
延単位回路２２〜２５の数を増やしても出力負荷が増加
しないので、広い時間範囲で遅延時間を変化させること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は可変遅延回路に関
し、特に、複数段の遅延単位回路を備え、その遅延時間
が複数段階で制御可能な可変遅延回路に関する。

【０００２】

【従来の技術】図１３は、従来のデジタルＰＬＬ（Phas
e Lock Loop）回路に含まれる可変遅延回路８０の構成
を示すブロック図である。このような可変遅延回路８０
を含むデジタルＰＬＬ回路は、たとえば特開平１１−０
１７５３１号公報に開示されている。

【０００３】図１３において、この可変遅延回路８０
は、７段の遅延単位回路８１〜８７およびインバータ８
８を備える。遅延単位回路８１は入力ノードＮ１、２つ
の出力ノードＮ２，Ｎ３および制御ノードＮ４を含み、
遅延単位回路８２〜８７の各々は入力ノードＮ１、２つ
の出力ノードＮ２，Ｎ３および制御ノードＮ４，Ｎ５を
含む。初段の遅延単位回路８１の入力ノードＮ１には内
部クロック信号ＣＬＫが入力される。遅延単位回路８１
〜８６の出力ノードＮ３は、それぞれ後段の遅延単位回
路８２〜８７の入力ノードＮ１に接続される。遅延単位
回路８１〜８６の制御ノードＮ４は、それぞれ後段の遅
延単位回路８２〜８７の制御ノードＮ５に接続される。
遅延単位回路８１〜８７のノードＮ４には、それぞれ選
択信号Ｓ１〜Ｓ７が与えられる。遅延単位回路８１〜８
７の出力ノードＮ２は、ともにインバータ８８の入力ノ
ードに接続される。インバータ８８の出力信号がこの可
変遅延回路８０の出力信号ＣＬＫ′となる。

【０００４】遅延単位回路８２は、図１４に示すよう
に、遅延素子９１、インバータ９２，９３、出力固定回
路９４および出力回路９８を含む。遅延素子９１および
インバータ９２，９３は、入力ノードＮ１とノードＮ６
との間に直列接続され、入力信号を所定の遅延時間だけ
遅延させる。

【０００５】出力固定回路９４は、トランスミッション
ゲート９５、ＮチャネルＭＯＳトランジスタ９６および
インバータ９７を含む。トランスミッションゲート９５
は、ノードＮ６と出力ノードＮ３との間に接続される。
ＮチャネルＭＯＳトランジスタ９６は、出力ノードＮ３
と接地電位ＧＮＤのラインとの間に接続される。ノード
Ｎ５を介して入力される選択信号Ｓ１は、ＮチャネルＭ
ＯＳトランジスタ９６のゲートおよびトランスミッショ
ンゲート９５のＰチャネルＭＯＳトランジスタ側のゲー
トに直接入力されるとともに、インバータ９７を介して
トランスミッションゲート９５のＮチャネルＭＯＳトラ
ンジスタ側のゲートに入力される。

【０００６】選択信号Ｓ１が「Ｌ」レベルの場合は、ト
ランスミッションゲート９５がオンするとともにＮチャ
ネルＭＯＳトランジスタ９６がオフし、ノードＮ１に入
力された信号は、遅延素子９１、インバータ９２，９
３、トランスミッションゲート９５および出力ノードＮ
３を介して次段の遅延単位回路８３に伝達される。選択
信号Ｓ１が「Ｈ」レベルの場合は、トランスミッション
ゲート９５がオフするとともにＮチャネルＭＯＳトラン
ジスタ９６がオンし、出力ノードＮ３を介して次段の遅
延単位回路８３の入力ノードＮ１が「Ｌ」レベル（接地
電位ＧＮＤ）に固定される。

【０００７】出力回路９８は、電源電位ＶＣＣのライン
と接地電位ＧＮＤのラインとの間に直列接続されたＰチ
ャネルＭＯＳトランジスタ９９，１００およびＮチャネ
ルＭＯＳトランジスタ１０１，１０２と、インバータ１
０３とを含む。ＭＯＳトランジスタ９９，１０２のゲー
トは、ノードＮ６に接続される。ノードＮ４を介して入
力される信号Ｓ２は、インバータ１０３を介してＰチャ
ネルＭＯＳトランジスタ１００のゲートに入力されると
ともに、ＮチャネルＭＯＳトランジスタ１０１のゲート
に入力される。ＭＯＳトランジスタ１００，１０１のド
レインは、出力ノードＮ２となる。

【０００８】選択信号Ｓ２が「Ｌ」レベルの場合はＭＯ
Ｓトランジスタ１００，１０１がオンし、出力回路９８
はインバータとして動作する。選択信号Ｓ２が「Ｈ」レ
ベルの場合はＭＯＳトランジスタ１００，１０１がオフ
し、ノードＮ２はフローティング状態となる。遅延単位
回路８３〜８７も、遅延単位回路８２と同じ構成であ
る。遅延単位回路８１は、遅延単位回路８２の出力固定
回路９４を省略し、ノードＮ６とＮ３を直接接続したも
のである。

【０００９】次に、この可変遅延回路８０を含むデジタ
ルＰＬＬ回路の動作について説明する。このデジタルＰ
ＬＬ回路では、外部クロック信号と内部クロック信号Ｃ
ＬＫの位相が比較され、内部クロック信号ＣＬＫの位相
が外部クロック信号の位相よりも遅れている場合は可変
遅延回路の遅延時間が短くなるように選択信号Ｓ１〜Ｓ
７のレベルが設定され、内部クロック信号ＣＬＫの位相
が外部クロック信号の位相よりも進んでいる場合は可変
遅延回路８０の遅延時間が長くなるように選択信号Ｓ１
〜Ｓ７のレベルが設定される。

【００１０】たとえば、選択信号Ｓ１〜Ｓ７のうちの選
択信号Ｓ２のみが「Ｈ」レベルにされている場合は、遅
延単位回路８２の出力回路９８のみが活性化されるとと
もに、遅延単位回路８３の出力ノードＮ３が「Ｌ」レベ
ルに固定され、内部クロック信号ＣＬＫは遅延単位回路
８１，８２およびインバータ８８で遅延されてクロック
信号ＣＬＫ′となる。

【００１１】内部クロック信号ＣＬＫの位相が外部クロ
ック信号の位相よりも遅れている場合は、選択信号Ｓ２
の代わりに選択信号Ｓ１が「Ｈ」レベルになり、遅延単
位回路８１の出力回路９８のみが活性化されるととも
に、遅延単位回路８２の出力ノードＮ３が「Ｌ」レベル
に固定され、クロック信号ＣＬＫは遅延単位回路８１お
よびインバータ８８で遅延されてクロック信号ＣＬＫ′
となる。これにより、可変遅延回路８０の遅延時間が短
くなって内部クロック信号ＣＬＫの周波数が高くなり、
位相が進む。

【００１２】内部クロック信号ＣＬＫの位相が外部クロ
ック信号の位相よりも進んでいる場合は、選択信号Ｓ２
の代わりに選択信号Ｓ３が「Ｈ」レベルになり、遅延単
位回路８３の出力回路９８のみが活性化されるととも
に、遅延単位回路８４の出力ノードＮ３が「Ｌ」レベル
に固定され、クロック信号ＣＬＫは遅延単位回路８１〜
８３およびインバータ８８で遅延されてクロック信号Ｃ
ＬＫ′となる。これにより、可変遅延回路８０の遅延時
間が長くなって内部クロック信号ＣＬＫの周波数が低く
なり、位相が遅れる。したがって、内部クロック信号Ｃ
ＬＫと外部クロック信号の位相は一致するに至る。

【００１３】

【発明が解決しようとする課題】しかし、従来の可変遅
延回路８０では、遅延単位回路８１〜８７の出力ノード
Ｎ２が共通接続されていたので、遅延単位回路８１〜８
７の数を増やすとノードＮ２の容量値が大きくなり、遅
延単位回路１つ当りの遅延時間が長くなるという問題が
あった。

【００１４】遅延単位回路８１〜８７の出力回路９８の
ＭＯＳトランジスタ９９〜１０２のサイズを小さくすれ
ば、ノードＮ２の容量値が小さくなるがＭＯＳトランジ
スタ９９〜１０２の電流駆動能力が小さくなるので、遅
延時間は短くならない。

【００１５】逆に、遅延単位回路８１〜８７の出力回路
９８のＭＯＳトランジスタ９９〜１０２のサイズを大き
くすれば、ＭＯＳトランジスタ９９〜１０２の電流駆動
能力が大きくなるがノードＮ２の容量値が大きくなるの
で、遅延時間は短くならない。

【００１６】したがって、従来の可変遅延回路８０で
は、短い時間から長い時間までの広い時間範囲で遅延時
間を変化させることはできなかった。このため、このよ
うな可変遅延回路８０を用いたデジタルＰＬＬ回路で
は、低い周波数から高い周波数までの広い周波数範囲で
周波数を変化させることができなかった。

【００１７】また、従来のアナログＰＬＬ回路において
周波数範囲を変更する方法としては、金属配線の切断の
有無によってＶＣＯ（Voltage Controlled Oscillato
r）内のインバータチェーンの段数を変化する方法や、
周波数範囲の異なる複数のＶＣＯを予め設けておいてい
ずれかのＶＣＯを選択的に使用する方法がある。しか
し、従来の方法では、レイアウト面積が大きくなった
り、消費電力が大きくなるという問題があった。

【００１８】それゆえに、この発明の主たる目的は、広
い時間範囲で遅延時間を変化させることが可能で、レイ
アウト面積が小さく、消費電力が小さな可変遅延回路を
提供することである。

【００１９】

【課題を解決するための手段】この発明に係る可変遅延
回路は、複数段の遅延単位回路を備え、その遅延時間が
複数段階で制御可能な可変遅延回路であって、遅延単位
回路は、第１の入力ノードに入力された信号を遅延させ
て第１の出力ノードに与える第１の遅延素子と、第１の
遅延素子の出力信号と第２の入力ノードに入力された信
号とのうちのいずれか一方の信号を選択するための第１
の切換回路と、第１の切換回路で選択された信号を遅延
させて第２の出力ノードに与える第２の遅延素子を含
む。初段の遅延単位回路の第１の入力ノードには可変遅
延回路の入力信号が入力される。各遅延単位回路の第１
の出力ノードは後段の遅延単位回路の第１の入力ノード
に入力される。各遅延単位回路の第２の出力ノードは前
段の遅延単位回路の第２の入力ノードに接続される。初
段の遅延単位回路の第２の出力ノードから可変遅延回路
の出力信号が出力される。

【００２０】好ましくは、第１および第２の遅延素子の
各々はインバータを含む。第１の切換回路は、その一方
端子が第１の遅延素子の出力信号を受け、その他方端子
が第２の遅延素子の入力ノードに接続された第１のトラ
ンスミッションゲートと、その一方端子が第２の入力ノ
ードに接続され、その他方端子が第２の遅延素子の入力
ノードに接続された第２のトランスミッションゲートと
を含む。

【００２１】また好ましくは、インバータの電流駆動能
力は制御可能になっている。また好ましくは、遅延単位
回路は、さらに、第１の遅延素子の出力信号を遅延させ
る第３の遅延素子を含む。第１の切換回路は、第１の遅
延素子の出力信号の代わりに第３の遅延素子の出力信号
を受け、第３の遅延素子の出力信号と第２の入力ノード
に入力された信号とのうちのいずれか一方の信号を選択
する。

【００２２】また好ましくは、遅延単位回路は、さら
に、第１の遅延素子の出力信号を第１の出力ノードおよ
び第３の遅延素子の入力ノードのうちのいずれか一方に
選択的に与えるための第２の切換回路を含む。

【００２３】また好ましくは、第１〜第３の遅延素子の
各々はインバータを含む。第１の切換回路は、その一方
端子が第３の遅延素子の出力信号を受け、その他方端子
が第２の遅延素子の入力ノードに接続された第１のトラ
ンスミッションゲートと、その一方端子が第２の入力ノ
ードに入力され、その他方端子が第２の遅延素子の入力
ノードに接続された第２のトランスミッションゲートと
を含む。第２の切換回路は、その一方端子が第１の遅延
素子の出力信号を受け、その他方端子が第１の出力ノー
ドに接続された第３のトランスミッションゲートと、そ
の一方端子が第１の遅延素子の出力信号を受け、その他
方端子が第３の遅延素子の入力ノードに接続された第４
のトランスミッションゲートとを含む。

【００２４】また好ましくは、インバータの電流駆動能
力は制御可能になっている。また好ましくは、遅延単位
回路は、さらに、第３のトランスミッションゲートの他
方端子と第１または第２の論理電位のラインとの間に接
続され、第３のトランスミッションゲートが非導通にな
ったことに応じて導通する第１のトランジスタと、第４
のトランスミッションゲートの他方端子と第１または第
２の論理電位のラインとの間に接続され、第４のトラン
スミッションゲートが非導通になったことに応じて導通
する第２のトランジスタとを含む。

【００２５】また好ましくは、可変遅延回路は、その発
振周波数の制御が可能な発振器に設けられる。発振器
は、初段の遅延単位回路の第２の出力ノードから出力さ
れた信号を初段の遅延単位回路の第１の入力ノードに帰
還させるための帰還回路を含む。

【００２６】また好ましくは、可変遅延回路は、外部ク
ロック信号に同期して内部クロック信号を生成するため
の同期クロック発生回路に設けられる。同期クロック発
生回路は、外部クロック信号および内部クロック信号の
位相を比較し、比較結果に基づいて可変遅延回路の遅延
時間を制御するための位相比較器を備える。

【００２７】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるデジタルＰＬＬ回路の構成を示
す回路ブロック図である。図１において、このデジタル
ＰＬＬ回路は、位相比較器１、第１制御回路２、第２制
御回路３、第１可変遅延回路４、第２可変遅延回路５お
よびクロック停止回路６を備える。

【００２８】位相比較器１は、外部クロック信号ＲＣＬ
Ｋ、内部クロック信号ＣＬＫおよび信号φ５に基づいて
内部クロック信号ＣＬＫと外部クロック信号ＲＣＬＫの
位相を比較し、内部クロック信号ＣＬＫの位相が外部ク
ロック信号ＲＣＬＫよりも遅れている場合は信号ＵＰ
１，ＤＯＷＮ１をそれぞれ「Ｈ」レベルおよび「Ｌ」レ
ベルにし、内部クロック信号ＣＬＫの位相が外部クロッ
ク信号ＲＣＬＫよりも進んでいる場合は信号ＵＰ１，Ｄ
ＯＷＮ１をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに
する。また、位相比較器１は、外部クロック信号ＲＣＬ
Ｋの立上がりエッジに応答して内部クロック信号ＣＬＫ
のパルス数をカウントし、そのカウント値が予め定めら
れた値（たとえば３）になったことに応じて信号φ１を
「Ｈ」レベルにし、内部クロック信号ＣＬＫを「Ｈ」レ
ベルに固定させる。

【００２９】第１制御回路２は、信号ＵＰ１が「Ｈ」レ
ベルになったことに応じて１だけダウンカウントし、信
号ＤＯＷＮ１が「Ｈ」レベルになったことに応じて１だ
けアップカウントするカウンタを含み、そのカウント値
に基づいて第１可変遅延回路４の遅延時間を制御する。
また、第１制御回路２は、ダウンカウントして桁溢れが
生じた場合は信号ＵＰ２，ＤＯＷＮ２をそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルにし、アップカウントして桁
溢れが生じた場合は信号ＵＰ２，ＤＯＷＮ２をそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルにする。

【００３０】第２制御回路３は、信号ＵＰ２が「Ｈ」レ
ベルになったことに応じて１だけダウンカウントし、信
号ＤＯＷＮ２が「Ｈ」レベルになったことに応じて１だ
けアップカウントするカウンタを含み、そのカウント値
に基づいて第２可変遅延回路５の遅延時間を制御する。

【００３１】第１可変遅延回路４は、内部クロック信号
ＣＬＫを遅延させて信号φ４を生成する。第１可変遅延
回路４は、図２に示すように、遅延素子１１〜２１およ
びスイッチＳＷ１〜ＳＷ８を含む。遅延素子１１〜２１
は、具体的には図３に示すように、インバータ１１′〜
２１′で構成され、スイッチＳＷ１〜ＳＷ８はトランス
ミッションゲートＧ１〜Ｇ８で構成される。図２に戻っ
て、遅延素子１１，１２とスイッチＳＷ１，ＳＷ２、遅
延素子１３，１４とスイッチＳＷ３，ＳＷ４、遅延素子
１５，１６とスイッチＳＷ５，ＳＷ６、および遅延素子
１７〜２０とスイッチＳＷ７，ＳＷ８は、それぞれ遅延
単位回路２２〜２５を構成する。

【００３２】内部クロック信号ＣＬＫは、初段の遅延単
位回路２２の入力ノード２２ａに入力される。遅延素子
１１、スイッチＳＷ１および遅延素子１２は、遅延単位
回路２２の入力ノード２２ａと出力ノード２２ｂとの間
に接続される。遅延単位回路２２の出力信号は、遅延素
子２１で遅延されて第１可変遅延回路４の出力信号φ４
となる。

【００３３】遅延素子１３、スイッチＳＷ３および遅延
素子１４は、遅延単位回路２３の入力ノード２３ａと出
力ノード２３ｂとの間に直列接続される。スイッチＳＷ
２は、遅延単位回路２３の出力ノード２３ｂとスイッチ
ＳＷ１および遅延素子１２間のノードとの間に接続され
る。

【００３４】遅延素子１５、スイッチＳＷ５および遅延
素子１６は、遅延単位回路２４の入力ノード２４ａと出
力ノード２４ｂとの間に直列接続される。スイッチＳＷ
６は、遅延単位回路２５の出力ノード２５ｂとスイッチ
ＳＷ５および遅延素子１６間のノードとの間に接続され
る。遅延素子１９，２０およびスイッチＳＷ８は、遅延
素子１７およびスイッチＳＷ７間のノードとスイッチＳ
Ｗ７および遅延素子１８間のノードとの間に直列接続さ
れる。スイッチＳＷ１〜ＳＷ８は、第１制御回路２によ
って制御される。第１可変遅延回路４は、表１に示すよ
うに、５つの状態１〜５をとる。

【００３５】

【表１】

【００３６】状態１では、スイッチＳＷ１がオンし、ス
イッチＳＷ２がオフする。他のスイッチＳＷ３〜ＳＷ８
のオン／オフは任意である。この状態１では、内部クロ
ック信号ＣＬＫは、遅延素子１１、スイッチＳＷ１およ
び遅延素子１２，２１を介して第２可変遅延回路５に入
力される。この状態１では、第１可変遅延回路４の遅延
時間は最も短くなる。

【００３７】状態２では、スイッチＳＷ１，ＳＷ４がオ
フし、スイッチＳＷ２，ＳＷ３がオンする。他のスイッ
チＳＷ５〜ＳＷ８のオン／オフは任意である。この状態
２では、内部クロック信号ＣＬＫは、遅延素子１１，１
３、スイッチＳＷ３、遅延素子１４、スイッチＳＷ２お
よび遅延素子１２，２１を介して第２可変遅延回路５に
入力される。この状態２では、第１可変遅延回路４の遅
延時間は状態１に比べて遅延素子１３，１４およびスイ
ッチＳＷ２の分だけ長くなる。なお、スイッチＳＷ３の
遅延時間は、スイッチＳＷ１の遅延時間と相殺される。

【００３８】状態３では、スイッチＳＷ１，ＳＷ３，Ｓ
Ｗ６がオフし、スイッチＳＷ２，ＳＷ４，ＳＷ５がオン
する。他のスイッチＳＷ７，ＳＷ８のオン／オフは任意
である。この状態３では、内部クロック信号ＣＬＫは、
遅延素子１１，１３，１５、スイッチＳＷ５、遅延素子
１６、スイッチＳＷ４、遅延素子１４、スイッチＳＷ２
および遅延素子１２，２１を介して第２可変遅延回路５
に入力される。この状態３では、第１可変遅延回路４の
遅延時間は、状態２に比べて遅延素子１５，１６および
スイッチＳＷ４の分だけ長くなる。

【００３９】状態４では、スイッチＳＷ１，ＳＷ３，Ｓ
Ｗ５，ＳＷ８がオフし、スイッチＳＷ２，ＳＷ４，ＳＷ
６，ＳＷ７がオンする。この状態４では、内部クロック
信号ＣＬＫは、遅延素子１１，１３，１５，１７、スイ
ッチＳＷ７、遅延素子１８、スイッチＳＷ６、遅延素子
１６、スイッチＳＷ４、遅延素子１４、スイッチＳＷ２
および遅延素子１２，２１を介して第２可変遅延回路５
に入力される。この状態４では、第１可変遅延回路４の
遅延時間は状態３に比べて遅延素子１７，１８およびス
イッチＳＷ６の分だけ長くなる。

【００４０】状態５では、スイッチＳＷ１，ＳＷ３，Ｓ
Ｗ５，ＳＷ７がオフし、スイッチＳＷ２，ＳＷ４，ＳＷ
６，ＳＷ８がオンする。この状態５では、内部クロック
信号ＣＬＫは、遅延素子１１，１３，１５，１７，１
９，２０、スイッチＳＷ８、遅延素子１８、スイッチＳ
Ｗ６、遅延素子１６、スイッチＳＷ４、遅延素子１４、
スイッチＳＷ２および遅延素子１２，２１を介して第２
可変遅延回路５に入力される。この状態５では、第１可
変遅延回路４の遅延時間は状態４に比べて遅延素子１
９，２０の分だけ長くなる。

【００４１】信号ＵＰ１，ＤＯＷＮ１がそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルになるごとに、状態番号が１
だけ小さくなる。すなわち、状態２〜５が状態１〜４に
変化する。これにより、第１可変遅延回路４の遅延時間
が短くなって内部クロック信号ＣＬＫの周波数が高くな
る。状態１で信号ＵＰ１，ＤＯＷＮ１がそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルになると、状態５に戻るとと
もに、信号ＵＰ２，ＤＯＷＮ２がそれぞれ「Ｈ」レベル
および「Ｌ」レベルになる。

【００４２】信号ＵＰ１，ＤＯＷＮ１がそれぞれ「Ｌ」
レベルおよび「Ｈ」レベルになるごとに、状態番号が１
だけ大きくなる。すなわち、状態１〜４が状態２〜５に
変化する。これにより、第１可変遅延回路４の遅延時間
が長くなって内部クロック信号ＣＬＫの周波数が低くな
る。状態５で信号ＵＰ１，ＤＯＷＮ１がそれぞれ「Ｌ」
レベルおよび「Ｈ」レベルになると、状態１に戻るとと
もに、信号ＵＰ２，ＤＯＷＮ２がそれぞれ「Ｌ」レベル
および「Ｈ」レベルになる。

【００４３】図１に戻って、第２可変遅延回路５は、第
１可変遅延回路４の出力信号φ４を遅延させて信号φ５
を生成する。第２可変遅延回路５は、基本的には、第１
可変遅延回路４と同じ構成である。ただし、第２可変遅
延回路５のスイッチＳＷ１〜ＳＷ８は、第２制御回路３
によって制御される。また、第２可変遅延回路５の遅延
素子１１〜２１の遅延時間は、第１可変遅延回路４の遅
延素子１１〜２１の４倍になっている。第２可変遅延回
路５の出力信号φ５は、位相比較器１およびクロック停
止回路６に入力される。

【００４４】クロック停止回路６は、トランスミッショ
ンゲート７、ＮチャネルＭＯＳトランジスタ８およびイ
ンバータ９，１０を含む。トランスミッションゲート７
およびインバータ１０は、クロック停止回路６の入力ノ
ード６ａと出力ノード６ｂとの間に直列接続される。イ
ンバータ１０の出力信号が内部クロック信号ＣＬＫとな
る。ＮチャネルＭＯＳトランジスタ８は、インバータ１
０の入力ノードと接地電位ＧＮＤのラインとの間に接続
される。信号φ１は、ＮチャネルＭＯＳトランジスタ８
のゲートおよびトランスミッションゲート７のＰチャネ
ルＭＯＳトランジスタ側のゲートに直接入力されるとと
もに、インバータ９を介してトランスミッションゲート
７のＮチャネルＭＯＳトランジスタ側のゲートに入力さ
れる。

【００４５】信号φ１が「Ｈ」レベルの場合は、トラン
スミッションゲート７がオフするとともにＮチャネルＭ
ＯＳトランジスタ８がオンして内部クロック信号ＣＬＫ
が「Ｈ」レベルに固定される。

【００４６】信号φ１が「Ｌ」レベルの場合は、トラン
スミッションゲート７がオンするとともにＮチャネルＭ
ＯＳトランジスタ８がオフし、第１可変遅延回路４、第
２可変遅延回路５、トランスミッションゲート７および
インバータ１０がリング状に接続されてリングオシレー
タを構成する。このリングオシレータは、第１可変遅延
回路４および第２可変遅延回路５の遅延時間に応じた周
波数で発振し、内部クロック信号ＣＬＫを生成する。

【００４７】次に、このデジタルＰＬＬ回路の動作につ
いて説明する。初期状態では、第１可変遅延回路４およ
び第２可変遅延回路５の総遅延時間は十分に小さくなっ
ており、内部クロック信号ＣＬＫの周波数は外部クロッ
ク信号ＲＣＬＫの周波数よりも十分に高くなっているも
のとする。

【００４８】位相比較器１は、外部クロック信号ＲＣＬ
Ｋの立上がりエッジに応答して内部クロック信号ＣＬＫ
のパルス数をカウントし、そのカウント値が予め定めら
れた値（ここでは３とする）になったことに応じて信号
φ１を「Ｈ」レベルにし、内部クロック信号ＣＬＫを
「Ｈ」レベルに固定する。この状態は、位相比較器１自
身によって、内部クロック信号ＣＬＫの位相が外部クロ
ック信号ＲＣＬＫよりも進んでいると判定される。した
がって、信号ＵＰ１，ＤＯＷＮ１がそれぞれ「Ｌ」レベ
ルおよび「Ｈ」レベルになる。これにより、第１制御回
路２のカウント値が＋１されて第１可変遅延回路４の状
態が１から２に変化し、第１可変遅延回路４および第２
可変遅延回路５の総遅延時間が長くなって内部クロック
信号ＣＬＫの周波数が低下する。

【００４９】第１可変遅延回路４が状態５のときに信号
ＵＰ１，ＤＯＷＮ１がそれぞれ「Ｌ」レベルおよび
「Ｈ」レベルになると、第１可変遅延回路４が状態１に
なるとともに信号ＵＰ２，ＤＯＷＮ２がそれぞれ「Ｌ」
レベルおよび「Ｈ」レベルになり、第２可変遅延回路５
が状態１から状態２に変化する。このようにして、内部
クロック信号ＣＬＫの周波数が外部クロック信号ＲＣＬ
Ｋの周波数の３倍の周波数になると、信号ＵＰ１，ＤＯ
ＷＮ１はともに「Ｌ」レベルになり、このＰＬＬ回路は
ロック状態になる。

【００５０】何らかの原因で内部クロック信号ＣＬＫの
位相が外部クロック信号ＲＣＬＫの位相よりも遅れる
と、信号ＵＰ１，ＤＯＷＮ１がそれぞれ「Ｈ」レベルお
よび「Ｌ」レベルになって第１制御回路２のカウント値
が−１され、第１可変遅延回路４および第２可変遅延回
路５の総遅延時間が短くなって内部クロック信号ＣＬＫ
の周波数が上昇する。したがって、内部クロック信号Ｃ
ＬＫの位相と外部クロック信号ＲＣＬＫの位相は一致し
た状態に保たれる。

【００５１】この実施の形態１では、遅延単位回路２３
〜２６の数を増やしても出力負荷は変化しないので、遅
延単位回路８１〜８７の数を増やすと出力負荷が増加し
ていた従来に比べ、高い周波数で動作することができ、
周波数レンジのワイド化が可能になる。また、消費電力
も小さくて済む。

【００５２】また、遅延素子１１〜２１の各々の出力負
荷を一定にすることができるので、遅延素子１１〜２１
のサイズを一定にすることができ、規則的に配置するこ
とが可能になる。したがって、レイアウト効率が高くな
り、レイアウト面積が小さくて済む。

【００５３】なお、この実施の形態１では、４つの遅延
単位回路２３〜２６を設けたが、遅延単位回路の数は任
意であることは言うまでもない。

【００５４】また、遅延素子１１〜２１をそれぞれ１段
のインバータ１１′〜２１′で構成したが２段以上のイ
ンバータなどで構成してもよい。

【００５５】以下、この実施の形態１の変更例について
説明する。図４の変更例では、図２の第１可変遅延回路
４に遅延素子３１〜３５が追加される。遅延素子３１〜
３５は、それぞれ遅延素子１１，１３，１５，１７，２
０とスイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７，ＳＷ８
との間に接続される。遅延素子３１〜３５は、図５に示
すように、たとえばインバータ３１′〜３５′でそれぞ
れ構成される。この変更例では、遅延素子３１〜３５を
設けたので、入力側の遅延素子１１，１３，１５，１
７，２０の出力負荷を軽減することができる。なお、こ
の変更例では、遅延素子１１，１３，１５，１７，２０
とスイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７，ＳＷ８と
の間にそれぞれ１段の遅延素子３１〜３５を設けたが、
２段以上設けてもよい。

【００５６】図６の変更例では、図４の第１遅延回路に
スイッチＳＷ１１〜ＳＷ１８が追加される。スイッチＳ
Ｗ１１〜ＳＷ１８は、それぞれ遅延素子１１と３１，１
１と１３，１３と３２，１３と１５，１５と３３，１５
と１７，１７と３４，１７と１９の間に接続される。ス
イッチＳＷ１１〜ＳＷ１８は、それぞれスイッチＳＷ１
〜ＳＷ８と同様に動作する。たとえば状態１では、スイ
ッチＳＷ１，ＳＷ１１がオンし、スイッチＳＷ２，ＳＷ
１２がオフする。これにより、遅延素子１１，３１，１
２，２１のみが動作し、不要な遅延素子１３〜２０，３
２〜３５は動作しないので、消費電力の低減化を図るこ
とができる。

【００５７】図７の変更例は、図６の第１可変遅延回路
の遅延素子１１〜２１，３１〜３５をそれぞれインバー
タ１１′〜２１′，３１′〜３５′で構成するととも
に、スイッチＳＷ１〜ＳＷ８，ＳＷ１１〜ＳＷ１８をそ
れぞれトランスミッションゲートＧ１〜Ｇ８，Ｇ１１〜
Ｇ１８で構成し、ＮチャネルＭＯＳトランジスタＱＮ１
〜ＱＮ８を追加したものである。ＮチャネルＭＯＳトラ
ンジスタＱＮ１〜ＱＮ８は、それぞれインバータ３
１′，１３′，３２′，１５′，３３′，１７′，３
４′，１９′の入力ノードと接地電位ＧＮＤのラインと
の間に接続され、各々のゲートはそれぞれトランスミッ
ションゲートＧ１１〜Ｇ１８のＰチャネルＭＯＳトラン
ジスタ側のゲートに接続される。

【００５８】したがって、トランスミッションゲートＧ
１１〜Ｇ１８がオフした場合は、それぞれＮチャネルＭ
ＯＳトランジスタＱＮ１〜ＱＮ８がオンし、インバータ
３１′，１３′，３２′，１５′，３３′，１７′，３
４′，１９′の入力ノードが「Ｌ」レベル（接地電位Ｇ
ＮＤ）に固定される。したがって、状態１〜５の各々に
おいて動作に不要なインバータ（たとえば状態１では１
３′）の出力信号を「Ｈ」レベルに固定できるので、回
路動作の安定化を図ることができる。また、たとえば状
態１では、オン／オフは任意（※）とされていたトラン
スミッションゲートＧ３〜Ｇ８，Ｇ１３〜Ｇ１８をオン
させればインバータ１３′〜２０′，３２′〜３５′の
出力信号を「Ｈ」レベルまたは「Ｌ」レベルに固定でき
るので、回路動作の一層の安定化を図ることができる。

【００５９】図８の変更例は、図７の変更例のＮチャネ
ルＭＯＳトランジスタＱＮ１〜ＱＮ８をＰチャネルＭＯ
ＳトランジスタＱＰ１〜ＱＰ８で置換したものである。
ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ８は、それ
ぞれインバータ３１′，１３′，３２′，１５′，３
３′，１７′，３４′，１９′の入力ノードと電源電位
ＶＣＣのラインとの間に接続され、各々のゲートはトラ
ンスミッションゲートＧ１１〜Ｇ１８のＮチャネルＭＯ
Ｓトランジスタ側のゲートに接続される。したがって、
トランスミッションゲートＧ１１〜Ｇ１８がオフした場
合は、それぞれＰチャネルＭＯＳトランジスタＱＮ１〜
ＱＮ８がオンし、インバータ３１′，１３′，３２′，
１５′，３３′，１７′，３４′，１９′の入力ノード
が「Ｈ」レベル（電源電位ＶＣＣ）に固定される。した
がって、状態１〜５の各々において動作に不要なインバ
ータ（たとえば状態１では１３′）の出力信号を「Ｌ」
レベルに固定できるので、回路動作の安定化を図ること
ができる。また、たとえば状態１では、オン／オフは任
意（※）とされていたゲートＧ３〜Ｇ８，Ｇ１３〜Ｇ１
８をオンさせればインバータ１３′〜２０′，３２′〜
３５′の出力信号を「Ｌ」レベルまたは「Ｈ」レベルに
固定できるので、回路動作の一層の安定化を図ることが
できる。

【００６０】［実施の形態２］図９は、この発明の実施
の形態２によるアナログＰＬＬ回路の構成を示すブロッ
ク図である。図９において、このアナログＰＬＬ回路
は、位相比較器４１、チャージポンプ４２、ループフィ
ルタ４３、ＶＣＯ４４、および分周器４５を備える。

【００６１】位相比較器４１は、外部クロック信号ＲＣ
ＬＫとフィードバッククロック信号ＦＣＬＫとの位相を
比較し、フィードバッククロック信号ＦＣＬＫの位相が
外部クロック信号ＲＣＬＫの位相よりも遅れている場合
は信号ＵＰ，ＤＯＷＮをそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルにし、フィードバッククロック信号ＦＣＬ
Ｋの位相が外部クロック信号ＲＣＬＫの位相よりも進ん
でいる場合は信号ＵＰ，ＤＯＷＮをそれぞれ「Ｌ」レベ
ルおよび「Ｈ」レベルにする。また、位相比較器４１
は、外部クロック信号ＲＣＬＫの周波数を検出し、その
検出結果に基づいてＶＣＯ４４の状態１〜５を設定す
る。

【００６２】チャージポンプ４２は、信号ＵＰ，ＤＯＷ
Ｎがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになった
ことに応じてループフィルタ４３に電流を供給し、信号
ＵＰ，ＤＯＷＮがそれぞれ「Ｌ」レベルおよび「Ｈ」レ
ベルになったことに応じてループフィルタ４３から電流
を流出させる。

【００６３】ループフィルタ４３は、所定のノードと接
地電位ＧＮＤのラインとの間に直列接続された抵抗素子
およびキャパシタを含み、チャージポンプ４２からの電
流を積分して制御電圧ＶＣを生成しＶＣＯ４４に与え
る。

【００６４】ＶＣＯ４４は、リングオシレータ５０を含
む。リングオシレータ５０は、図１０に示すように、図
３の第１可変遅延回路４のインバータ１１′〜２１′を
それぞれゲーテッドインバータ５１〜６１で置換し、ゲ
ーテッドインバータ６１の出力ノードとゲーテッドイン
バータ５１の入力ノードとを接続したものである。ゲー
テッドインバータ６１の出力クロック信号が内部クロッ
ク信号ＣＬＫとなる。

【００６５】ゲーテッドインバータ５１は、図１１に示
すように、電源電位ＶＣＣのラインと接地電位ＧＮＤの
ラインとの間に直列接続されたＰチャネルＭＯＳトラン
ジスタ６２，６３およびＮチャネルＭＯＳトランジスタ
６４，６５を含む。ＭＯＳトランジスタ６３，６４のゲ
ートが入力ノード５１ａとなり、ＭＯＳトランジスタ６
３，６４のドレインが出力ノード５１ｂとなる。ＭＯＳ
トランジスタ６２，６５のゲートは、それぞれバイアス
電位ＶＬ，ＶＨを受ける。ＶＣＣ−ＶＬ，ＶＨ−ＧＮＤ
が大きくなるほどゲーテッドインバータ５１の電流駆動
能力が大きくなって遅延時間が短くなり、ＶＣＣ−Ｖ
Ｌ，ＶＨ−ＧＮＤが小さくなるほどゲーテッドインバー
タ５１の電流駆動能力が小さくなって遅延時間が長くな
る。他のゲーテッドインバータ５２〜６１も、ゲーテッ
ドインバータ５１と同じ構成である。

【００６６】図１２は、バイアス電位発生回路７０の構
成を示す回路図である。図１２において、このバイアス
電位発生回路７０は、ＰチャネルＭＯＳトランジスタ７
１，７２、ＮチャネルＭＯＳトランジスタ７３，７４お
よび抵抗素子７５を含み、ＶＣＯ４４内に設けられる。
ＭＯＳトランジスタ７１，７３および抵抗素子７５と、
ＭＯＳトランジスタ７２，７４とは、それぞれ電源電位
ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列
接続される。ＮチャネルＭＯＳトランジスタ７３のゲー
トは、制御電圧ＶＣを受ける。ＰチャネルＭＯＳトラン
ジスタ７１，７２のゲートは、ともにＰチャネルＭＯＳ
トランジスタ７１のドレインに接続される。Ｐチャネル
ＭＯＳトランジスタ７１，７２は、カレントミラー回路
を構成する。ＮチャネルＭＯＳトランジスタ７４のゲー
トは、そのドレインに接続される。ＰチャネルＭＯＳト
ランジスタ７１，７２のゲート電位がバイアス電位ＶＬ
となり、ＮチャネルＭＯＳトランジスタ７４のゲート電
位がバイアス電位ＶＨとなる。

【００６７】ＮチャネルＭＯＳトランジスタ７３には、
制御電圧ＶＣに応じたレベルの電流が流れる。Ｎチャネ
ルＭＯＳトランジスタ７３とＰチャネルＭＯＳトランジ
スタ７１は直列接続され、ＰチャネルＭＯＳトランジス
タ７１，７２はカレントミラー回路を構成し、Ｐチャネ
ルＭＯＳトランジスタ７２とＮチャネルＭＯＳトランジ
スタ７４は直列接続されているので、ＭＯＳトランジス
タ７１〜７４には制御電圧ＶＣに応じたレベルの電流が
流れる。制御電圧ＶＣが上昇するとＭＯＳトランジスタ
７２，７４に流れる電流が増加し、図１１のＭＯＳトラ
ンジスタ６２，６５に流れる電流も増加してゲーテッド
インバータ５１〜６１の遅延時間が短くなる。制御電圧
ＶＣが低下するとＭＯＳトランジスタ７２，７４に流れ
る電流が減少し、図１１のＭＯＳトランジスタ６２，６
５に流れる電流も減少してゲーテッドインバータ５１〜
６１の遅延時間が長くなる。

【００６８】トランスミッションゲートＧ１〜Ｇ８は、
位相比較器４１によって制御される。トランスミッショ
ンゲートＧ１〜Ｇ８（スイッチＳＷ１〜ＳＷ８）のオン
／オフにより、表１で示したように、このリングオシレ
ータ５０は５つの状態１〜５をとる。状態１の場合は、
３つのゲーテッドインバータ５１，５２，６１がリング
状に接続される。状態２〜５の場合は、それぞれ５つの
ゲーテッドインバータ５１，５３，５４，５２，６１、
７つのゲーテッドインバータ５１，５３，５５，５６，
５４，５２，６１、９つのゲーテッドインバータ５１，
５３，５５，５７，５８，５６，５４，５２，６１、１
１のゲーテッドインバータ５１，５３，５５，５７，５
９，６０，５８，５６，５４，５２，６１がリング状に
接続される。したがって、このリングオシレータ５０の
発振周波数は、状態１で最も高くなり、状態５で最も低
くなる。また、状態１〜５の各々では、制御電圧ＶＣが
高くなるほどリングオシレータ５０の発振周波数は高く
なる。

【００６９】図９に戻って、分周器４５は、内部クロッ
ク信号ＣＬＫをＮ分周（ただし、Ｎは２以上の整数であ
る）してフィードバッククロック信号ＦＣＬＫを生成し
位相比較器４１に与える。フィードバッククロック信号
ＦＣＬＫは、内部クロック信号ＣＬＫの１／Ｎ倍の周波
数を有する。フィードバッククロック信号ＦＣＬＫと外
部クロック信号ＲＣＬＫの周波数および位相が一致する
ように制御電圧ＶＣが制御されるので、内部クロック信
号ＣＬＫの周波数は外部クロック信号ＲＣＬＫの周波数
のＮ倍になる。

【００７０】次に、このアナログＰＬＬ回路の動作につ
いて説明する。外部クロック信号ＲＣＬＫが入力される
と、位相比較器４１によって外部クロック信号ＲＣＬＫ
の周波数が検出され、その検出結果に基づいてＶＣＯ４
４のリングオシレータ５０のトランスミッションゲート
Ｇ１〜Ｇ８が制御され、リングオシレータ５０が状態１
〜５のうちのいずれかの状態に設定される。たとえば状
態１に設定された場合は、３つのゲーテッドインバータ
５１，５２，６１がリング状に接続されて発振する。リ
ングオシレータ５０の出力クロック信号ＣＬＫは、分周
器４５でＮ分周されて位相比較器４１に帰還される。

【００７１】フィードバッククロック信号ＦＣＬＫの位
相が外部クロック信号ＲＣＬＫの位相よりも遅れている
場合は、信号ＵＰ，ＤＯＷＮがそれぞれ「Ｈ」レベルお
よび「Ｌ」レベルになってチャージポンプ４２からルー
プフィルタ４３に電流が供給され、制御電圧ＶＣが上昇
する。これにより、ＶＣＣ−ＶＬ，ＶＨ−ＧＮＤが大き
くなってゲーテッドインバータ５１〜６１の遅延時間が
短くなり、クロック信号ＣＬＫ，ＦＣＬＫの周波数が高
くなる。

【００７２】逆に、フィードバッククロック信号ＦＣＬ
Ｋの位相が外部クロック信号ＲＣＬＫの位相よりも進ん
でいる場合は、信号ＵＰ，ＤＯＷＮがそれぞれ「Ｌ」レ
ベルおよび「Ｈ」レベルになってループフィルタ４３か
らチャージポンプ４２に電流が流出し、制御電圧ＶＣが
低下する。これにより、ＶＣＣ−ＶＬ，ＶＨ−ＧＮＤが
小さくなってゲーテッドインバータ５１〜６１の遅延時
間が長くなり、クロック信号ＣＬＫ，ＦＣＬＫの周波数
が低くなる。したがって、外部クロック信号ＲＣＬＫと
フィードバッククロック信号ＦＣＬＫの周波数および位
相が一致するに至り、内部クロック信号ＣＬＫは外部ク
ロック信号ＲＣＬＫを１／Ｎ分周したクロック信号とな
る。

【００７３】この実施の形態２では、実施の形態１と同
じ効果が得られる他、１つのＶＣＯ４４で周波数レンジ
を変更できるので、複数のＶＣＯを設けていた従来に比
べ、レイアウト面積が小さくて済む。

【００７４】なお、この実施の形態２では、図３の第１
可変遅延回路４を変形してリングオシレータ５０を構成
したが、図２、図４〜図８で示した第１可変遅延回路を
変形してリングオシレータ５０を構成してもよい。

【００７５】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではない。本発明の範
囲は上記した説明ではなくて特許請求の範囲によって示
され、特許請求の範囲と均等の意味および範囲内でのす
べての変更が含まれることが意図される。

【００７６】

【発明の効果】以上のように、この発明に係る可変遅延
回路では、各遅延単位回路は、第１の入力ノードに入力
された信号を遅延させて第１の出力ノードに与える第１
の遅延素子と、第１の遅延素子の出力信号と第２の入力
ノードに入力された信号とのうちのいずれか一方の信号
を選択するための第１の切換回路と、第１の切換回路で
選択された信号を遅延させて第２の出力ノードに与える
第２の遅延素子とを含む。初段の遅延単位回路の第１の
入力ノードには可変遅延回路の入力信号が入力され、各
遅延単位回路の第１の出力ノードは後段の遅延単位回路
の第１の入力ノードに接続され、各遅延単位回路の第２
の出力ノードは前段の遅延単位回路の第２の入力ノード
に接続され、初段の遅延単位回路の第２の出力ノードか
ら可変遅延回路の出力信号が出力される。したがって、
遅延単位回路の数を増やしても出力負荷は変化しないの
で、遅延単位回路の数を増やすと出力負荷が増加してい
た従来に比べ、広い時間範囲で遅延時間を変化させるこ
とができ、消費電力も小さくて済む。また、第１および
第２の遅延素子のサイズを一定にすることができ、規則
的に配置できるので、レイアウト効率が高くなりレイア
ウト面積が小さくて済む。

【００７７】好ましくは、第１および第２の遅延素子の
各々はインバータを含み、第１の切換回路は、第１およ
び第２のトランスミッションゲートを含む。この場合
は、第１および第２の遅延素子と第１の切換回路を容易
に構成できる。

【００７８】また好ましくは、インバータの電流駆動能
力は制御可能になっている。この場合は、第１および第
２の遅延素子の遅延時間を連続的に変化させることがで
きる。

【００７９】また好ましくは、遅延単位回路は、第１の
遅延素子の出力信号を遅延させる第３の遅延素子をさら
に含み、第１の切換回路は、第３の遅延素子の出力信号
と第２の入力ノードに入力された信号とのうちのいずれ
か一方の信号を選択する。この場合は、第３の遅延素子
によって第１の遅延素子の出力負荷を軽減することがで
きる。

【００８０】また好ましくは、遅延単位回路は、第１の
遅延素子の出力信号を第１の出力ノードおよび第３の遅
延素子の入力ノードのうちのいずれか一方に選択的に与
えるための第２の切換回路をさらに含む。この場合は、
不要な第１および第３の遅延素子が動作するのを防止す
ることができ、消費電力の低減化を図ることができる。

【００８１】また好ましくは、第１〜第３の遅延素子の
各々はインバータを含み、第１の切換回路は第１および
第２のトランスミッションゲートを含み、第２の切換回
路は第３および第４のトランスミッションゲートを含
む。この場合は、第１〜第３の遅延素子と第１および第
２の切換回路を容易に構成できる。

【００８２】また好ましくは、インバータの電流駆動能
力は制御可能になっている。この場合は、第１〜第３の
遅延素子の遅延時間を連続的に変化させることができ
る。

【００８３】また好ましくは、遅延単位回路は、さら
に、第３のトランスミッションゲートの他方端子と第１
または第２の論理電位のラインとの間に接続され、第３
のトランスミッションゲートが非導通になったことに応
じて導通する第１のトランジスタと、第４のトランスミ
ッションゲートの他方端子と第１または第２の論理電位
のラインとの間に接続され、第４のトランスミッション
ゲートが非導通になったことに応じて導通する第２のト
ランジスタとを含む。この場合は、不要な第１および第
３の遅延素子の入力レベルを第１または第２の論理電位
に固定することができ、回路動作の安定化を図ることが
できる。

【００８４】また好ましくは、可変遅延回路は、その発
振周波数の制御が可能な発振器に設けられ、発振器は、
初段の遅延単位回路の第２の出力ノードから出力された
信号をその初段の遅延単位回路の第１の入力ノードに帰
還させるための帰還回路を含む。この場合は、発振器の
発振周波数を広い周波数範囲で変化させることができ
る。

【００８５】また好ましくは、可変遅延回路は、外部ク
ロック信号に同期して内部クロック信号を生成するため
の同期クロック発生回路に設けられ、同期クロック発生
回路は、外部クロック信号および内部クロック信号の位
相を比較し、比較結果に基づいて可変遅延回路の遅延時
間を制御するための位相比較器を備える。この場合は、
内部クロック信号の周波数を広い周波数範囲で変化させ
ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるデジタルＰＬ
Ｌ回路の構成を示す回路ブロック図である。

【図２】図１に示した第１可変遅延回路の構成を示す
回路ブロック図である。

【図３】図２に示した第１可変遅延回路の構成を具体
的に示す回路図である。

【図４】実施の形態１の変更例を示す回路ブロック図
である。

【図５】図４に示した変更例の構成を具体的に示す回
路図である。

【図６】実施の形態１の他の変更例を示す回路ブロッ
ク図である。

【図７】実施の形態１のさらに他の変更例を示す回路
図である。

【図８】実施の形態１のさらに他の変更例を示す回路
図である。

【図９】この発明の実施の形態２によるアナログＰＬ
Ｌ回路の構成を示すブロック図である。

【図１０】図９に示したＶＣＯに含まれるリングオシ
レータの構成を示す回路図である。

【図１１】図１０に示したゲーテッドインバータの構
成を示す回路図である。

【図１２】図９に示したＶＣＯに含まれるバイアス電
位発生回路の構成を示す回路図である。

【図１３】従来のデジタルＰＬＬ回路に含まれる可変
遅延回路の構成を示す回路ブロック図である。

【図１４】図１３に示した遅延単位回路の構成を示す
回路ブロック図である。

【符号の説明】

１，４１位相比較器、２第１制御回路、３第２制
御回路、４第１可変遅延回路、５第２可変遅延回
路、６クロック停止回路、７，Ｇ１〜Ｇ８，Ｇ１１〜
Ｇ１８，９５トランスミッションゲート、８，ＱＮ１
〜ＱＮ８，６４，６５，７３，７４，９６Ｎチャネル
ＭＯＳトランジスタ、９，１０，１１′〜２１′，２
６′〜３０′，８８，９２，９３，９７，１０３イン
バータ、１１〜２１，２６〜３０，９１遅延素子、２
２〜２５，８１〜８７遅延単位回路、ＳＷ１〜ＳＷ
８，ＳＷ１１〜ＳＷ１８スイッチ、ＱＰ１〜ＱＰ８，
６１，６２，７１，７２，９９，１００ＰチャネルＭ
ＯＳトランジスタ、４２チャージポンプ、４３ルー
プフィルタ、４４ＶＣＯ、４５分周器、５０リン
グオシレータ、５１〜６１ゲーテッドインバータ、７
０バイアス電位発生回路、８０可変遅延回路、９４
出力固定回路、９８出力回路。

Claims

【特許請求の範囲】

【請求項１】複数段の遅延単位回路を備え、その遅延
時間が複数段階で制御可能な可変遅延回路であって、前記遅延単位回路は、第１の入力ノードに入力された信号を遅延させて第１の
出力ノードに与える第１の遅延素子、前記第１の遅延素子の出力信号と第２の入力ノードに入
力された信号とのうちのいずれか一方の信号を選択する
ための第１の切換回路、および前記第１の切換回路で選
択された信号を遅延させて第２の出力ノードに与える第
２の遅延素子を含み、初段の遅延単位回路の第１の入力ノードには前記可変遅
延回路の入力信号が入力され、各遅延単位回路の第１の出力ノードは後段の遅延単位回
路の第１の入力ノードに接続され、各遅延単位回路の第２の出力ノードは前段の遅延単位回
路の第２の入力ノードに接続され、初段の遅延単位回路の第２の出力ノードから前記可変遅
延回路の出力信号が出力される、可変遅延回路。
【請求項２】前記第１および第２の遅延素子の各々は
インバータを含み、前記第１の切換回路は、その一方端子が前記第１の遅延素子の出力信号を受け、
その他方端子が前記第２の遅延素子の入力ノードに接続
された第１のトランスミッションゲート、およびその一
方端子が前記第２の入力ノードに接続され、その他方端
子が前記第２の遅延素子の入力ノードに接続された第２
のトランスミッションゲートを含む、請求項１に記載の
可変遅延回路。
【請求項３】前記インバータの電流駆動能力は制御可
能になっている、請求項２に記載の可変遅延回路。
【請求項４】前記遅延単位回路は、さらに、第１の遅
延素子の出力信号を遅延させる第３の遅延素子を含み、前記第１の切換回路は、前記第１の遅延素子の出力信号
の代わりに前記第３の遅延素子の出力信号を受け、前記
第３の遅延素子の出力信号と前記第２の入力ノードに入
力された信号とのうちのいずれか一方の信号を選択す
る、請求項１に記載の可変遅延回路。
【請求項５】前記遅延単位回路は、さらに、前記第１
の遅延素子の出力信号を前記第１の出力ノードおよび前
記第３の遅延素子の入力ノードのうちのいずれか一方に
選択的に与えるための第２の切換回路を含む、請求項４
に記載の可変遅延回路。
【請求項６】前記第１〜第３の遅延素子の各々はイン
バータを含み、前記第１の切換回路は、その一方端子が前記第３の遅延素子の出力信号を受け、
その他方端子が前記第２の遅延素子の入力ノードに接続
された第１のトランスミッションゲート、およびその一
方端子が前記第２の入力ノードに入力され、その他方端
子が前記第２の遅延素子の入力ノードに接続された第２
のトランスミッションゲートを含み、前記第２の切換回路は、その一方端子が前記第１の遅延素子の出力信号を受け、
その他方端子が前記第１の出力ノードに接続された第３
のトランスミッションゲート、およびその一方端子が前
記第１の遅延素子の出力信号を受け、その他方端子が前
記第３の遅延素子の入力ノードに接続された第４のトラ
ンスミッションゲートを含む、請求項５に記載の可変遅
延回路。
【請求項７】前記インバータの電流駆動能力は制御可
能になっている、請求項６に記載の可変遅延回路。
【請求項８】前記遅延単位回路は、さらに、前記第３
のトランスミッションゲートの他方端子と第１または第
２の論理電位のラインとの間に接続され、前記第３のト
ランスミッションゲートが非導通になったことに応じて
導通する第１のトランジスタ、および前記第４のトラン
スミッションゲートの他方端子と第１または第２の論理
電位のラインとの間に接続され、前記第４のトランスミ
ッションゲートが非導通になったことに応じて導通する
第２のトランジスタを含む、請求項６または請求項７に
記載の可変遅延回路。
【請求項９】前記可変遅延回路は、その発振周波数の
制御が可能な発振器に設けられ、前記発振器は、前記初段の遅延単位回路の第２の出力ノ
ードから出力された信号を該初段の遅延単位回路の第１
の入力ノードに帰還させるための帰還回路を含む、請求
項１から請求項８のいずれかに記載の可変遅延回路。
【請求項１０】前記可変遅延回路は、外部クロック信
号に同期して内部クロック信号を生成するための同期ク
ロック発生回路に設けられ、前記同期クロック発生回路は、前記外部クロック信号お
よび前記内部クロック信号の位相を比較し、比較結果に
基づいて前記可変遅延回路の遅延時間を制御するための
位相比較器を備える、請求項１から請求項８のいずれか
に記載の可変遅延回路。