JP2002076784A - 歪補償回路 - Google Patents
歪補償回路Info
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Abstract
(57)【要約】
【課題】 入力電力に対する利得特性および位相特性を
調整可能な設計パラメータを追加して、設計の自由度を
改善することができる歪補償回路を得る。 【解決手段】 歪補償回路のダイオード５に並列接続さ
れたキャパシタ２１および抵抗２２からなる直列回路を
備え、キャパシタ２１の大きさに応じて、入力電力に対
する利得特性の変化よりも位相特性の変化を支配的とす
ることができ、また、抵抗２２の大きさに応じて、入力
電力に対する利得特性および位相特性を変化させること
ができ、設計の自由度を改善することができる。
調整可能な設計パラメータを追加して、設計の自由度を
改善することができる歪補償回路を得る。 【解決手段】 歪補償回路のダイオード５に並列接続さ
れたキャパシタ２１および抵抗２２からなる直列回路を
備え、キャパシタ２１の大きさに応じて、入力電力に対
する利得特性の変化よりも位相特性の変化を支配的とす
ることができ、また、抵抗２２の大きさに応じて、入力
電力に対する利得特性および位相特性を変化させること
ができ、設計の自由度を改善することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、衛星通信、地上
マイクロ波通信、および移動体通信に適用される低歪増
幅器用の歪補償回路に関するものである。
マイクロ波通信、および移動体通信に適用される低歪増
幅器用の歪補償回路に関するものである。
【０００２】
【従来の技術】図１０は例えば「ＬＤＭＯＳＦＥＴ増幅
器の補償に適したバイアス抵抗装荷形直列ダイオードリ
ニアライザ（２０００年電子情報通信学会総合大会Ｃ−
２−１５）」に示された従来の歪補償回路を示す回路図
であり、図において、１は無線周波数帯の信号を入力す
る入力端子、２は無線周波数帯の信号を出力する出力端
子、３はバイアス端子である。４は入力端子１および出
力端子２間の信号線路に設けられた入力側バイアス阻止
用キャパシタ、５はダイオード、６は出力側バイアス阻
止用キャパシタである。７はバイアス端子３とダイオー
ド５の入力側との間のバイアス回路に設けられた抵抗、
８はバイアス端子３および抵抗７間のバイアス回路に一
端が接続され他端が接地されたＲＦ短絡用キャパシタで
ある。９はダイオード５および出力側バイアス阻止用キ
ャパシタ６間の信号線路に一端が接続され他端が接地さ
れたバイアス短絡用インダクタ、１０はダイオード５に
並列接続されたキャパシタである。この歪補償回路は、
アナログの非線形素子から構成されるアナログ・プレデ
ィストーション型リニアライザの一例である。このよう
なリニアライザは、増幅器の前段もしくは後段に直列に
接続することにより、入力電力の増加に対して利得が増
加し、位相が遅れる特性を有する増幅器の歪補償を行う
ものである。
器の補償に適したバイアス抵抗装荷形直列ダイオードリ
ニアライザ（２０００年電子情報通信学会総合大会Ｃ−
２−１５）」に示された従来の歪補償回路を示す回路図
であり、図において、１は無線周波数帯の信号を入力す
る入力端子、２は無線周波数帯の信号を出力する出力端
子、３はバイアス端子である。４は入力端子１および出
力端子２間の信号線路に設けられた入力側バイアス阻止
用キャパシタ、５はダイオード、６は出力側バイアス阻
止用キャパシタである。７はバイアス端子３とダイオー
ド５の入力側との間のバイアス回路に設けられた抵抗、
８はバイアス端子３および抵抗７間のバイアス回路に一
端が接続され他端が接地されたＲＦ短絡用キャパシタで
ある。９はダイオード５および出力側バイアス阻止用キ
ャパシタ６間の信号線路に一端が接続され他端が接地さ
れたバイアス短絡用インダクタ、１０はダイオード５に
並列接続されたキャパシタである。この歪補償回路は、
アナログの非線形素子から構成されるアナログ・プレデ
ィストーション型リニアライザの一例である。このよう
なリニアライザは、増幅器の前段もしくは後段に直列に
接続することにより、入力電力の増加に対して利得が増
加し、位相が遅れる特性を有する増幅器の歪補償を行う
ものである。
【０００３】次に動作について説明する。無線周波数帯
の信号は、入力端子１に入力され、入力側バイアス阻止
用キャパシタ４を通過して、ダイオード５に入力され
る。また、ダイオード５には、バイアス端子３から抵抗
７を介してバイアス電圧が加えられる。この時、無線周
波数帯の信号波形は、ダイオード５によりクリップさ
れ、直流電流が発生する。この直流電流は、無線周波数
帯の入力電力の増加と共に増加し、無線周波数帯でのダ
イオード５の内部抵抗値が減少する。図２は歪補償回路
の歪補償効果を示す特性図であり、上述した作用によ
り、この歪補償回路では、図２に示すように入力電力の
増加に対して利得が減少し、位相が進む特性が実現で
き、入力電力の増加に対して利得が増加し、位相が遅れ
る特性を有する増幅器の歪補償が可能となる。なお、図
１０におけるキャパシタ１０は、その容量に応じて、入
力電力に対する利得特性の変化よりも位相特性の変化を
支配的にするものである。一般に、アナログの非線形素
子から構成されるアナログ・プレディストーション型リ
ニアライザでは、リニアライザとして所望の入力電力に
対する利得特性（ＡＭ−ＡＭ特性）および位相特性（Ａ
Ｍ−ＰＭ特性）、即ち、増幅器とは逆のＡＭ−ＡＭ特性
およびＡＭ−ＰＭ特性を如何に実現するかが開発上のポ
イントとなる。図１０に示した従来の歪補償回路では、
所望のＡＭ−ＡＭ特性およびＡＭ−ＰＭ特性を実現する
ための主要な設計パラメータは、ダイオード５の特性、
ダイオード５に加わるバイアス電圧、およびキャパシタ
１０の容量の３つとなる。
の信号は、入力端子１に入力され、入力側バイアス阻止
用キャパシタ４を通過して、ダイオード５に入力され
る。また、ダイオード５には、バイアス端子３から抵抗
７を介してバイアス電圧が加えられる。この時、無線周
波数帯の信号波形は、ダイオード５によりクリップさ
れ、直流電流が発生する。この直流電流は、無線周波数
帯の入力電力の増加と共に増加し、無線周波数帯でのダ
イオード５の内部抵抗値が減少する。図２は歪補償回路
の歪補償効果を示す特性図であり、上述した作用によ
り、この歪補償回路では、図２に示すように入力電力の
増加に対して利得が減少し、位相が進む特性が実現で
き、入力電力の増加に対して利得が増加し、位相が遅れ
る特性を有する増幅器の歪補償が可能となる。なお、図
１０におけるキャパシタ１０は、その容量に応じて、入
力電力に対する利得特性の変化よりも位相特性の変化を
支配的にするものである。一般に、アナログの非線形素
子から構成されるアナログ・プレディストーション型リ
ニアライザでは、リニアライザとして所望の入力電力に
対する利得特性（ＡＭ−ＡＭ特性）および位相特性（Ａ
Ｍ−ＰＭ特性）、即ち、増幅器とは逆のＡＭ−ＡＭ特性
およびＡＭ−ＰＭ特性を如何に実現するかが開発上のポ
イントとなる。図１０に示した従来の歪補償回路では、
所望のＡＭ−ＡＭ特性およびＡＭ−ＰＭ特性を実現する
ための主要な設計パラメータは、ダイオード５の特性、
ダイオード５に加わるバイアス電圧、およびキャパシタ
１０の容量の３つとなる。
【０００４】
【発明が解決しようとする課題】従来の歪補償回路は以
上のように構成されているので、所望のＡＭ−ＡＭ特性
およびＡＭ−ＰＭ特性を実現するための主要な設計パラ
メータは、ダイオード５の特性、ダイオード５に加わる
バイアス電圧、およびキャパシタ１０の容量の３つとな
る。しかしながら、ダイオード５の特性では、一般に使
用できるダイオードには限りがあり、また、ダイオード
５に加わるバイアス電圧、およびキャパシタ１０の容量
の変化によるＡＭ−ＡＭ特性およびＡＭ−ＰＭ特性の変
化にはそれぞれ制約があるため、設計パラメータ不足の
ためにしばしば所望の特性の実現が困難となるなどの課
題があった。
上のように構成されているので、所望のＡＭ−ＡＭ特性
およびＡＭ−ＰＭ特性を実現するための主要な設計パラ
メータは、ダイオード５の特性、ダイオード５に加わる
バイアス電圧、およびキャパシタ１０の容量の３つとな
る。しかしながら、ダイオード５の特性では、一般に使
用できるダイオードには限りがあり、また、ダイオード
５に加わるバイアス電圧、およびキャパシタ１０の容量
の変化によるＡＭ−ＡＭ特性およびＡＭ−ＰＭ特性の変
化にはそれぞれ制約があるため、設計パラメータ不足の
ためにしばしば所望の特性の実現が困難となるなどの課
題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、入力電力に対する利得特性および
位相特性を調整可能な設計パラメータを追加して、設計
の自由度を改善することができる歪補償回路を得ること
を目的とする。
めになされたもので、入力電力に対する利得特性および
位相特性を調整可能な設計パラメータを追加して、設計
の自由度を改善することができる歪補償回路を得ること
を目的とする。
【０００６】
【課題を解決するための手段】この発明に係る歪補償回
路は、第１の抵抗およびＲＦ短絡用キャパシタからなる
歪補償回路のダイオードに並列接続された第１のキャパ
シタおよび第２の抵抗からなる直列回路を備えたもので
ある。
路は、第１の抵抗およびＲＦ短絡用キャパシタからなる
歪補償回路のダイオードに並列接続された第１のキャパ
シタおよび第２の抵抗からなる直列回路を備えたもので
ある。
【０００７】この発明に係る歪補償回路は、ＲＦ阻止用
インダクタおよび第３の抵抗からなる歪補償回路のダイ
オードに並列接続された第１のキャパシタおよび第２の
抵抗からなる直列回路を備えたものである。
インダクタおよび第３の抵抗からなる歪補償回路のダイ
オードに並列接続された第１のキャパシタおよび第２の
抵抗からなる直列回路を備えたものである。
【０００８】この発明に係る歪補償回路は、第１の抵抗
および第３の抵抗からなる歪補償回路のダイオードに並
列接続された第１のキャパシタおよび第２の抵抗からな
る直列回路を備えたものである。
および第３の抵抗からなる歪補償回路のダイオードに並
列接続された第１のキャパシタおよび第２の抵抗からな
る直列回路を備えたものである。
【０００９】この発明に係る歪補償回路は、第１の抵抗
およびＲＦ短絡用キャパシタからなる歪補償回路のバイ
アス回路の接続点およびバイアス短絡用インダクタの接
続点間の信号線路に直列接続された第４の抵抗および第
１のインダクタからなる並列回路を備えたものである。
およびＲＦ短絡用キャパシタからなる歪補償回路のバイ
アス回路の接続点およびバイアス短絡用インダクタの接
続点間の信号線路に直列接続された第４の抵抗および第
１のインダクタからなる並列回路を備えたものである。
【００１０】この発明に係る歪補償回路は、ＲＦ阻止用
インダクタおよび第３の抵抗からなる歪補償回路のバイ
アス回路の接続点および第３の抵抗の接続点間の信号線
路に直列接続された第４の抵抗および第１のインダクタ
からなる並列回路を備えたものである。
インダクタおよび第３の抵抗からなる歪補償回路のバイ
アス回路の接続点および第３の抵抗の接続点間の信号線
路に直列接続された第４の抵抗および第１のインダクタ
からなる並列回路を備えたものである。
【００１１】この発明に係る歪補償回路は、第１の抵抗
および第３の抵抗からなる歪補償回路のバイアス回路の
接続点および第３の抵抗の接続点間の信号線路に直列接
続された第４の抵抗および第１のインダクタからなる並
列回路を備えたものである。
および第３の抵抗からなる歪補償回路のバイアス回路の
接続点および第３の抵抗の接続点間の信号線路に直列接
続された第４の抵抗および第１のインダクタからなる並
列回路を備えたものである。
【００１２】この発明に係る歪補償回路は、ダイオード
に並列接続された第２のキャパシタを備えたものであ
る。
に並列接続された第２のキャパシタを備えたものであ
る。
【００１３】この発明に係る歪補償回路は、ＬＤＭＯＳ
ＦＥＴ増幅器またはプッシュプル増幅器の前段または後
段に接続したものである。
ＦＥＴ増幅器またはプッシュプル増幅器の前段または後
段に接続したものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による歪
補償回路を示す回路図であり、図において、１は無線周
波数帯の信号を入力する入力端子、２は無線周波数帯の
信号を出力する出力端子、３はバイアス端子である。４
は入力端子１および出力端子２間の信号線路に設けられ
た入力側バイアス阻止用キャパシタ、５はダイオード、
６は出力側バイアス阻止用キャパシタである。７はバイ
アス端子３とダイオード５の入力側との間のバイアス回
路に設けられた抵抗（第１の抵抗）、８はバイアス端子
３および抵抗７間のバイアス回路に一端が接続され他端
が接地されたＲＦ短絡用キャパシタである。９はダイオ
ード５および出力側バイアス阻止用キャパシタ６間の信
号線路に一端が接続され他端が接地されたバイアス短絡
用インダクタ、２１，２２はキャパシタ（第１のキャパ
シタ）および抵抗（第２の抵抗）であり、これら直列回
路は、ダイオード５に並列接続されている。この歪補償
回路は、アナログの非線形素子から構成されるアナログ
・プレディストーション型リニアライザの一例である。
このようなリニアライザは、増幅器の前段もしくは後段
に直列に接続することにより、入力電力の増加に対して
利得が増加し、位相が遅れる特性を有する増幅器の歪補
償を行うものである。
説明する。 実施の形態１．図１はこの発明の実施の形態１による歪
補償回路を示す回路図であり、図において、１は無線周
波数帯の信号を入力する入力端子、２は無線周波数帯の
信号を出力する出力端子、３はバイアス端子である。４
は入力端子１および出力端子２間の信号線路に設けられ
た入力側バイアス阻止用キャパシタ、５はダイオード、
６は出力側バイアス阻止用キャパシタである。７はバイ
アス端子３とダイオード５の入力側との間のバイアス回
路に設けられた抵抗（第１の抵抗）、８はバイアス端子
３および抵抗７間のバイアス回路に一端が接続され他端
が接地されたＲＦ短絡用キャパシタである。９はダイオ
ード５および出力側バイアス阻止用キャパシタ６間の信
号線路に一端が接続され他端が接地されたバイアス短絡
用インダクタ、２１，２２はキャパシタ（第１のキャパ
シタ）および抵抗（第２の抵抗）であり、これら直列回
路は、ダイオード５に並列接続されている。この歪補償
回路は、アナログの非線形素子から構成されるアナログ
・プレディストーション型リニアライザの一例である。
このようなリニアライザは、増幅器の前段もしくは後段
に直列に接続することにより、入力電力の増加に対して
利得が増加し、位相が遅れる特性を有する増幅器の歪補
償を行うものである。
【００１５】次に動作について説明する。無線周波数帯
の信号は、入力端子１に入力され、入力側バイアス阻止
用キャパシタ４を通過して、ダイオード５に入力され
る。また、ダイオード５には、バイアス端子３から抵抗
７を介してバイアス電圧が加えられる。この時、無線周
波数帯の信号波形は、ダイオード５によりクリップさ
れ、直流電流が発生する。この直流電流の発生により、
抵抗７において電圧降下が発生し、ダイオード５に加え
られるバイアス電圧が低下することで無線周波数帯での
ダイオード５の内部抵抗値が増加する。なお、ＲＦ短絡
用キャパシタ８は、抵抗７を介してバイアス端子３側に
流れた無線周波数帯の信号を接地側に流すことにより、
バイアス電源への無線周波数帯の信号の影響を防止する
ものである。また、バイアス短絡用インダクタ９は、ダ
イオード５を通じて流れた直流成分を接地側に流すもの
である。図２は歪補償回路の歪補償効果を示す特性図で
あり、上述した作用により、この歪補償回路では、図２
に示すように入力電力の増加に対して利得が減少し、位
相が進む特性が実現でき、入力電力の増加に対して利得
が増加し、位相が遅れる特性を有する増幅器の歪補償が
可能となる。
の信号は、入力端子１に入力され、入力側バイアス阻止
用キャパシタ４を通過して、ダイオード５に入力され
る。また、ダイオード５には、バイアス端子３から抵抗
７を介してバイアス電圧が加えられる。この時、無線周
波数帯の信号波形は、ダイオード５によりクリップさ
れ、直流電流が発生する。この直流電流の発生により、
抵抗７において電圧降下が発生し、ダイオード５に加え
られるバイアス電圧が低下することで無線周波数帯での
ダイオード５の内部抵抗値が増加する。なお、ＲＦ短絡
用キャパシタ８は、抵抗７を介してバイアス端子３側に
流れた無線周波数帯の信号を接地側に流すことにより、
バイアス電源への無線周波数帯の信号の影響を防止する
ものである。また、バイアス短絡用インダクタ９は、ダ
イオード５を通じて流れた直流成分を接地側に流すもの
である。図２は歪補償回路の歪補償効果を示す特性図で
あり、上述した作用により、この歪補償回路では、図２
に示すように入力電力の増加に対して利得が減少し、位
相が進む特性が実現でき、入力電力の増加に対して利得
が増加し、位相が遅れる特性を有する増幅器の歪補償が
可能となる。
【００１６】また、この歪補償回路では、キャパシタ２
１の大きさに応じて、入力電力に対する利得特性（ＡＭ
−ＡＭ特性）の変化よりも位相特性（ＡＭ−ＰＭ特性）
の変化を支配的とすることができる。さらに、抵抗２２
の大きさに応じて、ＡＭ−ＡＭ特性およびＡＭ−ＰＭ特
性を変化させることができる。図３はこの発明の実施の
形態１による入力電力に対する利得特性および位相特性
の変化を示す特性図であり、図では、抵抗２２の大きさ
をパラメータＲ１〜Ｒ４（Ｒ１＜Ｒ２＜Ｒ３＜Ｒ４）と
した時の特性を示したものである。このように、抵抗２
２の大きさを小さくすると、ＡＭ−ＡＭ特性およびＡＭ
−ＰＭ特性の変化量を抑圧することができる。さらに、
この歪補償回路では、バイアス電圧を変化させること
で、歪補償回路のＡＭ−ＡＭ特性およびＡＭ−ＰＭ特性
を変化させることができる。
１の大きさに応じて、入力電力に対する利得特性（ＡＭ
−ＡＭ特性）の変化よりも位相特性（ＡＭ−ＰＭ特性）
の変化を支配的とすることができる。さらに、抵抗２２
の大きさに応じて、ＡＭ−ＡＭ特性およびＡＭ−ＰＭ特
性を変化させることができる。図３はこの発明の実施の
形態１による入力電力に対する利得特性および位相特性
の変化を示す特性図であり、図では、抵抗２２の大きさ
をパラメータＲ１〜Ｒ４（Ｒ１＜Ｒ２＜Ｒ３＜Ｒ４）と
した時の特性を示したものである。このように、抵抗２
２の大きさを小さくすると、ＡＭ−ＡＭ特性およびＡＭ
−ＰＭ特性の変化量を抑圧することができる。さらに、
この歪補償回路では、バイアス電圧を変化させること
で、歪補償回路のＡＭ−ＡＭ特性およびＡＭ−ＰＭ特性
を変化させることができる。
【００１７】以上のように、この実施の形態１によれ
ば、ダイオード５に並列接続されたキャパシタ２１およ
び抵抗２２からなる直列回路を備えたので、キャパシタ
２１の大きさに応じて、ＡＭ−ＡＭ特性の変化よりもＡ
Ｍ−ＰＭ特性の変化を支配的とすることができ、また、
抵抗２２の大きさに応じて、ＡＭ−ＡＭ特性およびＡＭ
−ＰＭ特性を変化させることができ、設計の自由度を改
善することができる。なお、キャパシタ２１および抵抗
２２からなる直列回路は、キャパシタ２１および抵抗２
２の接続順序を逆にしても同様な効果を奏する。
ば、ダイオード５に並列接続されたキャパシタ２１およ
び抵抗２２からなる直列回路を備えたので、キャパシタ
２１の大きさに応じて、ＡＭ−ＡＭ特性の変化よりもＡ
Ｍ−ＰＭ特性の変化を支配的とすることができ、また、
抵抗２２の大きさに応じて、ＡＭ−ＡＭ特性およびＡＭ
−ＰＭ特性を変化させることができ、設計の自由度を改
善することができる。なお、キャパシタ２１および抵抗
２２からなる直列回路は、キャパシタ２１および抵抗２
２の接続順序を逆にしても同様な効果を奏する。
【００１８】実施の形態２．図４はこの発明の実施の形
態２による歪補償回路を示す回路図であり、図におい
て、１１は入力側バイアス阻止用キャパシタ４およびダ
イオード５間の信号線路とバイアス端子３との間に接続
されたＲＦ阻止用インダクタ、１２はダイオード５およ
び出力側バイアス阻止用キャパシタ６間の信号線路に一
端が接続され他端が接地された抵抗（第３の抵抗）であ
る。その他の構成については、図１と同一である。
態２による歪補償回路を示す回路図であり、図におい
て、１１は入力側バイアス阻止用キャパシタ４およびダ
イオード５間の信号線路とバイアス端子３との間に接続
されたＲＦ阻止用インダクタ、１２はダイオード５およ
び出力側バイアス阻止用キャパシタ６間の信号線路に一
端が接続され他端が接地された抵抗（第３の抵抗）であ
る。その他の構成については、図１と同一である。
【００１９】次に動作について説明する。図４に示した
歪補償回路では、入力電力の増加と共に抵抗１２により
電圧降下が発生し、入力電力の増加と共にダイオード５
に加えられるバイアス電圧が低下する。このため、図１
に示した歪補償回路と同様に、入力電力の増加に対して
利得が減少し、位相が進む特性が実現できる。従って、
入力電力の増加に対して利得が増加し、位相が遅れる特
性を有する増幅器の歪補償が可能となる。また、図１に
示した歪補償回路と同様に、ダイオード５に並列接続さ
れたキャパシタ２１および抵抗２２からなる直列回路を
備えたので、キャパシタ２１の大きさに応じて、ＡＭ−
ＡＭ特性の変化よりもＡＭ−ＰＭ特性の変化を支配的と
することができ、また、抵抗２２の大きさに応じて、Ａ
Ｍ−ＡＭ特性およびＡＭ−ＰＭ特性を変化させることが
でき、設計の自由度を改善することができる。なお、キ
ャパシタ２１および抵抗２２からなる直列回路は、キャ
パシタ２１および抵抗２２の接続順序を逆にしても同様
な効果を奏する。
歪補償回路では、入力電力の増加と共に抵抗１２により
電圧降下が発生し、入力電力の増加と共にダイオード５
に加えられるバイアス電圧が低下する。このため、図１
に示した歪補償回路と同様に、入力電力の増加に対して
利得が減少し、位相が進む特性が実現できる。従って、
入力電力の増加に対して利得が増加し、位相が遅れる特
性を有する増幅器の歪補償が可能となる。また、図１に
示した歪補償回路と同様に、ダイオード５に並列接続さ
れたキャパシタ２１および抵抗２２からなる直列回路を
備えたので、キャパシタ２１の大きさに応じて、ＡＭ−
ＡＭ特性の変化よりもＡＭ−ＰＭ特性の変化を支配的と
することができ、また、抵抗２２の大きさに応じて、Ａ
Ｍ−ＡＭ特性およびＡＭ−ＰＭ特性を変化させることが
でき、設計の自由度を改善することができる。なお、キ
ャパシタ２１および抵抗２２からなる直列回路は、キャ
パシタ２１および抵抗２２の接続順序を逆にしても同様
な効果を奏する。
【００２０】実施の形態３．図５はこの発明の実施の形
態３による歪補償回路を示す回路図であり、図におい
て、図４と異なる点は、ＲＦ阻止用インダクタ１１の代
わりに抵抗７を接続したものである。
態３による歪補償回路を示す回路図であり、図におい
て、図４と異なる点は、ＲＦ阻止用インダクタ１１の代
わりに抵抗７を接続したものである。
【００２１】次に動作について説明する。図５に示した
歪補償回路では、入力電力の増加と共に抵抗７および抵
抗１２により電圧降下が発生し、入力電力の増加と共に
ダイオード５に加えられるバイアス電圧が低下する。こ
のため、図１に示した歪補償回路と同様に、入力電力の
増加に対して利得が減少し、位相が進む特性が実現でき
る。従って、入力電力の増加に対して利得が増加し、位
相が遅れる特性を有する増幅器の歪補償が可能となる。
また、図１に示した歪補償回路と同様に、ダイオード５
に並列接続されたキャパシタ２１および抵抗２２からな
る直列回路を備えたので、キャパシタ２１の大きさに応
じて、ＡＭ−ＡＭ特性の変化よりもＡＭ−ＰＭ特性の変
化を支配的とすることができ、また、抵抗２２の大きさ
に応じて、ＡＭ−ＡＭ特性およびＡＭ−ＰＭ特性を変化
させることができ、設計の自由度を改善することができ
る。なお、キャパシタ２１および抵抗２２からなる直列
回路は、キャパシタ２１および抵抗２２の接続順序を逆
にしても同様な効果を奏する。
歪補償回路では、入力電力の増加と共に抵抗７および抵
抗１２により電圧降下が発生し、入力電力の増加と共に
ダイオード５に加えられるバイアス電圧が低下する。こ
のため、図１に示した歪補償回路と同様に、入力電力の
増加に対して利得が減少し、位相が進む特性が実現でき
る。従って、入力電力の増加に対して利得が増加し、位
相が遅れる特性を有する増幅器の歪補償が可能となる。
また、図１に示した歪補償回路と同様に、ダイオード５
に並列接続されたキャパシタ２１および抵抗２２からな
る直列回路を備えたので、キャパシタ２１の大きさに応
じて、ＡＭ−ＡＭ特性の変化よりもＡＭ−ＰＭ特性の変
化を支配的とすることができ、また、抵抗２２の大きさ
に応じて、ＡＭ−ＡＭ特性およびＡＭ−ＰＭ特性を変化
させることができ、設計の自由度を改善することができ
る。なお、キャパシタ２１および抵抗２２からなる直列
回路は、キャパシタ２１および抵抗２２の接続順序を逆
にしても同様な効果を奏する。
【００２２】実施の形態４．図６はこの発明の実施の形
態４による歪補償回路を示す回路図であり、図におい
て、２３は抵抗（第４の抵抗）、２４はインダクタ（第
１のインダクタ）であり、これら抵抗２３およびインダ
クタ２４からなる並列回路をバイアス回路の接続点およ
びダイオード５間の信号線路に直列接続したものであ
る。なお、キャパシタ２１および抵抗２１からなる直列
回路がダイオード５に並列接続されていない点を除い
て、その他の構成については図１と同一である。
態４による歪補償回路を示す回路図であり、図におい
て、２３は抵抗（第４の抵抗）、２４はインダクタ（第
１のインダクタ）であり、これら抵抗２３およびインダ
クタ２４からなる並列回路をバイアス回路の接続点およ
びダイオード５間の信号線路に直列接続したものであ
る。なお、キャパシタ２１および抵抗２１からなる直列
回路がダイオード５に並列接続されていない点を除い
て、その他の構成については図１と同一である。
【００２３】次に動作について説明する。図６に示した
歪補償回路では、図１に示した歪補償回路と同様に、入
力電力の増加に対して利得が減少し、位相が進む特性が
実現できる。従って、入力電力の増加に対して利得が増
加し、位相が遅れる特性を有する増幅器の歪補償が可能
となる。また、この歪補償回路では、抵抗２３の値を大
きくすることで、ＡＭ−ＡＭ特性およびＡＭ−ＰＭ特性
の変化量を抑圧することができ、さらに、バイアス電圧
を変化させることで、歪補償回路のＡＭ−ＡＭ特性およ
びＡＭ−ＰＭ特性を変化させることができ、設計の自由
度を改善することができる。なお、抵抗２３に並列接続
されたインダクタ２４は、直流成分を短絡し、抵抗２３
によるバイアス電圧の電圧降下を防止し、ダイオード５
の動作点の変動を防止することができる。また、図６で
は、抵抗２３およびインダクタ２４からなる並列回路を
バイアス回路の接続点およびダイオード５間の信号線路
に直列接続したが、その並列回路をダイオード５および
バイアス短絡用インダクタ９の接続点間の信号線路に直
列接続しても良く、したがって、その並列回路は、バイ
アス回路の接続点およびバイアス短絡用インダクタ９の
接続点間の信号線路であれば、いずれの個所に直列接続
しても同様な効果が得られる。さらに、図６では、図１
に示したように、抵抗７およびバイアス短絡用インダク
タ９からなる歪補償回路に抵抗２３およびインダクタ２
４からなる並列回路を接続した例を示したが、図４に示
したように、ＲＦ阻止用インダクタ１１および抵抗１２
からなる歪補償回路、または図５に示したように、抵抗
７および抵抗１２からなる歪補償回路に抵抗２３および
インダクタ２４からなる並列回路を接続しても良く、同
様な効果が得られる。
歪補償回路では、図１に示した歪補償回路と同様に、入
力電力の増加に対して利得が減少し、位相が進む特性が
実現できる。従って、入力電力の増加に対して利得が増
加し、位相が遅れる特性を有する増幅器の歪補償が可能
となる。また、この歪補償回路では、抵抗２３の値を大
きくすることで、ＡＭ−ＡＭ特性およびＡＭ−ＰＭ特性
の変化量を抑圧することができ、さらに、バイアス電圧
を変化させることで、歪補償回路のＡＭ−ＡＭ特性およ
びＡＭ−ＰＭ特性を変化させることができ、設計の自由
度を改善することができる。なお、抵抗２３に並列接続
されたインダクタ２４は、直流成分を短絡し、抵抗２３
によるバイアス電圧の電圧降下を防止し、ダイオード５
の動作点の変動を防止することができる。また、図６で
は、抵抗２３およびインダクタ２４からなる並列回路を
バイアス回路の接続点およびダイオード５間の信号線路
に直列接続したが、その並列回路をダイオード５および
バイアス短絡用インダクタ９の接続点間の信号線路に直
列接続しても良く、したがって、その並列回路は、バイ
アス回路の接続点およびバイアス短絡用インダクタ９の
接続点間の信号線路であれば、いずれの個所に直列接続
しても同様な効果が得られる。さらに、図６では、図１
に示したように、抵抗７およびバイアス短絡用インダク
タ９からなる歪補償回路に抵抗２３およびインダクタ２
４からなる並列回路を接続した例を示したが、図４に示
したように、ＲＦ阻止用インダクタ１１および抵抗１２
からなる歪補償回路、または図５に示したように、抵抗
７および抵抗１２からなる歪補償回路に抵抗２３および
インダクタ２４からなる並列回路を接続しても良く、同
様な効果が得られる。
【００２４】実施の形態５．図７はこの発明の実施の形
態５による歪補償回路を示す回路図であり、図におい
て、１０はダイオード５に並列接続されたキャパシタ
（第２のキャパシタ）である。なお、その他の構成につ
いては図１と同一である。
態５による歪補償回路を示す回路図であり、図におい
て、１０はダイオード５に並列接続されたキャパシタ
（第２のキャパシタ）である。なお、その他の構成につ
いては図１と同一である。
【００２５】次に動作について説明する。図７に示した
歪補償回路では、図１に示した歪補償回路と同様に、入
力電力の増加に対して利得が減少し、位相が進む特性が
実現できる。従って、入力電力の増加に対して利得が増
加し、位相が遅れる特性を有する増幅器の歪補償が可能
となる。また、この歪補償回路では、ダイオード５にキ
ャパシタ１０を並列接続したので、その容量に応じて、
ＡＭ−ＡＭ特性の変化よりもＡＭ−ＰＭ特性の変化を支
配的にすることができ、これより、キャパシタ１０の大
きさを十分大きくすることにより、位相のみが遅れる特
性を実現することができ、設計の自由度を改善すること
ができる。なお、図７では、図１に示したように、抵抗
７およびバイアス短絡用インダクタ９からなる歪補償回
路のダイオード５にキャパシタ１０を並列接続した例を
示したが、図４に示したように、ＲＦ阻止用インダクタ
１１および抵抗１２からなる歪補償回路、または図５に
示したように、抵抗７および抵抗１２からなる歪補償回
路のダイオード５にキャパシタ１０を並列接続しても良
く、同様な効果が得られる。
歪補償回路では、図１に示した歪補償回路と同様に、入
力電力の増加に対して利得が減少し、位相が進む特性が
実現できる。従って、入力電力の増加に対して利得が増
加し、位相が遅れる特性を有する増幅器の歪補償が可能
となる。また、この歪補償回路では、ダイオード５にキ
ャパシタ１０を並列接続したので、その容量に応じて、
ＡＭ−ＡＭ特性の変化よりもＡＭ−ＰＭ特性の変化を支
配的にすることができ、これより、キャパシタ１０の大
きさを十分大きくすることにより、位相のみが遅れる特
性を実現することができ、設計の自由度を改善すること
ができる。なお、図７では、図１に示したように、抵抗
７およびバイアス短絡用インダクタ９からなる歪補償回
路のダイオード５にキャパシタ１０を並列接続した例を
示したが、図４に示したように、ＲＦ阻止用インダクタ
１１および抵抗１２からなる歪補償回路、または図５に
示したように、抵抗７および抵抗１２からなる歪補償回
路のダイオード５にキャパシタ１０を並列接続しても良
く、同様な効果が得られる。
【００２６】実施の形態６．図８はこの発明の実施の形
態６による歪補償回路を示す回路図であり、図におい
て、図６に示したように抵抗２３およびインダクタ２４
からなる並列回路をバイアス回路の接続点およびダイオ
ード５間の信号線路に直列接続した歪補償回路のダイオ
ード５にキャパシタ１０を並列接続したものである。な
お、その他の構成については図６と同一である。
態６による歪補償回路を示す回路図であり、図におい
て、図６に示したように抵抗２３およびインダクタ２４
からなる並列回路をバイアス回路の接続点およびダイオ
ード５間の信号線路に直列接続した歪補償回路のダイオ
ード５にキャパシタ１０を並列接続したものである。な
お、その他の構成については図６と同一である。
【００２７】次に動作について説明する。図８に示した
歪補償回路では、図６に示した歪補償回路と同様に、入
力電力の増加に対して利得が減少し、位相が進む特性が
実現できる。従って、入力電力の増加に対して利得が増
加し、位相が遅れる特性を有する増幅器の歪補償が可能
となる。また、この歪補償回路では、ダイオード５にキ
ャパシタ１０を並列接続したので、その容量に応じて、
ＡＭ−ＡＭ特性の変化よりもＡＭ−ＰＭ特性の変化を支
配的にすることができ、これより、キャパシタ１０の大
きさを十分大きくすることにより、位相のみが遅れる特
性を実現することができ、設計の自由度を改善すること
ができる。このように、図８に示した歪補償回路では、
図６に示した歪補償回路と同様の効果を併せ持つため、
歪補償回路のＡＭ−ＡＭ特性およびＡＭ−ＰＭ特性を設
計するための主要パラメータは、ダイオード５の特性、
ダイオード５に加わるバイアス電圧、抵抗２３の大き
さ、キャパシタ１０の大きさの４つとなり、従来の歪補
償回路と比較して設計の自由度を向上させることができ
る。
歪補償回路では、図６に示した歪補償回路と同様に、入
力電力の増加に対して利得が減少し、位相が進む特性が
実現できる。従って、入力電力の増加に対して利得が増
加し、位相が遅れる特性を有する増幅器の歪補償が可能
となる。また、この歪補償回路では、ダイオード５にキ
ャパシタ１０を並列接続したので、その容量に応じて、
ＡＭ−ＡＭ特性の変化よりもＡＭ−ＰＭ特性の変化を支
配的にすることができ、これより、キャパシタ１０の大
きさを十分大きくすることにより、位相のみが遅れる特
性を実現することができ、設計の自由度を改善すること
ができる。このように、図８に示した歪補償回路では、
図６に示した歪補償回路と同様の効果を併せ持つため、
歪補償回路のＡＭ−ＡＭ特性およびＡＭ−ＰＭ特性を設
計するための主要パラメータは、ダイオード５の特性、
ダイオード５に加わるバイアス電圧、抵抗２３の大き
さ、キャパシタ１０の大きさの４つとなり、従来の歪補
償回路と比較して設計の自由度を向上させることができ
る。
【００２８】実施の形態７．図９はこの発明の実施の形
態７による歪補償回路を示す回路図であり、図におい
て、３１は上記実施の形態１から上記実施の形態６のう
ちのいずれかに記載した歪補償回路、３２はその歪補償
回路３１の後段に接続されたＬＤＭＯＳＦＥＴ（Ｌａｔ
ｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）増幅器またはプッシ
ュプル増幅器である。
態７による歪補償回路を示す回路図であり、図におい
て、３１は上記実施の形態１から上記実施の形態６のう
ちのいずれかに記載した歪補償回路、３２はその歪補償
回路３１の後段に接続されたＬＤＭＯＳＦＥＴ（Ｌａｔ
ｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）増幅器またはプッシ
ュプル増幅器である。
【００２９】次に動作について説明する。ＬＤＭＯＳＦ
ＥＴは、入力電力の増加に対して利得が増加し、位相が
遅れる特性を有する。このため、ＬＤＭＯＳＦＥＴで構
成された増幅器もまた入力電力の増加に対して利得が増
加し、位相が遅れる特性を有する。また、一般にＢ級バ
イアス近くで使用されるプッシュプル増幅器は、入力電
力の増加に対して利得が増加し、位相が遅れる特性を有
する。よって、ＬＤＭＯＳＦＥＴ増幅器３２またはプッ
シュプル増幅器３２の前段に歪補償回路３１を接続する
ことで、ＬＤＭＯＳＦＥＴ増幅器３２またはプッシュプ
ル増幅器３２を高効率かつ低歪動作させることができ
る。なお、図９では、ＬＤＭＯＳＦＥＴ増幅器３２また
はプッシュプル増幅器３２の前段に歪補償回路３１を接
続したが、ＬＤＭＯＳＦＥＴ増幅器３２またはプッシュ
プル増幅器３２の後段に歪補償回路３１を接続しても同
様な効果を奏する。
ＥＴは、入力電力の増加に対して利得が増加し、位相が
遅れる特性を有する。このため、ＬＤＭＯＳＦＥＴで構
成された増幅器もまた入力電力の増加に対して利得が増
加し、位相が遅れる特性を有する。また、一般にＢ級バ
イアス近くで使用されるプッシュプル増幅器は、入力電
力の増加に対して利得が増加し、位相が遅れる特性を有
する。よって、ＬＤＭＯＳＦＥＴ増幅器３２またはプッ
シュプル増幅器３２の前段に歪補償回路３１を接続する
ことで、ＬＤＭＯＳＦＥＴ増幅器３２またはプッシュプ
ル増幅器３２を高効率かつ低歪動作させることができ
る。なお、図９では、ＬＤＭＯＳＦＥＴ増幅器３２また
はプッシュプル増幅器３２の前段に歪補償回路３１を接
続したが、ＬＤＭＯＳＦＥＴ増幅器３２またはプッシュ
プル増幅器３２の後段に歪補償回路３１を接続しても同
様な効果を奏する。
【００３０】
【発明の効果】以上のように、この発明によれば、第１
の抵抗およびＲＦ短絡用キャパシタからなる歪補償回路
のダイオードに並列接続された第１のキャパシタおよび
第２の抵抗からなる直列回路を備えるように構成したの
で、第１のキャパシタの大きさに応じて、入力電力に対
する利得特性の変化よりも位相特性の変化を支配的とす
ることができ、また、第２の抵抗の大きさに応じて、入
力電力に対する利得特性および位相特性を変化させるこ
とができ、設計の自由度を改善することができる歪補償
回路が得られる効果がある。
の抵抗およびＲＦ短絡用キャパシタからなる歪補償回路
のダイオードに並列接続された第１のキャパシタおよび
第２の抵抗からなる直列回路を備えるように構成したの
で、第１のキャパシタの大きさに応じて、入力電力に対
する利得特性の変化よりも位相特性の変化を支配的とす
ることができ、また、第２の抵抗の大きさに応じて、入
力電力に対する利得特性および位相特性を変化させるこ
とができ、設計の自由度を改善することができる歪補償
回路が得られる効果がある。
【００３１】また、この発明によれば、ＲＦ阻止用イン
ダクタおよび第３の抵抗からなる歪補償回路のダイオー
ドに並列接続された第１のキャパシタおよび第２の抵抗
からなる直列回路を備えるように構成したので、第１の
キャパシタの大きさに応じて、入力電力に対する利得特
性の変化よりも位相特性の変化を支配的とすることがで
き、また、第２の抵抗の大きさに応じて、入力電力に対
する利得特性および位相特性を変化させることができ、
設計の自由度を改善することができる。さらに、ＲＦ阻
止用インダクタは、無線周波数帯の信号がバイアス端子
およびＲＦ短絡用キャパシタ側に漏洩するのを防止する
ことができる歪補償回路が得られる効果がある。
ダクタおよび第３の抵抗からなる歪補償回路のダイオー
ドに並列接続された第１のキャパシタおよび第２の抵抗
からなる直列回路を備えるように構成したので、第１の
キャパシタの大きさに応じて、入力電力に対する利得特
性の変化よりも位相特性の変化を支配的とすることがで
き、また、第２の抵抗の大きさに応じて、入力電力に対
する利得特性および位相特性を変化させることができ、
設計の自由度を改善することができる。さらに、ＲＦ阻
止用インダクタは、無線周波数帯の信号がバイアス端子
およびＲＦ短絡用キャパシタ側に漏洩するのを防止する
ことができる歪補償回路が得られる効果がある。
【００３２】さらに、この発明によれば、第１の抵抗お
よび第３の抵抗からなる歪補償回路のダイオードに並列
接続された第１のキャパシタおよび第２の抵抗からなる
直列回路を備えるように構成したので、第１のキャパシ
タの大きさに応じて、入力電力に対する利得特性の変化
よりも位相特性の変化を支配的とすることができ、ま
た、第２の抵抗の大きさに応じて、入力電力に対する利
得特性および位相特性を変化させることができ、設計の
自由度を改善することができる歪補償回路が得られる効
果がある。
よび第３の抵抗からなる歪補償回路のダイオードに並列
接続された第１のキャパシタおよび第２の抵抗からなる
直列回路を備えるように構成したので、第１のキャパシ
タの大きさに応じて、入力電力に対する利得特性の変化
よりも位相特性の変化を支配的とすることができ、ま
た、第２の抵抗の大きさに応じて、入力電力に対する利
得特性および位相特性を変化させることができ、設計の
自由度を改善することができる歪補償回路が得られる効
果がある。
【００３３】さらに、この発明によれば、第１の抵抗お
よびＲＦ短絡用キャパシタからなる歪補償回路のバイア
ス回路の接続点およびバイアス短絡用インダクタの接続
点間の信号線路に直列接続された第４の抵抗および第１
のインダクタからなる並列回路を備えるように構成した
ので、第４の抵抗の大きさに応じて、入力電力に対する
利得特性および位相特性を抑圧する方向で変化させるこ
とができ、設計の自由度を改善することができる。ま
た、第１のインダクタは、直流成分を短絡し、第４の抵
抗によるバイアス電圧の電圧降下を防止し、ダイオード
の動作点の変動を防止することができる歪補償回路が得
られる効果がある。
よびＲＦ短絡用キャパシタからなる歪補償回路のバイア
ス回路の接続点およびバイアス短絡用インダクタの接続
点間の信号線路に直列接続された第４の抵抗および第１
のインダクタからなる並列回路を備えるように構成した
ので、第４の抵抗の大きさに応じて、入力電力に対する
利得特性および位相特性を抑圧する方向で変化させるこ
とができ、設計の自由度を改善することができる。ま
た、第１のインダクタは、直流成分を短絡し、第４の抵
抗によるバイアス電圧の電圧降下を防止し、ダイオード
の動作点の変動を防止することができる歪補償回路が得
られる効果がある。
【００３４】さらに、この発明によれば、ＲＦ阻止用イ
ンダクタおよび第３の抵抗からなる歪補償回路のバイア
ス回路の接続点および第３の抵抗の接続点間の信号線路
に直列接続された第４の抵抗および第１のインダクタか
らなる並列回路を備えるように構成したので、第４の抵
抗の大きさに応じて、入力電力に対する利得特性および
位相特性を抑圧する方向で変化させることができ、設計
の自由度を改善することができる。また、第１のインダ
クタは、直流成分を短絡し、第４の抵抗によるバイアス
電圧の電圧降下を防止し、ダイオードの動作点の変動を
防止することができる。さらに、ＲＦ阻止用インダクタ
は、無線周波数帯の信号がバイアス端子およびＲＦ短絡
用キャパシタ側に漏洩するのを防止することができる歪
補償回路が得られる効果がある。
ンダクタおよび第３の抵抗からなる歪補償回路のバイア
ス回路の接続点および第３の抵抗の接続点間の信号線路
に直列接続された第４の抵抗および第１のインダクタか
らなる並列回路を備えるように構成したので、第４の抵
抗の大きさに応じて、入力電力に対する利得特性および
位相特性を抑圧する方向で変化させることができ、設計
の自由度を改善することができる。また、第１のインダ
クタは、直流成分を短絡し、第４の抵抗によるバイアス
電圧の電圧降下を防止し、ダイオードの動作点の変動を
防止することができる。さらに、ＲＦ阻止用インダクタ
は、無線周波数帯の信号がバイアス端子およびＲＦ短絡
用キャパシタ側に漏洩するのを防止することができる歪
補償回路が得られる効果がある。
【００３５】さらに、この発明によれば、第１の抵抗お
よび第３の抵抗からなる歪補償回路のバイアス回路の接
続点および第３の抵抗の接続点間の信号線路に直列接続
された第４の抵抗および第１のインダクタからなる並列
回路を備えるように構成したので、第４の抵抗の大きさ
に応じて、入力電力に対する利得特性および位相特性を
抑圧する方向で変化させることができ、設計の自由度を
改善することができる。また、第１のインダクタは、直
流成分を短絡し、第４の抵抗によるバイアス電圧の電圧
降下を防止し、ダイオードの動作点の変動を防止するこ
とができる歪補償回路が得られる効果がある。
よび第３の抵抗からなる歪補償回路のバイアス回路の接
続点および第３の抵抗の接続点間の信号線路に直列接続
された第４の抵抗および第１のインダクタからなる並列
回路を備えるように構成したので、第４の抵抗の大きさ
に応じて、入力電力に対する利得特性および位相特性を
抑圧する方向で変化させることができ、設計の自由度を
改善することができる。また、第１のインダクタは、直
流成分を短絡し、第４の抵抗によるバイアス電圧の電圧
降下を防止し、ダイオードの動作点の変動を防止するこ
とができる歪補償回路が得られる効果がある。
【００３６】さらに、この発明によれば、ダイオードに
並列接続された第２のキャパシタを備えるように構成し
たので、第２のキャパシタの大きさに応じて、入力電力
に対する利得特性の変化よりも位相特性の変化を支配的
とすることができ、設計の自由度を改善することができ
る歪補償回路が得られる効果がある。
並列接続された第２のキャパシタを備えるように構成し
たので、第２のキャパシタの大きさに応じて、入力電力
に対する利得特性の変化よりも位相特性の変化を支配的
とすることができ、設計の自由度を改善することができ
る歪補償回路が得られる効果がある。
【００３７】さらに、この発明によれば、ＬＤＭＯＳＦ
ＥＴ増幅器またはプッシュプル増幅器の前段または後段
に接続するように構成したので、ＬＤＭＯＳＦＥＴ増幅
器またはプッシュプル増幅器の入力電力の増加に対する
利得の増加および位相の遅れを高精度に補償することが
でき、高効率および低歪動作させることができる歪補償
回路が得られる効果がある。
ＥＴ増幅器またはプッシュプル増幅器の前段または後段
に接続するように構成したので、ＬＤＭＯＳＦＥＴ増幅
器またはプッシュプル増幅器の入力電力の増加に対する
利得の増加および位相の遅れを高精度に補償することが
でき、高効率および低歪動作させることができる歪補償
回路が得られる効果がある。
【図１】 この発明の実施の形態１による歪補償回路を
示す回路図である。
示す回路図である。
【図２】 歪補償回路の歪補償効果を示す特性図であ
る。
る。
【図３】 この発明の実施の形態１による入力電力に対
する利得特性および位相特性の変化を示す特性図であ
る。
する利得特性および位相特性の変化を示す特性図であ
る。
【図４】 この発明の実施の形態２による歪補償回路を
示す回路図である。
示す回路図である。
【図５】 この発明の実施の形態３による歪補償回路を
示す回路図である。
示す回路図である。
【図６】 この発明の実施の形態４による歪補償回路を
示す回路図である。
示す回路図である。
【図７】 この発明の実施の形態５による歪補償回路を
示す回路図である。
示す回路図である。
【図８】 この発明の実施の形態６による歪補償回路を
示す回路図である。
示す回路図である。
【図９】 この発明の実施の形態７による歪補償回路を
示す回路図である。
示す回路図である。
【図１０】 従来の歪補償回路を示す回路図である。
１ 入力端子、２ 出力端子、３ バイアス端子、４
入力側バイアス阻止用キャパシタ、５ ダイオード、６
出力側バイアス阻止用キャパシタ、７ 抵抗（第１の
抵抗）、８ ＲＦ短絡用キャパシタ、９ バイアス短絡
用インダクタ、１０ キャパシタ（第２のキャパシ
タ）、１１ ＲＦ阻止用インダクタ、１２抵抗（第３の
抵抗）、２１ キャパシタ（第１のキャパシタ）、２２
抵抗（第２の抵抗）、２３ 抵抗（第４の抵抗）、２
４ インダクタ（第１のインダクタ）、３１ 歪補償回
路、３２ ＬＤＭＯＳＦＥＴ増幅器、プッシュプル増幅
器。
入力側バイアス阻止用キャパシタ、５ ダイオード、６
出力側バイアス阻止用キャパシタ、７ 抵抗（第１の
抵抗）、８ ＲＦ短絡用キャパシタ、９ バイアス短絡
用インダクタ、１０ キャパシタ（第２のキャパシ
タ）、１１ ＲＦ阻止用インダクタ、１２抵抗（第３の
抵抗）、２１ キャパシタ（第１のキャパシタ）、２２
抵抗（第２の抵抗）、２３ 抵抗（第４の抵抗）、２
４ インダクタ（第１のインダクタ）、３１ 歪補償回
路、３２ ＬＤＭＯＳＦＥＴ増幅器、プッシュプル増幅
器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 幸夫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J090 AA01 AA15 CA21 FA19 GN03 HA10 HA19 HA25 HA29 HA33 KA12 SA13 TA01 TA02 5J091 AA01 AA15 CA21 FA19 HA10 HA19 HA25 HA29 HA33 KA12 SA13 TA01 TA02
Claims (8)
- 【請求項１】 無線周波数帯の信号を入力する入力端
子、入力側バイアス阻止用キャパシタ、ダイオード、出
力側バイアス阻止用キャパシタ、および無線周波数帯の
信号を出力する出力端子の順で直列接続された信号線路
と、上記入力側バイアス阻止用キャパシタおよび上記ダ
イオード間の信号線路とバイアス端子との間に第１の抵
抗が接続されたバイアス回路と、上記バイアス端子およ
び上記第１の抵抗間のバイアス回路に一端が接続され他
端が接地されたＲＦ短絡用キャパシタと、上記ダイオー
ドおよび上記出力側バイアス阻止用キャパシタ間の信号
線路に一端が接続され他端が接地されたバイアス短絡用
インダクタと、上記ダイオードに並列接続された第１の
キャパシタおよび第２の抵抗からなる直列回路とを備え
た歪補償回路。 - 【請求項２】 無線周波数帯の信号を入力する入力端
子、入力側バイアス阻止用キャパシタ、ダイオード、出
力側バイアス阻止用キャパシタ、および無線周波数帯の
信号を出力する出力端子の順で直列接続された信号線路
と、上記入力側バイアス阻止用キャパシタおよび上記ダ
イオード間の信号線路とバイアス端子との間にＲＦ阻止
用インダクタが接続されたバイアス回路と、上記バイア
ス端子および上記ＲＦ阻止用インダクタ間のバイアス回
路に一端が接続され他端が接地されたＲＦ短絡用キャパ
シタと、上記ダイオードおよび上記出力側バイアス阻止
用キャパシタ間の信号線路に一端が接続され他端が接地
された第３の抵抗と、上記ダイオードに並列接続された
第１のキャパシタおよび第２の抵抗からなる直列回路と
を備えた歪補償回路。 - 【請求項３】 無線周波数帯の信号を入力する入力端
子、入力側バイアス阻止用キャパシタ、ダイオード、出
力側バイアス阻止用キャパシタ、および無線周波数帯の
信号を出力する出力端子の順で直列接続された信号線路
と、上記入力側バイアス阻止用キャパシタおよび上記ダ
イオード間の信号線路とバイアス端子との間に第１の抵
抗が接続されたバイアス回路と、上記バイアス端子およ
び上記第１の抵抗間のバイアス回路に一端が接続され他
端が接地されたＲＦ短絡用キャパシタと、上記ダイオー
ドおよび上記出力側バイアス阻止用キャパシタ間の信号
線路に一端が接続され他端が接地された第３の抵抗と、
上記ダイオードに並列接続された第１のキャパシタおよ
び第２の抵抗からなる直列回路とを備えた歪補償回路。 - 【請求項４】 無線周波数帯の信号を入力する入力端
子、入力側バイアス阻止用キャパシタ、ダイオード、出
力側バイアス阻止用キャパシタ、および無線周波数帯の
信号を出力する出力端子の順で直列接続された信号線路
と、上記入力側バイアス阻止用キャパシタおよび上記ダ
イオード間の信号線路とバイアス端子との間に第１の抵
抗が接続されたバイアス回路と、上記バイアス端子およ
び上記第１の抵抗間のバイアス回路に一端が接続され他
端が接地されたＲＦ短絡用キャパシタと、上記ダイオー
ドおよび上記出力側バイアス阻止用キャパシタ間の信号
線路に一端が接続され他端が接地されたバイアス短絡用
インダクタと、上記バイアス回路の接続点および上記バ
イアス短絡用インダクタの接続点間の信号線路に直列接
続された第４の抵抗および第１のインダクタからなる並
列回路とを備えた歪補償回路。 - 【請求項５】 無線周波数帯の信号を入力する入力端
子、入力側バイアス阻止用キャパシタ、ダイオード、出
力側バイアス阻止用キャパシタ、および無線周波数帯の
信号を出力する出力端子の順で直列接続された信号線路
と、上記入力側バイアス阻止用キャパシタおよび上記ダ
イオード間の信号線路とバイアス端子との間にＲＦ阻止
用インダクタが接続されたバイアス回路と、上記バイア
ス端子および上記ＲＦ阻止用インダクタ間のバイアス回
路に一端が接続され他端が接地されたＲＦ短絡用キャパ
シタと、上記ダイオードおよび上記出力側バイアス阻止
用キャパシタ間の信号線路に一端が接続され他端が接地
された第３の抵抗と、上記バイアス回路の接続点および
上記第３の抵抗の接続点間の信号線路に直列接続された
第４の抵抗および第１のインダクタからなる並列回路と
を備えた歪補償回路。 - 【請求項６】 無線周波数帯の信号を入力する入力端
子、入力側バイアス阻止用キャパシタ、ダイオード、出
力側バイアス阻止用キャパシタ、および無線周波数帯の
信号を出力する出力端子の順で直列接続された信号線路
と、上記入力側バイアス阻止用キャパシタおよび上記ダ
イオード間の信号線路とバイアス端子との間に第１の抵
抗が接続されたバイアス回路と、上記バイアス端子およ
び上記第１の抵抗間のバイアス回路に一端が接続され他
端が接地されたＲＦ短絡用キャパシタと、上記ダイオー
ドおよび上記出力側バイアス阻止用キャパシタ間の信号
線路に一端が接続され他端が接地された第３の抵抗と、
上記バイアス回路の接続点および上記第３の抵抗の接続
点間の信号線路に直列接続された第４の抵抗および第１
のインダクタからなる並列回路とを備えた歪補償回路。 - 【請求項７】 ダイオードに並列接続された第２のキャ
パシタとを備えたことを特徴とする請求項１から請求項
６のうちのいずれか１項記載の歪補償回路。 - 【請求項８】 ＬＤＭＯＳＦＥＴ増幅器またはプッシュ
プル増幅器の前段または後段に接続したことを特徴とす
る請求項１から請求項７のうちのいずれか１項記載の歪
補償回路。
Priority Applications (1)
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|---|---|---|---|
| JP2000259680A JP2002076784A (ja) | 2000-08-29 | 2000-08-29 | 歪補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000259680A JP2002076784A (ja) | 2000-08-29 | 2000-08-29 | 歪補償回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076784A true JP2002076784A (ja) | 2002-03-15 |
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ID=18747816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000259680A Abandoned JP2002076784A (ja) | 2000-08-29 | 2000-08-29 | 歪補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076784A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2000
- 2000-08-29 JP JP2000259680A patent/JP2002076784A/ja not_active Abandoned
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