JP2002074964A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 ＳＲＡＭメモリセルにソフトエラー対策を施
した半導体記憶装置を得ること。 【解決手段】 ＮＭＯＳトランジスタＮＭ１とＰＭＯＳ
トランジスタＰＭ１により構成されるインバータＩＮＶ
１と、ＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジ
スタＰＭ２により構成されるインバータＩＮＶ２との相
補接続によって、ＳＲＡＭのメモリセルを構成し、記憶
ノードＮＡにＰＭＯＳトランジスタＰ１のドレインとＰ
ＭＯＳトランジスタＰ２のゲートを接続し、記憶ノード
ＮＢにＰＭＯＳトランジスタＰ２のドレインとＰＭＯＳ
トランジスタＰ１のゲートを接続する。これにより、そ
れらＰＭＯＳトランジスタのゲート容量分とドレイン容
量分の容量値を記憶ノードＮＡおよびＮＢに付加する。
した半導体記憶装置を得ること。 【解決手段】 ＮＭＯＳトランジスタＮＭ１とＰＭＯＳ
トランジスタＰＭ１により構成されるインバータＩＮＶ
１と、ＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジ
スタＰＭ２により構成されるインバータＩＮＶ２との相
補接続によって、ＳＲＡＭのメモリセルを構成し、記憶
ノードＮＡにＰＭＯＳトランジスタＰ１のドレインとＰ
ＭＯＳトランジスタＰ２のゲートを接続し、記憶ノード
ＮＢにＰＭＯＳトランジスタＰ２のドレインとＰＭＯＳ
トランジスタＰ１のゲートを接続する。これにより、そ
れらＰＭＯＳトランジスタのゲート容量分とドレイン容
量分の容量値を記憶ノードＮＡおよびＮＢに付加する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＲＡＭ（Ｓｔ
ａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）型のメモリセルを備えた半導体記憶装置に関するも
のであり、特にソフトエラー耐性の向上を図った半導体
記憶装置に関するものである。
ａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）型のメモリセルを備えた半導体記憶装置に関するも
のであり、特にソフトエラー耐性の向上を図った半導体
記憶装置に関するものである。
【０００２】
【従来の技術】近年、電子機器の軽薄短小化とともに、
それら機器の機能を高速に実現する要望が強まってい
る。このような電子機器において、今やマイクロコンピ
ュータを搭載することは不可欠であり、そのマイクロコ
ンピュータの構成においては、大容量かつ高速なメモリ
の実装は必須となっている。また、パーソナルコンピュ
ータの急速な普及と高性能化のもと、より高速な処理を
実現するために、キャッシュメモリの大容量化が求めら
れている。すなわち、ＣＰＵが、制御プログラム等の実
行時において使用するＲＡＭについて、高速化と大容量
化が求められている。
それら機器の機能を高速に実現する要望が強まってい
る。このような電子機器において、今やマイクロコンピ
ュータを搭載することは不可欠であり、そのマイクロコ
ンピュータの構成においては、大容量かつ高速なメモリ
の実装は必須となっている。また、パーソナルコンピュ
ータの急速な普及と高性能化のもと、より高速な処理を
実現するために、キャッシュメモリの大容量化が求めら
れている。すなわち、ＣＰＵが、制御プログラム等の実
行時において使用するＲＡＭについて、高速化と大容量
化が求められている。
【０００３】ＲＡＭとしては、一般にＤＲＡＭ（Ｄｙｎ
ａｍｉｃ ＲＡＭ）とＳＲＡＭとが使用されているが、
上記したキャッシュメモリのように高速な処理を要する
部分には、通常、ＳＲＡＭが使用されている。ＳＲＡＭ
は、そのメモリセルの構造として、４個のトランジスタ
と２個の高抵抗素子で構成される高抵抗負荷型と、６個
のトランジスタで構成されるＣＭＯＳ型が知られてい
る。特に、ＣＭＯＳ型ＳＲＡＭは、データ保持時のリー
ク電流が非常に小さいために信頼性が高く、現在の主流
となっている。
ａｍｉｃ ＲＡＭ）とＳＲＡＭとが使用されているが、
上記したキャッシュメモリのように高速な処理を要する
部分には、通常、ＳＲＡＭが使用されている。ＳＲＡＭ
は、そのメモリセルの構造として、４個のトランジスタ
と２個の高抵抗素子で構成される高抵抗負荷型と、６個
のトランジスタで構成されるＣＭＯＳ型が知られてい
る。特に、ＣＭＯＳ型ＳＲＡＭは、データ保持時のリー
ク電流が非常に小さいために信頼性が高く、現在の主流
となっている。
【０００４】図５５は、従来のＣＭＯＳ型ＳＲＡＭのメ
モリセルの回路図である。特に、図５５のメモリセル
は、記憶を保持するための回路部のみを示しており、記
憶状態の読み出しおよび書き込みをおこなうためのアク
セス用ＭＯＳトランジスタの記載を省略している。図５
５に示すように、メモリセルは、入力端子と出力端子を
相補的に接続した２つのインバータＩＮＶ１およびＩＮ
Ｖ２によって表すことができる。
モリセルの回路図である。特に、図５５のメモリセル
は、記憶を保持するための回路部のみを示しており、記
憶状態の読み出しおよび書き込みをおこなうためのアク
セス用ＭＯＳトランジスタの記載を省略している。図５
５に示すように、メモリセルは、入力端子と出力端子を
相補的に接続した２つのインバータＩＮＶ１およびＩＮ
Ｖ２によって表すことができる。
【０００５】また、図５６は、インバータＩＮＶ１およ
びＩＮＶ２の内部回路、すなわちＣＭＯＳインバータ回
路を示す回路図である。図５６に示すように、インバー
タＩＮＶ１およびＩＮＶ２はともに、一つのＰＭＯＳト
ランジスタＰＭ１と一つのＮＭＯＳトランジスタＮＭ１
により構成される。そして、ＰＭＯＳトランジスタＰＭ
１のソースは電源線ＶDDに接続され、ＮＭＯＳトランジ
スタＮＭ１のソースは接地線ＧＮＤに接続される。ま
た、双方のドレイン同士が接続されることでその接続点
において出力端子ＯＵＴを形成し、双方のゲート同士が
接続されることでその接続点において入力端子ＩＮを形
成している。すなわち、ＰＭＯＳトランジスタＰＭ１を
負荷トランジスタとし、ＮＭＯＳトランジスタＮＭ１を
駆動トランジスタとした、いわゆるＣＭＯＳ構成によっ
て、インバータ機能が実現されている。
びＩＮＶ２の内部回路、すなわちＣＭＯＳインバータ回
路を示す回路図である。図５６に示すように、インバー
タＩＮＶ１およびＩＮＶ２はともに、一つのＰＭＯＳト
ランジスタＰＭ１と一つのＮＭＯＳトランジスタＮＭ１
により構成される。そして、ＰＭＯＳトランジスタＰＭ
１のソースは電源線ＶDDに接続され、ＮＭＯＳトランジ
スタＮＭ１のソースは接地線ＧＮＤに接続される。ま
た、双方のドレイン同士が接続されることでその接続点
において出力端子ＯＵＴを形成し、双方のゲート同士が
接続されることでその接続点において入力端子ＩＮを形
成している。すなわち、ＰＭＯＳトランジスタＰＭ１を
負荷トランジスタとし、ＮＭＯＳトランジスタＮＭ１を
駆動トランジスタとした、いわゆるＣＭＯＳ構成によっ
て、インバータ機能が実現されている。
【０００６】ここで、図５６に示すＣＭＯＳインバータ
回路の動作について説明する。図５６において、入力端
子ＩＮに論理レベル“Ｈ”の電位、すなわちＶDD電位が
与えられると、ＰＭＯＳトランジスタＰＭ１はＯＦＦ状
態になり、ＮＭＯＳトランジスタＮＭ１はＯＮ状態にな
る。
回路の動作について説明する。図５６において、入力端
子ＩＮに論理レベル“Ｈ”の電位、すなわちＶDD電位が
与えられると、ＰＭＯＳトランジスタＰＭ１はＯＦＦ状
態になり、ＮＭＯＳトランジスタＮＭ１はＯＮ状態にな
る。
【０００７】したがって、出力端子ＯＵＴは、ＮＭＯＳ
トランジスタＮＭ１を介して接地線に電気的に接続さ
れ、その電位は論理レベル“Ｌ”の電位、すなわちＧＮ
Ｄ電位になる。逆に、入力端子ＩＮに論理レベル“Ｌ”
の電位、すなわちＧＮＤ電位が与えられると、ＰＭＯＳ
トランジスタＰＭ１はＯＮ状態になり、ＮＭＯＳトラン
ジスタＮＭ１はＯＦＦ状態になる。したがって、出力端
子ＯＵＴは、ＰＭＯＳトランジスタＰＭ１を介して電源
線に電気的に接続され、その電位は論理レベル“Ｈ”の
電位、すなわちＶDD電位になる。このように、ＣＭＯＳ
インバータ回路は、入力と出力の論理が相補な関係にな
る。
トランジスタＮＭ１を介して接地線に電気的に接続さ
れ、その電位は論理レベル“Ｌ”の電位、すなわちＧＮ
Ｄ電位になる。逆に、入力端子ＩＮに論理レベル“Ｌ”
の電位、すなわちＧＮＤ電位が与えられると、ＰＭＯＳ
トランジスタＰＭ１はＯＮ状態になり、ＮＭＯＳトラン
ジスタＮＭ１はＯＦＦ状態になる。したがって、出力端
子ＯＵＴは、ＰＭＯＳトランジスタＰＭ１を介して電源
線に電気的に接続され、その電位は論理レベル“Ｈ”の
電位、すなわちＶDD電位になる。このように、ＣＭＯＳ
インバータ回路は、入力と出力の論理が相補な関係にな
る。
【０００８】つぎに、図５５に示した従来のメモリセル
について説明する。インバータＩＮＶ１の入力端子とイ
ンバータＩＮＶ２の出力端子は互いに接続され、インバ
ータＩＮＶ１の出力端子とインバータＩＮＶ２の入力端
子は互いに接続されているため、図中の記憶ノードＮＡ
およびＮＢは互いに相補な関係となる。
について説明する。インバータＩＮＶ１の入力端子とイ
ンバータＩＮＶ２の出力端子は互いに接続され、インバ
ータＩＮＶ１の出力端子とインバータＩＮＶ２の入力端
子は互いに接続されているため、図中の記憶ノードＮＡ
およびＮＢは互いに相補な関係となる。
【０００９】例えば、記憶ノードＮＡが、論理レベル
“Ｈ”の電位状態であるとすると、記憶ノードＮＢは論
理レベル“Ｌ”の電位状態になって安定する。また、逆
に、記憶ノードＮＡが、論理レベル“Ｌ”の電位状態で
あるとすると、記憶ノードＮＢは論理レベル“Ｈ”の電
位状態になって安定する。このように、インバータによ
って構成されたメモリセルは、二つの記憶ノードＮＡお
よびＮＢの状態が“Ｈ”状態か“Ｌ”状態かによって、
異なる二つの安定した論理状態を有し、その論理状態を
１ビットの記憶データとして保持するものである。
“Ｈ”の電位状態であるとすると、記憶ノードＮＢは論
理レベル“Ｌ”の電位状態になって安定する。また、逆
に、記憶ノードＮＡが、論理レベル“Ｌ”の電位状態で
あるとすると、記憶ノードＮＢは論理レベル“Ｈ”の電
位状態になって安定する。このように、インバータによ
って構成されたメモリセルは、二つの記憶ノードＮＡお
よびＮＢの状態が“Ｈ”状態か“Ｌ”状態かによって、
異なる二つの安定した論理状態を有し、その論理状態を
１ビットの記憶データとして保持するものである。
【００１０】このように、ＣＭＯＳインバータ回路で構
成した半導体記憶装置は、非常に安定性がよく、耐ノイ
ズに対してはこれまで問題とはならなかった。ところ
が、上記したようなメモリセルを多数集積させた大容量
メモリになると、１ビットあたりのメモリセル面積が微
小になるため、電離性の放射線があたることによって発
生する電荷に影響を受けてしまう。すなわち、放射線が
照射されることにより、メモリセルの記憶状態が不安定
となり、記憶データの反転といった誤動作が生じる可能
性が高くなる。
成した半導体記憶装置は、非常に安定性がよく、耐ノイ
ズに対してはこれまで問題とはならなかった。ところ
が、上記したようなメモリセルを多数集積させた大容量
メモリになると、１ビットあたりのメモリセル面積が微
小になるため、電離性の放射線があたることによって発
生する電荷に影響を受けてしまう。すなわち、放射線が
照射されることにより、メモリセルの記憶状態が不安定
となり、記憶データの反転といった誤動作が生じる可能
性が高くなる。
【００１１】この現象はソフトエラーと呼ばれており、
電離性の放射線としてはパッケージ材料や配線材料から
出てくるα線が原因とされている。特に、ソフトエラー
は、電源電圧が下がるにつれて起こりやすくなるため、
近年の低電源駆動化を図った半導体記憶装置では、この
ソフトエラーに対する耐性を増すのが重要なテーマとな
っている。
電離性の放射線としてはパッケージ材料や配線材料から
出てくるα線が原因とされている。特に、ソフトエラー
は、電源電圧が下がるにつれて起こりやすくなるため、
近年の低電源駆動化を図った半導体記憶装置では、この
ソフトエラーに対する耐性を増すのが重要なテーマとな
っている。
【００１２】そこで、記憶ノードの容量値を増やすこと
により、ソフトエラー耐性を増した種々の半導体記憶装
置が提案されている。例えば、特開平９−２７０４６９
号公報に開示の「半導体メモリ装置」によれば、記憶ノ
ード（すなわち、ＣＭＯＳインバータ回路を構成する負
荷トランジスタのゲートと駆動トランジスタとゲートと
の接続部）と半導体基板との間に薄い活性領域を介在さ
せることでキャパシタを形成し、これにより記憶ノード
部の容量値を増加させている。
により、ソフトエラー耐性を増した種々の半導体記憶装
置が提案されている。例えば、特開平９−２７０４６９
号公報に開示の「半導体メモリ装置」によれば、記憶ノ
ード（すなわち、ＣＭＯＳインバータ回路を構成する負
荷トランジスタのゲートと駆動トランジスタとゲートと
の接続部）と半導体基板との間に薄い活性領域を介在さ
せることでキャパシタを形成し、これにより記憶ノード
部の容量値を増加させている。
【００１３】一方、ＳＲＡＭ用メモリセルと、アクセス
用トランジスタと、いくつかのキャパシタと、から構成
された不揮発性半導体記憶装置が知られており、上記し
た記憶ノード部の容量値は、この不揮発性半導体記憶装
置においても重要な問題となる。
用トランジスタと、いくつかのキャパシタと、から構成
された不揮発性半導体記憶装置が知られており、上記し
た記憶ノード部の容量値は、この不揮発性半導体記憶装
置においても重要な問題となる。
【００１４】この不揮発性半導体記憶装置によれば、多
数のキャパシタの容量分割により電位を決めて書き込み
をおこない、記憶ノードに接続されるキャパシタの容量
値の大小関係で電源ＯＮ時の読み出しをおこなうので、
キャパシタの適切な設計が困難であるという問題を有し
ていた。そこで、特開昭６２−３３３９２号公報に開示
の「半導体不揮発性メモリ装置」は、ＳＲＡＭメモリセ
ルの記憶ノードに、キャパシタに代えて、フローティン
グゲートを有するＭＯＳトランジスタのゲートを接続す
ることで不揮発性メモリ部を構成し、キャパシタの削減
を図っている。
数のキャパシタの容量分割により電位を決めて書き込み
をおこない、記憶ノードに接続されるキャパシタの容量
値の大小関係で電源ＯＮ時の読み出しをおこなうので、
キャパシタの適切な設計が困難であるという問題を有し
ていた。そこで、特開昭６２−３３３９２号公報に開示
の「半導体不揮発性メモリ装置」は、ＳＲＡＭメモリセ
ルの記憶ノードに、キャパシタに代えて、フローティン
グゲートを有するＭＯＳトランジスタのゲートを接続す
ることで不揮発性メモリ部を構成し、キャパシタの削減
を図っている。
【００１５】
【発明が解決しようとする課題】しかしながら、半導体
記憶装置のさらなる大容量化および高集積化の要望に応
じて、メモリセルの構成要素の微細化を進めることが必
要となっており、このため、記憶ノード部の容量値はま
すます小さくなって、ソフトエラーが起こりやすくなる
という問題が生じている。
記憶装置のさらなる大容量化および高集積化の要望に応
じて、メモリセルの構成要素の微細化を進めることが必
要となっており、このため、記憶ノード部の容量値はま
すます小さくなって、ソフトエラーが起こりやすくなる
という問題が生じている。
【００１６】その問題に対して、上記した特開平９−２
７０４６９号公報に開示の「半導体メモリ装置」等に示
される従来のメモリセルは、記憶ノード部の容量値を増
加させるために、特定の半導体レイアウトパターンを採
用しなければならず、今後のメモリセルの高集積化にと
もなって変更されるレイアウトパターンに対応するに
は、その設計行程が複雑となり、必ずしも柔軟な解決策
とは言えない。
７０４６９号公報に開示の「半導体メモリ装置」等に示
される従来のメモリセルは、記憶ノード部の容量値を増
加させるために、特定の半導体レイアウトパターンを採
用しなければならず、今後のメモリセルの高集積化にと
もなって変更されるレイアウトパターンに対応するに
は、その設計行程が複雑となり、必ずしも柔軟な解決策
とは言えない。
【００１７】また、上記した特開昭６２−３３３９２号
に開示の「半導体不揮発性メモリ装置」では、ＳＲＡＭ
メモリセルの記憶ノードに接続したＭＯＳトランジスタ
は、不揮発性メモリ部を構成するためのものであり、フ
ローティングゲートを備えるためのレイアウトにより形
成されることが必要であり、さらに、α線照射によって
そのフローティングゲートの記憶保持状態が変化する事
態を否定できない。すなわち、この「半導体不揮発性メ
モリ装置」は、不揮発性メモリ機能とソフトエラー対策
とをともに実現することはできず、またそれを意図した
ものではない。
に開示の「半導体不揮発性メモリ装置」では、ＳＲＡＭ
メモリセルの記憶ノードに接続したＭＯＳトランジスタ
は、不揮発性メモリ部を構成するためのものであり、フ
ローティングゲートを備えるためのレイアウトにより形
成されることが必要であり、さらに、α線照射によって
そのフローティングゲートの記憶保持状態が変化する事
態を否定できない。すなわち、この「半導体不揮発性メ
モリ装置」は、不揮発性メモリ機能とソフトエラー対策
とをともに実現することはできず、またそれを意図した
ものではない。
【００１８】この発明は上記問題点を解決するためにな
されたもので、ＳＲＡＭメモリセルに、設計・製造行程
の確立されたＰＭＯＳトランジスタまたはＮＭＯＳトラ
ンジスタを設け、その追加したＭＯＳトランジスタのゲ
ートを記憶ノードに接続することで、記憶ノード部の容
量値の増加、すなわちソフトエラー対策を実現した半導
体記憶装置を得ることを目的とする。
されたもので、ＳＲＡＭメモリセルに、設計・製造行程
の確立されたＰＭＯＳトランジスタまたはＮＭＯＳトラ
ンジスタを設け、その追加したＭＯＳトランジスタのゲ
ートを記憶ノードに接続することで、記憶ノード部の容
量値の増加、すなわちソフトエラー対策を実現した半導
体記憶装置を得ることを目的とする。
【００１９】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、この発明にかかる半導体記憶装置
にあっては、ソースが接地線に接続された第１のＮＭＯ
Ｓトランジスタと、ソースが接地線に接続され、ドレイ
ンが前記第１のＮＭＯＳトランジスタのゲートに接続さ
れてその接続点を第１のノードとし、ゲートが前記第１
のＮＭＯＳトランジスタのドレインに接続されてその接
続点を第２のノードとした第２のＮＭＯＳトランジスタ
と、ドレインを前記第１のノードに接続し、ゲートを前
記第２のノードに接続した第１のＰＭＯＳトランジスタ
と、ドレインを前記第２のノードに接続し、ゲートを前
記第１のノードに接続した第２のＰＭＯＳトランジスタ
と、を備えたことを特徴とする。
目的を達成するため、この発明にかかる半導体記憶装置
にあっては、ソースが接地線に接続された第１のＮＭＯ
Ｓトランジスタと、ソースが接地線に接続され、ドレイ
ンが前記第１のＮＭＯＳトランジスタのゲートに接続さ
れてその接続点を第１のノードとし、ゲートが前記第１
のＮＭＯＳトランジスタのドレインに接続されてその接
続点を第２のノードとした第２のＮＭＯＳトランジスタ
と、ドレインを前記第１のノードに接続し、ゲートを前
記第２のノードに接続した第１のＰＭＯＳトランジスタ
と、ドレインを前記第２のノードに接続し、ゲートを前
記第１のノードに接続した第２のＰＭＯＳトランジスタ
と、を備えたことを特徴とする。
【００２０】この発明によれば、第１のＮＭＯＳトラン
ジスタと第２のＮＭＯＳトランジスタのそれぞれのドレ
インに、例えばダイオード接続されたＭＯＳトランジス
タ等の負荷トランジスタを接続することでＳＲＡＭのメ
モリセルを構成した際に、記憶ノードとなる第１のノー
ドに第１のＰＭＯＳトランジスタのドレインと第２のＰ
ＭＯＳトランジスタのゲートが接続され、記憶ノードと
なる第２のノードに第２のＰＭＯＳトランジスタのドレ
インと第１のＰＭＯＳトランジスタのゲートが接続され
るので、それらゲート容量分とドレイン容量分の容量値
を各記憶ノードに付加することができる。
ジスタと第２のＮＭＯＳトランジスタのそれぞれのドレ
インに、例えばダイオード接続されたＭＯＳトランジス
タ等の負荷トランジスタを接続することでＳＲＡＭのメ
モリセルを構成した際に、記憶ノードとなる第１のノー
ドに第１のＰＭＯＳトランジスタのドレインと第２のＰ
ＭＯＳトランジスタのゲートが接続され、記憶ノードと
なる第２のノードに第２のＰＭＯＳトランジスタのドレ
インと第１のＰＭＯＳトランジスタのゲートが接続され
るので、それらゲート容量分とドレイン容量分の容量値
を各記憶ノードに付加することができる。
【００２１】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、ソースが電源線に接続され、
ドレインが前記第１のＮＭＯＳトランジスタのドレイン
に接続され、ゲートが前記第２のＮＭＯＳトランジスタ
のドレインに接続された第３のＰＭＯＳトランジスタ
と、ソースが電源線に接続され、ドレインが前記第２の
ＮＭＯＳトランジスタのドレインに接続され、ゲートが
前記第１のＮＭＯＳトランジスタのドレインに接続され
た第４のＰＭＯＳトランジスタと、を備えたことを特徴
とする。
ては、上記発明において、ソースが電源線に接続され、
ドレインが前記第１のＮＭＯＳトランジスタのドレイン
に接続され、ゲートが前記第２のＮＭＯＳトランジスタ
のドレインに接続された第３のＰＭＯＳトランジスタ
と、ソースが電源線に接続され、ドレインが前記第２の
ＮＭＯＳトランジスタのドレインに接続され、ゲートが
前記第１のＮＭＯＳトランジスタのドレインに接続され
た第４のＰＭＯＳトランジスタと、を備えたことを特徴
とする。
【００２２】この発明によれば、第１のＮＭＯＳトラン
ジスタと第３のＰＭＯＳトランジスタにより構成される
インバータと、第２のＮＭＯＳトランジスタと第４のＰ
ＭＯＳトランジスタにより構成されるインバータとの相
補接続によって、ＳＲＡＭのメモリセルが構成され、記
憶ノードとなる第１のノードに第１のＰＭＯＳトランジ
スタのドレインと第２のＰＭＯＳトランジスタのゲート
が接続され、記憶ノードとなる第２のノードに第２のＰ
ＭＯＳトランジスタのドレインと第１のＰＭＯＳトラン
ジスタのゲートが接続されるので、それらゲート容量分
とドレイン容量分の容量値を各記憶ノードに付加するこ
とができる。
ジスタと第３のＰＭＯＳトランジスタにより構成される
インバータと、第２のＮＭＯＳトランジスタと第４のＰ
ＭＯＳトランジスタにより構成されるインバータとの相
補接続によって、ＳＲＡＭのメモリセルが構成され、記
憶ノードとなる第１のノードに第１のＰＭＯＳトランジ
スタのドレインと第２のＰＭＯＳトランジスタのゲート
が接続され、記憶ノードとなる第２のノードに第２のＰ
ＭＯＳトランジスタのドレインと第１のＰＭＯＳトラン
ジスタのゲートが接続されるので、それらゲート容量分
とドレイン容量分の容量値を各記憶ノードに付加するこ
とができる。
【００２３】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第１のＰＭＯＳトランジ
スタのドレインと前記第３のＰＭＯＳトランジスタのド
レインは、第１のｐ+拡散領域を共有して形成され、前
記第２のＰＭＯＳトランジスタのドレインと前記第４の
ＰＭＯＳトランジスタのドレインは、第２のｐ+拡散領
域を共有して形成されたことを特徴とする。
ては、上記発明において、前記第１のＰＭＯＳトランジ
スタのドレインと前記第３のＰＭＯＳトランジスタのド
レインは、第１のｐ+拡散領域を共有して形成され、前
記第２のＰＭＯＳトランジスタのドレインと前記第４の
ＰＭＯＳトランジスタのドレインは、第２のｐ+拡散領
域を共有して形成されたことを特徴とする。
【００２４】この発明によれば、第１のＰＭＯＳトラン
ジスタと第３のＰＭＯＳトランジスタとの間において、
それらドレインの形成と双方の接続とを共通のｐ+拡散
領域で形成し、また、第２のＰＭＯＳトランジスタと第
４のＰＭＯＳトランジスタとの間において、それらドレ
インの形成と双方の接続とを共通のｐ+拡散領域で形成
しているので、記憶動作に関与しない第１のＰＭＯＳト
ランジスタおよび第２のＰＭＯＳトランジスタが付加さ
れた場合であっても、それらＰＭＯＳトランジスタが占
有する面積を縮小させることができる。
ジスタと第３のＰＭＯＳトランジスタとの間において、
それらドレインの形成と双方の接続とを共通のｐ+拡散
領域で形成し、また、第２のＰＭＯＳトランジスタと第
４のＰＭＯＳトランジスタとの間において、それらドレ
インの形成と双方の接続とを共通のｐ+拡散領域で形成
しているので、記憶動作に関与しない第１のＰＭＯＳト
ランジスタおよび第２のＰＭＯＳトランジスタが付加さ
れた場合であっても、それらＰＭＯＳトランジスタが占
有する面積を縮小させることができる。
【００２５】つぎの発明にかかる半導体記憶装置にあっ
ては、前記第１のＰＭＯＳトランジスタと前記第２のＰ
ＭＯＳトランジスタのソース同士を接続したことを特徴
とする。
ては、前記第１のＰＭＯＳトランジスタと前記第２のＰ
ＭＯＳトランジスタのソース同士を接続したことを特徴
とする。
【００２６】この発明によれば、記憶ノードとなる第１
および第２のノードに付加される第１のＰＭＯＳトラン
ジスタと第２のＰＭＯＳトランジスタにおいて、それら
のソース同士を接続するので、記憶ノードの記憶状態に
応じて、第１のＰＭＯＳトランジスタまたは第２のＰＭ
ＯＳトランジスタがＯＮ状態となった際に、記憶ノード
に、ＯＮ状態となった一方のＰＭＯＳトランジスタのソ
ース容量を付加することができる。
および第２のノードに付加される第１のＰＭＯＳトラン
ジスタと第２のＰＭＯＳトランジスタにおいて、それら
のソース同士を接続するので、記憶ノードの記憶状態に
応じて、第１のＰＭＯＳトランジスタまたは第２のＰＭ
ＯＳトランジスタがＯＮ状態となった際に、記憶ノード
に、ＯＮ状態となった一方のＰＭＯＳトランジスタのソ
ース容量を付加することができる。
【００２７】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第１のＰＭＯＳトランジ
スタのソースと前記第２のＰＭＯＳトランジスタのソー
スは、共通のｐ+拡散領域で形成されたことを特徴とす
る。
ては、上記発明において、前記第１のＰＭＯＳトランジ
スタのソースと前記第２のＰＭＯＳトランジスタのソー
スは、共通のｐ+拡散領域で形成されたことを特徴とす
る。
【００２８】この発明によれば、第１のＰＭＯＳトラン
ジスタと第２のＰＭＯＳトランジスタとの間において、
それらソースの形成と双方の接続とを共通のｐ+拡散領
域で形成するので、第１のＰＭＯＳトランジスタおよび
第２のＰＭＯＳトランジスタが占有する面積を縮小させ
ることができる。
ジスタと第２のＰＭＯＳトランジスタとの間において、
それらソースの形成と双方の接続とを共通のｐ+拡散領
域で形成するので、第１のＰＭＯＳトランジスタおよび
第２のＰＭＯＳトランジスタが占有する面積を縮小させ
ることができる。
【００２９】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第１のＰＭＯＳトランジ
スタは、ソースとドレインを互いに接続し、前記第２の
ＰＭＯＳトランジスタは、ソースとドレインを互いに接
続したことを特徴とする。
ては、上記発明において、前記第１のＰＭＯＳトランジ
スタは、ソースとドレインを互いに接続し、前記第２の
ＰＭＯＳトランジスタは、ソースとドレインを互いに接
続したことを特徴とする。
【００３０】この発明によれば、第１のＰＭＯＳトラン
ジスタは、ソースとドレインを互いに接続し、第２のＰ
ＭＯＳトランジスタは、ソースとドレインを互いに接続
しているので、記憶ノードとなる第１のノードに、第１
のＰＭＯＳトランジスタのソース容量およびドレイン容
量と、第２のＰＭＯＳトランジスタのゲート容量を付加
させることができ、記憶ノードとなる第２のノードに、
第２のＰＭＯＳトランジスタのソース容量およびドレイ
ン容量と、第１のＰＭＯＳトランジスタのゲート容量を
付加することができる。
ジスタは、ソースとドレインを互いに接続し、第２のＰ
ＭＯＳトランジスタは、ソースとドレインを互いに接続
しているので、記憶ノードとなる第１のノードに、第１
のＰＭＯＳトランジスタのソース容量およびドレイン容
量と、第２のＰＭＯＳトランジスタのゲート容量を付加
させることができ、記憶ノードとなる第２のノードに、
第２のＰＭＯＳトランジスタのソース容量およびドレイ
ン容量と、第１のＰＭＯＳトランジスタのゲート容量を
付加することができる。
【００３１】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第１および／または前記
第２のＰＭＯＳトランジスタに代えて、それぞれＮＭＯ
Ｓトランジスタを備えたことを特徴とする。
ては、上記発明において、前記第１および／または前記
第２のＰＭＯＳトランジスタに代えて、それぞれＮＭＯ
Ｓトランジスタを備えたことを特徴とする。
【００３２】この発明によれば、記憶ノードに容量値を
付加させるために追加された第１および／または第２の
ＰＭＯＳトランジスタを、ＮＭＯＳトランジスタとする
こともできる。
付加させるために追加された第１および／または第２の
ＰＭＯＳトランジスタを、ＮＭＯＳトランジスタとする
こともできる。
【００３３】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第１のノードおよび前記
第２のノードの少なくとも一方にドレインを接続すると
ともに、当該ノードに保持された記憶データの読み出し
または当該ノードへの記憶データの書き込みをおこなう
ためのＮＭＯＳトランジスタまたはＰＭＯＳトランジス
タを少なくとも一つ備えたことを特徴とする。
ては、上記発明において、前記第１のノードおよび前記
第２のノードの少なくとも一方にドレインを接続すると
ともに、当該ノードに保持された記憶データの読み出し
または当該ノードへの記憶データの書き込みをおこなう
ためのＮＭＯＳトランジスタまたはＰＭＯＳトランジス
タを少なくとも一つ備えたことを特徴とする。
【００３４】この発明によれば、記憶ノードとなる第１
のノードおよび第２のノードに、記憶データの読み出し
および書き込みをおこなうためのアクセス用のＮＭＯＳ
トランジスタを一つずつ接続した場合のＳＲＡＭメモリ
セルや、また、そのアクセス用のＮＭＯＳトランジスタ
を二つずつ接続することで２ポートＳＲＡＭを構成した
場合のＳＲＡＭメモリセルに対しても、上記した第１お
よび第２のＰＭＯＳトランジスタ等を追加することによ
り、そのゲート容量分等の容量値を記憶ノードに付加さ
せることができる。
のノードおよび第２のノードに、記憶データの読み出し
および書き込みをおこなうためのアクセス用のＮＭＯＳ
トランジスタを一つずつ接続した場合のＳＲＡＭメモリ
セルや、また、そのアクセス用のＮＭＯＳトランジスタ
を二つずつ接続することで２ポートＳＲＡＭを構成した
場合のＳＲＡＭメモリセルに対しても、上記した第１お
よび第２のＰＭＯＳトランジスタ等を追加することによ
り、そのゲート容量分等の容量値を記憶ノードに付加さ
せることができる。
【００３５】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第１、第２、第３および
第４のＰＭＯＳトランジスタは、同一のＮウエル領域に
形成されたことを特徴とする。
ては、上記発明において、前記第１、第２、第３および
第４のＰＭＯＳトランジスタは、同一のＮウエル領域に
形成されたことを特徴とする。
【００３６】この発明によれば、第１、第２、第３およ
び第４のＰＭＯＳトランジスタは、同一のＮウエル領域
に形成されるので、それらＰＭＯＳトランジスタのドレ
インやソースの形成と、ＰＭＯＳトランジスタ同士の接
続を果たす共有の拡散領域を設けることが容易となる。
び第４のＰＭＯＳトランジスタは、同一のＮウエル領域
に形成されるので、それらＰＭＯＳトランジスタのドレ
インやソースの形成と、ＰＭＯＳトランジスタ同士の接
続を果たす共有の拡散領域を設けることが容易となる。
【００３７】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第１、第２、第３および
第４のＰＭＯＳトランジスタと、前記第１および第２の
ＮＭＯＳトランジスタは、ＣＭＯＳゲートアレイに配置
されたＭＯＳトランジスタであることを特徴とする。
ては、上記発明において、前記第１、第２、第３および
第４のＰＭＯＳトランジスタと、前記第１および第２の
ＮＭＯＳトランジスタは、ＣＭＯＳゲートアレイに配置
されたＭＯＳトランジスタであることを特徴とする。
【００３８】この発明によれば、第１のＮＭＯＳトラン
ジスタと第３のＰＭＯＳトランジスタにより構成される
インバータと、第２のＮＭＯＳトランジスタと第４のＰ
ＭＯＳトランジスタにより構成されるインバータとの相
補接続によって、ＳＲＡＭのメモリセルを構成し、記憶
ノードとなる第１のノードに第１のＰＭＯＳトランジス
タのドレインと第２のＰＭＯＳトランジスタのゲートを
接続し、記憶ノードとなる第２のノードに第２のＰＭＯ
Ｓトランジスタのドレインと第１のＰＭＯＳトランジス
タのゲートを接続することで、それらゲート容量分とド
レイン容量分の容量値を各記憶ノードに付加した構成を
ＣＭＯＳゲートアレイによって実現することができる。
ジスタと第３のＰＭＯＳトランジスタにより構成される
インバータと、第２のＮＭＯＳトランジスタと第４のＰ
ＭＯＳトランジスタにより構成されるインバータとの相
補接続によって、ＳＲＡＭのメモリセルを構成し、記憶
ノードとなる第１のノードに第１のＰＭＯＳトランジス
タのドレインと第２のＰＭＯＳトランジスタのゲートを
接続し、記憶ノードとなる第２のノードに第２のＰＭＯ
Ｓトランジスタのドレインと第１のＰＭＯＳトランジス
タのゲートを接続することで、それらゲート容量分とド
レイン容量分の容量値を各記憶ノードに付加した構成を
ＣＭＯＳゲートアレイによって実現することができる。
【００３９】つぎの発明にかかる半導体記憶装置にあっ
ては、第１のワード線と、第２のワード線と、第１の正
相ビット線と、第１の逆相ビット線と、第２の正相ビッ
ト線と、第２の逆相ビット線と、第１のＮＭＯＳトラン
ジスタおよび第１のＰＭＯＳトランジスタにより構成さ
れる第１のＣＭＯＳインバータと、第２のＮＭＯＳトラ
ンジスタおよび第２のＰＭＯＳトランジスタにより構成
され、入力端子が第１のノードとして前記第１のＣＭＯ
Ｓインバータの出力端子に接続され、出力端子が第２の
ノードとして前記第１のＣＭＯＳインバータの入力端子
に接続された第２のＣＭＯＳインバータと、ゲートが前
記第１のワード線に接続され、ドレインが前記第１の正
相ビット線に接続され、ソースが前記第１のノードに接
続された第３のＮＭＯＳトランジスタと、ゲートが前記
第１のワード線に接続され、ドレインが前記第１の逆相
ビット線に接続され、ソースが前記第２のノードに接続
された第４のＮＭＯＳトランジスタと、ゲートが前記第
２のワード線に接続され、ドレインが前記第２の正相ビ
ット線に接続され、ソースが前記第１のノードに接続さ
れた第５のＮＭＯＳトランジスタと、ゲートが前記第２
のワード線に接続され、ドレインが前記第２の逆相ビッ
ト線に接続され、ソースが前記第２のノードに接続され
た第６のＮＭＯＳトランジスタと、ソースおよびドレイ
ンが前記第１のノードに接続され、ゲートが前記第２の
ノードに接続された第７のＮＭＯＳトランジスタと、ソ
ースおよびドレインが前記第２のノードに接続され、ゲ
ートが前記第１のノードに接続された第８のＮＭＯＳト
ランジスタと、を備え、前記第１および第２のＰＭＯＳ
トランジスタは、共通のＮウエル領域に形成され、前記
第１、第３、第５および第７のＮＭＯＳトランジスタ
は、共通の第１のＰウエル領域に形成され、前記第２、
第４、第６および第８のＮＭＯＳトランジスタは、共通
の第２のＰウエル領域に形成されたことを特徴とする。
ては、第１のワード線と、第２のワード線と、第１の正
相ビット線と、第１の逆相ビット線と、第２の正相ビッ
ト線と、第２の逆相ビット線と、第１のＮＭＯＳトラン
ジスタおよび第１のＰＭＯＳトランジスタにより構成さ
れる第１のＣＭＯＳインバータと、第２のＮＭＯＳトラ
ンジスタおよび第２のＰＭＯＳトランジスタにより構成
され、入力端子が第１のノードとして前記第１のＣＭＯ
Ｓインバータの出力端子に接続され、出力端子が第２の
ノードとして前記第１のＣＭＯＳインバータの入力端子
に接続された第２のＣＭＯＳインバータと、ゲートが前
記第１のワード線に接続され、ドレインが前記第１の正
相ビット線に接続され、ソースが前記第１のノードに接
続された第３のＮＭＯＳトランジスタと、ゲートが前記
第１のワード線に接続され、ドレインが前記第１の逆相
ビット線に接続され、ソースが前記第２のノードに接続
された第４のＮＭＯＳトランジスタと、ゲートが前記第
２のワード線に接続され、ドレインが前記第２の正相ビ
ット線に接続され、ソースが前記第１のノードに接続さ
れた第５のＮＭＯＳトランジスタと、ゲートが前記第２
のワード線に接続され、ドレインが前記第２の逆相ビッ
ト線に接続され、ソースが前記第２のノードに接続され
た第６のＮＭＯＳトランジスタと、ソースおよびドレイ
ンが前記第１のノードに接続され、ゲートが前記第２の
ノードに接続された第７のＮＭＯＳトランジスタと、ソ
ースおよびドレインが前記第２のノードに接続され、ゲ
ートが前記第１のノードに接続された第８のＮＭＯＳト
ランジスタと、を備え、前記第１および第２のＰＭＯＳ
トランジスタは、共通のＮウエル領域に形成され、前記
第１、第３、第５および第７のＮＭＯＳトランジスタ
は、共通の第１のＰウエル領域に形成され、前記第２、
第４、第６および第８のＮＭＯＳトランジスタは、共通
の第２のＰウエル領域に形成されたことを特徴とする。
【００４０】この発明によれば、第１、第３、第５およ
び第７のＮＭＯＳトランジスタ間において、それらのド
レインやソースの形成と接続とを果たす共有の拡散領域
を設けることが容易となり、第２、第４、第６および第
８のＮＭＯＳトランジスタ間においても、それらのドレ
インやソースの形成と接続とを果たす共有の拡散領域を
設けることが容易となる。
び第７のＮＭＯＳトランジスタ間において、それらのド
レインやソースの形成と接続とを果たす共有の拡散領域
を設けることが容易となり、第２、第４、第６および第
８のＮＭＯＳトランジスタ間においても、それらのドレ
インやソースの形成と接続とを果たす共有の拡散領域を
設けることが容易となる。
【００４１】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第７のＮＭＯＳトランジ
スタは、前記第１のＮＭＯＳトランジスタおよび前記第
１のＰＭＯＳトランジスタと直交する方向に配置され、
前記第８のＮＭＯＳトランジスタは、前記第２のＮＭＯ
Ｓトランジスタおよび前記第２のＰＭＯＳトランジスタ
と直交する方向に配置されたことを特徴とする。
ては、上記発明において、前記第７のＮＭＯＳトランジ
スタは、前記第１のＮＭＯＳトランジスタおよび前記第
１のＰＭＯＳトランジスタと直交する方向に配置され、
前記第８のＮＭＯＳトランジスタは、前記第２のＮＭＯ
Ｓトランジスタおよび前記第２のＰＭＯＳトランジスタ
と直交する方向に配置されたことを特徴とする。
【００４２】この発明によれば、第７のＮＭＯＳトラン
ジスタと第１のＮＭＯＳトランジスタと第１のＰＭＯＳ
トランジスタのそれぞれのドレインの形成と接続とを果
たす共有の拡散領域を設けることが容易となり、また、
第８のＮＭＯＳトランジスタと第２のＮＭＯＳトランジ
スタと第２のＰＭＯＳトランジスタのそれぞれのドレイ
ンの形成と接続とを果たす共有の拡散領域を設けること
が容易となる。
ジスタと第１のＮＭＯＳトランジスタと第１のＰＭＯＳ
トランジスタのそれぞれのドレインの形成と接続とを果
たす共有の拡散領域を設けることが容易となり、また、
第８のＮＭＯＳトランジスタと第２のＮＭＯＳトランジ
スタと第２のＰＭＯＳトランジスタのそれぞれのドレイ
ンの形成と接続とを果たす共有の拡散領域を設けること
が容易となる。
【００４３】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第１のＮＭＯＳトランジ
スタのドレインを形成するｎ+拡散領域と前記第３およ
び第５のＮＭＯＳトランジスタのソースを形成するｎ+
拡散領域とは前記第７のＮＭＯＳトランジスタで分割さ
れ、それらｎ+拡散領域の一方に前記第７のＮＭＯＳト
ランジスタのドレインが形成され、ｎ+拡散領域の他方
に前記第７のＮＭＯＳトランジスタのソースが形成さ
れ、前記第２のＮＭＯＳトランジスタのドレインを形成
するｎ+拡散領域と前記第４および第６のＮＭＯＳトラ
ンジスタのソースを形成するｎ+拡散領域とは前記第８
のＮＭＯＳトランジスタで分割され、それらｎ+拡散領
域の一方に前記第８のＮＭＯＳトランジスタのドレイン
が形成され、ｎ+拡散領域の他方に前記第８のＮＭＯＳ
トランジスタのソースが形成されたことを特徴とする。
ては、上記発明において、前記第１のＮＭＯＳトランジ
スタのドレインを形成するｎ+拡散領域と前記第３およ
び第５のＮＭＯＳトランジスタのソースを形成するｎ+
拡散領域とは前記第７のＮＭＯＳトランジスタで分割さ
れ、それらｎ+拡散領域の一方に前記第７のＮＭＯＳト
ランジスタのドレインが形成され、ｎ+拡散領域の他方
に前記第７のＮＭＯＳトランジスタのソースが形成さ
れ、前記第２のＮＭＯＳトランジスタのドレインを形成
するｎ+拡散領域と前記第４および第６のＮＭＯＳトラ
ンジスタのソースを形成するｎ+拡散領域とは前記第８
のＮＭＯＳトランジスタで分割され、それらｎ+拡散領
域の一方に前記第８のＮＭＯＳトランジスタのドレイン
が形成され、ｎ+拡散領域の他方に前記第８のＮＭＯＳ
トランジスタのソースが形成されたことを特徴とする。
【００４４】この発明によれば、第１のＮＭＯＳトラン
ジスタのドレインと第３および第５のＮＭＯＳトランジ
スタのソースとをそれぞれ形成する共通のｎ+拡散領域
上に第７のＮＭＯＳトランジスタを形成することが可能
となり、また、第２のＮＭＯＳトランジスタのドレイン
と第４および第６のＮＭＯＳトランジスタのソースとを
それぞれ形成する共通のｎ+拡散領域上に第８のＮＭＯ
Ｓトランジスタを形成することが可能となる。
ジスタのドレインと第３および第５のＮＭＯＳトランジ
スタのソースとをそれぞれ形成する共通のｎ+拡散領域
上に第７のＮＭＯＳトランジスタを形成することが可能
となり、また、第２のＮＭＯＳトランジスタのドレイン
と第４および第６のＮＭＯＳトランジスタのソースとを
それぞれ形成する共通のｎ+拡散領域上に第８のＮＭＯ
Ｓトランジスタを形成することが可能となる。
【００４５】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第７のＮＭＯＳトランジ
スタのゲートは、前記第１のＮＭＯＳトランジスタのゲ
ートと直交する方向に配置されるとともに、前記第１の
ＮＭＯＳトランジスタのゲートに接続され、前記第８の
ＮＭＯＳトランジスタのゲートは、前記第２のＮＭＯＳ
トランジスタのゲートと直交する方向に配置されるとと
もに、前記第２のＮＭＯＳトランジスタのゲートに接続
されたことを特徴とする。
ては、上記発明において、前記第７のＮＭＯＳトランジ
スタのゲートは、前記第１のＮＭＯＳトランジスタのゲ
ートと直交する方向に配置されるとともに、前記第１の
ＮＭＯＳトランジスタのゲートに接続され、前記第８の
ＮＭＯＳトランジスタのゲートは、前記第２のＮＭＯＳ
トランジスタのゲートと直交する方向に配置されるとと
もに、前記第２のＮＭＯＳトランジスタのゲートに接続
されたことを特徴とする。
【００４６】この発明によれば、第７のＮＭＯＳトラン
ジスタと第１のＮＭＯＳトランジスタと第１のＰＭＯＳ
トランジスタのそれぞれのドレインの形成と接続とを果
たす共有の拡散領域に対して、第７のＮＭＯＳトランジ
スタと第１のＮＭＯＳトランジスタと第１のＰＭＯＳト
ランジスタのそれぞれのゲートを設けることが容易とな
り、また、第８のＮＭＯＳトランジスタと第２のＮＭＯ
Ｓトランジスタと第２のＰＭＯＳトランジスタのそれぞ
れのドレインの形成と接続とを果たす共有の拡散領域に
対して、第８のＮＭＯＳトランジスタと第２のＮＭＯＳ
トランジスタと第２のＰＭＯＳトランジスタのそれぞれ
のゲートを設けることが容易となる。
ジスタと第１のＮＭＯＳトランジスタと第１のＰＭＯＳ
トランジスタのそれぞれのドレインの形成と接続とを果
たす共有の拡散領域に対して、第７のＮＭＯＳトランジ
スタと第１のＮＭＯＳトランジスタと第１のＰＭＯＳト
ランジスタのそれぞれのゲートを設けることが容易とな
り、また、第８のＮＭＯＳトランジスタと第２のＮＭＯ
Ｓトランジスタと第２のＰＭＯＳトランジスタのそれぞ
れのドレインの形成と接続とを果たす共有の拡散領域に
対して、第８のＮＭＯＳトランジスタと第２のＮＭＯＳ
トランジスタと第２のＰＭＯＳトランジスタのそれぞれ
のゲートを設けることが容易となる。
【００４７】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第１のＮＭＯＳトランジ
スタと前記第１のＰＭＯＳトランジスタと前記第７のＮ
ＭＯＳトランジスタのそれぞれのゲートは、一つの第１
のポリシリコン配線層により形成され、前記第２のＮＭ
ＯＳトランジスタと前記第２のＰＭＯＳトランジスタと
前記第８のＮＭＯＳトランジスタのそれぞれのゲート
は、一つの第２のポリシリコン配線層により形成された
ことを特徴とする。
ては、上記発明において、前記第１のＮＭＯＳトランジ
スタと前記第１のＰＭＯＳトランジスタと前記第７のＮ
ＭＯＳトランジスタのそれぞれのゲートは、一つの第１
のポリシリコン配線層により形成され、前記第２のＮＭ
ＯＳトランジスタと前記第２のＰＭＯＳトランジスタと
前記第８のＮＭＯＳトランジスタのそれぞれのゲート
は、一つの第２のポリシリコン配線層により形成された
ことを特徴とする。
【００４８】この発明によれば、第１のＮＭＯＳトラン
ジスタと第１のＰＭＯＳトランジスタと第７のＮＭＯＳ
トランジスタのそれぞれのゲートを、一つの第１のポリ
シリコン配線層により接続することができ、また、第２
のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタ
と第８のＮＭＯＳトランジスタのそれぞれのゲートを、
一つの第２のポリシリコン配線層により接続することが
できる。
ジスタと第１のＰＭＯＳトランジスタと第７のＮＭＯＳ
トランジスタのそれぞれのゲートを、一つの第１のポリ
シリコン配線層により接続することができ、また、第２
のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタ
と第８のＮＭＯＳトランジスタのそれぞれのゲートを、
一つの第２のポリシリコン配線層により接続することが
できる。
【００４９】
【発明の実施の形態】以下に、この発明にかかる半導体
記憶装置の実施の形態を図面に基づいて詳細に説明す
る。なお、この実施の形態によりこの発明が限定される
ものではない。
記憶装置の実施の形態を図面に基づいて詳細に説明す
る。なお、この実施の形態によりこの発明が限定される
ものではない。
【００５０】実施の形態１．まず、実施の形態１にかか
る半導体記憶装置について説明する。実施の形態１にか
かる半導体記憶装置は、互いのソースが接続された二つ
のＰＭＯＳトランジスタを設け、それぞれのＰＭＯＳト
ランジスタは、ドレインを二つの記憶ノードの一方に接
続するとともに、ゲートを二つの記憶ノードの他方に接
続することを特徴としている。
る半導体記憶装置について説明する。実施の形態１にか
かる半導体記憶装置は、互いのソースが接続された二つ
のＰＭＯＳトランジスタを設け、それぞれのＰＭＯＳト
ランジスタは、ドレインを二つの記憶ノードの一方に接
続するとともに、ゲートを二つの記憶ノードの他方に接
続することを特徴としている。
【００５１】図１は、実施の形態１にかかる半導体記憶
装置を構成するＳＲＡＭメモリセルの回路図である。実
施の形態１にかかる半導体記憶装置を構成するＳＲＡＭ
メモリセルは、従来のメモリセルと同様に、相補的に接
続された二つのインバータＩＮＶ１およびＩＮＶ２によ
り構成される。
装置を構成するＳＲＡＭメモリセルの回路図である。実
施の形態１にかかる半導体記憶装置を構成するＳＲＡＭ
メモリセルは、従来のメモリセルと同様に、相補的に接
続された二つのインバータＩＮＶ１およびＩＮＶ２によ
り構成される。
【００５２】よって、インバータＩＮＶ１の入力端子と
インバータＩＮＶ２の出力端子とを接続する接続線にお
いて記憶ノードＮＡが形成されている。また、インバー
タＩＮＶ２の入力端子とインバータＩＮＶ１の出力端子
とを接続する接続線において記憶ノードＮＢが形成され
ている。
インバータＩＮＶ２の出力端子とを接続する接続線にお
いて記憶ノードＮＡが形成されている。また、インバー
タＩＮＶ２の入力端子とインバータＩＮＶ１の出力端子
とを接続する接続線において記憶ノードＮＢが形成され
ている。
【００５３】さらに、本実施の形態にかかる半導体記憶
装置では、上記した二つのインバータＩＮＶ１およびＩ
ＮＶ２に加えて、ソースを互いに接続して内部ノードＮ
Ｃを形成する二つのＰＭＯＳトランジスタＰ１およびＰ
２が付加されている。特に、ＰＭＯＳトランジスタＰ１
は、ドレインを記憶ノードＮＡに接続するとともに、ゲ
ートを記憶ノードＮＢに接続している。また、ＰＭＯＳ
トランジスタＰ２は、ドレインを記憶ノードＮＢに接続
するとともに、ゲートを記憶ノードＮＡに接続してい
る。
装置では、上記した二つのインバータＩＮＶ１およびＩ
ＮＶ２に加えて、ソースを互いに接続して内部ノードＮ
Ｃを形成する二つのＰＭＯＳトランジスタＰ１およびＰ
２が付加されている。特に、ＰＭＯＳトランジスタＰ１
は、ドレインを記憶ノードＮＡに接続するとともに、ゲ
ートを記憶ノードＮＢに接続している。また、ＰＭＯＳ
トランジスタＰ２は、ドレインを記憶ノードＮＢに接続
するとともに、ゲートを記憶ノードＮＡに接続してい
る。
【００５４】つぎに、実施の形態１にかかる半導体記憶
装置を構成するＳＲＡＭメモリセル、すなわち図１に示
したＳＲＡＭメモリセルの動作について説明する。ま
ず、記憶ノードＮＡが、論理レベル“Ｈ”の電位状態で
ある場合には、記憶ノードＮＢは論理レベル“Ｌ”の電
位状態になって安定する。また、逆に、記憶ノードＮＡ
が、論理レベル“Ｌ”の電位状態である場合には、記憶
ノードＮＢは論理レベル“Ｈ”の電位状態になって安定
する。このように、インバータＩＮＶ１およびＩＮＶ２
によって構成されたメモリセルは、二つの記憶ノードＮ
ＡおよびＮＢの論理状態が“Ｈ”状態か“Ｌ”状態かに
よって、異なる二つの安定した論理状態を有し、その論
理状態を１ビットの記憶データとして保持する。
装置を構成するＳＲＡＭメモリセル、すなわち図１に示
したＳＲＡＭメモリセルの動作について説明する。ま
ず、記憶ノードＮＡが、論理レベル“Ｈ”の電位状態で
ある場合には、記憶ノードＮＢは論理レベル“Ｌ”の電
位状態になって安定する。また、逆に、記憶ノードＮＡ
が、論理レベル“Ｌ”の電位状態である場合には、記憶
ノードＮＢは論理レベル“Ｈ”の電位状態になって安定
する。このように、インバータＩＮＶ１およびＩＮＶ２
によって構成されたメモリセルは、二つの記憶ノードＮ
ＡおよびＮＢの論理状態が“Ｈ”状態か“Ｌ”状態かに
よって、異なる二つの安定した論理状態を有し、その論
理状態を１ビットの記憶データとして保持する。
【００５５】ここで、記憶ノードＮＡには、ＰＭＯＳト
ランジスタＰ２のゲートが接続されているため、ＰＭＯ
ＳトランジスタＰ２は、記憶ノードＮＡの論理状態に応
じてＯＮまたはＯＦＦが決定される。また、記憶ノード
ＮＢには、ＰＭＯＳトランジスタＰ１のゲートが接続さ
れているため、ＰＭＯＳトランジスタＰ１は、記憶ノー
ドＮＢの論理状態に応じてＯＮまたはＯＦＦが決定され
る。
ランジスタＰ２のゲートが接続されているため、ＰＭＯ
ＳトランジスタＰ２は、記憶ノードＮＡの論理状態に応
じてＯＮまたはＯＦＦが決定される。また、記憶ノード
ＮＢには、ＰＭＯＳトランジスタＰ１のゲートが接続さ
れているため、ＰＭＯＳトランジスタＰ１は、記憶ノー
ドＮＢの論理状態に応じてＯＮまたはＯＦＦが決定され
る。
【００５６】たとえば、記憶ノードＮＡが論理レベル
“Ｈ”の電位状態である場合、すなわち記憶ノードＮＢ
が論理レベル“Ｌ”の電位状態である場合には、ＰＭＯ
ＳトランジスタＰ１はＯＮ状態となり、ＰＭＯＳトラン
ジスタＰ２はＯＦＦ状態となる。よって、記憶ノードＮ
Ａは、ＰＭＯＳトランジスタＰ１のソース電位により変
動することになるが、ＰＭＯＳトランジスタＰ１のソー
スは、ＯＦＦ状態となったＰＭＯＳトランジスタＰ２の
ソースに接続されているために電荷の供給を受けること
はない。
“Ｈ”の電位状態である場合、すなわち記憶ノードＮＢ
が論理レベル“Ｌ”の電位状態である場合には、ＰＭＯ
ＳトランジスタＰ１はＯＮ状態となり、ＰＭＯＳトラン
ジスタＰ２はＯＦＦ状態となる。よって、記憶ノードＮ
Ａは、ＰＭＯＳトランジスタＰ１のソース電位により変
動することになるが、ＰＭＯＳトランジスタＰ１のソー
スは、ＯＦＦ状態となったＰＭＯＳトランジスタＰ２の
ソースに接続されているために電荷の供給を受けること
はない。
【００５７】逆に、記憶ノードＮＡが論理レベル“Ｌ”
の電位状態である場合、すなわち記憶ノードＮＢが論理
レベル“Ｈ”の電位状態である場合には、ＰＭＯＳトラ
ンジスタＰ１はＯＦＦ状態となり、ＰＭＯＳトランジス
タＰ２はＯＮ状態となる。よって、記憶ノードＮＢは、
ＰＭＯＳトランジスタＰ２のソース電位により変動する
ことになるが、ＰＭＯＳトランジスタＰ２のソースは、
ＯＦＦ状態となったＰＭＯＳトランジスタＰ１のソース
に接続されているために電荷の供給を受けることはな
い。
の電位状態である場合、すなわち記憶ノードＮＢが論理
レベル“Ｈ”の電位状態である場合には、ＰＭＯＳトラ
ンジスタＰ１はＯＦＦ状態となり、ＰＭＯＳトランジス
タＰ２はＯＮ状態となる。よって、記憶ノードＮＢは、
ＰＭＯＳトランジスタＰ２のソース電位により変動する
ことになるが、ＰＭＯＳトランジスタＰ２のソースは、
ＯＦＦ状態となったＰＭＯＳトランジスタＰ１のソース
に接続されているために電荷の供給を受けることはな
い。
【００５８】すなわち、これらＰＭＯＳトランジスタＰ
１およびＰ２のＯＮ／ＯＦＦの状態変化は、記憶ノード
ＮＡおよびＮＢの二つの安定した記憶状態に影響を与え
ることはない。
１およびＰ２のＯＮ／ＯＦＦの状態変化は、記憶ノード
ＮＡおよびＮＢの二つの安定した記憶状態に影響を与え
ることはない。
【００５９】一方で、記憶ノードＮＡにＰＭＯＳトラン
ジスタＰ１のドレインとＰＭＯＳトランジスタＰ２のゲ
ートが接続されることで、それらドレイン容量およびゲ
ート容量が記憶ノードＮＡに付加されることになる。さ
らに、ＰＭＯＳトランジスタＰ１がＯＮ状態である場合
には、ＰＭＯＳトランジスタＰ１およびＰ２のそれぞれ
のソース容量までもが記憶ノードＮＡに付加されること
になる。
ジスタＰ１のドレインとＰＭＯＳトランジスタＰ２のゲ
ートが接続されることで、それらドレイン容量およびゲ
ート容量が記憶ノードＮＡに付加されることになる。さ
らに、ＰＭＯＳトランジスタＰ１がＯＮ状態である場合
には、ＰＭＯＳトランジスタＰ１およびＰ２のそれぞれ
のソース容量までもが記憶ノードＮＡに付加されること
になる。
【００６０】同様に、記憶ノードＮＢにＰＭＯＳトラン
ジスタＰ２のドレインとＰＭＯＳトランジスタＰ１のゲ
ートが接続されることで、それらドレイン容量およびゲ
ート容量が記憶ノードＮＢに付加されることになる。さ
らに、ＰＭＯＳトランジスタＰ２がＯＮ状態である場合
には、ＰＭＯＳトランジスタＰ１およびＰ２のそれぞれ
のソース容量までもが記憶ノードＮＢに付加されること
になる。すなわち、記憶ノードＮＡおよびＮＢ部分の容
量値は、従来のＳＲＡＭメモリセルと比較して大きくな
る。
ジスタＰ２のドレインとＰＭＯＳトランジスタＰ１のゲ
ートが接続されることで、それらドレイン容量およびゲ
ート容量が記憶ノードＮＢに付加されることになる。さ
らに、ＰＭＯＳトランジスタＰ２がＯＮ状態である場合
には、ＰＭＯＳトランジスタＰ１およびＰ２のそれぞれ
のソース容量までもが記憶ノードＮＢに付加されること
になる。すなわち、記憶ノードＮＡおよびＮＢ部分の容
量値は、従来のＳＲＡＭメモリセルと比較して大きくな
る。
【００６１】以上に説明したとおり、実施の形態１にか
かる半導体記憶装置によれば、ＳＲＡＭメモリセルに、
二つのＰＭＯＳトランジスタＰ１およびＰ２を設け、Ｐ
ＭＯＳトランジスタＰ１のドレインとＰＭＯＳトランジ
スタＰ２のゲートを記憶ノードＮＡに接続し、ＰＭＯＳ
トランジスタＰ２のドレインとＰＭＯＳトランジスタＰ
１のゲートを記憶ノードＮＢに接続しているので、記憶
ノードＮＡにＰＭＯＳトランジスタＰ１のドレイン容量
分とＰＭＯＳトランジスタＰ２のゲート容量分の容量値
を付加することができ、記憶ノードＮＢにＰＭＯＳトラ
ンジスタＰ２のドレイン容量分とＰＭＯＳトランジスタ
Ｐ１のゲート容量分の容量値を付加することができる。
これにより、α線等に起因した外的要因による記憶デー
タの反転といった誤動作が起こりにくくなり、ソフトエ
ラー耐性の向上を図ることができる。
かる半導体記憶装置によれば、ＳＲＡＭメモリセルに、
二つのＰＭＯＳトランジスタＰ１およびＰ２を設け、Ｐ
ＭＯＳトランジスタＰ１のドレインとＰＭＯＳトランジ
スタＰ２のゲートを記憶ノードＮＡに接続し、ＰＭＯＳ
トランジスタＰ２のドレインとＰＭＯＳトランジスタＰ
１のゲートを記憶ノードＮＢに接続しているので、記憶
ノードＮＡにＰＭＯＳトランジスタＰ１のドレイン容量
分とＰＭＯＳトランジスタＰ２のゲート容量分の容量値
を付加することができ、記憶ノードＮＢにＰＭＯＳトラ
ンジスタＰ２のドレイン容量分とＰＭＯＳトランジスタ
Ｐ１のゲート容量分の容量値を付加することができる。
これにより、α線等に起因した外的要因による記憶デー
タの反転といった誤動作が起こりにくくなり、ソフトエ
ラー耐性の向上を図ることができる。
【００６２】さらに、ＰＭＯＳトランジスタＰ１のソー
スとＰＭＯＳトランジスタＰ２のソースとが互いに接続
されているので、論理状態“Ｈ”を示した記憶ノードＮ
ＡまたはＮＢには、ＰＭＯＳトランジスタＰ１とＰＭＯ
ＳトランジスタＰ２のそれぞれのソース容量分の容量値
を付加することができる。すなわち、ソフトエラー耐性
を一層図ることができる。
スとＰＭＯＳトランジスタＰ２のソースとが互いに接続
されているので、論理状態“Ｈ”を示した記憶ノードＮ
ＡまたはＮＢには、ＰＭＯＳトランジスタＰ１とＰＭＯ
ＳトランジスタＰ２のそれぞれのソース容量分の容量値
を付加することができる。すなわち、ソフトエラー耐性
を一層図ることができる。
【００６３】また、新たに設けられるＰＭＯＳトランジ
スタＰ１およびＰ２は、その設計・製造工程が確立して
いるため、記憶容量の異なる半導体記憶装置に応じて種
々レイアウトパターンを採用することができる。また、
ＰＭＯＳトランジスタＰ１およびＰ２は、インバータＩ
ＮＶ１およびＩＮＶ２を構成する各ＭＯＳトランジスタ
ととともに、同一のマスクパターンを用いて同一の製造
工程で形成することができるので、複雑な設計・製造工
程を追加させることなく、記憶ノードＮＡおよびＮＢの
容量値を増加させることが可能となる。
スタＰ１およびＰ２は、その設計・製造工程が確立して
いるため、記憶容量の異なる半導体記憶装置に応じて種
々レイアウトパターンを採用することができる。また、
ＰＭＯＳトランジスタＰ１およびＰ２は、インバータＩ
ＮＶ１およびＩＮＶ２を構成する各ＭＯＳトランジスタ
ととともに、同一のマスクパターンを用いて同一の製造
工程で形成することができるので、複雑な設計・製造工
程を追加させることなく、記憶ノードＮＡおよびＮＢの
容量値を増加させることが可能となる。
【００６４】なお、他の例として、新たに付加する二つ
のＰＭＯＳトランジスタＰ１およびＰ２に代えて、ＮＭ
ＯＳトランジスタを接続してもよい。図２は、実施の形
態１にかかる半導体記憶装置を構成するＳＲＡＭメモリ
セルの他の例の回路図である。図２に示すように、ソー
スを互いに接続して内部ノードＮＣを形成する二つのＮ
ＭＯＳトランジスタＮ１およびＮ２が新たに付加されて
いる。特に、ＮＭＯＳトランジスタＮ１は、ドレインを
記憶ノードＮＡに接続するとともに、ゲートを記憶ノー
ドＮＢに接続している。また、ＮＭＯＳトランジスタＮ
２は、ドレインを記憶ノードＮＢに接続するとともに、
ゲートを記憶ノードＮＡに接続している。この場合も上
記同様の効果を得ることができる。
のＰＭＯＳトランジスタＰ１およびＰ２に代えて、ＮＭ
ＯＳトランジスタを接続してもよい。図２は、実施の形
態１にかかる半導体記憶装置を構成するＳＲＡＭメモリ
セルの他の例の回路図である。図２に示すように、ソー
スを互いに接続して内部ノードＮＣを形成する二つのＮ
ＭＯＳトランジスタＮ１およびＮ２が新たに付加されて
いる。特に、ＮＭＯＳトランジスタＮ１は、ドレインを
記憶ノードＮＡに接続するとともに、ゲートを記憶ノー
ドＮＢに接続している。また、ＮＭＯＳトランジスタＮ
２は、ドレインを記憶ノードＮＢに接続するとともに、
ゲートを記憶ノードＮＡに接続している。この場合も上
記同様の効果を得ることができる。
【００６５】実施の形態２．つぎに、実施の形態２にか
かる半導体記憶装置について説明する。実施の形態２に
かかる半導体記憶装置は、実施の形態１に示した半導体
記憶装置のＳＲＡＭメモリセルにおいて、記憶ノードＮ
ＡおよびＮＢに、アクセス用トランジスタを設けて、記
憶データの読み出し動作と書き込み動作ができるように
したことを特徴としている。
かる半導体記憶装置について説明する。実施の形態２に
かかる半導体記憶装置は、実施の形態１に示した半導体
記憶装置のＳＲＡＭメモリセルにおいて、記憶ノードＮ
ＡおよびＮＢに、アクセス用トランジスタを設けて、記
憶データの読み出し動作と書き込み動作ができるように
したことを特徴としている。
【００６６】図３は、図１に示したＳＲＡＭメモリセル
にアクセス用トランジスタを接続した場合を示す回路図
である。よって、図３において、図１と共通する部分に
は同一符号を付してその説明を省略する。また、図１に
おいて、接続端子ＢＬ１１およびＢＬ１２は、ビッド線
との接続端子を示し、接続端子ＷＬ１１およびＷＬ１２
は、ワード線との接続端子を示している。
にアクセス用トランジスタを接続した場合を示す回路図
である。よって、図３において、図１と共通する部分に
は同一符号を付してその説明を省略する。また、図１に
おいて、接続端子ＢＬ１１およびＢＬ１２は、ビッド線
との接続端子を示し、接続端子ＷＬ１１およびＷＬ１２
は、ワード線との接続端子を示している。
【００６７】よって、実施の形態２にかかる半導体記憶
装置では、図３に示すように、実施の形態１のＳＲＡＭ
メモリセルにおいて、記憶ノードＮＡにソースを接続
し、ドレインに接続端子ＢＬ１１を接続し、ゲートに接
続端子ＷＬ１１を接続したアクセス用のＮＭＯＳトラン
ジスタＮ３が設けられる。
装置では、図３に示すように、実施の形態１のＳＲＡＭ
メモリセルにおいて、記憶ノードＮＡにソースを接続
し、ドレインに接続端子ＢＬ１１を接続し、ゲートに接
続端子ＷＬ１１を接続したアクセス用のＮＭＯＳトラン
ジスタＮ３が設けられる。
【００６８】つぎに、図３に示したＳＲＡＭメモリセル
の動作について説明する。まず、ワード線との接続端子
ＷＬ１１が論理状態“Ｌ”である場合には、ＮＭＯＳト
ランジスタＮ３はＯＦＦ状態であり、記憶ノードＮＡは
データの読み出し・書き込み端子に対応するビット線と
の接続端子ＢＬ１１と電気的に遮断されている。すなわ
ち、記憶データを保持している状態にある。
の動作について説明する。まず、ワード線との接続端子
ＷＬ１１が論理状態“Ｌ”である場合には、ＮＭＯＳト
ランジスタＮ３はＯＦＦ状態であり、記憶ノードＮＡは
データの読み出し・書き込み端子に対応するビット線と
の接続端子ＢＬ１１と電気的に遮断されている。すなわ
ち、記憶データを保持している状態にある。
【００６９】ここで、ワード線との接続端子ＷＬ１１が
外部からの信号によって、論理状態“Ｌ”から論理状態
“Ｈ”へと遷移されると、ＮＭＯＳトランジスタＮ３は
ＯＦＦ状態からＯＮ状態になり、記憶ノードＮＡは接続
端子ＢＬ１１と電気的に接続される。仮に、外部から接
続端子ＢＬ１１へと書き込み電圧が印加されていなけれ
ば、記憶ノードＮＡにおいて保持されたデータは、ＮＭ
ＯＳトランジスタＮ３を介して接続端子ＢＬ１１に伝搬
される。すなわち、データの読み出し動作が実行され
る。
外部からの信号によって、論理状態“Ｌ”から論理状態
“Ｈ”へと遷移されると、ＮＭＯＳトランジスタＮ３は
ＯＦＦ状態からＯＮ状態になり、記憶ノードＮＡは接続
端子ＢＬ１１と電気的に接続される。仮に、外部から接
続端子ＢＬ１１へと書き込み電圧が印加されていなけれ
ば、記憶ノードＮＡにおいて保持されたデータは、ＮＭ
ＯＳトランジスタＮ３を介して接続端子ＢＬ１１に伝搬
される。すなわち、データの読み出し動作が実行され
る。
【００７０】一方、接続端子ＷＬ１１が論理状態“Ｈ”
であり、外部から接続端子ＢＬ１１へと書き込み電圧が
印加されていると、すなわち、図示しない外部回路によ
ってＬまたはＨに強くドライブされていると、書き込み
電圧は、ＮＭＯＳトランジスタＮ３を介して記憶ノード
ＮＡに伝搬され、記憶ノードＮＡは書き込み電圧に相当
する論理状態に書き換えられる。これにより、データの
書き込み動作が実行される。そして、接続端子ＷＬ１１
が外部からの信号によって、論理状態“Ｈ”から論理状
態“Ｌ”へと遷移されると、再び記憶ノードＮＡは保持
状態に戻る。
であり、外部から接続端子ＢＬ１１へと書き込み電圧が
印加されていると、すなわち、図示しない外部回路によ
ってＬまたはＨに強くドライブされていると、書き込み
電圧は、ＮＭＯＳトランジスタＮ３を介して記憶ノード
ＮＡに伝搬され、記憶ノードＮＡは書き込み電圧に相当
する論理状態に書き換えられる。これにより、データの
書き込み動作が実行される。そして、接続端子ＷＬ１１
が外部からの信号によって、論理状態“Ｈ”から論理状
態“Ｌ”へと遷移されると、再び記憶ノードＮＡは保持
状態に戻る。
【００７１】以上に説明したとおり、実施の形態２にか
かる半導体記憶装置によれば、実施の形態１において、
記憶ノードＮＡに、アクセス用のＮＭＯＳトランジスタ
Ｎ３を設けているので、実施の形態１による効果、すな
わちソフトエラー耐性を向上させた半導体記憶装置に対
してデータの読み出し動作、および書き込み動作をおこ
なうことができる。
かる半導体記憶装置によれば、実施の形態１において、
記憶ノードＮＡに、アクセス用のＮＭＯＳトランジスタ
Ｎ３を設けているので、実施の形態１による効果、すな
わちソフトエラー耐性を向上させた半導体記憶装置に対
してデータの読み出し動作、および書き込み動作をおこ
なうことができる。
【００７２】なお、図３において点線で示されるよう
に、記憶ノードＮＢにもアクセス用のＮＭＯＳトランジ
スタＮ４を設けてもよい。すなわち、記憶ノードＮＢに
ＮＭＯＳトランジスタＮ４のソースを接続し、そのドレ
インにビット線との接続端子ＢＬ１２を接続し、そのゲ
ートにワード線との接続端子ＷＬ１２を接続する。この
アクセス用のＮＭＯＳトランジスタＮ４の動作は、上記
したＮＭＯＳトランジスタＮ３の動作と同じであるの
で、ここではその説明を省略する。
に、記憶ノードＮＢにもアクセス用のＮＭＯＳトランジ
スタＮ４を設けてもよい。すなわち、記憶ノードＮＢに
ＮＭＯＳトランジスタＮ４のソースを接続し、そのドレ
インにビット線との接続端子ＢＬ１２を接続し、そのゲ
ートにワード線との接続端子ＷＬ１２を接続する。この
アクセス用のＮＭＯＳトランジスタＮ４の動作は、上記
したＮＭＯＳトランジスタＮ３の動作と同じであるの
で、ここではその説明を省略する。
【００７３】通常、ＳＲＡＭとしての動作は、接続端子
ＷＬ１１およびＷＬ１２は共通に接続され、接続端子Ｂ
Ｌ１１およびＢＬ１２は相補な関係となるビット線対と
して動作させることが多いが、アクセス用のＮＭＯＳト
ランジスタＮ３およびＮ４のそれぞれを独立に動作させ
ることもできる。
ＷＬ１１およびＷＬ１２は共通に接続され、接続端子Ｂ
Ｌ１１およびＢＬ１２は相補な関係となるビット線対と
して動作させることが多いが、アクセス用のＮＭＯＳト
ランジスタＮ３およびＮ４のそれぞれを独立に動作させ
ることもできる。
【００７４】なお、他の例として、図４は、図２に示し
たＳＲＡＭメモリセルにアクセス用トランジスタを接続
した場合を示す回路図である。図４に示すように、容量
を付加するためにＮＭＯＳトランジスタを追加した場合
においても、アクセス用のＮＭＯＳトランジスタＮ３お
よびＮ４を接続することにより、データの読み出し動
作、および書き込み動作をおこなうことができる。
たＳＲＡＭメモリセルにアクセス用トランジスタを接続
した場合を示す回路図である。図４に示すように、容量
を付加するためにＮＭＯＳトランジスタを追加した場合
においても、アクセス用のＮＭＯＳトランジスタＮ３お
よびＮ４を接続することにより、データの読み出し動
作、および書き込み動作をおこなうことができる。
【００７５】また、アクセス用のＭＯＳトランジスタと
して、ＰＭＯＳトランジスタを用いてもよい。図５およ
び図６は、図３および図４において、アクセス用のＮＭ
ＯＳトランジスタＮ３およびＮ４に代えて、アクセス用
のＰＭＯＳトランジスタＰ３およびＰ４を付加した場合
を示す回路図である。図５および図６に示す回路図にお
いても、実施の形態１の効果によるソフトエラー耐性の
向上とデータの読み出し動作および書き込み動作をとも
に実現することができる。
して、ＰＭＯＳトランジスタを用いてもよい。図５およ
び図６は、図３および図４において、アクセス用のＮＭ
ＯＳトランジスタＮ３およびＮ４に代えて、アクセス用
のＰＭＯＳトランジスタＰ３およびＰ４を付加した場合
を示す回路図である。図５および図６に示す回路図にお
いても、実施の形態１の効果によるソフトエラー耐性の
向上とデータの読み出し動作および書き込み動作をとも
に実現することができる。
【００７６】実施の形態３．つぎに、実施の形態３にか
かる半導体記憶装置について説明する。実施の形態３に
かかる半導体記憶装置は、実施の形態１に示した半導体
記憶装置のＳＲＡＭメモリセルにおいて、記憶ノードＮ
ＡおよびＮＢに、それぞれアクセス用トランジスタを二
つずつ設けて、記憶データの読み出し動作と書き込み動
作ができるようにした、いわゆる２ポートＳＲＡＭを構
成したことを特徴としている。
かる半導体記憶装置について説明する。実施の形態３に
かかる半導体記憶装置は、実施の形態１に示した半導体
記憶装置のＳＲＡＭメモリセルにおいて、記憶ノードＮ
ＡおよびＮＢに、それぞれアクセス用トランジスタを二
つずつ設けて、記憶データの読み出し動作と書き込み動
作ができるようにした、いわゆる２ポートＳＲＡＭを構
成したことを特徴としている。
【００７７】図７および図８は、図１および図２に示す
記憶ノードＮＡおよびＮＢにおいて、それぞれ二つのア
クセス用トランジスタを接続した場合を示す回路図であ
る。よって、図７および図８において、図１および図２
と共通する部分には同一符号を付してその説明を省略す
る。また、図７および図８において、接続端子ＢＬ１
１、ＢＬ１２、ＢＬ２１およびＢＬ２２は、ビッド線と
の接続端子を示し、接続端子ＷＬ１１、ＷＬ１２、ＷＬ
２１およびＷＬ２２は、ワード線との接続端子を示して
いる。
記憶ノードＮＡおよびＮＢにおいて、それぞれ二つのア
クセス用トランジスタを接続した場合を示す回路図であ
る。よって、図７および図８において、図１および図２
と共通する部分には同一符号を付してその説明を省略す
る。また、図７および図８において、接続端子ＢＬ１
１、ＢＬ１２、ＢＬ２１およびＢＬ２２は、ビッド線と
の接続端子を示し、接続端子ＷＬ１１、ＷＬ１２、ＷＬ
２１およびＷＬ２２は、ワード線との接続端子を示して
いる。
【００７８】よって、実施の形態３にかかる半導体記憶
装置では、図７および図８に示すように、実施の形態１
のＳＲＡＭメモリセルにおいて、記憶ノードＮＡにソー
スを接続し、ドレインに接続端子ＢＬ１１を接続し、ゲ
ートに接続端子ＷＬ１１を接続したアクセス用のＮＭＯ
ＳトランジスタＮ３と、記憶ノードＮＡにソースを接続
し、ドレインに接続端子ＢＬ２１を接続し、ゲートに接
続端子ＷＬ２１を接続したアクセス用のＮＭＯＳトラン
ジスタＮ５と、が設けられる。
装置では、図７および図８に示すように、実施の形態１
のＳＲＡＭメモリセルにおいて、記憶ノードＮＡにソー
スを接続し、ドレインに接続端子ＢＬ１１を接続し、ゲ
ートに接続端子ＷＬ１１を接続したアクセス用のＮＭＯ
ＳトランジスタＮ３と、記憶ノードＮＡにソースを接続
し、ドレインに接続端子ＢＬ２１を接続し、ゲートに接
続端子ＷＬ２１を接続したアクセス用のＮＭＯＳトラン
ジスタＮ５と、が設けられる。
【００７９】つぎに、図７および８に示したＳＲＡＭメ
モリセルの動作について説明する。まず、ワード線との
接続端子ＷＬ１１とＷＬ２１が論理状態“Ｌ”である場
合には、ＮＭＯＳトランジスタＮ３およびＮ５はＯＦＦ
状態であり、記憶ノードＮＡはデータの読み出し・書き
込み端子に対応するビット線との接続端子ＢＬ１１およ
びＢＬ２１と電気的に遮断されている。すなわち、記憶
データを保持している状態にある。
モリセルの動作について説明する。まず、ワード線との
接続端子ＷＬ１１とＷＬ２１が論理状態“Ｌ”である場
合には、ＮＭＯＳトランジスタＮ３およびＮ５はＯＦＦ
状態であり、記憶ノードＮＡはデータの読み出し・書き
込み端子に対応するビット線との接続端子ＢＬ１１およ
びＢＬ２１と電気的に遮断されている。すなわち、記憶
データを保持している状態にある。
【００８０】ここで、ワード線との接続端子ＷＬ１１ま
たはＷＬ２１が外部からの信号によって、論理状態
“Ｌ”から論理状態“Ｈ”へと遷移されると、ＮＭＯＳ
トランジスタＮ３またはＮ５はＯＦＦ状態からＯＮ状態
になり、記憶ノードＮＡは接続端子ＢＬ１１またはＢＬ
２１と電気的に接続される。仮に、外部から接続端子Ｂ
Ｌ１１またはＢＬ２１へと書き込み電圧が印加されてい
なければ、記憶ノードＮＡにおいて保持されたデータ
は、ＮＭＯＳトランジスタＮ３またはＮ５を介して接続
端子ＢＬ１１またはＢＬ２１に伝搬される。すなわち、
データの読み出し動作が実行される。
たはＷＬ２１が外部からの信号によって、論理状態
“Ｌ”から論理状態“Ｈ”へと遷移されると、ＮＭＯＳ
トランジスタＮ３またはＮ５はＯＦＦ状態からＯＮ状態
になり、記憶ノードＮＡは接続端子ＢＬ１１またはＢＬ
２１と電気的に接続される。仮に、外部から接続端子Ｂ
Ｌ１１またはＢＬ２１へと書き込み電圧が印加されてい
なければ、記憶ノードＮＡにおいて保持されたデータ
は、ＮＭＯＳトランジスタＮ３またはＮ５を介して接続
端子ＢＬ１１またはＢＬ２１に伝搬される。すなわち、
データの読み出し動作が実行される。
【００８１】一方、接続端子ＷＬ１１またはＷＬ２１が
論理状態“Ｈ”であり、外部から接続端子ＢＬ１１また
はＢＬ２１へと書き込み電圧が印加されていると、すな
わち、図示しない外部回路によってＬまたはＨに強くド
ライブされていると、書き込み電圧は、ＮＭＯＳトラン
ジスタＮ３またはＮ５を介して記憶ノードＮＡに伝搬さ
れ、記憶ノードＮＡは書き込み電圧に相当する論理状態
に書き換えられる。すなわち、データの書き込み動作が
実行される。そして、接続端子ＷＬ１１またはＷＬ２１
が外部からの信号によって、論理状態“Ｈ”から論理状
態“Ｌ”へと遷移されると、再び記憶ノードＮＡは保持
状態に戻る。
論理状態“Ｈ”であり、外部から接続端子ＢＬ１１また
はＢＬ２１へと書き込み電圧が印加されていると、すな
わち、図示しない外部回路によってＬまたはＨに強くド
ライブされていると、書き込み電圧は、ＮＭＯＳトラン
ジスタＮ３またはＮ５を介して記憶ノードＮＡに伝搬さ
れ、記憶ノードＮＡは書き込み電圧に相当する論理状態
に書き換えられる。すなわち、データの書き込み動作が
実行される。そして、接続端子ＷＬ１１またはＷＬ２１
が外部からの信号によって、論理状態“Ｈ”から論理状
態“Ｌ”へと遷移されると、再び記憶ノードＮＡは保持
状態に戻る。
【００８２】以上に説明したとおり、実施の形態３にか
かる半導体記憶装置によれば、実施の形態１において、
記憶ノードＮＡに、二つのアクセス用のＮＭＯＳトラン
ジスタＮ３およびＮ５を設けているので、実施の形態１
による効果を享受できる半導体記憶装置、すなわちソフ
トエラー耐性を向上させた２ポートＳＲＡＭ構成の半導
体記憶装置に対して、データの読み出し動作、および書
き込み動作をおこなうことができる。
かる半導体記憶装置によれば、実施の形態１において、
記憶ノードＮＡに、二つのアクセス用のＮＭＯＳトラン
ジスタＮ３およびＮ５を設けているので、実施の形態１
による効果を享受できる半導体記憶装置、すなわちソフ
トエラー耐性を向上させた２ポートＳＲＡＭ構成の半導
体記憶装置に対して、データの読み出し動作、および書
き込み動作をおこなうことができる。
【００８３】なお、図７および８において点線で示され
るように、記憶ノードＮＢにもアクセス用のＮＭＯＳト
ランジスタＮ４およびＮ６を設けてもよい。すなわち、
記憶ノードＮＢにＮＭＯＳトランジスタＮ４のソースを
接続し、そのドレインにビット線との接続端子ＢＬ１２
を接続し、そのゲートにワード線との接続端子ＷＬ１２
を接続する。また、記憶ノードＮＢにＮＭＯＳトランジ
スタＮ６のソースを接続し、そのドレインにビット線と
の接続端子ＢＬ２２を接続し、そのゲートにワード線と
の接続端子ＷＬ２２を接続する。これらアクセス用のＮ
ＭＯＳトランジスタＮ４およびＮ６の動作は、上記した
ＮＭＯＳトランジスタＮ３およびＮ５の動作と同じであ
るので、ここではその説明を省略する。
るように、記憶ノードＮＢにもアクセス用のＮＭＯＳト
ランジスタＮ４およびＮ６を設けてもよい。すなわち、
記憶ノードＮＢにＮＭＯＳトランジスタＮ４のソースを
接続し、そのドレインにビット線との接続端子ＢＬ１２
を接続し、そのゲートにワード線との接続端子ＷＬ１２
を接続する。また、記憶ノードＮＢにＮＭＯＳトランジ
スタＮ６のソースを接続し、そのドレインにビット線と
の接続端子ＢＬ２２を接続し、そのゲートにワード線と
の接続端子ＷＬ２２を接続する。これらアクセス用のＮ
ＭＯＳトランジスタＮ４およびＮ６の動作は、上記した
ＮＭＯＳトランジスタＮ３およびＮ５の動作と同じであ
るので、ここではその説明を省略する。
【００８４】また、アクセス用のＭＯＳトランジスタと
して、ＰＭＯＳトランジスタを用いてもよい。図９およ
び図１０は、図７および図８において、アクセス用のＮ
ＭＯＳトランジスタＮ３、Ｎ４、Ｎ５およびＮ６に代え
て、アクセス用のＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ
５およびＰ６を付加した場合を示す回路図である。図９
および図１０に示す回路図においても、実施の形態１の
効果によるソフトエラー耐性の向上と２ポートＳＲＡＭ
構成によるデータの読み出し動作および書き込み動作と
を実現することができる。
して、ＰＭＯＳトランジスタを用いてもよい。図９およ
び図１０は、図７および図８において、アクセス用のＮ
ＭＯＳトランジスタＮ３、Ｎ４、Ｎ５およびＮ６に代え
て、アクセス用のＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ
５およびＰ６を付加した場合を示す回路図である。図９
および図１０に示す回路図においても、実施の形態１の
効果によるソフトエラー耐性の向上と２ポートＳＲＡＭ
構成によるデータの読み出し動作および書き込み動作と
を実現することができる。
【００８５】実施の形態４．つぎに、実施の形態４にか
かる半導体記憶装置について説明する。実施の形態４に
かかる半導体記憶装置は、ソースとドレインとが接続さ
れた二つのＰＭＯＳトランジスタを設け、それぞれのＰ
ＭＯＳトランジスタは、ドレインを二つの記憶ノードの
一方に接続するとともに、ゲートを二つの記憶ノードの
他方に接続することを特徴としている。
かる半導体記憶装置について説明する。実施の形態４に
かかる半導体記憶装置は、ソースとドレインとが接続さ
れた二つのＰＭＯＳトランジスタを設け、それぞれのＰ
ＭＯＳトランジスタは、ドレインを二つの記憶ノードの
一方に接続するとともに、ゲートを二つの記憶ノードの
他方に接続することを特徴としている。
【００８６】図１１は、実施の形態４にかかる半導体記
憶装置を構成するＳＲＡＭメモリセルの回路図である。
実施の形態４にかかる半導体記憶装置は、そのＳＲＡＭ
メモリセルにおいて、ＰＭＯＳトランジスタＰ１のソー
スおよびドレインが互いに接続され、ＰＭＯＳトランジ
スタＰ２のソースおよびドレインが互いに接続されてい
る点が、実施の形態１と異なる。他の構成は、実施の形
態１において説明したとおりなので、ここではその説明
を省略する。
憶装置を構成するＳＲＡＭメモリセルの回路図である。
実施の形態４にかかる半導体記憶装置は、そのＳＲＡＭ
メモリセルにおいて、ＰＭＯＳトランジスタＰ１のソー
スおよびドレインが互いに接続され、ＰＭＯＳトランジ
スタＰ２のソースおよびドレインが互いに接続されてい
る点が、実施の形態１と異なる。他の構成は、実施の形
態１において説明したとおりなので、ここではその説明
を省略する。
【００８７】つぎに、図１１に示すＳＲＡＭメモリセル
の動作について実施の形態１と異なる点を説明する。記
憶ノードＮＡには、ＰＭＯＳトランジスタＰ２のゲート
が接続されているため、ＰＭＯＳトランジスタＰ２は、
記憶ノードＮＡの論理状態に応じてＯＮまたはＯＦＦが
決定される。また、記憶ノードＮＢには、ＰＭＯＳトラ
ンジスタＰ１のゲートが接続されているため、ＰＭＯＳ
トランジスタＰ１は、記憶ノードＮＢの論理状態に応じ
てＯＮまたはＯＦＦが決定される。しかしながら、これ
らＰＭＯＳトランジスタＰ１およびＰ２のＯＮ／ＯＦＦ
の状態変化は、記憶ノードＮＡおよびＮＢの二つの安定
した記憶状態に影響を与えることはない。
の動作について実施の形態１と異なる点を説明する。記
憶ノードＮＡには、ＰＭＯＳトランジスタＰ２のゲート
が接続されているため、ＰＭＯＳトランジスタＰ２は、
記憶ノードＮＡの論理状態に応じてＯＮまたはＯＦＦが
決定される。また、記憶ノードＮＢには、ＰＭＯＳトラ
ンジスタＰ１のゲートが接続されているため、ＰＭＯＳ
トランジスタＰ１は、記憶ノードＮＢの論理状態に応じ
てＯＮまたはＯＦＦが決定される。しかしながら、これ
らＰＭＯＳトランジスタＰ１およびＰ２のＯＮ／ＯＦＦ
の状態変化は、記憶ノードＮＡおよびＮＢの二つの安定
した記憶状態に影響を与えることはない。
【００８８】たとえば、記憶ノードＮＡが論理状態
“Ｈ”として安定している場合には、ＰＭＯＳトランジ
スタＰ１はＯＦＦ状態となり、ＰＭＯＳトランジスタＰ
２はＯＮ状態になる。ここで、ＰＭＯＳトランジスタＰ
２は、ソースおよびドレインを互いに接続していること
から、そのＯＮ状態に関係なく、ＰＭＯＳトランジスタ
Ｐ２のソースおよびドレインは、記憶ノードＮＢと同電
位となり、論理状態“Ｌ”を示す。すなわち、記憶ノー
ドＮＡおよびＮＢは、ＰＭＯＳトランジスタＰ２のＯＮ
状態によって影響を受けない。
“Ｈ”として安定している場合には、ＰＭＯＳトランジ
スタＰ１はＯＦＦ状態となり、ＰＭＯＳトランジスタＰ
２はＯＮ状態になる。ここで、ＰＭＯＳトランジスタＰ
２は、ソースおよびドレインを互いに接続していること
から、そのＯＮ状態に関係なく、ＰＭＯＳトランジスタ
Ｐ２のソースおよびドレインは、記憶ノードＮＢと同電
位となり、論理状態“Ｌ”を示す。すなわち、記憶ノー
ドＮＡおよびＮＢは、ＰＭＯＳトランジスタＰ２のＯＮ
状態によって影響を受けない。
【００８９】この際、ＰＭＯＳトランジスタＰ１もま
た、ソースおよびドレインを互いに接続していることか
ら、そのＯＦＦ状態に関係なく、ＰＭＯＳトランジスタ
Ｐ１のソースおよびドレインは、記憶ノードＮＡと同電
位となり、論理状態“Ｈ”を示す。すなわち、記憶ノー
ドＮＡおよびＮＢは、ＰＭＯＳトランジスタＰ１のＯＦ
Ｆ状態によって影響を受けない。
た、ソースおよびドレインを互いに接続していることか
ら、そのＯＦＦ状態に関係なく、ＰＭＯＳトランジスタ
Ｐ１のソースおよびドレインは、記憶ノードＮＡと同電
位となり、論理状態“Ｈ”を示す。すなわち、記憶ノー
ドＮＡおよびＮＢは、ＰＭＯＳトランジスタＰ１のＯＦ
Ｆ状態によって影響を受けない。
【００９０】逆に、記憶ノードＮＡが論理状態“Ｌ”と
して安定している場合には、ＰＭＯＳトランジスタＰ１
はＯＮ状態となり、ＰＭＯＳトランジスタＰ２はＯＦＦ
状態になる。ここで、ＰＭＯＳトランジスタＰ１は、ソ
ースおよびドレインを互いに接続していることから、そ
のＯＮ状態に関係なく、ＰＭＯＳトランジスタＰ１のソ
ースおよびドレインは、記憶ノードＮＢと同電位とな
り、論理状態“Ｈ”を示す。ＰＭＯＳトランジスタＰ２
もまた、ソースおよびドレインを互いに接続しているこ
とから、そのＯＦＦ状態に関係なく、ＰＭＯＳトランジ
スタＰ２のソースおよびドレインは、記憶ノードＮＡと
同電位となり、論理状態“Ｌ”を示す。
して安定している場合には、ＰＭＯＳトランジスタＰ１
はＯＮ状態となり、ＰＭＯＳトランジスタＰ２はＯＦＦ
状態になる。ここで、ＰＭＯＳトランジスタＰ１は、ソ
ースおよびドレインを互いに接続していることから、そ
のＯＮ状態に関係なく、ＰＭＯＳトランジスタＰ１のソ
ースおよびドレインは、記憶ノードＮＢと同電位とな
り、論理状態“Ｈ”を示す。ＰＭＯＳトランジスタＰ２
もまた、ソースおよびドレインを互いに接続しているこ
とから、そのＯＦＦ状態に関係なく、ＰＭＯＳトランジ
スタＰ２のソースおよびドレインは、記憶ノードＮＡと
同電位となり、論理状態“Ｌ”を示す。
【００９１】よって、ＰＭＯＳトランジスタＰ１および
Ｐ２のＯＮ／ＯＦＦ状態の変化は、記憶ノードＮＡおよ
びＮＢの二つの安定した記憶状態に影響を与えることは
ない。一方で、記憶ノードＮＡにＰＭＯＳトランジスタ
Ｐ２のゲートとＰＭＯＳトランジスタＰ１のドレインお
よびソースが接続されることで、ＰＭＯＳトランジスタ
Ｐ２のゲート容量とＰＭＯＳトランジスタＰ１のドレイ
ン容量およびソース容量が記憶ノードＮＡに付加される
ことになる。同様に、記憶ノードＮＢにＰＭＯＳトラン
ジスタＰ１のゲートとＰＭＯＳトランジスタＰ２のドレ
インおよびソースが接続されることで、ＰＭＯＳトラン
ジスタＰ１のゲート容量とＰＭＯＳトランジスタＰ２の
ドレイン容量およびソース容量が記憶ノードＮＢに付加
されることになる。すなわち、記憶ノードＮＡおよびＮ
Ｂ部分の容量値は、従来のＳＲＡＭメモリセルと比較し
て大きくなる。
Ｐ２のＯＮ／ＯＦＦ状態の変化は、記憶ノードＮＡおよ
びＮＢの二つの安定した記憶状態に影響を与えることは
ない。一方で、記憶ノードＮＡにＰＭＯＳトランジスタ
Ｐ２のゲートとＰＭＯＳトランジスタＰ１のドレインお
よびソースが接続されることで、ＰＭＯＳトランジスタ
Ｐ２のゲート容量とＰＭＯＳトランジスタＰ１のドレイ
ン容量およびソース容量が記憶ノードＮＡに付加される
ことになる。同様に、記憶ノードＮＢにＰＭＯＳトラン
ジスタＰ１のゲートとＰＭＯＳトランジスタＰ２のドレ
インおよびソースが接続されることで、ＰＭＯＳトラン
ジスタＰ１のゲート容量とＰＭＯＳトランジスタＰ２の
ドレイン容量およびソース容量が記憶ノードＮＢに付加
されることになる。すなわち、記憶ノードＮＡおよびＮ
Ｂ部分の容量値は、従来のＳＲＡＭメモリセルと比較し
て大きくなる。
【００９２】以上に説明したとおり、実施の形態４にか
かる半導体記憶装置によれば、ＳＲＡＭメモリセルの記
憶ノードＮＡに、新たに設けたＰＭＯＳトランジスタＰ
１のドレインおよびソースとＰＭＯＳトランジスタＰ２
のゲートを接続することで、記憶ノードＮＡの容量値を
増加させ、記憶ノードＮＢに、新たに設けたＰＭＯＳト
ランジスタＰ２のドレインおよびソースとＰＭＯＳトラ
ンジスタＰ１のゲートを接続することで、記憶ノードＮ
Ｂの容量値を増加させているので、実施の形態１による
効果と同様の効果を享受することができる。
かる半導体記憶装置によれば、ＳＲＡＭメモリセルの記
憶ノードＮＡに、新たに設けたＰＭＯＳトランジスタＰ
１のドレインおよびソースとＰＭＯＳトランジスタＰ２
のゲートを接続することで、記憶ノードＮＡの容量値を
増加させ、記憶ノードＮＢに、新たに設けたＰＭＯＳト
ランジスタＰ２のドレインおよびソースとＰＭＯＳトラ
ンジスタＰ１のゲートを接続することで、記憶ノードＮ
Ｂの容量値を増加させているので、実施の形態１による
効果と同様の効果を享受することができる。
【００９３】なお、他の例として、新たに付加する二つ
のＰＭＯＳトランジスタＰ１およびＰ２に代えて、ＮＭ
ＯＳトランジスタを接続してもよい。図１２は、実施の
形態４にかかる半導体記憶装置を構成するＳＲＡＭメモ
リセルの他の例の回路図である。図１２に示すように、
ドレインとソースを接続した二つのＮＭＯＳトランジス
タＮ１およびＮ２が新たに付加されている。特に、ＮＭ
ＯＳトランジスタＮ１は、ドレインを記憶ノードＮＡに
接続するとともに、ゲートを記憶ノードＮＢに接続して
いる。また、ＮＭＯＳトランジスタＮ２は、ドレインを
記憶ノードＮＢに接続するとともに、ゲートを記憶ノー
ドＮＡに接続している。この場合も上記同様の効果を得
ることができる。
のＰＭＯＳトランジスタＰ１およびＰ２に代えて、ＮＭ
ＯＳトランジスタを接続してもよい。図１２は、実施の
形態４にかかる半導体記憶装置を構成するＳＲＡＭメモ
リセルの他の例の回路図である。図１２に示すように、
ドレインとソースを接続した二つのＮＭＯＳトランジス
タＮ１およびＮ２が新たに付加されている。特に、ＮＭ
ＯＳトランジスタＮ１は、ドレインを記憶ノードＮＡに
接続するとともに、ゲートを記憶ノードＮＢに接続して
いる。また、ＮＭＯＳトランジスタＮ２は、ドレインを
記憶ノードＮＢに接続するとともに、ゲートを記憶ノー
ドＮＡに接続している。この場合も上記同様の効果を得
ることができる。
【００９４】また、この実施の形態４においても、実施
の形態２および３と同様に、複数のアクセス用のＭＯＳ
トランジスタを接続することで、書き込み動作および読
み出し動作を実現することができる。
の形態２および３と同様に、複数のアクセス用のＭＯＳ
トランジスタを接続することで、書き込み動作および読
み出し動作を実現することができる。
【００９５】実施の形態５．つぎに、実施の形態５にか
かる半導体記憶装置について説明する。実施の形態５に
かかる半導体記憶装置は、実施の形態４に示した二つの
ＰＭＯＳトランジスタにおいて、ソースを開放状態にし
たことを特徴としている。
かる半導体記憶装置について説明する。実施の形態５に
かかる半導体記憶装置は、実施の形態４に示した二つの
ＰＭＯＳトランジスタにおいて、ソースを開放状態にし
たことを特徴としている。
【００９６】図１３は、実施の形態５にかかる半導体記
憶装置を構成するＳＲＡＭメモリセルの回路図である。
図１３に示すように、実施の形態５にかかる半導体記憶
装置は、そのＳＲＡＭメモリセルにおいて、記憶ノード
ＮＡにＰＭＯＳトランジスタＰ１のドレインとＰＭＯＳ
トランジスタＰ２のゲートが接続され、記憶ノードＮＢ
にＰＭＯＳトランジスタＰ２のドレインとＰＭＯＳトラ
ンジスタＰ１のゲートが接続され、ＰＭＯＳトランジス
タＰ１およびＰ２のそれぞれのソースは開放されてい
る。他の構成は、実施の形態４において説明したとおり
なので、ここではその説明を省略する。
憶装置を構成するＳＲＡＭメモリセルの回路図である。
図１３に示すように、実施の形態５にかかる半導体記憶
装置は、そのＳＲＡＭメモリセルにおいて、記憶ノード
ＮＡにＰＭＯＳトランジスタＰ１のドレインとＰＭＯＳ
トランジスタＰ２のゲートが接続され、記憶ノードＮＢ
にＰＭＯＳトランジスタＰ２のドレインとＰＭＯＳトラ
ンジスタＰ１のゲートが接続され、ＰＭＯＳトランジス
タＰ１およびＰ２のそれぞれのソースは開放されてい
る。他の構成は、実施の形態４において説明したとおり
なので、ここではその説明を省略する。
【００９７】図１３に示すＳＲＡＭメモリセルもまた、
実施の形態４と同様に、ＰＭＯＳトランジスタＰ１およ
びＰ２のＯＮ／ＯＦＦ状態の変化は、記憶ノードＮＡお
よびＮＢの二つの安定した記憶状態に影響を与えること
はない。但し、記憶ノードＮＡには、ＰＭＯＳトランジ
スタＰ２のゲート容量とＰＭＯＳトランジスタＰ１のド
レイン容量が付加されることになる。同様に、記憶ノー
ドＮＢには、ＰＭＯＳトランジスタＰ１のゲート容量と
ＰＭＯＳトランジスタＰ２のドレイン容量が付加され
る。すなわち、記憶ノードＮＡおよびＮＢ部分の容量値
は、従来のＳＲＡＭメモリセルと比較して大きくなる。
実施の形態４と同様に、ＰＭＯＳトランジスタＰ１およ
びＰ２のＯＮ／ＯＦＦ状態の変化は、記憶ノードＮＡお
よびＮＢの二つの安定した記憶状態に影響を与えること
はない。但し、記憶ノードＮＡには、ＰＭＯＳトランジ
スタＰ２のゲート容量とＰＭＯＳトランジスタＰ１のド
レイン容量が付加されることになる。同様に、記憶ノー
ドＮＢには、ＰＭＯＳトランジスタＰ１のゲート容量と
ＰＭＯＳトランジスタＰ２のドレイン容量が付加され
る。すなわち、記憶ノードＮＡおよびＮＢ部分の容量値
は、従来のＳＲＡＭメモリセルと比較して大きくなる。
【００９８】以上に説明したとおり、実施の形態５にか
かる半導体記憶装置によれば、ＳＲＡＭメモリセルの記
憶ノードＮＡに、新たに設けたＰＭＯＳトランジスタＰ
１のドレインとＰＭＯＳトランジスタＰ２のゲートを接
続することで、記憶ノードＮＡの容量値を増加させ、記
憶ノードＮＢに、新たに設けたＰＭＯＳトランジスタＰ
２のドレインとＰＭＯＳトランジスタＰ１のゲートを接
続することで、記憶ノードＮＢの容量値を増加させてい
るので、実施の形態１による効果と同様の効果を享受す
ることができる。
かる半導体記憶装置によれば、ＳＲＡＭメモリセルの記
憶ノードＮＡに、新たに設けたＰＭＯＳトランジスタＰ
１のドレインとＰＭＯＳトランジスタＰ２のゲートを接
続することで、記憶ノードＮＡの容量値を増加させ、記
憶ノードＮＢに、新たに設けたＰＭＯＳトランジスタＰ
２のドレインとＰＭＯＳトランジスタＰ１のゲートを接
続することで、記憶ノードＮＢの容量値を増加させてい
るので、実施の形態１による効果と同様の効果を享受す
ることができる。
【００９９】なお、他の例として、新たに付加する二つ
のＰＭＯＳトランジスタＰ１およびＰ２に代えて、ＮＭ
ＯＳトランジスタを接続してもよい。図１４は、実施の
形態５にかかる半導体記憶装置を構成するＳＲＡＭメモ
リセルの他の例の回路図である。図１４に示すように、
二つのＮＭＯＳトランジスタＮ１およびＮ２が新たに付
加されている。特に、ＮＭＯＳトランジスタＮ１は、ド
レインを記憶ノードＮＡに接続して、ゲートを記憶ノー
ドＮＢに接続するとともに、ソースを開放状態としてい
る。また、ＮＭＯＳトランジスタＮ２は、ドレインを記
憶ノードＮＢに接続し、ゲートを記憶ノードＮＢに接続
するとともに、ソースを開放状態としている。この場合
も上記同様の効果を得ることができる。
のＰＭＯＳトランジスタＰ１およびＰ２に代えて、ＮＭ
ＯＳトランジスタを接続してもよい。図１４は、実施の
形態５にかかる半導体記憶装置を構成するＳＲＡＭメモ
リセルの他の例の回路図である。図１４に示すように、
二つのＮＭＯＳトランジスタＮ１およびＮ２が新たに付
加されている。特に、ＮＭＯＳトランジスタＮ１は、ド
レインを記憶ノードＮＡに接続して、ゲートを記憶ノー
ドＮＢに接続するとともに、ソースを開放状態としてい
る。また、ＮＭＯＳトランジスタＮ２は、ドレインを記
憶ノードＮＢに接続し、ゲートを記憶ノードＮＢに接続
するとともに、ソースを開放状態としている。この場合
も上記同様の効果を得ることができる。
【０１００】実施の形態６．つぎに、実施の形態６にか
かる半導体記憶装置について説明する。実施の形態６に
かかる半導体記憶装置は、実施の形態４および５におい
て、新たに付加する二つのＭＯＳトランジスタを異なる
極性のものにしたことを特徴としている。
かる半導体記憶装置について説明する。実施の形態６に
かかる半導体記憶装置は、実施の形態４および５におい
て、新たに付加する二つのＭＯＳトランジスタを異なる
極性のものにしたことを特徴としている。
【０１０１】図１５は、実施の形態６にかかる半導体記
憶装置を構成するＳＲＡＭメモリセルの他の例の回路図
である。特に、図１５は、図１１に示したＰＭＯＳトラ
ンジスタＰ２に代えて、ＮＭＯＳトランジスタＮ１が接
続された場合を示している。また、図１６は、実施の形
態６にかかる半導体記憶装置を構成するＳＲＡＭメモリ
セルの他の例の回路図である。特に、図１６は、図１３
に示したＰＭＯＳトランジスタＰ２に代えて、ＮＭＯＳ
トランジスタＮ１が接続された場合を示している。
憶装置を構成するＳＲＡＭメモリセルの他の例の回路図
である。特に、図１５は、図１１に示したＰＭＯＳトラ
ンジスタＰ２に代えて、ＮＭＯＳトランジスタＮ１が接
続された場合を示している。また、図１６は、実施の形
態６にかかる半導体記憶装置を構成するＳＲＡＭメモリ
セルの他の例の回路図である。特に、図１６は、図１３
に示したＰＭＯＳトランジスタＰ２に代えて、ＮＭＯＳ
トランジスタＮ１が接続された場合を示している。
【０１０２】このように、記憶ノードＮＡおよびＮＢに
付加するＭＯＳトランジスタの極性が互いに異なるよう
にそれらＭＯＳトランジスタを選択しても、実施の形態
４および５に示した同様の効果を享受することができ
る。
付加するＭＯＳトランジスタの極性が互いに異なるよう
にそれらＭＯＳトランジスタを選択しても、実施の形態
４および５に示した同様の効果を享受することができ
る。
【０１０３】実施の形態７．つぎに、実施の形態７にか
かる半導体記憶装置について説明する。実施の形態７
は、実施の形態２において説明した図３の具体的なレイ
アウト構成を説明するものである。
かる半導体記憶装置について説明する。実施の形態７
は、実施の形態２において説明した図３の具体的なレイ
アウト構成を説明するものである。
【０１０４】図１７は、実施の形態７にかかる半導体記
憶装置のＳＲＡＭメモリセルの回路図である。図１７に
おいて、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトラン
ジスタＮＭ１は、第１のＣＭＯＳインバータを構成し、
また、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジ
スタＮＭ２は、第２のＣＭＯＳトランジスタを構成して
おり、これらＣＭＯＳインバータ間において入出力端子
が交差接続されている。
憶装置のＳＲＡＭメモリセルの回路図である。図１７に
おいて、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトラン
ジスタＮＭ１は、第１のＣＭＯＳインバータを構成し、
また、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジ
スタＮＭ２は、第２のＣＭＯＳトランジスタを構成して
おり、これらＣＭＯＳインバータ間において入出力端子
が交差接続されている。
【０１０５】すなわち、これらＭＯＳトランジスタＰＭ
１、ＰＭ２、ＮＭ１およびＮＭ２によってフリップフロ
ップ回路が構成され、図１７中、上記した第１のＣＭＯ
Ｓインバータの出力点でありかつ第２のＣＭＯＳインバ
ータの入力点でもある記憶ノードＮＡと、第２のＣＭＯ
Ｓインバータの出力点でありかつ第１のＣＭＯＳインバ
ータの入力点でもある記憶ノードＮＢとにおいて、論理
状態の書き込みおよび読み出しが可能となる。
１、ＰＭ２、ＮＭ１およびＮＭ２によってフリップフロ
ップ回路が構成され、図１７中、上記した第１のＣＭＯ
Ｓインバータの出力点でありかつ第２のＣＭＯＳインバ
ータの入力点でもある記憶ノードＮＡと、第２のＣＭＯ
Ｓインバータの出力点でありかつ第１のＣＭＯＳインバ
ータの入力点でもある記憶ノードＮＢとにおいて、論理
状態の書き込みおよび読み出しが可能となる。
【０１０６】そして、図１７において、ソースを互いに
接続して内部ノードＮＣを形成する二つのＰＭＯＳトラ
ンジスタＰ１およびＰ２が付加されている。特に、ＰＭ
ＯＳトランジスタＰ１は、ドレインを記憶ノードＮＡに
接続するとともに、ゲートを記憶ノードＮＢに接続して
いる。また、ＰＭＯＳトランジスタＰ２は、ドレインを
記憶ノードＮＢに接続するとともに、ゲートを記憶ノー
ドＮＡに接続している。
接続して内部ノードＮＣを形成する二つのＰＭＯＳトラ
ンジスタＰ１およびＰ２が付加されている。特に、ＰＭ
ＯＳトランジスタＰ１は、ドレインを記憶ノードＮＡに
接続するとともに、ゲートを記憶ノードＮＢに接続して
いる。また、ＰＭＯＳトランジスタＰ２は、ドレインを
記憶ノードＮＢに接続するとともに、ゲートを記憶ノー
ドＮＡに接続している。
【０１０７】また、ＮＭＯＳトランジスタＮ３およびＮ
４は、それぞれアクセス用のＭＯＳトランジスタとして
機能する。ＮＭＯＳトランジスタＮ３は、ゲートをワー
ド線ＷＬに接続し、ソースを上記した記憶ノードＮＡに
接続するとともにドレインを正相ビット線ＢＬ１１に接
続している。また、ＮＭＯＳトランジスタＮ４は、ゲー
トをワード線ＷＬに接続し、ソースを記憶ノードＮＢに
接続するとともにゲートを逆相ビット線ＢＬ１２に接続
している。
４は、それぞれアクセス用のＭＯＳトランジスタとして
機能する。ＮＭＯＳトランジスタＮ３は、ゲートをワー
ド線ＷＬに接続し、ソースを上記した記憶ノードＮＡに
接続するとともにドレインを正相ビット線ＢＬ１１に接
続している。また、ＮＭＯＳトランジスタＮ４は、ゲー
トをワード線ＷＬに接続し、ソースを記憶ノードＮＢに
接続するとともにゲートを逆相ビット線ＢＬ１２に接続
している。
【０１０８】すなわち、図１７に示す回路図は、図３の
ワード線端子ＷＬ１１およびＷＬ１２を共通のワード線
ＷＬで接続した状態を示す。よって、図１７に示すワー
ド線ＷＬ、正相ビット線ＢＬ１１および逆相ビット線Ｂ
Ｌ１２の選択により、記憶値の読み出しおよび書き込み
を可能としている。
ワード線端子ＷＬ１１およびＷＬ１２を共通のワード線
ＷＬで接続した状態を示す。よって、図１７に示すワー
ド線ＷＬ、正相ビット線ＢＬ１１および逆相ビット線Ｂ
Ｌ１２の選択により、記憶値の読み出しおよび書き込み
を可能としている。
【０１０９】図１８〜２１は、実施の形態７にかかる半
導体記憶装置のＳＲＡＭメモリセルのレイアウト図であ
る。特に、図１８〜２１は、その順に積層されるレイヤ
を示している。また、図２２は、図１８〜２１に示した
コンタクトホールやビアホール等の各種記号を説明する
ための説明図である。なお、これら各種記号は、以下に
おいて説明する他の実施の形態において共通に用いるも
のとする。
導体記憶装置のＳＲＡＭメモリセルのレイアウト図であ
る。特に、図１８〜２１は、その順に積層されるレイヤ
を示している。また、図２２は、図１８〜２１に示した
コンタクトホールやビアホール等の各種記号を説明する
ための説明図である。なお、これら各種記号は、以下に
おいて説明する他の実施の形態において共通に用いるも
のとする。
【０１１０】まず、図１８は、半導体基板中に形成され
たウエル領域と、そのウエル領域に形成された拡散領域
と、それらの上面に形成されたポリシリコン配線層とを
含むレイヤを示している。
たウエル領域と、そのウエル領域に形成された拡散領域
と、それらの上面に形成されたポリシリコン配線層とを
含むレイヤを示している。
【０１１１】実施の形態６にかかる半導体記憶装置のメ
モリセルでは、図１８に示すように、半導体基板上の平
面方向において、Ｎウエル領域ＮＷおよびＰウエル領域
ＰＷが隣接するように形成されている。なお、図示して
いないが、Ｎウエル領域ＮＷとＰウエル領域ＰＷの間に
は分離領域が存在する。
モリセルでは、図１８に示すように、半導体基板上の平
面方向において、Ｎウエル領域ＮＷおよびＰウエル領域
ＰＷが隣接するように形成されている。なお、図示して
いないが、Ｎウエル領域ＮＷとＰウエル領域ＰＷの間に
は分離領域が存在する。
【０１１２】また、Ｎウエル領域ＮＷには、Ｐ型不純物
を注入するＰ+ソースドレイン領域ＰＳＤが形成され、
Ｐウエル領域ＰＷには、Ｎ+ソースドレイン領域ＮＳＤ
が形成される。そして、Ｐ+ソースドレイン領域ＰＳＤ
において、図１７に示したＰＭＯＳトランジスタＰＭ
１、ＰＭ２、Ｐ１およびＰ２が形成され、Ｎ+ソースド
レイン領域ＮＳＤにおいて、図１７に示したＮＭＯＳト
ランジスタＮＭ１、ＮＭ２、Ｎ３およびＮ４が形成され
る。
を注入するＰ+ソースドレイン領域ＰＳＤが形成され、
Ｐウエル領域ＰＷには、Ｎ+ソースドレイン領域ＮＳＤ
が形成される。そして、Ｐ+ソースドレイン領域ＰＳＤ
において、図１７に示したＰＭＯＳトランジスタＰＭ
１、ＰＭ２、Ｐ１およびＰ２が形成され、Ｎ+ソースド
レイン領域ＮＳＤにおいて、図１７に示したＮＭＯＳト
ランジスタＮＭ１、ＮＭ２、Ｎ３およびＮ４が形成され
る。
【０１１３】以下に図１８〜２１に示した各レイヤの構
造について順に説明する。まず、図１８に示すレイヤに
おいて、Ｐ+ソースドレイン領域ＰＳＤとＮ+ソースドレ
イン領域ＮＳＤにまたがって、Ｎウエル領域ＮＷとＰウ
エル領域ＰＷとの境界線（以下、ウエル境界線と称す
る。）に対して垂直な方向に延伸して並置された二つの
ポリシリコン配線層ＰＬ１１およびＰＬ１２が形成され
る。
造について順に説明する。まず、図１８に示すレイヤに
おいて、Ｐ+ソースドレイン領域ＰＳＤとＮ+ソースドレ
イン領域ＮＳＤにまたがって、Ｎウエル領域ＮＷとＰウ
エル領域ＰＷとの境界線（以下、ウエル境界線と称す
る。）に対して垂直な方向に延伸して並置された二つの
ポリシリコン配線層ＰＬ１１およびＰＬ１２が形成され
る。
【０１１４】また、図１８に示すように、Ｐウエル領域
ＰＷ上に、上記ウエル境界線に垂直な方向に延伸して並
置された二つのポリシリコン配線層ＰＬ１３およびＰＬ
１４が形成される。
ＰＷ上に、上記ウエル境界線に垂直な方向に延伸して並
置された二つのポリシリコン配線層ＰＬ１３およびＰＬ
１４が形成される。
【０１１５】そして、Ｐ+ソースドレイン領域ＰＳＤ上
に位置する二つの並進したポリシリコン配線層ＰＬ１１
部分をそれぞれ挟む位置に、Ｐ型不純物の注入によって
ｐ+拡散領域ＦＬ１１〜ＦＬ１３が形成される。これに
より、ポリシリコン配線層ＰＬ１１をゲート電極とした
ＰＭＯＳトランジスタＰＭ１およびＰ１が形成される。
また、Ｐ+ソースドレイン領域ＰＳＤ上に位置する二つ
の並進したポリシリコン配線層ＰＬ１２部分をそれぞれ
挟む位置に、Ｐ型不純物の注入によってｐ+拡散領域Ｆ
Ｌ１１、ＦＬ１４およびＦＬ１５が形成される。これに
より、ポリシリコン配線層ＰＬ１２をゲート電極とした
ＰＭＯＳトランジスタＰ２およびＰＭ２が形成される。
に位置する二つの並進したポリシリコン配線層ＰＬ１１
部分をそれぞれ挟む位置に、Ｐ型不純物の注入によって
ｐ+拡散領域ＦＬ１１〜ＦＬ１３が形成される。これに
より、ポリシリコン配線層ＰＬ１１をゲート電極とした
ＰＭＯＳトランジスタＰＭ１およびＰ１が形成される。
また、Ｐ+ソースドレイン領域ＰＳＤ上に位置する二つ
の並進したポリシリコン配線層ＰＬ１２部分をそれぞれ
挟む位置に、Ｐ型不純物の注入によってｐ+拡散領域Ｆ
Ｌ１１、ＦＬ１４およびＦＬ１５が形成される。これに
より、ポリシリコン配線層ＰＬ１２をゲート電極とした
ＰＭＯＳトランジスタＰ２およびＰＭ２が形成される。
【０１１６】特に、これらＰＭＯＳトランジスタＰＭ
１、ＰＭ２、Ｐ１およびＰ２は、ポリシリコン配線層Ｐ
Ｌ１１およびＰＬ１２が並置していることから、ｐ+拡
散領域ＦＬ１１〜１５を、上記ウエル境界線に平行な方
向にかつ一直線上に配置することができ、これによりｐ
+拡散領域ＦＬ１１、ＦＬ１３およびＦＬ１４を、隣接
したＰＭＯＳトランジスタにおいて共有することが可能
となっている。
１、ＰＭ２、Ｐ１およびＰ２は、ポリシリコン配線層Ｐ
Ｌ１１およびＰＬ１２が並置していることから、ｐ+拡
散領域ＦＬ１１〜１５を、上記ウエル境界線に平行な方
向にかつ一直線上に配置することができ、これによりｐ
+拡散領域ＦＬ１１、ＦＬ１３およびＦＬ１４を、隣接
したＰＭＯＳトランジスタにおいて共有することが可能
となっている。
【０１１７】図１７の回路図にしたがうと、ｐ+拡散領
域ＦＬ１１の共有は、ＰＭＯＳトランジスタＰ１とＰ２
のソース同士の接続を果たして内部ノードＮＣを形成
し、ｐ +拡散領域ＦＬ１３の共有は、ＰＭＯＳトランジ
スタＰＭ１とＰ１のドレイン同士の接続を果たし、ｐ+
拡散領域ＦＬ１４の共有は、ＰＭＯＳトランジスタＰＭ
２とＰ２のドレイン同士の接続を果たしている。これら
共有により、ＰＭＯＳトランジスタの占有面積の縮小化
が図られている。
域ＦＬ１１の共有は、ＰＭＯＳトランジスタＰ１とＰ２
のソース同士の接続を果たして内部ノードＮＣを形成
し、ｐ +拡散領域ＦＬ１３の共有は、ＰＭＯＳトランジ
スタＰＭ１とＰ１のドレイン同士の接続を果たし、ｐ+
拡散領域ＦＬ１４の共有は、ＰＭＯＳトランジスタＰＭ
２とＰ２のドレイン同士の接続を果たしている。これら
共有により、ＰＭＯＳトランジスタの占有面積の縮小化
が図られている。
【０１１８】また、Ｎ+ソースドレイン領域ＮＳＤ上に
位置するポリシリコン配線層ＰＬ１１部分を挟む位置
に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ２１お
よびＦＬ２３が形成される。これにより、ポリシリコン
配線層ＰＬ１１をゲート電極としたＮＭＯＳトランジス
タＮＭ１が形成される。また、Ｎ+ソースドレイン領域
ＮＳＤ上に位置するポリシリコン配線層ＰＬ１２部分を
挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域Ｆ
Ｌ２１およびＦＬ２４が形成される。これにより、ポリ
シリコン配線層ＰＬ１２をゲート電極としたＮＭＯＳト
ランジスタＮＭ２が形成される。
位置するポリシリコン配線層ＰＬ１１部分を挟む位置
に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ２１お
よびＦＬ２３が形成される。これにより、ポリシリコン
配線層ＰＬ１１をゲート電極としたＮＭＯＳトランジス
タＮＭ１が形成される。また、Ｎ+ソースドレイン領域
ＮＳＤ上に位置するポリシリコン配線層ＰＬ１２部分を
挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域Ｆ
Ｌ２１およびＦＬ２４が形成される。これにより、ポリ
シリコン配線層ＰＬ１２をゲート電極としたＮＭＯＳト
ランジスタＮＭ２が形成される。
【０１１９】さらに、Ｎ+ソースドレイン領域ＮＳＤ上
に位置するポリシリコン配線層ＰＬ１３を挟む位置に、
Ｎ型不純物の注入によってｎ+拡散領域ＦＬ２２および
ＦＬ２３が形成される。これにより、ポリシリコン配線
層ＰＬ１３をゲート電極としたＮＭＯＳトランジスタＮ
３が形成される。また、Ｎ+ソースドレイン領域ＮＳＤ
上に位置するポリシリコン配線層ＰＬ１４を挟む位置
に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ２４お
よびＦＬ２５が形成される。これにより、ポリシリコン
配線層ＰＬ１４をゲート電極としたＮＭＯＳトランジス
タＮ４が形成される。
に位置するポリシリコン配線層ＰＬ１３を挟む位置に、
Ｎ型不純物の注入によってｎ+拡散領域ＦＬ２２および
ＦＬ２３が形成される。これにより、ポリシリコン配線
層ＰＬ１３をゲート電極としたＮＭＯＳトランジスタＮ
３が形成される。また、Ｎ+ソースドレイン領域ＮＳＤ
上に位置するポリシリコン配線層ＰＬ１４を挟む位置
に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ２４お
よびＦＬ２５が形成される。これにより、ポリシリコン
配線層ＰＬ１４をゲート電極としたＮＭＯＳトランジス
タＮ４が形成される。
【０１２０】これらＮＭＯＳトランジスタＮＭ１、ＮＭ
２、Ｎ３およびＮ４においても、上記したＰＭＯＳトラ
ンジスタの形成と同様に、ポリシリコン配線層ＰＬ１
１、ＰＬ１２、ＰＬ１３およびＰＬ１４が並置している
ことから、ｎ+拡散領域ＦＬ２１〜２５を、上記ウエル
境界線に平行な方向にかつ一直線上に配置することがで
きる。これによりｎ+拡散領域ＦＬ２１、ＦＬ２３およ
びＦＬ２４を、隣接したＮＭＯＳトランジスタにおいて
共有することが可能となっている。
２、Ｎ３およびＮ４においても、上記したＰＭＯＳトラ
ンジスタの形成と同様に、ポリシリコン配線層ＰＬ１
１、ＰＬ１２、ＰＬ１３およびＰＬ１４が並置している
ことから、ｎ+拡散領域ＦＬ２１〜２５を、上記ウエル
境界線に平行な方向にかつ一直線上に配置することがで
きる。これによりｎ+拡散領域ＦＬ２１、ＦＬ２３およ
びＦＬ２４を、隣接したＮＭＯＳトランジスタにおいて
共有することが可能となっている。
【０１２１】図１７の回路図にしたがうと、ｎ+拡散領
域ＦＬ２１の共有は、ＮＭＯＳトランジスタＮＭ１とＮ
Ｍ２のソース同士の接続を果たし、ｎ+拡散領域ＦＬ２
３の共有は、ＮＭＯＳトランジスタＮＭ１のドレインと
ＮＭＯＳトランジスタＮ３のソースとの接続を果たし、
ｐ+拡散領域ＦＬ２４の共有は、ＮＭＯＳトランジスタ
ＮＭ２のドレインとＮＭＯＳトランジスタＮ４のソース
との接続を果たしている。これら共有により、ＮＭＯＳ
トランジスタの占有面積の縮小化が図られている。
域ＦＬ２１の共有は、ＮＭＯＳトランジスタＮＭ１とＮ
Ｍ２のソース同士の接続を果たし、ｎ+拡散領域ＦＬ２
３の共有は、ＮＭＯＳトランジスタＮＭ１のドレインと
ＮＭＯＳトランジスタＮ３のソースとの接続を果たし、
ｐ+拡散領域ＦＬ２４の共有は、ＮＭＯＳトランジスタ
ＮＭ２のドレインとＮＭＯＳトランジスタＮ４のソース
との接続を果たしている。これら共有により、ＮＭＯＳ
トランジスタの占有面積の縮小化が図られている。
【０１２２】なお、図１８に示すように、ポリシリコン
配線層ＰＬ１１、ＰＬ１２、ＰＬ１３およびＰＬ１４
と、ｐ+拡散領域ＦＬ１２、ＦＬ１３、ＦＬ１４および
ＦＬ１５と、ｎ+拡散領域ＦＬ２１〜２５にはそれぞれ
一つずつ、上層との電気的接続を果たすためのコンタク
トホールが設けられている。
配線層ＰＬ１１、ＰＬ１２、ＰＬ１３およびＰＬ１４
と、ｐ+拡散領域ＦＬ１２、ＦＬ１３、ＦＬ１４および
ＦＬ１５と、ｎ+拡散領域ＦＬ２１〜２５にはそれぞれ
一つずつ、上層との電気的接続を果たすためのコンタク
トホールが設けられている。
【０１２３】つぎに、図１８に示したレイヤの上層に位
置するレイヤについて説明する。図１９は、図１８に示
したレイヤ上に形成される第１の金属配線層を含むレイ
ヤを示している。図１９に示すレイヤには、下層のｐ+
拡散領域ＦＬ１３と、ｎ+拡散領域ＦＬ２３と、ポリシ
リコン配線層ＰＬ１２と、を電気的に接続するための第
１の金属配線層ＡＬ１１が形成される。この第１の金属
配線層ＡＬ１１は、図１７の回路図にしたがうと、ＰＭ
ＯＳトランジスタＰＭ１のドレインと、ＮＭＯＳトラン
ジスタＮＭ１のドレインと、ＰＭＯＳトランジスタＰ１
のドレインと、ＰＭＯＳトランジスタＰ２のゲートと、
ＰＭＯＳトランジスタＰＭ２のゲートと、ＮＭＯＳトラ
ンジスタＮＭ２のゲートと、ＮＭＯＳトランジスタＮ３
のソースと、の接続を果たす。
置するレイヤについて説明する。図１９は、図１８に示
したレイヤ上に形成される第１の金属配線層を含むレイ
ヤを示している。図１９に示すレイヤには、下層のｐ+
拡散領域ＦＬ１３と、ｎ+拡散領域ＦＬ２３と、ポリシ
リコン配線層ＰＬ１２と、を電気的に接続するための第
１の金属配線層ＡＬ１１が形成される。この第１の金属
配線層ＡＬ１１は、図１７の回路図にしたがうと、ＰＭ
ＯＳトランジスタＰＭ１のドレインと、ＮＭＯＳトラン
ジスタＮＭ１のドレインと、ＰＭＯＳトランジスタＰ１
のドレインと、ＰＭＯＳトランジスタＰ２のゲートと、
ＰＭＯＳトランジスタＰＭ２のゲートと、ＮＭＯＳトラ
ンジスタＮＭ２のゲートと、ＮＭＯＳトランジスタＮ３
のソースと、の接続を果たす。
【０１２４】また、下層のｐ+拡散領域ＦＬ１４と、ｎ+
拡散領域ＦＬ２４と、ポリシリコン配線層ＰＬ１１と、
を電気的に接続するための第１の金属配線層ＡＬ１２が
形成される。この第２の金属配線層ＡＬ１２は、図１７
の回路図にしたがうと、ＰＭＯＳトランジスタＰＭ２の
ドレインと、ＮＭＯＳトランジスタＮＭ２のドレイン
と、ＰＭＯＳトランジスタＰ２のドレインと、ＰＭＯＳ
トランジスタＰ１のゲートと、ＰＭＯＳトランジスタＰ
Ｍ１のゲートと、ＮＭＯＳトランジスタＮＭ１のゲート
と、ＮＭＯＳトランジスタＮ４のソースと、の接続を果
たす。
拡散領域ＦＬ２４と、ポリシリコン配線層ＰＬ１１と、
を電気的に接続するための第１の金属配線層ＡＬ１２が
形成される。この第２の金属配線層ＡＬ１２は、図１７
の回路図にしたがうと、ＰＭＯＳトランジスタＰＭ２の
ドレインと、ＮＭＯＳトランジスタＮＭ２のドレイン
と、ＰＭＯＳトランジスタＰ２のドレインと、ＰＭＯＳ
トランジスタＰ１のゲートと、ＰＭＯＳトランジスタＰ
Ｍ１のゲートと、ＮＭＯＳトランジスタＮＭ１のゲート
と、ＮＭＯＳトランジスタＮ４のソースと、の接続を果
たす。
【０１２５】さらに、図１９に示すレイヤには、下層の
ｐ+拡散領域ＦＬ１２の接続点を移動させるための第１
の金属配線層ＡＬ１５と、ｐ+拡散領域ＦＬ１５の接続
点を移動させるための第１の金属配線層ＡＬ１６と、下
層のｎ+拡散領域ＦＬ２２の接続点を移動させるための
第１の金属配線層ＡＬ１７と、ｎ+拡散領域ＦＬ２５の
接続点を移動させるための第１の金属配線層ＡＬ１８
と、が形成される。
ｐ+拡散領域ＦＬ１２の接続点を移動させるための第１
の金属配線層ＡＬ１５と、ｐ+拡散領域ＦＬ１５の接続
点を移動させるための第１の金属配線層ＡＬ１６と、下
層のｎ+拡散領域ＦＬ２２の接続点を移動させるための
第１の金属配線層ＡＬ１７と、ｎ+拡散領域ＦＬ２５の
接続点を移動させるための第１の金属配線層ＡＬ１８
と、が形成される。
【０１２６】つぎに、図１９に示したレイヤの上層に位
置するレイヤについて説明する。図２０は、図１９に示
したレイヤ上に形成される第２の金属配線層を含むレイ
ヤを示している。図２０に示すレイヤには、図１９に示
した第１の金属配線層ＡＬ１５を経由してｐ+拡散領域
ＦＬ１２に電源電位ＶDDを与え、かつ第１の金属配線層
ＡＬ１６を経由してｐ+拡散領域ＦＬ１５に電源電位Ｖ
DDを与えるための第２の金属配線層ＡＬ２１が形成され
る。すなわち、この第２の金属配線層ＡＬ２１は、電源
線として機能し、図１７の回路図にしたがうと、ＰＭＯ
ＳトランジスタＰＭ１およびＰＭ２のソースと電源との
接続を果たす。
置するレイヤについて説明する。図２０は、図１９に示
したレイヤ上に形成される第２の金属配線層を含むレイ
ヤを示している。図２０に示すレイヤには、図１９に示
した第１の金属配線層ＡＬ１５を経由してｐ+拡散領域
ＦＬ１２に電源電位ＶDDを与え、かつ第１の金属配線層
ＡＬ１６を経由してｐ+拡散領域ＦＬ１５に電源電位Ｖ
DDを与えるための第２の金属配線層ＡＬ２１が形成され
る。すなわち、この第２の金属配線層ＡＬ２１は、電源
線として機能し、図１７の回路図にしたがうと、ＰＭＯ
ＳトランジスタＰＭ１およびＰＭ２のソースと電源との
接続を果たす。
【０１２７】また、図１９に示したコンタクトホール＋
ビアホールを経由して、ｎ+拡散領域ＦＬ２１に接地電
位ＧＮＤを与えるための第２の金属配線層ＡＬ２４が形
成される。すなわち、この第２の金属配線層ＡＬ２４
は、接地線として機能し、図１７の回路図にしたがう
と、ＮＭＯＳトランジスタＮＭ１およびＮＭ２の各ソー
スの接地を果たす。
ビアホールを経由して、ｎ+拡散領域ＦＬ２１に接地電
位ＧＮＤを与えるための第２の金属配線層ＡＬ２４が形
成される。すなわち、この第２の金属配線層ＡＬ２４
は、接地線として機能し、図１７の回路図にしたがう
と、ＮＭＯＳトランジスタＮＭ１およびＮＭ２の各ソー
スの接地を果たす。
【０１２８】さらに、図２０に示すレイヤには、図１９
に示した第１の金属配線層ＡＬ１８を経由して下層のｎ
+拡散領域ＦＬ２５に接続されて逆相ビット線ＢＬ１２
として機能する第２の金属配線層ＡＬ２２と、第１の金
属配線層ＡＬ１７を経由してｎ+拡散領域ＦＬ２２に接
続されて正相ビット線ＢＬ１１として機能する第２の金
属配線層ＡＬ２３と、図１９に示したコンタクトホール
＋ビアホールを経由して下層のポリシリコン配線層ＰＬ
１３およびＰＬ１４を互いに接続する第２の金属配線層
ＡＬ２５と、が形成される。
に示した第１の金属配線層ＡＬ１８を経由して下層のｎ
+拡散領域ＦＬ２５に接続されて逆相ビット線ＢＬ１２
として機能する第２の金属配線層ＡＬ２２と、第１の金
属配線層ＡＬ１７を経由してｎ+拡散領域ＦＬ２２に接
続されて正相ビット線ＢＬ１１として機能する第２の金
属配線層ＡＬ２３と、図１９に示したコンタクトホール
＋ビアホールを経由して下層のポリシリコン配線層ＰＬ
１３およびＰＬ１４を互いに接続する第２の金属配線層
ＡＬ２５と、が形成される。
【０１２９】すなわち、これら第２の金属配線層ＡＬ２
２およびＡＬ２３は、図１７の回路図において、アクセ
ス用のＮＭＯＳトランジスタＮ４のドレインと逆相ビッ
ト線ＢＬ１２との接続と、アクセス用のＮＭＯＳトラン
ジスタＮ３のドレインと正相ビット線ＢＬ１１との接続
を果たす。
２およびＡＬ２３は、図１７の回路図において、アクセ
ス用のＮＭＯＳトランジスタＮ４のドレインと逆相ビッ
ト線ＢＬ１２との接続と、アクセス用のＮＭＯＳトラン
ジスタＮ３のドレインと正相ビット線ＢＬ１１との接続
を果たす。
【０１３０】特に、これら第２の金属配線層ＡＬ２１〜
２５は、上記したウエル境界線と平行な方向に延伸する
直線形状として形成することができる。これは、一つの
メモリセル内において、正相ビット線ＢＬ１１および逆
相ビット線ＢＬ１２の各長さをより短くしたことを意味
する。
２５は、上記したウエル境界線と平行な方向に延伸する
直線形状として形成することができる。これは、一つの
メモリセル内において、正相ビット線ＢＬ１１および逆
相ビット線ＢＬ１２の各長さをより短くしたことを意味
する。
【０１３１】つぎに、図２０に示したレイヤの上層に位
置するレイヤについて説明する。図２１は、図２０に示
したレイヤ上に形成される第３の金属配線層を含むレイ
ヤを示している。図２１に示すレイヤには、下層の第２
の金属配線層ＡＬ２５を経由して、ポリシリコン配線層
ＰＬ１３およびＰＬ１４とを接続するとともに、ワード
線ＷＬとして機能する第３の金属配線層ＡＬ３１が形成
される。すなわち、この第３の金属配線層ＡＬ３１は、
図１７の回路図において、ＮＭＯＳトランジスタＮ３お
よびＮ４のゲートとワード線ＷＬとの接続を果たす。
置するレイヤについて説明する。図２１は、図２０に示
したレイヤ上に形成される第３の金属配線層を含むレイ
ヤを示している。図２１に示すレイヤには、下層の第２
の金属配線層ＡＬ２５を経由して、ポリシリコン配線層
ＰＬ１３およびＰＬ１４とを接続するとともに、ワード
線ＷＬとして機能する第３の金属配線層ＡＬ３１が形成
される。すなわち、この第３の金属配線層ＡＬ３１は、
図１７の回路図において、ＮＭＯＳトランジスタＮ３お
よびＮ４のゲートとワード線ＷＬとの接続を果たす。
【０１３２】以上に説明したとおり、実施の形態７にか
かる半導体記憶装置によれば、記憶ノードＮＡおよびＮ
Ｂの容量値を増加させるためのＰＭＯＳトランジスタＰ
１およびＰ２が、それらＰＭＯＳトランジスタＰ１およ
びＰ２のソース同士がｐ+拡散領域ＦＬ１１を共有して
接続される。また、ＰＭＯＳトランジスタＰ１のドレイ
ンとＰＭＯＳトランジスタＰＭ１のドレインとの接続、
すなわち記憶ノードＮＡとＰＭＯＳトランジスタＰ１と
の接続がｐ+拡散領域ＦＬ１３を共有することで果たさ
れる。また、ＰＭＯＳトランジスタＰ２のドレインとＰ
ＭＯＳトランジスタＰＭ２のドレインとの接続、すなわ
ち記憶ノードＮＢとＰＭＯＳトランジスタＰ２との接続
がｐ+拡散領域ＦＬ１４を共有することで果たされる。
以上のことから、新たに付加するＰＭＯＳトランジスタ
Ｐ１およびＰ２の占有面積を小さくすることができ、こ
れによりメモリセルアレイの集積度を高めることが可能
になる。
かる半導体記憶装置によれば、記憶ノードＮＡおよびＮ
Ｂの容量値を増加させるためのＰＭＯＳトランジスタＰ
１およびＰ２が、それらＰＭＯＳトランジスタＰ１およ
びＰ２のソース同士がｐ+拡散領域ＦＬ１１を共有して
接続される。また、ＰＭＯＳトランジスタＰ１のドレイ
ンとＰＭＯＳトランジスタＰＭ１のドレインとの接続、
すなわち記憶ノードＮＡとＰＭＯＳトランジスタＰ１と
の接続がｐ+拡散領域ＦＬ１３を共有することで果たさ
れる。また、ＰＭＯＳトランジスタＰ２のドレインとＰ
ＭＯＳトランジスタＰＭ２のドレインとの接続、すなわ
ち記憶ノードＮＢとＰＭＯＳトランジスタＰ２との接続
がｐ+拡散領域ＦＬ１４を共有することで果たされる。
以上のことから、新たに付加するＰＭＯＳトランジスタ
Ｐ１およびＰ２の占有面積を小さくすることができ、こ
れによりメモリセルアレイの集積度を高めることが可能
になる。
【０１３３】実施の形態８．つぎに、実施の形態８にか
かる半導体記憶装置について説明する。実施の形態８
は、図１７に示した回路をＣＭＯＳゲートアレイによっ
て実現したレイアウト構成を説明するものである。
かる半導体記憶装置について説明する。実施の形態８
は、図１７に示した回路をＣＭＯＳゲートアレイによっ
て実現したレイアウト構成を説明するものである。
【０１３４】図２３は、実施の形態８にかかる半導体記
憶装置のＳＲＡＭメモリセルのレイアウト図である。図
２３は特に、ＰＭＯＳトランジスタとＮＭＯＳトランジ
スタとの組からなるセルのうちの４つを示している。図
２３において、ＰＭＯＳトランジスタ領域では、ｐ+拡
散領域ＦＬ１２〜ＦＬ１４が、ソースまたはドレインを
形成するとともに隣接するＰＭＯＳトランジスタとそれ
らソースまたはドレインを共有している。すなわち、こ
のｐ+拡散領域ＦＬ１２〜ＦＬ１４の共有により、４つ
のＰＭＯＳトランジスタが、ソースまたはドレイン同士
を接続した状態で配置されている。
憶装置のＳＲＡＭメモリセルのレイアウト図である。図
２３は特に、ＰＭＯＳトランジスタとＮＭＯＳトランジ
スタとの組からなるセルのうちの４つを示している。図
２３において、ＰＭＯＳトランジスタ領域では、ｐ+拡
散領域ＦＬ１２〜ＦＬ１４が、ソースまたはドレインを
形成するとともに隣接するＰＭＯＳトランジスタとそれ
らソースまたはドレインを共有している。すなわち、こ
のｐ+拡散領域ＦＬ１２〜ＦＬ１４の共有により、４つ
のＰＭＯＳトランジスタが、ソースまたはドレイン同士
を接続した状態で配置されている。
【０１３５】同様に、図２３において、ＮＭＯＳトラン
ジスタ領域では、ｎ+拡散領域ＦＬ２２〜ＦＬ２４が、
ソースまたはドレインを形成するとともに隣接するＰＭ
ＯＳトランジスタとそれらソースまたはドレインを共有
している。すなわち、このｎ +拡散領域ＦＬ２２〜ＦＬ
２４の共有により、４つのＮＭＯＳトランジスタが、ソ
ースまたはドレイン同士を接続した状態で配置されてい
る。
ジスタ領域では、ｎ+拡散領域ＦＬ２２〜ＦＬ２４が、
ソースまたはドレインを形成するとともに隣接するＰＭ
ＯＳトランジスタとそれらソースまたはドレインを共有
している。すなわち、このｎ +拡散領域ＦＬ２２〜ＦＬ
２４の共有により、４つのＮＭＯＳトランジスタが、ソ
ースまたはドレイン同士を接続した状態で配置されてい
る。
【０１３６】ここで、図２３上の４つのＰＭＯＳトラン
ジスタを左から順に、図１７に示した４つのＰＭＯＳト
ランジスタＰＭ２、Ｐ２、Ｐ１およびＰＭ１に対応付
け、さらに、図２３上の４つのＮＭＯＳトランジスタを
左から順に、図１７に示した４つのＮＭＯＳトランジス
タＮ３、ＮＭ２、ＮＭ１およびＮ４に対応付ける。
ジスタを左から順に、図１７に示した４つのＰＭＯＳト
ランジスタＰＭ２、Ｐ２、Ｐ１およびＰＭ１に対応付
け、さらに、図２３上の４つのＮＭＯＳトランジスタを
左から順に、図１７に示した４つのＮＭＯＳトランジス
タＮ３、ＮＭ２、ＮＭ１およびＮ４に対応付ける。
【０１３７】すなわち、図２３において、ＰＭＯＳトラ
ンジスタＰＭ２は、ｐ+拡散領域ＦＬ１１およびＦＬ１
２をそれぞれソースおよびドレインとし、ポリシリコン
配線層ＰＬ１１によりゲートが形成されている。また、
ＰＭＯＳトランジスタＰ２は、ｐ+拡散領域ＦＬ１２お
よびＦＬ１３をそれぞれドレインおよびソースとし、ポ
リシリコン配線層ＰＬ１２によりゲートが形成されてい
る。また、ＰＭＯＳトランジスタＰ１は、ｐ+拡散領域
ＦＬ１３およびＦＬ１４をそれぞれソースおよびドレイ
ンとし、ポリシリコン配線層ＰＬ１３によりゲートが形
成されている。また、ＰＭＯＳトランジスタＰＭ１は、
ｐ+拡散領域ＦＬ１４およびＦＬ１５をそれぞれドレイ
ンおよびソースとし、ポリシリコン配線層ＰＬ１４によ
りゲートが形成されている。
ンジスタＰＭ２は、ｐ+拡散領域ＦＬ１１およびＦＬ１
２をそれぞれソースおよびドレインとし、ポリシリコン
配線層ＰＬ１１によりゲートが形成されている。また、
ＰＭＯＳトランジスタＰ２は、ｐ+拡散領域ＦＬ１２お
よびＦＬ１３をそれぞれドレインおよびソースとし、ポ
リシリコン配線層ＰＬ１２によりゲートが形成されてい
る。また、ＰＭＯＳトランジスタＰ１は、ｐ+拡散領域
ＦＬ１３およびＦＬ１４をそれぞれソースおよびドレイ
ンとし、ポリシリコン配線層ＰＬ１３によりゲートが形
成されている。また、ＰＭＯＳトランジスタＰＭ１は、
ｐ+拡散領域ＦＬ１４およびＦＬ１５をそれぞれドレイ
ンおよびソースとし、ポリシリコン配線層ＰＬ１４によ
りゲートが形成されている。
【０１３８】同様に、図２３において、ＮＭＯＳトラン
ジスタＮ３は、ｎ+拡散領域ＦＬ２１およびＦＬ２２を
それぞれドレインおよびソースとし、ポリシリコン配線
層ＰＬ２１によりゲートが形成されている。また、ＮＭ
ＯＳトランジスタＮＭ２は、ｎ+拡散領域ＦＬ２２およ
びＦＬ２３をそれぞれドレインおよびソースとし、ポリ
シリコン配線層ＰＬ２２によりゲートが形成されてい
る。また、ＮＭＯＳトランジスタＮＭ１は、ｎ+拡散領
域ＦＬ２３およびＦＬ２４をそれぞれソースおよびドレ
インとし、ポリシリコン配線層ＰＬ２３によりゲートが
形成されている。また、ＮＭＯＳトランジスタＮ４は、
ｎ+拡散領域ＦＬ２４およびＦＬ２５をそれぞれソース
およびドレインとし、ポリシリコン配線層ＰＬ２４によ
りゲートが形成されている。
ジスタＮ３は、ｎ+拡散領域ＦＬ２１およびＦＬ２２を
それぞれドレインおよびソースとし、ポリシリコン配線
層ＰＬ２１によりゲートが形成されている。また、ＮＭ
ＯＳトランジスタＮＭ２は、ｎ+拡散領域ＦＬ２２およ
びＦＬ２３をそれぞれドレインおよびソースとし、ポリ
シリコン配線層ＰＬ２２によりゲートが形成されてい
る。また、ＮＭＯＳトランジスタＮＭ１は、ｎ+拡散領
域ＦＬ２３およびＦＬ２４をそれぞれソースおよびドレ
インとし、ポリシリコン配線層ＰＬ２３によりゲートが
形成されている。また、ＮＭＯＳトランジスタＮ４は、
ｎ+拡散領域ＦＬ２４およびＦＬ２５をそれぞれソース
およびドレインとし、ポリシリコン配線層ＰＬ２４によ
りゲートが形成されている。
【０１３９】このようにＭＯＳトランジスタを対応付け
たＣＭＯＳゲートアレイに対し、ファンクションブロッ
クとして、図２３に示すように、金属配線によって、ポ
リシリコン配線層ＰＬ１１、ＰＬ１２およびＰＬ２２と
拡散領域ＦＬ１４およびＦＬ２４を互いに接続し、ポリ
シリコン配線層ＰＬ１３、ＰＬ２３およびＰＬ１４と拡
散領域ＦＬ１２およびＦＬ２２を互いに接続する。さら
に、ｐ+拡散領域ＦＬ１１およびＦＬ１５を電源線ＶDD
に接続し、ｎ+拡散領域ＦＬ２３を接地線ＧＮＤに接続
し、ポリシリコン配線層ＰＬ２１およびＰＬ２４をワー
ド線ＷＬに接続し、ｎ+拡散領域ＦＬ２１を正相ビット
線ＢＬ１１に接続し、ｎ+拡散領域ＦＬ２５を逆相ビッ
ト線ＢＬ１２に接続する。
たＣＭＯＳゲートアレイに対し、ファンクションブロッ
クとして、図２３に示すように、金属配線によって、ポ
リシリコン配線層ＰＬ１１、ＰＬ１２およびＰＬ２２と
拡散領域ＦＬ１４およびＦＬ２４を互いに接続し、ポリ
シリコン配線層ＰＬ１３、ＰＬ２３およびＰＬ１４と拡
散領域ＦＬ１２およびＦＬ２２を互いに接続する。さら
に、ｐ+拡散領域ＦＬ１１およびＦＬ１５を電源線ＶDD
に接続し、ｎ+拡散領域ＦＬ２３を接地線ＧＮＤに接続
し、ポリシリコン配線層ＰＬ２１およびＰＬ２４をワー
ド線ＷＬに接続し、ｎ+拡散領域ＦＬ２１を正相ビット
線ＢＬ１１に接続し、ｎ+拡散領域ＦＬ２５を逆相ビッ
ト線ＢＬ１２に接続する。
【０１４０】これにより、図１７の回路をＣＭＯＳゲー
トアレイによって実現することができる。特に、従来の
ＳＲＡＭメモリセル構成、すなわち図１７においてＰＭ
ＯＳトランジスタＰ１およびＰ２を削除した回路構成を
ＣＭＯＳゲートアレイで実現しようとした場合に、アイ
ソレーションのためのＭＯＳトランジスタを含めて８つ
のＭＯＳトランジスタを使用する必要があったが、本実
施の形態では、記憶ノードに容量を付加させるためのＰ
ＭＯＳトランジスタＰ１およびＰ２が追加された場合で
あっても、使用するＭＯＳトランジスタは８つであり、
この数は従来と変わらない。
トアレイによって実現することができる。特に、従来の
ＳＲＡＭメモリセル構成、すなわち図１７においてＰＭ
ＯＳトランジスタＰ１およびＰ２を削除した回路構成を
ＣＭＯＳゲートアレイで実現しようとした場合に、アイ
ソレーションのためのＭＯＳトランジスタを含めて８つ
のＭＯＳトランジスタを使用する必要があったが、本実
施の形態では、記憶ノードに容量を付加させるためのＰ
ＭＯＳトランジスタＰ１およびＰ２が追加された場合で
あっても、使用するＭＯＳトランジスタは８つであり、
この数は従来と変わらない。
【０１４１】以上に説明したとおり、実施の形態８にか
かる半導体記憶装置によれば、記憶ノードＮＡおよびＮ
Ｂの容量値を増加させるためのＰＭＯＳトランジスタＰ
１およびＰ２の付加したＳＲＡＭメモリセル構成をＣＭ
ＯＳゲートアレイによって実現することができ。特に、
ＰＭＯＳトランジスタＰ１およびＰ２の付加によって
も、従来のＳＲＡＭメモリセル構成をＣＭＯＳゲートア
レイによって実現した場合に比べて、使用するＭＯＳト
ランジスタの数に変化はないことから、回路規模の増大
を防ぐことができる。
かる半導体記憶装置によれば、記憶ノードＮＡおよびＮ
Ｂの容量値を増加させるためのＰＭＯＳトランジスタＰ
１およびＰ２の付加したＳＲＡＭメモリセル構成をＣＭ
ＯＳゲートアレイによって実現することができ。特に、
ＰＭＯＳトランジスタＰ１およびＰ２の付加によって
も、従来のＳＲＡＭメモリセル構成をＣＭＯＳゲートア
レイによって実現した場合に比べて、使用するＭＯＳト
ランジスタの数に変化はないことから、回路規模の増大
を防ぐことができる。
【０１４２】実施の形態９．つぎに、実施の形態９にか
かる半導体記憶装置について説明する。実施の形態７で
は、実施の形態３において説明した図９の２ポートＳＲ
ＡＭメモリセル構成の具体的なレイアウト構成を説明す
るものである。
かる半導体記憶装置について説明する。実施の形態７で
は、実施の形態３において説明した図９の２ポートＳＲ
ＡＭメモリセル構成の具体的なレイアウト構成を説明す
るものである。
【０１４３】図２４は、実施の形態９にかかる半導体記
憶装置のＳＲＡＭメモリセルの回路図である。図２４に
おいて、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトラン
ジスタＮＭ１およびＮＭ３は、第１のＣＭＯＳインバー
タを構成し、また、ＰＭＯＳトランジスタＰＭ２とＮＭ
ＯＳトランジスタＮＭ２およびＮＭ４は、第２のＣＭＯ
Ｓトランジスタを構成しており、これらＣＭＯＳインバ
ータ間において入出力端子が交差接続されている。
憶装置のＳＲＡＭメモリセルの回路図である。図２４に
おいて、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトラン
ジスタＮＭ１およびＮＭ３は、第１のＣＭＯＳインバー
タを構成し、また、ＰＭＯＳトランジスタＰＭ２とＮＭ
ＯＳトランジスタＮＭ２およびＮＭ４は、第２のＣＭＯ
Ｓトランジスタを構成しており、これらＣＭＯＳインバ
ータ間において入出力端子が交差接続されている。
【０１４４】すなわち、これらＭＯＳトランジスタＰＭ
１、ＰＭ２、ＮＭ１、ＮＭ２、ＮＭ３およびＮＭ４によ
ってフリップフロップ回路が構成され、図２４中、上記
した第１のＣＭＯＳインバータの出力点でありかつ第２
のＣＭＯＳインバータの入力点でもある記憶ノードＮＡ
と、第２のＣＭＯＳインバータの出力点でありかつ第１
のＣＭＯＳインバータの入力点でもある記憶ノードＮＢ
と、において、論理状態の書き込みおよび読み出しが可
能となる。
１、ＰＭ２、ＮＭ１、ＮＭ２、ＮＭ３およびＮＭ４によ
ってフリップフロップ回路が構成され、図２４中、上記
した第１のＣＭＯＳインバータの出力点でありかつ第２
のＣＭＯＳインバータの入力点でもある記憶ノードＮＡ
と、第２のＣＭＯＳインバータの出力点でありかつ第１
のＣＭＯＳインバータの入力点でもある記憶ノードＮＢ
と、において、論理状態の書き込みおよび読み出しが可
能となる。
【０１４５】そして、図２４において、ソースを互いに
接続して内部ノードＮＣを形成する二つのＰＭＯＳトラ
ンジスタＰ１およびＰ２が付加されている。特に、ＰＭ
ＯＳトランジスタＰ１は、ドレインを記憶ノードＮＡに
接続するとともに、ゲートを記憶ノードＮＢに接続して
いる。また、ＰＭＯＳトランジスタＰ２は、ドレインを
記憶ノードＮＢに接続するとともに、ゲートを記憶ノー
ドＮＡに接続している。
接続して内部ノードＮＣを形成する二つのＰＭＯＳトラ
ンジスタＰ１およびＰ２が付加されている。特に、ＰＭ
ＯＳトランジスタＰ１は、ドレインを記憶ノードＮＡに
接続するとともに、ゲートを記憶ノードＮＢに接続して
いる。また、ＰＭＯＳトランジスタＰ２は、ドレインを
記憶ノードＮＢに接続するとともに、ゲートを記憶ノー
ドＮＡに接続している。
【０１４６】また、ＮＭＯＳトランジスタＮ３、Ｎ４、
Ｎ５およびＮ６は、それぞれアクセス用のＭＯＳトラン
ジスタとして機能し、ＮＭＯＳトランジスタＮ３は、ゲ
ートを第１のワード線ＷＬ１に接続し、ソースを上記し
た記憶ノードＮＡに接続するとともにドレインを第１の
正相ビット線ＢＬ１１に接続している。また、ＮＭＯＳ
トランジスタＮ５は、ゲートを第２のワード線ＷＬ２に
接続し、ソースを記憶ノードＮＡに接続するとともにゲ
ートを第２の正相ビット線ＢＬ２１に接続している。
Ｎ５およびＮ６は、それぞれアクセス用のＭＯＳトラン
ジスタとして機能し、ＮＭＯＳトランジスタＮ３は、ゲ
ートを第１のワード線ＷＬ１に接続し、ソースを上記し
た記憶ノードＮＡに接続するとともにドレインを第１の
正相ビット線ＢＬ１１に接続している。また、ＮＭＯＳ
トランジスタＮ５は、ゲートを第２のワード線ＷＬ２に
接続し、ソースを記憶ノードＮＡに接続するとともにゲ
ートを第２の正相ビット線ＢＬ２１に接続している。
【０１４７】また、ＮＭＯＳトランジスタＮ４は、ゲー
トを第１のワード線ＷＬ１に接続し、ソースを上記した
記憶ノードＮＢに接続するとともにドレインを第１の逆
相ビット線ＢＬ１２に接続している。また、ＮＭＯＳト
ランジスタＮ６は、ゲートを第２のワード線ＷＬ２に接
続し、ソースを記憶ノードＮＢに接続するとともにドレ
インを第２の逆相ビット線ＢＬ２２に接続している。
トを第１のワード線ＷＬ１に接続し、ソースを上記した
記憶ノードＮＢに接続するとともにドレインを第１の逆
相ビット線ＢＬ１２に接続している。また、ＮＭＯＳト
ランジスタＮ６は、ゲートを第２のワード線ＷＬ２に接
続し、ソースを記憶ノードＮＢに接続するとともにドレ
インを第２の逆相ビット線ＢＬ２２に接続している。
【０１４８】すなわち、図２４に示す回路図は、図３の
ワード線端子ＷＬ１１およびＷＬ１２を共通の第１のワ
ード線ＷＬ１で接続し、ワード線端子ＷＬ２１およびＷ
Ｌ２２を共通の第２のワード線ＷＬ２で接続した状態を
示す。よって、第１のワード線ＷＬ１、第１の正相ビッ
ト線ＢＬ１１および第１の逆相ビット線ＢＬ１２の選択
により、第１のポートによる記憶値の読み出しを可能と
し、第２のワード線ＷＬ２、第２の正相ビット線ＢＬ２
１および第２の逆相ビット線ＢＬ２２の選択により、第
２のポートによる記憶値の読み出しを可能としている。
ワード線端子ＷＬ１１およびＷＬ１２を共通の第１のワ
ード線ＷＬ１で接続し、ワード線端子ＷＬ２１およびＷ
Ｌ２２を共通の第２のワード線ＷＬ２で接続した状態を
示す。よって、第１のワード線ＷＬ１、第１の正相ビッ
ト線ＢＬ１１および第１の逆相ビット線ＢＬ１２の選択
により、第１のポートによる記憶値の読み出しを可能と
し、第２のワード線ＷＬ２、第２の正相ビット線ＢＬ２
１および第２の逆相ビット線ＢＬ２２の選択により、第
２のポートによる記憶値の読み出しを可能としている。
【０１４９】図２５〜２８は、実施の形態９にかかる半
導体記憶装置のメモリセルのレイアウト図である。ま
ず、図２５は、半導体基板中に形成されたウエル領域
と、そのウエル領域に形成された拡散領域と、それらの
上面に形成されたポリシリコン配線層とを含むレイヤを
示している。
導体記憶装置のメモリセルのレイアウト図である。ま
ず、図２５は、半導体基板中に形成されたウエル領域
と、そのウエル領域に形成された拡散領域と、それらの
上面に形成されたポリシリコン配線層とを含むレイヤを
示している。
【０１５０】実施の形態９にかかる半導体記憶装置のメ
モリセルでは、図２５に示すように、半導体基板上の平
面方向において、第１のＰウエル領域ＰＷ１、Ｎウエル
領域ＮＷ、第２のＰウエル領域ＰＷ２がその順に配置さ
れるようにそれぞれ形成されている。すなわち、Ｎウエ
ル領域ＮＷの両側に、二つのＰウエル領域ＰＷ１および
ＰＷ２が分割されて配置されている。
モリセルでは、図２５に示すように、半導体基板上の平
面方向において、第１のＰウエル領域ＰＷ１、Ｎウエル
領域ＮＷ、第２のＰウエル領域ＰＷ２がその順に配置さ
れるようにそれぞれ形成されている。すなわち、Ｎウエ
ル領域ＮＷの両側に、二つのＰウエル領域ＰＷ１および
ＰＷ２が分割されて配置されている。
【０１５１】特に、これらウエル領域は、第１のＰウエ
ル領域ＰＷ１とＮウエル領域ＮＷとの境界線（以下、第
１のウエル境界線と称する）と、第２のＰウエル領域Ｐ
Ｗ２とＮウエル領域ＮＷとの境界線（以下、第２のウエ
ル境界線と称する）と、が平行となるように形成され
る。なお、図示していないが、Ｎウエル領域ＮＷと第１
のＰウエル領域ＰＷ１の間と、Ｎウエル領域ＮＷと第２
のＰウエル領域ＰＷ２の間には、それぞれ分離領域が存
在する。
ル領域ＰＷ１とＮウエル領域ＮＷとの境界線（以下、第
１のウエル境界線と称する）と、第２のＰウエル領域Ｐ
Ｗ２とＮウエル領域ＮＷとの境界線（以下、第２のウエ
ル境界線と称する）と、が平行となるように形成され
る。なお、図示していないが、Ｎウエル領域ＮＷと第１
のＰウエル領域ＰＷ１の間と、Ｎウエル領域ＮＷと第２
のＰウエル領域ＰＷ２の間には、それぞれ分離領域が存
在する。
【０１５２】また、Ｐウエル領域ＰＷ１には、Ｎ+ソー
スドレイン領域ＮＳＤ１が形成され、Ｎウエル領域ＮＷ
には、Ｐ型不純物を注入するＰ+ソースドレイン領域Ｐ
ＳＤが形成され、Ｐウエル領域ＰＷ２には、Ｎ+ソース
ドレイン領域ＮＳＤ２が形成される。
スドレイン領域ＮＳＤ１が形成され、Ｎウエル領域ＮＷ
には、Ｐ型不純物を注入するＰ+ソースドレイン領域Ｐ
ＳＤが形成され、Ｐウエル領域ＰＷ２には、Ｎ+ソース
ドレイン領域ＮＳＤ２が形成される。
【０１５３】そして、Ｎ+ソースドレイン領域ＮＳＤ１
において、図２４に示したＮＭＯＳトランジスタＮＭ
３、ＮＭ４、Ｎ５およびＮ６が形成され、Ｐ+ソースド
レイン領域ＰＳＤにおいて、図２４に示したＰＭＯＳト
ランジスタＰＭ１、ＰＭ２、Ｐ１およびＰ２が形成さ
れ、Ｎ+ソースドレイン領域ＮＳＤ２において、図２４
に示したＮＭＯＳトランジスタＮＭ１、ＮＭ２、Ｎ３お
よびＮ４が形成される。
において、図２４に示したＮＭＯＳトランジスタＮＭ
３、ＮＭ４、Ｎ５およびＮ６が形成され、Ｐ+ソースド
レイン領域ＰＳＤにおいて、図２４に示したＰＭＯＳト
ランジスタＰＭ１、ＰＭ２、Ｐ１およびＰ２が形成さ
れ、Ｎ+ソースドレイン領域ＮＳＤ２において、図２４
に示したＮＭＯＳトランジスタＮＭ１、ＮＭ２、Ｎ３お
よびＮ４が形成される。
【０１５４】以下に図２５〜２８に示した各レイヤの構
造について順に説明する。まず、図２５に示すレイヤに
おいて、Ｎ+ソースドレイン領域ＮＳＤ１とＰ+ソースド
レイン領域ＰＳＤとＮ+ソースドレイン領域ＮＳＤ２に
またがって、上記第１および第２のウエル境界線に対し
て垂直な方向に延伸して並置された二つのポリシリコン
配線層ＰＬ１１およびＰＬ１２が形成される。
造について順に説明する。まず、図２５に示すレイヤに
おいて、Ｎ+ソースドレイン領域ＮＳＤ１とＰ+ソースド
レイン領域ＰＳＤとＮ+ソースドレイン領域ＮＳＤ２に
またがって、上記第１および第２のウエル境界線に対し
て垂直な方向に延伸して並置された二つのポリシリコン
配線層ＰＬ１１およびＰＬ１２が形成される。
【０１５５】また、図２５に示すように、Ｐウエル領域
ＰＷ１上に、上記第１のウエル境界線に垂直な方向に延
伸して並置された二つのポリシリコン配線層ＰＬ１３お
よびＰＬ１４が形成され、Ｐウエル領域ＰＷ２上に、上
記第２のウエル境界線に垂直な方向に延伸して並置され
た二つのポリシリコン配線層ＰＬ１５およびＰＬ１６が
形成される。
ＰＷ１上に、上記第１のウエル境界線に垂直な方向に延
伸して並置された二つのポリシリコン配線層ＰＬ１３お
よびＰＬ１４が形成され、Ｐウエル領域ＰＷ２上に、上
記第２のウエル境界線に垂直な方向に延伸して並置され
た二つのポリシリコン配線層ＰＬ１５およびＰＬ１６が
形成される。
【０１５６】そして、Ｐ+ソースドレイン領域ＰＳＤ上
に位置する二つの並進したポリシリコン配線層ＰＬ１１
部分をそれぞれ挟む位置に、Ｐ型不純物の注入によって
ｐ+拡散領域ＦＬ２１〜ＦＬ２３が形成される。これに
より、ポリシリコン配線層ＰＬ１１をゲート電極とした
ＰＭＯＳトランジスタＰＭ１およびＰ１が形成される。
また、Ｐ+ソースドレイン領域ＰＳＤ上に位置する二つ
の並進したポリシリコン配線層ＰＬ１２部分をそれぞれ
挟む位置に、Ｐ型不純物の注入によってｐ+拡散領域Ｆ
Ｌ２１、ＦＬ２４およびＦＬ２５が形成される。これに
より、ポリシリコン配線層ＰＬ１２をゲート電極とした
ＰＭＯＳトランジスタＰ２およびＰＭ２が形成される。
に位置する二つの並進したポリシリコン配線層ＰＬ１１
部分をそれぞれ挟む位置に、Ｐ型不純物の注入によって
ｐ+拡散領域ＦＬ２１〜ＦＬ２３が形成される。これに
より、ポリシリコン配線層ＰＬ１１をゲート電極とした
ＰＭＯＳトランジスタＰＭ１およびＰ１が形成される。
また、Ｐ+ソースドレイン領域ＰＳＤ上に位置する二つ
の並進したポリシリコン配線層ＰＬ１２部分をそれぞれ
挟む位置に、Ｐ型不純物の注入によってｐ+拡散領域Ｆ
Ｌ２１、ＦＬ２４およびＦＬ２５が形成される。これに
より、ポリシリコン配線層ＰＬ１２をゲート電極とした
ＰＭＯＳトランジスタＰ２およびＰＭ２が形成される。
【０１５７】特に、これらＰＭＯＳトランジスタＰＭ
１、ＰＭ２、Ｐ１およびＰ２は、ポリシリコン配線層Ｐ
Ｌ１１およびＰＬ１２が並置していることから、ｐ+拡
散領域ＦＬ２１〜２５を、上記第１および第２のウエル
境界線に平行な方向にかつ一直線上に配置することがで
き、これによりｐ+拡散領域ＦＬ２１、ＦＬ２３および
ＦＬ２４を、隣接したＰＭＯＳトランジスタにおいて共
有することが可能となっている。
１、ＰＭ２、Ｐ１およびＰ２は、ポリシリコン配線層Ｐ
Ｌ１１およびＰＬ１２が並置していることから、ｐ+拡
散領域ＦＬ２１〜２５を、上記第１および第２のウエル
境界線に平行な方向にかつ一直線上に配置することがで
き、これによりｐ+拡散領域ＦＬ２１、ＦＬ２３および
ＦＬ２４を、隣接したＰＭＯＳトランジスタにおいて共
有することが可能となっている。
【０１５８】図２４の回路図にしたがうと、ｐ+拡散領
域ＦＬ２１の共有は、ＰＭＯＳトランジスタＰ１とＰ２
のソース同士の接続を果たして内部ノードＮＣを形成
し、ｐ +拡散領域ＦＬ２３の共有は、ＰＭＯＳトランジ
スタＰＭ１とＰ１のドレイン同士の接続を果たし、ｐ+
拡散領域ＦＬ２４の共有は、ＰＭＯＳトランジスタＰＭ
２とＰ２のドレイン同士の接続を果たしている。これら
共有により、ＰＭＯＳトランジスタの占有面積の縮小化
が図られている。
域ＦＬ２１の共有は、ＰＭＯＳトランジスタＰ１とＰ２
のソース同士の接続を果たして内部ノードＮＣを形成
し、ｐ +拡散領域ＦＬ２３の共有は、ＰＭＯＳトランジ
スタＰＭ１とＰ１のドレイン同士の接続を果たし、ｐ+
拡散領域ＦＬ２４の共有は、ＰＭＯＳトランジスタＰＭ
２とＰ２のドレイン同士の接続を果たしている。これら
共有により、ＰＭＯＳトランジスタの占有面積の縮小化
が図られている。
【０１５９】また、Ｎ+ソースドレイン領域ＮＳＤ１上
に位置するポリシリコン配線層ＰＬ１１部分を挟む位置
に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ１１お
よびＦＬ１３が形成される。これにより、ポリシリコン
配線層ＰＬ１１をゲート電極としたＮＭＯＳトランジス
タＮＭ３が形成される。また、Ｎ+ソースドレイン領域
ＮＳＤ１上に位置するポリシリコン配線層ＰＬ１２部分
を挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域
ＦＬ１１およびＦＬ１４が形成される。これにより、ポ
リシリコン配線層ＰＬ１２をゲート電極としたＮＭＯＳ
トランジスタＮＭ４が形成される。
に位置するポリシリコン配線層ＰＬ１１部分を挟む位置
に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ１１お
よびＦＬ１３が形成される。これにより、ポリシリコン
配線層ＰＬ１１をゲート電極としたＮＭＯＳトランジス
タＮＭ３が形成される。また、Ｎ+ソースドレイン領域
ＮＳＤ１上に位置するポリシリコン配線層ＰＬ１２部分
を挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域
ＦＬ１１およびＦＬ１４が形成される。これにより、ポ
リシリコン配線層ＰＬ１２をゲート電極としたＮＭＯＳ
トランジスタＮＭ４が形成される。
【０１６０】さらに、Ｎ+ソースドレイン領域ＮＳＤ１
上に位置するポリシリコン配線層ＰＬ１３を挟む位置
に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ１２お
よびＦＬ１３が形成される。これにより、ポリシリコン
配線層ＰＬ１３をゲート電極としたＮＭＯＳトランジス
タＮ５が形成される。また、Ｎ+ソースドレイン領域Ｎ
ＳＤ１上に位置するポリシリコン配線層ＰＬ１４を挟む
位置に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ１
４およびＦＬ１５が形成される。これにより、ポリシリ
コン配線層ＰＬ１４をゲート電極としたＮＭＯＳトラン
ジスタＮ６が形成される。
上に位置するポリシリコン配線層ＰＬ１３を挟む位置
に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ１２お
よびＦＬ１３が形成される。これにより、ポリシリコン
配線層ＰＬ１３をゲート電極としたＮＭＯＳトランジス
タＮ５が形成される。また、Ｎ+ソースドレイン領域Ｎ
ＳＤ１上に位置するポリシリコン配線層ＰＬ１４を挟む
位置に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ１
４およびＦＬ１５が形成される。これにより、ポリシリ
コン配線層ＰＬ１４をゲート電極としたＮＭＯＳトラン
ジスタＮ６が形成される。
【０１６１】これらＮＭＯＳトランジスタＮＭ３、ＮＭ
４、Ｎ５およびＮ６においても、上記したＰＭＯＳトラ
ンジスタの形成と同様に、ポリシリコン配線層ＰＬ１
１、ＰＬ１２、ＰＬ１３およびＰＬ１４が並置している
ことから、ｎ+拡散領域ＦＬ１１〜１５を、上記ウエル
境界線に平行な方向にかつ一直線上に配置することがで
きる。これによりｎ+拡散領域ＦＬ１１、ＦＬ１３およ
びＦＬ１４を、隣接したＮＭＯＳトランジスタにおいて
共有することが可能となっている。
４、Ｎ５およびＮ６においても、上記したＰＭＯＳトラ
ンジスタの形成と同様に、ポリシリコン配線層ＰＬ１
１、ＰＬ１２、ＰＬ１３およびＰＬ１４が並置している
ことから、ｎ+拡散領域ＦＬ１１〜１５を、上記ウエル
境界線に平行な方向にかつ一直線上に配置することがで
きる。これによりｎ+拡散領域ＦＬ１１、ＦＬ１３およ
びＦＬ１４を、隣接したＮＭＯＳトランジスタにおいて
共有することが可能となっている。
【０１６２】図２４の回路図にしたがうと、ｎ+拡散領
域ＦＬ１１の共有は、ＮＭＯＳトランジスタＮＭ３とＮ
Ｍ４のソース同士の接続を果たし、ｎ+拡散領域ＦＬ１
３の共有は、ＮＭＯＳトランジスタＮＭ３のドレインと
ＮＭＯＳトランジスタＮ５のソースとの接続を果たし、
ｐ+拡散領域ＦＬ１４の共有は、ＮＭＯＳトランジスタ
ＮＭ４のドレインとＮＭＯＳトランジスタＮ６のソース
との接続を果たしている。これら共有により、ＮＭＯＳ
トランジスタの占有面積の縮小化が図られている。
域ＦＬ１１の共有は、ＮＭＯＳトランジスタＮＭ３とＮ
Ｍ４のソース同士の接続を果たし、ｎ+拡散領域ＦＬ１
３の共有は、ＮＭＯＳトランジスタＮＭ３のドレインと
ＮＭＯＳトランジスタＮ５のソースとの接続を果たし、
ｐ+拡散領域ＦＬ１４の共有は、ＮＭＯＳトランジスタ
ＮＭ４のドレインとＮＭＯＳトランジスタＮ６のソース
との接続を果たしている。これら共有により、ＮＭＯＳ
トランジスタの占有面積の縮小化が図られている。
【０１６３】また、Ｎ+ソースドレイン領域ＮＳＤ２上
に位置するポリシリコン配線層ＰＬ１１部分を挟む位置
に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ３１お
よびＦＬ３３が形成される。これにより、ポリシリコン
配線層ＰＬ１１をゲート電極としたＮＭＯＳトランジス
タＮＭ１が形成される。また、Ｎ+ソースドレイン領域
ＮＳＤ２上に位置するポリシリコン配線層ＰＬ１２部分
を挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域
ＦＬ３１およびＦＬ３４が形成される。これにより、ポ
リシリコン配線層ＰＬ１２をゲート電極としたＮＭＯＳ
トランジスタＮＭ２が形成される。
に位置するポリシリコン配線層ＰＬ１１部分を挟む位置
に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ３１お
よびＦＬ３３が形成される。これにより、ポリシリコン
配線層ＰＬ１１をゲート電極としたＮＭＯＳトランジス
タＮＭ１が形成される。また、Ｎ+ソースドレイン領域
ＮＳＤ２上に位置するポリシリコン配線層ＰＬ１２部分
を挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域
ＦＬ３１およびＦＬ３４が形成される。これにより、ポ
リシリコン配線層ＰＬ１２をゲート電極としたＮＭＯＳ
トランジスタＮＭ２が形成される。
【０１６４】さらに、Ｎ+ソースドレイン領域ＮＳＤ２
上に位置するポリシリコン配線層ＰＬ１５を挟む位置
に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ３２お
よびＦＬ３３が形成される。これにより、ポリシリコン
配線層ＰＬ１５をゲート電極としたＮＭＯＳトランジス
タＮ３が形成される。また、Ｎ+ソースドレイン領域Ｎ
ＳＤ２上に位置するポリシリコン配線層ＰＬ１６を挟む
位置に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ３
４およびＦＬ３５が形成される。これにより、ポリシリ
コン配線層ＰＬ１６をゲート電極としたＮＭＯＳトラン
ジスタＮ４が形成される。
上に位置するポリシリコン配線層ＰＬ１５を挟む位置
に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ３２お
よびＦＬ３３が形成される。これにより、ポリシリコン
配線層ＰＬ１５をゲート電極としたＮＭＯＳトランジス
タＮ３が形成される。また、Ｎ+ソースドレイン領域Ｎ
ＳＤ２上に位置するポリシリコン配線層ＰＬ１６を挟む
位置に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ３
４およびＦＬ３５が形成される。これにより、ポリシリ
コン配線層ＰＬ１６をゲート電極としたＮＭＯＳトラン
ジスタＮ４が形成される。
【０１６５】これらＮＭＯＳトランジスタＮＭ１、ＮＭ
２、Ｎ３およびＮ４においても、上記したＰＭＯＳトラ
ンジスタの形成と同様に、ポリシリコン配線層ＰＬ１
１、ＰＬ１２、ＰＬ１３およびＰＬ１４が並置している
ことから、ｎ+拡散領域ＦＬ３１〜３５を、上記ウエル
境界線に平行な方向にかつ一直線上に配置することがで
きる。これによりｎ+拡散領域ＦＬ３１、ＦＬ３３およ
びＦＬ３４を、隣接したＮＭＯＳトランジスタにおいて
共有することが可能となっている。
２、Ｎ３およびＮ４においても、上記したＰＭＯＳトラ
ンジスタの形成と同様に、ポリシリコン配線層ＰＬ１
１、ＰＬ１２、ＰＬ１３およびＰＬ１４が並置している
ことから、ｎ+拡散領域ＦＬ３１〜３５を、上記ウエル
境界線に平行な方向にかつ一直線上に配置することがで
きる。これによりｎ+拡散領域ＦＬ３１、ＦＬ３３およ
びＦＬ３４を、隣接したＮＭＯＳトランジスタにおいて
共有することが可能となっている。
【０１６６】図２４の回路図にしたがうと、ｎ+拡散領
域ＦＬ３１の共有は、ＮＭＯＳトランジスタＮＭ１とＮ
Ｍ２のソース同士の接続を果たし、ｎ+拡散領域ＦＬ３
３の共有は、ＮＭＯＳトランジスタＮＭ１のドレインと
ＮＭＯＳトランジスタＮ３のソースとの接続を果たし、
ｐ+拡散領域ＦＬ３４の共有は、ＮＭＯＳトランジスタ
ＮＭ２のドレインとＮＭＯＳトランジスタＮ４のソース
との接続を果たしている。これら共有により、ＮＭＯＳ
トランジスタの占有面積の縮小化が図られている。
域ＦＬ３１の共有は、ＮＭＯＳトランジスタＮＭ１とＮ
Ｍ２のソース同士の接続を果たし、ｎ+拡散領域ＦＬ３
３の共有は、ＮＭＯＳトランジスタＮＭ１のドレインと
ＮＭＯＳトランジスタＮ３のソースとの接続を果たし、
ｐ+拡散領域ＦＬ３４の共有は、ＮＭＯＳトランジスタ
ＮＭ２のドレインとＮＭＯＳトランジスタＮ４のソース
との接続を果たしている。これら共有により、ＮＭＯＳ
トランジスタの占有面積の縮小化が図られている。
【０１６７】なお、図２５に示すように、ポリシリコン
配線層ＰＬ１１、ＰＬ１２、ＰＬ１３、ＰＬ１４、ＰＬ
１５およびＰＬ１６と、ｐ+拡散領域ＦＬ２２〜２５
と、ｎ+拡散領域ＦＬ１１〜１５およびＦＬ３１〜３５
にはそれぞれ一つずつ、上層との電気的接続を果たすた
めのコンタクトホールが設けられている。
配線層ＰＬ１１、ＰＬ１２、ＰＬ１３、ＰＬ１４、ＰＬ
１５およびＰＬ１６と、ｐ+拡散領域ＦＬ２２〜２５
と、ｎ+拡散領域ＦＬ１１〜１５およびＦＬ３１〜３５
にはそれぞれ一つずつ、上層との電気的接続を果たすた
めのコンタクトホールが設けられている。
【０１６８】つぎに、図２５に示したレイヤの上層に位
置するレイヤについて説明する。図２６は、図２５に示
したレイヤ上に形成される第１の金属配線層を含むレイ
ヤを示している。図２６に示すレイヤには、下層のｎ+
拡散領域ＦＬ１３およびＦＬ３３と、ｐ+拡散領域ＦＬ
２３と、ポリシリコン配線層ＰＬ１２と、を電気的に接
続するための第１の金属配線層ＡＬ１１が形成される。
この第１の金属配線層ＡＬ１１は、図２４の回路図にし
たがうと、ＰＭＯＳトランジスタＰＭ１のドレインと、
ＮＭＯＳトランジスタＮＭ１のドレインと、ＮＭＯＳト
ランジスタＮＭ３のドレインと、ＰＭＯＳトランジスタ
Ｐ１のドレインと、ＰＭＯＳトランジスタＰ２のゲート
と、ＰＭＯＳトランジスタＰＭ２のゲートと、ＮＭＯＳ
トランジスタＮＭ２のゲートと、ＮＭＯＳトランジスタ
Ｎ３のソースと、ＮＭＯＳトランジスタＮ５のソース
と、の接続を果たす。
置するレイヤについて説明する。図２６は、図２５に示
したレイヤ上に形成される第１の金属配線層を含むレイ
ヤを示している。図２６に示すレイヤには、下層のｎ+
拡散領域ＦＬ１３およびＦＬ３３と、ｐ+拡散領域ＦＬ
２３と、ポリシリコン配線層ＰＬ１２と、を電気的に接
続するための第１の金属配線層ＡＬ１１が形成される。
この第１の金属配線層ＡＬ１１は、図２４の回路図にし
たがうと、ＰＭＯＳトランジスタＰＭ１のドレインと、
ＮＭＯＳトランジスタＮＭ１のドレインと、ＮＭＯＳト
ランジスタＮＭ３のドレインと、ＰＭＯＳトランジスタ
Ｐ１のドレインと、ＰＭＯＳトランジスタＰ２のゲート
と、ＰＭＯＳトランジスタＰＭ２のゲートと、ＮＭＯＳ
トランジスタＮＭ２のゲートと、ＮＭＯＳトランジスタ
Ｎ３のソースと、ＮＭＯＳトランジスタＮ５のソース
と、の接続を果たす。
【０１６９】また、下層のｎ+拡散領域ＦＬ１４および
ＦＬ３４と、ｐ+拡散領域ＦＬ２４と、ポリシリコン配
線層ＰＬ１１と、を電気的に接続するための第１の金属
配線層ＡＬ１２が形成される。この第１の金属配線層Ａ
Ｌ１２は、図２４の回路図にしたがうと、ＰＭＯＳトラ
ンジスタＰＭ２のドレインと、ＮＭＯＳトランジスタＮ
Ｍ２のドレインと、ＮＭＯＳトランジスタＮＭ４のドレ
インと、ＰＭＯＳトランジスタＰ２のドレインと、ＰＭ
ＯＳトランジスタＰ１のゲートと、ＰＭＯＳトランジス
タＰＭ１のゲートと、ＮＭＯＳトランジスタＮＭ１のゲ
ートと、ＮＭＯＳトランジスタＮ４のソースと、ＮＭＯ
ＳトランジスタＮ６のソースと、の接続を果たす。
ＦＬ３４と、ｐ+拡散領域ＦＬ２４と、ポリシリコン配
線層ＰＬ１１と、を電気的に接続するための第１の金属
配線層ＡＬ１２が形成される。この第１の金属配線層Ａ
Ｌ１２は、図２４の回路図にしたがうと、ＰＭＯＳトラ
ンジスタＰＭ２のドレインと、ＮＭＯＳトランジスタＮ
Ｍ２のドレインと、ＮＭＯＳトランジスタＮＭ４のドレ
インと、ＰＭＯＳトランジスタＰ２のドレインと、ＰＭ
ＯＳトランジスタＰ１のゲートと、ＰＭＯＳトランジス
タＰＭ１のゲートと、ＮＭＯＳトランジスタＮＭ１のゲ
ートと、ＮＭＯＳトランジスタＮ４のソースと、ＮＭＯ
ＳトランジスタＮ６のソースと、の接続を果たす。
【０１７０】さらに、図２６に示すレイヤには、下層の
ｐ+拡散領域ＦＬ１２の接続点を移動させるための第１
の金属配線層ＡＬ１３と、ｐ+拡散領域ＦＬ１１の接続
点を移動させるための第１の金属配線層ＡＬ１４と、下
層のｎ+拡散領域ＦＬ１５の接続点を移動させるための
第１の金属配線層ＡＬ１５と、ｎ+拡散領域ＦＬ３２の
接続点を移動させるための第１の金属配線層ＡＬ１６
と、ｎ+拡散領域ＦＬ３１の接続点を移動させるための
第１の金属配線層ＡＬ１７と、ｎ+拡散領域ＦＬ３５の
接続点を移動させるための第１の金属配線層ＡＬ１８
と、が形成される。
ｐ+拡散領域ＦＬ１２の接続点を移動させるための第１
の金属配線層ＡＬ１３と、ｐ+拡散領域ＦＬ１１の接続
点を移動させるための第１の金属配線層ＡＬ１４と、下
層のｎ+拡散領域ＦＬ１５の接続点を移動させるための
第１の金属配線層ＡＬ１５と、ｎ+拡散領域ＦＬ３２の
接続点を移動させるための第１の金属配線層ＡＬ１６
と、ｎ+拡散領域ＦＬ３１の接続点を移動させるための
第１の金属配線層ＡＬ１７と、ｎ+拡散領域ＦＬ３５の
接続点を移動させるための第１の金属配線層ＡＬ１８
と、が形成される。
【０１７１】つぎに、図２６に示したレイヤの上層に位
置するレイヤについて説明する。図２７は、図２６に示
したレイヤ上に形成される第２の金属配線層を含むレイ
ヤを示している。図２７に示すレイヤには、図２６に示
したコンタクトホール＋ビアホールを介してｐ+拡散領
域ＦＬ２２およびＦＬ２５に電源電位ＶDDを与えるため
の第２の金属配線層ＡＬ２５が形成される。すなわち、
この第２の金属配線層ＡＬ２５は、電源線として機能
し、図２４の回路図にしたがうと、ＰＭＯＳトランジス
タＰＭ１およびＰＭ２のソースと電源との接続を果た
す。
置するレイヤについて説明する。図２７は、図２６に示
したレイヤ上に形成される第２の金属配線層を含むレイ
ヤを示している。図２７に示すレイヤには、図２６に示
したコンタクトホール＋ビアホールを介してｐ+拡散領
域ＦＬ２２およびＦＬ２５に電源電位ＶDDを与えるため
の第２の金属配線層ＡＬ２５が形成される。すなわち、
この第２の金属配線層ＡＬ２５は、電源線として機能
し、図２４の回路図にしたがうと、ＰＭＯＳトランジス
タＰＭ１およびＰＭ２のソースと電源との接続を果た
す。
【０１７２】また、図２６に示した第１の金属配線層Ａ
Ｌ１４を経由して、ｎ+拡散領域ＦＬ１１に接地電位Ｇ
ＮＤを与えるための第２の金属配線層ＡＬ２３が形成さ
れる。すなわち、この第２の金属配線層ＡＬ２３は、接
地線として機能し、図２４の回路図にしたがうと、ＮＭ
ＯＳトランジスタＮＭ３およびＮＭ４の各ソースの接地
を果たす。
Ｌ１４を経由して、ｎ+拡散領域ＦＬ１１に接地電位Ｇ
ＮＤを与えるための第２の金属配線層ＡＬ２３が形成さ
れる。すなわち、この第２の金属配線層ＡＬ２３は、接
地線として機能し、図２４の回路図にしたがうと、ＮＭ
ＯＳトランジスタＮＭ３およびＮＭ４の各ソースの接地
を果たす。
【０１７３】また、図２６に示した第１の金属配線層Ａ
Ｌ１７を経由して、ｎ+拡散領域ＦＬ３１に接地電位Ｇ
ＮＤを与えるための第２の金属配線層ＡＬ２７が形成さ
れる。すなわち、この第２の金属配線層ＡＬ２７は、接
地線として機能し、図２４の回路図にしたがうと、ＮＭ
ＯＳトランジスタＮＭ１およびＮＭ２の各ソースの接地
を果たす。
Ｌ１７を経由して、ｎ+拡散領域ＦＬ３１に接地電位Ｇ
ＮＤを与えるための第２の金属配線層ＡＬ２７が形成さ
れる。すなわち、この第２の金属配線層ＡＬ２７は、接
地線として機能し、図２４の回路図にしたがうと、ＮＭ
ＯＳトランジスタＮＭ１およびＮＭ２の各ソースの接地
を果たす。
【０１７４】さらに、図２７に示すレイヤには、図２６
に示した第１の金属配線層ＡＬ１５を経由して下層のｎ
+拡散領域ＦＬ１５に接続されて第２の逆相ビット線Ｂ
Ｌ２２として機能する第２の金属配線層ＡＬ２２と、第
１の金属配線層ＡＬ１３を経由してｎ+拡散領域ＦＬ１
２に接続されて第２の正相ビット線ＢＬ２１として機能
する第２の金属配線層ＡＬ２４と、図２６に示した第１
の金属配線層ＡＬ１８を経由して下層のｎ+拡散領域Ｆ
Ｌ３５に接続されて第１の逆相ビット線ＢＬ１２として
機能する第２の金属配線層ＡＬ２６と、第１の金属配線
層ＡＬ１６を経由してｎ+拡散領域ＦＬ３２に接続され
て第１の正相ビット線ＢＬ１１として機能する第２の金
属配線層ＡＬ２８と、が形成される。
に示した第１の金属配線層ＡＬ１５を経由して下層のｎ
+拡散領域ＦＬ１５に接続されて第２の逆相ビット線Ｂ
Ｌ２２として機能する第２の金属配線層ＡＬ２２と、第
１の金属配線層ＡＬ１３を経由してｎ+拡散領域ＦＬ１
２に接続されて第２の正相ビット線ＢＬ２１として機能
する第２の金属配線層ＡＬ２４と、図２６に示した第１
の金属配線層ＡＬ１８を経由して下層のｎ+拡散領域Ｆ
Ｌ３５に接続されて第１の逆相ビット線ＢＬ１２として
機能する第２の金属配線層ＡＬ２６と、第１の金属配線
層ＡＬ１６を経由してｎ+拡散領域ＦＬ３２に接続され
て第１の正相ビット線ＢＬ１１として機能する第２の金
属配線層ＡＬ２８と、が形成される。
【０１７５】また、図２６に示したコンタクトホール＋
ビアホールを経由して下層のポリシリコン配線層ＰＬ１
３およびＰＬ１４を互いに接続する第２の金属配線層Ａ
Ｌ２１と、図２６に示したコンタクトホール＋ビアホー
ルを経由して下層のポリシリコン配線層ＰＬ１５および
ＰＬ１６を互いに接続する第２の金属配線層ＡＬ２９
と、が形成される。
ビアホールを経由して下層のポリシリコン配線層ＰＬ１
３およびＰＬ１４を互いに接続する第２の金属配線層Ａ
Ｌ２１と、図２６に示したコンタクトホール＋ビアホー
ルを経由して下層のポリシリコン配線層ＰＬ１５および
ＰＬ１６を互いに接続する第２の金属配線層ＡＬ２９
と、が形成される。
【０１７６】すなわち、これら第２の金属配線層ＡＬ２
２およびＡＬ２４は、図２４の回路図において、アクセ
ス用のＮＭＯＳトランジスタＮ６のドレインと第２の逆
相ビット線ＢＬ２２との接続と、アクセス用のＮＭＯＳ
トランジスタＮ５のドレインと第２の正相ビット線ＢＬ
２１との接続を果たす。また、これら第２の金属配線層
ＡＬ２６およびＡＬ２８は、図２４の回路図において、
アクセス用のＮＭＯＳトランジスタＮ４のドレインと第
１の逆相ビット線ＢＬ１２との接続と、アクセス用のＮ
ＭＯＳトランジスタＮ３のドレインと第１の正相ビット
線ＢＬ１１との接続を果たす。
２およびＡＬ２４は、図２４の回路図において、アクセ
ス用のＮＭＯＳトランジスタＮ６のドレインと第２の逆
相ビット線ＢＬ２２との接続と、アクセス用のＮＭＯＳ
トランジスタＮ５のドレインと第２の正相ビット線ＢＬ
２１との接続を果たす。また、これら第２の金属配線層
ＡＬ２６およびＡＬ２８は、図２４の回路図において、
アクセス用のＮＭＯＳトランジスタＮ４のドレインと第
１の逆相ビット線ＢＬ１２との接続と、アクセス用のＮ
ＭＯＳトランジスタＮ３のドレインと第１の正相ビット
線ＢＬ１１との接続を果たす。
【０１７７】特に、これら第２の金属配線層ＡＬ２１〜
２９は、上記した第１および第２のウエル境界線と平行
な方向に延伸する直線形状として形成することができ
る。これは、一つのメモリセル内において、第１の正相
ビット線ＢＬ１１、第１の逆相ビット線ＢＬ１２、第２
の正相ビット線ＢＬ２１および第２の逆相ビット線ＢＬ
２２の各長さをより短くしたことを意味する。
２９は、上記した第１および第２のウエル境界線と平行
な方向に延伸する直線形状として形成することができ
る。これは、一つのメモリセル内において、第１の正相
ビット線ＢＬ１１、第１の逆相ビット線ＢＬ１２、第２
の正相ビット線ＢＬ２１および第２の逆相ビット線ＢＬ
２２の各長さをより短くしたことを意味する。
【０１７８】つぎに、図２７に示したレイヤの上層に位
置するレイヤについて説明する。図２８は、図２７に示
したレイヤ上に形成される第３の金属配線層を含むレイ
ヤを示している。図２８に示すレイヤには、下層の第２
の金属配線層ＡＬ２９を経由して、ポリシリコン配線層
ＰＬ１５およびＰＬ１６とを接続するとともに、第１の
ワード線ＷＬ１として機能する第３の金属配線層ＡＬ３
１が形成される。すなわち、この第３の金属配線層ＡＬ
３１は、図２４の回路図において、ＮＭＯＳトランジス
タＮ３およびＮ４のゲートと第１のワード線ＷＬ１との
接続を果たす。
置するレイヤについて説明する。図２８は、図２７に示
したレイヤ上に形成される第３の金属配線層を含むレイ
ヤを示している。図２８に示すレイヤには、下層の第２
の金属配線層ＡＬ２９を経由して、ポリシリコン配線層
ＰＬ１５およびＰＬ１６とを接続するとともに、第１の
ワード線ＷＬ１として機能する第３の金属配線層ＡＬ３
１が形成される。すなわち、この第３の金属配線層ＡＬ
３１は、図２４の回路図において、ＮＭＯＳトランジス
タＮ３およびＮ４のゲートと第１のワード線ＷＬ１との
接続を果たす。
【０１７９】また、図２８に示すレイヤには、下層の第
２の金属配線層ＡＬ２１を経由して、ポリシリコン配線
層ＰＬ１３およびＰＬ１４とを接続するとともに、第２
のワード線ＷＬ２として機能する第３の金属配線層ＡＬ
３２が形成される。すなわち、この第３の金属配線層Ａ
Ｌ３２は、図２４の回路図において、ＮＭＯＳトランジ
スタＮ５およびＮ６のゲートと第２のワード線ＷＬ２と
の接続を果たす。
２の金属配線層ＡＬ２１を経由して、ポリシリコン配線
層ＰＬ１３およびＰＬ１４とを接続するとともに、第２
のワード線ＷＬ２として機能する第３の金属配線層ＡＬ
３２が形成される。すなわち、この第３の金属配線層Ａ
Ｌ３２は、図２４の回路図において、ＮＭＯＳトランジ
スタＮ５およびＮ６のゲートと第２のワード線ＷＬ２と
の接続を果たす。
【０１８０】以上に説明したとおり、実施の形態９にか
かる半導体記憶装置によれば、記憶ノードＮＡおよびＮ
Ｂの容量値を増加させるためのＰＭＯＳトランジスタＰ
１およびＰ２が、それらＰＭＯＳトランジスタＰ１およ
びＰ２のソース同士がｐ+拡散領域ＦＬ２１を共有して
接続される。また、ＰＭＯＳトランジスタＰ１のドレイ
ンとＰＭＯＳトランジスタＰＭ１のドレインとの接続、
すなわち記憶ノードＮＡとＰＭＯＳトランジスタＰ１と
の接続がｐ+拡散領域ＦＬ２３を共有することで果たさ
れる。また、ＰＭＯＳトランジスタＰ２のドレインとＰ
ＭＯＳトランジスタＰＭ２のドレインとの接続、すなわ
ち記憶ノードＮＢとＰＭＯＳトランジスタＰ２との接続
がｐ+拡散領域ＦＬ２４を共有することで果たされる。
以上のことから、新たに付加するＰＭＯＳトランジスタ
Ｐ１およびＰ２の占有面積を小さくすることができ、こ
れによりメモリセルアレイの集積度を高めることが可能
になる。
かる半導体記憶装置によれば、記憶ノードＮＡおよびＮ
Ｂの容量値を増加させるためのＰＭＯＳトランジスタＰ
１およびＰ２が、それらＰＭＯＳトランジスタＰ１およ
びＰ２のソース同士がｐ+拡散領域ＦＬ２１を共有して
接続される。また、ＰＭＯＳトランジスタＰ１のドレイ
ンとＰＭＯＳトランジスタＰＭ１のドレインとの接続、
すなわち記憶ノードＮＡとＰＭＯＳトランジスタＰ１と
の接続がｐ+拡散領域ＦＬ２３を共有することで果たさ
れる。また、ＰＭＯＳトランジスタＰ２のドレインとＰ
ＭＯＳトランジスタＰＭ２のドレインとの接続、すなわ
ち記憶ノードＮＢとＰＭＯＳトランジスタＰ２との接続
がｐ+拡散領域ＦＬ２４を共有することで果たされる。
以上のことから、新たに付加するＰＭＯＳトランジスタ
Ｐ１およびＰ２の占有面積を小さくすることができ、こ
れによりメモリセルアレイの集積度を高めることが可能
になる。
【０１８１】実施の形態１０．つぎに、実施の形態１０
にかかる半導体記憶装置について説明する。実施の形態
１０では、実施の形態９において説明した２ポートＳＲ
ＡＭメモリセル構成の回路図の他の例を説明するもので
ある。
にかかる半導体記憶装置について説明する。実施の形態
１０では、実施の形態９において説明した２ポートＳＲ
ＡＭメモリセル構成の回路図の他の例を説明するもので
ある。
【０１８２】図２９は、実施の形態１０にかかる半導体
記憶装置のＳＲＡＭメモリセルの回路図である。実施の
形態１０のＳＲＡＭメモリセルは、図２９に示すよう
に、図２４に示した回路図において、ＮＭＯＳトランジ
スタＮＭ１のドレインが、アクセス用のＮＭＯＳトラン
ジスタＮ５のソースのみに接続され、ＮＭＯＳトランジ
スタＮＭ２のドレインが、アクセス用のＮＭＯＳトラン
ジスタＮ６のソースのみに接続されている点が、実施の
形態９と異なる。また、逆に、アクセス用のＮＭＯＳト
ランジスタＮ５は、ＮＭＯＳトランジスタＮＭ１のドレ
インのみに接続され、アクセス用のＮＭＯＳトランジス
タＮ６は、ＮＭＯＳトランジスタＮＭ２のドレインのみ
に接続されている。なお、他の接続構成は、図２４と同
様であるので、ここではその説明を省略する。
記憶装置のＳＲＡＭメモリセルの回路図である。実施の
形態１０のＳＲＡＭメモリセルは、図２９に示すよう
に、図２４に示した回路図において、ＮＭＯＳトランジ
スタＮＭ１のドレインが、アクセス用のＮＭＯＳトラン
ジスタＮ５のソースのみに接続され、ＮＭＯＳトランジ
スタＮＭ２のドレインが、アクセス用のＮＭＯＳトラン
ジスタＮ６のソースのみに接続されている点が、実施の
形態９と異なる。また、逆に、アクセス用のＮＭＯＳト
ランジスタＮ５は、ＮＭＯＳトランジスタＮＭ１のドレ
インのみに接続され、アクセス用のＮＭＯＳトランジス
タＮ６は、ＮＭＯＳトランジスタＮＭ２のドレインのみ
に接続されている。なお、他の接続構成は、図２４と同
様であるので、ここではその説明を省略する。
【０１８３】但し、図２９に示す２ポートＳＲＡＭメモ
リセルでは、図２４の回路と異なり、第２のワード線Ｗ
Ｌ２、第２の正相ビット線ＢＬ２１および第２の逆相ビ
ット線ＢＬ２２により構成される第２のポートは、読み
出し専用ポートとなる。この第２のポートでは、書き込
み動作ができない反面、メモリセル内部にＮＭＯＳトラ
ンジスタＮＭ３およびＮＭ４によるバッファが備えられ
るため、読み出し動作時にメモリセル内の保持データが
破壊される心配がなくなるという利点がある。
リセルでは、図２４の回路と異なり、第２のワード線Ｗ
Ｌ２、第２の正相ビット線ＢＬ２１および第２の逆相ビ
ット線ＢＬ２２により構成される第２のポートは、読み
出し専用ポートとなる。この第２のポートでは、書き込
み動作ができない反面、メモリセル内部にＮＭＯＳトラ
ンジスタＮＭ３およびＮＭ４によるバッファが備えられ
るため、読み出し動作時にメモリセル内の保持データが
破壊される心配がなくなるという利点がある。
【０１８４】図３０および図３１は、実施の形態８にか
かる半導体記憶装置のメモリセルのレイアウト図であ
る。まず、図３０は、図２５に対応するレイヤを示し、
図２５に示したｎ+拡散領域ＦＬ１３上のコンタクトホ
ールＧＣ１と、ｎ+拡散領域ＦＬ１４上のコンタクトホ
ールＧＣ２と、が排除された点のみが異なる。他のレイ
アウト構成は、図２５と同様であるので、ここではその
説明を省略する。
かる半導体記憶装置のメモリセルのレイアウト図であ
る。まず、図３０は、図２５に対応するレイヤを示し、
図２５に示したｎ+拡散領域ＦＬ１３上のコンタクトホ
ールＧＣ１と、ｎ+拡散領域ＦＬ１４上のコンタクトホ
ールＧＣ２と、が排除された点のみが異なる。他のレイ
アウト構成は、図２５と同様であるので、ここではその
説明を省略する。
【０１８５】また、図３１は、図２６に対応するレイヤ
を示し、図２６に示した第１の金属配線層ＡＬ１１上の
コンタクトホールＧＣ１と、第１の金属配線層ＡＬ１２
上のコンタクトホールＧＣ２と、が排除された点のみが
異なる。他のレイアウト構成は、図２６と同様であるの
で、ここではその説明を省略する。なお、図３１に示し
たレイヤの上層に位置するレイヤは、図２７および図２
８と同様であるので、それらについても説明を省略す
る。
を示し、図２６に示した第１の金属配線層ＡＬ１１上の
コンタクトホールＧＣ１と、第１の金属配線層ＡＬ１２
上のコンタクトホールＧＣ２と、が排除された点のみが
異なる。他のレイアウト構成は、図２６と同様であるの
で、ここではその説明を省略する。なお、図３１に示し
たレイヤの上層に位置するレイヤは、図２７および図２
８と同様であるので、それらについても説明を省略す
る。
【０１８６】以上に説明したとおり、実施の形態１０に
かかる半導体記憶装置によれば、実施の形態９に示した
２ポートＳＲＡＭメモリセル構成において、第２のポー
トを読み出し専用に構成することによっても、実施の形
態９による効果を享受することができる。
かかる半導体記憶装置によれば、実施の形態９に示した
２ポートＳＲＡＭメモリセル構成において、第２のポー
トを読み出し専用に構成することによっても、実施の形
態９による効果を享受することができる。
【０１８７】実施の形態１１．つぎに、実施の形態１１
にかかる半導体記憶装置について説明する。実施の形態
１１では、実施の形態１０において説明した２ポートＳ
ＲＡＭメモリセル構成の回路図の他の例を説明するもの
である。
にかかる半導体記憶装置について説明する。実施の形態
１１では、実施の形態１０において説明した２ポートＳ
ＲＡＭメモリセル構成の回路図の他の例を説明するもの
である。
【０１８８】図３２は、実施の形態１１にかかる半導体
記憶装置のＳＲＡＭメモリセルの回路図である。実施の
形態１１のＳＲＡＭメモリセルは、図３２に示すよう
に、図２９に示した回路図において、アクセス用のＮＭ
ＯＳトランジスタＮ５のゲートが第２のワード線ＷＬ２
に接続し、アクセス用のＮＭＯＳトランジスタＮ６のゲ
ートが第３のワード線ＷＬ３に接続することで、３ポー
トＳＲＡＭメモリセルを構成していることを特徴として
いる。なお、他の接続構成は、図２９と同様であるの
で、ここではその説明を省略する。
記憶装置のＳＲＡＭメモリセルの回路図である。実施の
形態１１のＳＲＡＭメモリセルは、図３２に示すよう
に、図２９に示した回路図において、アクセス用のＮＭ
ＯＳトランジスタＮ５のゲートが第２のワード線ＷＬ２
に接続し、アクセス用のＮＭＯＳトランジスタＮ６のゲ
ートが第３のワード線ＷＬ３に接続することで、３ポー
トＳＲＡＭメモリセルを構成していることを特徴として
いる。なお、他の接続構成は、図２９と同様であるの
で、ここではその説明を省略する。
【０１８９】すなわち、図３２において、第２のワード
線ＷＬ２と第２のビット線ＢＬ２０で、読み出し専用の
第２のポートが構成され、第３のワード線ＷＬ３と第３
のビット線ＢＬ３０で、読み出し専用の第３のポートが
構成される。
線ＷＬ２と第２のビット線ＢＬ２０で、読み出し専用の
第２のポートが構成され、第３のワード線ＷＬ３と第３
のビット線ＢＬ３０で、読み出し専用の第３のポートが
構成される。
【０１９０】この実施の形態１１にかかる半導体記憶装
置のメモリセルのレイアウト図は、下層から順に図３０
および図３１と同様であるので、ここではそれらの説明
を省略する。図３３および図３４は、実施の形態１１に
かかる半導体記憶装置のメモリセルのレイアウト図であ
る。まず、図３３は、図３０の上層に位置する図２７に
対応するレイヤを示している。図３３は、図２７に示し
た第２の金属配線層ＡＬ２１を第２の金属配線層ＡＬ２
０と第２の金属配線層ＡＬ２１’に分割し、第２の金属
配線層ＡＬ２０上に新たにコンタクトホールＧＣ４を形
成している点が、図２７と異なる。
置のメモリセルのレイアウト図は、下層から順に図３０
および図３１と同様であるので、ここではそれらの説明
を省略する。図３３および図３４は、実施の形態１１に
かかる半導体記憶装置のメモリセルのレイアウト図であ
る。まず、図３３は、図３０の上層に位置する図２７に
対応するレイヤを示している。図３３は、図２７に示し
た第２の金属配線層ＡＬ２１を第２の金属配線層ＡＬ２
０と第２の金属配線層ＡＬ２１’に分割し、第２の金属
配線層ＡＬ２０上に新たにコンタクトホールＧＣ４を形
成している点が、図２７と異なる。
【０１９１】また、図３３は、図２７に示した第２の金
属配線層ＡＬ２９上のコンタクトホールＧＣ３が排除さ
れてその第２の金属配線層ＡＬ２９上に新たにコンタク
トホールＧＣ５が形成された点が異なる。他のレイアウ
ト構成は、図２７と同様であるので、ここではその説明
を省略する。
属配線層ＡＬ２９上のコンタクトホールＧＣ３が排除さ
れてその第２の金属配線層ＡＬ２９上に新たにコンタク
トホールＧＣ５が形成された点が異なる。他のレイアウ
ト構成は、図２７と同様であるので、ここではその説明
を省略する。
【０１９２】また、図３４は、図２８に対応するレイヤ
を示したレイアウト図である。図３４に示すレイヤに
は、下層の第２の金属配線層ＡＬ２９を経由して、ポリ
シリコン配線層ＰＬ１５およびＰＬ１６とを接続すると
ともに、第１のワード線ＷＬ１として機能する第３の金
属配線層ＡＬ３２が形成される。すなわち、この第３の
金属配線層ＡＬ３２は、図３２の回路図において、ＮＭ
ＯＳトランジスタＮ３およびＮ４のゲートと第１のワー
ド線ＷＬ１との接続を果たす。
を示したレイアウト図である。図３４に示すレイヤに
は、下層の第２の金属配線層ＡＬ２９を経由して、ポリ
シリコン配線層ＰＬ１５およびＰＬ１６とを接続すると
ともに、第１のワード線ＷＬ１として機能する第３の金
属配線層ＡＬ３２が形成される。すなわち、この第３の
金属配線層ＡＬ３２は、図３２の回路図において、ＮＭ
ＯＳトランジスタＮ３およびＮ４のゲートと第１のワー
ド線ＷＬ１との接続を果たす。
【０１９３】また、図３４に示すレイヤには、下層の第
２の金属配線層ＡＬ２０を経由して、ポリシリコン配線
層ＰＬ１３と第２のワード線ＷＬ２とを接続する第３の
金属配線層ＡＬ３１が形成される。すなわち、この第３
の金属配線層ＡＬ３１は、図３２の回路図において、Ｎ
ＭＯＳトランジスタＮ５のゲートと第２のワード線ＷＬ
２との接続を果たす。
２の金属配線層ＡＬ２０を経由して、ポリシリコン配線
層ＰＬ１３と第２のワード線ＷＬ２とを接続する第３の
金属配線層ＡＬ３１が形成される。すなわち、この第３
の金属配線層ＡＬ３１は、図３２の回路図において、Ｎ
ＭＯＳトランジスタＮ５のゲートと第２のワード線ＷＬ
２との接続を果たす。
【０１９４】さらに、図３４に示すレイヤには、下層の
第２の金属配線層ＡＬ２１’を経由して、ポリシリコン
配線層ＰＬ１４と第２のワード線ＷＬ３とを接続する第
３の金属配線層ＡＬ３３が形成される。すなわち、この
第３の金属配線層ＡＬ３３は、図３２の回路図におい
て、ＮＭＯＳトランジスタＮ６のゲートと第３のワード
線ＷＬ３との接続を果たす。
第２の金属配線層ＡＬ２１’を経由して、ポリシリコン
配線層ＰＬ１４と第２のワード線ＷＬ３とを接続する第
３の金属配線層ＡＬ３３が形成される。すなわち、この
第３の金属配線層ＡＬ３３は、図３２の回路図におい
て、ＮＭＯＳトランジスタＮ６のゲートと第３のワード
線ＷＬ３との接続を果たす。
【０１９５】以上に説明したとおり、実施の形態１１に
かかる半導体記憶装置によれば、実施の形態８に示した
２ポートＳＲＡＭメモリセル構成において、読み出し専
用のポートを構成するアクセス用のＮＭＯＳトランジス
タＮ５およびＮ６をそれぞれ別々のワード線に割り当て
ることによって３ポートＳＲＡＭメモリセル構成とした
場合でも、実施の形態１０による効果を享受することが
できる。
かかる半導体記憶装置によれば、実施の形態８に示した
２ポートＳＲＡＭメモリセル構成において、読み出し専
用のポートを構成するアクセス用のＮＭＯＳトランジス
タＮ５およびＮ６をそれぞれ別々のワード線に割り当て
ることによって３ポートＳＲＡＭメモリセル構成とした
場合でも、実施の形態１０による効果を享受することが
できる。
【０１９６】実施の形態１２．つぎに、実施の形態１２
にかかる半導体記憶装置について説明する。実施の形態
１２では、連想メモリ（ＣＡＭ）セル構成の回路図の例
を説明するものである。
にかかる半導体記憶装置について説明する。実施の形態
１２では、連想メモリ（ＣＡＭ）セル構成の回路図の例
を説明するものである。
【０１９７】図３５は、実施の形態１２にかかる半導体
記憶装置のＳＲＡＭメモリセルの回路図である。実施の
形態１２のＳＲＡＭメモリセルは、図３５に示すよう
に、図３２に示した回路図において、ビット線ＢＬ２０
およびＢＬ３０を接地線に接続し、ＮＭＯＳトランジス
タＮＭ１およびＮＭ２のソースを互いに接続するととも
にマッチ線ＭＬに接続したことを特徴としている。な
お、図３２の第１のワード線ＷＬ１、第２のワード線Ｗ
Ｌ２および第３のワード線ＷＬ３は、図３５においては
順に、ワード線ＷＬ、第１のサーチ線ＳＬ１１および第
２のサーチ線ＳＬ１２と称する。他の接続構成は、図３
２と同様であるので、ここではその説明を省略する。
記憶装置のＳＲＡＭメモリセルの回路図である。実施の
形態１２のＳＲＡＭメモリセルは、図３５に示すよう
に、図３２に示した回路図において、ビット線ＢＬ２０
およびＢＬ３０を接地線に接続し、ＮＭＯＳトランジス
タＮＭ１およびＮＭ２のソースを互いに接続するととも
にマッチ線ＭＬに接続したことを特徴としている。な
お、図３２の第１のワード線ＷＬ１、第２のワード線Ｗ
Ｌ２および第３のワード線ＷＬ３は、図３５においては
順に、ワード線ＷＬ、第１のサーチ線ＳＬ１１および第
２のサーチ線ＳＬ１２と称する。他の接続構成は、図３
２と同様であるので、ここではその説明を省略する。
【０１９８】つぎに、簡単にＣＡＭセルの動作について
説明する。但し、書き込み動作と読み出し動作について
は、通常の６ＣＭＯＳ型ＳＲＡＭの場合と同様であるの
で説明を省略する。ここでは、検索モードでの動作につ
いて説明する。まず、記憶データと比較するデータを、
外部からサーチ線ＳＬ１１およびＳＬ１２に与える。
説明する。但し、書き込み動作と読み出し動作について
は、通常の６ＣＭＯＳ型ＳＲＡＭの場合と同様であるの
で説明を省略する。ここでは、検索モードでの動作につ
いて説明する。まず、記憶データと比較するデータを、
外部からサーチ線ＳＬ１１およびＳＬ１２に与える。
【０１９９】記憶データが“１”、すなわち記憶ノード
ＮＡの論理状態が“Ｈ”で、記憶ノードＮＢの論理状態
が“Ｌ”の場合を考える。通常の状態では、マッチ線Ｍ
Ｌは、“Ｈ”にプリチャージされているか、または負荷
抵抗を介して電源電位ＶDDレベルに保持されている。ま
た、サーチ線ＳＬ１１およびＳＬ１２はともに外部のド
ライバ回路によって、“Ｌ”レベルになっている。した
がって、ＮＭＯＳトランジスタＮ５およびＮ６はともに
ＯＦＦ状態となり、ＮＭＯＳトランジスタＮＭ２はＯＮ
状態となり、ＮＭＯＳトランジスタＮＭ１はＯＦＦ状態
となる。
ＮＡの論理状態が“Ｈ”で、記憶ノードＮＢの論理状態
が“Ｌ”の場合を考える。通常の状態では、マッチ線Ｍ
Ｌは、“Ｈ”にプリチャージされているか、または負荷
抵抗を介して電源電位ＶDDレベルに保持されている。ま
た、サーチ線ＳＬ１１およびＳＬ１２はともに外部のド
ライバ回路によって、“Ｌ”レベルになっている。した
がって、ＮＭＯＳトランジスタＮ５およびＮ６はともに
ＯＦＦ状態となり、ＮＭＯＳトランジスタＮＭ２はＯＮ
状態となり、ＮＭＯＳトランジスタＮＭ１はＯＦＦ状態
となる。
【０２００】検索モードになると、マッチ線ＭＬのプリ
チャージが切れ、電源電位ＶDDに弱く保持される。つぎ
に、比較データを外部ドライバ回路からサーチ線ＳＬ１
１およびＳＬ１２に与える。そこで、比較データとして
記憶データと同じ“１”を与える。その場合、サーチ線
ＳＬ１１に“１”、サーチ線ＳＬ１２に“０”を与え
る。すると、ＮＭＯＳトランジスタＮ５のみＯＦＦ状態
からＯＮ状態に移行するが、ＮＭＯＳトランジスタＮＭ
１はＯＦＦ状態なので、マッチ線ＭＬは電源電位ＶDDを
保持したまま変化しない。
チャージが切れ、電源電位ＶDDに弱く保持される。つぎ
に、比較データを外部ドライバ回路からサーチ線ＳＬ１
１およびＳＬ１２に与える。そこで、比較データとして
記憶データと同じ“１”を与える。その場合、サーチ線
ＳＬ１１に“１”、サーチ線ＳＬ１２に“０”を与え
る。すると、ＮＭＯＳトランジスタＮ５のみＯＦＦ状態
からＯＮ状態に移行するが、ＮＭＯＳトランジスタＮＭ
１はＯＦＦ状態なので、マッチ線ＭＬは電源電位ＶDDを
保持したまま変化しない。
【０２０１】逆に、記憶データと反対のデータ“０”を
比較データとして与えた場合を考える。この場合、ＮＭ
ＯＳトランジスタＮ６のみ、ＯＦＦ状態からＯＮ状態に
移行し、ＮＭＯＳトランジスタＮＭ２はＯＮ状態なの
で、マッチ線ＭＬは、ワード線ＷＬと同一列に配線さ
れ、同一列で一つでもミスマッチが存在すると、マッチ
線ＭＬは接地電位ＧＮＤレベルに引き込まれる。
比較データとして与えた場合を考える。この場合、ＮＭ
ＯＳトランジスタＮ６のみ、ＯＦＦ状態からＯＮ状態に
移行し、ＮＭＯＳトランジスタＮＭ２はＯＮ状態なの
で、マッチ線ＭＬは、ワード線ＷＬと同一列に配線さ
れ、同一列で一つでもミスマッチが存在すると、マッチ
線ＭＬは接地電位ＧＮＤレベルに引き込まれる。
【０２０２】逆に同一列で、記憶データと比較データが
すべて一致した場合は、マッチ線ＭＬは電源電位ＶDDレ
ベルに保持され、検索結果が一致したというフラグをた
てる。以上のように、マッチ線ＭＬの出力結果によっ
て、一致と不一致とを判定する機能を有するメモリセル
がＣＡＭセルと呼ばれる。
すべて一致した場合は、マッチ線ＭＬは電源電位ＶDDレ
ベルに保持され、検索結果が一致したというフラグをた
てる。以上のように、マッチ線ＭＬの出力結果によっ
て、一致と不一致とを判定する機能を有するメモリセル
がＣＡＭセルと呼ばれる。
【０２０３】つぎに、実施の形態１２にかかる半導体記
憶装置のレイアウト構成について説明する。図３６〜３
９は、実施の形態１２にかかる半導体記憶装置のＳＲＡ
Ｍメモリセルのレイアウト図であり、下層から順に積層
されるレイヤを示している。これら図３６〜３９におい
て、ＦＬ１１〜ＦＬ１５およびＦＬ３１〜ＦＬ３５はｎ
+拡散領域を示し、ＰＬ１１〜ＰＬ１６はポリシリコン
配線層を示し、ＦＬ２１〜ＦＬ２５はｐ+拡散領域を示
し、ＡＬ１１〜ＡＬ１８は第１の金属配線層を示し、Ａ
Ｌ２１〜ＡＬ２９は第２の金属配線層を示し、ＡＬ３１
および３２は第３の金属配線層を示している。なお、各
レイヤ同士の接続関係は、上述した実施の形態と同様の
手順により説明されるので、ここではそれらの説明を省
略する。
憶装置のレイアウト構成について説明する。図３６〜３
９は、実施の形態１２にかかる半導体記憶装置のＳＲＡ
Ｍメモリセルのレイアウト図であり、下層から順に積層
されるレイヤを示している。これら図３６〜３９におい
て、ＦＬ１１〜ＦＬ１５およびＦＬ３１〜ＦＬ３５はｎ
+拡散領域を示し、ＰＬ１１〜ＰＬ１６はポリシリコン
配線層を示し、ＦＬ２１〜ＦＬ２５はｐ+拡散領域を示
し、ＡＬ１１〜ＡＬ１８は第１の金属配線層を示し、Ａ
Ｌ２１〜ＡＬ２９は第２の金属配線層を示し、ＡＬ３１
および３２は第３の金属配線層を示している。なお、各
レイヤ同士の接続関係は、上述した実施の形態と同様の
手順により説明されるので、ここではそれらの説明を省
略する。
【０２０４】以上に説明したとおり、実施の形態１２に
かかる半導体記憶装置によれば、ＣＡＭセル構成とした
場合でも、ソフトエラー耐性の向上とともに、実施の形
態７に示した効果を享受することができる。
かかる半導体記憶装置によれば、ＣＡＭセル構成とした
場合でも、ソフトエラー耐性の向上とともに、実施の形
態７に示した効果を享受することができる。
【０２０５】実施の形態１３．つぎに、実施の形態１３
にかかる半導体記憶装置について説明する。実施の形態
１３では、２ビット分の２ポートＳＲＡＭメモリセル構
成の回路図の例を説明するものである。
にかかる半導体記憶装置について説明する。実施の形態
１３では、２ビット分の２ポートＳＲＡＭメモリセル構
成の回路図の例を説明するものである。
【０２０６】図４０は、実施の形態１３にかかる半導体
記憶装置のＳＲＡＭメモリセルの回路図である。実施の
形態１３のＳＲＡＭメモリセルは、図４０に示すよう
に、図１７に示した回路図をそれぞれ共通のワード線Ｗ
ＷＬに接続された記憶回路１および記憶回路２として二
組備えている。
記憶装置のＳＲＡＭメモリセルの回路図である。実施の
形態１３のＳＲＡＭメモリセルは、図４０に示すよう
に、図１７に示した回路図をそれぞれ共通のワード線Ｗ
ＷＬに接続された記憶回路１および記憶回路２として二
組備えている。
【０２０７】また、図４０に示すＳＲＡＭメモリセル
は、ＰＭＯＳトランジスタＰＭ３１とＮＭＯＳトランジ
スタＮＭ３１との相補接続より構成されるインバータ
と、ＰＭＯＳトランジスタＰＭ３２とＮＭＯＳトランジ
スタＮＭ３２との相補接続より構成されるインバータ
と、それぞれのインバータの出力端子に接続されたアク
セス用のＮＭＯＳトランジスタＮ３１およびＮ３２を備
えている。なお、ＮＭＯＳトランジスタＮ３１およびＮ
３２のゲートは、共通の読み出しワード線ＲＷＬに接続
されている。このように構成することで、２ビット分の
２ポートＳＲＡＭメモリセルを実現している。
は、ＰＭＯＳトランジスタＰＭ３１とＮＭＯＳトランジ
スタＮＭ３１との相補接続より構成されるインバータ
と、ＰＭＯＳトランジスタＰＭ３２とＮＭＯＳトランジ
スタＮＭ３２との相補接続より構成されるインバータ
と、それぞれのインバータの出力端子に接続されたアク
セス用のＮＭＯＳトランジスタＮ３１およびＮ３２を備
えている。なお、ＮＭＯＳトランジスタＮ３１およびＮ
３２のゲートは、共通の読み出しワード線ＲＷＬに接続
されている。このように構成することで、２ビット分の
２ポートＳＲＡＭメモリセルを実現している。
【０２０８】つぎに、実施の形態１３にかかる半導体記
憶装置のレイアウト構成について説明する。図４１〜４
４は、実施の形態１１にかかる半導体記憶装置のＳＲＡ
Ｍメモリセルのレイアウト図であり、下層から順に積層
されるレイヤを示している。これら図４１〜４４におい
て、図４０に示す各ＭＯＳトランジスタとの対応関係は
同符号により表わし、ＡＬ１１〜ＡＬ２７は第１の金属
配線層を示し、ＡＬ３１〜ＡＬ４８は第２の金属配線層
を示し、ＡＬ５１〜ＡＬ５４は第３の金属配線層を示し
ている。なお、各レイヤ同士の接続関係は、上述した実
施の形態と同様の手順により説明されるので、ここでは
それらの説明を省略する。
憶装置のレイアウト構成について説明する。図４１〜４
４は、実施の形態１１にかかる半導体記憶装置のＳＲＡ
Ｍメモリセルのレイアウト図であり、下層から順に積層
されるレイヤを示している。これら図４１〜４４におい
て、図４０に示す各ＭＯＳトランジスタとの対応関係は
同符号により表わし、ＡＬ１１〜ＡＬ２７は第１の金属
配線層を示し、ＡＬ３１〜ＡＬ４８は第２の金属配線層
を示し、ＡＬ５１〜ＡＬ５４は第３の金属配線層を示し
ている。なお、各レイヤ同士の接続関係は、上述した実
施の形態と同様の手順により説明されるので、ここでは
それらの説明を省略する。
【０２０９】以上に説明したとおり、実施の形態１３に
かかる半導体記憶装置によれば、２ビット分の２ポート
ＳＲＡＭメモリセル構成とした場合でも、ソフトエラー
耐性の向上とともに、実施の形態７に示した効果を享受
することができる。
かかる半導体記憶装置によれば、２ビット分の２ポート
ＳＲＡＭメモリセル構成とした場合でも、ソフトエラー
耐性の向上とともに、実施の形態７に示した効果を享受
することができる。
【０２１０】実施の形態１４．つぎに、実施の形態１４
にかかる半導体記憶装置について説明する。実施の形態
１４では、一つの書き込み／読み出しポートと、二つの
読み出し専用ポートを備えた３ポートＳＲＡＭメモリセ
ル構成の回路図の例を説明するものである。
にかかる半導体記憶装置について説明する。実施の形態
１４では、一つの書き込み／読み出しポートと、二つの
読み出し専用ポートを備えた３ポートＳＲＡＭメモリセ
ル構成の回路図の例を説明するものである。
【０２１１】図４５は、実施の形態１４にかかる半導体
記憶装置のＳＲＡＭメモリセルの回路図である。実施の
形態１４のＳＲＡＭメモリセルは、図４５に示すよう
に、図１７に示した回路図とを備えている。また、図４
５に示すＳＲＡＭメモリセルは、ＰＭＯＳトランジスタ
ＰＭ２１とＮＭＯＳトランジスタＮＭ２１との相補接続
より構成されるインバータと、ＰＭＯＳトランジスタＰ
Ｍ２２とＮＭＯＳトランジスタＮＭ２２との相補接続よ
り構成されるインバータと、それぞれのインバータの出
力端子に接続されたアクセス用のＮＭＯＳトランジスタ
Ｎ５およびＮ６を備えている。なお、ＮＭＯＳトランジ
スタＮ５のゲートは、読み出しワード線ＲＷＬ１に接続
され、ＮＭＯＳトランジスタＮ６のゲートは、読み出し
ワード線ＲＷＬ２に接続されている。
記憶装置のＳＲＡＭメモリセルの回路図である。実施の
形態１４のＳＲＡＭメモリセルは、図４５に示すよう
に、図１７に示した回路図とを備えている。また、図４
５に示すＳＲＡＭメモリセルは、ＰＭＯＳトランジスタ
ＰＭ２１とＮＭＯＳトランジスタＮＭ２１との相補接続
より構成されるインバータと、ＰＭＯＳトランジスタＰ
Ｍ２２とＮＭＯＳトランジスタＮＭ２２との相補接続よ
り構成されるインバータと、それぞれのインバータの出
力端子に接続されたアクセス用のＮＭＯＳトランジスタ
Ｎ５およびＮ６を備えている。なお、ＮＭＯＳトランジ
スタＮ５のゲートは、読み出しワード線ＲＷＬ１に接続
され、ＮＭＯＳトランジスタＮ６のゲートは、読み出し
ワード線ＲＷＬ２に接続されている。
【０２１２】また、上記インバータのそれぞれの入力端
子は、図１７に示した回路図に相当する部分の記憶ノー
ドＮＢに接続されている。このように構成することで、
ワード線ＷＷＬによる一つの書き込み／読み出し動作
と、二つの読み出しワード線ＲＷＬ１およびＲＷＬ２に
よる読み出し動作をおこなう３ポートＳＲＡＭメモリセ
ル構成を実現している。
子は、図１７に示した回路図に相当する部分の記憶ノー
ドＮＢに接続されている。このように構成することで、
ワード線ＷＷＬによる一つの書き込み／読み出し動作
と、二つの読み出しワード線ＲＷＬ１およびＲＷＬ２に
よる読み出し動作をおこなう３ポートＳＲＡＭメモリセ
ル構成を実現している。
【０２１３】つぎに、実施の形態１４にかかる半導体記
憶装置のレイアウト構成について説明する。図４６〜４
９は、実施の形態１４にかかる半導体記憶装置のＳＲＡ
Ｍメモリセルのレイアウト図であり、下層から順に積層
されるレイヤを示している。これら図４６〜４９におい
て、図４５に示す各ＭＯＳトランジスタとの対応関係は
同符号により表わし、ＡＬ１１〜ＡＬ２２は第１の金属
配線層を示し、ＡＬ３１〜ＡＬ４３は第２の金属配線層
を示し、ＡＬ５１〜ＡＬ５４は第３の金属配線層を示し
ている。なお、各レイヤ同士の接続関係は、上述した実
施の形態と同様の手順により説明されるので、ここでは
それらの説明を省略する。
憶装置のレイアウト構成について説明する。図４６〜４
９は、実施の形態１４にかかる半導体記憶装置のＳＲＡ
Ｍメモリセルのレイアウト図であり、下層から順に積層
されるレイヤを示している。これら図４６〜４９におい
て、図４５に示す各ＭＯＳトランジスタとの対応関係は
同符号により表わし、ＡＬ１１〜ＡＬ２２は第１の金属
配線層を示し、ＡＬ３１〜ＡＬ４３は第２の金属配線層
を示し、ＡＬ５１〜ＡＬ５４は第３の金属配線層を示し
ている。なお、各レイヤ同士の接続関係は、上述した実
施の形態と同様の手順により説明されるので、ここでは
それらの説明を省略する。
【０２１４】以上に説明したとおり、実施の形態１４に
かかる半導体記憶装置によれば、一つの書き込み／読み
出しポートと、二つの読み出し専用ポートを備えた３ポ
ートＳＲＡＭメモリセル構成とした場合でも、ソフトエ
ラー耐性の向上とともに、実施の形態７に示した効果を
享受することができる。
かかる半導体記憶装置によれば、一つの書き込み／読み
出しポートと、二つの読み出し専用ポートを備えた３ポ
ートＳＲＡＭメモリセル構成とした場合でも、ソフトエ
ラー耐性の向上とともに、実施の形態７に示した効果を
享受することができる。
【０２１５】実施の形態１５．つぎに、実施の形態１５
にかかる半導体記憶装置について説明する。実施の形態
１５では、実施の形態４において説明した図１２のＳＲ
ＡＭメモリセル構成に２組のアクセス用のＮＭＯＳトラ
ンジスタを設けて、２ポートＳＲＡＭメモリ構成とした
場合の具体的なレイアウト構成を説明するものである。
にかかる半導体記憶装置について説明する。実施の形態
１５では、実施の形態４において説明した図１２のＳＲ
ＡＭメモリセル構成に２組のアクセス用のＮＭＯＳトラ
ンジスタを設けて、２ポートＳＲＡＭメモリ構成とした
場合の具体的なレイアウト構成を説明するものである。
【０２１６】図５０は、実施の形態１４にかかる半導体
記憶装置のＳＲＡＭメモリセルの回路図である。図５０
において、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトラ
ンジスタＮＭ１およびＮＭ３は、第１のＣＭＯＳインバ
ータを構成し、また、ＰＭＯＳトランジスタＰＭ２とＮ
ＭＯＳトランジスタＮＭ２およびＮＭ４は、第２のＣＭ
ＯＳトランジスタを構成しており、これらＣＭＯＳイン
バータ間において入出力端子が交差接続されている。
記憶装置のＳＲＡＭメモリセルの回路図である。図５０
において、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトラ
ンジスタＮＭ１およびＮＭ３は、第１のＣＭＯＳインバ
ータを構成し、また、ＰＭＯＳトランジスタＰＭ２とＮ
ＭＯＳトランジスタＮＭ２およびＮＭ４は、第２のＣＭ
ＯＳトランジスタを構成しており、これらＣＭＯＳイン
バータ間において入出力端子が交差接続されている。
【０２１７】すなわち、これらＭＯＳトランジスタＰＭ
１、ＰＭ２、ＮＭ１、ＮＭ２、ＮＭ３およびＮＭ４によ
ってフリップフロップ回路が構成され、図５０中、上記
した第１のＣＭＯＳインバータの出力点でありかつ第２
のＣＭＯＳインバータの入力点でもある記憶ノードＮＡ
と、第２のＣＭＯＳインバータの出力点でありかつ第１
のＣＭＯＳインバータの入力点でもある記憶ノードＮＢ
と、において、論理状態の書き込みおよび読み出しが可
能となる。
１、ＰＭ２、ＮＭ１、ＮＭ２、ＮＭ３およびＮＭ４によ
ってフリップフロップ回路が構成され、図５０中、上記
した第１のＣＭＯＳインバータの出力点でありかつ第２
のＣＭＯＳインバータの入力点でもある記憶ノードＮＡ
と、第２のＣＭＯＳインバータの出力点でありかつ第１
のＣＭＯＳインバータの入力点でもある記憶ノードＮＢ
と、において、論理状態の書き込みおよび読み出しが可
能となる。
【０２１８】また、ＮＭＯＳトランジスタＮ３、Ｎ４、
Ｎ５およびＮ６は、それぞれアクセス用のＭＯＳトラン
ジスタとして機能し、ＮＭＯＳトランジスタＮ３は、ゲ
ートを第１のワード線ＷＬ１に接続し、ソースを上記し
た記憶ノードＮＡに接続するとともにドレインを第１の
正相ビット線ＢＬ１１に接続している。また、ＮＭＯＳ
トランジスタＮ５は、ゲートを第２のワード線ＷＬ２に
接続し、ソースを記憶ノードＮＡに接続するとともにゲ
ートを第２の正相ビット線ＢＬ２１に接続している。
Ｎ５およびＮ６は、それぞれアクセス用のＭＯＳトラン
ジスタとして機能し、ＮＭＯＳトランジスタＮ３は、ゲ
ートを第１のワード線ＷＬ１に接続し、ソースを上記し
た記憶ノードＮＡに接続するとともにドレインを第１の
正相ビット線ＢＬ１１に接続している。また、ＮＭＯＳ
トランジスタＮ５は、ゲートを第２のワード線ＷＬ２に
接続し、ソースを記憶ノードＮＡに接続するとともにゲ
ートを第２の正相ビット線ＢＬ２１に接続している。
【０２１９】また、ＮＭＯＳトランジスタＮ４は、ゲー
トを第１のワード線ＷＬ１に接続し、ソースを上記した
記憶ノードＮＢに接続するとともにドレインを第１の逆
相ビット線ＢＬ１２に接続している。また、ＮＭＯＳト
ランジスタＮ６は、ゲートを第２のワード線ＷＬ２に接
続し、ソースを記憶ノードＮＢに接続するとともにドレ
インを第２の逆相ビット線ＢＬ２２に接続している。
トを第１のワード線ＷＬ１に接続し、ソースを上記した
記憶ノードＮＢに接続するとともにドレインを第１の逆
相ビット線ＢＬ１２に接続している。また、ＮＭＯＳト
ランジスタＮ６は、ゲートを第２のワード線ＷＬ２に接
続し、ソースを記憶ノードＮＢに接続するとともにドレ
インを第２の逆相ビット線ＢＬ２２に接続している。
【０２２０】すなわち、図５０に示す回路図は、図３の
ワード線端子ＷＬ１１およびＷＬ１２を共通の第１のワ
ード線ＷＬ１で接続し、ワード線端子ＷＬ２１およびＷ
Ｌ２２を共通の第２のワード線ＷＬ２で接続した状態を
示す。よって、第１のワード線ＷＬ１、第１の正相ビッ
ト線ＢＬ１１および第１の逆相ビット線ＢＬ１２の選択
により、第１のポートによる記憶値の読み出しを可能と
し、第２のワード線ＷＬ２、第２の正相ビット線ＢＬ２
１および第２の逆相ビット線ＢＬ２２の選択により、第
２のポートによる記憶値の読み出しを可能としている。
ワード線端子ＷＬ１１およびＷＬ１２を共通の第１のワ
ード線ＷＬ１で接続し、ワード線端子ＷＬ２１およびＷ
Ｌ２２を共通の第２のワード線ＷＬ２で接続した状態を
示す。よって、第１のワード線ＷＬ１、第１の正相ビッ
ト線ＢＬ１１および第１の逆相ビット線ＢＬ１２の選択
により、第１のポートによる記憶値の読み出しを可能と
し、第２のワード線ＷＬ２、第２の正相ビット線ＢＬ２
１および第２の逆相ビット線ＢＬ２２の選択により、第
２のポートによる記憶値の読み出しを可能としている。
【０２２１】そして、図５０において、ソースとドレイ
ンを接続した二つのＮＭＯＳトランジスタＮ１およびＮ
２が付加されている。特に、ＮＭＯＳトランジスタＮ１
は、ドレインを記憶ノードＮＡに接続するとともに、ゲ
ートを記憶ノードＮＢに接続している。また、ＮＭＯＳ
トランジスタＮ２は、ドレインを記憶ノードＮＢに接続
するとともに、ゲートを記憶ノードＮＡに接続してい
る。
ンを接続した二つのＮＭＯＳトランジスタＮ１およびＮ
２が付加されている。特に、ＮＭＯＳトランジスタＮ１
は、ドレインを記憶ノードＮＡに接続するとともに、ゲ
ートを記憶ノードＮＢに接続している。また、ＮＭＯＳ
トランジスタＮ２は、ドレインを記憶ノードＮＢに接続
するとともに、ゲートを記憶ノードＮＡに接続してい
る。
【０２２２】図５１〜５４は、実施の形態１４にかかる
半導体記憶装置のメモリセルのレイアウト図である。ま
ず、図５１は、半導体基板中に形成されたウエル領域
と、そのウエル領域に形成された拡散領域と、それらの
上面に形成されたポリシリコン配線層とを含むレイヤを
示している。
半導体記憶装置のメモリセルのレイアウト図である。ま
ず、図５１は、半導体基板中に形成されたウエル領域
と、そのウエル領域に形成された拡散領域と、それらの
上面に形成されたポリシリコン配線層とを含むレイヤを
示している。
【０２２３】実施の形態１５にかかる半導体記憶装置の
メモリセルでは、図５１に示すように、半導体基板上の
平面方向において、第１のＰウエル領域ＰＷ１、Ｎウエ
ル領域ＮＷ、第２のＰウエル領域ＰＷ２がその順に配置
されるようにそれぞれ形成されている。すなわち、Ｎウ
エル領域ＮＷの両側に、二つのＰウエル領域ＰＷ１およ
びＰＷ２が分割されて配置されている。
メモリセルでは、図５１に示すように、半導体基板上の
平面方向において、第１のＰウエル領域ＰＷ１、Ｎウエ
ル領域ＮＷ、第２のＰウエル領域ＰＷ２がその順に配置
されるようにそれぞれ形成されている。すなわち、Ｎウ
エル領域ＮＷの両側に、二つのＰウエル領域ＰＷ１およ
びＰＷ２が分割されて配置されている。
【０２２４】特に、これらウエル領域は、第１のＰウエ
ル領域ＰＷ１とＮウエル領域ＮＷとの境界線（以下、第
１のウエル境界線と称する）と、第２のＰウエル領域Ｐ
Ｗ２とＮウエル領域ＮＷとの境界線（以下、第２のウエ
ル境界線と称する）と、が平行となるように形成され
る。なお、図示していないが、Ｎウエル領域ＮＷと第１
のＰウエル領域ＰＷ１の間と、Ｎウエル領域ＮＷと第２
のＰウエル領域ＰＷ２の間には、それぞれ分離領域が存
在する。
ル領域ＰＷ１とＮウエル領域ＮＷとの境界線（以下、第
１のウエル境界線と称する）と、第２のＰウエル領域Ｐ
Ｗ２とＮウエル領域ＮＷとの境界線（以下、第２のウエ
ル境界線と称する）と、が平行となるように形成され
る。なお、図示していないが、Ｎウエル領域ＮＷと第１
のＰウエル領域ＰＷ１の間と、Ｎウエル領域ＮＷと第２
のＰウエル領域ＰＷ２の間には、それぞれ分離領域が存
在する。
【０２２５】また、Ｐウエル領域ＰＷ１には、Ｎ+ソー
スドレイン領域ＮＳＤ１が形成され、Ｎウエル領域ＮＷ
には、Ｐ型不純物を注入するＰ+ソースドレイン領域Ｐ
ＳＤが形成され、Ｐウエル領域ＰＷ２には、Ｎ+ソース
ドレイン領域ＮＳＤ２が形成される。
スドレイン領域ＮＳＤ１が形成され、Ｎウエル領域ＮＷ
には、Ｐ型不純物を注入するＰ+ソースドレイン領域Ｐ
ＳＤが形成され、Ｐウエル領域ＰＷ２には、Ｎ+ソース
ドレイン領域ＮＳＤ２が形成される。
【０２２６】そして、Ｎ+ソースドレイン領域ＮＳＤ１
において、図５０に示したＮＭＯＳトランジスタＮＭ
１、ＮＭ３、Ｎ１、Ｎ３およびＮ５が形成され、Ｐ+ソ
ースドレイン領域ＰＳＤにおいて、図５０に示したＰＭ
ＯＳトランジスタＰＭ１およびＰＭ２が形成され、Ｎ+
ソースドレイン領域ＮＳＤ２において、図５０に示した
ＮＭＯＳトランジスタＮＭ２、ＮＭ４、Ｎ２、Ｎ４およ
びＮ６が形成される。
において、図５０に示したＮＭＯＳトランジスタＮＭ
１、ＮＭ３、Ｎ１、Ｎ３およびＮ５が形成され、Ｐ+ソ
ースドレイン領域ＰＳＤにおいて、図５０に示したＰＭ
ＯＳトランジスタＰＭ１およびＰＭ２が形成され、Ｎ+
ソースドレイン領域ＮＳＤ２において、図５０に示した
ＮＭＯＳトランジスタＮＭ２、ＮＭ４、Ｎ２、Ｎ４およ
びＮ６が形成される。
【０２２７】以下に図５１〜５４に示した各レイヤの構
造について順に説明する。まず、第１のＰウエル領域Ｐ
Ｗ１に、上記した第１のウエル境界線に対して垂直な方
向に延伸して並置された二つのポリシリコン配線層ＰＬ
１３およびＰＬ１４が形成され、同様に、第２のＰウエ
ル領域ＰＷ２に、上記した第２のウエル境界線に対して
垂直な方向に延伸して並置された二つのポリシリコン配
線層ＰＬ１５およびＰＬ１６が形成される。
造について順に説明する。まず、第１のＰウエル領域Ｐ
Ｗ１に、上記した第１のウエル境界線に対して垂直な方
向に延伸して並置された二つのポリシリコン配線層ＰＬ
１３およびＰＬ１４が形成され、同様に、第２のＰウエ
ル領域ＰＷ２に、上記した第２のウエル境界線に対して
垂直な方向に延伸して並置された二つのポリシリコン配
線層ＰＬ１５およびＰＬ１６が形成される。
【０２２８】また、Ｎウエル領域ＮＷから第１のＰウエ
ル領域ＰＷ１に亘って、鉤形状のポリシリコン配線層Ｐ
Ｌ１２が、第１のウエル境界線に垂直な方向にかつその
鉤端部が第１のＰウエル領域ＰＷ１に位置するように形
成される。特に、その鉤端部は、図５０に示すように、
ポリシリコン配線層ＰＬ１２の鉤端部を構成する二つの
並進軸（主軸と折返し軸）が、それぞれ上記した二つの
ポリシリコン配線層ＰＬ１３およびＰＬ１４の軸に一致
するような形状である。図５１においては、ポリシリコ
ン配線層ＰＬ１２の主軸がポリシリコン配線層ＰＬ１４
に一致している。一方、ポリシリコン配線層ＰＬ１２の
他端部は、上記した第２のウエル境界線上に位置する。
ル領域ＰＷ１に亘って、鉤形状のポリシリコン配線層Ｐ
Ｌ１２が、第１のウエル境界線に垂直な方向にかつその
鉤端部が第１のＰウエル領域ＰＷ１に位置するように形
成される。特に、その鉤端部は、図５０に示すように、
ポリシリコン配線層ＰＬ１２の鉤端部を構成する二つの
並進軸（主軸と折返し軸）が、それぞれ上記した二つの
ポリシリコン配線層ＰＬ１３およびＰＬ１４の軸に一致
するような形状である。図５１においては、ポリシリコ
ン配線層ＰＬ１２の主軸がポリシリコン配線層ＰＬ１４
に一致している。一方、ポリシリコン配線層ＰＬ１２の
他端部は、上記した第２のウエル境界線上に位置する。
【０２２９】同様に、Ｎウエル領域ＮＷから第２のＰウ
エル領域ＰＷ２に亘って、鉤形状のポリシリコン配線層
ＰＬ１１が、第２のウエル境界線に垂直な方向にかつそ
の鉤端部が第２のＰウエル領域ＰＷ２に位置するように
形成される。そして、その鉤端部は、図５１に示すよう
に、ポリシリコン配線層ＰＬ１１の鉤端部を構成する二
つの並進軸が、それぞれ上記した二つのポリシリコン配
線層ＰＬ１５およびＰＬ１６の軸に一致するような形状
である。図５１においては、ポリシリコン配線層ＰＬ１
１の主軸がポリシリコン配線層ＰＬ１５に一致してい
る。一方、ポリシリコン配線層ＰＬ１１の他端部は、上
記した第１のウエル境界線上に位置する。
エル領域ＰＷ２に亘って、鉤形状のポリシリコン配線層
ＰＬ１１が、第２のウエル境界線に垂直な方向にかつそ
の鉤端部が第２のＰウエル領域ＰＷ２に位置するように
形成される。そして、その鉤端部は、図５１に示すよう
に、ポリシリコン配線層ＰＬ１１の鉤端部を構成する二
つの並進軸が、それぞれ上記した二つのポリシリコン配
線層ＰＬ１５およびＰＬ１６の軸に一致するような形状
である。図５１においては、ポリシリコン配線層ＰＬ１
１の主軸がポリシリコン配線層ＰＬ１５に一致してい
る。一方、ポリシリコン配線層ＰＬ１１の他端部は、上
記した第１のウエル境界線上に位置する。
【０２３０】そして、第１のＰウエル領域ＰＷ１におい
て、ポリシリコン配線層ＰＬ１３を挟む位置に、Ｎ型不
純物の注入によりｎ+拡散領域ＦＬ１１およびＦＬ１２
が形成される。これにより、ポリシリコン配線層ＰＬ１
３をゲート電極としたＮＭＯＳトランジスタＮ３が形成
される。また、ポリシリコン配線層ＰＬ１４を挟む位置
にｎ+拡散領域ＦＬ１１およびＦＬ１３が形成される。
これにより、ポリシリコン配線層ＰＬ１４をゲート電極
としたＮＭＯＳトランジスタＮ５が形成される。
て、ポリシリコン配線層ＰＬ１３を挟む位置に、Ｎ型不
純物の注入によりｎ+拡散領域ＦＬ１１およびＦＬ１２
が形成される。これにより、ポリシリコン配線層ＰＬ１
３をゲート電極としたＮＭＯＳトランジスタＮ３が形成
される。また、ポリシリコン配線層ＰＬ１４を挟む位置
にｎ+拡散領域ＦＬ１１およびＦＬ１３が形成される。
これにより、ポリシリコン配線層ＰＬ１４をゲート電極
としたＮＭＯＳトランジスタＮ５が形成される。
【０２３１】特に、これらＮＭＯＳトランジスタＮ３お
よびＮ５は、ポリシリコン配線層ＰＬ１３およびＰＬ１
４が並置していることから、ｎ+拡散領域ＦＬ１１〜１
３を、第１のウエル境界線に平行な方向にかつ一直線上
に配置することができ、これによりｎ+拡散領域ＦＬ１
１を、ＮＭＯＳトランジスタＮ３およびＮ５において共
有することが可能となっている。このｎ+拡散領域ＦＬ
１１の共有は、図５０の回路図にしたがうと、ＮＭＯＳ
トランジスタＮ３とＮ５のソース同士の接続を果たすと
ともに、ＮＭＯＳトランジスタＮ３およびＮ５の占有面
積の縮小化に寄与している。
よびＮ５は、ポリシリコン配線層ＰＬ１３およびＰＬ１
４が並置していることから、ｎ+拡散領域ＦＬ１１〜１
３を、第１のウエル境界線に平行な方向にかつ一直線上
に配置することができ、これによりｎ+拡散領域ＦＬ１
１を、ＮＭＯＳトランジスタＮ３およびＮ５において共
有することが可能となっている。このｎ+拡散領域ＦＬ
１１の共有は、図５０の回路図にしたがうと、ＮＭＯＳ
トランジスタＮ３とＮ５のソース同士の接続を果たすと
ともに、ＮＭＯＳトランジスタＮ３およびＮ５の占有面
積の縮小化に寄与している。
【０２３２】また、第１のＰウエル領域ＰＷ１には、ポ
リシリコン配線層ＰＬ１２の鉤端部の主軸を挟む位置
に、Ｎ型不純物の注入によりｎ+拡散領域ＦＬ１５およ
びＦＬ１６が形成される。これにより、ポリシリコン配
線層ＰＬ１２の主軸をゲート電極としたＮＭＯＳトラン
ジスタＮＭ３が形成される。また、ポリシリコン配線層
ＰＬ１２の鉤端部の折返し軸を挟む位置にｎ+拡散領域
ＦＬ１４およびＦＬ１６が形成されることで、ポリシリ
コン配線層ＰＬ１２の折返し軸をゲート電極としたＮＭ
ＯＳトランジスタＮＭ１が形成される。すなわち、ポリ
シリコン配線層ＰＬ１２の鉤端部は、図５０の回路図に
したがうと、ＮＭＯＳトランジスタＮＭ１とＮＭ３のゲ
ート同士の接続を果たしている。但し、ｎ+拡散領域Ｆ
Ｌ１６は、上記したｎ+拡散領域ＦＬ１１とともに形成
される。
リシリコン配線層ＰＬ１２の鉤端部の主軸を挟む位置
に、Ｎ型不純物の注入によりｎ+拡散領域ＦＬ１５およ
びＦＬ１６が形成される。これにより、ポリシリコン配
線層ＰＬ１２の主軸をゲート電極としたＮＭＯＳトラン
ジスタＮＭ３が形成される。また、ポリシリコン配線層
ＰＬ１２の鉤端部の折返し軸を挟む位置にｎ+拡散領域
ＦＬ１４およびＦＬ１６が形成されることで、ポリシリ
コン配線層ＰＬ１２の折返し軸をゲート電極としたＮＭ
ＯＳトランジスタＮＭ１が形成される。すなわち、ポリ
シリコン配線層ＰＬ１２の鉤端部は、図５０の回路図に
したがうと、ＮＭＯＳトランジスタＮＭ１とＮＭ３のゲ
ート同士の接続を果たしている。但し、ｎ+拡散領域Ｆ
Ｌ１６は、上記したｎ+拡散領域ＦＬ１１とともに形成
される。
【０２３３】これらＮＭＯＳトランジスタＮＭ１および
ＮＭ３についても、上記したＮＭＯＳトランジスタＮ３
およびＮ５と同様に、ポリシリコン配線層ＰＬ１２の鉤
端部の主軸と折返し軸とが並置していることから、ｎ+
拡散領域ＦＬ１４〜１６を、第１のウエル境界線に平行
な方向にかつ一直線上に配置することができ、これによ
りｎ+拡散領域ＦＬ１６を、ＮＭＯＳトランジスタＮＭ
１およびＮＭ３において共有することが可能となってい
る。このｎ+拡散領域ＦＬ１６の共有は、図５０の回路
図にしたがうと、ＮＭＯＳトランジスタＮＭ１とＮＭ３
のドレイン同士の接続を果たすとともに、ＮＭＯＳトラ
ンジスタＮＭ１とＮＭ３の占有面積の縮小化に寄与して
いる。
ＮＭ３についても、上記したＮＭＯＳトランジスタＮ３
およびＮ５と同様に、ポリシリコン配線層ＰＬ１２の鉤
端部の主軸と折返し軸とが並置していることから、ｎ+
拡散領域ＦＬ１４〜１６を、第１のウエル境界線に平行
な方向にかつ一直線上に配置することができ、これによ
りｎ+拡散領域ＦＬ１６を、ＮＭＯＳトランジスタＮＭ
１およびＮＭ３において共有することが可能となってい
る。このｎ+拡散領域ＦＬ１６の共有は、図５０の回路
図にしたがうと、ＮＭＯＳトランジスタＮＭ１とＮＭ３
のドレイン同士の接続を果たすとともに、ＮＭＯＳトラ
ンジスタＮＭ１とＮＭ３の占有面積の縮小化に寄与して
いる。
【０２３４】またここで、ポリシリコン配線層ＰＬ１２
の折返し部分は、必然的に、ｎ+拡散領域ＦＬ１１およ
びｎ+拡散領域ＦＬ１６をそれぞれソースおよびドレイ
ンとしたＮＭＯＳトランジスタＮ１のゲートを構成す
る。これにより、記憶ノードＮＡの容量値を増加させる
ために新たに付加されたＮＭＯＳトランジスタＮ１のソ
ースをＮＭＯＳトランジスタＮ３およびＮ５のソースと
共有でき、かつＮＭＯＳトランジスタＮ１のドレインを
ＮＭＯＳトランジスタＮＭ１およびＮＭ３のドレインと
共有することができる。すなわち、ＮＭＯＳトランジス
タＮ１の占有面積の縮小化が図られている。
の折返し部分は、必然的に、ｎ+拡散領域ＦＬ１１およ
びｎ+拡散領域ＦＬ１６をそれぞれソースおよびドレイ
ンとしたＮＭＯＳトランジスタＮ１のゲートを構成す
る。これにより、記憶ノードＮＡの容量値を増加させる
ために新たに付加されたＮＭＯＳトランジスタＮ１のソ
ースをＮＭＯＳトランジスタＮ３およびＮ５のソースと
共有でき、かつＮＭＯＳトランジスタＮ１のドレインを
ＮＭＯＳトランジスタＮＭ１およびＮＭ３のドレインと
共有することができる。すなわち、ＮＭＯＳトランジス
タＮ１の占有面積の縮小化が図られている。
【０２３５】さらに、図示するように、ポリシリコン配
線層ＰＬ１４とポリシリコン配線層ＰＬ１２の主軸とは
同一直線上に位置し、ポリシリコン配線層ＰＬ１３とポ
リシリコン配線層ＰＬ１２の折返し軸も同一直線上に位
置しているので、ＮＭＯＳトランジスタＮＭ１およびＮ
Ｍ３と、ＮＭＯＳトランジスタＮ３およびＮ５との配置
間隔を小さくすることができ、第１のＰウエル領域ＰＷ
１において、これら５つのＮＭＯＳトランジスタの占有
面積の縮小化が実現されている。
線層ＰＬ１４とポリシリコン配線層ＰＬ１２の主軸とは
同一直線上に位置し、ポリシリコン配線層ＰＬ１３とポ
リシリコン配線層ＰＬ１２の折返し軸も同一直線上に位
置しているので、ＮＭＯＳトランジスタＮＭ１およびＮ
Ｍ３と、ＮＭＯＳトランジスタＮ３およびＮ５との配置
間隔を小さくすることができ、第１のＰウエル領域ＰＷ
１において、これら５つのＮＭＯＳトランジスタの占有
面積の縮小化が実現されている。
【０２３６】一方、第２のＰウエル領域ＰＷ２において
も、同様に、ポリシリコン配線層ＰＬ１５を挟む位置
に、Ｎ型不純物の注入によりｎ+拡散領域ＦＬ３１およ
びＦＬ３２が形成されることで、ポリシリコン配線層Ｐ
Ｌ１５をゲート電極としたＮＭＯＳトランジスタＮ４が
形成される。また、ポリシリコン配線層ＰＬ１６を挟む
位置にｎ+拡散領域ＦＬ３１およびＦＬ３３が形成され
ることで、ポリシリコン配線層ＰＬ１６をゲート電極と
したＮＭＯＳトランジスタＮ６が形成される。
も、同様に、ポリシリコン配線層ＰＬ１５を挟む位置
に、Ｎ型不純物の注入によりｎ+拡散領域ＦＬ３１およ
びＦＬ３２が形成されることで、ポリシリコン配線層Ｐ
Ｌ１５をゲート電極としたＮＭＯＳトランジスタＮ４が
形成される。また、ポリシリコン配線層ＰＬ１６を挟む
位置にｎ+拡散領域ＦＬ３１およびＦＬ３３が形成され
ることで、ポリシリコン配線層ＰＬ１６をゲート電極と
したＮＭＯＳトランジスタＮ６が形成される。
【０２３７】これらＮＭＯＳトランジスタＮ４およびＮ
６もまた、ポリシリコン配線層ＰＬ１５およびＰＬ１６
が並置していることから、ｎ+拡散領域ＦＬ３１〜３３
を、第２のウエル境界線に平行な方向にかつ同一直線上
に配置することができ、これによりｎ+拡散領域ＦＬ３
１を、ＮＭＯＳトランジスタＮ４およびＮ６において共
有することが可能となっている。このｎ+拡散領域ＦＬ
３１の共有は、図５０の回路図にしたがうと、ＮＭＯＳ
トランジスタＮ４およびＮ６のソース同士の接続を果た
すとともに、ＮＭＯＳトランジスタＮ４およびＮ６の占
有面積の縮小化に寄与している。
６もまた、ポリシリコン配線層ＰＬ１５およびＰＬ１６
が並置していることから、ｎ+拡散領域ＦＬ３１〜３３
を、第２のウエル境界線に平行な方向にかつ同一直線上
に配置することができ、これによりｎ+拡散領域ＦＬ３
１を、ＮＭＯＳトランジスタＮ４およびＮ６において共
有することが可能となっている。このｎ+拡散領域ＦＬ
３１の共有は、図５０の回路図にしたがうと、ＮＭＯＳ
トランジスタＮ４およびＮ６のソース同士の接続を果た
すとともに、ＮＭＯＳトランジスタＮ４およびＮ６の占
有面積の縮小化に寄与している。
【０２３８】また、第２のＰウエル領域ＰＷ２には、ポ
リシリコン配線層ＰＬ１１の鉤端部の主軸を挟む位置
に、Ｎ型不純物の注入によりｎ+拡散領域ＦＬ３４およ
びＦＬ３６が形成される。これにより、ポリシリコン配
線層ＰＬ１１の主軸をゲート電極としたＮＭＯＳトラン
ジスタＮＭ２が形成される。また、ポリシリコン配線層
ＰＬ１１の鉤端部の折返し軸を挟む位置にｎ+拡散領域
ＦＬ３５およびＦＬ３６が形成されることで、ポリシリ
コン配線層ＰＬ１１の折返し軸をゲート電極としたＮＭ
ＯＳトランジスタＮＭ４が形成される。すなわち、ポリ
シリコン配線層ＰＬ１１の鉤端部は、図５０の回路図に
したがうと、ＮＭＯＳトランジスタＮＭ２およびＮＭ４
のゲート同士の接続を果たしている。
リシリコン配線層ＰＬ１１の鉤端部の主軸を挟む位置
に、Ｎ型不純物の注入によりｎ+拡散領域ＦＬ３４およ
びＦＬ３６が形成される。これにより、ポリシリコン配
線層ＰＬ１１の主軸をゲート電極としたＮＭＯＳトラン
ジスタＮＭ２が形成される。また、ポリシリコン配線層
ＰＬ１１の鉤端部の折返し軸を挟む位置にｎ+拡散領域
ＦＬ３５およびＦＬ３６が形成されることで、ポリシリ
コン配線層ＰＬ１１の折返し軸をゲート電極としたＮＭ
ＯＳトランジスタＮＭ４が形成される。すなわち、ポリ
シリコン配線層ＰＬ１１の鉤端部は、図５０の回路図に
したがうと、ＮＭＯＳトランジスタＮＭ２およびＮＭ４
のゲート同士の接続を果たしている。
【０２３９】これらＮＭＯＳトランジスタＮＭ２および
ＮＭ４についても、上記したＮＭＯＳトランジスタＮ４
およびＮ６と同様に、ポリシリコン配線層ＰＬ１１の鉤
端部の主軸と折返し軸とが並置していることから、ｎ+
拡散領域ＦＬ３４〜３６を、第２のウエル境界線に平行
な方向にかつ同一直線上に配置することができ、これに
よりｎ+拡散領域ＦＬ３６を、ＮＭＯＳトランジスタＮ
Ｍ２およびＮＭ４において共有することが可能となって
いる。このｎ+拡散領域ＦＬ３６の共有は、図５０の回
路図にしたがうと、ＮＭＯＳトランジスタＮＭ２および
ＮＭ４のドレイン同士の接続を果たすとともに、ＮＭＯ
ＳトランジスタＮＭ２およびＮＭ４の占有面積の縮小化
に寄与している。
ＮＭ４についても、上記したＮＭＯＳトランジスタＮ４
およびＮ６と同様に、ポリシリコン配線層ＰＬ１１の鉤
端部の主軸と折返し軸とが並置していることから、ｎ+
拡散領域ＦＬ３４〜３６を、第２のウエル境界線に平行
な方向にかつ同一直線上に配置することができ、これに
よりｎ+拡散領域ＦＬ３６を、ＮＭＯＳトランジスタＮ
Ｍ２およびＮＭ４において共有することが可能となって
いる。このｎ+拡散領域ＦＬ３６の共有は、図５０の回
路図にしたがうと、ＮＭＯＳトランジスタＮＭ２および
ＮＭ４のドレイン同士の接続を果たすとともに、ＮＭＯ
ＳトランジスタＮＭ２およびＮＭ４の占有面積の縮小化
に寄与している。
【０２４０】またここで、ポリシリコン配線層ＰＬ１１
の折返し部分は、必然的に、ｎ+拡散領域ＦＬ３１およ
びｎ+拡散領域ＦＬ３６をそれぞれソースおよびドレイ
ンとしたＮＭＯＳトランジスタＮ２のゲートを構成す
る。これにより、記憶ノードＮＢの容量値を増加させる
ために新たに付加されたＮＭＯＳトランジスタＮ２のソ
ースをＮＭＯＳトランジスタＮ４およびＮ６のソースと
共有でき、かつＮＭＯＳトランジスタＮ２のドレインを
ＮＭＯＳトランジスタＮＭ２およびＮＭ４のドレインと
共有することができる。すなわち、ＮＭＯＳトランジス
タＮ２の占有面積の縮小化が図られている。
の折返し部分は、必然的に、ｎ+拡散領域ＦＬ３１およ
びｎ+拡散領域ＦＬ３６をそれぞれソースおよびドレイ
ンとしたＮＭＯＳトランジスタＮ２のゲートを構成す
る。これにより、記憶ノードＮＢの容量値を増加させる
ために新たに付加されたＮＭＯＳトランジスタＮ２のソ
ースをＮＭＯＳトランジスタＮ４およびＮ６のソースと
共有でき、かつＮＭＯＳトランジスタＮ２のドレインを
ＮＭＯＳトランジスタＮＭ２およびＮＭ４のドレインと
共有することができる。すなわち、ＮＭＯＳトランジス
タＮ２の占有面積の縮小化が図られている。
【０２４１】さらに、図示するように、ポリシリコン配
線層ＰＬ１５と、ポリシリコン配線層ＰＬ１１の主軸と
は同一直線上に位置し、ポリシリコン配線層ＰＬ１６
と、ポリシリコン配線層ＰＬ１１の折返し軸も同一直線
上に位置しているので、ＮＭＯＳトランジスタＮＭ２お
よびＮＭ４と、ＮＭＯＳトランジスタＮ４およびＮ６と
の配置間隔を小さくすることができ、第２のＰウエル領
域ＰＷ２において、これら５つのＮＭＯＳトランジスタ
の占有面積の縮小化が実現されている。
線層ＰＬ１５と、ポリシリコン配線層ＰＬ１１の主軸と
は同一直線上に位置し、ポリシリコン配線層ＰＬ１６
と、ポリシリコン配線層ＰＬ１１の折返し軸も同一直線
上に位置しているので、ＮＭＯＳトランジスタＮＭ２お
よびＮＭ４と、ＮＭＯＳトランジスタＮ４およびＮ６と
の配置間隔を小さくすることができ、第２のＰウエル領
域ＰＷ２において、これら５つのＮＭＯＳトランジスタ
の占有面積の縮小化が実現されている。
【０２４２】そして、Ｎウエル領域ＮＷにおいては、ポ
リシリコン配線層ＰＬ１２の主軸を挟む位置に、Ｐ型不
純物の注入によりｐ+拡散領域ＦＬ２１およびＦＬ２２
が形成される。これにより、ポリシリコン配線層ＰＬ１
２をゲート電極としたＰＭＯＳトランジスタＰＭ１が形
成される。また、ポリシリコン配線層ＰＬ１１の主軸を
挟む位置にｐ+拡散領域ＦＬ２３およびＦＬ２４が形成
されることで、ポリシリコン配線層ＰＬ１１をゲート電
極としたＰＭＯＳトランジスタＰＭ２が形成される。
リシリコン配線層ＰＬ１２の主軸を挟む位置に、Ｐ型不
純物の注入によりｐ+拡散領域ＦＬ２１およびＦＬ２２
が形成される。これにより、ポリシリコン配線層ＰＬ１
２をゲート電極としたＰＭＯＳトランジスタＰＭ１が形
成される。また、ポリシリコン配線層ＰＬ１１の主軸を
挟む位置にｐ+拡散領域ＦＬ２３およびＦＬ２４が形成
されることで、ポリシリコン配線層ＰＬ１１をゲート電
極としたＰＭＯＳトランジスタＰＭ２が形成される。
【０２４３】これらＰＭＯＳトランジスタＰＭ１および
ＰＭ２の配置位置は、ポリシリコン配線層ＰＬ１１およ
びＰＬ１２の位置にしたがって定まるが、このポリシリ
コン配線層ＰＬ１１およびＰＬ１２の位置間隔は、図５
１に示すように、ｐ+拡散領域ＦＬ２１およびＦＬ２３
の大きさ程度（トランジスタの最小ピッチ）まで狭める
ことができる。特に、これらｐ+拡散領域ＦＬ２１およ
びＦＬ２３の大きさを、第１のＰウエル領域ＰＷ１のｎ
+拡散領域ＦＬ１１およびＦＬ１６と第２のＰウエル領
域ＰＷ２のｎ+拡散領域ＦＬ３１およびＦＬ３６と同程
度にすることで、このメモリセルのレイアウトに必要な
全占有面積を最小にすることができる。
ＰＭ２の配置位置は、ポリシリコン配線層ＰＬ１１およ
びＰＬ１２の位置にしたがって定まるが、このポリシリ
コン配線層ＰＬ１１およびＰＬ１２の位置間隔は、図５
１に示すように、ｐ+拡散領域ＦＬ２１およびＦＬ２３
の大きさ程度（トランジスタの最小ピッチ）まで狭める
ことができる。特に、これらｐ+拡散領域ＦＬ２１およ
びＦＬ２３の大きさを、第１のＰウエル領域ＰＷ１のｎ
+拡散領域ＦＬ１１およびＦＬ１６と第２のＰウエル領
域ＰＷ２のｎ+拡散領域ＦＬ３１およびＦＬ３６と同程
度にすることで、このメモリセルのレイアウトに必要な
全占有面積を最小にすることができる。
【０２４４】なお、図５１に示すように、ポリシリコン
配線層ＰＬ１１、ＰＬ１２、ＰＬ１３、ＰＬ１４、ＰＬ
１５およびＰＬ１６と、ｐ+拡散領域ＦＬ２１〜ＦＬ２
４と、ｎ+拡散領域ＦＬ１１〜１６およびＦＬ３１〜３
６と、にはそれぞれ一つずつ、上層との電気的接続を果
たすためのコンタクトホールが設けられている。
配線層ＰＬ１１、ＰＬ１２、ＰＬ１３、ＰＬ１４、ＰＬ
１５およびＰＬ１６と、ｐ+拡散領域ＦＬ２１〜ＦＬ２
４と、ｎ+拡散領域ＦＬ１１〜１６およびＦＬ３１〜３
６と、にはそれぞれ一つずつ、上層との電気的接続を果
たすためのコンタクトホールが設けられている。
【０２４５】つぎに、図５１に示したレイヤの上層に位
置するレイヤについて説明する。図５２は、図５１に示
したレイヤ上に形成される第１の金属配線層を含むレイ
ヤを示している。図５２に示すレイヤには、下層のｎ+
拡散領域ＦＬ１１およびＦＬ１６と、ｐ+拡散領域ＦＬ
２１と、ポリシリコン配線層ＰＬ１１と、を電気的に接
続するための第１の金属配線層ＡＬ１１が形成される。
この第１の金属配線層ＡＬ１１は、図５０の回路図にし
たがうと、ＰＭＯＳトランジスタＰＭ１のドレインと、
ＮＭＯＳトランジスタＮＭ１のドレインと、ＮＭＯＳト
ランジスタＮＭ３のドレインと、ＰＭＯＳトランジスタ
Ｎ１のドレインと、ＰＭＯＳトランジスタＮ２のゲート
と、ＰＭＯＳトランジスタＰＭ２のゲートと、ＮＭＯＳ
トランジスタＮＭ２のゲートと、ＮＭＯＳトランジスタ
Ｎ３のソースと、ＮＭＯＳトランジスタＮ５のソース
と、の接続を果たす。
置するレイヤについて説明する。図５２は、図５１に示
したレイヤ上に形成される第１の金属配線層を含むレイ
ヤを示している。図５２に示すレイヤには、下層のｎ+
拡散領域ＦＬ１１およびＦＬ１６と、ｐ+拡散領域ＦＬ
２１と、ポリシリコン配線層ＰＬ１１と、を電気的に接
続するための第１の金属配線層ＡＬ１１が形成される。
この第１の金属配線層ＡＬ１１は、図５０の回路図にし
たがうと、ＰＭＯＳトランジスタＰＭ１のドレインと、
ＮＭＯＳトランジスタＮＭ１のドレインと、ＮＭＯＳト
ランジスタＮＭ３のドレインと、ＰＭＯＳトランジスタ
Ｎ１のドレインと、ＰＭＯＳトランジスタＮ２のゲート
と、ＰＭＯＳトランジスタＰＭ２のゲートと、ＮＭＯＳ
トランジスタＮＭ２のゲートと、ＮＭＯＳトランジスタ
Ｎ３のソースと、ＮＭＯＳトランジスタＮ５のソース
と、の接続を果たす。
【０２４６】また、下層のｎ+拡散領域ＦＬ３１および
ＦＬ３６と、ｐ+拡散領域ＦＬ２３と、ポリシリコン配
線層ＰＬ１２と、を電気的に接続するための第１の金属
配線層ＡＬ１２が形成される。この第１の金属配線層Ａ
Ｌ１２は、図５０の回路図にしたがうと、ＰＭＯＳトラ
ンジスタＰＭ２のドレインと、ＮＭＯＳトランジスタＮ
Ｍ２のドレインと、ＮＭＯＳトランジスタＮＭ４のドレ
インと、ＰＭＯＳトランジスタＮ２のドレインと、ＰＭ
ＯＳトランジスタＮ１のゲートと、ＰＭＯＳトランジス
タＰＭ１のゲートと、ＮＭＯＳトランジスタＮＭ１のゲ
ートと、ＮＭＯＳトランジスタＮ４のソースと、ＮＭＯ
ＳトランジスタＮ６のソースと、の接続を果たす。
ＦＬ３６と、ｐ+拡散領域ＦＬ２３と、ポリシリコン配
線層ＰＬ１２と、を電気的に接続するための第１の金属
配線層ＡＬ１２が形成される。この第１の金属配線層Ａ
Ｌ１２は、図５０の回路図にしたがうと、ＰＭＯＳトラ
ンジスタＰＭ２のドレインと、ＮＭＯＳトランジスタＮ
Ｍ２のドレインと、ＮＭＯＳトランジスタＮＭ４のドレ
インと、ＰＭＯＳトランジスタＮ２のドレインと、ＰＭ
ＯＳトランジスタＮ１のゲートと、ＰＭＯＳトランジス
タＰＭ１のゲートと、ＮＭＯＳトランジスタＮＭ１のゲ
ートと、ＮＭＯＳトランジスタＮ４のソースと、ＮＭＯ
ＳトランジスタＮ６のソースと、の接続を果たす。
【０２４７】特に、第１の金属配線層ＡＬ１１におい
て、ｎ+拡散領域ＦＬ１１およびＦＬ１６と、ｐ+拡散領
域ＦＬ２１との接点部分は、上述したように同一直線上
に配置されているために、それら３点を接続する配線の
形状を直線状にすることができる。また、第１の金属配
線層ＡＬ１２についても同様である。
て、ｎ+拡散領域ＦＬ１１およびＦＬ１６と、ｐ+拡散領
域ＦＬ２１との接点部分は、上述したように同一直線上
に配置されているために、それら３点を接続する配線の
形状を直線状にすることができる。また、第１の金属配
線層ＡＬ１２についても同様である。
【０２４８】さらに、図５２に示すレイヤには、下層の
ｐ+拡散領域ＦＬ１２の接続点を移動させるための第１
の金属配線層ＡＬ１３と、ｐ+拡散領域ＦＬ２２の接続
点を移動させるための第１の金属配線層ＡＬ１４と、が
形成され、下層のｐ+拡散領域ＦＬ２４の接続点を移動
させるための第１の金属配線層ＡＬ１５と、ｎ+拡散領
域ＦＬ３３の接続点を移動させるための第１の金属配線
層ＡＬ１６と、が形成される。
ｐ+拡散領域ＦＬ１２の接続点を移動させるための第１
の金属配線層ＡＬ１３と、ｐ+拡散領域ＦＬ２２の接続
点を移動させるための第１の金属配線層ＡＬ１４と、が
形成され、下層のｐ+拡散領域ＦＬ２４の接続点を移動
させるための第１の金属配線層ＡＬ１５と、ｎ+拡散領
域ＦＬ３３の接続点を移動させるための第１の金属配線
層ＡＬ１６と、が形成される。
【０２４９】つぎに、図５２に示したレイヤの上層に位
置するレイヤについて説明する。図５３は、図５２に示
したレイヤ上に形成される第２の金属配線層を含むレイ
ヤを示している。図５３に示すレイヤには、図５２に示
した第１の金属配線層ＡＬ１４を経由してｐ+拡散領域
ＦＬ２２に電源電位ＶＤＤを与え、かつ第１の金属配線
層ＡＬ１５を経由してｐ+拡散領域ＦＬ２４に電源電位
ＶDDを与えるための第２の金属配線層ＡＬ２４が形成さ
れる。すなわち、この第２の金属配線層ＡＬ２４は、電
源線ＶDDとして機能し、図５０の回路図において、ＰＭ
ＯＳトランジスタＰＭ１およびＰＭ２のソースと電源と
の接続とを果たす。
置するレイヤについて説明する。図５３は、図５２に示
したレイヤ上に形成される第２の金属配線層を含むレイ
ヤを示している。図５３に示すレイヤには、図５２に示
した第１の金属配線層ＡＬ１４を経由してｐ+拡散領域
ＦＬ２２に電源電位ＶＤＤを与え、かつ第１の金属配線
層ＡＬ１５を経由してｐ+拡散領域ＦＬ２４に電源電位
ＶDDを与えるための第２の金属配線層ＡＬ２４が形成さ
れる。すなわち、この第２の金属配線層ＡＬ２４は、電
源線ＶDDとして機能し、図５０の回路図において、ＰＭ
ＯＳトランジスタＰＭ１およびＰＭ２のソースと電源と
の接続とを果たす。
【０２５０】また、図５２に示したコンタクトホール＋
ビアホールを経由して、ｐ+拡散領域ＦＬ１４およびＦ
Ｌ１５と、ｐ+拡散領域ＦＬ３４およびＦＬ３５とにそ
れぞれ接地電位ＧＮＤを与えるための第２の金属配線層
ＡＬ２２およびＡＬ２５が形成される。すなわち、これ
ら第２の金属配線層ＡＬ２２およびＡＬ２５は、接地線
ＧＮＤとして機能し、図５０の回路図において、ＮＭＯ
ＳトランジスタＮＭ１〜ＮＭ４の各ソースの接地を果た
す。
ビアホールを経由して、ｐ+拡散領域ＦＬ１４およびＦ
Ｌ１５と、ｐ+拡散領域ＦＬ３４およびＦＬ３５とにそ
れぞれ接地電位ＧＮＤを与えるための第２の金属配線層
ＡＬ２２およびＡＬ２５が形成される。すなわち、これ
ら第２の金属配線層ＡＬ２２およびＡＬ２５は、接地線
ＧＮＤとして機能し、図５０の回路図において、ＮＭＯ
ＳトランジスタＮＭ１〜ＮＭ４の各ソースの接地を果た
す。
【０２５１】特に、図５１に示したように、ｎ+拡散領
域ＦＬ１４およびＦＬ１５は、第１のウエル境界線と平
行する直線上に配置されるため、それらｎ+拡散領域上
の各コンタクトホールもまた、両コンタクトホールを結
ぶ直線が第１のウエル境界線に平行するような位置に形
成することができる。すなわち、図５３に示す第２の金
属配線層ＡＬ２２を、第１のウエル境界線に平行する直
線形状として形成することが可能になる。第２の金属配
線層ＡＬ２５についても同様である。
域ＦＬ１４およびＦＬ１５は、第１のウエル境界線と平
行する直線上に配置されるため、それらｎ+拡散領域上
の各コンタクトホールもまた、両コンタクトホールを結
ぶ直線が第１のウエル境界線に平行するような位置に形
成することができる。すなわち、図５３に示す第２の金
属配線層ＡＬ２２を、第１のウエル境界線に平行する直
線形状として形成することが可能になる。第２の金属配
線層ＡＬ２５についても同様である。
【０２５２】さらに、図５３に示すレイヤには、図５２
に示したコンタクトホール＋ビアホールを介して、下層
のｎ+拡散領域ＦＬ１３に接続されて第２の正相ビット
線ＢＬ２１として機能する第２の金属配線層ＡＬ２１
と、ｎ+拡散領域ＦＬ１２に接続されて第１の正相ビッ
ト線ＢＬ１１として機能する第２の金属配線層ＡＬ２２
と、ｎ+拡散領域ＦＬ３３に接続されて第２の逆相ビッ
ト線ＢＬ２２として機能する第２の金属配線層ＡＬ２６
と、ｎ+拡散領域ＦＬ３２に接続されて第１の逆相ビッ
ト線ＢＬ２１として機能する第２の金属配線層ＡＬ２７
と、が形成される。
に示したコンタクトホール＋ビアホールを介して、下層
のｎ+拡散領域ＦＬ１３に接続されて第２の正相ビット
線ＢＬ２１として機能する第２の金属配線層ＡＬ２１
と、ｎ+拡散領域ＦＬ１２に接続されて第１の正相ビッ
ト線ＢＬ１１として機能する第２の金属配線層ＡＬ２２
と、ｎ+拡散領域ＦＬ３３に接続されて第２の逆相ビッ
ト線ＢＬ２２として機能する第２の金属配線層ＡＬ２６
と、ｎ+拡散領域ＦＬ３２に接続されて第１の逆相ビッ
ト線ＢＬ２１として機能する第２の金属配線層ＡＬ２７
と、が形成される。
【０２５３】すなわち、これら第２の金属配線層ＡＬ２
１、ＡＬ２２、ＡＬ２６およびＡＬ２７は、図５０の回
路図において、ＮＭＯＳトランジスタＮ３のドレインと
第１の正相ビット線ＢＬ１１との接続と、ＮＭＯＳトラ
ンジスタＮ５のドレインと第２の正相ビット線ＢＬ２１
との接続と、ＮＭＯＳトランジスタＮ４のドレインと第
１の逆相ビット線ＢＬ１２との接続と、ＮＭＯＳトラン
ジスタＮ６のドレインと第２の逆相ビット線ＢＬ２２と
の接続と、を果たす。
１、ＡＬ２２、ＡＬ２６およびＡＬ２７は、図５０の回
路図において、ＮＭＯＳトランジスタＮ３のドレインと
第１の正相ビット線ＢＬ１１との接続と、ＮＭＯＳトラ
ンジスタＮ５のドレインと第２の正相ビット線ＢＬ２１
との接続と、ＮＭＯＳトランジスタＮ４のドレインと第
１の逆相ビット線ＢＬ１２との接続と、ＮＭＯＳトラン
ジスタＮ６のドレインと第２の逆相ビット線ＢＬ２２と
の接続と、を果たす。
【０２５４】特に、これら第２の金属配線層ＡＬ２１、
ＡＬ２２、ＡＬ２６およびＡＬ２７は、第１のウエル境
界線と平行な方向に延伸する直線形状として形成するこ
とができる。これは、一つのメモリセル内において、第
１の正相ビット線ＢＬ１１、第２の正相ビット線ＢＬ１
２、第１の逆相ビット線ＢＬ２１および第２の逆相ビッ
ト線ＢＬ２２の各長さをより短くしたことを意味する。
ＡＬ２２、ＡＬ２６およびＡＬ２７は、第１のウエル境
界線と平行な方向に延伸する直線形状として形成するこ
とができる。これは、一つのメモリセル内において、第
１の正相ビット線ＢＬ１１、第２の正相ビット線ＢＬ１
２、第１の逆相ビット線ＢＬ２１および第２の逆相ビッ
ト線ＢＬ２２の各長さをより短くしたことを意味する。
【０２５５】つぎに、図５３に示したレイヤの上層に位
置するレイヤについて説明する。図５４は、図５３に示
したレイヤ上に形成される第３の金属配線層を含むレイ
ヤを示している。図５４に示すレイヤには、ビアホール
を経由して、ポリシリコン配線層ＰＬ１３とＰＬ１５と
を電気的に接続するとともに第１のワード線ＷＬ１とし
て機能する第３の金属配線層ＡＬ３１が形成される。す
なわち、この第３の金属配線層ＡＬ３１は、図５０の回
路図において、ＮＭＯＳトランジスタＮ３およびＮ４の
ゲートと第１のワード線ＷＬ１との接続を果たす。
置するレイヤについて説明する。図５４は、図５３に示
したレイヤ上に形成される第３の金属配線層を含むレイ
ヤを示している。図５４に示すレイヤには、ビアホール
を経由して、ポリシリコン配線層ＰＬ１３とＰＬ１５と
を電気的に接続するとともに第１のワード線ＷＬ１とし
て機能する第３の金属配線層ＡＬ３１が形成される。す
なわち、この第３の金属配線層ＡＬ３１は、図５０の回
路図において、ＮＭＯＳトランジスタＮ３およびＮ４の
ゲートと第１のワード線ＷＬ１との接続を果たす。
【０２５６】また、ビアホールを経由して、ポリシリコ
ン配線層ＰＬ１４とＰＬ１６とを電気的に接続するとと
もに第２のワード線ＷＬ２として機能する第３の金属配
線層ＡＬ３２が形成される。すなわち、この第３の金属
配線層ＡＬ３２は、図５０の回路図において、ＮＭＯＳ
トランジスタＮ５およびＮ６のゲートと第２のワード線
ＷＬ２との接続を果たす。
ン配線層ＰＬ１４とＰＬ１６とを電気的に接続するとと
もに第２のワード線ＷＬ２として機能する第３の金属配
線層ＡＬ３２が形成される。すなわち、この第３の金属
配線層ＡＬ３２は、図５０の回路図において、ＮＭＯＳ
トランジスタＮ５およびＮ６のゲートと第２のワード線
ＷＬ２との接続を果たす。
【０２５７】特に、図５１に示したように、ポリシリコ
ン配線層ＰＬ１３およびＰＬ１５は、第１のウエル境界
線に対して垂直な方向に延伸する同一直線上に配置され
るため、それらポリシリコン配線層上の各コンタクトホ
ール等もまた、両コンタクトホール等を結ぶ直線が第１
のウエル境界線に対して垂直となるような位置に形成す
ることができる。すなわち、図５４に示す第３の金属配
線層ＡＬ３１を、第１のウエル境界線に垂直方向に延伸
する直線形状として形成することが可能になる。第３の
金属配線層ＡＬ３２についても同様である。これは、一
つのメモリセル内において、第１のワード線ＡＬ３１お
よび第２のワード線ＡＬ３２の各長さをより短くしたこ
とを意味する。
ン配線層ＰＬ１３およびＰＬ１５は、第１のウエル境界
線に対して垂直な方向に延伸する同一直線上に配置され
るため、それらポリシリコン配線層上の各コンタクトホ
ール等もまた、両コンタクトホール等を結ぶ直線が第１
のウエル境界線に対して垂直となるような位置に形成す
ることができる。すなわち、図５４に示す第３の金属配
線層ＡＬ３１を、第１のウエル境界線に垂直方向に延伸
する直線形状として形成することが可能になる。第３の
金属配線層ＡＬ３２についても同様である。これは、一
つのメモリセル内において、第１のワード線ＡＬ３１お
よび第２のワード線ＡＬ３２の各長さをより短くしたこ
とを意味する。
【０２５８】以上に説明したとおり、実施の形態１５に
かかる半導体記憶装置によれば、記憶ノードＮＡおよび
ＮＢの容量値を増加させるためのＰＭＯＳトランジスタ
Ｎ１が、ＮＭＯＳトランジスタＮ１のドレインとＮＭＯ
ＳトランジスタＮＭ１のドレインとの接続、すなわち記
憶ノードＮＡとＰＭＯＳトランジスタＮ１との接続がｐ
+拡散領域ＦＬ１６を共有することで果たされる。ま
た、ＮＭＯＳトランジスタＮ２のドレインとＮＭＯＳト
ランジスタＮＭ２のドレインとの接続、すなわち記憶ノ
ードＮＢとＮＭＯＳトランジスタＮ２との接続がｐ+拡
散領域ＦＬ３６を共有することで果たされる。以上のこ
とから、新たに付加するＮＭＯＳトランジスタＮ１およ
びＮ２の占有面積を小さくすることができ、これにより
メモリセルアレイの集積度を高めることが可能になる。
かかる半導体記憶装置によれば、記憶ノードＮＡおよび
ＮＢの容量値を増加させるためのＰＭＯＳトランジスタ
Ｎ１が、ＮＭＯＳトランジスタＮ１のドレインとＮＭＯ
ＳトランジスタＮＭ１のドレインとの接続、すなわち記
憶ノードＮＡとＰＭＯＳトランジスタＮ１との接続がｐ
+拡散領域ＦＬ１６を共有することで果たされる。ま
た、ＮＭＯＳトランジスタＮ２のドレインとＮＭＯＳト
ランジスタＮＭ２のドレインとの接続、すなわち記憶ノ
ードＮＢとＮＭＯＳトランジスタＮ２との接続がｐ+拡
散領域ＦＬ３６を共有することで果たされる。以上のこ
とから、新たに付加するＮＭＯＳトランジスタＮ１およ
びＮ２の占有面積を小さくすることができ、これにより
メモリセルアレイの集積度を高めることが可能になる。
【０２５９】
【発明の効果】以上、説明したとおり、この発明によれ
ば、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトラ
ンジスタのそれぞれのドレインに、例えばダイオード接
続されたＭＯＳトランジスタ等の負荷トランジスタを接
続することでＳＲＡＭのメモリセルを構成した際に、記
憶ノードとなる第１のノードに第１のＰＭＯＳトランジ
スタのドレインと第２のＰＭＯＳトランジスタのゲート
が接続され、記憶ノードとなる第２のノードに第２のＰ
ＭＯＳトランジスタのドレインと第１のＰＭＯＳトラン
ジスタのゲートが接続されるので、それらゲート容量分
とドレイン容量分の容量値を各記憶ノードに付加するこ
とができ、α線等に起因した外的要因による記憶データ
の反転といった誤動作が起こりにくくなり、ソフトエラ
ー耐性の向上を図ることができるという効果を奏する。
ば、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトラ
ンジスタのそれぞれのドレインに、例えばダイオード接
続されたＭＯＳトランジスタ等の負荷トランジスタを接
続することでＳＲＡＭのメモリセルを構成した際に、記
憶ノードとなる第１のノードに第１のＰＭＯＳトランジ
スタのドレインと第２のＰＭＯＳトランジスタのゲート
が接続され、記憶ノードとなる第２のノードに第２のＰ
ＭＯＳトランジスタのドレインと第１のＰＭＯＳトラン
ジスタのゲートが接続されるので、それらゲート容量分
とドレイン容量分の容量値を各記憶ノードに付加するこ
とができ、α線等に起因した外的要因による記憶データ
の反転といった誤動作が起こりにくくなり、ソフトエラ
ー耐性の向上を図ることができるという効果を奏する。
【０２６０】つぎの発明によれば、第１のＮＭＯＳトラ
ンジスタと第３のＰＭＯＳトランジスタにより構成され
るインバータと、第２のＮＭＯＳトランジスタと第４の
ＰＭＯＳトランジスタにより構成されるインバータとの
相補接続によって、ＳＲＡＭのメモリセルが構成され、
記憶ノードとなる第１のノードに第１のＰＭＯＳトラン
ジスタのドレインと第２のＰＭＯＳトランジスタのゲー
トが接続され、記憶ノードとなる第２のノードに第２の
ＰＭＯＳトランジスタのドレインと第１のＰＭＯＳトラ
ンジスタのゲートが接続されるので、それらゲート容量
分とドレイン容量分の容量値を各記憶ノードに付加する
ことができ、α線等に起因した外的要因による記憶デー
タの反転といった誤動作が起こりにくくなり、ソフトエ
ラー耐性の向上を図ることができるという効果を奏す
る。
ンジスタと第３のＰＭＯＳトランジスタにより構成され
るインバータと、第２のＮＭＯＳトランジスタと第４の
ＰＭＯＳトランジスタにより構成されるインバータとの
相補接続によって、ＳＲＡＭのメモリセルが構成され、
記憶ノードとなる第１のノードに第１のＰＭＯＳトラン
ジスタのドレインと第２のＰＭＯＳトランジスタのゲー
トが接続され、記憶ノードとなる第２のノードに第２の
ＰＭＯＳトランジスタのドレインと第１のＰＭＯＳトラ
ンジスタのゲートが接続されるので、それらゲート容量
分とドレイン容量分の容量値を各記憶ノードに付加する
ことができ、α線等に起因した外的要因による記憶デー
タの反転といった誤動作が起こりにくくなり、ソフトエ
ラー耐性の向上を図ることができるという効果を奏す
る。
【０２６１】つぎの発明によれば、第１のＰＭＯＳトラ
ンジスタと第３のＰＭＯＳトランジスタとの間におい
て、それらドレインの形成と双方の接続とを共通のｐ+
拡散領域で形成し、また、第２のＰＭＯＳトランジスタ
と第４のＰＭＯＳトランジスタとの間において、それら
ドレインの形成と双方の接続とを共通のｐ+拡散領域で
形成しているので、記憶動作に関与しない第１のＰＭＯ
Ｓトランジスタおよび第２のＰＭＯＳトランジスタが付
加された場合であっても、それらＰＭＯＳトランジスタ
が占有する面積を縮小させることができるという効果を
奏する。
ンジスタと第３のＰＭＯＳトランジスタとの間におい
て、それらドレインの形成と双方の接続とを共通のｐ+
拡散領域で形成し、また、第２のＰＭＯＳトランジスタ
と第４のＰＭＯＳトランジスタとの間において、それら
ドレインの形成と双方の接続とを共通のｐ+拡散領域で
形成しているので、記憶動作に関与しない第１のＰＭＯ
Ｓトランジスタおよび第２のＰＭＯＳトランジスタが付
加された場合であっても、それらＰＭＯＳトランジスタ
が占有する面積を縮小させることができるという効果を
奏する。
【０２６２】つぎの発明によれば、記憶ノードとなる第
１および第２のノードに付加される第１のＰＭＯＳトラ
ンジスタと第２のＰＭＯＳトランジスタにおいて、それ
らのソース同士を接続するので、記憶ノードの記憶状態
に応じて、第１のＰＭＯＳトランジスタまたは第２のＰ
ＭＯＳトランジスタがＯＮ状態となった際に、記憶ノー
ドに、ＯＮ状態となった一方のＰＭＯＳトランジスタの
ソース容量を付加することができ、α線等に起因した外
的要因による記憶データの反転といった誤動作が起こり
にくくなり、ソフトエラー耐性の向上を図ることができ
るという効果を奏する。
１および第２のノードに付加される第１のＰＭＯＳトラ
ンジスタと第２のＰＭＯＳトランジスタにおいて、それ
らのソース同士を接続するので、記憶ノードの記憶状態
に応じて、第１のＰＭＯＳトランジスタまたは第２のＰ
ＭＯＳトランジスタがＯＮ状態となった際に、記憶ノー
ドに、ＯＮ状態となった一方のＰＭＯＳトランジスタの
ソース容量を付加することができ、α線等に起因した外
的要因による記憶データの反転といった誤動作が起こり
にくくなり、ソフトエラー耐性の向上を図ることができ
るという効果を奏する。
【０２６３】つぎの発明によれば、第１のＰＭＯＳトラ
ンジスタと第２のＰＭＯＳトランジスタとの間におい
て、それらソースの形成と双方の接続とを共通のｐ+拡
散領域で形成するので、第１のＰＭＯＳトランジスタお
よび第２のＰＭＯＳトランジスタが占有する面積を縮小
させることができるという効果を奏する。
ンジスタと第２のＰＭＯＳトランジスタとの間におい
て、それらソースの形成と双方の接続とを共通のｐ+拡
散領域で形成するので、第１のＰＭＯＳトランジスタお
よび第２のＰＭＯＳトランジスタが占有する面積を縮小
させることができるという効果を奏する。
【０２６４】つぎの発明によれば、第１のＰＭＯＳトラ
ンジスタは、ソースとドレインを互いに接続し、第２の
ＰＭＯＳトランジスタは、ソースとドレインを互いに接
続しているので、記憶ノードとなる第１のノードに、第
１のＰＭＯＳトランジスタのソース容量およびドレイン
容量と、第２のＰＭＯＳトランジスタのゲート容量を付
加させることができ、記憶ノードとなる第２のノード
に、第２のＰＭＯＳトランジスタのソース容量およびド
レイン容量と、第１のＰＭＯＳトランジスタのゲート容
量を付加することができ、α線等に起因した外的要因に
よる記憶データの反転といった誤動作が起こりにくくな
り、ソフトエラー耐性の向上を図ることができるという
効果を奏する。
ンジスタは、ソースとドレインを互いに接続し、第２の
ＰＭＯＳトランジスタは、ソースとドレインを互いに接
続しているので、記憶ノードとなる第１のノードに、第
１のＰＭＯＳトランジスタのソース容量およびドレイン
容量と、第２のＰＭＯＳトランジスタのゲート容量を付
加させることができ、記憶ノードとなる第２のノード
に、第２のＰＭＯＳトランジスタのソース容量およびド
レイン容量と、第１のＰＭＯＳトランジスタのゲート容
量を付加することができ、α線等に起因した外的要因に
よる記憶データの反転といった誤動作が起こりにくくな
り、ソフトエラー耐性の向上を図ることができるという
効果を奏する。
【０２６５】つぎの発明によれば、記憶ノードに容量値
を付加させるために追加された第１および／または第２
のＰＭＯＳトランジスタを、ＮＭＯＳトランジスタとす
ることもでき、特に、メモリセルのレイアウト構成によ
っては、新たに追加するＭＯＳトランジスタをＮＭＯＳ
トランジスタとするとセル面積が有利になる場合がある
という効果を奏する。
を付加させるために追加された第１および／または第２
のＰＭＯＳトランジスタを、ＮＭＯＳトランジスタとす
ることもでき、特に、メモリセルのレイアウト構成によ
っては、新たに追加するＭＯＳトランジスタをＮＭＯＳ
トランジスタとするとセル面積が有利になる場合がある
という効果を奏する。
【０２６６】つぎの発明によれば、記憶ノードとなる第
１のノードおよび第２のノードに、記憶データの読み出
しおよび書き込みをおこなうためのアクセス用のＮＭＯ
Ｓトランジスタを一つずつ接続した場合のＳＲＡＭメモ
リセルや、また、そのアクセス用のＮＭＯＳトランジス
タを二つずつ接続することで２ポートＳＲＡＭを構成し
た場合のＳＲＡＭメモリセルに対しても、上記した第１
および第２のＰＭＯＳトランジスタ等を追加することに
より、そのゲート容量分等の容量値を記憶ノードに付加
させることができ、ソフトエラー耐性を向上させること
ができるという効果を奏する。
１のノードおよび第２のノードに、記憶データの読み出
しおよび書き込みをおこなうためのアクセス用のＮＭＯ
Ｓトランジスタを一つずつ接続した場合のＳＲＡＭメモ
リセルや、また、そのアクセス用のＮＭＯＳトランジス
タを二つずつ接続することで２ポートＳＲＡＭを構成し
た場合のＳＲＡＭメモリセルに対しても、上記した第１
および第２のＰＭＯＳトランジスタ等を追加することに
より、そのゲート容量分等の容量値を記憶ノードに付加
させることができ、ソフトエラー耐性を向上させること
ができるという効果を奏する。
【０２６７】つぎの発明によれば、第１、第２、第３お
よび第４のＰＭＯＳトランジスタは、同一のＮウエル領
域に形成されるので、それらＰＭＯＳトランジスタのド
レインやソースの形成と、ＰＭＯＳトランジスタ同士の
接続を果たす共有の拡散領域を設けることが容易とな
り、面積の縮小化を一層図ることが可能になるという効
果を奏する。
よび第４のＰＭＯＳトランジスタは、同一のＮウエル領
域に形成されるので、それらＰＭＯＳトランジスタのド
レインやソースの形成と、ＰＭＯＳトランジスタ同士の
接続を果たす共有の拡散領域を設けることが容易とな
り、面積の縮小化を一層図ることが可能になるという効
果を奏する。
【０２６８】つぎの発明によれば、第１のＮＭＯＳトラ
ンジスタと第３のＰＭＯＳトランジスタにより構成され
るインバータと、第２のＮＭＯＳトランジスタと第４の
ＰＭＯＳトランジスタにより構成されるインバータとの
相補接続によって、ＳＲＡＭのメモリセルを構成し、記
憶ノードとなる第１のノードに第１のＰＭＯＳトランジ
スタのドレインと第２のＰＭＯＳトランジスタのゲート
を接続し、記憶ノードとなる第２のノードに第２のＰＭ
ＯＳトランジスタのドレインと第１のＰＭＯＳトランジ
スタのゲートを接続することで、それらゲート容量分と
ドレイン容量分の容量値を各記憶ノードに付加した構成
をＣＭＯＳゲートアレイによって実現することができ、
特に、従来においてアイソレーション用として必要であ
ったＭＯＳトランジスタを新たに追加された第１および
第２のＰＭＯＳトランジスタとして利用することができ
るので、回路規模の増大を防ぐことが可能になるという
効果を奏する。
ンジスタと第３のＰＭＯＳトランジスタにより構成され
るインバータと、第２のＮＭＯＳトランジスタと第４の
ＰＭＯＳトランジスタにより構成されるインバータとの
相補接続によって、ＳＲＡＭのメモリセルを構成し、記
憶ノードとなる第１のノードに第１のＰＭＯＳトランジ
スタのドレインと第２のＰＭＯＳトランジスタのゲート
を接続し、記憶ノードとなる第２のノードに第２のＰＭ
ＯＳトランジスタのドレインと第１のＰＭＯＳトランジ
スタのゲートを接続することで、それらゲート容量分と
ドレイン容量分の容量値を各記憶ノードに付加した構成
をＣＭＯＳゲートアレイによって実現することができ、
特に、従来においてアイソレーション用として必要であ
ったＭＯＳトランジスタを新たに追加された第１および
第２のＰＭＯＳトランジスタとして利用することができ
るので、回路規模の増大を防ぐことが可能になるという
効果を奏する。
【０２６９】つぎの発明によれば、第１、第３、第５お
よび第７のＮＭＯＳトランジスタ間において、それらの
ドレインやソースの形成と接続とを果たす共有の拡散領
域を設けることが容易となり、第２、第４、第６および
第８のＮＭＯＳトランジスタ間においても、それらのド
レインやソースの形成と接続とを果たす共有の拡散領域
を設けることが容易となり、面積の縮小化を一層図るこ
とが可能になるという効果を奏する。
よび第７のＮＭＯＳトランジスタ間において、それらの
ドレインやソースの形成と接続とを果たす共有の拡散領
域を設けることが容易となり、第２、第４、第６および
第８のＮＭＯＳトランジスタ間においても、それらのド
レインやソースの形成と接続とを果たす共有の拡散領域
を設けることが容易となり、面積の縮小化を一層図るこ
とが可能になるという効果を奏する。
【０２７０】つぎの発明によれば、第７のＮＭＯＳトラ
ンジスタと第１のＮＭＯＳトランジスタと第１のＰＭＯ
Ｓトランジスタのそれぞれのドレインの形成と接続とを
果たす共有の拡散領域を設けることが容易となり、ま
た、第８のＮＭＯＳトランジスタと第２のＮＭＯＳトラ
ンジスタと第２のＰＭＯＳトランジスタのそれぞれのド
レインの形成と接続とを果たす共有の拡散領域を設ける
ことが容易となり、面積の縮小化を一層図ることが可能
になるという効果を奏する。
ンジスタと第１のＮＭＯＳトランジスタと第１のＰＭＯ
Ｓトランジスタのそれぞれのドレインの形成と接続とを
果たす共有の拡散領域を設けることが容易となり、ま
た、第８のＮＭＯＳトランジスタと第２のＮＭＯＳトラ
ンジスタと第２のＰＭＯＳトランジスタのそれぞれのド
レインの形成と接続とを果たす共有の拡散領域を設ける
ことが容易となり、面積の縮小化を一層図ることが可能
になるという効果を奏する。
【０２７１】つぎの発明によれば、第１のＮＭＯＳトラ
ンジスタのドレインと第３および第５のＮＭＯＳトラン
ジスタのソースとをそれぞれ形成する共通のｎ+拡散領
域上に第７のＮＭＯＳトランジスタを形成することが可
能となるので、第７のＮＭＯＳトランジスタを第１、第
３および第５のＮＭＯＳトランジスタに近接して配置す
ることができ、また、第２のＮＭＯＳトランジスタのド
レインと第４および第６のＮＭＯＳトランジスタのソー
スとをそれぞれ形成する共通のｎ+拡散領域上に第８の
ＮＭＯＳトランジスタを形成することが可能となるの
で、第８のＮＭＯＳトランジスタを第２、第４および第
６のＮＭＯＳトランジスタに近接して配置することがで
き、面積の縮小化を一層図ることが可能になるという効
果を奏する。
ンジスタのドレインと第３および第５のＮＭＯＳトラン
ジスタのソースとをそれぞれ形成する共通のｎ+拡散領
域上に第７のＮＭＯＳトランジスタを形成することが可
能となるので、第７のＮＭＯＳトランジスタを第１、第
３および第５のＮＭＯＳトランジスタに近接して配置す
ることができ、また、第２のＮＭＯＳトランジスタのド
レインと第４および第６のＮＭＯＳトランジスタのソー
スとをそれぞれ形成する共通のｎ+拡散領域上に第８の
ＮＭＯＳトランジスタを形成することが可能となるの
で、第８のＮＭＯＳトランジスタを第２、第４および第
６のＮＭＯＳトランジスタに近接して配置することがで
き、面積の縮小化を一層図ることが可能になるという効
果を奏する。
【０２７２】つぎの発明によれば、第７のＮＭＯＳトラ
ンジスタと第１のＮＭＯＳトランジスタと第１のＰＭＯ
Ｓトランジスタのそれぞれのドレインの形成と接続とを
果たす共有の拡散領域に対して、第７のＮＭＯＳトラン
ジスタと第１のＮＭＯＳトランジスタと第１のＰＭＯＳ
トランジスタのそれぞれのゲートを近接して設けること
が容易となり、また、第８のＮＭＯＳトランジスタと第
２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジス
タのそれぞれのドレインの形成と接続とを果たす共有の
拡散領域に対して、第８のＮＭＯＳトランジスタと第２
のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタ
のそれぞれのゲートを近接して設けることが容易とな
り、面積の縮小化を一層図ることが可能になるという効
果を奏する。
ンジスタと第１のＮＭＯＳトランジスタと第１のＰＭＯ
Ｓトランジスタのそれぞれのドレインの形成と接続とを
果たす共有の拡散領域に対して、第７のＮＭＯＳトラン
ジスタと第１のＮＭＯＳトランジスタと第１のＰＭＯＳ
トランジスタのそれぞれのゲートを近接して設けること
が容易となり、また、第８のＮＭＯＳトランジスタと第
２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジス
タのそれぞれのドレインの形成と接続とを果たす共有の
拡散領域に対して、第８のＮＭＯＳトランジスタと第２
のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタ
のそれぞれのゲートを近接して設けることが容易とな
り、面積の縮小化を一層図ることが可能になるという効
果を奏する。
【０２７３】つぎの発明によれば、第１のＮＭＯＳトラ
ンジスタと第１のＰＭＯＳトランジスタと第７のＮＭＯ
Ｓトランジスタのそれぞれのゲートを、一つの第１のポ
リシリコン配線層により接続することができ、また、第
２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジス
タと第８のＮＭＯＳトランジスタのそれぞれのゲート
を、一つの第２のポリシリコン配線層により接続するこ
とができるので、面積の縮小化を一層図ったレイアウト
を採用することが容易になるという効果を奏する。
ンジスタと第１のＰＭＯＳトランジスタと第７のＮＭＯ
Ｓトランジスタのそれぞれのゲートを、一つの第１のポ
リシリコン配線層により接続することができ、また、第
２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジス
タと第８のＮＭＯＳトランジスタのそれぞれのゲート
を、一つの第２のポリシリコン配線層により接続するこ
とができるので、面積の縮小化を一層図ったレイアウト
を採用することが容易になるという効果を奏する。
【図１】 実施の形態１にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルの回路図である。
するＳＲＡＭメモリセルの回路図である。
【図２】 実施の形態１にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルの他の例の回路図である。
するＳＲＡＭメモリセルの他の例の回路図である。
【図３】 実施の形態２にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルの回路図である。
するＳＲＡＭメモリセルの回路図である。
【図４】 実施の形態２にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルの他の例の回路図である。
するＳＲＡＭメモリセルの他の例の回路図である。
【図５】 実施の形態２にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルにおいて、アクセス用のＮＭＯ
Ｓトランジスタに代えて、アクセス用のＰＭＯＳトラン
ジスタを接続した場合を示す回路図である。
するＳＲＡＭメモリセルにおいて、アクセス用のＮＭＯ
Ｓトランジスタに代えて、アクセス用のＰＭＯＳトラン
ジスタを接続した場合を示す回路図である。
【図６】 実施の形態２にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルの他の例において、アクセス用
のＮＭＯＳトランジスタに代えて、アクセス用のＰＭＯ
Ｓトランジスタを接続した場合を示す回路図である。
するＳＲＡＭメモリセルの他の例において、アクセス用
のＮＭＯＳトランジスタに代えて、アクセス用のＰＭＯ
Ｓトランジスタを接続した場合を示す回路図である。
【図７】 実施の形態３にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルの回路図である。
するＳＲＡＭメモリセルの回路図である。
【図８】 実施の形態３にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルの他の例の回路図である。
するＳＲＡＭメモリセルの他の例の回路図である。
【図９】 実施の形態３にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルにおいて、記憶ノードにそれぞ
れ二つのアクセス用のトランジスタとしてＰＭＯＳトラ
ンジスタを接続した場合を示す回路図である。
するＳＲＡＭメモリセルにおいて、記憶ノードにそれぞ
れ二つのアクセス用のトランジスタとしてＰＭＯＳトラ
ンジスタを接続した場合を示す回路図である。
【図１０】 実施の形態３にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの他の例において、記憶ノー
ドにそれぞれ二つのアクセス用のトランジスタとしてＰ
ＭＯＳトランジスタを接続した場合を示す回路図であ
る。
成するＳＲＡＭメモリセルの他の例において、記憶ノー
ドにそれぞれ二つのアクセス用のトランジスタとしてＰ
ＭＯＳトランジスタを接続した場合を示す回路図であ
る。
【図１１】 実施の形態４にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの回路図である。
成するＳＲＡＭメモリセルの回路図である。
【図１２】 実施の形態４にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの他の例の回路図である。
成するＳＲＡＭメモリセルの他の例の回路図である。
【図１３】 実施の形態５にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの回路図である。
成するＳＲＡＭメモリセルの回路図である。
【図１４】 実施の形態５にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの他の例の回路図である。
成するＳＲＡＭメモリセルの他の例の回路図である。
【図１５】 実施の形態６にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの回路図である。
成するＳＲＡＭメモリセルの回路図である。
【図１６】 実施の形態６にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの他の例の回路図である。
成するＳＲＡＭメモリセルの他の例の回路図である。
【図１７】 実施の形態７にかかる半導体記憶装置のＳ
ＲＡＭメモリセルの回路図である。
ＲＡＭメモリセルの回路図である。
【図１８】 実施の形態７にかかる半導体記憶装置のＳ
ＲＡＭメモリセルのレイアウト図である。
ＲＡＭメモリセルのレイアウト図である。
【図１９】 実施の形態７にかかる半導体記憶装置のＳ
ＲＡＭメモリセルのレイアウト図である。
ＲＡＭメモリセルのレイアウト図である。
【図２０】 実施の形態７にかかる半導体記憶装置のＳ
ＲＡＭメモリセルのレイアウト図である。
ＲＡＭメモリセルのレイアウト図である。
【図２１】 実施の形態７にかかる半導体記憶装置のＳ
ＲＡＭメモリセルのレイアウト図である。
ＲＡＭメモリセルのレイアウト図である。
【図２２】 コンタクトホールやビアホール等の各種記
号を説明するための説明図である。
号を説明するための説明図である。
【図２３】 実施の形態８にかかる半導体記憶装置のＳ
ＲＡＭメモリセルのレイアウト図である。
ＲＡＭメモリセルのレイアウト図である。
【図２４】 実施の形態９にかかる半導体記憶装置のＳ
ＲＡＭメモリセルの回路図である。
ＲＡＭメモリセルの回路図である。
【図２５】 実施の形態９にかかる半導体記憶装置のメ
モリセルのレイアウト図である。
モリセルのレイアウト図である。
【図２６】 実施の形態９にかかる半導体記憶装置のメ
モリセルのレイアウト図である。
モリセルのレイアウト図である。
【図２７】 実施の形態９にかかる半導体記憶装置のメ
モリセルのレイアウト図である。
モリセルのレイアウト図である。
【図２８】 実施の形態９にかかる半導体記憶装置のメ
モリセルのレイアウト図である。
モリセルのレイアウト図である。
【図２９】 実施の形態１０にかかる半導体記憶装置の
ＳＲＡＭメモリセルの回路図である。
ＳＲＡＭメモリセルの回路図である。
【図３０】 実施の形態１０にかかる半導体記憶装置の
メモリセルのレイアウト図である。
メモリセルのレイアウト図である。
【図３１】 実施の形態１０にかかる半導体記憶装置の
メモリセルのレイアウト図である。
メモリセルのレイアウト図である。
【図３２】 実施の形態１１にかかる半導体記憶装置の
ＳＲＡＭメモリセルの回路図である。
ＳＲＡＭメモリセルの回路図である。
【図３３】 実施の形態１１にかかる半導体記憶装置の
メモリセルのレイアウト図である。
メモリセルのレイアウト図である。
【図３４】 実施の形態１１にかかる半導体記憶装置の
メモリセルのレイアウト図である。
メモリセルのレイアウト図である。
【図３５】 実施の形態１２にかかる半導体記憶装置の
ＳＲＡＭメモリセルの回路図である。
ＳＲＡＭメモリセルの回路図である。
【図３６】 実施の形態１２にかかる半導体記憶装置の
ＳＲＡＭメモリセルのレイアウト図である。
ＳＲＡＭメモリセルのレイアウト図である。
【図３７】 実施の形態１２にかかる半導体記憶装置の
ＳＲＡＭメモリセルのレイアウト図である。
ＳＲＡＭメモリセルのレイアウト図である。
【図３８】 実施の形態１２にかかる半導体記憶装置の
ＳＲＡＭメモリセルのレイアウト図である。
ＳＲＡＭメモリセルのレイアウト図である。
【図３９】 実施の形態１２にかかる半導体記憶装置の
ＳＲＡＭメモリセルのレイアウト図である。
ＳＲＡＭメモリセルのレイアウト図である。
【図４０】 実施の形態１３にかかる半導体記憶装置の
ＳＲＡＭメモリセルの回路図である。
ＳＲＡＭメモリセルの回路図である。
【図４１】 実施の形態１３にかかる半導体記憶装置の
ＳＲＡＭメモリセルのレイアウト図である。
ＳＲＡＭメモリセルのレイアウト図である。
【図４２】 実施の形態１３にかかる半導体記憶装置の
ＳＲＡＭメモリセルのレイアウト図である。
ＳＲＡＭメモリセルのレイアウト図である。
【図４３】 実施の形態１３にかかる半導体記憶装置の
ＳＲＡＭメモリセルのレイアウト図である。
ＳＲＡＭメモリセルのレイアウト図である。
【図４４】 実施の形態１３にかかる半導体記憶装置の
ＳＲＡＭメモリセルのレイアウト図である。
ＳＲＡＭメモリセルのレイアウト図である。
【図４５】 実施の形態１４にかかる半導体記憶装置の
ＳＲＡＭメモリセルの回路図である。
ＳＲＡＭメモリセルの回路図である。
【図４６】 実施の形態１４にかかる半導体記憶装置の
ＳＲＡＭメモリセルのレイアウト図である。
ＳＲＡＭメモリセルのレイアウト図である。
【図４７】 実施の形態１４にかかる半導体記憶装置の
ＳＲＡＭメモリセルのレイアウト図である。
ＳＲＡＭメモリセルのレイアウト図である。
【図４８】 実施の形態１４にかかる半導体記憶装置の
ＳＲＡＭメモリセルのレイアウト図である。
ＳＲＡＭメモリセルのレイアウト図である。
【図４９】 実施の形態１４にかかる半導体記憶装置の
ＳＲＡＭメモリセルのレイアウト図である。
ＳＲＡＭメモリセルのレイアウト図である。
【図５０】 実施の形態１５にかかる半導体記憶装置の
ＳＲＡＭメモリセルの回路図である。
ＳＲＡＭメモリセルの回路図である。
【図５１】 実施の形態１５にかかる半導体記憶装置の
メモリセルのレイアウト図である。
メモリセルのレイアウト図である。
【図５２】 実施の形態１５にかかる半導体記憶装置の
メモリセルのレイアウト図である。
メモリセルのレイアウト図である。
【図５３】 実施の形態１５にかかる半導体記憶装置の
メモリセルのレイアウト図である。
メモリセルのレイアウト図である。
【図５４】 実施の形態１５にかかる半導体記憶装置の
メモリセルのレイアウト図である。
メモリセルのレイアウト図である。
【図５５】 従来のＣＭＯＳ型ＳＲＡＭのメモリセルの
回路図である。
回路図である。
【図５６】 従来のＣＭＯＳインバータ回路を示す回路
図である。
図である。
ＩＮＶ１，ＩＮＶ２ インバータ、ＮＡ，ＮＢ 記憶ノ
ード、ＮＣ 内部ノード、ＮＭ１〜ＮＭ４，ＮＭ１１，
ＮＭ１２，ＮＭ２１，ＮＭ２２，ＮＭ３１，ＮＭ３２，
Ｎ１〜Ｎ６ ＮＭＯＳトランジスタ、ＰＭ１，ＰＭ２，
ＰＭ１１，ＰＭ１２，ＰＭ２１，ＰＭ２２，ＰＭ３１，
ＰＭ３２，Ｐ１，Ｐ２ ＰＭＯＳトランジスタ、ＮＷ
Ｎウエル領域、ＰＷ１ 第１のＰウエル領域、ＰＷ２
第２のＰウエル領域、ＦＬ１１〜３６ 拡散領域、ＡＬ
１１〜２７，ＡＬ３１〜４８，ＡＬ５１〜５４ 金属配
線層。
ード、ＮＣ 内部ノード、ＮＭ１〜ＮＭ４，ＮＭ１１，
ＮＭ１２，ＮＭ２１，ＮＭ２２，ＮＭ３１，ＮＭ３２，
Ｎ１〜Ｎ６ ＮＭＯＳトランジスタ、ＰＭ１，ＰＭ２，
ＰＭ１１，ＰＭ１２，ＰＭ２１，ＰＭ２２，ＰＭ３１，
ＰＭ３２，Ｐ１，Ｐ２ ＰＭＯＳトランジスタ、ＮＷ
Ｎウエル領域、ＰＷ１ 第１のＰウエル領域、ＰＷ２
第２のＰウエル領域、ＦＬ１１〜３６ 拡散領域、ＡＬ
１１〜２７，ＡＬ３１〜４８，ＡＬ５１〜５４ 金属配
線層。
Claims (15)
- 【請求項１】 ソースが接地線に接続された第１のＮＭ
ＯＳトランジスタと、 ソースが接地線に接続され、ドレインが前記第１のＮＭ
ＯＳトランジスタのゲートに接続されてその接続点を第
１のノードとし、ゲートが前記第１のＮＭＯＳトランジ
スタのドレインに接続されてその接続点を第２のノード
とした第２のＮＭＯＳトランジスタと、 ドレインが前記第１のノードに接続され、ゲートが前記
第２のノードに接続された第１のＰＭＯＳトランジスタ
と、 ドレインが前記第２のノードに接続され、ゲートが前記
第１のノードに接続された第２のＰＭＯＳトランジスタ
と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 ソースが電源線に接続され、ドレインが
前記第１のＮＭＯＳトランジスタのドレインに接続さ
れ、ゲートが前記第２のＮＭＯＳトランジスタのドレイ
ンに接続された第３のＰＭＯＳトランジスタと、 ソースが電源線に接続され、ドレインが前記第２のＮＭ
ＯＳトランジスタのドレインに接続され、ゲートが前記
第１のＮＭＯＳトランジスタのドレインに接続された第
４のＰＭＯＳトランジスタと、 を備えたことを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項３】 前記第１のＰＭＯＳトランジスタのドレ
インと前記第３のＰＭＯＳトランジスタのドレインは、
第１のｐ+拡散領域を共有して形成され、 前記第２のＰＭＯＳトランジスタのドレインと前記第４
のＰＭＯＳトランジスタのドレインは、第２のｐ+拡散
領域を共有して形成されたことを特徴とする請求項２に
記載の半導体記憶装置。 - 【請求項４】 前記第１のＰＭＯＳトランジスタと前記
第２のＰＭＯＳトランジスタのソース同士を接続したこ
とを特徴とする請求項２または３に記載の半導体記憶装
置。 - 【請求項５】 前記第１のＰＭＯＳトランジスタのソー
スと前記第２のＰＭＯＳトランジスタのソースは、共通
のｐ+拡散領域で形成されたことを特徴とする請求項４
に記載の半導体記憶装置。 - 【請求項６】 前記第１のＰＭＯＳトランジスタは、ソ
ースとドレインを互いに接続し、 前記第２のＰＭＯＳトランジスタは、ソースとドレイン
を互いに接続したことを特徴とする請求項２または３に
記載の半導体記憶装置。 - 【請求項７】 前記第１および／または前記第２のＰＭ
ＯＳトランジスタに代えて、それぞれＮＭＯＳトランジ
スタを備えたことを特徴とする請求項１〜６のいずれか
一つに記載の半導体記憶装置。 - 【請求項８】 前記第１のノードおよび前記第２のノー
ドの少なくとも一方にドレインを接続するとともに、当
該ノードに保持された記憶データの読み出しまたは当該
ノードへの記憶データの書き込みをおこなうためのＮＭ
ＯＳトランジスタまたはＰＭＯＳトランジスタを少なく
とも一つ備えたことを特徴とする請求項１〜７のいずれ
か一つに記載の半導体記憶装置。 - 【請求項９】 前記第１、第２、第３および第４のＰＭ
ＯＳトランジスタは、同一のＮウエル領域に形成された
ことを特徴とする請求項２〜６のいずれか一つに記載の
半導体記憶装置。 - 【請求項１０】 前記第１、第２、第３および第４のＰ
ＭＯＳトランジスタと前記第１および第２のＮＭＯＳト
ランジスタは、ＣＭＯＳゲートアレイに配置されたＭＯ
Ｓトランジスタであることを特徴とする請求項２に記載
の半導体記憶装置。 - 【請求項１１】 第１のワード線と、第２のワード線
と、第１の正相ビット線と、第１の逆相ビット線と、第
２の正相ビット線と、第２の逆相ビット線と、 第１のＮＭＯＳトランジスタおよび第１のＰＭＯＳトラ
ンジスタにより構成される第１のＣＭＯＳインバータ
と、 第２のＮＭＯＳトランジスタおよび第２のＰＭＯＳトラ
ンジスタにより構成され、入力端子が第１のノードとし
て前記第１のＣＭＯＳインバータの出力端子に接続さ
れ、出力端子が第２のノードとして前記第１のＣＭＯＳ
インバータの入力端子に接続された第２のＣＭＯＳイン
バータと、 ゲートが前記第１のワード線に接続され、ドレインが前
記第１の正相ビット線に接続され、ソースが前記第１の
ノードに接続された第３のＮＭＯＳトランジスタと、 ゲートが前記第１のワード線に接続され、ドレインが前
記第１の逆相ビット線に接続され、ソースが前記第２の
ノードに接続された第４のＮＭＯＳトランジスタと、 ゲートが前記第２のワード線に接続され、ドレインが前
記第２の正相ビット線に接続され、ソースが前記第１の
ノードに接続された第５のＮＭＯＳトランジスタと、 ゲートが前記第２のワード線に接続され、ドレインが前
記第２の逆相ビット線に接続され、ソースが前記第２の
ノードに接続された第６のＮＭＯＳトランジスタと、 ソースおよびドレインが前記第１のノードに接続され、
ゲートが前記第２のノードに接続された第７のＮＭＯＳ
トランジスタと、 ソースおよびドレインが前記第２のノードに接続され、
ゲートが前記第１のノードに接続された第８のＮＭＯＳ
トランジスタと、 を備え、 前記第１および第２のＰＭＯＳトランジスタは、共通の
Ｎウエル領域に形成され、前記第１、第３、第５および
第７のＮＭＯＳトランジスタは、共通の第１のＰウエル
領域に形成され、前記第２、第４、第６および第８のＮ
ＭＯＳトランジスタは、共通の第２のＰウエル領域に形
成されたことを特徴とする半導体記憶装置。 - 【請求項１２】 前記第７のＮＭＯＳトランジスタは、
前記第１のＮＭＯＳトランジスタおよび前記第１のＰＭ
ＯＳトランジスタと直交する方向に配置され、 前記第８のＮＭＯＳトランジスタは、前記第２のＮＭＯ
Ｓトランジスタおよび前記第２のＰＭＯＳトランジスタ
と直交する方向に配置されたことを特徴とする請求項１
１に記載の半導体記憶装置。 - 【請求項１３】 前記第１のＮＭＯＳトランジスタのド
レインを形成するｎ +拡散領域と前記第３および第５の
ＮＭＯＳトランジスタのソースを形成するｎ+拡散領域
とは前記第７のＮＭＯＳトランジスタで分割され、それ
らｎ+拡散領域の一方に前記第７のＮＭＯＳトランジス
タのドレインが形成され、ｎ+拡散領域の他方に前記第
７のＮＭＯＳトランジスタのソースが形成され、 前記第２のＮＭＯＳトランジスタのドレインを形成する
ｎ+拡散領域と前記第４および第６のＮＭＯＳトランジ
スタのソースを形成するｎ+拡散領域とは前記第８のＮ
ＭＯＳトランジスタで分割され、それらｎ+拡散領域の
一方に前記第８のＮＭＯＳトランジスタのドレインが形
成され、ｎ+拡散領域の他方に前記第８のＮＭＯＳトラ
ンジスタのソースが形成されたことを特徴とする請求項
１１または１２に記載の半導体記憶装置。 - 【請求項１４】 前記第７のＮＭＯＳトランジスタのゲ
ートは、前記第１のＮＭＯＳトランジスタのゲートと直
交する方向に配置されるとともに、前記第１のＮＭＯＳ
トランジスタのゲートに接続され、 前記第８のＮＭＯＳトランジスタのゲートは、前記第２
のＮＭＯＳトランジスタのゲートと直交する方向に配置
されるとともに、前記第２のＮＭＯＳトランジスタのゲ
ートに接続されたことを特徴とする請求項１１、１２ま
たは１３に記載の半導体記憶装置。 - 【請求項１５】 前記第１のＮＭＯＳトランジスタと前
記第１のＰＭＯＳトランジスタと前記第７のＮＭＯＳト
ランジスタのそれぞれのゲートは、一つの第１のポリシ
リコン配線層により形成され、 前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳ
トランジスタと前記第８のＮＭＯＳトランジスタのそれ
ぞれのゲートは、一つの第２のポリシリコン配線層によ
り形成されたことを特徴とする請求項１１〜１４のいず
れか一つに記載の半導体記憶装置。
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| US09/883,354 US6627960B2 (en) | 2000-08-23 | 2001-06-19 | Semiconductor data storage apparatus |
| KR1020010044218A KR20020015940A (ko) | 2000-08-23 | 2001-07-23 | 반도체 기억 장치 |
| DE10135782A DE10135782A1 (de) | 2000-08-23 | 2001-07-23 | Halbleiterspeichervorrichtung |
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|---|---|---|---|
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|---|---|
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| TW (1) | TW525271B (ja) |
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