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JP2002044111A - 最少の待ち時間を持つクロックドメイン間の通信インタフェース - Google Patents

最少の待ち時間を持つクロックドメイン間の通信インタフェース

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Publication number
JP2002044111A
JP2002044111A JP2001106464A JP2001106464A JP2002044111A JP 2002044111 A JP2002044111 A JP 2002044111A JP 2001106464 A JP2001106464 A JP 2001106464A JP 2001106464 A JP2001106464 A JP 2001106464A JP 2002044111 A JP2002044111 A JP 2002044111A
Authority
JP
Japan
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ring
Prior art date
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Abandoned
Application number
JP2001106464A
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English (en)
Inventor
Iain Robertson
ロバートソン イーアン
Andre Szczepanek
スズクゼパネク アンドレ
Denis R Beaudoin
アール、ボードイン デニス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JP2002044111A publication Critical patent/JP2002044111A/ja
Abandoned legal-status Critical Current

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/005—Correction by an elastic buffer

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Small-Scale Networks (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Communication Control (AREA)

Abstract

(57)【要約】 【課題】 受信側と送信側が異なるクロック周波数で動
作するネットワークスイッチシステムにおいて、受信デ
ータを送信側へ発送する。 【解決手段】 複数のスイッチ構造素子がリング配列で
相互接続され、その各々は複数のリング経路を含み、各
リング経路は、複数のエントリを持つ円形バッファ４４
を含み、各エントリは有効論理５０と関連する。有効論
理５０は、リング経路の受信及び送信ドメインへの有効
ラインＷＶ、ＲＶ上に有効信号を与え、またリング経路
から信号を書込み及び読取り語要求ラインＷＲＷ、ＲＤ
Ｗ上で受取る。バッファ４４へのアクセスの制御は、バ
ッファ４４の対応するエントリに対する書込み及び読取
り語要求ラインＷＲＷ、ＲＤＷに従い行われる。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】本発明は、通信ネットワークの分野にあ
り、より詳しくは、異なるクロック周波数で動作するネ
ットワーク要素間のデータの同期通信に指向される。
【０００２】近年において、業務及び教育企業における
パーソナルコンピュータ及びワークステーションのロー
カルエリアネットワーク（ＬＡＮ）の展開が広範囲にな
った。これらの近代のネットワークは、個人に相互に電
子的に通信する能力を与えるばかりでなく、中央サーバ
上にまたネットワーク化されたクライアントワークステ
ーション上に記憶されたデータベース及び文書への共有
アクセスを可能にすることにより、顕著な生産性利得を
提供した。近代通信及びネットワーク要素の常に進歩す
る性能により、大企業及び小企業共に今やこれらのパー
ソナルコンピュータ及びワークステーション間のネット
ワークを利用している。従来のＬＡＮもまたブリッジ又
はルータを経由してワイドエリアネットワーク（ＷＡ
Ｎ）の中に相互接続することが出来る。典型的には、各
ネットワークセグメントは幾つかのクライアントワーク
ステーション及びブリッジ又はルータを含み、ブリッジ
及びルータをリング又は木様式に相互接続することによ
りＷＡＮの異なるセグメント上に所在するクライアント
間の通信が出来る。更に、この様なネットワーク化され
たコンピュータへのインタネットアクセスの利用可能性
は、デスクトップアクセスを局地的、独占的、データ源
を超えて世界的な公共及び信頼できるデータ源サイトへ
と拡張する。
【０００３】近代のパーソナルコンピュータ及びワーク
ステーションの機能性及び性能の急速な進歩は、次に、
クライアントワークステーションにより処理出来るデー
タの量が増加するにつれて、より高いデータ率のネット
ワーク通信に対する欲求が生じた。同様に、広い帯域幅
通信は、３−Ｄ画像、動画像、音声ファイル等の様なデ
ータ形式の交換を可能にし、これらの各々はデータの大
きなブロックにより表される。もう１つの傾向は、ネッ
トワークを通る半二重通信から全二重ネットワーク通信
へであり、データの同時送信及び受信が出来、従って、
衝突に起因する帯域幅損失を除去しながら効果的に帯域
幅を倍にする。
【０００４】パケットに基づくデータ通信は、近代のＬ
ＡＮ及びＷＡＮ、特にビジーネットワークを通る高いデ
ータ率接続において一般に使用される。専用の接続がネ
ットワークの源ノードと目的地ノードの間に設立される
接続志向性（ｃｏｎｎｅｃｔｉｏｎ−ｏｒｉｅｎｔｅ
ｄ）ネットワークとは反対に、パケット交換は各メッセ
ジ（即ち、通信されるべきデータブロック）を小さなパ
ケットに分割する。各パケットは、全体のメッセジを構
成するパケットの列内のその位置の識別子と一緒に、対
応するメッセジの源ノードと目的地ノードの識別子を運
んでいる。これは、ネットワーク内の源ノードと目的地
ノードの多重組合わせの間の、多重メッセジからのパケ
ットの多重化された通信を可能にする。各パケット内の
これらの識別子は、各目的地ノードがそのアドレスされ
たパケットを保持し、またこれらの保持されたパケット
を通信されたメセッジの中に順番付けることを可能にす
る。この結果、パケット交換されるネットワークは、よ
り多くのノードが与えられた時間に相互に通信すること
が出来、各通信は他のチャネルを阻止することなく全体
のネットワーク帯域幅の一部を利用する。従来のパケッ
トに基づく通信の例には、イーサネット（登録商標）
（Ｅｔｈｅｒｎｅｔ）（登録商標）、トークンリング
（ｔｏｋｅｎ）、及びＦＤＤＩが含まれる。
【０００５】最近、ＬＡＮスイッチがイーサネットネッ
トワーク、並びにトークンリングＬＡＮにおける使用の
ため利用可能になった。一つのＬＡＮスイッチは、多重
ポートを持ち、この各々はクライアントワークステーシ
ョン（場合により、又はネットネットワークハブ）に接
続しても良く、又は別のスイッチ又はサーバにアップリ
ンクを提供する。ＬＡＮスイッチは、ブリッジ又はハブ
と異なり、その複数ポートの多重対の間のパケットの同
時スイッチングを可能にする。この結果、このスイッチ
は、そのクライアントにより広い帯域幅を提供し、全体
として減少した待ち時間である。加えて、イーサネット
スイッチのポートは、ハブを経由してネットワークセグ
メントへ、及び専用のセグメントを通りクライアントワ
ークステーションへと両方へ接続出来る。
【０００６】今までは、従来のスイッチにより支持でき
るポートの数は比較的制限されてきた。例えば、従来の
イーサネットスイッチは、２４個の全二重１０−Ｍｂｉ
ｔ／ｓｅｃポート及び３個の全二重１００−Ｍｂｉｔ／
ｓｅｃポートのオーダを支持出来る。ギガビットのデー
タ率におけるイーサネット通信の出現により、８個の全
二重１００−Ｍｂｉｔ／ｓｅｃポート及び１個の１００
０−Ｍｂｉｔ／ｓｅｃ（「ギガビット」）ポートを支持
するための従来のイーサネットスイッチが今や市場に参
入しつつある。
【０００７】しかし、ネットワーク設計者及びユーザは
多数のポートの支持を望んでおり、特にもし専用であれ
ばクライアントワークステーション（例えば、図１のク
ライアントワークステーションＣ４からＣ６）の全二重
接続が望まれている。従来のスイッチアーキテクチャに
より支持される制限されたポートの数の故に、これらの
従来の設計は、与えられたネットワークに対して所望の
数のポートを提供するためにスイッチアーキテクチャの
中に階層の追加のレベルを挿入しなければならない。こ
の様な従来の構成におけるネットワークの管理が複雑に
なるばかりでなく、ネットワークにおけるポートの再構
成は極めて厄介になる。
【０００８】その上の背景として、スイッチ素子又はサ
ブシステム間のデータの通信は一般に同期しており、そ
こでは送信及び受信装置は周期的クロック信号に従いデ
ータを送信し受信する。各スイッチ素子は、従って別の
ネットワークからデータのフレームを受信する受信側
と、受信したフレームを次の目的地ネットワーク要素へ
送る送信側とを含む。
【０００９】与えられたスイッチ素子内では、受信側及
び送信側は典型的には相互に公称的には同じ周波数であ
るクロックに従い動作するが、実際には性能の相違の故
に僅かに異なる周波数である。典型的には、各スイッチ
素子はその送信側においてクロックを発生し、これに従
いデータパケットはコード化され次のスイッチ素子に送
信される。スイッチ素子の受信側は、他方、クロック信
号を受信したビットストリームそれ自身から回復し、こ
れに従い受信側はデコード及び他の受信機能を遂行する
が、この回復されたクロックは従ってビットストリーム
を送信しているスイッチ素子の近傍において発生される
送信クロックに相当する。それぞれ異なるスイッチ素子
は従って、与えられたスイッチ素子の受信側及び送信側
により使用されるそれぞれのクロックを発生するので、
スイッチ素子における受信クロックの周波数はその発生
される送信クロックと異なることが予期される。２つの
送信クロックの間のクロック周波数における相違は比較
的僅かであることが予期され、十分に特定された許容差
内にあるが、一つのスイッチ素子内の送信側と受信側の
間のタイミングの相違はそれでも発生し得る。これらの
タイミングの相違は、一般には、データ通信を受信して
いる素子が、そのデータをシステム内の他の場所へ渡す
前に受信データを送信している素子に同期させなければ
ならないことが要求される。
【００１０】更に、全体の送信アーキテクチャはその最
低の周波数リンクに相当する全体のデータ転送速度で動
作しなければならず、全部のより高い周波数リンクは、
最低の周波数リンクをオーバーランしない様に要すれば
アイドル記号を挿入する。受信しているスイッチ素子の
送信クロックの周波数より０．０５％遅い周波数で送信
クロックを発生する送信しているスイッチ素子の例を考
える。このことは、より遅い送信クロックのあらゆる２
０００サイクルは、より速い送信クロックの２００１サ
イクルの同じ時間期間に亘って発生することを意味す
る。もしより遅い送信クロックを持つスイッチ素子が、
４９０記号のフレームにおいてデータを、各フレーム間
に１０個のアイドル記号と共に送信すると、より速いス
イッチ素子は、これらの全く同じデータフレームとアイ
ドル記号を再送信するであろうが、送信クロックの周波
数における差を償うために４個フレームごとの後に一つ
の追加アイドル記号を挿入するであろう。この様に、デ
ータ転送速度（即ち、アイドル記号を数えることなく、
実際のデータフレーム）は、最も遅いスイッチ素子によ
りセットされる。
【００１１】上に述べた様に、多くの従来のネットワー
クは、パケットに基づくプロトコルを利用し、ここでデ
ータはフレームの形式において送信されかつ受信され
る。多くの場合、特にトラヒックの種々の源及び目的地
を考えると、それぞれのフレームは、いかなる与えられ
たリンクを通っても接触した様式で送信されずに、むし
ろ、アイドル記号が一般に相隣接するフレームの間で与
えられたリンクを通って伝達される。
【００１２】与えられたスイッチ素子の送信側と受信側
の間の周波数の上述の差は、いかに僅かであっても、通
信故障を避けるために応対されなければならない。例え
ば、もしある素子において受信クロックが送信クロック
より遅ければ、データはそれが送信されることが出来る
よりも一層遅く受信されであろうし、送信機はこの場
合、データが受信されるや否やそれを送ってはならず、
何故ならばある時点において、送信機は、未だ受信して
いない次の記号を送る準備ができている程度に受信機よ
り進むかも知れないからである。逆に、もし受信クロッ
クが同じ素子内において送信クロックより速ければ、受
信された記号は素子内に積み重ねられ、以前の記号が実
際に送信されない内に次の記号が発送のために存在する
ことになる。
【００１３】クロックドメイン周波数における差に応対
する従来の技術は、「ドリブルダウンバッファ」（ｄｒ
ｉｂｂｌｅ ｄｏｗｎ ｂｕｆｆｅｒ）と呼ばれる。こ
の解決法は、スイッチ素子の受信側と送信側の間にバッ
ファを挿入し、バッファは、送信に先立って１つ以上の
受信された記号を記憶するのに役立つ。従来の実現によ
れば、しかし、ドリブルダウンバッファは必然的に深遠
であり、従って実施に高い費用が掛かる。更に、ドリブ
ルダウンバッファの使用は、一般にデータフレーム間の
時間に十分の間隙を必要とし、その時間内にバッファが
リセット出来る。とにかく、異なる受信及び送信周波数
から生じる問題に対するドリブルダウンバッファ、及び
他の従来の解決法は、各スイッチ素子内に幾らかの量の
望ましくない待ち時間を挿入する。
【００１４】
【発明の簡単な要約】従って、本発明の目的は、ネット
ワークスイッチにおいて受信されたネットワークデータ
を送信機へ発送するための回路及び方法を提供するこで
あり、ここでスイッチの受信側と送信側は異なるクロッ
ク周波数で動作する。本発明のその上の目的は、ネット
ワークスイッチの待ち時間を最少にした回路及び方法を
提供することである。本発明のその上の目的は、フレー
ム間リセットが要求されない回路及び方法を提供するこ
とである。本発明の他の目的及び利点は、当業者にとっ
て以下の明細書を図面と共に参照することにより明白で
あろう。
【００１５】本発明は、ネットワークリングトランシー
バの様なネットワーク素子に実行できる。このトランシ
ーバは、記号のデイジタルフレームの形式のデータを受
信するための、及び受信されたデータを別のネットワー
ク素子へ送信するための、受信側及び送信側をそれぞれ
含む。先入れ先出しバッファ（ＦＩＦＯ）が、トランシ
ーバの受信側と送信側の間に備えられ、比較的小さな深
さのエントリを持っている。各ＦＩＦＯエントリは、ト
ランシーバの受信側と送信側の各々に関連する有効ビッ
ト状態と関連する。２つの引続く有効記号がＦＩＦＯ内
に記憶されると、送信側はそこで一つの記号をＦＩＦＯ
エントリから発送し、そしてその有効ビットをクリアし
受信側のために別の記号が受信出来る様にする。もしＦ
ＩＦＯに有効記号が空であれば、送信側はアイドル記号
を発送する。
【００１６】 〔発明の詳細な説明〕以下の説明から明白になる様に、
本発明は広範な種類の実行に関して利用でき、また種々
のプロトコル及び通信形式がパケット交換されるネット
ワークに関して利用できる。イサーネットネットワーク
に関する本発明の好ましい実施例に向けられた以下の説
明は、従って、例としてのみ提示されたものであり、当
業者はこの明細書を参照して、イサーネット及び他の形
式に対する代わりの実行に関して、請求の範囲に記載し
た様な本発明の範囲を逸脱することなく、容易に本発明
を利用し実現することが出来ることが理解される。
【００１７】図１は、本発明の好ましい実施例が容易に
実行出来るイサーネットネットワークの高レベルブロッ
ク図である。図１に関して上に述べた従来の交換ネット
ワークの場合における様に、クライアントワークステー
ションＣ0からＣ3はハブＨを経由してネットネットワー
クセグメント内に接続されている。ハブＨ、並びにクラ
イアントワークステーションＣ4からＣ6はスイッチシス
テム１０の対応するポートに接続される。図１の例にお
いて、ハブＨは、ポートＰ0を経由してスイッチシステ
ム１０に接続され、またクライアントワークステーショ
ンＣ4、Ｃ5、Ｃ 6はポートＰk、Ｐm、Ｐnをそれぞれ経由
してスイッチシステム１０に接続される。ポートＰの各
々は、この例示的実行においては、１００−Ｍｂｉｔ／
ｓｅｃ、全二重、接続である。スイッチシステム１０は
また多重サーバＳＶＲに関連するアップリンクＵＬを経
由して接続され、この各々は高性能（例えば、１０００
−Ｍｂｉｔ／ｓｅｃ、又は「ギガビット」）全二重接続
として動作する。
【００１８】本発明の好ましい実施例によるスイッチシ
ステム１０は、多数のポートＰ及び高速度アップリンク
ＵＬを処理する能力がある。例えば、現在の技術によれ
ば、本発明によるスイッチシステム１０は、１２０個の
オーダーのポートＰ、１５個のアップリンクＵＬ、又は
これらの組合わせ（各ギガビットアップリンクＵＬがこ
の組合わせにおいて８個の１００Ｍｂｉｔ ポートＰを
置換する）を支持することが意図されている。加えて、
他の接続もまた、数の点でまた形式の点で、以下の説明
から明らかになる様にスイッチシステム１０により支持
されることが出来る。
【００１９】図２を参照して、本発明の好ましい実施例
によるスイッチシステム１０の配列を今や詳細に説明す
る。この例示的実施例において、スイッチシステム１０
は、相互にリング様式に接続された３個のスイッチ構造
素子２０0から２０2を含む。本発明のこの好ましい実施
例によれば、各スイッチ構造素子２０は、幾つかのイン
タフェースを持ち、各々は１００Ｍｂｉｔスイッチ素子
１４とギガビットスイッチ素子１６との選択された組合
わせとの双方向接続を提供する。この例示的実施例にお
いて、各１００Ｍｂｉｔスイッチ素子１４は８個のポー
トＰを支持し、また各ギガビットスイッチ素子１６は１
個のアップリンクＵＬを支持する。本発明の好ましい実
施例によるスイッチシステム１０における使用に適した
スイッチ素子１４の例は、テキサスインスツルメンツイ
ンコーポレーテッドから入手できるＴＮＥＴＸ４０９０
イサーネットスイッチング素子であり、また本発明の好
ましい実施例によるスイッチシステム１０における使用
に適したギガビットスイッチ素子１６の例は、テキサス
インスツルメンツインコーポレーテッドから入手できる
ＴＮＥＴＸ４０２０イサーネットスイッチング素子であ
る。
【００２０】図２から明らかな様に、スイッチ構造素子
（複数）２０のリング配列は、素子（複数）２０の各１
個とそのどちら側でもの近隣の素子（複数）２０との間
の冗長な双方向通信を用いて実現される。以下に更に詳
細に説明する様に、各スイッチ構造素子２０は、従って
４つの双方向リングインタフェースをその中に含む。こ
の相互接続の結果、対応するスイッチ１４、１６により
支持される各ポートＰ又はアツプリンクＬＰは、それぞ
れ、接続がスイッチシステム１０を用いてなされている
いかなる他のポートＰ又はアツプリンクＬＰとも通信出
来る。従って、スイッチシステム１０は、上述の様に、
０／１２０／０又は０／０／１５容量（１０Ｍｂｉｔ／
１００Ｍｂｉｔ／Ｇｂｉｔ容量として表される）までを
持つ極度に大きい容量のネットワークスイッチ、及びそ
の組合わせを提供する。
【００２１】さて図４を参照し、本発明の好ましい実施
例によるスイッチ構造素子２０の構造を今や詳細に説明
する。本発明の好ましい実施例による図２のスイッチシ
ステム１０におけるスイッチ構造素子２０0から２０2の
各々は同様な構造であり、そのため１つのこの様なスイ
ッチ構造素子２０を例として説明する。本発明のこの実
施例におけるスイッチ構造素子２０は、イサーネットス
イッチ構造であり、これは５個までのスイッチ１４、１
６（図２に示す様に）とスイッチインタフェース２２0
から２２4を経由してインタフェースする。本発明のこ
の好ましい実施例によれば、各スイッチインタフェース
２２は、好ましくはスイッチ素子１４、１６に付けられ
たギガビットメデイア独立インタフェース（ＧＭＩＩ）
を経由して関連するスイッチ素子１４、１６への双方向
ギガビット接続を提供する。インタフェース２２の各々
は、図４に示す様に、スイッチ構造素子２０内の４つの
リング経路２４0から２４3の各々へ双方向的に接続され
る。
【００２２】以下により詳細に説明する様に、スイッチ
構造素子２０におけるリング経路２４の各々は、図２の
スイッチシステム１０におけるスイッチ構造素子２０の
リング構成内に単一方向通信経路を提供する。そのため
各リング経路２４は、１対のリングインタフェース２６
Ｒ、２６Ｘと関連する。この例において、リング経路２
４0は、受信リングインタフェース２６Ｒ0及び送信リン
グインタフェース２６Ｘ0と結合され、またリング経路
２４1は受信リングインタフェース２６Ｒ1及び送信リン
グインタフェース２６Ｘ1と結合される。リング経路２
４1はリング経路２４0と同様にデータを通信するが、リ
ング経路２４0に対し反対「方向」である。図２の例に
おいて、受信リングインタフェース２６Ｒ0の通信経
路、リング経路２４0、及び送信リングインタフェース
２６Ｘ0は、図４において左から右へのデータ流れの向
きであるが、他方受信リングインタフェース２６Ｒ1、
リング経路２４1、及び送信リングインタフェース２６
Ｘ1は、データ流れのために反対（右から左）方向に向
いている。
【００２３】この様に、図２に示すスイッチシステム１
０の例において、図４のスイッチ構造素子２０は、４つ
の別個の単一方向リングの上に存在し、各方向に２つで
ある。スイッチ１４、１６は、４つのリングの間のデー
タ負荷を出来るだけバランスさせる様にスイッチ構造素
子２０に接続され（理想的には、各リング上に４分の１
のデータ負荷）、この様なバランスは全体のシステムの
データ転送速度を最大にする。逆回転リングは、スイッ
チ構造素子２０の１つの故障の場合におけるスイッチシ
ステム１０の再構成を可能にし、例えば、４つのリング
を２つのリングに再構成することにより、各リングは２
倍の素子をその上に存在させる。
【００２４】図３ａ及び３ｂは、この様な再構成の例を
示す。図３ａは、スイッチ構造素子２０0、２０1、２０
2が４つのリングにより、上述の図２に示す方法でスイ
ッチシステム１０の中に接続されるのを示す。スイッチ
システム１０におけるスイッチ１４、１６は明瞭にする
ため図３ａ及び３ｂには示されない。スイッチ構造素子
２０1が、例えば故障すると、本発明の好ましい実施例
による図２のスイッチシステム１０におけるスイッチ構
造素子２０0、２０2は、各々がその近隣のスイッチ構造
素子２０1へのデータの送信及びこれからのデータの受
信において故障を検出するであろう。この状態の検出に
応じて、スイッチ構造素子２０0、２０2の各々は、そこ
で以前にスイッチ構造素子２０1と通信していたこれら
のリングインタフェースを再構成し、スイッチ構造素子
２０0、２０2の同じ１つの上の対応するリングインタフ
ェースと通信するようにし、結果として図３ｂに示すリ
ング構成となる。この再構成又は「包み」（ｗｒａｐｐ
ｉｎｇ）は、好ましくはスイッチ構造素子２０0、２０2
これら自身内で行われる。図３ｂに示す様に、故障した
スイッチ構造素子２０1は、最早スイッチ構造素子２
０0、２０2とは通信しておらずに、スイッチ構造素子２
０0、２０2及びこれらの関連するスイッチ１４、１６
（示されず）はスイッチシステム１０内に接続されて残
る。
【００２５】故障の場合に再構成するこの能力は、また
追加のスイッチ構造素子２０を、既に動作しているリン
グ構成されたスイッチシステム１０内に「ホット」（ｈ
ｏｔ）挿入することを可能にする。
【００２６】図４に戻り参照すると、追加の支持論理が
スイッチ構造素子２０内に備えられる。本発明のこの好
ましい実施例によれば、送信リングインタフェース２６
Ｘからのデータの送信を制御するクロック信号ＲＩＮＧ
ＣＬＫを発生するためのＲＩＮＧＣＬＫ発生器２７がス
イッチ構造素子２０内に備えられ、以下に示す様に、受
信リングインタフェース２６Ｒはそれらのクロック信号
を到来するリングデータそれ自身から回復する。また図
４に示す様に、データ入力／出力（ＤＩＯ）インタフェ
ース２３は、スイッチ構造素子２０とホストコンピュー
タとの間の双方向制御データ通信を提供する。加えて、
スイッチ構造素子２０は、２つの同一の通信インタフェ
ース２９0、２９1を含み、これらはスイッチ構造素子２
０と、図２に示す様なリング配列における直ぐの近隣
（それぞれ左及び右）との間で情報を通信する。通信イ
ンタフェース２９は、スイッチ構造素子２０が、インタ
フェース２９を通り与えられるデータ経路上のデータ通
信の前に、又はこれと別個に、相互にリング構成情報を
交換するのを可能にする。
【００２７】本発明のこの好ましい実施例によれば、各
リングインタフェース２８は、差動シグナリングを用い
て２．５Ｇｂａｕｄ（ギガボー）のデータ率で動作す
る。受信リングインタフェース２６Ｒ、リング経路２
４、及び送信リングインタフェース２６Ｘから成る単一
方向データ経路の１つの構造は、今や図５を参照して詳
細に説明する。
【００２８】図５に示される様に、データはコードグル
ープにおいてその対応する受信リングバッファ２６Ｒか
らリング経路２４により受信され、そしてデマルチプレ
クサ３１に印加される。本発明のこの好ましい実施例に
おいて、コードグループがデマルチプレクサ３１に印加
されるクロック周波数は、この例においては、データが
デマルチプレクサ３１からデコーダ３２へ発送されるそ
れの２倍である。例えば、本発明のこの好ましい実施例
では、１０ビットコードグループは２５０ＭＨｚの公称
クロック周波数においてデマルチプレクサ３１により受
信され、そして１０ビットコードグループの対としてデ
マルチプレクサ３１によりデコーダ３２へ１２５ＭＨｚ
のクロック周波数で発送される。コードグループがデマ
ルチプレクサ３１に印加されるクロック周波数は、本発
明のこの実施例では、受信しているリングインタフェー
ス２６Ｒによりデータビットストリームそれ自身から回
復されたクロック周波数である。
【００２９】デコーダ３２は、本発明のこの好ましい実
施例では、ダブル１０ビット−８ビットデコーダであ
り、これにより対になった１０ビットコードグループは
単一１６ビットデータ語へ変換され、これが本発明の好
ましい実施例によるクロック周波数補償ＦＩＦＯ３４へ
発送される。デコーダ３２により遂行されるデコード
は、データを、ＩＥＥＥ８０２．３ｚ標準による様な、
適切なフォーマット標準に従い変換する。各デコードさ
れたデータ語がデータを含むかどうか、又は代わりにフ
レーム区切り記号又はアイドル語の様な制御記号を含む
かどうかを指示する追加ビットもまた発生出来る。
【００３０】本発明の好ましい実施例によるクロック周
波数補償ＦＩＦＯ３４は、リング経路２４の受信側と送
信側の間のデータの通信を制御する。クロック周波数補
償ＦＩＦＯ３４の構造と動作は以下に詳細に説明する。
以下に詳細に説明する様に、適切な時間にクロック周波
数補償ＦＩＦＯ３４は、受信されデコードされたデータ
語をリング経路２４の１つ又はそれより多い目的地へ発
送する。
【００３１】受信されデコードされたデータ語が、スイ
ッチ構造素子２０が結合されているスイッチ１４、１６
の１つにアドレスされると、クロック周波数補償ＦＩＦ
Ｏ３４からの出力データ語はインタフェース２２（図
４）の各々に発送される。もし受信されデコードされた
データ語が、経路に沿って次のスイッチ構造素子２０へ
発送されるべきであれば、クロック周波数補償ＦＩＦＯ
３４の出力はリング経路レジスタ３８に印加され記憶さ
れ、そこでデータは、特別の応用において使用されるべ
き適切な字句（トークン）又はフレーム構文解析アルゴ
リズムに従い構文解析される。字句データに対応する受
信されデコードされたデータ語は、またクロック周波数
補償ＦＩＦＯ３４により、もしこの字句データがスイッ
チシステム１０におけるリングに沿って伝送されるべき
であれば保留のため字句バッファ３６に印加される。
【００３２】マルチプレクサ４０は、そこからデータ語
が伝送のためエンコーダ４２へ発送されるべき数個のデ
ータ源の１つを選択する。マルチプレクサ４０は、スイ
ッチインタフェース２２の各々から入力を受け、対応す
るスイッチ素子１４、１６からのデータがリング構成に
沿って発送されるようにする。加えて、マルチプレクサ
４０は、構文解析されたフレーム又は字句データを受け
るためリング経路レジスタ３８に結合された入力及び保
留された字句データを受けるため字句バッファ３６に結
合された入力を持つ。マルチプレクサ４０は、エンコー
ダ４２によるコード化に続き、伝送されるべき適切なデ
ータを選択するため制御される（示されない制御回路に
より）。
【００３３】エンコーダ４２は、マルチプレクサ４０に
より選択された１６ビットデータ語を、再びＩＥＥＥ８
０２．３ｚ標準の様な適切なフォーマット標準に従い、
２つの１０ビットコードグループに変換するダブル８ビ
ットー１０ビットエンコーダである。これらの２つの１
０ビットコードグループは、同時に、並列に、マルチプ
レクサ４３へ向かう。マルチプレクサ４３は、順次にこ
れら２つの１０ビットコードグループを、このデコード
されたコードグループがその入力へ印加される２倍の周
波数で送信リングインタフェース２６Ｘへ発送する。例
えば、リング経路２４が上述の様に１２５ＭＨｚで動作
していれば、マルチプレクサ４３は、１０ビットコード
グループを２５０ＭＨｚで送信リングインタフェース２
６Ｘへ印加する。このリングデータは、そこで、図２に
示すように、スイッチシステム１０内の次のスイッチ構
造素子２０へ送信される。
【００３４】図５に示す様に、リング経路２４は、種々
のクロックドメインに従って動作し、これらの２つは、
リングデータが受信されるデータ率に基づいており、ま
たこれらの２つは、リングデータが送信されるデータ率
に基づいている。この例においては、上述の様に、１０
ビットデータグループは、デマルチプレクサ３１の入力
へ、対応する受信インタフェース２６Ｒにより発生され
る回復されたクロック周波数（例えば、公称２５０ＭＨ
ｚ）で印加され、デマルチプレクスに続き、受信された
データはそこでデマルチプレクサ３１により発送され、
デコーダ３２によりデコードされ、そしてクロック周波
数補償ＦＩＦＯ３４へ、この回復されたクロック周波数
から低く分割されたクロック周波数（例えば、２により
分割され、従って公称１２５ＭＨｚ）で印加される。送
信側において、コードグループは、多重化されそしてマ
ルチプレクサ４３により、ＲＩＮＧＣＬＫクロック発生
回路２７により発生する高速直列クロックＲＩＮＧＣＬ
Ｋ（例えば、公称２５０ＭＨｚ）で送信リングインタフ
ェース２６Ｘへ送信され、マルチプレクサ４０によるデ
ータ選択、及びエンコーダ４２によるコード化は直列ク
ロックＲＩＮＧＣＬＫに関する分割された周波数（例え
ば、２により分割され、従って公称１２５ＭＨｚ）で実
行される。受信側と送信側の分割されたクロックドメイ
ンの間の境界は、クロック周波数補償ＦＩＦＯ３４によ
り提供される。
【００３５】理論的には、リング経路２４の受信側の分
割され回復されたクロックとリング経路２４のの送信側
の分割された送信クロックは同じ周波数であり、その場
合、リング経路２４の受信側と送信側との間のバッファ
動作は必要ないであろう。しかし、性能の差、素子大き
さの許容差、負荷変動等の要因に起因して、クロック周
波数補償ＦＩＦＯ３４の両側のクロック周波数における
差は存在するであろう。今や詳細に説明する様に、クロ
ック周波数補償ＦＩＦＯ３４はこれらのタイミングの差
を、最少の待ち時間で補償する様な方法で構成されてい
る。
【００３６】さて図６を参照して、本発明の好ましい実
施例によるクロック周波数補償ＦＩＦＯ３４を説明す
る。クロック周波数補償ＦＩＦＯ３４は、多数エントリ
を持つ円形バッファ４４を含み、各々は、図５に示す様
に、デコーダ３２から受け、リング経路２４内のマルチ
プレクサ４０へ与えるべきデータ語を記憶する。本発明
の好ましい実施例によれば、円形バッファ４４のエント
リの数は、比較的小さく保たれ、この例示的実施におい
ては、円形バッファ４４の容量は５個エントリに過ぎな
い。デコーダ３２からのデータ語は、書込みポインタ及
び論理４６Ｗを用いて円形バッファ４４のエントリに印
加され（分割され回復されたクロックドメインにおいて
同期して）、また円形バッファ４４のエントリの内容
は、読取りポインタ及び論理４６Ｒを用いて読取られ、
マルチプレクサ４７の１つの入力へ与えられる（ＲＩＮ
ＧＣＬＫ／２クロックドメインにおいて同期して）。書
込みポインタ及び論理４６Ｗと読取りポインタ及び論理
４６Ｒの両方の使用は、円形バッファ４４が、以下の説
明から明らかになる様に、先入れ先出しメモリの方法で
動作することを可能にする。これについて、書込みポイ
ンタ及び論理４６Ｗと読取りポインタ及び論理４６Ｒ
は、円形バッファ４４の各々のエントリに対応する読取
り及び書込み有効ビットの状態に従い読取り／書込み論
理４８により制御され、なお詳細に説明する。
【００３７】円形バッファ４４の各エントリは、本発明
の好ましい実施例によれば、受信／送信有効論理５０の
要求に関連している。図６に示す様に、受信／送信有効
論理５０の各要求は２つのクロックドメインに跨がって
おり、書込み部分は分割され回復されたクロックドメイ
ンに従い動作し、また読取り部分はＲＩＮＧＣＬＫ／２
クロックドメインに従い動作する。本発明のこの好まし
い実施例によれば、受信／送信有効論理５０の各要求
は、書込み指令を分割され回復されたクロックドメイン
においてデータ語の源、例えばデコーダ３２から受け、
また読取り指令をＲＩＮＧＣＬＫ／２クロックドメイン
においてデータ語の目的地、例えばリング経路レジスタ
３８又は他の関連する制御論理から受ける。加えて、有
効ビットは受信／送信有効論理５０により対応するドメ
イン内の源及び目的地機能へ与えられる。
【００３８】図６は、円形バッファの０番目のエントリ
に関連する受信／送信有効論理５０ 0の詳細な構造を示
し、勿論、クロック周波数補償ＦＩＦＯ３４における受
信／送信有効論理５０の他の要求は、同様な構造であ
り、円形バッファ４４の他のエントリに関連する。本発
明の好ましい実施例によれば、書込み語指令ラインＷＲ
ＷＯはデコーダ３２から受け、又はリング経路２４内の
関連する制御回路から受け、そしてＲＳフリップフロッ
プ５２のセット入力へ印加される。この例において、書
込み語指令ラインＷＲＷＯ上のアクティブ高レベルは、
データ語が円形バッファ４４の０番目のエントリに書込
まれる準備が出来ていることを指示する。ＲＳフリップ
フロップ５２の出力は、有効ラインＷＶＯを駆動し、こ
れはアクティブ高レベルにより円形バッファ４４の０番
目のエントリが有効データを含むことを指示し、逆に、
有効ラインＷＶＯのライン上の低レベルは、このエント
リは有効データを含まないことを指示し、従ってデータ
語を受けるのに利用できる。ＲＳフリップフロップ５２
のこの出力は、エッジ検出器５４の入力へも送られ、こ
れに応じて、有効ラインＲＶＯの状態が制御され、これ
を今や説明する。
【００３９】エッジ検出器５４は、その入力ＩＮにおけ
る転換を感知する回路であり、これはこの例では、ＲＳ
フリップフロップ５２のこの出力に接続され、この様な
転換に応じてアクティブレベルを発生する。エッジ検出
器５４の出力はシンクロナイザ５６の入力ＩＮに印加さ
れ、これはその入力ＩＮにおける状態に基づいてその出
力に対応する信号を発生する。シンクロナイザ５６の出
力はＲＳフリップフロップ６２のセット入力へ印加さ
れ、これは次に有効ラインＲＶＯを駆動する。エッジ検
出器５４及びシンクロナイザ５６は、各々もまた入力Ｃ
ＬＲを持ち、これに応じてその出力はイナクティブにさ
れる。図６の例では、入力ＣＬＲはシンクロナイザ５６
の出力に接続される。加えて、以下にさらに詳細に説明
する様に、エッジ検出器５４及びシンクロナイザ５６の
各々は、ＲＩＮＧＣＬＫ／２クロックドメインにおい
て、送信側からクロック信号を受け、これに従いこれら
の出力は同期している。その一般的な動作において、従
って、エッジ検出器５４は、その入力における低から高
への転換に応じてその出力においてアクティブレベルを
発生し、これは円形バッファ４４の対応する（例えば、
０番目）エントリへ書込み動作を開始するためアクティ
ブに駆動されている書込み語指令ラインＷＲＷ０に応じ
て発生する。このアクティブレベルは、次にシンクロナ
イザ５６によりＲＩＮＧＣＬＫ／２クロックドメインの
中に同期化され、そして円形バッファ４４の対応するエ
ントリが今や有効データを含むことを指示するためＲＳ
フリップフロップ６２をして有効ラインＲＶ０をアクテ
ィブに駆動させる。
【００４０】図７ａを参照して、本発明の好ましい実施
例によるエッジ検出器５４の構造を詳細に述べる。図６
を参照すると、受信／送信有効論理５００もまた、クロ
ック周波数補償ＦＩＦＯ３４の送信側から受信側への経
路の中にエッジ検出器６０を含み、これはエッジ検出器
５４と同様に構成されるであろう。このため、エッジ検
出器５４の構造を、両方のエッジ検出器５４、６０に幾
分包括的な方法で説明する。
【００４１】エッジ検出器５４は、３入力ＮＡＮＤゲー
ト９０を含み、その入力ＩＮはその１つの入力に接続さ
れ、上述の様にエッジ検出器５４の入力ＩＮは、ＲＳフ
リップフロップ５２のこの出力に接続される。入力ＩＮ
は、また入力ＩＮにおける低−高への転換に応じてフリ
ップフロップ９２を「１」状態へセット出来る様にＤフ
リップフロップ９２のセット入力へ接続される。フリッ
プフロップ９２の出力はＮＡＮＤゲート９０の第２入力
に印加される。エッジ検出器５４の入力ＣＬＲは、イン
バータ８９を経由してＤ型フリップフロップ９２のＤ入
力、並びにＤ型フリップフロップ９４のＤ入力及びＮＡ
ＮＤゲート９０の第３入力へ接続される。ＮＡＮＤゲー
ト９０の出力はＤフリップフロップ９４の反転セット入
力へ接続され（フリップフロップ９４を高−低への転換
でセット出来るように）、またフリップフロップ９４の
出力はエッジ検出器５４の出力を与える。
【００４２】エッジ検出器５４のフリップフロップ９
２、９４は、目的地ドメインから作られるラインＣＬＫ
上のクロック信号によりクロックされ、この目的地ドメ
インはエッジ検出器５４の場合ＲＩＮＧＣＬＫ／２クロ
ックドメインにおける送信側である。より具体的には、
ラインＣＬＫは、スイッチ構造素子２０の送信側からの
クロック信号ＲＩＮＧＣＬＫ／２を運び、エッジ検出器
６０の場合は、勿論、ラインＣＬＫ上の対応するクロッ
ク信号は、スイッチ構造素子２０の受信側において使用
される分割され回復されたクロック信号であろう。図７
ａに戻り参照すると、ラインＣＬＫ上のクロック信号
は、フリップフロップ９２、９４のクロック入力に印加
され、これらの同時クロックを行うためである。
【００４３】動作において、エッジ検出器５４は、ライ
ンＩＮが、円形バッファ４４の対応するエントリが有効
データを含まないことを指示するＲＳフリップフロップ
５２（図６）により発生される様なイナクティブの低レ
ベルにある状態から始め、従って書込み語指令ラインＷ
ＲＷ０上の書込み要求を待つ。円形バッファ４４の対応
するエントリへの前の書込みに続くこの初期状態におい
て、シンクロナイザ５６の出力は既にエッジ検出器５４
の入力ＣＬＲに印加されている。フリップフロップ９
２、９４を「０」状態にリセットするための入力ＣＬＲ
の反転された状態は、ラインＣＬＫ上の数サイクルの目
的地クロックＲＩＮＧＣＬＫ／２がこれに続き、ＮＡＮ
Ｄゲート９０及び出力ＯＵＴに与えられる。
【００４４】デコーダ３２又は他の制御回路が、円形バ
ッファ４４の「０」番目のエントリの中に書込みを行う
ため書込み語指令ラインＷＲＷ０を確認すると、図６に
戻り参照して、ＲＳフリップフロップ５２は、その出力
に高レベルを発生し、エッジ検出器５４の入力ＩＮを低
−高への転換をさせる。この転換は、高レベルをＮＡＮ
Ｄゲート９０の１つの入力に直接に印加し、またフリッ
プフロップ９２をもセットし、このため高レベルがＮＡ
ＮＤゲート９０の第２入力に印加される。入力ＣＬＲ
は、上述の様に、既に低レベルにあるので、ＮＡＮＤゲ
ート９０への全部の３つの入力は高レベルとなり、これ
に応じてＮＡＮＤゲート９０はその出力において高−低
への転換を行う。この転換は、フリップフロップ９４の
反転セット入力へ印加され、その出力ＯＵＴにおいて高
レベルを発生する。この状態は、エッジ検出器５４にお
けるフリップフロップ９２、９４により、ラインＣＬＲ
がシンクロナイザ５６により高へ駆動されるまで維持さ
れるであろう。この結果、フリップフロップ５２の出力
における低−高への転換はエッジ検出器５４により検出
され、これがそれに応じてその出力におけるアクティブ
高レベルを駆動し、このレベルをシンクロナイザ５６ヘ
送る。
【００４５】さて図７ｂを参照して、シンクロナイザ５
６の構造を詳細に説明する。シンクロナイザ５６は、本
質的には、１対のＤ型フリップフロップ９８、１０２か
ら成り、ＡＮＤゲート９６、１００により適切なデータ
セッティング論理が提供される。エッジ検出器５４、６
０の場合の様に、クロック周波数補償ＦＩＦＯ３４の送
信側から受信側へ移る信号を同期化するために読取り／
書込み論理５０0の中に対応するシンクロナイザ５８が
備えられ、シンクロナイザ５６、５８は本発明の好まし
い実施例によれば、同様に構成され、そこでシンクロナ
イザ５６をここに幾分包括的に説明する。この例におい
て、シンクロナイザ５６の入力ＩＮはＡＮＤゲート９６
の１つの入力に印加され、またシンクロナイザ５６の入
力ＣＬＲはＡＮＤゲート９６の反転入力に印加される。
ＡＮＤゲート９６の出力はフリップフロップ９８のＤ入
力に接続される。フリップフロップ９８の出力はＡＮＤ
ゲート１００の１つの入力に印加され、これは入力ＣＬ
Ｒを別の反転入力に受け、ＡＤＮゲート１００の出力は
Ｄ型フリップフロップ１０２のＤ入力に印加され、これ
は出力ＯＵＴを駆動し、並びに図６に示す様に、シンク
ロナイザ５６（及びエッジ検出器５４）への入力ＣＬＲ
を駆動する。
【００４６】シンクロナイザ５６は、本発明のこの実施
例においては、読取り／書込み論理５０0の受信側にお
けるフリップフロップ５２の出力の転換を送信側のＲＩ
ＮＧＣＬＫ／２クロックドメインと同期させる機能を持
つ。本発明のこの実施例においては、従って、シンクロ
ナイザ５６のフリップフロップ９８、１０２は、クロッ
ク信号を目的地クロックドメインからラインＣＬＫ上に
受け、このドメインは、この場合、ＲＩＮＧＣＬＫ／２
クロックドメインにある（好ましくは、クロック信号Ｒ
ＩＮＧＣＬＫ／２それ自身）。逆に、シンクロナイザ５
８は、フリップフロップ９８、１０２を含み、これらは
スイッチ構造素子２０の受信側の分割され回復されたク
ロック信号によりクロックされ、これは図６に示す様に
その信号の目的地である。
【００４７】動作において、シンクロナイザ５６の初期
状態は、入力ＩＮにおける低論理レベルであり、低論理
レベルは入力ＣＬＲにおいて維持されている。この入力
ＩＮにおける低論理レベルは、ＡＮＤゲート９６を経由
しかつ入力ＣＬＫに印加される目的地クロックＲＩＮＧ
ＣＬＫ／２の一つのサイクルによりフリップフロップ９
８の中にクロックされ、フリップフロップ９８からの結
果としての低レベル出力は同様にフリップフロップ１０
２の中にクロックされ、そして出力ＯＵＴにおいて与え
られる。フリップフロップ５２（図６）の状態の変化に
応じてエッジ検出器５４により発生する低−高の転換と
同時に高レベルは次にＡＮＤゲート９６の入力へ、その
反転入力へ印加される入力ＣＬＲの低状態と組み合わせ
で印加され、ＡＮＤゲート９６はその出力において高レ
ベルを駆動し、これは入力ＣＬＫにおける目的地クロッ
クＲＩＮＧＣＬＫ／２の次のサイクル上でフリップフロ
ップ９８の中にクロックされ、フリップフロップ９８の
出力に現れる。目的地クロックＲＩＮＧＣＬＫ／２の次
のサイクルは、そこでこの高レベル（これは反転入力に
おける入力ＣＬＲからの低レベルと組合わされて）をフ
リップフロップ１０２の中にクロックし、次にクロック
ＲＩＮＧＣＬＫ／２クロックドメインと同期した方法で
ラインＯＵＴを高に駆動する。この様に、分割され回復
されたクロックドメインにおけるフリップフロップ５２
の出力における転換は他のクロックドメイン、即ち、ス
イッチ構造２０の送信側のＲＩＮＧＣＬＫ／２クロック
ドメインの中に同期される。
【００４８】シンクロナイザ５６の出力における高レベ
ルは、そこでエッジ検出器５４及びシンクロナイザ５６
のそれぞれの入力ＣＬＲに帰還される。図７ａに戻る
と、エッジ検出器５４の入力ＣＬＲにおける高レベル
は、インバータ８９による反転の後、入力ＣＬＫにおけ
るクロックＲＩＮＧＣＬＫ／２の次のサイクルでフリッ
プフロップ９２、９４の中にクロックされ、エッジ検出
器５４の出力ＯＵＴをレセットする。シンクロナイザ５
６においては、ラインＣＬＲにおける高レベルは、ＡＮ
Ｄゲート９６、１００の出力を低に駆動し、各状態はそ
こでクロックＲＩＮＧＣＬＫ／２の次のサイクルでフリ
ップフロップ９８、１０２の中にクロックされる。エッ
ジ検出器５４とシンクロナイザ５６はそこで次の書込み
指令に備える。
【００４９】図６に戻り参照すると、上述の様に、読取
り語指令ラインＲＤＷ０は、リング経路レジスタ３８又
は関連する送信制御回路からの様に、リング経路２４の
送信側から受取られ、そしてＲＳフリップフロップ６２
のリセット入力に印加される。読取り語指令ラインＲＤ
Ｗ０は、アクティブ高レベルを用い、スイッチ構造素子
２０の送信側は、クロック周波数補償ＦＩＦＯ３４から
データ語を要求していることを示す。フリップフロップ
６２の出力は、有効ラインＲＶ０を駆動する他に、イン
バータ５５を経由してエッジ検出器６０の入力ＩＮへ印
加され、これは図７ａに関して上に述べたエッジ検出器
５４と同様に作られている。エッジ検出器６０の出力
は、シンクロナイザ５８の入力ＩＮへ印加され、これは
上に述べたシンクロナイザ５６と同様に作られ、そして
これはフリップフロップ６２の状態を分割され回復され
たクロックドメインの中へ送信する。シンクロナイザ５
８の出力は、ＲＳフリップフロップ５２のリセット入力
に印加され、これは上述の様に、有効ラインＷＶ０を駆
動する。
【００５０】受信／送信有効論理５０0の全体の動作を
説明し、受信／送信有効論理５０1から５０4の他の場合
も同様に動作することが理解される。説明は初期の状態
から始め、そこでは円形バッファ４４の「０」番目のエ
ントリは、有効ラインＷＶ０（及び有効ラインＲＶ０）
上の低レベルにより示される様に、空（即ち、有効では
ない）である。デコーダ３２又は関連する制御回路によ
り書込み語指令ラインＷＲＷ０上のアクティブ状態の駆
動による書込み要求と同時に、これはデコーダ３２によ
るデータの書込みポインタ及び論理４６Ｗへの提示と組
合わされて遂行され、有効ラインＷＶ０上の前の低レベ
ルは、読取り／書き込み論理４８が提示されたデータを
円形バッファ４４の「０」番目のエントリの中へ書込む
ことを可能にする。ＲＳフリップフロップ５２は、書込
み語指令ラインＷＲＷ０上のアクティブレベルによりセ
ットされ、有効ラインＷＶ０を高に駆動する。加えて、
ＲＳフリップフロップ５２の出力におけるアクティブ転
換は、エッジ検出器５４及びシンクロナイザ５６を経由
して、ＲＩＮＧＣＬＫ／２クロックドメイン内へ同期化
され、ＲＳフリップフロップ６２をセットする。有効ラ
インＲＶ０はフリップフロップ６２により高レベルへ駆
動され、円形バッファ４４の「０」番目のエントリは今
や有効データを含むことを指示する。
【００５１】リング経路レジスタ３８又はリング経路２
４における別の送信目的地からの読取り語指令ラインＲ
ＤＷ０上のアクティブレベルにより指示される、円形バ
ッファ４４の「０」番目のエントリの有効内容（ライン
ＲＶ０は高）に対する読取り要求の場合には、ＲＳフリ
ップフロップ６２はリセットされ、有効ラインＲＶ０を
低に駆動する。この間に、読取りポインタ及び論理４６
Ｒは、以下に述べる様に、円形バッファ４４の「０」番
目のエントリの内容をマルチプレクサ４７ヘ印加する。
加えて、有効ラインＲＶ０上のアクティブ低レベルは、
エッジ検出器６０及びシンクロナイザ５８を経由して、
ＲＳフリップフロップ５２をリセットし、そして有効ラ
インＷＶ０を低に駆動する。有効ラインＷＶ０のこの状
態はそこで円形バッファ４４の「０」番目のエントリを
所望の新しいデータで書換えることを可能にする。
【００５２】図６に示しまた上述の様に、受信／送信有
効論理５０からの有効ラインの各々は、読取り／書込み
論理４８に印加され、これは次に円形バッファ４４のア
クセスにおいて書込みポインタ及び論理４６Ｗ及び読取
りポインタ及び論理４６Ｒを制御する。例えば、受信／
送信有効論理５０からの有効ラインＷＶ０及びＲＶ０
は、類似の有効ラインＷＶ１からＷＶ４及びＲＶ１から
ＲＶ４がそうである様に、読取り／書き込み論理４８へ
送られる。加えて、読取りポインタ及び論理４６Ｒから
の出力はマルチプレクサ４７の１つの入力ヘ印加される
が、マルチプレクサ４７の第２の入力はアイドル記号レ
ジスタ４５から固定値を受け、この固定値はアイドル記
号のためのコードに対応する。以下に述べる様に、マル
チプレクサ４７は従って、円形バッファ４４がなにか有
効なデータを含むかどうかに依存して、リング経路レジ
スタ３８等の様な、適切な目的地へ印加するために、円
形バッファ４４の出力又はアイドル記号のいずれかを選
択することが出来、これについて今やクロック周波数補
償ＦＩＦＯ３４の一般動作に関して説明する。
【００５３】図８は、クロック周波数補償ＦＩＦＯ３４
の、その受信及び送信機能に関する動作を示す。この説
明から明らかな様に、クロック周波数補償ＦＩＦＯ３４
の受信及び送信機能は、相互に並列に、本質的に相互に
同期して動作し、勿論上に図４及び５に関して述べた様
に、本発明の好ましい実施例によれば、受信機能は分割
され回復されたクロックドメインにおいて動作し、他方
送信機能はＲＩＮＧＣＬＫ／２クロックドメインにおい
て動作する。また、上に図６に関して述べた様に、書込
みポインタ及び論理４６Ｗ及び読取りポインタ及び論理
４６Ｒは別個のそれぞれの書込み及び読取りポインタを
円形バッファ４４の中へ維持している。
【００５４】受信ドメインにおいて、クロック周波数補
償ＦＩＦＯ３４の動作は、プロセス６４においてデコー
ダ３２からの有効語（アイドル記号以外の）の印加によ
り開始される。この新しいデータ語は、円形バッファ４
４のエントリｘの中に書込まれるべきもので、ここにｘ
は、書込みポインタ及び論理４６Ｗ内の書込みポインタ
の現在の値に相当する。ＦＩＦＯ様式においては、値ｘ
は、円形バッファ４４の時間的シーケンスにおける最も
古いエントリに相当する（即ち、他のエントリは、より
最近に書込まれた）。以下の説明から明らかな様に、書
込み動作が遂行されるべき円形バッファ４４のエントリ
は、増分的にかつ循環様式で前進する。データ語が、ア
イドル記号に相当する場合には、書込み動作は遂行され
ない。
【００５５】プロセス６４における、新しいデータ語の
受取に続き、クロック周波数補償ＦＩＦＯ３４における
読取り／書き込み論理４８は、現在の書込みポインタ値
に相当する円形バッファ４４の関連するｘ番目のエント
リがクロック周波数補償ＦＩＦＯ３４の送信側へ未だに
発送されなかった有効データを依然として含むかどうか
を決定するため有効ラインＷＶｘの現在の状態をテスト
するため判定６７を遂行する。もし、その通りであれ
ば、アクティブ高レベルにある有効ラインＷＶｘにより
指示され、円形バッファ４４のｘ番目のエントリは新し
いデータを受取るため未だ利用出来ず、これは、本発明
の好ましい実施例によれば、誤りである。以下の説明か
ら明らかな様に、円形バッファ４４の深さは、スイッチ
構造素子２０の複数送信クロックの間のクロック周波数
における許容出来る差異と、最大フレーム長さ及び読取
り／書込み論理５０におけるエッジ検出器５４、６０及
びシンクロナイザ５６、５８の往復旅行（ラウンドトリ
ップ）時間との組合わせに従い選択される。このため、
円形バッファ４４はオーバフローすることは予期され
ず、このオーバフローは書込みポインタがその対応する
エントリを指摘する時、有効ラインＷＶｘの状態を高に
するであろう。この様なオーバフローは、スイッチ構造
素子２０の１つの送信クロックがその仕様書制限を外れ
ていることを指示する。
【００５６】円形バッファ４４のエントリの内容が前に
読取られ、そのため有効ラインＷＶｘはイナクテイブレ
ベル（プロセス８４において、以下に述べる）にあると
仮定すると、判定６７は「いいえ」の結果を返す。有効
ラインＷＶｘ上の低レベルはデコーダ３２又は関連する
制御回路に送られ、これは、プロセス６９において、円
形バッファ４４のｘ番目のエントリに関連する書込み語
指令ラインＷＲＷｘ上でアクティブ状態を確認する。プ
ロセス７０はそこで、受信されたデータ語を円形バッフ
ァ４４のｘ番目のエントリに書込むため書込みポインタ
及び論理４６Ｗにより遂行される。図６に戻り、プロセ
ス６９における書込み語指令ラインＷＲＷｘの確認はま
た、プロセス７２を行わせ、有効ラインＷＶｘ上にアク
ティブレベルを発行するため、受信／送信有効論理５０
x の関連する要求におけるフリップフロップ５２の状態
をセットし、またシンクロナイザ５６によりＲＩＮＧＣ
ＬＫ／２ドメインの中に同期化されると同時に、フリッ
プフロップ６２の状態をセットし、従って円形バッファ
４４のｘ番目のエントリのための有効ラインＲＶｘ上に
アクティブ状態を発行する。有効ラインＲＶｘ上のこの
アクティブ状態は、送信ドメインにおける判定７９、８
１の状態を生じさせることが出来、以下に述べる。上述
の様に、もしアイドル記号がプロセス６４において受信
されると、書込み動作は遂行されず、このため円形バッ
ファ４４のエントリｘのための有効ラインＷＶｘは変化
なしで残り、エントリｘは有効データを含まないことを
指示する。
【００５７】クロック周波数補償ＦＩＦＯ３４の受信ド
メインによるデータ語の受信は、書込みポインタ及び論
理４６Ｗにおける書込みポインタを、円形バッファ４４
の次の順次エントリへ指向させるためインクリメントす
るプロセス７４により完了する。上述の様に、円形バッ
ファ４４の循環性は、円形バッファ４４における第５の
エントリに達すると回りを包むこの書込みポインタの値
により達成される。クロック周波数補償ＦＩＦＯ３４の
受信側は、そこでデコーダ３２から次のデータ語を受け
る準備ができている。
【００５８】クロック周波数補償ＦＩＦＯ３４の送信側
は、何時データ語を円形バッファ４４から読取れるかを
決定するため、有効ビットＲＶ０からＲＶ４を問合せる
ことにより動作する。この点について、クロック周波数
補償ＦＩＦＯ３４は、判定７９から始め、ここでは読取
りポインタ及び論理４６Ｒにおける読取りポインタの現
在の値に関連する有効ラインＲＶｙの状態がテストされ
る。上述の様に、この有効ラインＲＶｙ上のアクティブ
高レベルは、円形バッファ４４におけるｙ番目のエント
リは、検索及び送信に利用出来る有効データを含むこと
を指示する。もし現在の有効ラインＲＶｙがセットされ
なければ（判定７９は「いいえ」）、有効データは、円
形バッファ４４から出力するため利用出来ないことを指
示し、プロセス８０がアイドル記号をリング経路レジス
タ３８へ発行するために遂行される。図６に戻り参照す
ると、プロセス８０は、データ語の源としてアイドル記
号レジスタ４５を選択するマルチプレクサ４７により遂
行され、それはリング経路レジスタ３８へ送る（またそ
こでマルチプレクサ４０及び送信リングインタフェース
２６Ｘ上へ、図３及び４参照）。
【００５９】判定８２は、そこで全部の有効ラインＲＶ
は、この時点においてクリアかどうかを決定するために
遂行される。本発明のこの実施例によれば、円形バッフ
ァ４４は、一連のアイドル記号（一般に円形バッファ４
４のエントリの数より多い数）がクロック周波数補償Ｆ
ＩＦＯ３４を通り伝達されている時は、データフレーム
間は完全に空である。このため判定８２は、全部の有効
ラインＲＶがクリアかどうかを決定し、もし、そうでな
ければ（判定は「いいえ」）、制御は判定７９へ通過し
て戻り、そこでは円形バッファ４４におけるｙ番目のエ
ントリ、に対する現在の有効ラインＲＶｙが有効データ
についてテストされる。もし全部の有効ラインＲＶがク
リアであれば、しかし、読取り／書込み論理４８は、そ
の中に制御ビットをセットし、これは多重有効データ語
はフレームの読取りの開始に先立って検出されるべきこ
とを指示する。この例示的実施において、円形バッファ
４４の２つの有効エントリが、円形バッファ４４の読取
りを開始する前に要求される場合には、読取り／書込み
論理４８における制御ビット「２つ待ち」がプロセス８
３においてセットされ、これに続き制御は判定７９へ通
過して戻り、これを用いクロック周波数補償ＦＩＦＯ３
４は再び有効ラインＲＶｙの状態をテストする。
【００６０】本発明の好ましい実施例のこの例によれ
ば、クロック周波数補償ＦＩＦＯ３４は、どのデータ語
をも読取る前に２つの有効記号が円形バッファ４４に記
憶されるまで待つ。特定の数の有効エントリのこの待ち
受けは、本発明の好ましい実施例によれば、アイドル記
号が、送信されるデータストリームの中に挿入される頻
度を減少させるため準備され、これを今や説明する。
【００６１】円形バッファ４４からデータをも読取る前
に要求される有効エントリの数は、スイッチ構造素子２
０の送信クロックの間の周波数変動における許容差、並
びに最大フレームサイズに従い選択される。例えば、
０．０５％のクロック周波数許容差レベルは、２０００
サイクル当たり１クロックサイクルの最大変動を結果と
して生じる。もし最大イサーネットフレーム長さが１５
００バイト、又は７５０記号のオーダであり、また送信
クロックがそれらの特定された許容差以内である限り、
スイッチ構造素子２０の受信側と送信側との間に僅かに
１サイクルのスリップが発生し得る。受信側が送信側よ
り遅い場合には、従って、エントリのどの１つでも読取
る前に、円形バッファ４４の２つの隣接するエントリが
有効になるのを待ち受けることにより、一つのサイクル
のスリップにおいてさえ、どの単一データフレームの読
取りもフレームの中間においてアイドル記号を発行する
必要がない。むしろ、このアイドル記号は、プロセス８
０において、記号の間のみに送信される。
【００６２】勿論、異なるクロック許容差範囲及びデー
タフレーム長さは、より大きな数の有効エントリが円形
バッファ４４の読取りの前に存在することを要求するか
も知れない。例えば、もし一つのデータフレーム内に２
つのサイクルスリップが在り得れば、読取り動作の開始
に先立ち３つのエントリが必要であるかも知れない。
【００６３】円形バッファ４４のエントリの数は、受信
クロックが送信クロックより速い場合には、好ましくは
一つのデータフレーム内のサイクルスリップの最大数に
従い選択される。例えば、もしスイッチ構造素子２０の
受信側が、ある与えられたデータフレームの間に送信側
により送信出来るよりも、多くて、１つの追加の記号を
受信出来れば。上述の例において、そこでは２つの有効
エントリが読取り動作を行う前に必要であり、これら２
つの有効エントリに加えて少なくとも２つの追加のエン
トリが、両方の場合を処理するためには必要である。円
形バッファ４４の全体の深さが、本発明の好ましい実施
例によれば比較的小さいことを考慮し、また送信クロッ
クと受信クロックの間に存在するかも知れない最大位相
スキューを考慮すれば、少なくとも１つのより多い追加
のエントリを含むのが用心深く、本発明の好ましい実施
例によれば、従って、円形バッファ４４は５つのエント
リを含む。
【００６４】図８に戻り参照し、また上述の様に、有効
ビットＲＶｙはプロセス７２によりセットされ、これは
円形バッファ４４の中へのデータ語の記憶と同時に、ク
ロック周波数補償ＦＩＦＯ３４の受信側上で遂行され
る。有効ビットＲＶｙがそこでセット（判定７９は、
「はい」）されていると、クロック周波数補償ＦＩＦＯ
３４はそこで、判定８５において、読取り／書込み論理
４８内の制御ビット「２つ待ち」の状態をテストする。
もし制御ビット「２つ待ち」が、セット（判定８５は、
「はい」）されていると、読取りは、円形バッファ４４
の次のエントリに関連する次の有効ラインＲＶ（ｙ＋
１）の状態が、判定８１においてテストされるまでは、
開始されない。図７に戻り参照すると、もし次の有効ラ
インＲＶ（ｙ＋１）がセットされない（判定８１は、
「いいえ」）と、制御は、別のアイドル記号を発行する
ためプロセス８０へ通過する。判定８２は、いいえ（有
効ラインＲＶｙは、判定７９において決定された様にセ
ットされているので）を返し、そして制御は、有効ライ
ンＲＶ（ｙ＋１）が受信側上でプロセス７２の要求によ
りセットされるまで、判定７９へ通過し戻る。
【００６５】判定８１が、円形バッファ４４の２つのエ
ントリが有効（アイドルでない記号）データを含むこと
を指示する、「はい」の結果を返すと同時に、プロセス
８４がそこで遂行され、読取り／書込み論理４８におけ
る制御ビット「２つ待ち」をクリアし、これは記号間の
様な全部の有効ラインＲＹがクリアになるまで、２つの
有効語を要求することなく引き続く読取りの継続を可能
にする。読取り語指令ラインＲＤＷｙがそこで、プロセ
ス８６において、適切なデータの目的地又は関連する制
御回路により確認され、読取り／書込み論理４８内の読
取りポインタの現在の値において、円形バッファ４４の
ｙ番目のエントリの読取りを開始する。読取り／書込み
論理４８は次に、プロセス８８において円形バッファ４
４の対応するエントリを読取るため読取りポインタ及び
論理４６Ｒを制御し、このエントリの内容をマルチプレ
クサ４７に提供し、これは、この場合、図５に示す様
に、リング経路レジスタ３８、字句バッファ３６、又は
スイッチインタフェース２２の様な適切な目的地へ発送
するため円形バッファ４４の出力を選択する。加えて、
プロセス８６における読取り語指令ラインＲＤＷｙの確
認はまたフリップフロップ６２の状態をリセットするの
に役立ち、有効ラインＲＤＷｙをクリアし、またシンク
ロナイザ５８を用いて、フリップフロップ５２の状態を
リセットし、そして従って、クロック周波数補償ＦＩＦ
Ｏ３４の送信側上の有効ラインＷＶｙをクリアし、これ
ら全部はプロセス９０においてである。読取りポインタ
及び論理４６Ｒ内の読取りポインタの現在の値はそこで
プロセス９２においてインクリメントされ、そして制御
は、送信、又は読取り、ドメインから見えるように、円
形バッファ４４における次の順次エントリの有効性を問
合せるためプロセス７９へ通過して戻る。
【００６６】この一般的な動作において、従って、クロ
ック周波数補償ＦＩＦＯ３４における有効エントリの数
は、受信ドメインからは、３と５の間で変わる様に見
え、送信ドメインからは、有効エントリの数は１と３の
間で変わる様に見える。エントリの見掛けの数における
差は、受信／送信論理５０の各要求においてシンクロナ
イザ５６、５８により与えられる遅延に起因し、このた
め送信側上の有効ラインＲＶはクロック周波数補償ＦＩ
ＦＯ３４の受信側上の有効ラインＷＶより、より急速に
クリアされる。分割され回復されたクロックドメイン及
びＲＩＮＧＣＬＫ／２ドメインにおけるそれぞれのクロ
ックの間の位相関係に依存して、クロック周波数補償Ｆ
ＩＦＯ３４は、２クロックサイクルより僅かに少ないと
ころから３クロックサイクルより僅かに大きいところま
で変化できる待ち時間を挿入することが予期され、端数
の変動は、シンクロナイザ５６、５８にとって必要なセ
ットアップ時間及び保持時間に起因する。
【００６７】本発明によれば、従って、ネットワークス
イッチ内の受信及び送信クロック周波数における差に対
する補償は、極めて控え目な深さ（例えば、５つのエン
トリ）を持つバッファの使用により容易に得られる。こ
の補償は、また３クロックサイクルのオーダの様な、小
さな量の待ち時間しか含まない、この結果、スイッチシ
ステム１０において提供される様な、ネットワークスイ
ッチ構造のリング配列に亘って高いデータ率が達成出来
る。更に、クロック補償計画の実現に要求される論理は
比較的控え目であり、また実行に簡単かつ安定である。
本発明は、好ましい実施例に従って説明したが、これら
の実施例、の修正、及び、代替、この発明の利点及び利
益を得るこの様な修正及び代替は、この明細書及び図面
を参照した当業者に明白であることが予期される。この
様な修正及び代替は、特許請求の範囲に記載したこの発
明の範囲内にあることを企図している。
【図面の簡単な説明】
【図１】本発明の好ましい実施例が実行されるイサーネ
ットネットワークのブロック形式の電気的図。
【図２】本発明の好ましい実施例による、図１のネット
ワークにおけるスイッチシステムの、ブロック形式の電
気的図。
【図３】本発明の好ましい実施例による、図２のスイッ
チシステムの、その中のスイッチ構造素子の故障の検出
の、前及び後のそれぞれの、ブロック形式の電気的図。
【図４】本発明の好ましい実施例による、スイッチ構造
のアーキテクチャの、ブロック形式の電気的図。
【図５】本発明の好ましい実施例による、スイッチ構造
におけるリング経路の、ブロック形式の電気的図。
【図６】本発明の好ましい実施例による、クロック周波
数補償ＦＩＦＯのブロック形式の電気的図。
【図７】ａは、本発明の好ましい実施例による、図６の
クロック周波数補償ＦＩＦＯの読取り／書き込み論理に
おけるエッジ検出器の、概略形式の電気的図。ｂは、本
発明の好ましい実施例による、図６のクロック周波数補
償ＦＩＦＯの読取り／書き込み論理におけるシンクロナ
イザの、概略形式の電気的図。
【図８】本発明の好ましい実施例による、図６のクロッ
ク周波数補償ＦＩＦＯの動作を示す流れ図。
【符号の説明】
１０ スイッチシステム ２０ スイッチ構造素子 ２４ リング経路 ２６Ｒ、２６Ｘ 受信インタフェース、送信インタフェ
ース ３２ デコーダ ３４ クロック周波数補償ＦＩＦＯ ４４ バッファ ４６Ｒ、４６Ｗ 読取りポインタ論理、書込みポインタ
論理 ４８ 読取り／書込み論理 ５０ 有効論理回路 ５２、６２ ＲＳフリップフロップ、 ５４、６０ エッジ検出器 ５６、５８ シンクロナイザ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドレ スズクゼパネク イギリス国 ノーザンプトンシャー、ハー トウェル、フォーリィ レーン、ザ フォ ーリィ ２ (72)発明者 デニス アール、ボードイン アメリカ合衆国 テキサス、コウレット、 レイクサイド ドライブ 3910 Ｆターム(参考） 5K031 CB19 DA05 DA12 DB11

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 受信クロックドメインからの受信データ
    を送信クロックドメインへ通信するためのインタフェー
    ス回路であって、 複数のエントリを含み、受信クロックドメインからデー
    タを受信するため結合された入力を持ちかつデータを送
    信クロックドメインへ供給するための出力を持つバッフ
    ァと、 各々がバッファの複数のエントリの対応する１つに関連
    する複数の有効論理回路とを包含し、各有効論理回路
    は、 受信クロックドメインにおける有効ラインの状態を制御
    する書込み有効ラッチであって、当該書込み有効ラッチ
    は書込み要求信号を受けるため結合されたセット入力を
    もつ、当該書込み有効ラッチと、 送信クロックドメインにおける有効ラインの状態を制御
    する読取り有効ラッチであって、当該読取り有効ラッチ
    は読取り要求信号を受けるため結合されたリセット入力
    をもつ、当該読取り有効ラッチと、 読取り要求信号に応じて書込み有効ラッチをリセットす
    るリセット論理と、 書込み要求信号に応じて読取り有効ラッチをセットする
    セット論理とを包含する、インタフェース回路。
  2. 【請求項２】 請求項１に記載のインタフェース回路で
    あって、更に、 次の受信データ語が受信クロックドメインから書込まれ
    るべきバッファのエントリの１つを指示する書込みポイ
    ンタを維持するための書込みポインタ論理と、 次のデータ語が送信クロックドメインへ読取られべきバ
    ッファのエントリの１つを指示する読取りポインタを維
    持するための読取りポインタ論理とを含むインタフェー
    ス回路。
  3. 【請求項３】 請求項１に記載のインタフェース回路で
    あって、そこに当該リセット論理は、 送信クロックドメインにおける読取り要求信号の転換を
    検出する第１のエッジ検出器と、 第１のエッジ検出器に結合された入力を持ち、書込み有
    効ラッチのリセット入力に結合された出力において、受
    信クロックドメインの中に同期したリセット信号を発生
    する第１のシンクロナイザ回路とを含む、インタフェー
    ス回路。
  4. 【請求項４】 請求項３に記載のインタフェース回路で
    あって、そこに当該セット論理は、 受信クロックドメインにおける書込み要求信号の転換を
    検出する第２のエッジ検出器と、 第２のエッジ検出器に結合された入力を持ち、読取り有
    効ラッチのセット入力に結合された出力において、送信
    クロックドメインの中に同期したセット信号を発生する
    第２のシンクロナイザ回路とを含む、インタフェース回
    路。
  5. 【請求項５】 データ語を受信クロックドメインから送
    信クロックドメインの中へ転送する方法であって、 データ語を複数のエントリを持つバッファへ印加するス
    テップと、 複数のエントリの第１のものに関連する書込み有効ビッ
    トに応じて、複数のエントリの第１のものは有効データ
    を含まないことを指示し、複数のエントリの第１のもの
    は書込みポインタの現在の値により指示される、ステッ
    プと、 印加されたデータ語を複数のエントリの第１のものの中
    に記憶するステップと、 複数のエントリの第１のものに関連する書込み有効ビッ
    トをセットするステップと、 複数のエントリの第１のものに関連する読取り有効ビッ
    トをセットするステップと、 複数のエントリの第２のものに関連する読取り有効ビッ
    トに応じて、複数のエントリの第２のものは有効データ
    を含むことを指示し、複数のエントリの第２のものは読
    取りポインタの現在の値により指示される、ステップ
    と、 複数のエントリの第２のものの内容を送信クロックドメ
    インの中に読取るステップと、 複数のエントリの第２のものに関連する読取り有効ビッ
    トをクリアするステップと、 複数のエントリの第２のものに関連する書込み有効ビッ
    トをクリアするステップとを包含する、データ語を受信
    クロックドメインから送信クロックドメインの中へ転送
    する方法。
  6. 【請求項６】 請求項５に記載の方法であって、更に、 記憶するステップの後、書込みポインタをインクリメン
    トすることを含む、データ語を転送する方法。
  7. 【請求項７】 請求項６に記載の方法であって、更に、 読取るステップの後、読取りポインタをインクリメント
    することを含む、データ語を転送する方法。
  8. 【請求項８】 請求項７に記載の方法であって、更に、 複数のエントリの第２のものに関連する読取り有効ビッ
    トに応じて、複数のエントリの第２のものは有効データ
    を含むことを指示し、複数のエントリの次のものに関連
    する読取り有効ビットをテストすることを含み、 そこに、当該読取るステップは、複数のエントリの第２
    のものは有効データを含むことを指示している複数のエ
    ントリの第２のものに関連する読取り有効ビットと、複
    数のエントリの次のものもまた有効データを含むことを
    指示していることを決定するテストするステップと両方
    に応じて遂行される、データ語を転送する方法。
  9. 【請求項９】 請求項７に記載の方法であって、更に、 複数のエントリの第２のものに関連する読取り有効ビッ
    トに応じて、複数のエントリの第２のものは有効データ
    を含まないことを指示し、アイドル記号を発行すること
    を含む、データ語を転送する方法。
  10. 【請求項１０】 通信ネットワークのためのスイッチシ
    ステムであって、 各々が１つ又はそれより多いネットワーク要素と接続す
    るためのインタフェースを持つ複数のスイッチと、 複数のスイッチ構造素子とを含み、その各々は、 各々が当該複数のスイッチの関連する１つに結合される
    複数のスイッチインタフェースと、 受信クロックドメインにおいて動作する第１の受信リン
    グインタフェースと、 送信クロックドメインにおいて動作する第１の送信リン
    グインタフェースと、 当該第１の送信リングインタフェースの動作を制御する
    ためのクロック信号を発生する送信クロック発生回路
    と、 当該第１のリング受信インタフェースに結合される入力
    を持ちかつ出力を持つ第１のリング経路とを含み、当該
    第１のリング経路は、 複数のエントリを含み、第１の受信リングインタフェー
    スからデータを受信するため結合された入力を持ちかつ
    データを第１の送信リングインタフェースに与えるため
    の出力を持つバッファと、 各々がバッファの複数のエントリの対応する１つに関連
    する複数の有効論理回路とを含み、各有効論理回路は、 受信クロックドメインにおける有効ラインの状態を制御
    するための書込有効ラッチであって、当該書込有効ラッ
    チは書込み要求信号を受けるため結合されたセット入力
    を持つ、当該書込有効ラッチと、 送信クロックドメインにおける有効ラインの状態を制御
    するための読取り有効ラッチであって、当該読取り有効
    ラッチは読取り要求信号を受けるため結合されたリセッ
    ト入力を持つ、当該読取り有効ラッチと、 読取り要求信号に応じて書込有効ラッチをリセットする
    ためのリセット論理と、 書込み要求信号に応じて読取り有効ラッチをセットする
    ためのセット論理と、を含み、 第２の受信リングインタフェース、 当該第２のリング受信インタフェースに結合される入力
    を持ちかつ出力を持つ第２のリング経路、 第２の送信リングインタフェース、 そこに、当該第１の受信リングインタフェース及び第２
    の送信リングインタフェースは、当該複数のスイッチ構
    造素子の別のもののリングインタフェースに結合される
    第１のリングインタフェースに対応し、またそこに当該
    第１の送信リングインタフェース及び第２の受信リング
    インタフェースは、当該複数のスイッチ構造素子の別の
    もののリングインタフェースに結合される第２のリング
    インタフェースに対応し、これにより当該複数のスイッ
    チ構造素子は一つのリングの中に相互接続される，スイ
    ッチシステム。
  11. 【請求項１１】 請求項１０に記載のスイッチシステム
    であって、そこに当該第１のリング経路は更に、 第１の受信リングインタフェースから受けたコードグル
    ープをデコードしかつデコードされたコードグループに
    対応するデータ語をバッファに与えるデコーダと、 バッファから読取られたデータ語をコード化しかつコー
    ド化されたデータ語に対応するコードグループを第１の
    送信リングインタフェースに与えるエンコーダとを含
    む、スイッチシステム。
  12. 【請求項１２】 請求項１１に記載のスイッチシステム
    であって、そこに当該第１のリング経路は更に、 複数の入力を持ち、またエンコーダに結合された出力を
    持つ第１のマルチプレクサと、 バッファの出力に結合されかつ第１のマルチプレクサの
    複数の入力の１つに結合された出力を持つリング経路レ
    ジスタとを含み、 そこに複数のスイッチインタフェースの各々は第１のマ
    ルチプレクサのそれぞれの入力に結合された出力を持
    つ、スイッチシステム。
  13. 【請求項１３】 請求項１２に記載のシステムであっ
    て、そこに当該第１のリング経路は更に、 次の受信データ語が受信クロックドメインから書込まれ
    るべきバッファのエントリの１つを指示する書込みポイ
    ンタを維持するための書込みポインタ論理と、次のデー
    タ語がそこから送信クロックドメインの中へ読取られる
    べきバッファのエントリの１つを指示する読取りポイン
    タを維持する読取りポインタ論理とを含む、システム。
  14. 【請求項１４】 請求項１３に記載のスイッチシステム
    であって、そこに当該第１のリング経路は更に、 アイドル記号を受けるための第１の入力を持ちかつバッ
    ファの出力に結合された第２の入力を持ち、またリング
    経路レジスタの入力に結合された出力を持つ第２のマル
    チプレクサを含み、当該第２のマルチプレクサは、読取
    りポインタの値に対応するバッファのエントリが有効デ
    ータを含んでいないことを指示する複数の有効論理回路
    の１つのための送信クロックドメイン内の有効ラインに
    応じてアイドル記号をリング経路レジスタに印加する、
    スイッチシステム。
  15. 【請求項１５】 請求項１０に記載のシステムであっ
    て、そこに当該リセット論理は、 送信クロックドメインにおける読取り要求信号の転換を
    検出するための第１のエッジ検出器回路と、 第１のエッジ検出器回路に結合された入力を持ち、書込
    み有効ラッチのリセット入力に結合された出力におい
    て、受信クロックドメイン内へ同期化されたリセット信
    号を発生する第１のシンクロナイザ回路とを含み、 またそこに当該セット論理は、 受信クロックドメインにおける書込み要求信号の転換を
    検出するための第２のエッジ検出器回路と、 第２のエッジ検出器回路に結合された入力を持ち、読取
    り有効ラッチのセット入力に結合された出力において、
    送信クロックドメイン内へ同期化されたセット信号を発
    生する第２のシンクロナイザ回路とを含む、システム。
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