JP2002041358A - プロセッサシステム - Google Patents

Abstract

(57)【要約】 【課題】 大規模な局所性の少ないストリームデータを
効率的に扱うことができ、ヒット率の向上のためのアソ
シアティビティを増やす必要がなく、低消費電力化の可
能なプロセッサシステムを得る。 【解決手段】 プロセッサ１０１と、そのプロセッサ１
０１が処理するストリームデータを記憶するメインメモ
リ１０３とを有するプロセッサシステムにおいて、プロ
セッサ１０１とメインメモリ１０３との間に、一連のデ
ータをストリームとして格納するストリームバッファ１
０２を設けると共に、プロセッサ１０１のストリーム命
令に基づいて、メインメモリ１０３及びストリームバッ
ファ１０２のリード及びライトを制御するストリーム制
御部１０４を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサと、そ
のプロセッサが処理するストリームデータを記憶するメ
インメモリとを有するプロセッサシステム（プロセッサ
装置）に関する。

【０００２】

【従来の技術】マイクロプロセッサやデジタルシグナル
プロセッサ（ＤＳＰ）等のプロセッサを利用したプロセ
ッサシステムでは、プロセッサが処理するデータをメイ
ンメモリに格納しておき、プロセッサの命令によって、
必要なデータを、そのメインメモリから、一旦レジスタ
にロードしてから、例えば、演算器に供給して演算処理
するか、又は、メインメモリからのデータを直接、例え
ば、演算器に供給して演算処理するを普通としていた。

【０００３】ところで、メインメモリのアクセス速度
は、プロセッサの動作速度に較べて非常に遅く、この速
度差は、近年ますます大きくなる傾向にあり、これが、
プロセッサシステムの性能向上の足枷となっていた。

【０００４】そこで、プロセッサを利用した多くのシス
テムでは、メインメモリに較べて小容量ではあるが、ア
クセス速度が高速であるキャッシュメモリを、プロセッ
サと、メインメモリとの間に設けることによって、見掛
け上メインメモリのアクセス速度を高くするようにして
いた。

【０００５】しかしながら、キャッシュメモリは、空間
的及び時間的に局所性のあるデータに対しては非常に有
効であるが、信号処理等におけるように、大規模で局所
性の少ないストリームデータに対しては、必ずしも、キ
ャッシュメモリが適しているとはいえなかった。即ち、
ストリームデータのデータ量が増えると、キャッシュメ
モリの絶対的な容量不足が問題となり、又、容量は足り
ているが、キャッシュメモリの構成上の問題から、キャ
ッシュミスが発生するという問題があった。

【０００６】例えば、セットアソシアティブ（set asso
ciative)方式のキャッシュメモリでは、同一のセットア
ドレスに別のストリームデータや一般の変数が集中する
と、キャッシュメモリのアソシアティビティ(associati
vity) （ウェイ数）が不足し、キャッシュメモリ全体の
容量は足りていても、必要なデータがキャッシュメモリ
から追い出されてしまい、キャッシュミスが発生する。

【０００７】

【発明が解決しようとする課題】かかる点に鑑み、本発
明は、プロセッサと、そのプロセッサが処理するストリ
ームデータを記憶するメインメモリとを有するプロセッ
サシステムにおいて、大規模で局所性の少ないストリー
ムデータを効率的に扱うことができ、ヒット率の向上の
ためのアソシアティビティを増やす必要がなく、低消費
電力化の可能なプロセッサシステムを提案しようとする
ものである。

【０００８】

【課題を解決するための手段】第１の本発明は、プロセ
ッサと、そのプロセッサが処理するストリームデータを
記憶するメインメモリとを有するプロセッサシステムに
おいて、プロセッサとメインメモリとの間に、一連のデ
ータをストリームとして格納するストリームバッファを
設けると共に、プロセッサのストリーム命令に基づい
て、メインメモリ及びストリームバッファのリード及び
ライトを制御するストリーム制御部を設けたプロセッサ
システムである。

【０００９】第１の本発明によれば、メインメモリに、
プロセッサが処理するストリームデータを記憶し、プロ
セッサのストリーム命令に基づいて、ストリーム制御部
が、メインメモリ及びストリームバッファのリード及び
ライトを制御する。

【００１０】第２の本発明は、第１の本発明のプロセッ
サシステムにおいて、プロセッサのプリフェッチ命令に
より、メインメモリから読出したストリームデータをス
トリームバッファに順番に格納し、プロセッサのロード
命令によって、ストリームバッファに格納されているス
トリームデータを順番に取り出してプロセッサに渡し、
そのプロセッサのストア命令によって、そのプロセッサ
にストアされているストリームデータをストリームバッ
ファに格納し、プロセッサのライトバック命令によっ
て、ストリームバッファに格納されているストリームデ
ータをメインメモリにライトバックするようにしたプロ
セッサシステムである。

【００１１】第３の本発明は、第１の本発明のプロセッ
サシステムにおいて、ストリーム制御部は、複数のスト
リームに、ストリームバッファ内の分割された複数の領
域を割り当てるバウンダリレジスタと、ストリームバッ
ファの複数の領域内における各ストリームデータの存在
範囲を保持するストリームポインタと、各ストリーム毎
にプリフェッチ及びライトバックするメインメモリのア
ドレスを保持するアドレスレジスタと、プリフェッチ及
びライトバック後にアドレス値を更新するための増分値
を保持するステップレジスタと、プリフェッチ及びライ
トバックするストリームデータのワード数を保持するカ
ウンタとを備えるプロセッサシステムである。

【００１２】第４の本発明は、複数のプロセッサと、そ
の複数のプロセッサが処理するストリームデータを記憶
するメインメモリとを有するプロセッサシステムにおい
て、複数のプロセッサとメインメモリとの間に、それぞ
れストリームデータを格納する、複数のプロセッサに１
対１に対応する複数のストリームバッファを設けると共
に、複数のストリームバッファに１対１に対応し、複数
のプロセッサのうちの少なくも１個のプロセッサのスト
リーム命令に基づいて、メインメモリ及び対応するスト
リームバッファのリード及びライトを制御するストリー
ム制御部を設けると共に、複数のプロセッサが処理する
全ストリームにそれぞれ対応するアドレスが、各別に割
り当てられてなるプロセッサシステムである。

【００１３】

【発明の実施の形態】以下に、図面を参照して、本発明
の実施の形態のプロセッサシステム（プロセッサ装置）
（プロセッサ回路）の例を詳細に説明する。先ず、図１
を参照して、そのプロセッサシステムの全体の構成を説
明する。このプロセッサシステムでは、プロセッサ１０
１と、そのプロセッサ１０１が処理するデータを記憶す
るメインメモリ１０３とを有し、プロセッサ１０１と、
メインメモリ１０３との間にストリームバッファ１０２
を設ける。そして、メインメモリ１０３及びストリーム
バッファ１０２のリード及びライトを制御するストリー
ム制御部１０４を設ける。尚、プロセッサ１０１として
は、マイクロプロセッサやデジタルシグナルプロセッサ
（ＤＳＰ）が可能である。

【００１４】プロセッサ１０１は、プログラムの実行を
行うが、実行する命令には、ストリーム用の命令である
初期化命令、プリフェッチ（prefetch) 命令、ロード(l
oad)命令、ストア(store) 命令及びライトバック(write
back)命令が含まれる。

【００１５】プロセッサ１０１がこれらのストリーム命
令を実行すると、プロセッサ１０１は、ストリーム制御
部１０４に対し、ストリームＩＤ、アドレス、コマンド
等の制御信号を供給する。ストリーム制御部１０４が、
これらの制御信号を受け取ると、ストリーム制御部１０
４は、ストリームバッファ１０２及びメインメモリ１０
３のリード及びライトを制御する。これによって、スト
リームバッファ１０２及びメインメモリ１０３並びにプ
ロセッサ１０１の間で、ストリームデータの転送が行わ
れる。

【００１６】ストリームバッファ１０２は、ＳＲＡＭ
（スタティックＲＡＭ）又はＤＲＡＭ（ダイナミックＲ
ＡＭ）で構成され、ストリーム制御部１０４からのリー
ド及びライトコマンドによって制御される。

【００１７】次に、図２を参照して、図１におけるスト
リーム制御部１０４の具体構成例を説明する。ストリー
ム制御部１０４は、複数ｎ本のストリームの管理を行う
ための、ｎ個のレジスタからなるバウンダリレジスタ２
０１、ｎ個のレジスタからなるストリームポインタ２０
２、ｎ個レジスタからなるアドレスレジスタ２０３、ｎ
個のレジスタからなるステップレジスタ２０４、ｎ個の
カウンタからなるカウンタ２０５を備えている。

【００１８】ストリームバッファ１０２は、ｎ本のスト
リームに対応したｎ個の領域に分割されている。バウン
ダリレジスタ２０１は、レジスタＢ₀ 、Ｂ₁ 、‥‥‥
‥、Ｂ _n-1 から構成され、ｎ本のストリームに対するス
トリームバッファ１０２の複数ｎ個に分割された領域の
指定を行う。ストリーム０、１、２、‥‥‥、ｎのうち
の、例えば、ストリーム３に割り当てる領域の開始地点
はレジスタＢ₂ で、終了地点はレジスタＢ₃ で指定す
る。但し、ストリーム０の開始地点はストリームバッフ
ァ１０２の先頭とする。

【００１９】ストリームポインタ２０２は、ｎ個のスト
リーム毎のＶ、ＴＯＰ、ＴＡＩＬの３つのフィールドの
レジスタから構成される。Ｖは、対応するストリームデ
ータにおけるデータの存在の有無を示し、例えば、Ｖ＝
０ならストリームデータは空、従って、Ｖ＝１ならスト
リームデータが存在することをそれぞれ示す。ＴＯＰ及
びＴＡＩＬは、ストリームバッファ１０２のｎ本のスト
リームにそれぞれ割り当てられた領域内におけるストリ
ームデータの存在する先頭地点及び最後尾の次の地点を
それぞれ示す。

【００２０】アドレスレジスタ２０３は、メインメモリ
１０３に対しストリームデータをプリフェッチ及びライ
トバックするときのメインメモリ１０３のアドレスを保
持する。ステップレジスタ２０４は、メインメモリ１０
３に対し複数ワードのストリームデータのプリフェッチ
又はライトバック時のメインメモリ１０３のアドレスの
増分をワード単位で指定する。例えば、ステップレジス
タ２０４の値が１のときは、メインメモリ１０３上の連
続したワードに対して、２のときは１ワード置きにとい
うように、メインメモリ１０３に対してプリフェッチ又
はライトバックを行う。

【００２１】以下に、プロセッサ１０１が、各ストリー
ム命令を実行した場合のストリーム制御部１０４の動作
を詳細に説明する。プロセッサ１０１が、ストリームの
初期化命令を実行すると、命令で指定されたストリーム
ＩＤと、境界地点を示すポインタ値とがプロセッサ１０
１からストリーム制御部１０４に渡される。ストリーム
制御部１０４は、バウンダリレジスタ２０１のストリー
ムＩＤで指定されたレジスタにポインタ値をセットす
る。同時に、ストリーム制御部１０４は、ストリームポ
インタ２０２のストリームＩＤで指定されたＶのレジス
タを０にクリアし、ＴＯＰのレジスタと、ＴＡＩＬのレ
ジスタを割り当てた領域の先頭地点にセットする。

【００２２】プロセッサ１０１がストリームデータのプ
リフェッチ命令を実行すると、命令で指定されたストリ
ームＩＤ、メインメモリ１０３のプリフェッチ開始アド
レス、ステップ値及びプリフェッチワード数が、プロセ
ッサ１０１からストリーム制御部１０４に渡される。ス
トリーム制御部１０１は、アドレスレジスタ２０３、ス
テップレジスタ２０４及びカウンタ２０５それぞれのス
トリームＩＤで指定された各レジスタにそれぞれアドレ
ス、ステップ値及びワード数をセットし、メインメモリ
１０３に対してプリフェッチを開始する。通常、プリフ
ェッチは、メインメモリ１０３に対してキャッシュメモ
リのブロック（又はライン）と同様にブロック単位で行
う。但し、ステップレジスタ２０４の値がある一定値以
上でブロック単位のプリフェッチでは、不要なワードの
読み出しのために効率が悪くなる場合は、ワード単位で
プリフェッチを行う。

【００２３】メインメモリ１０３から読み出されたブロ
ックデータは、一旦、ラッチ１０５に格納され、そのブ
ロックに含まれるワードの中からステップレジスタ２０
４で指定するワードのみを選択してラッチ１０５から読
み出して、ストリームバッファ１０２に書き込む。

【００２４】そして、ストリームポインタ２０２のＶの
レジスタに１をセットし、ＴＡＩＬのレジスタを書き込
んだワード数分インクリメントする。又、アドレスレジ
スタ２０３をメインメモリ１０３から読み出したブロッ
クサイズ分インクリメントし、カウンタ２０５をストリ
ームバッファ１０２に書き込んだワード数だけデクリメ
ントする。そして、このカウンタ２０５の計数内容が０
になるまで、上述のプリフェッチ操作を繰り返す。

【００２５】ストリームポインタ２０２のＴＡＩＬの更
新値がバウンダリレジスタ２０１の終了地点に一致する
場合は、開始地点に戻って更新を続ける。以下、他の命
令におけるＴＯＰの更新も含めて同様である。

【００２６】又、ストリームポインタ２０２のＶのレジ
スタの内容が１で、ＴＡＩＬのレジスタの内容と、ＴＯ
Ｐのレジスタの内容とが一致した場合は、空き領域がで
きるまで、プリフェッチを中断し、ロードの実行等によ
りストリームデータが消費され、空きができた後に、プ
リフェッチを再開する。

【００２７】次に、図３を参照して、ステップレジスタ
２０４の値が２の場合におけるプリフェッチの動作を説
明する。アドレスレジスタ２０３のレジスタのアドレス
により、メインメモリ１０３にブロック単位のプリフェ
ッチを掛け(1) 、メインメモリ１０３より読み出しデー
タをラッチ１０５にラッチし(2) 、ステップレジスタ２
０４のレジスタにおけるアドレスの増分に従ってストリ
ームデータを選択し(3) 、その選択されたストリームデ
ータをストリームバッファ１０２に書込み(4)、ストリ
ームポインタ２０２、アドレスレジスタ２０３及びカウ
ンタ２０５の各レジスタの内容を更新する(5) 。

【００２８】プロセッサ１０１がストリームデータのロ
ード命令を実行すると、命令で指定されたストリームＩ
Ｄが、プロセッサ１０１からストリーム制御部１０４に
渡される。ストリーム制御部１０４は、ストリームポイ
ンタ２０２のストリームＩＤで指定されたレジスタをチ
ェックする。ストリームポインタ２０２のＶのレジスタ
の内容が１の場合、ＴＯＰのレジスタが指す地点から１
ワード読み出し、プロセッサ１０１に返送し、ＴＯＰの
レジスタを１ワード分インクリメントする。ストリーム
ポインタ２０２のＶのレジスタの内容が０場合、ロード
を破棄し、プロセッサ１０１にエラーを返す。ＴＯＰの
レジスタの内容の更新によって、ＴＡＩＬのレジスタの
内容と一致した場合は、Ｖのレジスタの内容をを０にす
る。

【００２９】プロセッサ１０１がストリームデータのス
トア命令を実行すると、命令で指定されたストリームＩ
Ｄが、プロセッサ１０１からストリーム制御部１０４に
渡される。ストリーム制御部１０４は、ストリームポイ
ンタ２０２のストリームＩＤで指定されたレジスタをチ
ェックする。Ｖのレジスタの内容が１で、ＴＯＰのレジ
スタの内容とＴＡＩＬのレジスタの内容が一致している
場合は、ストアを破棄し、プロセッサ１０１にエラーを
返す。それ以外の場合は、ＴＡＩＬのレジスタが指すス
トリームバッファ１０２の地点にストアデータを書込
み、Ｖのレジスタの内容を１にセットし、ＴＡＩＬのレ
ジスタの内容を１ワード分インクリメントする。

【００３０】プロセッサ１０１がストリームデータのラ
イトバック命令を実行すると、その命令で指定されたス
トリームＩＤ、ライトバック開始アドレス、ステップ値
及びライトバックワード数が、プロセッサ１０１からス
トリーム制御部１０４に渡される。ストリーム制御部１
０４は、アドレスレジスタ２０３、ステップレジスタ２
０４及びカウンタ２０５のストリームＩＤで指定された
各レジスタにそれぞれアドレス、ステップ値及びワード
数をセットし、メインメモリ１０３に対してライトバッ
クを開始する。通常、ライトバックはメインメモリ１０
３に対して、プリフェッチと同様にブロック単位で行
い、ストリームポインタ２０３のＴＯＰのレジスタの指
す場所からブロックを読み出し、メインメモリ１０３へ
転送する。ストリームポインタ２０２のＴＯＰのレジス
タ、アドレスレジスタ２０３及びカウンタ２０５の各レ
ジスタの内容をそれぞれ更新し、カウンタ２０５の計数
内容が０になるまで、ライトバック操作を繰り返す。カ
ウンタ２０５の計数内容が０になる前にストリーム中に
存在する全データをライトバックした場合（ストリーム
ポインタ２０２のＴＯＰのレジスタの内容とＴＡＩＬの
レジスタの内容とが一致）、ストリームポインタ２０２
のＶのレジスタの内容を０にし、新たにそのストリーム
にデータがストアされるまで、ライトバック操作を中断
する。

【００３１】次に、図４を参照して、本発明の実施の形
態のプロセッサシステムの他の例を説明するも、図１〜
図３を参照したプロセッサシステムの説明を援用し、一
部重複説明は省略する。この図４のプロセッサシステム
の例では、複数のプロセッサ及びその複数のプロセッサ
にそれぞれ対応するストリームバッファが設けられると
共に、その複数のストリームバッファが、複数のプロセ
ッサで共有されるようにした場合である。

【００３２】ｍ個のプロセッサ１０１−１、１０１−
２、‥‥‥‥、１０１−ｍと、それぞれのプロセッサに
対応すると共に、そのｍ個のプロセッサが共有するスト
リームバッファ１０２−１、１０２−２、‥‥‥‥、１
０２−ｍと、それぞれのストリームバッファに対応する
ストリーム制御部１０４−１、１０４−２、‥‥‥‥、
１０４−ｍとが設けられる。そのｍ個のストリームバッ
ファ１０２−１、１０２−２、‥‥‥‥、１０２−ｍ
は、共有バス４０１を介して、メインメモリ１０３に接
続されている。尚、共有バス４０１の代わりに、クロス
バススイッチ等の相互結合網を設けることもできる。ｍ
個のストリームバッファ１０２−１、１０２−２、‥‥
‥‥、１０２−ｍは、図示を省略するも、それぞれラッ
チを介して、共有バス４０１に接続されている。

【００３３】ｍ個のプロセッサ１０１−１、１０１−
２、‥‥‥‥、１０１−ｍが処理する全ストリームにそ
れぞれ対応するアドレスが、各別に割り当てられてい
る。

【００３４】ｍ個のプロセッサ１０１−１、１０１−
２、‥‥‥‥、１０１−ｍが、それぞれ自己のストリー
ムバッファ１０２−１、１０２−２、‥‥‥‥、１０２
−ｍにアクセスするときは、上述と同様である。但し、
空のストリームバッファに対するロード命令の実行や、
フルのストリームバッファに対するストア命令の実行に
ついては、ストリーム制御部１０４は、それぞれのプロ
セッサにエラーを返さずに、実行が可能になるまでその
まま中断する。

【００３５】ｍ個のプロセッサ１０１−１、１０１−
２、‥‥‥‥、１０１−ｍが、他のプロセッサに対応す
るストリームバッファにアクセスするときは、メモリマ
ップによってアクセスを行う。即ち、アクセス対象のス
トリームに割り当てられたアドレスに対して、ロード、
ストア命令を発行する。

【００３６】図２のストリーム制御部１０４の具体構成
の追加部分を示す図６をも参照して説明する。ストリー
ム制御部１０４−１、１０４−２、‥‥‥‥‥、１０４
−ｍが、それぞれ管理するｎ本のストリームには、それ
ぞれ予め所定のアドレスが割り当てられ、その各アドレ
スは、その各ストリームベースアドレスレジスタ２０７
に保持されている。ストリーム制御部１０４−１、１０
４−２、‥‥‥‥‥、１０４−ｍは、共有バス４０１
（又はプロセッサ１０１−１、１０１−２、‥‥‥‥、
１０１−ｍ）からのロード／ストアのアドレスの上位ビ
ットと、ストリームベースアドレスレジスタ２０７の内
容とを、比較器２０８で比較し、一致した場合、ストリ
ームへのアクセスと判断する。アドレスの下位ビットを
ストリームＩＤとして使用して、ｎ本のストリームから
１本のストリームを選択してアクセスする。

【００３７】図４において、例えば、プロセッサ１０１
−２が、例えば、プロセッサ１０１−１が管理するスト
リームバッファ１０２−１のアドレスに対して、ロード
を発行し、ストリーム制御部１０４−１はプロセッサ１
０１−１に対応するストリームバッファ１０２−１から
データを取り出し、プロセッサ１０１−２に返送する。
又、プロセッサ１０１−ｍは、プロセッサ１０１−２の
管理するストリームバッファ１０２−２のアドレスに対
してストアを発行し、プロセッサ１０１−２のストリー
ムバッファ１０２−２は、ストアデータを受け取り、対
応するストリームバッファ１０２−２にデータを書き込
む。

【００３８】又、図５に示すように、図４と同様な構成
のプロセッサシステムにおいて、ストリームバッファの
プリフェッチ又はライトバックを、ストリームがマップ
されたアドレスに対して行うことにより、異なるプロセ
ッサにそれぞれ対応するストリームバッファ間で、デー
タ転送を行うことができる。

【００３９】このプロセッサシステムの例によれば、キ
ャッシュの代わりに、ストリームバッファを使用してい
るので、キャッシュを使用したプロセッサシステムに較
べて、次のような利点がある。

【００４０】大規模で局所性の少ないストリームのデー
タを扱う場合に、キャッシュでは、複数のストリームの
データ間やストリームのデータと一般変数のデータとの
競合により、キャッシュミスが発生し、プロセッサシス
テムの性能が低下し易くなる。しかし、ストリームバッ
ファでは競合が発生しないため、ストリームバッファを
使用したプロセッサシステムは、キャッシュを使用した
プロセッサシステムに較べて性能が高くなる。

【００４１】キャッシュを利用したプロセッサシステム
において、キャッシュでの競合を減らすためには、アソ
シアティビティ（associativity)を増加させることにな
るが、そうするとキャッシュアクセス時の消費電力が増
加する。ストリームバッファを使用したプロセッサシス
テムでは、ストリームバッファのアクセス時に消費電力
が増加することはないので、キャッシュを使用したプロ
セッサシステムに較べて有利である。

【００４２】キャッシュはブロック（ライン）単位でデ
ータを管理するため、演算に不要なデータも一緒にキャ
ッシュに取り込まれることがあり、キャッシュ容量が無
駄に消費される。しかし、ストリームバッファでは、可
能な限り必要なデータのみストリームバッファ内に取り
込むので、バッファ容量を有効に活用できる。

【００４３】複数のプロセッサ間でストリームバッファ
を共有することにより、特別な同期処理なしに、プロセ
ッサ間のデータ通信を行える。

【００４４】

【発明の効果】第１の本発明によれば、プロセッサと、
そのプロセッサが処理するストリームデータを記憶する
メインメモリとを有するプロセッサシステムにおいて、
プロセッサと、そのプロセッサが処理するストリームデ
ータを記憶するメインメモリとを有するプロセッサシス
テムにおいて、プロセッサとメインメモリとの間に、一
連のデータをストリームとして格納するストリームバッ
ファを設けると共に、プロセッサのストリーム命令に基
づいて、メインメモリ及びストリームバッファのリード
及びライトを制御ストリーム制御部を設けたので、大規
模で局所性の少ないストリームデータを効率的に扱うこ
とができ、ヒット率の向上のためのアソシアティビティ
を増やす必要がなく、低消費電力化の可能なプロセッサ
システムを得ることができる。

【００４５】第２の本発明によれば、第１の本発明のプ
ロセッサシステムにおいて、プロセッサのプリフェッチ
命令により、メインメモリから読出したストリームデー
タをストリームバッファに順番に格納し、プロセッサの
ロード命令によって、ストリームバッファに格納されて
いるストリームデータを順番に取り出してプロセッサに
渡し、そのプロセッサのストア命令によって、そのプロ
セッサにストアされているストリームデータをストリー
ムバッファに格納し、プロセッサのライトバック命令に
よって、ストリームバッファに格納されているストリー
ムデータをメインメモリにライトバックするようにした
ので、第１の本発明と同様の効果の得られるプロセッサ
システムを得ることができる。

【００４６】第３の本発明によれば、第１の本発明のプ
ロセッサシステムにおいて、ストリーム制御部は、複数
のストリームに、ストリームバッファ内の分割された複
数の領域を割り当てるバウンダリレジスタと、ストリー
ムバッファの複数の領域内における各ストリームデータ
の存在範囲を保持するストリームポインタと、各ストリ
ームにプリフェッチ及びライトバックするメインメモリ
のアドレスを保持するアドレスレジスタと、プリフェッ
チ及びライトバック後にアドレス値を更新するための増
分値を保持するステップレジスタと、プリフェッチ及び
ライトバックするストリームデータのワード数を保持す
るカウンタとを備えるので、第１の本発明と同様の効果
の得られるプロセッサシステムを得ることができる。

【００４７】第４の本発明によれば、複数のプロセッサ
と、その複数のプロセッサが処理するストリームデータ
を記憶するメインメモリとを有するプロセッサシステム
において、複数のプロセッサとメインメモリとの間に、
それぞれストリームデータを格納する、複数のプロセッ
サに１対１に対応する複数のストリームバッファを設け
ると共に、複数のストリームバッファに１対１に対応
し、複数のプロセッサのうちの任意のプロセッサのスト
リーム命令に基づいて、メインメモリ及び対応するスト
リームバッファのリード及びライトを制御するストリー
ム制御部を設けてなり、複数のプロセッサが処理する全
ストリームにそれぞれ対応するアドレスが、各別に割り
当てられてなるので、大規模な局所性の少ないストリー
ムデータを効率的に扱うことができ、ヒット率の向上の
ためのアソシアティビティを増やす必要がなく、低消費
電力化の可能なプロセッサシステムを得ることができる
と共に、複数のプロセッサによって、複数のストリーム
バッファを共有することによって、複数のプロセッサ間
のデータ通信を特別な同期処理を行わずに、ストリーム
命令のみで行うことのできるプロセッサシステムを得る
ことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態のプロセッサシステムの例
を示すブロック線図である。

【図２】図１のプロセッサシステムにおけるストリーム
制御部の具体構成例を示すブロック線図である。

【図３】図２のストリーム制御部のプリフェッチの動作
を示すブロック線図である。

【図４】本発明の実施の形態のプロセッサシステムの他
の例を、その一部の動作説明と共に示すブロック線図で
ある。

【図５】本発明の実施の形態のプロセッサシステムの他
の例を、その他の一部の動作説明と共に示す示すブロッ
ク線図である。

【図６】図２のストリーム制御部の具体構成例の追加部
分を示すブロック線図である。

【符号の説明】

１０１ プロセッサ、１０２ ストリームバッファ、１
０３ メインメモリ、１０４ ストリーム制御部、１０
５ ラッチ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 9/38 ３１０ Ｇ０６Ｆ 9/38 ３１０Ａ 15/16 ６４５ 15/16 ６４５

Claims (4)

【特許請求の範囲】
1. 【請求項１】 プロセッサと、該プロセッサが処理する
   ストリームデータを記憶するメインメモリとを有するプ
   ロセッサシステムにおいて、 上記プロセッサと上記メインメモリとの間に、一連のデ
   ータをストリームとして格納するストリームバッファを
   設けると共に、上記プロセッサのストリーム命令に基づ
   いて、上記メインメモリ及び上記ストリームバッファの
   リード及びライトを制御するストリーム制御部を設けた
   ことを特徴とするプロセッサシステム。
2. 【請求項２】 請求項１に記載のプロセッサシステムに
   おいて、 上記プロセッサのプリフェッチ命令により、上記メイン
   メモリから読出したストリームデータを上記ストリーム
   バッファに順番に格納し、上記プロセッサのロード命令
   によって、上記ストリームバッファに格納されているス
   トリームデータを順番に取り出して上記プロセッサに渡
   し、該プロセッサのストア命令によって、該プロセッサ
   にストアされているストリームデータを上記ストリーム
   バッファに格納し、上記プロセッサのライトバック命令
   によって、上記ストリームバッファに格納されているス
   トリームデータを上記メインメモリにライトバックする
   ようにしたことを特徴とするプロセッサシステム。
3. 【請求項３】 請求項１に記載のプロセッサシステムに
   おいて、 上記ストリーム制御部は、 複数のストリームに、上記ストリームバッファ内の分割
   された複数の領域を割り当てるバウンダリレジスタと、 上記ストリームバッファの複数の領域内における各スト
   リームデータの存在範囲を保持するストリームポインタ
   と、 各ストリーム毎にプリフェッチ及びライトバックする上
   記メインメモリのアドレスを保持するアドレスレジスタ
   と、 プリフェッチ及びライトバック後にアドレス値を更新す
   るための増分値を保持するステップレジスタと、 プリフェッチ及びライトバックするストリームデータの
   ワード数を保持するカウンタとを備えることを特徴とす
   るプロセッサシステム。
4. 【請求項４】 複数のプロセッサと、該複数のプロセッ
   サが処理するストリームデータを記憶するメインメモリ
   とを有するプロセッサシステムにおいて、 上記複数のプロセッサと上記メインメモリとの間に、そ
   れぞれストリームデータを格納する、上記複数のプロセ
   ッサに１対１に対応する複数のストリームバッファを設
   けると共に、該複数のストリームバッファに１対１に対
   応し、上記複数のプロセッサのうちの任意のプロセッサ
   のストリーム命令に基づいて、上記メインメモリ及び上
   記対応するストリームバッファのリード及びライトを制
   御するストリーム制御部を設けてなり、 上記複数のプロセッサが処理する全ストリームにそれぞ
   れ対応するアドレスが、各別に割り当てられてなること
   を特徴とするプロセッサシステム。