JP2001339285A - パワーオフ検出回路 - Google Patents
パワーオフ検出回路Info
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- JP2001339285A JP2001339285A JP2000157572A JP2000157572A JP2001339285A JP 2001339285 A JP2001339285 A JP 2001339285A JP 2000157572 A JP2000157572 A JP 2000157572A JP 2000157572 A JP2000157572 A JP 2000157572A JP 2001339285 A JP2001339285 A JP 2001339285A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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Abstract
(57)【要約】
【課題】低消費電力で、電源電圧依存性の小さいパワー
オフ回路を提供する。 【解決手段】電源電圧Ｖccで検出コンデンサ１１を充電
しておき、パワーオフ時に電源電圧Ｖccが低下すると、
その低下を始動トランジスタ１４で検出し、検出コンデ
ンサ１１を放電させ、放電電流をゲート電圧生成回路２
１に供給する。ゲート電圧生成回路２１は放電電流によ
ってゲート電圧を生成し、出力トランジスタ１７を導通
させ、コントロール端子３５の信号を反転させる。他の
回路はコントロール端子３５の信号により、パワーオフ
を検出することができる。
オフ回路を提供する。 【解決手段】電源電圧Ｖccで検出コンデンサ１１を充電
しておき、パワーオフ時に電源電圧Ｖccが低下すると、
その低下を始動トランジスタ１４で検出し、検出コンデ
ンサ１１を放電させ、放電電流をゲート電圧生成回路２
１に供給する。ゲート電圧生成回路２１は放電電流によ
ってゲート電圧を生成し、出力トランジスタ１７を導通
させ、コントロール端子３５の信号を反転させる。他の
回路はコントロール端子３５の信号により、パワーオフ
を検出することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電源電圧の低下を
検出する回路技術に関する。
検出する回路技術に関する。
【０００２】
【従来の技術】一般に、異なった基板上の独立したシス
テム間を接続するために、トランシーバＩＣと呼ばれる
デバイスが用いられている。
テム間を接続するために、トランシーバＩＣと呼ばれる
デバイスが用いられている。
【０００３】独立したシステムは、それぞれ異なった電
源で動作しており、各システムのパワーオフは、個別に
行われるのが普通である。このような状況では、パワー
オフするシステムがあった場合、パワーオンの状態にあ
るシステムのトランシーバＩＣから、パワーオフしたト
ランシーバＩＣに過渡的に電流が流れ込む場合があり、
最悪では、トランシーバＩＣの破壊に到ることもある。
源で動作しており、各システムのパワーオフは、個別に
行われるのが普通である。このような状況では、パワー
オフするシステムがあった場合、パワーオンの状態にあ
るシステムのトランシーバＩＣから、パワーオフしたト
ランシーバＩＣに過渡的に電流が流れ込む場合があり、
最悪では、トランシーバＩＣの破壊に到ることもある。
【０００４】そこで最近のトランシーバＩＣには、上記
のような破壊を防止するために、パワーオフ検出回路が
設けられており、このパワーオフ検出回路がパワーオフ
を検出するとシステムの出力端子をハイインピーダンス
状態にし、過大な電流が流入しないようにしている。
のような破壊を防止するために、パワーオフ検出回路が
設けられており、このパワーオフ検出回路がパワーオフ
を検出するとシステムの出力端子をハイインピーダンス
状態にし、過大な電流が流入しないようにしている。
【０００５】図６の符号１００は、そのようなトランシ
ーバＩＣ内に設けられている従来技術のパワーオフ検出
回路を示している。このパワーオフ検出回路１００は、
電源電圧Ｖccを２個の抵抗１０１、１０２によって分圧
し、その分圧電圧をｎチャネル型のＭＯＳトランジスタ
１０３のゲート端子に入力させており、電源電圧Ｖccを
分圧した電圧が、ＭＯＳトランジスタ１０３のスレッシ
ョルド電圧以上の場合には、ＭＯＳトランジスタ１０３
がオン状態になり、スレッショルド電圧以下の場合に
は、ＭＯＳトランジスタ１０３がオフ状態になるように
構成されている。
ーバＩＣ内に設けられている従来技術のパワーオフ検出
回路を示している。このパワーオフ検出回路１００は、
電源電圧Ｖccを２個の抵抗１０１、１０２によって分圧
し、その分圧電圧をｎチャネル型のＭＯＳトランジスタ
１０３のゲート端子に入力させており、電源電圧Ｖccを
分圧した電圧が、ＭＯＳトランジスタ１０３のスレッシ
ョルド電圧以上の場合には、ＭＯＳトランジスタ１０３
がオン状態になり、スレッショルド電圧以下の場合に
は、ＭＯＳトランジスタ１０３がオフ状態になるように
構成されている。
【０００６】ＭＯＳトランジスタ１０３のドレイン端子
は、プルアップ抵抗１０４によって電源電圧Ｖccに接続
されると共に、バッファ回路１０５に入力されている。
は、プルアップ抵抗１０４によって電源電圧Ｖccに接続
されると共に、バッファ回路１０５に入力されている。
【０００７】ここでは、バッファ回路１０５にはインバ
ータが用いられており、システムのパワーオン時にはＭ
ＯＳトランジスタ１０３がオン状態にあり、バッファ回
路１０５にはＬＯＷ信号が入力されるため、バッファ回
路１０５からはＨＩＧＨ信号が出力される。
ータが用いられており、システムのパワーオン時にはＭ
ＯＳトランジスタ１０３がオン状態にあり、バッファ回
路１０５にはＬＯＷ信号が入力されるため、バッファ回
路１０５からはＨＩＧＨ信号が出力される。
【０００８】他方、パワーオフの際に電源電圧Ｖccが低
下し、ＭＯＳトランジスタ１０３がオフ状態になると、
バッファ回路１０５からＬＯＷ信号が出力される。
下し、ＭＯＳトランジスタ１０３がオフ状態になると、
バッファ回路１０５からＬＯＷ信号が出力される。
【０００９】バッファ回路１０５が出力する信号は、出
力ドライバ回路１０６に入力されており、出力ドライバ
回路１０６がＬＯＷ信号を検出すると、、出力ドライバ
回路１０６内のインピーダンス制御回路がシステムの出
力端子をハイインピーダンスにし、パワーオンの状態に
ある他のシステムから大電流が流れ込まないようになっ
ている。
力ドライバ回路１０６に入力されており、出力ドライバ
回路１０６がＬＯＷ信号を検出すると、、出力ドライバ
回路１０６内のインピーダンス制御回路がシステムの出
力端子をハイインピーダンスにし、パワーオンの状態に
ある他のシステムから大電流が流れ込まないようになっ
ている。
【００１０】ところで、近年では、トランシーバＩＣ等
のＣＭＯＳロジックＩＣには、低消費電力化が望まれて
おり、上記のような電源電圧Ｖccを分圧する抵抗１０
１、１０２に流れる電流が無視できなくなっている。
のＣＭＯＳロジックＩＣには、低消費電力化が望まれて
おり、上記のような電源電圧Ｖccを分圧する抵抗１０
１、１０２に流れる電流が無視できなくなっている。
【００１１】また、近年では、システムの高速化と低消
費電力化のために、３．３Ｖ、２．５Ｖ、２Ｖ等の様々
な大きさの電源電圧Ｖccが用いられている。それに伴
い、ＣＭＯＳ標準ロジックＩＣでも、様々な大きさの電
源電圧Ｖccで動作することが求められている。
費電力化のために、３．３Ｖ、２．５Ｖ、２Ｖ等の様々
な大きさの電源電圧Ｖccが用いられている。それに伴
い、ＣＭＯＳ標準ロジックＩＣでも、様々な大きさの電
源電圧Ｖccで動作することが求められている。
【００１２】しかし、上記のように電源電圧Ｖccを分圧
する場合には、想定した電源電圧Ｖccと異なる大きさの
電源電圧では動作できないという問題がある。
する場合には、想定した電源電圧Ｖccと異なる大きさの
電源電圧では動作できないという問題がある。
【００１３】
【発明が解決しようとする課題】本発明は上記従来技術
の２つの問題点を解決するために創作されたものであ
り、その目的は、低消費電力で、電源電圧の大きさに依
存しないパワーオフ回路を提供することにある。
の２つの問題点を解決するために創作されたものであ
り、その目的は、低消費電力で、電源電圧の大きさに依
存しないパワーオフ回路を提供することにある。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、第１の電源端子と第２の電
源端子との間に電気的に接続されているダイオードと、
上記ダイオードと第２の電源端子との間に電気的に接続
され、上記ダイオードを介して上記第１の電源端子から
充電される第１のコンデンサと、上記第１の電源端子と
上記第２の電源端子との間に電気的に接続され、論理信
号を出力するための第１の出力トランジスタと、上記ダ
イオードと上記第１のコンデンサとの接続中点と上記第
１の出力トランジスタの制御端子との間に電気的に接続
され、その制御端子が上記第１の電源端子に電気的に接
続されている制御トランジスタと、上記ダイオードと上
記第１のコンデンサとの接続中点と上記第２の電源端子
との間に電気的に接続され、上記第１の出力トランジス
タの制御端子に対して所定の電圧を供給するための電圧
生成回路とを有するパワーオフ検出回路である。請求項
２記載の発明は、請求項１に記載のパワーオフ検出回路
であって、上記ダイオードと第１のコンデンサとの接続
中点と上記第２の電源端子との間に電気的に接続され、
リセット信号に応答して導通して上記第１のコンデンサ
を放電する第１のリセットトランジスタを有するパワー
オフ検出回路である。請求項３記載の発明は、請求項１
又は２に記載のパワーオフ検出回路であって、上記第１
の電源端子と上記第１の出力トランジスタとの間に電気
的に接続され、その制御端子にリセット信号が印加され
る第２の出力トランジスタを有するパワーオフ検出回路
である。請求項４記載の発明は、請求項１、２又は３に
記載のパワーオフ検出回路であって、上記電圧生成回路
が抵抗素子で構成され、上記制御トランジスタが導通す
ることにより、上記第１の出力トランジスタの制御端子
に所定の電圧が供給されて上記第１の出力トランジスタ
の導通状態が変化して上記論理信号の論理が反転するパ
ワーオフ検出回路である。請求項５記載の発明は、請求
項１、２又は３に記載のパワーオフ検出回路であって、
上記電圧生成回路が第２のコンデンサで構成され、上記
第２のコンデンサに対して並列に接続され、上記リセッ
ト信号に応答して導通して上記第２のコンデンサを放電
する第２のリセットトランジスタを有するパワーオフ検
出回路である。請求項６記載の発明は、請求項１、２又
は３に記載のパワーオフ検出回路であって、上記電圧生
成回路が上記第１の出力トランジスタと共に可憐とミラ
ー回路を構成するトランジスタであるパワーオフ検出回
路である。
に、請求項１記載の発明は、第１の電源端子と第２の電
源端子との間に電気的に接続されているダイオードと、
上記ダイオードと第２の電源端子との間に電気的に接続
され、上記ダイオードを介して上記第１の電源端子から
充電される第１のコンデンサと、上記第１の電源端子と
上記第２の電源端子との間に電気的に接続され、論理信
号を出力するための第１の出力トランジスタと、上記ダ
イオードと上記第１のコンデンサとの接続中点と上記第
１の出力トランジスタの制御端子との間に電気的に接続
され、その制御端子が上記第１の電源端子に電気的に接
続されている制御トランジスタと、上記ダイオードと上
記第１のコンデンサとの接続中点と上記第２の電源端子
との間に電気的に接続され、上記第１の出力トランジス
タの制御端子に対して所定の電圧を供給するための電圧
生成回路とを有するパワーオフ検出回路である。請求項
２記載の発明は、請求項１に記載のパワーオフ検出回路
であって、上記ダイオードと第１のコンデンサとの接続
中点と上記第２の電源端子との間に電気的に接続され、
リセット信号に応答して導通して上記第１のコンデンサ
を放電する第１のリセットトランジスタを有するパワー
オフ検出回路である。請求項３記載の発明は、請求項１
又は２に記載のパワーオフ検出回路であって、上記第１
の電源端子と上記第１の出力トランジスタとの間に電気
的に接続され、その制御端子にリセット信号が印加され
る第２の出力トランジスタを有するパワーオフ検出回路
である。請求項４記載の発明は、請求項１、２又は３に
記載のパワーオフ検出回路であって、上記電圧生成回路
が抵抗素子で構成され、上記制御トランジスタが導通す
ることにより、上記第１の出力トランジスタの制御端子
に所定の電圧が供給されて上記第１の出力トランジスタ
の導通状態が変化して上記論理信号の論理が反転するパ
ワーオフ検出回路である。請求項５記載の発明は、請求
項１、２又は３に記載のパワーオフ検出回路であって、
上記電圧生成回路が第２のコンデンサで構成され、上記
第２のコンデンサに対して並列に接続され、上記リセッ
ト信号に応答して導通して上記第２のコンデンサを放電
する第２のリセットトランジスタを有するパワーオフ検
出回路である。請求項６記載の発明は、請求項１、２又
は３に記載のパワーオフ検出回路であって、上記電圧生
成回路が上記第１の出力トランジスタと共に可憐とミラ
ー回路を構成するトランジスタであるパワーオフ検出回
路である。
【００１５】本発明は上記のように構成されており、電
源電圧の高い定常状態では、第１のコンデンサ(検出コ
ンデンサ)がダイオードを介して第１の電源端子から電
源電圧で充電される。
源電圧の高い定常状態では、第１のコンデンサ(検出コ
ンデンサ)がダイオードを介して第１の電源端子から電
源電圧で充電される。
【００１６】第１のコンデンサが十分に充電された状態
から電源電圧が低下すると、ダイオードは逆バイアスさ
れるので、第１のコンデンサから電源電圧に向けて電流
は流れない。従って、本発明に用いられるダイオード
は、順方向にバイアスされた場合には第１のコンデンサ
に充電電流を流し、逆方向にバイアスされた場合には第
１のコンデンサを電源電圧から切り離すことができれば
よく、例えばトランジスタをダイオード接続した素子で
あってもよい。
から電源電圧が低下すると、ダイオードは逆バイアスさ
れるので、第１のコンデンサから電源電圧に向けて電流
は流れない。従って、本発明に用いられるダイオード
は、順方向にバイアスされた場合には第１のコンデンサ
に充電電流を流し、逆方向にバイアスされた場合には第
１のコンデンサを電源電圧から切り離すことができれば
よく、例えばトランジスタをダイオード接続した素子で
あってもよい。
【００１７】電源電圧が低下し、制御トランジスタ(始
動トランジスタ)が導通すると、第１のコンデンサは電
圧生成回路に接続され、制御トランジスタを介して放電
電流を供給する。
動トランジスタ)が導通すると、第１のコンデンサは電
圧生成回路に接続され、制御トランジスタを介して放電
電流を供給する。
【００１８】電圧生成回路は、供給された放電電流によ
って電圧を生成し、その電圧を第１の出力トランジスタ
に出力する。第１の出力トランジスタはその電圧によっ
て導通状態が反転する。即ち、電源電圧が高い定常状態
でオフ状態にあった場合にはオン状態になり、逆にオン
状態にあった場合にはオフ状態になるので、その出力信
号(論理信号)により、他の回路は電源電圧の低下を検出
することができる。
って電圧を生成し、その電圧を第１の出力トランジスタ
に出力する。第１の出力トランジスタはその電圧によっ
て導通状態が反転する。即ち、電源電圧が高い定常状態
でオフ状態にあった場合にはオン状態になり、逆にオン
状態にあった場合にはオフ状態になるので、その出力信
号(論理信号)により、他の回路は電源電圧の低下を検出
することができる。
【００１９】
【発明の実施の形態】図１を参照し、符号１は、本発明
の第１例のパワーオフ検出回路を示している。このパワ
ーオフ検出回路１は、検出回路本体１０と、ゲート電圧
生成回路２１とを有している。
の第１例のパワーオフ検出回路を示している。このパワ
ーオフ検出回路１は、検出回路本体１０と、ゲート電圧
生成回路２１とを有している。
【００２０】検出回路本体１０は、検出コンデンサ１１
と、抵抗素子１２と、ダイオード１３と、始動トランジ
スタ１４と、初期化トランジスタ１５と、出力トランジ
スタ１７とを有している。
と、抵抗素子１２と、ダイオード１３と、始動トランジ
スタ１４と、初期化トランジスタ１５と、出力トランジ
スタ１７とを有している。
【００２１】初期化トランジスタ１５は、ｐチャネルＭ
ＯＳＦＥＴで構成されており、そのソース端子は電源電
圧Ｖccに接続され、ドレイン端子はラッチ回路３３に接
続されている。また、初期化トランジスタ１５のゲート
端子は、インバータ３１を介してリセット端子３２に接
続されている。
ＯＳＦＥＴで構成されており、そのソース端子は電源電
圧Ｖccに接続され、ドレイン端子はラッチ回路３３に接
続されている。また、初期化トランジスタ１５のゲート
端子は、インバータ３１を介してリセット端子３２に接
続されている。
【００２２】出力トランジスタ１７は、ｎチャネルＭＯ
ＳＦＥＴで構成されており、そのドレイン端子は初期化
トランジスタ１５のドレイン端子に接続され、ソース端
子は接地電位に接続されている。
ＳＦＥＴで構成されており、そのドレイン端子は初期化
トランジスタ１５のドレイン端子に接続され、ソース端
子は接地電位に接続されている。
【００２３】このパワーオフ検出回路１が組み込まれた
システムに電源が投入され、電源電圧Ｖccが上昇する
と、先ず、リセット端子３２にＨＩＧＨ信号が入力され
る。
システムに電源が投入され、電源電圧Ｖccが上昇する
と、先ず、リセット端子３２にＨＩＧＨ信号が入力され
る。
【００２４】電源電圧Ｖccが上昇する際には、後述する
ように、出力トランジスタ１７はオフ状態にあり、他
方、初期化トランジスタ１５はリセット端子３２に入力
されたＨＩＧＨ信号によって導通する。
ように、出力トランジスタ１７はオフ状態にあり、他
方、初期化トランジスタ１５はリセット端子３２に入力
されたＨＩＧＨ信号によって導通する。
【００２５】初期化トランジスタ１５の導通により、ラ
ッチ回路３３の入力端子は電源電圧Ｖccに接続され、そ
の結果、ラッチ回路３３にはＨＩＧＨ信号が入力された
ことになる。
ッチ回路３３の入力端子は電源電圧Ｖccに接続され、そ
の結果、ラッチ回路３３にはＨＩＧＨ信号が入力された
ことになる。
【００２６】ラッチ回路３３は、２個のインバータの逆
並列接続回路で構成されており、入力されたＨＩＧＨ信
号は反転され、出力端子からＬＯＷ信号として出力され
る。
並列接続回路で構成されており、入力されたＨＩＧＨ信
号は反転され、出力端子からＬＯＷ信号として出力され
る。
【００２７】このＬＯＷ信号は、インバータ３４によっ
て再度反転され、コントロール端子３５から他の回路に
出力される。結局、電源電圧Ｖccが上昇したときにリセ
ット端子３２に入力されたＨＩＧＨ信号により、コント
ロール端子３５からＨＩＧＨ信号が出力される。このＨ
ＩＧＨ信号により、当該システム内の他の回路は電源電
圧Ｖccが投入されたことを検出し、動作を開始すること
ができる。
て再度反転され、コントロール端子３５から他の回路に
出力される。結局、電源電圧Ｖccが上昇したときにリセ
ット端子３２に入力されたＨＩＧＨ信号により、コント
ロール端子３５からＨＩＧＨ信号が出力される。このＨ
ＩＧＨ信号により、当該システム内の他の回路は電源電
圧Ｖccが投入されたことを検出し、動作を開始すること
ができる。
【００２８】次に、リセット端子３２に入力される信号
がＨＩＧＨからＬＯＷに転じると、初期化トランジスタ
１５はオフ状態になる。
がＨＩＧＨからＬＯＷに転じると、初期化トランジスタ
１５はオフ状態になる。
【００２９】この状態でも出力トランジスタ１７はオフ
状態にあり、初期化トランジスタ１５がオフ状態になる
ことにより、初期化トランジスタ１５のドレイン端子と
出力トランジスタ１７のドレイン端子は、電源電圧Ｖcc
からも接地電位からも切り離された状態になり、ラッチ
回路３３に保持された電圧で安定する。
状態にあり、初期化トランジスタ１５がオフ状態になる
ことにより、初期化トランジスタ１５のドレイン端子と
出力トランジスタ１７のドレイン端子は、電源電圧Ｖcc
からも接地電位からも切り離された状態になり、ラッチ
回路３３に保持された電圧で安定する。
【００３０】このパワーオフ検出回路１では、抵抗素子
１２とダイオード１３とが直列接続され、その一端が電
源電圧Ｖccに接続され、他端が検出コンデンサ１１の高
電圧側の端子に接続されている。検出コンデンサ１１の
低電圧側の端子は接地電位に接続されている。
１２とダイオード１３とが直列接続され、その一端が電
源電圧Ｖccに接続され、他端が検出コンデンサ１１の高
電圧側の端子に接続されている。検出コンデンサ１１の
低電圧側の端子は接地電位に接続されている。
【００３１】また、ダイオード１３は、アノードが電源
電圧Ｖcc側に向けられ、カソードが検出コンデンサ１１
側に向けられており、電源電圧Ｖccが上昇し、ダイオー
ド１３が導通すると、抵抗素子１２及びダイオード１３
を介して、検出コンデンサ１１が電源電圧Ｖccに接続さ
れ、検出コンデンサ１１は電源電圧Ｖccから充電され
る。
電圧Ｖcc側に向けられ、カソードが検出コンデンサ１１
側に向けられており、電源電圧Ｖccが上昇し、ダイオー
ド１３が導通すると、抵抗素子１２及びダイオード１３
を介して、検出コンデンサ１１が電源電圧Ｖccに接続さ
れ、検出コンデンサ１１は電源電圧Ｖccから充電され
る。
【００３２】始動トランジスタ１４は、ｐチャネル型の
ＭＯＳＦＥＴで構成されており、そのソース端子とバッ
クゲート端子は、検出コンデンサ１１の高電圧側の端子
に接続されている。
ＭＯＳＦＥＴで構成されており、そのソース端子とバッ
クゲート端子は、検出コンデンサ１１の高電圧側の端子
に接続されている。
【００３３】また、始動トランジスタ１４のゲート端子
は電源電圧Ｖccに接続されており、検出コンデンサ１１
が電源電圧Ｖccで充電された状態では、始動トランジス
タ１４はオフ状態にある。
は電源電圧Ｖccに接続されており、検出コンデンサ１１
が電源電圧Ｖccで充電された状態では、始動トランジス
タ１４はオフ状態にある。
【００３４】その状態からシステムのパワーオフが行わ
れ、電源電圧Ｖccが低下すると、検出コンデンサ１１の
充電電圧によってダイオード１３が逆バイアスされる。
れ、電源電圧Ｖccが低下すると、検出コンデンサ１１の
充電電圧によってダイオード１３が逆バイアスされる。
【００３５】始動トランジスタ１４のソース端子の電圧
は検出コンデンサ１１の高電圧側の端子に接続されてい
るため、電源電圧Ｖccが低下しても、検出コンデンサ１
１の電圧に維持されるが、ゲート端子は直接電源電圧Ｖ
ccに接続されているため、その電圧は低下し、ゲート端
子の電圧とソース端子の電圧差がスレッショルド電圧以
上大きくなると始動トランジスタ１４はオン状態に転じ
る。
は検出コンデンサ１１の高電圧側の端子に接続されてい
るため、電源電圧Ｖccが低下しても、検出コンデンサ１
１の電圧に維持されるが、ゲート端子は直接電源電圧Ｖ
ccに接続されているため、その電圧は低下し、ゲート端
子の電圧とソース端子の電圧差がスレッショルド電圧以
上大きくなると始動トランジスタ１４はオン状態に転じ
る。
【００３６】この第１例のパワーオフ検出回路１では、
ゲート電圧生成回路２１は抵抗素子２５で構成されてお
り、その一端は、始動トランジスタ１４のドレイン端子
及び出力トランジスタ１７のゲート端子に接続され、他
端は接地電位に接続されている。
ゲート電圧生成回路２１は抵抗素子２５で構成されてお
り、その一端は、始動トランジスタ１４のドレイン端子
及び出力トランジスタ１７のゲート端子に接続され、他
端は接地電位に接続されている。
【００３７】出力トランジスタ１７のゲート端子は始動
トランジスタ１４のドレイン端子に接続されているの
で、システムのパワーオン時や電源電圧Ｖccが低下前等
の抵抗素子２５に電流が流れていない状態では、出力ト
ランジスタ１７はオフ状態にある。この状態では、始動
トランジスタ１４は、そのゲート端子が抵抗素子２５に
よって接地電位に接続されるため、オフ状態にある。
トランジスタ１４のドレイン端子に接続されているの
で、システムのパワーオン時や電源電圧Ｖccが低下前等
の抵抗素子２５に電流が流れていない状態では、出力ト
ランジスタ１７はオフ状態にある。この状態では、始動
トランジスタ１４は、そのゲート端子が抵抗素子２５に
よって接地電位に接続されるため、オフ状態にある。
【００３８】他方、電源電圧Ｖccの低下により、始動ト
ランジスタ１４がオン状態に転じると、検出コンデンサ
１１の高電圧側の端子が始動トランジスタ１４を介して
ゲート電圧生成回路２１に接続され、検出コンデンサ１
１の放電電流は、始動トランジスタ１４を介して抵抗素
子２５に流れる。
ランジスタ１４がオン状態に転じると、検出コンデンサ
１１の高電圧側の端子が始動トランジスタ１４を介して
ゲート電圧生成回路２１に接続され、検出コンデンサ１
１の放電電流は、始動トランジスタ１４を介して抵抗素
子２５に流れる。
【００３９】放電電流によって抵抗素子２５にスレッシ
ョルド電圧以上の電圧が生じると、出力トランジスタ１
７がオフ状態からオン状態に転じ、ラッチ回路３３の入
力端子が接地電位に接続される。
ョルド電圧以上の電圧が生じると、出力トランジスタ１
７がオフ状態からオン状態に転じ、ラッチ回路３３の入
力端子が接地電位に接続される。
【００４０】その結果、ラッチ回路３３の入力端子には
ＬＯＷ信号が入力されたことになり、コントロール端子
３５から出力される信号は反転する(コントロール端子
３５から出力される信号は、ＨＩＧＨからＬＯＷに転じ
る)。
ＬＯＷ信号が入力されたことになり、コントロール端子
３５から出力される信号は反転する(コントロール端子
３５から出力される信号は、ＨＩＧＨからＬＯＷに転じ
る)。
【００４１】他の回路は、反転された信号により、電源
電圧Ｖccの低下を検出することができる。
電圧Ｖccの低下を検出することができる。
【００４２】図５のグラフはこのパワーオフ検出回路１
の動作を示している。図中、符号Ｖccは電源電圧、RST
はリセット端子３２の電圧、符号Ｎ1は検出コンデンサ
１１の高電圧側の端子の電圧、符号Ｎ2は出力トランジ
スタ１７のゲート端子の電圧、符号Ｐonはコントロール
端子３５の電圧を示している。
の動作を示している。図中、符号Ｖccは電源電圧、RST
はリセット端子３２の電圧、符号Ｎ1は検出コンデンサ
１１の高電圧側の端子の電圧、符号Ｎ2は出力トランジ
スタ１７のゲート端子の電圧、符号Ｐonはコントロール
端子３５の電圧を示している。
【００４３】このパワーオフ検出回路１の検出コンデン
サ１１には、ｎチャネル型のＭＯＳＦＥＴで構成された
第１のリセットトランジスタ１６が並列接続されてい
る。
サ１１には、ｎチャネル型のＭＯＳＦＥＴで構成された
第１のリセットトランジスタ１６が並列接続されてい
る。
【００４４】第１のリセットトランジスタ１６のゲート
端子はリセット端子３２に接続されており、図５のグラ
フに示すように、検出コンデンサ１１が充電されている
状態から動作を開始するものとすると、先ず、リセット
端子３２にＨＩＧＨ信号が入力され、電圧RSTが上昇す
ると、第１のリセットトランジスタ１６がオン状態にな
り、検出コンデンサ１１が一旦放電する(0.3ｍsec付近
の電圧Ｎ1の推移)。
端子はリセット端子３２に接続されており、図５のグラ
フに示すように、検出コンデンサ１１が充電されている
状態から動作を開始するものとすると、先ず、リセット
端子３２にＨＩＧＨ信号が入力され、電圧RSTが上昇す
ると、第１のリセットトランジスタ１６がオン状態にな
り、検出コンデンサ１１が一旦放電する(0.3ｍsec付近
の電圧Ｎ1の推移)。
【００４５】次に、リセット端子３２の電圧RSTが低下
すると、第１のリセットトランジスタ１６がオフ状態と
なって、検出コンデンサ１１は電源電圧Ｖcc付近まで充
電される。
すると、第１のリセットトランジスタ１６がオフ状態と
なって、検出コンデンサ１１は電源電圧Ｖcc付近まで充
電される。
【００４６】その状態から電源電圧Ｖccが１．２Ｖ程度
の電圧まで低下すると、始動トランジスタ１４が導通
し、出力トランジスタ１７のゲート端子の電圧Ｎ2が上
昇する。その上昇に伴い、コントロール端子３５の電圧
Ｐonが反転する。
の電圧まで低下すると、始動トランジスタ１４が導通
し、出力トランジスタ１７のゲート端子の電圧Ｎ2が上
昇する。その上昇に伴い、コントロール端子３５の電圧
Ｐonが反転する。
【００４７】次に、本発明の他の実施例を説明する。図
２の符号２は、本発明の第２例のパワーオフ検出回路を
示している。このパワーオフ検出回路２は、検出回路本
体１０とゲート電圧生成回路２２とを有している。
２の符号２は、本発明の第２例のパワーオフ検出回路を
示している。このパワーオフ検出回路２は、検出回路本
体１０とゲート電圧生成回路２２とを有している。
【００４８】このパワーオフ検出回路２の検出回路本体
１０は、第１の実施例で説明した検出回路本体１０と同
じ構成であるが、ゲート電圧生成回路２２は、第１例の
ゲート電圧生成回路２１とは異なり、コンデンサ２６で
構成されている。
１０は、第１の実施例で説明した検出回路本体１０と同
じ構成であるが、ゲート電圧生成回路２２は、第１例の
ゲート電圧生成回路２１とは異なり、コンデンサ２６で
構成されている。
【００４９】そのコンデンサ２２の高電圧側の端子は始
動トランジスタ１４のドレイン端子及び出力トランジス
タ１７のゲート端子に接続され、低電圧側の端子は接地
電位に接続されている。従って、電源電圧Ｖccが低下
し、始動トランジスタ１４がオフ状態からオン状態に転
じ、検出コンデンサ１１が放電すると、その放電電流に
よって、ゲート電圧生成回路２２のコンデンサ２６が充
電される。
動トランジスタ１４のドレイン端子及び出力トランジス
タ１７のゲート端子に接続され、低電圧側の端子は接地
電位に接続されている。従って、電源電圧Ｖccが低下
し、始動トランジスタ１４がオフ状態からオン状態に転
じ、検出コンデンサ１１が放電すると、その放電電流に
よって、ゲート電圧生成回路２２のコンデンサ２６が充
電される。
【００５０】充電に伴い、コンデンサ２６の高電圧側の
端子の電圧が上昇し、出力トランジスタ１７のゲート端
子の電圧がスレッショルド電圧以上になると、出力トラ
ンジスタ１７がオフ状態からオン状態に転じ、コントロ
ール端子３５が出力する信号が反転する。
端子の電圧が上昇し、出力トランジスタ１７のゲート端
子の電圧がスレッショルド電圧以上になると、出力トラ
ンジスタ１７がオフ状態からオン状態に転じ、コントロ
ール端子３５が出力する信号が反転する。
【００５１】第１の実施例のパワーオフ検出回路１で
は、電源電圧Ｖccの低下が緩慢な場合には、ゲート電圧
生成回路２２を構成する抵抗素子２５に流れる電流が小
さいため、出力トランジスタ１７のスレッショルド電圧
以上の電圧を発生できない場合があるが、この第２の実
施例のパワーオフ検出回路２では、検出コンデンサ１１
に蓄積された電荷がゲート電圧生成回路２２内のコンデ
ンサ２６に移行することで、出力トランジスタ１７のゲ
ート端子に印加される電圧が生成されるので、検出コン
デンサ１１の容量とゲート電圧生成回路２２のコンデン
サ２６の容量の比を適切な値に設定しておけば、出力ト
ランジスタ１７が導通し損なうことはない。
は、電源電圧Ｖccの低下が緩慢な場合には、ゲート電圧
生成回路２２を構成する抵抗素子２５に流れる電流が小
さいため、出力トランジスタ１７のスレッショルド電圧
以上の電圧を発生できない場合があるが、この第２の実
施例のパワーオフ検出回路２では、検出コンデンサ１１
に蓄積された電荷がゲート電圧生成回路２２内のコンデ
ンサ２６に移行することで、出力トランジスタ１７のゲ
ート端子に印加される電圧が生成されるので、検出コン
デンサ１１の容量とゲート電圧生成回路２２のコンデン
サ２６の容量の比を適切な値に設定しておけば、出力ト
ランジスタ１７が導通し損なうことはない。
【００５２】なお、ゲート電圧生成回路２２を構成する
コンデンサ２６には、第２のリセットトランジスタ２９
が並列接続されており、該第２のリセットトランジスタ
２９は、第１のリセットトランジスタ１６と共にリセッ
ト端子３２によって制御されるように構成されている。
コンデンサ２６には、第２のリセットトランジスタ２９
が並列接続されており、該第２のリセットトランジスタ
２９は、第１のリセットトランジスタ１６と共にリセッ
ト端子３２によって制御されるように構成されている。
【００５３】従って、検出コンデンサ１１とゲート電圧
生成回路２２を構成するコンデンサ２６とは、リセット
端子３２の信号によって同時に強制的に放電され、リセ
ットされる。
生成回路２２を構成するコンデンサ２６とは、リセット
端子３２の信号によって同時に強制的に放電され、リセ
ットされる。
【００５４】次に、本発明の第３例のパワーオフ検出回
路を説明する。図３の符号３は、そのパワーオフ検出回
路を示しており、第１、第２例のパワーオフ回路１、２
と同じ検出回路本体１０と、第１、第２例のパワーオフ
検出回路１、２とは異なるゲート電圧生成回路２３を有
している。
路を説明する。図３の符号３は、そのパワーオフ検出回
路を示しており、第１、第２例のパワーオフ回路１、２
と同じ検出回路本体１０と、第１、第２例のパワーオフ
検出回路１、２とは異なるゲート電圧生成回路２３を有
している。
【００５５】このゲート電圧生成回路２３は、ｎチャネ
ルＭＯＳＦＥＴであるトランジスタ２７で構成されてい
る。このトランジスタ２７は、ゲート端子とドレイン端
子が短絡され、ダイオードを構成している。そのダイオ
ードのアノード側(ゲート端子とドレイン端子)は、始動
トランジスタ１４のドレイン端子及び出力トランジスタ
１７のゲート端子に接続されており、カソード側は接地
電位に接続されている。
ルＭＯＳＦＥＴであるトランジスタ２７で構成されてい
る。このトランジスタ２７は、ゲート端子とドレイン端
子が短絡され、ダイオードを構成している。そのダイオ
ードのアノード側(ゲート端子とドレイン端子)は、始動
トランジスタ１４のドレイン端子及び出力トランジスタ
１７のゲート端子に接続されており、カソード側は接地
電位に接続されている。
【００５６】この構成のゲート電圧生成回路２３では、
始動トランジスタ１４が導通すると、ダイオード接続の
トランジスタ２７に電流が流れる。このとき、ダイオー
ド接続のトランジスタ２７のゲート端子は、スレッショ
ルド電圧以上の電圧に上昇しており、その電圧が出力ト
ランジスタ１７のゲート端子に印加されるため、出力ト
ランジスタ１７が導通し、その結果、コントロール端子
３５から出力される信号が反転する。
始動トランジスタ１４が導通すると、ダイオード接続の
トランジスタ２７に電流が流れる。このとき、ダイオー
ド接続のトランジスタ２７のゲート端子は、スレッショ
ルド電圧以上の電圧に上昇しており、その電圧が出力ト
ランジスタ１７のゲート端子に印加されるため、出力ト
ランジスタ１７が導通し、その結果、コントロール端子
３５から出力される信号が反転する。
【００５７】この第３例のパワーオフ検出回路３では、
ダイオード接続のトランジスタ２７と出力トランジスタ
１７とでカレントミラー回路が構成されている。検出コ
ンデンサ１１の放電電流は、ダイオード接続のトランジ
スタ２７に流れるから、出力トランジスタ１７のゲート
端子の電圧は必ずスレッショルド電圧以上に上昇する。
従って、電源電圧Ｖccの低下が緩慢であっても、出力ト
ランジスタ１７が導通し損なうことはない。
ダイオード接続のトランジスタ２７と出力トランジスタ
１７とでカレントミラー回路が構成されている。検出コ
ンデンサ１１の放電電流は、ダイオード接続のトランジ
スタ２７に流れるから、出力トランジスタ１７のゲート
端子の電圧は必ずスレッショルド電圧以上に上昇する。
従って、電源電圧Ｖccの低下が緩慢であっても、出力ト
ランジスタ１７が導通し損なうことはない。
【００５８】図４は、この第３例のパワーオフ検出回路
３を使用したシステムの構成例であり、符号５０は送受
信用のＬＳＩを示している。このＬＳＩ５０の端子は、
複数の送受信切替回路５１〜５４を介して、入出力端子
６１〜６４に接続されている(ここでは送受信切替回路
は４個示されている)。
３を使用したシステムの構成例であり、符号５０は送受
信用のＬＳＩを示している。このＬＳＩ５０の端子は、
複数の送受信切替回路５１〜５４を介して、入出力端子
６１〜６４に接続されている(ここでは送受信切替回路
は４個示されている)。
【００５９】各送受信切替回路５１〜５４には、バッフ
ァ５８、インバータ５５及びＮＡＮＤゲート５６、５７
を介して、選択端子６９が接続されている。
ァ５８、インバータ５５及びＮＡＮＤゲート５６、５７
を介して、選択端子６９が接続されている。
【００６０】インバータ５５及びＮＡＮＤゲート５６、
５７には、パワーオフ検出回路３のコントロール端子３
５が、ＮＡＤＮゲート７０及びインバータ７１を介して
接続されており、インバータ５５及びＮＡＮＤゲート５
６、５７の動作により、コントロール端子３５にＨＩＧ
Ｈ信号が入力されている場合に、選択端子５９に入力さ
れた信号に応じて各送受信切替回路５１〜５４が制御さ
れてデータの送受信方向が制御され、ＬＯＷ信号が入力
されている場合に、各送受信切替回路５１〜５４の各送
信用バッファの出力がハイインピーダンス状態にされ
る。
５７には、パワーオフ検出回路３のコントロール端子３
５が、ＮＡＤＮゲート７０及びインバータ７１を介して
接続されており、インバータ５５及びＮＡＮＤゲート５
６、５７の動作により、コントロール端子３５にＨＩＧ
Ｈ信号が入力されている場合に、選択端子５９に入力さ
れた信号に応じて各送受信切替回路５１〜５４が制御さ
れてデータの送受信方向が制御され、ＬＯＷ信号が入力
されている場合に、各送受信切替回路５１〜５４の各送
信用バッファの出力がハイインピーダンス状態にされ
る。
【００６１】送受信切替回路５１〜５４は、インバータ
４４及びＮＡＮＤゲート５６、５７によって、受信動作
と送信動作が選択されるように構成されており、選択端
子５９に入力された信号がＨＩＧＨであるかＬＯＷであ
るかにより、一方の送受信切替回路５１、５２内の送信
用バッファ５１ｂ、５２ｂが活性化されて送信用に設定
され、他方の送受信切替回路５３内の送信用バッファ５
３ｂ、５４ｂの出力がハイインピーダンス状態とされて
受信用に設定される。従って、各送受信切替回路５１〜
５４により、入出力端子６１〜６４は、信号の送信と受
信の両方に使用できる。
４４及びＮＡＮＤゲート５６、５７によって、受信動作
と送信動作が選択されるように構成されており、選択端
子５９に入力された信号がＨＩＧＨであるかＬＯＷであ
るかにより、一方の送受信切替回路５１、５２内の送信
用バッファ５１ｂ、５２ｂが活性化されて送信用に設定
され、他方の送受信切替回路５３内の送信用バッファ５
３ｂ、５４ｂの出力がハイインピーダンス状態とされて
受信用に設定される。従って、各送受信切替回路５１〜
５４により、入出力端子６１〜６４は、信号の送信と受
信の両方に使用できる。
【００６２】
【発明の効果】以上説明したように、本発明のパワーオ
フ回路では、電源電圧Ｖccが高い定常状態では電流が流
れず、低消費電力になっている。また、電源電圧Ｖccが
所定電圧低下すると始動トランジスタが動作を開始する
ので、感度が高く、色々な大きさの電源電圧Ｖccに対応
することができる。
フ回路では、電源電圧Ｖccが高い定常状態では電流が流
れず、低消費電力になっている。また、電源電圧Ｖccが
所定電圧低下すると始動トランジスタが動作を開始する
ので、感度が高く、色々な大きさの電源電圧Ｖccに対応
することができる。
【図１】本発明の第１例のパワーオフ回路
【図２】本発明の第２例のパワーオフ回路
【図３】本発明の第３例のパワーオフ回路
【図４】本発明のパワーオフ回路を応用したシステムの
例
例
【図５】本発明のパワーオフ回路の動作を説明するため
のグラフ
のグラフ
【図６】従来技術のパワーオフ回路
Ｖcc……電源電圧 １〜３……パワーオフ検出回路 １１……検出コンデンサ １３……ダイオード １４……始動トランジスタ １６……第１のリセットトランジスタ １７……出力トランジスタ ２１〜２３……ゲート電圧生成回路 ２５……抵抗素子 ２７……ダイオード接続のトランジスタ ２９……第２のリセットトランジスタ
Claims (6)
- 【請求項１】第１の電源端子と第２の電源端子との間に
電気的に接続されているダイオードと、 上記ダイオードと第２の電源端子との間に電気的に接続
され、上記ダイオードを介して上記第１の電源端子から
充電される第１のコンデンサと、 上記第１の電源端子と上記第２の電源端子との間に電気
的に接続され、論理信号を出力するための第１の出力ト
ランジスタと、 上記ダイオードと上記第１のコンデンサとの接続中点と
上記第１の出力トランジスタの制御端子との間に電気的
に接続され、その制御端子が上記第１の電源端子に電気
的に接続されている制御トランジスタと、 上記ダイオードと上記第１のコンデンサとの接続中点と
上記第２の電源端子との間に電気的に接続され、上記第
１の出力トランジスタの制御端子に対して所定の電圧を
供給するための電圧生成回路と、 を有するパワーオフ検出回路。 - 【請求項２】上記ダイオードと第１のコンデンサとの接
続中点と上記第２の電源端子との間に電気的に接続さ
れ、リセット信号に応答して導通して上記第１のコンデ
ンサを放電する第１のリセットトランジスタを有する請
求項１に記載のパワーオフ検出回路。 - 【請求項３】上記第１の電源端子と上記第１の出力トラ
ンジスタとの間に電気的に接続され、その制御端子にリ
セット信号が印加される第２の出力トランジスタを有す
る請求項１又は２に記載のパワーオフ検出回路。 - 【請求項４】上記電圧生成回路が抵抗素子で構成され、
上記制御トランジスタが導通することにより、上記第１
の出力トランジスタの制御端子に所定の電圧が供給され
て上記第１の出力トランジスタの導通状態が変化して上
記論理信号の論理が反転する請求項１、２又は３に記載
のパワーオフ検出回路。 - 【請求項５】上記電圧生成回路が第２のコンデンサで構
成され、上記第２のコンデンサに対して並列に接続さ
れ、上記リセット信号に応答して導通して上記第２のコ
ンデンサを放電する第２のリセットトランジスタを有す
る請求項１、２又は３に記載のパワーオフ検出回路。 - 【請求項６】上記電圧生成回路が上記第１の出力トラン
ジスタと共に可憐とミラー回路を構成するトランジスタ
である請求項１、２又は３に記載のパワーオフ検出回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000157572A JP4480229B2 (ja) | 2000-05-29 | 2000-05-29 | パワーオフ検出回路 |
| US09/865,254 US6476651B1 (en) | 2000-05-29 | 2001-05-25 | Power-off detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000157572A JP4480229B2 (ja) | 2000-05-29 | 2000-05-29 | パワーオフ検出回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001339285A true JP2001339285A (ja) | 2001-12-07 |
| JP2001339285A5 JP2001339285A5 (ja) | 2007-06-14 |
| JP4480229B2 JP4480229B2 (ja) | 2010-06-16 |
Family
ID=18662183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000157572A Expired - Fee Related JP4480229B2 (ja) | 2000-05-29 | 2000-05-29 | パワーオフ検出回路 |
Country Status (2)
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|---|---|
| US (1) | US6476651B1 (ja) |
| JP (1) | JP4480229B2 (ja) |
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| KR100583097B1 (ko) * | 2002-12-31 | 2006-05-23 | 주식회사 하이닉스반도체 | 파워 업 검출 장치 |
| CN101751099B (zh) * | 2008-12-18 | 2012-01-25 | 鸿富锦精密工业（深圳）有限公司 | 信号发生电路 |
| KR101022673B1 (ko) * | 2009-06-16 | 2011-03-22 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 파워업회로 |
| US9492063B2 (en) | 2009-06-18 | 2016-11-15 | Endochoice Innovation Center Ltd. | Multi-viewing element endoscope |
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| JPH11177403A (ja) * | 1997-12-05 | 1999-07-02 | Nippon Steel Corp | リセット信号検出回路 |
| JP2000134076A (ja) * | 1998-10-28 | 2000-05-12 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Family Cites Families (3)
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|---|---|---|---|---|
| US5898327A (en) * | 1996-06-11 | 1999-04-27 | Rohm Co. Ltd. | Low-power reset signal generating circuit improved in voltage rising characteristic |
| US5828251A (en) * | 1996-07-02 | 1998-10-27 | Lucent Technologies Inc. | Power-up detector circuit |
| FR2757712B1 (fr) * | 1996-12-19 | 1999-01-22 | Sgs Thomson Microelectronics | Dispositif de controle de mise sous tension ou hors tension d'un circuit integre |
-
2000
- 2000-05-29 JP JP2000157572A patent/JP4480229B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-25 US US09/865,254 patent/US6476651B1/en not_active Expired - Lifetime
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| JPH06103784A (ja) * | 1992-09-17 | 1994-04-15 | Fujitsu Ltd | 高電位電源電圧降下検出回路 |
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| US8994622B2 (en) | 2002-01-24 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the semiconductor device |
| US9450036B2 (en) | 2002-01-24 | 2016-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the semiconductor device |
| US10355068B2 (en) | 2002-01-24 | 2019-07-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the semiconductor device |
| US11121203B2 (en) | 2002-01-24 | 2021-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4480229B2 (ja) | 2010-06-16 |
| US20020158676A1 (en) | 2002-10-31 |
| US6476651B1 (en) | 2002-11-05 |
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