JP2001332740A - アレイ基板の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 一つのマスクパターンを用いて、多層膜を
一括してパターニングする工程を含むアレイ基板の製造
方法において、多層膜パターンを覆う膜についての段切
れの形成、及びこれに起因する不良の発生を充分に防止
することができるものを提供する。 【解決手段】まず、混酸を用いるウェットエッチングに
より金属膜５をパターニングする（第１のエッチン
グ）。次いで、同一のレジストパターン９下で、プラズ
マエッチングにより下方の三層非金属膜６（ｎ⁺ａ-Ｓ
ｉ:Ｈ層６１、ａ-Ｓｉ:Ｈ層６２及び窒化シリコン膜６
３）をパターニングする（第２のエッチング）。さら
に、同一のレジストパターン９下で再度のウェットエッ
チングにより、金属膜５のパターンに対してサイドエッ
チングを施す（第３のエッチング）。この再度のウェッ
トエッチング（第３のエッチング）により、金属膜５パ
ターンの輪郭が、三層非金属膜６パターンの輪郭よりも
充分に内側へ後退するようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置のア
レイ基板を製造する方法に関する。特には、薄膜トラン
ジスタ（ＴＦＴ）を画素ごとのスイッチング素子として
用いる、アクティブマトリクス液晶表示装置用アレイ基
板の製造方法に関する。

【０００２】

【従来の技術】近年、ＣＲＴディスプレイに代わる表示
装置として、平面型の表示装置が盛んに開発されてお
り、中でも液晶表示装置は、軽量、薄型、低消費電力等
の利点から注目を集めている。特には、各画素電極にス
イッチ素子が電気的に接続されて成るアクティブマトリ
ックス型液晶表示装置は、隣接画素間でクロストークの
ない良好な表示画像を実現できることから、液晶表示装
置の主流となっている。

【０００３】しかし、液晶表示装置の製造コストは、未
だＣＲＴディスプレイに比べてかなり高く、このことが
液晶表示装置をさらに普及させていく上での大きな課題
となっている。

【０００４】液晶表示装置の製造コストにおいてアレイ
基板の製造コストの割合が高く、特には、アレイ基板上
に、スイッチ素子であるＴＦＴを製造するための工程の
コストが大きな部分を占める。そのため、ＴＦＴ及びア
レイ基板の製造工程を簡略化しコスト低減を図ることが
重要となる。

【０００５】そこで、ＴＦＴ及びアレイ基板の製造を、
より少ない数のパターニングにより、すなわち、より少
ない数のフォトマスクにより行うことで製造プロセスを
短縮し製造コストを削減しようとする試みが行われてい
る。このように、ＴＦＴ及びアレイ基板を構成するのに
必要なパターンを少ない数のパターニングによって製造
するためには、例えば、複数の相異なる材料から成る多
層膜を、一つのフォトマスクを用いて、すなわわち同一
のレジストパターンの下で、一括してパターニングする
ことが考えられる。

【０００６】

【発明が解決しようとする課題】しかし、多層膜につい
て、同一のレジストパターンの下で連続してエッチング
を施す際、下方の膜のサイドエッチングの度合いがこれ
に接する上方の膜のサイドエッチングの度合いより大き
いといった場合には、上方の膜の輪郭が下方の膜の輪郭
より外側に突き出して、多層膜のパターンの端面に凹部
やオーバーハングが生じてしまうことがある。下方の膜
のサイドエッチングが上方の膜のそれより大きいため
に、レジストパターンの端縁から内側に引き込まれる寸
法が、上方の膜よりも大きくなってしまうのである。

【０００７】このように、得られる多層膜のパターンの
端面に凹部やオーバーハングといった被覆膜による被覆
が難しい部分が形成されると、この部分で被覆膜に亀裂
が走る、いわゆる「段切れ」という問題が生じる。被覆
膜が導電膜である場合には、段切れの個所で電気的な接
続が不良となる。

【０００８】「段切れ」の形成を、図７に示す例によ
り、さらに説明する。

【０００９】図７の例では、多層膜が、単層の金属膜５
（Al)と、その下方の三層非金属膜６（上からｎ⁺ａ-Ｓ
ｉ:Ｈ層、ａ-Ｓｉ:Ｈ層及び窒化シリコン膜）とからな
り、上方の金属膜の輪郭より、三層非金属膜６の輪郭が
内側に引き込まれて、パターンの端面に凹部８を生じて
いる。そして、この凹部８の個所で、導電性被覆膜４２
ａが不連続となり、ソース電極２３と、画素電極４２と
の導通が不良となっている。

【００１０】金属膜５をウェットエッチングした後、同
一のレジストパターンの下で引き続いて、金属膜５の三
層非金属膜６をドライエッチングする場合、ドライエッ
チング時には金属膜５がエッチングされず、三層非金属
膜６のみにサイドエッチングが入るために、多層膜パタ
ーンの端面にアンダーカットが生じるのである。

【００１１】本発明は、上記問題点に鑑みなされたもの
であり、一つのフォトマスクを用いて、多層膜を一括し
てパターニングする工程を含む、アレイ基板の製造方法
において、多層膜パターンを覆う膜についての段切れの
形成、及びこれに起因する不良の発生を充分に防止する
ことができるものを提供する。

【００１２】

【課題を解決するための手段】請求項１のアレイ基板の
製造方法は、少なくとも一つの半導体層を含む非金属
膜、及びこれを覆う金属膜を堆積する工程と、これら非
金属膜及び金属膜からなる多層膜について一つのレジス
トパターンの下で一括してパターニングする多層膜連続
エッチング工程と、前記多層膜からなるパターンの端面
をまたぐ領域に、該端面近傍を直接被覆する、導電性ま
たは絶縁保護性の被覆膜を形成する工程とを含むアレイ
基板の製造方法において、前記多層膜連続エッチング工
程が、前記金属膜をウェットエッチングによりパターニ
ングする第１エッチング工程と、前記非金属膜をドライ
エッチングによりパターニングする第２エッチング工程
と、これより後に、再度のウェットエッチングにより前
記金属膜のパターンにサイドエッチングを施す第３エッ
チング工程とからなることを特徴とする。

【００１３】上記構成によると、多層膜パターンを覆う
膜についての段切れを防止することができる。

【００１４】請求項４のアレイ基板の製造方法は、前記
第２エッチング工程が等方性のドライエッチングにより
行なわれることを特徴とする。

【００１５】このような構成であると、非金属膜の端面
について、容易に、なだらかなテーパー状とすることが
できる。

【００１６】

【発明の実施の形態】まず、実施例の製造方法により得
られる薄膜トランジスタ（ＴＦＴ）及びこれを含む表示
装置用アレイ基板について、図１〜２を用いて概略を説
明する。

【００１７】図１は、ＴＦＴ形成部及びその付近の構成
を模式的に示す断面斜視図である。図２は、ＴＦＴを含
む、アレイ基板上の各画素の構成を模式的に示す平面図
である。

【００１８】アレイ基板１０には、複数の信号線２１と
複数の走査線１１とが互いに直交するように配列され
る。走査線１１及びゲート電極１１ａを含む下層の金属
配線パターンは、例えばモリブデン−タングステン(Mo-
W)により形成され、全体が第１ゲート絶縁膜１５により
覆われる。

【００１９】信号線２１と走査線１１とにより区画され
る画素開口ごとにおいて、信号線２１と走査線１１との
交差部近傍に、スイッチング素子としてのＴＦＴ７が配
置される。ＴＦＴ７は、図示の具体例では、逆スタガ・
バックチャネル型である。すなわち、ガラス基板１８上
のゲート電極１１ａの上方に、ゲート絶縁膜１５，２５
及び半導体膜２６を介して、谷溝状のバックチャネル部
４５が位置し、このバックチャネル部４５を挟んで、ソ
ース電極２３及びドレイン電極２２が配置される。ここ
で、チャネル保護膜は設けられず、半導体膜２６が直
接、バックチャネル部４５に露出している。

【００２０】図中に示されるように、走査線１１の延在
部がＴＦＴ７のゲート電極１１ａをなしており、このゲ
ート電極１１ａを覆う個所に、第１及び第２ゲート絶縁
膜１５，２５を介して、アモルファスシリコン（ａ-Ｓ
ｉ:Ｈ）からなる半導体膜２６が配置される。この半導
体膜２６の上には、バックチャネル部４５の底面に相当
する個所を除き、リンドープアモルファスシリコン（ｎ
⁺ａ-Ｓｉ:Ｈ）からなる低抵抗半導体膜２７が積層配置
される。さらにこの上には、金属膜５から成るソース電
極２３及びドレイン電極２２が配置される。

【００２１】金属膜５は、図示の具体例では、金属アル
ミニウム(Al)層を上下の金属モリブデン(Mo)層で挟み込
んだものである。金属膜５がこのような三層金属膜５で
ある場合、好ましくは、下方のＭｏ層５１（ボトムＭｏ
層）が、画素電極４２をなすＩＴＯ(Indium Tin Oxide)
膜に比べてかなり薄く形成される。下方のＭｏ層５１の
厚さは、画素電極４２のＩＴＯ膜の厚さの１／２以下で
あり、好ましくは１／３以下、より好ましくは１／４以
下である。

【００２２】ここで、第２ゲート絶縁膜２５、半導体膜
２６、低抵抗半導体膜２７、及び、金属膜５から成るソ
ース電極２３、ドレイン電極２２は、バックチャネル部
４５以外において、輪郭が略一致している。また、ドレ
イン電極２２に連続する信号線２１も、ソース電極２３
及びドレイン電極２２と同様、金属膜５からなり、信号
線２１と輪郭の略一致する三層の非金属膜の上に重ねら
れている。

【００２３】これら信号線２１、ドレイン電極２２及び
ソース電極２３は、金属膜５と、三層非金属膜６が、一
つのレジストパターン（エッチングマスク）の下で、一
括してパターニングされて形成されるものである。

【００２４】一つのレジストパターンの下でのパターニ
ングは、以下に説明するように、(a)ウェットエッチン
グ→(b)ドライエッチング→(c)再度のウェットエッチン
グの三つのエッチング工程により行なわれる。

【００２５】(a) 第１のエッチング（金属膜５をパター
ニングするエッチング、図３） まず、リン酸、酢酸及び硝酸、及び水からなる混酸を用
いたウェットエッチングにより金属膜５をパターニング
する。

【００２６】好ましい混酸の組成は、例えば、下記の酸
水溶液を下記の範囲で混合したならば、または、さらに
適量の水を添加したならば得られるものである。

【００２７】 ８５％リン酸水溶液 ７１±２０容量％（v/v％） ７０％硝酸水溶液 １〜２０容量％ ９０％酢酸水溶液 ５〜３０容量％ 金属膜５が図示のような三層金属膜（Mo/Al/Mo）である
場合、エッチング速度を遅くすることによって、ボトム
Ｍｏ層のサイドエッチング（アンダーカット）を少なく
すべく、シャワー方式によりウェットエッチングを行
う。

【００２８】(b) 第２のエッチング（三層非金属膜６の
エッチング、図４） 金属膜５のエッチングに引き続いて、三層非金属膜６の
エッチングが、六フッ化硫黄（ＳＦ₆）及び塩化水素
（ＨＣｌ）からなる混合ガスを用いてプラズマエッチン
グにより行われる。

【００２９】詳しくは、第２ゲート絶縁膜２５をなす窒
化シリコン(SiONx)膜６１、ＴＦＴの半導体膜２６をな
すアモルファスシリコン(n⁺a-Si:H)層６２、及びＴＦＴ
の低抵抗半導体膜２７をなすリンドープアモルファスシ
リコン(a-Si:H)層６３についてのエッチングが、六フッ
化硫黄（ＳＦ₆）及び塩化水素（ＨＣｌ）を反応性ガス
種とし、ヘリウム（Ｈｅ）を沈着物（デポ）防止用のキ
ャリアガスとしたプラズマエッチングにより行われる。

【００３０】ＳＦ₆ガスに対するＨＣｌガスの流量比、
すなわち、ガス混合の体積比は、好ましくは０．１１〜
０．２５であり、より好ましくは、０．１５〜０．２１
である。反応性ガス種の混合比をこのような範囲に保つ
ことにより、ｎ⁺ａ-Ｓｉ:Ｈ層６２が受けるサイドエッ
チングと、ａ−Ｓｉ：Ｈ層６３及び窒化シリコン膜６１
が受けるサイドエッチングとの差を最小限に抑えること
ができる。

【００３１】このプラズマエッチングの際には、エンド
ポイントモニター(End point Monitor)を使用して約１
０％のオーバーエッチングを行う。すなわち、レジスト
パターンの輪郭までエッチングされるジャストエッチン
グの時間を基準として、約１０％だけエッチング時間を
伸ばす。これにより、残留した不所望の膜を充分に除去
できるとともに、過度のサイドエッチングが生じるのを
防止することができる。

【００３２】エンドポイントモニターは反射光量または
透過光量の変化を捕らえて、基板の下地（この場合、第
１ゲート絶縁膜１５）が露出した時点を検出するもので
ある。

【００３３】(c) 第３のウェットエッチング（金属膜５
のオーバーエッチング、図５） 第１のエッチングと同様のエッチング液を用いて、金属
膜５のパターンについて、いわばオーバーエッチングを
行なう。第２のエッチング後に金属膜５のパターンの端
縁が外側に突き出してオーバーハング部をなしていたと
しても、第３のウェットエッチングにより、このような
突き出し部分を確実に除去することができる。

【００３４】金属膜５が三層金属膜（Mo/Al/Mo)である
場合、第１エッチングのところで説明したと同様に、シ
ャワー方式により行なう。

【００３５】第３のウェットエッチングにより、金属膜
５のパターンの端面の外縁が、非金属多層膜６の端面の
内縁よりも内側に来るようにすることができる。すなわ
ち、金属膜５のパターンの輪郭が、非金属多層膜６をな
す第２ゲート絶縁膜２５、半導体膜２６及び低抵抗半導
体膜２７のいずれの端面の内縁よりも内側に来るように
することができる。

【００３６】なお、図示の例では、非金属多層膜６の最
上層をなす低抵抗半導体膜２７が非金属多層膜６中にあ
って最もエッチングを受けやすいものであり、低抵抗半
導体膜２７の輪郭が、第２ゲート絶縁膜２５及び半導体
膜２６の輪郭よりも内側に位置するが、金属膜５パター
ンの輪郭よりも外側に位置する。

【００３７】次に、実施例に係る薄膜トランジスタ及び
アレイ基板の製造方法に関する、より詳細な例について
図３〜５を用いて説明する。

【００３８】(1) 第１のパターニング ガラス基板１８上に、スパッタ法によりモリブデン−タ
ングステン合金膜（ＭｏＷ膜）を２３０ｎｍ堆積させ
る。そして、第１のマスクパターンを用いるパターニン
グにより、６００本の走査線１１、その延在部からなる
ゲート電極１１ａ、及び、走査線１１と略同数の補助容
量線１２を形成する（図２、及び図６中央部を参照）。
同時に、アレイ基板１０の接続用周縁部１０ａに走査線
接続パッド１１ｂを形成する（図２、及び図６の右部参
照）。

【００３９】(2) 第２のパターニング (2-1) 第１ゲート絶縁膜及び多層膜の堆積 ＣＶＤ法により、第１ゲート絶縁膜１５をなす３５０ｎ
ｍ厚の酸化シリコン膜を堆積し、さらに、第２ゲート絶
縁膜２５をなす５０ｎｍ厚の窒化シリコン膜６３、ＴＦ
Ｔ７の半導体膜２６を作成するための２５０ｎｍ厚のア
モルファスシリコン（ａ-Ｓｉ:Ｈ）層６２、及び、低抵
抗半導体膜２７を作成するための５０ｎｍ厚のリンドー
プアモルファスシリコン（ｎ⁺ａ-Ｓｉ:Ｈ）層６１を、
大気に曝すことなく連続して成膜する。

【００４０】この後、スパッタ法により、１０ｎｍ厚の
Ｍｏ層５１、３５０ｎｍ厚のＡｌ層５２、及び、５０ｎ
ｍ厚のＭｏ層５３からなる金属膜５を堆積する。

【００４１】(2-2) 多層膜のパターニング そして、第２のマスクパターンを用いて、レジストを露
光、現像した後、上記の窒化シリコン膜６３、ａ-Ｓｉ:
Ｈ層６２、ｎ⁺ａ-Ｓｉ:Ｈ層６１、及び金属膜５を一括
してパターニングする。この第２のパターニングによ
り、８００×３本の信号線２１と、各信号線２１から延
在するドレイン電極２２と、未だドレイン電極２２に連
続したままのソース電極２３とを作成する（図５、及び
図６の左上部参照）。また、図には示さないが、アレイ
基板１０の周縁接続領域においては、信号線２１から引
き出された信号線パッド（信号線２１からの引き出し線
を含む）が同時に作成される。

【００４２】(2-2-ａ) 第１のエッチング（図３） 金属膜５をパターニングするウェットエッチングのため
の含水混酸としては、８５％リン酸水溶液、７０％硝酸
水溶液、９０％酢酸水溶液及び水を、７７／３／１５／
５の体積比で混合したものを用いた。また、基板上にこ
のようなエッチング液を吹き付ける操作を、二つのエッ
チング室にてそれぞれ６０秒間ずつ、連続して行った。
すなわち、シャワー方式によるウェットエッチングを都
合１２０秒間行った。

【００４３】(2-2-ｂ) 第２のエッチング（図４） 次に、窒化シリコン膜、ａ-Ｓｉ:Ｈ層、ｎ⁺ａ-Ｓｉ:Ｈ
層について、ＳＦ₆、ＨＣｌ、及びＨｅの混合ガスを用
いるプラズマエッチングによりパターニングした。

【００４４】エッチングチャンバーに導入する混合ガス
は、流量７５ＳＣＣＭのＳＦ₆、流量４２５ＳＣＣＭの
ＨＣｌ、及び流量３００ＳＣＣＭのＨｅを混合したもの
である。すなわち、導入ガスの混合体積比は、ＳＦ₆／
ＨＣｌ／Ｈｅ＝７５／４２５／３００、ＨＣｌ／ＳＦ₆
＝約０．１８である。

【００４５】プラズマエッチングの際、エッチングチャ
ンバー内の圧力を２６．７Ｐａ、高周波入力電力（パワ
ー）を４００Ｗ、電極間の間隔（ギャップ）を４０ｍｍ
に保った。また、エンドポイントモニターを使用し、ジ
ャストエッチングまでの時間の１０％の時間だけオーバ
ーエッチングを行った。

【００４６】(2-2-ｃ) 第３のエッチング（図５） 上記の第１のエッチングと同一のエッチング液により同
様のシャワー方式にてエッチングを行なった。但し、上
記の６０秒×２回の処理に代えて、４０秒×２回の処理
を行なった。

【００４７】(3) 第３のパターニング 第３のマスクパターンを用いて、走査線パッド部１１ｂ
の上面を露出させるスルーホール３１を作成する（図６
右部参照）。この際、バッファードフッ酸（ＢＨＦ）を
用いるウェットエッチングにより、走査線パッド部１１
ｂ上の第１ゲート絶縁膜１５を除去する。

【００４８】(4) 第４のパターニング スパッタ法により４０ｎｍ厚のアモルファスのＩＴＯ層
を堆積する。

【００４９】第４のマスクパターンを用いるパターニン
グ（図６）により、まず、信号線２１及びドレイン電極
２２の輪郭と略一致する保護ＩＴＯ膜４１と、画素電極
４２及びその延在部４２ａとを作成する。画素電極から
の延在部４２ａは、ソース電極２３、及びその画素電極
側の端面を被覆することにより、ソース電極２３と画素
電極４２との間の導通を行う。

【００５０】このパターニングの際、アレイ基板１０の
周縁接続領域においては、各走査線パッド１１ｂを覆う
パッド部ＩＴＯ膜４３（図６右部）と、各信号線パッド
を覆うパッド部ＩＴＯ膜とがそれぞれ形成される。

【００５１】次いで、ＩＴＯ膜４１，４２，４２ａ，４
３をマスクとして、ＴＦＴのバックチャネル部４５を形
成するためのエッチングを行う。すなわち、ドレイン電
極２２とソース電極２３とを分離してＴＦＴ７を完成す
るように、溝状に、金属膜５（Mo/Al/Mo)及びｎ⁺ａ-Ｓ
ｉ:Ｈ層６１を除去する。

【００５２】この際、金属膜５（Mo/Al/Mo）は、上記第
２のパターニングと同様、リン酸、酢酸及び硝酸からな
る混酸を用いたウェットエッチングにより除去する。一
方、ｎ⁺ａ-Ｓｉ:Ｈ層６１は、ＳＦ₆、及び酸素（Ｏ₂）
からなる混合ガスを用いて除去する。

【００５３】レジストの除去の後、加熱によるアニール
を施し、ＩＴＯ膜をアモルファス状態から微結晶状態に
変換する。このアニールにより、同時に、ＴＦＴ特性が
安定化される。

【００５４】以上に説明した実施例の製造方法によれ
ば、４回のみのパターニングにより、表示装置用アレイ
基板を製造することができるとともに、金属膜５及び三
層非金属膜６から一括してパターニングして得られるパ
ターンの端面に、凹部やオーバーハングが形成されるの
を充分に防止することができる。そのため、ソース電極
２３のパターンを覆うＩＴＯ膜４２ａが該端面を覆う個
所で段切れを起こすことがなく、ソース電極２３と画素
電極４２との電気的な接続が確実に行われる。

【００５５】特には、実施例のような製造方法である
と、金属膜とその下方の非金属膜とを一括してパターニ
ングするにあたり、非金属膜をドライエッチングする際
には、金属膜の端面が充分になだらかなテーパーをなす
ようにすること、すなわちテーパー角が充分に小さくす
ることのみを考慮して条件設定すれば良い。このドライ
エッチングの終了時に金属膜の端面が非金属膜の端面よ
り外側に突出していたとしても、この後の、金属膜につ
いてのサイドエッチング処理により、突出部分を除去し
金属膜の端面を十分に内側に後退させることができるか
らである。

【００５６】すなわち、非金属膜をドライエッチングす
る装置や処理条件として、等方性が強くてサイドエッチ
ングが大きいものを採用することも可能となり、非金属
膜の端面についてのテーパー角を充分に小さくすること
ができる。そのため、この非金属膜の端面は、この上に
積層されるＩＴＯ膜によって容易に、確実かつ良好な被
覆が行なわれる。

【００５７】したがって、ＩＴＯ膜が多層膜パターンの
端面を充分に被覆するようにするためのＩＴＯ膜の膜厚
等の条件の自由度、すなわちＩＴＯ膜のカバレッジ性の
マージンが充分に広がる。

【００５８】上記実施例においては、得られるパターン
の端面が導電膜により被覆される場合について説明した
が、絶縁保護膜により被覆される場合についても全く同
様である。

【００５９】また、液晶表示装置用アレイ基板の場合を
例にとり説明したが、他の用途に用いられる薄膜トラン
ジスタの製造であっても同様の方法により行うことがで
きる。場合によっては、本発明の製造方法を、薄膜トラ
ンジスタ以外の半導体装置についても適用することが可
能である。

【００６０】

【発明の効果】一つのマスクパターンを用いて、多層膜
を一括してパターニングする工程を含むアレイ基板の製
造方法において、多層膜パターンを覆う膜についての段
切れの形成、及びこれに起因する不良の発生を充分に防
止することができる。

【図面の簡単な説明】

【図１】実施例に係る、アレイ基板上のＴＦＴ形成部及
びその付近の構成を模式的に示す断面斜視図である。

【図２】実施例に係る、アレイ基板上のアレイ基板上の
各画素の構成を模式的に示す平面図である。

【図３】第１のエッチングの後の様子、すなわち、ウェ
ットエッチングにより金属膜（Mo/Al/Mo)をパターニン
グした後の様子を示す模式的な縦断面図である。

【図４】第２のエッチングの後の様子、すなわち、プラ
ズマエッチングにより三層非金属膜（ｎ⁺ａ-Ｓｉ:Ｈ
層、ａ-Ｓｉ:Ｈ層及び窒化シリコン膜）をパターニング
した後の様子を示す、図３に対応する模式的な縦断面図
である。

【図５】第３のエッチングの後の様子を示す、図３に対
応する模式的な縦断面図である。すなわち、再度のウェ
ットエッチングにより、金属膜（Mo/Al/Mo)のパターン
に対してサイドエッチングを施した後の様子を示す模式
図である。

【図６】アレイ基板の完成時の様子を示す、図３に対応
する模式的な縦断面図である。

【図７】従来の技術により生ずる「段切れ」について説
明するための、アレイ基板上の薄膜トランジスタについ
ての縦断面図である。

【符号の説明】

10 アレイ基板 11 走査線 11a 走査線から延在されたゲート電極 11b 走査線外周部のパッド部 12 補助容量線 21 信号線 22 信号線から延在されたドレイン電極 23 ソース電極 15 第１ゲート絶縁膜 25 第２ゲート絶縁膜 26 ＴＦＴの半導体膜 27 低抵抗半導体膜 41 信号線と輪郭が略一致する保護ＩＴＯ膜 42 画素電極 42a 画素電極から延在してソース電極のパターンを覆
うＩＴＯ膜 43 パッド用ＩＴＯ膜 45 ＴＦＴのバックチャネル部 ５ 金属膜（Mo/Al/Mo) ６ 三層非金属膜（ｎ⁺ａ-Ｓｉ:Ｈ層、ａ-Ｓｉ:Ｈ層及
び窒化シリコン膜） ７ ＴＦＴ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２７Ｃ Ｆターム(参考） 2H092 JA26 JA29 JA33 JA35 JA36 JA38 JA39 JA40 JA42 JA43 JA44 JA47 JB13 JB23 JB24 JB27 JB32 JB33 JB36 JB38 JB51 JB57 JB63 JB69 KA05 KA07 KA12 KA16 KA18 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA22 MA27 MA35 MA37 MA41 NA15 NA25 NA27 PA06 5F004 AA11 BA07 CB15 CB18 DA18 DA22 DA29 DB02 DB07 EA05 EB08 FA01 5F043 AA27 BB15 DD13 GG04 5F110 AA16 AA26 BB01 CC07 DD02 EE06 EE44 FF02 FF03 FF09 FF29 GG02 GG15 GG44 HK03 HK04 HK07 HK09 HK16 HK22 HK25 HK33 HK34 NN72 QQ09

Claims (4)

【特許請求の範囲】
1. 【請求項１】少なくとも一つの半導体層を含む非金属
   膜、及びこれを覆う金属膜を堆積する工程と、 これら非金属膜及び金属膜からなる多層膜について一つ
   のレジストパターンの下で一括してパターニングする多
   層膜連続エッチング工程と、 前記多層膜からなるパターンの端面をまたぐ領域に、該
   端面近傍を直接被覆する、導電性または絶縁保護性の被
   覆膜を形成する工程とを含むアレイ基板の製造方法にお
   いて、 前記多層膜連続エッチング工程が、 前記金属膜をウェットエッチングによりパターニングす
   る第１エッチング工程と、 前記非金属膜をドライエッチングによりパターニングす
   る第２エッチング工程と、 これより後に、再度のウェットエッチングにより前記金
   属膜のパターンにサイドエッチングを施す第３エッチン
   グ工程とからなることを特徴とするアレイ基板の製造方
   法。
2. 【請求項２】前記第３エッチング工程の後には、前記金
   属膜のパターンの端面の外縁が、前記非金属膜の端面の
   内縁よりも内側にあることを特徴とする請求項１記載の
   アレイ基板の製造方法。
3. 【請求項３】前記非金属膜が、薄膜トランジスタの半導
   体活性層をなすための半導体膜と、これに覆われる絶縁
   膜とからなることを特徴とする請求項１記載のアレイ基
   板の製造方法。
4. 【請求項４】前記第２エッチング工程が等方性のドライ
   エッチングにより行なわれることを特徴とする請求項１
   記載のアレイ基板の製造方法。