JP2001319971A

JP2001319971A - 半導体集積回路装置の製造方法および半導体集積回路装置

Info

Publication number: JP2001319971A
Application number: JP2000137421A
Authority: JP
Inventors: Yoji Ashihara; 洋司芦原; Kensuke Ishikawa; 憲輔石川; Takao Tanaka; 宇乙田中; Kazuya Kawakami; 和也川上; Takafumi Oshima; 隆文大島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-05-10
Filing date: 2000-05-10
Publication date: 2001-11-16

Abstract

(57)【要約】【課題】配線溝および接続孔の内部に形成された埋め
込み配線のバリア導体膜と主導電層との界面において剥
離が発生することを防ぐ。【解決手段】接続孔２５ａおよび配線溝２５ｂの内部
にチタン膜および窒化チタン膜を順次堆積し、このチタ
ン膜および窒化チタン膜からなる積層膜２６ｃの表面
に、化学量的にＴｉが過剰な窒化チタン膜からなる導電
性膜２６ｄを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、絶縁膜に形成した溝部内を
埋め込む導電性膜が銅膜である半導体集積回路装置の製
造に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路の配線形成方法として、
ダマシン（Damascene）法と呼ばれるプロセスがある。
この方法は、絶縁膜に配線溝または接続孔を形成した
後、半導体基板の主面に配線形成用またはプラグ形成用
の導電性膜を堆積し、さらに、その配線溝または接続孔
以外の領域の導電性膜を化学機械的研磨法（ＣＭＰ；Ch
emical Mechanical Polishing）によって除去すること
により、配線溝内に埋込配線、または接続孔内にプラグ
を形成する方法である。この方法の場合は、特に、微細
なエッチング加工が困難な銅系の導体材料（銅または銅
合金）からなる埋め込み配線の形成方法として適してい
る。

【０００３】また、絶縁膜に形成された配線溝内に埋め
込み配線、または接続孔内にプラグを形成する際に銅系
の導電材料を用いた場合、その銅系の導電材料は正イオ
ンとなって絶縁膜へ拡散しやすいため短絡不良を引き起
こす場合がある。この短絡不良を防止するために、銅系
の導電材料の下地にバリア導体膜を堆積して、銅系の導
電材料が絶縁膜へ拡散することに起因する短絡不良を防
いでいる。

【０００４】このバリア導体膜の具体的な材質の例につ
いては、たとえば１９９８年１月２０日、株式会社プレ
スジャーナル発行、「月間Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｗｏｒｌｄ１９９８年２月号」、ｐｐ．９１〜ｐ
ｐ．９６に記載がある。

【０００５】

【発明が解決しようとする課題】埋め込み配線技術にお
いては、主導電層となる銅系の導電材料のバリア導体膜
として窒化チタン膜または窒化タンタル膜を用いた場合
に、以下のような問題を生ずる。

【０００６】すなわち、バリア導体膜として窒化チタン
膜を用いた場合においては、窒化チタン膜と銅系の導電
材料との接着性は低い。また、バリア導体膜としては窒
化タンタル膜を用いた場合においては、窒化チタン膜を
用いた場合よりは接着性がよいものの、それでも銅系の
導電材料との接着性は低い。そのため、高温の熱処理工
程においてバリア導体膜と銅系の導電材料との界面で剥
離し、配線の信頼度を低下させる場合がある。特に、曲
率の大きい接続孔の底面および側面、または配線溝の隅
においては、主導電層となる銅系の導電材料が表面エネ
ルギーを小さくしようとするために、バリア導体膜と主
導電層との界面において剥離が発生しやすくなる。

【０００７】また、銅系の導電材料を主導電層とする埋
め込み配線を多層に構成した場合においては、上層配線
と下層配線とを接続するプラグのバリア導体膜として窒
化チタン膜を用いると、窒化チタン膜は下層配線との接
着性は低い。また、そのプラグのバリア導体膜として窒
化タンタル膜を用いると、窒化チタン膜を用いた場合よ
りは接着性がよいものの、それでも下層配線との接着性
は低い。そのため、高温の熱処理工程において、そのプ
ラグのバリア導体膜と下層配線との界面において剥離し
導通不良を生じる場合がある。

【０００８】本発明の目的は、溝部（配線溝および接続
孔）の内部にバリア導体膜と主導電層となる銅系の導電
材料とを埋め込むことで配線を形成する工程において、
バリア導体膜と主導電層との界面において剥離が発生す
ることを防ぐ技術を提供することにある。

【０００９】また、半発明の他の目的は、下層の配線と
上層の配線とを接続するプラグと下層配線との接着性を
向上する技術を提供することにある。

【００１０】また、半発明の他の目的は、半導体集積回
路装置の配線の導通不良を低減し、半導体集積回路装置
の歩留まりを向上する技術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】すなわち、本発明は、半導体素子が形成さ
れた半導体基板の主面上に絶縁膜を堆積し、前記絶縁膜
をエッチングすることによって溝部を形成する工程と、
前記溝部の内部を含む前記絶縁膜の上部に第１導電性膜
を堆積する工程と、前記溝部の内部を含む前記第１導電
性膜の表面に第２導電性膜を堆積する工程と、前記溝部
の内部を含む前記第２導電性膜の表面に、前記溝部を埋
め込む第３導電性膜を形成する工程と、前記溝部の外部
の前記第１導電性膜、前記第２導電性膜および前記第３
導電性膜を化学的および機械的に研磨して、前記溝部内
に前記第１導電性膜、前記第２導電性膜および前記第３
導電性膜を残すことにより配線を形成する工程とを含む
ものである。

【００１４】また、本発明は、絶縁膜に形成された溝部
内に下層から第１導電性膜、第２導電性膜および第３導
電性膜を順次堆積することで形成された配線を含むもの
である。

【００１５】上記の本発明によれば、配線の主導電層と
なる第３導電性膜の下部に、たとえばチタン膜または化
学量的にチタンが過剰な窒化チタン膜を含む第２導電性
膜が形成され、第２導電性膜と第３導電性膜との反応性
が向上することによる合金化反応が進むので、第２導電
性膜と第３導電性膜との接着性を向上することが可能と
なる。

【００１６】また、上記の本発明によれば、溝部（プラ
グ）の底部に形成された第１導電性膜中のチタンと下層
配線の第３導電性膜との間で合金化反応が進むので、プ
ラグと下層配線との接着性を向上することが可能とな
る。

【００１７】また、上記の本発明によれば、第１導電性
膜および第２導電性膜中のチタンにより第３導電性膜を
構成する金属結晶の配向性が向上するので、第３導電性
膜のエレクトロマイグレーション耐性を向上することが
できる。

【００１８】また、上記の本発明によれば、絶縁膜に形
成され第３導電性膜の埋め込まれた溝部の内部において
導通不良の発生を防ぐことができるので、半導体集積回
路装置の歩留りおよび信頼性を向上することが可能とな
る。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２０】本実施の形態は、たとえば半導体基板のｐ
型ウェルにｎチャネル型ＭＩＳＦＥＴ（Metal Insulato
r Semiconductor Field Effect Transistor）Ｑｎが形
成された半導体集積回路装置の製造方法に本発明を適用
したものである。

【００２１】以下、上記した半導体集積回路装置の製造
方法を図１〜図１８に従って工程順に説明する。

【００２２】まず、図１に示すように、比抵抗が１０Ω
ｃｍ程度の単結晶シリコンからなる半導体基板１を８５
０℃程度で熱処理して、その主面に膜厚１０ｎｍ程度の
薄い酸化シリコン膜（パッド酸化膜）を形成し、次いで
この酸化シリコン膜の上に膜厚１２０ｎｍ程度の窒化シ
リコン膜をＣＶＤ（Chemical Vapor Deposition）法で
堆積した後、フォトレジスト膜をマスクにしたドライエ
ッチングで素子分離領域の窒化シリコン膜と酸化シリコ
ン膜とを除去する。酸化シリコン膜は、後の工程で素子
分離溝の内部に埋め込まれる酸化シリコン膜をデンシフ
ァイ（焼き締め）するときなどに基板に加わるストレス
を緩和する目的で形成される。また、窒化シリコン膜は
酸化されにくい性質を持つので、その下部（活性領域）
の基板表面の酸化を防止するマスクとして利用される。

【００２３】続いて、窒化シリコン膜をマスクにしたド
ライエッチングで素子分離領域の半導体基板１に深さ３
５０ｎｍ程度の溝を形成した後、エッチングで溝の内壁
に生じたダメージ層を除去するために、半導体基板１を
１０００℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程
度の薄い酸化シリコン膜４を形成する。

【００２４】続いて、半導体基板１上に膜厚３８０ｎｍ
程度の酸化シリコン膜５をＣＶＤ法で堆積し、次いで酸
化シリコン膜５の膜質を改善するために、半導体基板１
を熱処理して酸化シリコン膜５をデンシファイ（焼締
め）する。その後、窒化シリコン膜をストッパに用いた
化学的機械研磨（Chemical Mechanical Polishing；Ｃ
ＭＰ）法で酸化シリコン膜５を研磨して溝の内部に残す
ことにより、表面が平坦化された素子分離溝６を形成す
る。

【００２５】続いて、熱リン酸を用いたウェットエッチ
ングで半導体基板１の活性領域上に残った窒化シリコン
膜を除去した後、半導体基板１のｎチャネル型ＭＩＳＦ
ＥＴを形成する領域にＢ（ホウ素）をイオン注入してｐ
型ウエル７を形成する。

【００２６】続いて、ｐ型ウエル７の酸化シリコン膜を
ＨＦ（フッ酸）系の洗浄液を使って除去した後、半導体
基板１をウェット酸化してｐ型ウエル７の表面に膜厚
３.５ｎｍ程度の清浄なゲート酸化膜９を形成する。

【００２７】次に、半導体基板１上に膜厚９０〜１００
ｎｍ程度のノンドープ多結晶シリコン膜をＣＶＤ法で堆
積する。続いて、イオン注入用のマスクを用いて、ｐ型
ウエル７の上部のノンドープ多結晶シリコン膜に、たと
えばＰ（リン）をイオン注入してｎ型多結晶シリコン膜
を形成する。さらに、そのｎ型多結晶シリコン膜の表面
に酸化シリコン膜を堆積して積層膜を形成し、フォトリ
ソグラフィによりパターニングされたレジストをマスク
としてその積層膜をエッチングし、ゲート電極１０およ
びキャップ絶縁膜１１ａを形成する。なお、ゲート電極
１０の上部にＷＳｉ_x、ＭｏＳｉ_x、ＴｉＳｉ_x、ＴａＳ
ｉ_xまたはＣｏＳｉ_xなどの高融点金属シリサイド膜を積
層してもよい。キャップ絶縁膜１１ａは、たとえばＣＶ
Ｄ法により形成することができる。

【００２８】次に、ゲート電極１０の加工に用いたフォ
トレジスト膜を除去した後、ｐ型ウエル７にｎ型不純
物、たとえばＰ（リン）をイオン注入してゲート電極１
０の両側のｐ型ウエル７にｎ^-型半導体領域１２を形成
する。

【００２９】次に、半導体基板１上に膜厚１００ｎｍ程
度の酸化シリコン膜をＣＶＤ法で堆積し、反応性イオン
エッチング（ＲＩＥ）法を用いてこの酸化シリコン膜を
異方性エッチングすることにより、ｎチャネル型ＭＩＳ
ＦＥＴのゲート電極１０の側壁にサイドウォールスペー
サ１１ｂを形成する。続いて、ｐ型ウエル７にｎ型不純
物、例えばＡｓ（ヒ素）をイオン注入してｎチャネル型
ＭＩＳＦＥＴのｎ⁺型半導体領域１３（ソース、ドレイ
ン）を形成する。これにより、ｎチャネル型ＭＩＳＦＥ
ＴＱｎにＬＤＤ（Lightly Doped Drain）構造のソー
ス、ドレイン領域が形成され、ｎチャネル型ＭＩＳＦＥ
ＴＱｎが完成する。

【００３０】次に、半導体基板１上にＣＶＤ法で酸化シ
リコン膜を堆積した後、たとえば酸化シリコン膜をＣＭ
Ｐ法で研磨することにより、その表面が平坦化された絶
縁膜１４を形成する。さらに、半導体基板１の主面のｎ
⁺型半導体領域１３上の絶縁膜１４に、フォトリソグラ
フィ技術を用いて接続孔１５を開口する。

【００３１】次に、半導体基板１上に、スパッタリング
法により、たとえば窒化チタンなどのバリア導体膜１６
ａを形成し、さらにブランケットＣＶＤ法により、たと
えばタングステンなどの導電性膜１６ｂを堆積する。

【００３２】次に、接続孔１５以外の絶縁膜１４上のバ
リア導体膜１６ａおよび導電性膜１６ｂをたとえばＣＭ
Ｐ法により除去し、プラグ１６を形成する。

【００３３】次に、半導体基板１上に、たとえばプラズ
マＣＶＤ法にて窒化シリコン膜を堆積し、膜厚が約１０
０ｎｍのエッチストッパ膜１７を形成する。エッチスト
ッパ膜１７は、その上層の絶縁膜に配線形成用の溝部や
孔を形成する際に、その掘り過ぎにより下層に損傷を与
えたり、加工寸法精度が劣化したりすることを回避する
ためのものである。

【００３４】次に、図２に示すように、たとえばエッチ
ストッパ膜１７の表面にＣＶＤ法で酸化シリコン膜を堆
積し、膜厚が約４００ｎｍの絶縁膜１８を堆積する。こ
の絶縁膜１８は、塗布法にて堆積されたＳＯＧ（Spin O
n Glass）膜、フッ素を添加したＣＶＤ酸化膜などの低
誘電率膜、窒化シリコン膜、または、さらに複数の種類
の絶縁膜を組み合わせたものであってもよく、低誘電率
膜を用いた場合には、半導体集積回路装置の配線の総合
的な誘電率を下げることが可能であり、配線遅延を改善
できる。

【００３５】次に、図３に示すように、エッチストッパ
膜１７および絶縁膜１８を、フォトリソグラフィ技術お
よびドライエッチング技術を用いて加工し、配線溝（溝
部）１９を形成する。

【００３６】次に、図４に示すチャンバ内にて、配線溝
（溝部）１９の底部に露出したプラグ１６の表面の反応
層を除去するために、アルゴン（Ａｒ）雰囲気中にてス
パッタエッチングによる半導体基板１の表面処理を行
う。このときのスパッタエッチング量は、Ｐ−ＴＥＯＳ
（Plasma Tetraethylorthosilicate）膜に換算して約２
０Å〜１８０Å程度、好ましくは約１００Å程度とす
る。図４に示すチャンバは、内部圧力が１０×１０^-5Ｐ
ａ程度の高真空状態の搬送室１０１、ロード／アンロー
ド室１０２、脱ガス室１０３、プリクリーン室１０４、
Ｔｉ／ＴｉＮ形成室１０５およびＣｕ（銅）形成室１０
６からなる。なお、本実施の形態においては、アルゴン
雰囲気中におけるスパッタエッチングによりプラグ１６
の表面の反応層を除去する場合を例示したが、たとえば
水素（Ｈ₂）や一酸化炭素（ＣＯ）のような還元性ガス
や、還元性ガスと不活性ガスとの混合雰囲気中でのアニ
ール処理により反応層を十分に除去できるなら、このア
ニール処理とスパッタエッチング処理を置き換えてもよ
い。アニール処理の場合は、スパッタエッチング時によ
る絶縁膜１８の損失や、電子によるゲート酸化膜９のチ
ャージングダメージを防ぐことができる。

【００３７】次に、配線溝１９付近を拡大した図５に示
すように、半導体基板１の全面に導電性膜（第１導電性
膜）２０ａとなる、たとえば窒化チタン（ＴｉＮ）膜を
堆積する。この窒化チタン膜は、図４に示すチャンバ内
にて、アルゴンおよび窒素（Ｎ₂）の混合雰囲気中にて
反応性スパッタリング法よって堆積し、その膜厚は、配
線溝１９の内部を除いた絶縁膜１８の表面において約４
００Å〜６００Å程度、好ましくは約５００Å程度とな
るようにする。また、導電性膜２０ａとなる窒化チタン
膜のチタン原子および窒素原子の組成比率は、Ｔｉ：Ｎ
＝１：０．８〜１：１．２程度、好ましくは１：１程度
となるようにする。なお、導電性膜２０ａは、窒化チタ
ン膜の代わりに窒化タンタル膜であってもよい。また、
本実施の形態においては、導電性膜２０ａを反応性スパ
ッタリング法にて堆積する場合を例示しているが、無機
または有機材料を用いたＣＶＤ（Chemical Vapor Depos
ition）法により堆積してもよい。ＣＶＤ法を用いた場
合、たとえば無機材料としては四塩化チタン（ＴｉＣｌ
₄）およびアンモニア（ＮＨ₃）の混合雰囲気を例示でき
る。さらに、ＣＶＤ法を用いた場合、図４に示したチャ
ンバのように、ＣＶＤ成膜ユニットがＣｕ膜形成室と結
合していれば高真空状態を維持できるので、堆積した導
電性膜２０ａの表面が酸化することを防ぐことができ
る。それにより、後の工程で形成する導電性膜２０ｂと
導電性膜２０ａとの接着性が低下することを防ぐことが
できる。

【００３８】次に、図６に示すように、導電性膜２０ａ
が堆積された半導体基板１の全面に導電性膜（第２導電
性膜）２０ｂとなる、たとえば化学的にチタンが過剰な
窒化チタン（ＴｉＮ_x）膜を堆積し、導電性膜２０ａと
導電性膜２０ｂとを合わせてバリア導体膜２０とする。
このＴｉＮ_x膜は、図４に示すチャンバ内にて、導電性
膜２０ａと同様にアルゴンおよび窒素の混合雰囲気中に
て反応性スパッタリング法よって堆積するが、この時の
窒素の分圧比は導電性膜２０ａを堆積した時より低く設
定する。それにより、導電性膜２０ｂとなるＴｉＮ_x膜
のチタン原子および窒素原子の組成比率は、Ｔｉ：Ｎ＝
１：（１−ｘ）（ただし、０．２≦ｘ＜１）程度とな
る。また、導電性膜２０ｂの膜厚は、配線溝１９の内部
を除いた導電性膜２０ａの表面において約５０Å〜１５
０Å程度、好ましくは約１００Å程度となるようにす
る。なお、導電性膜２０ｂは、ＴｉＮ_x膜の代わりにチ
タン膜であってもよい。また、本実施の形態において
は、導電性膜２０ｂを反応性スパッタリング法にて堆積
する場合を例示しているが、無機または有機材料を用い
たＣＶＤ法により堆積してもよい。ＣＶＤ法を用いた場
合、たとえば無機材料としては四塩化チタン（ＴｉＣｌ
₄）およびアンモニア（ＮＨ₃）の混合雰囲気を例示でき
る。さらに、ＣＶＤ法を用いた場合、図４に示したチャ
ンバのように、ＣＶＤ成膜ユニットがＣｕ膜形成室と結
合していれば高真空状態を維持できるので、堆積した導
電性膜２０ｂの表面が酸化することを防ぐことができ
る。それにより、後の工程で形成するシード膜２１ａと
導電性膜２０ｂとの接着性が低下することを防ぐことが
可能となる。

【００３９】導電性膜２０ｂは、化学的にチタンが過剰
な窒化チタン膜であるので、この後の工程で堆積する銅
からなる導電性膜２１ａ、および銅からなる導電性膜２
１ｂと導電性膜２０ｂ中のチタンとが合金化反応する。
そのため、導電性膜２１ａ、導電性膜２１ｂからなる積
層膜２１と導電性膜２０ｂとの接着性、特に配線溝１９
の隅における接着性を向上することができ、積層膜２１
と導電性膜２０ｂとの界面において剥離が生じることを
防ぐことが可能になる。また、積層膜２１と導電性膜２
０ｂとの界面において剥離が生じることを防ぐことがで
きるので、本実施の形態の半導体集積回路装置の配線信
頼度を向上することができる。

【００４０】また、本発明者らが行った実験によると、
Ｔｉのスパッタリング時間とＣｕ結晶の配向性との関係
は図７に示すようになり、Ｃｕ結晶の配向性はＸ線強度
で示している。図７によれば、Ｔｉのスパッタリング時
間の増加に対してミラー指数が（１１１）で表されるＣ
ｕ（１１１）の配向性は向上し、Ｃｕ（１１１）以外の
Ｃｕ結晶、たとえばＣｕ（２００）の配向性は低下する
ことがわかった。さらに、本発明者らが行った実験によ
ると、Ｃｕ（１１１）の配向性が向上すると、Ｃｕ結晶
はエレクトロマイグレーション耐性が向上することがわ
かった。本実施の形態においては、配線溝１９内にて、
導電性膜２１ａ、２１ｂからなる積層膜２１の下部に、
ＴｉＮ_x膜からなる導電性膜２０ｂが形成されているの
で、導電性膜２０ｂ中で化学量的に過剰になっているＴ
ｉにより、積層膜２１を構成するＣｕ結晶のＣｕ（１１
１）配向性を向上することができる。Ｃｕ（１１１）配
向性が向上することにより、積層膜２１のエレクトロマ
イグレーション耐性を向上させることが可能となる。

【００４１】次に、図８に示すように、シード膜２１ａ
となる、たとえば銅膜または銅合金膜を堆積する。この
シード膜２１ａを銅合金膜とする場合には、その合金中
にＣｕを約８０重量パーセント程度以上含むようにす
る。シード膜２１ａは、図４に示すチャンバ内にて、約
３×１０^-2Ｐａ程度以下の圧力下における長距離スパッ
タリング法によって堆積し、その膜厚は、配線溝１９の
内部を除いた導電性膜２０ｂの表面において約１０００
Å〜２０００Å程度、好ましくは約１５００Å程度とな
るようにする。本実施の形態においては、シード膜２１
ａの堆積に長距離スパッタリング法を用いる場合を例示
するが、Ｃｕスパッタリング原子をイオン化することで
スパッタリングの指向性を高めるイオン化スパッタリン
グ法を用いてもよい。また、シード膜２１ａの堆積はＣ
ＶＤ法によって行ってもよく、図４に示したチャンバの
ように、ＣＶＤ成膜ユニットがバリア導体膜２０の形成
室と結合していれば高真空状態を維持できるので、堆積
したバリア導体膜２０の表面が酸化することを防ぐこと
ができる。

【００４２】次に、図９に示すように、シード膜２１ａ
が堆積された半導体基板１の全面に、たとえば銅膜から
なる導電性膜（第３導電性膜）２１ｂを配線溝１９を埋
め込むように形成し、この導電性膜２１ｂとシード膜２
１ａとを合わせて積層膜２１とする。この導電性膜２１
ｂは、たとえば電解メッキ法にて形成し、メッキ液とし
ては、たとえば硫酸（Ｈ₂ＳＯ₄）に１０％の硫酸銅（Ｃ
ｕＳＯ₄）および銅膜のカバレージ向上用の添加剤を加
えたものを用いる。導電性膜２１ｂの形成に電解メッキ
法を用いた場合、導電性膜２１ｂの成長速度を電気的に
制御できるので、配線溝１９の内部における導電性膜２
１ｂのカバレージを向上することができる。なお、本実
施の形態においては、導電性膜２１ｂの堆積に電解メッ
キ法を用いる場合を例示しているが、無電解メッキ法を
用いてもよい。無電解メッキ法を用いた場合、電界印加
を必要としないので、電界印加に起因する半導体基板１
のダメージを、電解メッキ法を用いた場合よりも低減す
ることができる。

【００４３】また、導電性膜２１ｂを形成する工程に続
けて、アニール処理によってその銅膜を流動化させるこ
とにより、導電性膜２１ｂの配線溝１９への埋め込み性
をさらに向上させることもできる。

【００４４】次に、図１０に示すように、絶縁膜１８上
の余分なバリア導体膜２０および積層膜２１を除去し、
配線溝１９内にバリア導体膜２０および積層膜２１を残
すことで埋め込み配線２３を形成する。バリア導体膜２
０および積層膜２１の除去は、ＣＭＰ法を用いた研磨に
より行う。

【００４５】続いて、たとえば０．１％アンモニア水溶
液と純水とを用いた２段階のブラシスクラブ洗浄によ
り、半導体基板１の表面に付着した研磨砥粒および銅を
除去した後、図１１に示すように、埋め込み配線２３お
よび絶縁膜１８上に窒化シリコン膜を堆積してバリア絶
縁膜２４ａを堆積する。この窒化シリコン膜の堆積に
は、たとえばプラズマＣＶＤ法を用いることができ、そ
の膜厚は約５０ｎｍとする。バリア絶縁膜２４ａは、埋
め込み配線２３の導電性膜２０ｃを構成する銅の拡散を
抑制する機能を有する。これによりバリア導体膜２０ａ
とともに絶縁膜１４、１８および後で説明する絶縁膜２
４への銅の拡散を防止してそれらの絶縁性を保持し、半
導体集積回路装置の信頼性を高めることができる。ま
た、バリア絶縁膜２４ａは、後の工程において、エッチ
ングを行なう際のエッチストッパ層としても機能する。

【００４６】次に、バリア絶縁膜２４ａの表面に、膜厚
が約４００ｎｍの絶縁膜２４ｂを堆積する。この絶縁膜
２４ｂは、塗布法にて堆積されたＳＯＧ膜、フッ素を添
加したＣＶＤ酸化膜などの低誘電率膜（ＳｉＯＦ）、窒
化シリコン膜、または、さらに複数の種類の絶縁膜を組
み合わせたものであってもよく、低誘電率膜を用いた場
合には、半導体集積回路装置の配線の総合的な誘電率を
下げることが可能であり、配線遅延を改善できる。

【００４７】次に、絶縁膜２４ｂの表面に、たとえばプ
ラズマＣＶＤ法にて窒化シリコン膜を堆積し、膜厚が約
５０ｎｍのエッチストッパ膜２４ｃを堆積する。このエ
ッチストッパ膜２４ｃは、後で説明する絶縁膜２４に配
線形成用の溝部や孔を形成する際に、その掘り過ぎによ
り下層に損傷を与えたり加工寸法精度が劣化したりする
ことを回避するためのものである。

【００４８】続いて、エッチストッパ膜２４ｃの表面
に、塗布法にて膜厚が約３００ｎｍのＳＯＧ膜を堆積
し、絶縁膜２４ｄを堆積し、絶縁膜２４が形成される。
この絶縁膜２４ｄは、フッ素を添加したＣＶＤ酸化膜な
どの低誘電率膜、窒化シリコン膜、または、さらに複数
の種類の絶縁膜を組み合わせたものであってもよい。な
お、絶縁膜２４ｄをＳＯＧ膜とした場合には、絶縁膜２
４ｄの表面に、たとえばＴＥＯＳ（Tetraethoxysilan
e）ガスを用いたプラズマＣＶＤ法にて膜厚が約１００
ｎｍの酸化シリコン膜を堆積し、絶縁膜２４ｅを形成す
る。この絶縁膜２４ｅは、有機系膜である絶縁膜２４ｄ
の機械的強度を確保する機能を有している。

【００４９】次に、図１２に示すように、下層配線であ
る埋め込み配線２３と、後の工程にて形成する上層配線
である埋め込み配線２８とを接続するための接続孔（溝
部）２５ａを形成する。接続孔２５ａは、フォトリソグ
ラフィ工程により、絶縁膜２４ｅ上に埋め込み配線２３
と接続するための接続孔パターンと同一形状のフォトレ
ジスト膜を形成し、それをマスクとしてドライエッチン
グ工程により接続孔パターンを形成する。続いて、フォ
トレジスト膜を除去し、絶縁膜２４ｅ上にフォトリソグ
ラフィ工程により、配線溝パターンと同一形状のフォト
レジスト膜を形成し、それをマスクとしてドライエッチ
ング工程により配線溝（溝部）２５ｂを形成する。

【００５０】続いて、配線溝１９の底部に露出したプラ
グ１６の表面の反応層を除去するために行ったスパッタ
エッチング工程と同様の工程により、接続孔２５ａの底
部に露出した埋め込み配線２３の表面の反応層を除去す
るためのスパッタエッチングを行う。このときのスパッ
タエッチング量は、Ｐ−ＴＥＯＳ膜に換算して約２０Å
〜１８０Å程度、好ましくは約１００Å程度とする。

【００５１】次に、接続孔２５ａおよび配線溝２５ｂ付
近を拡大した図１３に示すように、接続孔２５ａおよび
配線溝２５ｂの内部を含む半導体基板１の全面に、たと
えばチタン膜からなる導電性膜（第１導電性膜）２６ａ
を堆積する。このチタン膜は、前記スパッタエッチング
工程に用いたスパッタリング装置中の放電ガスを切り替
え、同一の装置内で堆積する。この時、導電性膜２６ａ
の膜厚は、接続孔２５ａおよび配線溝２５ｂの内部を除
いた絶縁膜２４の表面において約５０Å〜１５０Å程
度、好ましくは約１００Åとなるようにする。

【００５２】導電性膜２６ａであるチタン膜は、その下
部にある埋め込み配線２３の主導電層である銅膜と合金
化反応する。そのため、埋め込み配線２３と後の工程に
おいて形成される埋め込み配線２８との接着性が向上す
る。埋め込み配線２３と埋め込み配線２８との接着性が
向上することによって、接続孔２５ａにおける導通歩留
りを向上することができる。

【００５３】次に、図１４に示すように、導電性膜２０
ａを堆積した工程と同様の工程により導電性膜２６ｂと
なる、たとえば窒化チタン膜を堆積し、導電性膜２６ａ
と導電性膜２６ｂとを合わせて積層膜（第１導電性膜）
２６ｃとする。また、本実施の形態においては、導電性
膜２６ｂを反応性スパッタリング法にて堆積する場合を
例示しているが、無機または有機材料を用いたＣＶＤ
（Chemical Vapor Deposition）法により堆積してもよ
い。ＣＶＤ法を用いた場合、たとえば無機材料としては
四塩化チタン（ＴｉＣｌ₄）およびアンモニア（ＮＨ₃）
の混合雰囲気を例示できる。さらに、ＣＶＤ法を用いた
場合、図４に示したチャンバのように、ＣＶＤ成膜ユニ
ットがＣｕ膜形成室と結合していれば高真空状態を維持
できるので、堆積した導電性膜２６ｂの表面が酸化する
ことを防ぐことができる。それにより、後の工程で形成
する導電性膜２６ｄと導電性膜２６ｂとの接着性が低下
することを防ぐことができる。なお、導電性膜２６ｂ
は、窒化チタン膜の代わりに窒化タンタル膜であっても
よい。

【００５４】本発明者らが行った実験によれば、窒化チ
タン膜からなる導電性膜２６ｂの下部にチタン膜からな
る導電性膜２６ａが存在する場合、導電性膜２６ａ中の
ミラー指数が（１１１）で表されるＴｉＮ（１１１）の
配向性は向上することがわかった。また、このＴｉＮ
（１１１）の配向性が向上することにより、後の工程に
おいて形成される積層膜２７である銅膜中のＣｕ（１１
１）の配向性も向上することがわかった。Ｃｕ（１１
１）の配向性が向上することにより、積層膜２７のエレ
クトロマイグレーション耐性を向上させることが可能と
なる。

【００５５】次に、図１５に示すように、導電性膜２０
ｂを堆積した工程と同様の工程により導電性膜（第２導
電性膜）２６ｄとなる、たとえば化学的にチタンが過剰
な窒化チタン（ＴｉＮ_x）膜を堆積し、積層膜２６ｃと
導電性膜２６ｄとを合わせてバリア導体膜２６とする。
なお、導電性膜２６ｄは、ＴｉＮ_x膜の代わりにチタン
膜であってもよい。また、本実施の形態においては、導
電性膜２６ｄを反応性スパッタリング法にて堆積する場
合を例示しているが、導電性膜２６ｂの場合と同様の無
機または有機材料を用いたＣＶＤ法により堆積してもよ
い。さらに、ＣＶＤ法を用いた場合、導電性膜２６ｂの
場合と同様に、ＣＶＤ成膜ユニットがＣｕ膜形成室と結
合していれば高真空状態を維持できる。それにより、堆
積した導電性膜２６ｄの表面が酸化することを防ぐこと
ができる。その結果、この後の工程で形成するシード膜
２７ａと導電性膜２６ｄとの接着性が低下することを防
ぐことが可能となる。

【００５６】導電性膜２６ｄは、化学的にチタンが過剰
な窒化チタン膜であるので、この後の工程で堆積する導
電性膜２７ａである銅膜、および導電性膜２７ｂである
銅膜と導電性膜２６ｄ中のチタンとの合金化反応が進
む。そのため、導電性膜２７ａと導電性膜２７ｂとから
なる積層膜２７と導電性膜２６ｄとの接着性、特に接続
孔２５ａの底部、側面および配線溝２５ｂの隅における
接着性を向上することができ、積層膜２７と導電性膜２
６ｄとの界面において剥離が生じることを防ぐことが可
能になる。これにより、本実施の形態の半導体集積回路
装置の配線信頼度を向上することができる。

【００５７】また、本実施の形態においては、接続孔２
５ａおよび配線溝２５ｂ内にて、導電性膜２７ａと導電
性膜２７ｂとからなる積層膜２７の下部に、ＴｉＮ_x膜
からなる導電性膜２６ｄが形成されているので、導電性
膜２６ｄ中で化学量的に過剰になっているＴｉにより、
積層膜２７を構成するＣｕ結晶のＣｕ（１１１）配向性
を向上することができる。Ｃｕ（１１１）配向性が向上
することにより、積層膜２７のエレクトロマイグレーシ
ョン耐性を向上させることが可能となる。

【００５８】次に、図１６に示すように、シード膜２１
ａを堆積した工程と同様の工程において、シード膜２７
ａとなる、たとえば銅膜または銅合金膜を堆積する。こ
のシード膜２７ａを銅合金膜とする場合には、その合金
中にＣｕを約８０重量パーセント程度以上含むようにす
る。本実施の形態においては、シード膜２７ａの堆積に
長距離スパッタリング法を用いる場合を例示するが、イ
オン化スパッタリング法を用いてもよい。また、シード
膜２７ａの堆積はＣＶＤ法によって行ってもよく、図４
に示したチャンバのように、ＣＶＤ成膜ユニットがバリ
ア導体膜２６の形成室と結合していれば高真空状態を維
持できるので、堆積したバリア導体膜２６の表面が酸化
することを防ぐことができる。

【００５９】次に、図１７に示すように、導電性膜２１
ｂを堆積した工程と同様の工程において、接続孔２５ａ
および配線溝２５ｂを埋め込む導電性膜（第３導電性
膜）２７ｂとなる、たとえば銅膜を形成し、この導電性
膜２７ｂとシード膜２７ａとを合わせて積層膜２７とす
る。導電性膜２７ｂの形成に電解メッキ法を用いた場
合、導電性膜２７ｂの成長速度を電気的に制御できるの
で、接続孔２５ａおよび配線溝２５ｂの内部における導
電性膜２７ｂのカバレージを向上することができる。な
お、本実施の形態においては、導電性膜２７ｂの堆積に
電解メッキ法を用いる場合を例示しているが、無電解メ
ッキ法を用いてもよい。無電解メッキ法を用いた場合、
電界印加を必要としないので、電界印加に起因する半導
体基板１のダメージを、電解メッキ法を用いた場合より
も低減することができる。

【００６０】また、導電性膜２７ｂを形成する工程に続
けて、アニール処理によってその銅膜を流動化させるこ
とにより、導電性膜２７ｂの接続孔２５ａおよび配線溝
２５ｂへの埋め込み性をさらに向上させることもでき
る。

【００６１】次に、図１８に示すように、絶縁膜２４ｅ
上の余分なバリア導体膜２６および積層膜２７を除去
し、接続孔２５ａおよび配線溝２５ｂの内部にバリア導
体膜２６および積層膜２７を残すことで埋め込み配線２
８を形成する。バリア導体膜２６および積層膜２７の除
去は、ＣＭＰ法を用いた研磨により行う。

【００６２】続いて、たとえば０．１％アンモニア水溶
液と純水とを用いた２段階のブラシスクラブ洗浄によ
り、半導体基板１の表面に付着した研磨砥粒および銅を
除去して、本実施の形態の半導体集積回路装置を製造す
る。

【００６３】なお、埋め込み配線２８の上部に、絶縁膜
２４および埋め込み配線２８と同様の絶縁膜および埋め
込み配線を形成して、さらに多層に構成してもよい。

【００６４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００６５】たとえば、本実施の形態においては、バリ
ア導体膜として窒化チタン膜を形成する場合を例示した
が、窒化タングステン（ＷＮ）膜であってもよい。

【００６６】また、本発明の半導体集積回路装置の製造
方法は、ダマシン法を用いた配線形成プロセスにより製
造する、たとえばロジックＬＳＩをはじめとした各種Ｌ
ＳＩなどへの適用が可能である。

【００６７】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。（１）本発明によれば、埋め込み配線およびプラグの最
下層を構成するバリア導体膜の表面に化学量的にチタン
が窒素より過剰な窒化チタン膜を形成するので、埋め込
み配線およびプラグを構成するバリア導体膜と主導電層
となる導電性膜との接着性を向上することができる。（２）本発明によれば、プラグの最下層を構成するバリ
ア導体膜となる積層膜をチタン膜を下層部とした積層膜
とし、そのチタン膜とプラグの下層に形成された埋め込
み配線の主導電層である銅系の材料との合金化反応が進
むので、プラグとそのプラグの下層に形成された埋め込
み配線との接着性を向上することができる。（３）本発明によれば、埋め込み配線を構成する主導電
層である銅結晶のＣｕ（１１１）配向性が向上するの
で、その主導電層のエレクトロマイグレーション耐性を
向上することができる。（４）本発明によれば、埋め込み配線およびプラグを構
成するバリア導体膜と主導電層となる導電性膜との接着
性が向上するので、絶縁膜に形成された溝部（接続孔お
よび配線溝）の内部における導通不良の発生を防ぎ、半
導体集積回路装置の歩留まりおよび信頼性を向上するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を示した要部断面図である。

【図２】図１に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図３】図２に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図４】本発明の一実施の形態である半導体集積回路装
置の製造に用いる装置のチャンバ構成図である。

【図５】図３に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図６】図５に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図７】Ｔｉスパッタリング時間とＣｕ結晶の配向性と
の関係を示したグラフである。

【図８】図６に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図９】図８に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図１０】図９に続く半導体集積回路装置の製造工程中
の要部断面図である。

【図１１】図１０に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１２】図１１に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１３】図１２に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１４】図１３に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１５】図１４に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１６】図１５に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１７】図１６に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１８】図１７に続く半導体集積回路装置の製造工程
中の要部断面図である。

【符号の説明】

１半導体基板４酸化シリコン膜５酸化シリコン膜６素子分離溝７ｐ型ウェル９ゲート酸化膜１０ゲート電極１１ａキャップ絶縁膜１１ｂサイドウォールスペーサ１２ｎ^-型半導体領域１３ｎ⁺型半導体領域１４絶縁膜１５接続孔１６プラグ１６ａバリア導体膜１６ｂ導電性膜１７エッチストッパ膜１８絶縁膜１９配線溝（溝部）２０バリア導体膜２０ａ導電性膜（第１導電性膜）２０ｂ導電性膜（第２導電性膜）２１積層膜２１ａシード膜２１ｂ導電性膜（第３導電性膜）２３埋め込み配線２４絶縁膜２４ａバリア絶縁膜２４ｂ絶縁膜２４ｃエッチストッパ膜２４ｄ絶縁膜２４ｄ２４ｅ絶縁膜２５ａ接続孔（溝部）２５ｂ配線溝（溝部）２６バリア導体膜２６ａ導電性膜２６ｂ導電性膜２６ｃ積層膜（第１導電性膜）２６ｄ導電性膜（第２導電性膜）２７積層膜２７ａシード膜２７ｂ導電性膜（第３導電性膜）２８埋め込み配線１０１搬送室１０２ロード／アンロード室１０３脱ガス室１０４プリクリーン室１０５Ｔｉ／ＴｉＮ形成室１０６Ｃｕ形成室１０７スリットバルブＱｎｎチャネル型ＭＩＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (72)発明者田中宇乙東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者川上和也東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者大島隆文東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F033 HH04 HH11 HH18 HH25 HH27 HH28 HH29 HH30 HH32 HH33 JJ11 JJ18 JJ19 JJ32 JJ33 KK01 KK11 KK18 KK32 KK33 LL04 LL07 LL10 MM01 MM02 MM08 MM12 MM13 NN06 NN07 PP03 PP04 PP09 PP15 PP16 PP21 PP27 PP28 PP33 QQ09 QQ10 QQ11 QQ25 QQ37 QQ48 QQ92 QQ98 RR04 RR06 RR09 RR11 SS04 SS11 SS15 SS21 TT02 XX05 XX13

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体素子が形成された半導体基
板の主面上に絶縁膜を堆積する工程、（ｂ）前記絶縁膜
をエッチングすることによって溝部を形成する工程、
（ｃ）前記溝部の内部を含む前記絶縁膜の上部に第１導
電性膜を堆積する工程、（ｄ）前記溝部の内部を含む前
記第１導電性膜の表面に第２導電性膜を堆積する工程、
（ｅ）前記溝部の内部を含む前記第２導電性膜の表面
に、前記溝部を埋め込む第３導電性膜を形成する工程、
（ｆ）前記溝部の外部の前記第１導電性膜、前記第２導
電性膜および前記第３導電性膜を化学的および機械的に
研磨して、前記溝部内に前記第１導電性膜、前記第２導
電性膜および前記第３導電性膜を残すことにより配線を
形成する工程、を含み、前記第１導電性膜は窒化チタン
を含み、前記第２導電性膜は化学量的にチタンが過剰な
窒化チタン膜を含むことを特徴とする半導体集積回路装
置の製造方法。
【請求項２】（ａ）半導体素子が形成された半導体基
板の主面上に絶縁膜を堆積する工程、（ｂ）前記絶縁膜
をエッチングすることによって溝部を形成する工程、
（ｃ）前記溝部の内部を含む前記絶縁膜の上部に第１導
電性膜を堆積する工程、（ｄ）前記溝部の内部を含む前
記第１導電性膜の表面に第２導電性膜を堆積する工程、
（ｅ）前記溝部の内部を含む前記第２導電性膜の表面
に、前記溝部を埋め込む第３導電性膜を形成する工程、
（ｆ）前記溝部の外部の前記第１導電性膜、前記第２導
電性膜および前記第３導電性膜を化学的および機械的に
研磨して、前記溝部内に前記第１導電性膜、前記第２導
電性膜および前記第３導電性膜を残すことにより配線を
形成する工程、を含み、前記第１導電性膜は窒化タンタ
ルを含み、前記第２導電性膜は化学量的にチタンが過剰
な窒化チタン膜を含むことを特徴とする半導体集積回路
装置の製造方法。
【請求項３】（ａ）半導体素子が形成された半導体基
板の主面上に絶縁膜を堆積する工程、（ｂ）前記絶縁膜
をエッチングすることによって溝部を形成する工程、
（ｃ）前記溝部の内部を含む前記絶縁膜の上部に第１導
電性膜を堆積する工程、（ｄ）前記溝部の内部を含む前
記第１導電性膜の表面に第２導電性膜を堆積する工程、
（ｅ）前記溝部の内部を含む前記第２導電性膜の表面
に、前記溝部を埋め込む第３導電性膜を形成する工程、
（ｆ）前記溝部の外部の前記第１導電性膜、前記第２導
電性膜および前記第３導電性膜を化学的および機械的に
研磨して、前記溝部内に前記第１導電性膜、前記第２導
電性膜および前記第３導電性膜を残すことにより配線を
形成する工程、を含み、前記第１導電性膜は窒化チタン
を含み、前記第２導電性膜は化学量的にチタンが過剰な
窒化チタン膜を含み、前記第３導電性膜は銅を主成分と
して含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項４】（ａ）半導体素子が形成された半導体基
板の主面上に絶縁膜を堆積する工程、（ｂ）前記絶縁膜
をエッチングすることによって溝部を形成する工程、
（ｃ）前記溝部の内部を含む前記絶縁膜の上部に第１導
電性膜を堆積する工程、（ｄ）前記溝部の内部を含む前
記第１導電性膜の表面に第２導電性膜を堆積する工程、
（ｅ）前記溝部の内部を含む前記第２導電性膜の表面
に、前記溝部を埋め込む第３導電性膜を形成する工程、
（ｆ）前記溝部の外部の前記第１導電性膜、前記第２導
電性膜および前記第３導電性膜を化学的および機械的に
研磨して、前記溝部内に前記第１導電性膜、前記第２導
電性膜および前記第３導電性膜を残すことにより配線を
形成する工程、を含み、前記第１導電性膜は窒化タンタ
ルを含み、前記第２導電性膜は化学量的にチタンが過剰
な窒化チタン膜を含み、前記第３導電性膜は銅を主成分
として含むことを特徴とする半導体集積回路装置の製造
方法。
【請求項５】絶縁膜に形成された溝部内に下層から第
１導電性膜、第２導電性膜および第３導電性膜を順次堆
積することで形成された配線を有する半導体集積回路装
置であって、前記第１導電性膜は窒化チタンまたは窒化
タンタルを含み、前記第２導電性膜は化学量的にチタン
が過剰な窒化チタン膜を含み、前記第３導電性膜は銅を
主成分として含むことを特徴とする半導体集積回路装
置。