JP2001314075A - 電力用半導体素子のゲート駆動回路 - Google Patents
電力用半導体素子のゲート駆動回路Info
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- JP2001314075A JP2001314075A JP2000130056A JP2000130056A JP2001314075A JP 2001314075 A JP2001314075 A JP 2001314075A JP 2000130056 A JP2000130056 A JP 2000130056A JP 2000130056 A JP2000130056 A JP 2000130056A JP 2001314075 A JP2001314075 A JP 2001314075A
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Abstract
(57)【要約】
【課題】 電力用半導体素子の部品特性がばらついて
も、ターンオフ損失を増加させないようにする。 【解決手段】 電力用半導体素子のゲート・エミッタ間
電圧Ｖｇｅが或るしきい値になったことを検出するコン
パレータ回路２０の出力と、ディレイ回路１６の出力と
の論理積回路２１からの出力をＤＦＦ２３に入力する一
方、回路１６の立ち上がりをトリガとするワンショット
回路２２の出力をＤＦＦ２３のクロック側に入力し、回
路２１からの信号出力時間が、特性のばらつき等で回路
２２の通常の信号出力時間よりも長くなれば、ＤＦＦ２
３の出力をハイとし、回路２４を介してＳＷ４をオンと
し、ゲート抵抗値を下げてターンオフ動作を早める。
も、ターンオフ損失を増加させないようにする。 【解決手段】 電力用半導体素子のゲート・エミッタ間
電圧Ｖｇｅが或るしきい値になったことを検出するコン
パレータ回路２０の出力と、ディレイ回路１６の出力と
の論理積回路２１からの出力をＤＦＦ２３に入力する一
方、回路１６の立ち上がりをトリガとするワンショット
回路２２の出力をＤＦＦ２３のクロック側に入力し、回
路２１からの信号出力時間が、特性のばらつき等で回路
２２の通常の信号出力時間よりも長くなれば、ＤＦＦ２
３の出力をハイとし、回路２４を介してＳＷ４をオンと
し、ゲート抵抗値を下げてターンオフ動作を早める。
Description
【０００１】
【発明の属する技術分野】この発明は、インバータなど
の電力変換装置を構成する電力用半導体素子のゲートを
駆動するためのゲート駆動回路に関する。
の電力変換装置を構成する電力用半導体素子のゲートを
駆動するためのゲート駆動回路に関する。
【０００２】
【従来の技術】図９に電力用半導体素子として、ＩＧＢ
Ｔ（絶縁ゲート形バイポーラトランジスタ）を用いたイ
ンバータの一般的な例を示す。同図において、１は直流
電源回路、２は直流から交流に変換するＩＧＢＴおよび
ダイオードよりなるインバータ回路、３はＩＧＢＴのド
ライブ回路、４はモータなどの負荷である。なお、ドラ
イブ回路３は各素子に対して設けられる。
Ｔ（絶縁ゲート形バイポーラトランジスタ）を用いたイ
ンバータの一般的な例を示す。同図において、１は直流
電源回路、２は直流から交流に変換するＩＧＢＴおよび
ダイオードよりなるインバータ回路、３はＩＧＢＴのド
ライブ回路、４はモータなどの負荷である。なお、ドラ
イブ回路３は各素子に対して設けられる。
【０００３】図１０に、図９で用いられるドライブ回路
の具体例を示す。６は図示されない制御回路からの制御
信号７に従ってオン，オフ信号を生成する回路、８（Ｓ
Ｗ１）はＩＧＢＴをターンオンさせるためのスイッチ素
子で、９はターンオン用のゲート抵抗である。また、１
０（ＳＷ２），１１（ＳＷ３）はＩＧＢＴをターンオフ
させるためのスイッチ素子で、１２，１３はターンオフ
用のゲート抵抗である。
の具体例を示す。６は図示されない制御回路からの制御
信号７に従ってオン，オフ信号を生成する回路、８（Ｓ
Ｗ１）はＩＧＢＴをターンオンさせるためのスイッチ素
子で、９はターンオン用のゲート抵抗である。また、１
０（ＳＷ２），１１（ＳＷ３）はＩＧＢＴをターンオフ
させるためのスイッチ素子で、１２，１３はターンオフ
用のゲート抵抗である。
【０００４】図１１に、ＩＧＢＴターンオフ時の動作波
形を示す。これは、ターンオフする際のターンオフ損失
を低減するため、ＩＧＢＴターンオフ時のストレージ期
間中はＳＷ２とＳＷ３の両方をオンさせることで、抵抗
１２と１３を並列にした低抵抗値のゲート抵抗でドライ
ブするものである。これによってストレージ期間が短く
なり、ターンオフ損失が低減する。一方、フォール期間
中は配線インダクタンスとＩＧＢＴのｄｉ／ｄｔで発生
するサージ電圧を抑制するため（ＩＧＢＴのｄｉ／ｄｔ
を抑制することで実現）、ＳＷ３をオフさせ高抵抗のゲ
ート抵抗（抵抗１２）でドライブする。これによってＩ
ＧＢＴのｄｉ／ｄｔが抑制され、結果としてサージ電圧
が低減する。
形を示す。これは、ターンオフする際のターンオフ損失
を低減するため、ＩＧＢＴターンオフ時のストレージ期
間中はＳＷ２とＳＷ３の両方をオンさせることで、抵抗
１２と１３を並列にした低抵抗値のゲート抵抗でドライ
ブするものである。これによってストレージ期間が短く
なり、ターンオフ損失が低減する。一方、フォール期間
中は配線インダクタンスとＩＧＢＴのｄｉ／ｄｔで発生
するサージ電圧を抑制するため（ＩＧＢＴのｄｉ／ｄｔ
を抑制することで実現）、ＳＷ３をオフさせ高抵抗のゲ
ート抵抗（抵抗１２）でドライブする。これによってＩ
ＧＢＴのｄｉ／ｄｔが抑制され、結果としてサージ電圧
が低減する。
【０００５】図１２に低抵抗のみでドライブしたときの
動作波形を示す。ＩＧＢＴのｄｉ／ｄｔが大きくなるた
め、サージ電圧が点線のように高くなる。図１３に高抵
抗のみでドライブしたときの動作波形を示す。ＩＧＢＴ
のストレージ期間が点線のように長くなるため、ターン
オフ損失が大きくなる。図１４は低抵抗から高抵抗への
切り換えタイミング説明図である。通常、低抵抗から高
抵抗へ切り換えるタイミング（ＳＷ３をオフさせるタイ
ミング）としては、例えば図１４（ａ）に示すように、
回路１４によってＩＧＢＴのコレクタ・エミッタ間電圧
を検出し、その検出値がコンパレータ回路１５において
ある設定値（Ｖｔｈ）になったことを検出した後、ディ
レイ回路１６で設定された時間Ｔ１後とされている。そ
の後、ワンショット回路１７および論理回路１８，１９
によってある設定期間（Ｔ２）だけ、ＳＷ３がオフす
る。
動作波形を示す。ＩＧＢＴのｄｉ／ｄｔが大きくなるた
め、サージ電圧が点線のように高くなる。図１３に高抵
抗のみでドライブしたときの動作波形を示す。ＩＧＢＴ
のストレージ期間が点線のように長くなるため、ターン
オフ損失が大きくなる。図１４は低抵抗から高抵抗への
切り換えタイミング説明図である。通常、低抵抗から高
抵抗へ切り換えるタイミング（ＳＷ３をオフさせるタイ
ミング）としては、例えば図１４（ａ）に示すように、
回路１４によってＩＧＢＴのコレクタ・エミッタ間電圧
を検出し、その検出値がコンパレータ回路１５において
ある設定値（Ｖｔｈ）になったことを検出した後、ディ
レイ回路１６で設定された時間Ｔ１後とされている。そ
の後、ワンショット回路１７および論理回路１８，１９
によってある設定期間（Ｔ２）だけ、ＳＷ３がオフす
る。
【０００６】
【発明が解決しようとする課題】ところで、ゲート駆動
回路を構成する部品，素子には特性ばらつきや温度特性
が存在する。そのため、例えばディレイ回路１６のディ
レイ時間（Ｔ１）についても、実際の回路では設計値に
ばらつきがあるため、Ｔ１丁度にはならない。そして、
このばらつきによって実際の回路がディレイ時間の設計
値（Ｔ１）よりもΔｔ短くなった場合、例えば図１４
（ｂ）に示すように、実際のシステムではゲート抵抗が
高抵抗になるタイミングが早くなるため、ターンオフ損
失が設計値で動作した場合に比べて増加するという問題
がある。したがって、この発明の課題は、部品，素子特
性がばらついてもターンオフ損失を増加させないように
することにある。
回路を構成する部品，素子には特性ばらつきや温度特性
が存在する。そのため、例えばディレイ回路１６のディ
レイ時間（Ｔ１）についても、実際の回路では設計値に
ばらつきがあるため、Ｔ１丁度にはならない。そして、
このばらつきによって実際の回路がディレイ時間の設計
値（Ｔ１）よりもΔｔ短くなった場合、例えば図１４
（ｂ）に示すように、実際のシステムではゲート抵抗が
高抵抗になるタイミングが早くなるため、ターンオフ損
失が設計値で動作した場合に比べて増加するという問題
がある。したがって、この発明の課題は、部品，素子特
性がばらついてもターンオフ損失を増加させないように
することにある。
【０００７】
【課題を解決するための手段】このような課題を解決す
るため、請求項１の発明では、電力変換装置を構成する
電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定
電圧に達したことを検出する第１の検出回路と、所定の
設定時刻から前記設定電圧に達するまでの時間相当量を
検出する第２の検出回路と、その検出された時間相当量
を設定時間相当量と比較しその大小判別を行なう判別回
路と、この判別回路の出力信号に基づきゲート抵抗値を
変更する抵抗値変更回路とを設けたことを特徴とする。
るため、請求項１の発明では、電力変換装置を構成する
電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定
電圧に達したことを検出する第１の検出回路と、所定の
設定時刻から前記設定電圧に達するまでの時間相当量を
検出する第２の検出回路と、その検出された時間相当量
を設定時間相当量と比較しその大小判別を行なう判別回
路と、この判別回路の出力信号に基づきゲート抵抗値を
変更する抵抗値変更回路とを設けたことを特徴とする。
【０００８】請求項２の発明では、電力変換装置を構成
する電力用半導体素子を駆動するゲート駆動回路におい
て、前記電力用半導体素子のゲート・エミッタ間電圧が
設定電圧に達したことを検出する第１の検出回路と、所
定の設定時刻から前記設定電圧に達するまでの時間相当
量を検出する第２の検出回路と、その検出された時間相
当量を設定時間相当量と比較しその差分を検出する第３
の検出回路と、その差分に応じてゲート抵抗値を変更す
る抵抗値変更回路とを設けたことを特徴とする。
する電力用半導体素子を駆動するゲート駆動回路におい
て、前記電力用半導体素子のゲート・エミッタ間電圧が
設定電圧に達したことを検出する第１の検出回路と、所
定の設定時刻から前記設定電圧に達するまでの時間相当
量を検出する第２の検出回路と、その検出された時間相
当量を設定時間相当量と比較しその差分を検出する第３
の検出回路と、その差分に応じてゲート抵抗値を変更す
る抵抗値変更回路とを設けたことを特徴とする。
【０００９】請求項３の発明では、電力変換装置を構成
する電力用半導体素子を駆動するゲート駆動回路におい
て、前記電力用半導体素子のゲート・エミッタ間電圧が
設定電圧に達したことを検出する第１の検出回路と、所
定の設定時刻から前記設定電圧に達するまでの時間相当
量を検出する第２の検出回路と、その検出された時間相
当量を設定時間相当量と比較しその大小判別を行なう判
別回路と、この判別回路の出力信号に基づき、ターンオ
フ時において或る設定された時刻から、低抵抗より高抵
抗のゲート抵抗に切り換えるまでの時間を変更する時間
変更回路とを設けたことを特徴とする。
する電力用半導体素子を駆動するゲート駆動回路におい
て、前記電力用半導体素子のゲート・エミッタ間電圧が
設定電圧に達したことを検出する第１の検出回路と、所
定の設定時刻から前記設定電圧に達するまでの時間相当
量を検出する第２の検出回路と、その検出された時間相
当量を設定時間相当量と比較しその大小判別を行なう判
別回路と、この判別回路の出力信号に基づき、ターンオ
フ時において或る設定された時刻から、低抵抗より高抵
抗のゲート抵抗に切り換えるまでの時間を変更する時間
変更回路とを設けたことを特徴とする。
【００１０】請求項４の発明では、電力変換装置を構成
する電力用半導体素子を駆動するゲート駆動回路におい
て、前記電力用半導体素子のゲート・エミッタ間電圧が
設定電圧に達したことを検出する第１の検出回路と、所
定の設定時刻から前記設定電圧に達するまでの時間相当
量を検出する第２の検出回路と、その検出された時間相
当量を設定時間相当量と比較しその差分を検出する第３
の検出回路と、その差分に応じて、ターンオフ時におい
て或る設定された時刻から、低抵抗より高抵抗のゲート
抵抗に切り換えるまでの時間を変更する時間変更回路と
を設けたことを特徴とする。
する電力用半導体素子を駆動するゲート駆動回路におい
て、前記電力用半導体素子のゲート・エミッタ間電圧が
設定電圧に達したことを検出する第１の検出回路と、所
定の設定時刻から前記設定電圧に達するまでの時間相当
量を検出する第２の検出回路と、その検出された時間相
当量を設定時間相当量と比較しその差分を検出する第３
の検出回路と、その差分に応じて、ターンオフ時におい
て或る設定された時刻から、低抵抗より高抵抗のゲート
抵抗に切り換えるまでの時間を変更する時間変更回路と
を設けたことを特徴とする。
【００１１】
【発明の実施の形態】図１はこの発明の第１の実施の形
態を示す構成図である。以下では、主として図１０の従
来例との相違点についてのみ説明する。図１０の従来例
に対し、ＩＧＢＴのゲート・エミッタ間電圧（Ｖｇｅ）
が或るしきい値（Ｖｔｈｇｅ）に達したことを検出する
コンパレータ回路２０、この回路２０の出力とディレイ
回路１６の出力との論理積をとる論理積回路（論理回
路）２１、ディレイ回路１６の出力信号の立ち上がりを
トリガとして一定時間幅の信号を出力するワンショット
回路２２、上記論理回路２１の出力がＤ端子に、またワ
ンショット回路２２の出力がクロック端子にそれぞれ入
力されるＤ形フリップフロップ（ＤＦＦ）２３等を付加
されて構成される。
態を示す構成図である。以下では、主として図１０の従
来例との相違点についてのみ説明する。図１０の従来例
に対し、ＩＧＢＴのゲート・エミッタ間電圧（Ｖｇｅ）
が或るしきい値（Ｖｔｈｇｅ）に達したことを検出する
コンパレータ回路２０、この回路２０の出力とディレイ
回路１６の出力との論理積をとる論理積回路（論理回
路）２１、ディレイ回路１６の出力信号の立ち上がりを
トリガとして一定時間幅の信号を出力するワンショット
回路２２、上記論理回路２１の出力がＤ端子に、またワ
ンショット回路２２の出力がクロック端子にそれぞれ入
力されるＤ形フリップフロップ（ＤＦＦ）２３等を付加
されて構成される。
【００１２】したがって、回路２１の信号出力時間が回
路２２の信号出力時間よりも長ければ（例えばディレイ
時間Ｔ１が設計値より短くなっているケース）ＤＦＦ２
３の出力がハイ（Ｈ）となり、論理回路２４を介してＳ
Ｗ４がオンする。これにより、ゲート抵抗として抵抗２
５が加わるため抵抗値は減少し、ターンオフ動作が早く
なって損失の増加が抑制される。このときの動作を示す
のが図２で、ターンオフ動作が早められる様子を、図２
の最上段に示すＶｃｅ，ｉｃの破線波形を太線波形へ移
行させて示している。なお、回路２１の信号出力時間が
回路２２の信号出力時間よりも短ければＳＷ４はオフ
で、設計値通り（または設計値以下）のターンオフ損失
で駆動される。
路２２の信号出力時間よりも長ければ（例えばディレイ
時間Ｔ１が設計値より短くなっているケース）ＤＦＦ２
３の出力がハイ（Ｈ）となり、論理回路２４を介してＳ
Ｗ４がオンする。これにより、ゲート抵抗として抵抗２
５が加わるため抵抗値は減少し、ターンオフ動作が早く
なって損失の増加が抑制される。このときの動作を示す
のが図２で、ターンオフ動作が早められる様子を、図２
の最上段に示すＶｃｅ，ｉｃの破線波形を太線波形へ移
行させて示している。なお、回路２１の信号出力時間が
回路２２の信号出力時間よりも短ければＳＷ４はオフ
で、設計値通り（または設計値以下）のターンオフ損失
で駆動される。
【００１３】図３はこの発明の第２の実施の形態を示す
構成図である。これは、図１に示すものに対し、論理回
路２６，２７、積分回路２８およびコンパレータ群回路
２９等を付加して構成されている。すなわち、論理回路
２６，２７によって、回路２１と回路２２の出力時間の
差分相当の信号を生成し、積分回路２８によってその差
分時間を電圧に変換する。そして、変換された電圧信号
をコンパレータ群回路２９に入力し、その差分時間の大
きさに応じてスイッチ（ＳＷ５〜ＳＷ７）をオンさせ、
適正なゲート抵抗値でＩＧＢＴを駆動する。差分時間と
スイッチとの関係は、例えば差分時間が大きいほど低抵
抗となる度合いを大きくし、差分時間が小さいほど低抵
抗となる度合いを小さくするように、スイッチ（ＳＷ５
〜ＳＷ７）を選択するものとする。スイッチをここでは
ＳＷ５，ＳＷ６，ＳＷ７の３つとしたが、この数に限定
されないのは勿論である。
構成図である。これは、図１に示すものに対し、論理回
路２６，２７、積分回路２８およびコンパレータ群回路
２９等を付加して構成されている。すなわち、論理回路
２６，２７によって、回路２１と回路２２の出力時間の
差分相当の信号を生成し、積分回路２８によってその差
分時間を電圧に変換する。そして、変換された電圧信号
をコンパレータ群回路２９に入力し、その差分時間の大
きさに応じてスイッチ（ＳＷ５〜ＳＷ７）をオンさせ、
適正なゲート抵抗値でＩＧＢＴを駆動する。差分時間と
スイッチとの関係は、例えば差分時間が大きいほど低抵
抗となる度合いを大きくし、差分時間が小さいほど低抵
抗となる度合いを小さくするように、スイッチ（ＳＷ５
〜ＳＷ７）を選択するものとする。スイッチをここでは
ＳＷ５，ＳＷ６，ＳＷ７の３つとしたが、この数に限定
されないのは勿論である。
【００１４】図４に図３の変形例を示す。図３のコンパ
レータ群回路２９の代りに、電圧−抵抗変換回路３０を
設けた点が特徴である。この回路３０は、入力電圧が小
さいときは高抵抗となり大きいときは低抵抗となるもの
で、具体的には、ＭＯＳＦＥＴのゲート電圧に対するオ
ン電圧特性を用いるなどして、容易に実現することが可
能である。
レータ群回路２９の代りに、電圧−抵抗変換回路３０を
設けた点が特徴である。この回路３０は、入力電圧が小
さいときは高抵抗となり大きいときは低抵抗となるもの
で、具体的には、ＭＯＳＦＥＴのゲート電圧に対するオ
ン電圧特性を用いるなどして、容易に実現することが可
能である。
【００１５】図５はこの発明の第３の実施の形態を示す
構成図である。これは、図１に示すものに対し、スイッ
チ回路３１およびディレイ回路３２を付加した点が特徴
である。すなわち、回路２４の出力が‘Ｈ’のときはデ
ィレイ回路１６から、ディレイ時間を回路１６よりも長
く設定しているディレイ回路３２へと切り換えることに
より、ゲート抵抗の切換えタイミング（ＳＷ３がオフす
るタイミング）を遅くし、損失の増加を低減するもので
ある。なお、回路２１の信号出力時間が回路２２より短
ければ回路１６の方が動作するため、設計値通り（また
は以下）のターンオフ損失で素子を駆動することができ
る。
構成図である。これは、図１に示すものに対し、スイッ
チ回路３１およびディレイ回路３２を付加した点が特徴
である。すなわち、回路２４の出力が‘Ｈ’のときはデ
ィレイ回路１６から、ディレイ時間を回路１６よりも長
く設定しているディレイ回路３２へと切り換えることに
より、ゲート抵抗の切換えタイミング（ＳＷ３がオフす
るタイミング）を遅くし、損失の増加を低減するもので
ある。なお、回路２１の信号出力時間が回路２２より短
ければ回路１６の方が動作するため、設計値通り（また
は以下）のターンオフ損失で素子を駆動することができ
る。
【００１６】図６はこの発明の第４の実施の形態を示す
構成図である。これは、図３に示すものに対し、デコー
ダ回路３３、スイッチ回路３４およびディレイ回路３
５，３６等を付加して構成される。すなわち、コンパレ
ータ群回路２９の出力信号をデコーダ回路３３に入力
し、そのデコード信号にしたがってスイッチ回路３４を
動作させることにより、回路２１と回路２２の出力信号
の差分時間の大きさに応じた適正なディレイ時間（差分
時間が大きければディレイ時間を大きくし、差分時間が
小さければディレイ時間を小さくするようにスイッチを
選択する）で、ゲート抵抗の切換えを行なう。ディレイ
回路をここでは１６，３４，３５と３つ設けたが、この
数に限定されないのは言うまでもない。
構成図である。これは、図３に示すものに対し、デコー
ダ回路３３、スイッチ回路３４およびディレイ回路３
５，３６等を付加して構成される。すなわち、コンパレ
ータ群回路２９の出力信号をデコーダ回路３３に入力
し、そのデコード信号にしたがってスイッチ回路３４を
動作させることにより、回路２１と回路２２の出力信号
の差分時間の大きさに応じた適正なディレイ時間（差分
時間が大きければディレイ時間を大きくし、差分時間が
小さければディレイ時間を小さくするようにスイッチを
選択する）で、ゲート抵抗の切換えを行なう。ディレイ
回路をここでは１６，３４，３５と３つ設けたが、この
数に限定されないのは言うまでもない。
【００１７】図７に図６の変形例を示す。これはディレ
イ回路を１つとし、そのディレイ時間を調整可能にして
いる。すなわち、ディレイ回路は通常は図８（ａ）のよ
うなＲＣの時定数を用いて構成するが、ここでは例えば
図８（ｂ）に示すように、図８（ａ）の抵抗部分に図４
で用いたと同様の電圧−抵抗変換回路３８を接続したも
のである。これにより、ディレイ回路３７はその入力電
圧が大きい（ディレイ時間が短い）ほど、高抵抗となる
ようにする（ディレイ時間を長くする）ことができる。
なお、電圧−抵抗変換回路３８は、ＭＯＳＦＥＴのゲー
ト電圧に対するオン電圧特性を用いるなどして実現でき
るのは、図４の場合と同様である。以上では、主として
ＩＧＢＴを例にして説明したが、この発明は、これと同
様の電界効果トランジスタ（ＦＥＴ）等の電力用半導体
素子についても適用することができるのは勿論である。
イ回路を１つとし、そのディレイ時間を調整可能にして
いる。すなわち、ディレイ回路は通常は図８（ａ）のよ
うなＲＣの時定数を用いて構成するが、ここでは例えば
図８（ｂ）に示すように、図８（ａ）の抵抗部分に図４
で用いたと同様の電圧−抵抗変換回路３８を接続したも
のである。これにより、ディレイ回路３７はその入力電
圧が大きい（ディレイ時間が短い）ほど、高抵抗となる
ようにする（ディレイ時間を長くする）ことができる。
なお、電圧−抵抗変換回路３８は、ＭＯＳＦＥＴのゲー
ト電圧に対するオン電圧特性を用いるなどして実現でき
るのは、図４の場合と同様である。以上では、主として
ＩＧＢＴを例にして説明したが、この発明は、これと同
様の電界効果トランジスタ（ＦＥＴ）等の電力用半導体
素子についても適用することができるのは勿論である。
【００１８】
【発明の効果】この発明によれば、ＩＧＢＴのゲート・
エミッタ間電圧が設定電圧になるまでの時間を検出し、
その時間に応じてゲート抵抗値または内部の回路定数を
調整するようにしたので、ばらつきによって生じていた
ターンオフ損失の増加を軽減することが可能となる。
エミッタ間電圧が設定電圧になるまでの時間を検出し、
その時間に応じてゲート抵抗値または内部の回路定数を
調整するようにしたので、ばらつきによって生じていた
ターンオフ損失の増加を軽減することが可能となる。
【図１】この発明の第１の実施の形態を示す構成図であ
る。
る。
【図２】図１の動作を説明するための波形図である。
【図３】この発明の第２の実施の形態を示す構成図であ
る。
る。
【図４】図３の変形例を示す構成図である。
【図５】この発明の第３の実施の形態を示す構成図であ
る。
る。
【図６】この発明の第４の実施の形態を示す構成図であ
る。
る。
【図７】図６の変形例を示す構成図である。
【図８】図７で用いられる遅延回路の具体例を示す回路
図である。
図である。
【図９】インバータ主回路の従来例を示す概要図であ
る。
る。
【図１０】一般的なＩＧＢＴドライブ回路の具体例を示
す回路図である。
す回路図である。
【図１１】図１０のターンオフ時の動作説明図である。
【図１２】低抵抗のみでドライブしたときの図１０の動
作説明図である。
作説明図である。
【図１３】高抵抗のみでドライブしたときの図１０の動
作説明図である。
作説明図である。
【図１４】図１０における低抵抗から高抵抗への切り換
えタイミング例説明図である。
えタイミング例説明図である。
１…直流電源回路、２…インバータ回路、３…ドライブ
回路、４…負荷、５…電源、６…オン，オフ信号生成回
路、８，１０，１１…スイッチ素子、９，１２，１３，
２５…ゲート抵抗、１４…電圧検出回路、１５，２０…
コンパレータ回路、１６，３２，３５，３６，３７…デ
ィレイ回路、１７，２２…ワンショット回路、１８，１
９，２１，２４，２６，２７…論理回路、２３…Ｄ形フ
リップフロップ回路（ＤＦＦ）、２８…積分回路、２９
…コンパレータ群回路、３０，３８…電圧−抵抗変換回
路、３１，３４…スイッチ回路、３３…デコーダ回路。
回路、４…負荷、５…電源、６…オン，オフ信号生成回
路、８，１０，１１…スイッチ素子、９，１２，１３，
２５…ゲート抵抗、１４…電圧検出回路、１５，２０…
コンパレータ回路、１６，３２，３５，３６，３７…デ
ィレイ回路、１７，２２…ワンショット回路、１８，１
９，２１，２４，２６，２７…論理回路、２３…Ｄ形フ
リップフロップ回路（ＤＦＦ）、２８…積分回路、２９
…コンパレータ群回路、３０，３８…電圧−抵抗変換回
路、３１，３４…スイッチ回路、３３…デコーダ回路。
Claims (4)
- 【請求項１】 電力変換装置を構成する電力用半導体素
子を駆動するゲート駆動回路において、 前記電力用半導体素子のゲート・エミッタ間電圧が設定
電圧に達したことを検出する第１の検出回路と、所定の
設定時刻から前記設定電圧に達するまでの時間相当量を
検出する第２の検出回路と、その検出された時間相当量
を設定時間相当量と比較しその大小判別を行なう判別回
路と、この判別回路の出力信号に基づきゲート抵抗値を
変更する抵抗値変更回路とを設けたことを特徴とする電
力用半導体素子のゲート駆動回路。 - 【請求項２】 電力変換装置を構成する電力用半導体素
子を駆動するゲート駆動回路において、 前記電力用半導体素子のゲート・エミッタ間電圧が設定
電圧に達したことを検出する第１の検出回路と、所定の
設定時刻から前記設定電圧に達するまでの時間相当量を
検出する第２の検出回路と、その検出された時間相当量
を設定時間相当量と比較しその差分を検出する第３の検
出回路と、その差分に応じてゲート抵抗値を変更する抵
抗値変更回路とを設けたことを特徴とする電力用半導体
素子のゲート駆動回路。 - 【請求項３】 電力変換装置を構成する電力用半導体素
子を駆動するゲート駆動回路において、 前記電力用半導体素子のゲート・エミッタ間電圧が設定
電圧に達したことを検出する第１の検出回路と、所定の
設定時刻から前記設定電圧に達するまでの時間相当量を
検出する第２の検出回路と、その検出された時間相当量
を設定時間相当量と比較しその大小判別を行なう判別回
路と、この判別回路の出力信号に基づき、ターンオフ時
において或る設定された時刻から、低抵抗より高抵抗の
ゲート抵抗に切り換えるまでの時間を変更する時間変更
回路とを設けたことを特徴とする電力用半導体素子のゲ
ート駆動回路。 - 【請求項４】 電力変換装置を構成する電力用半導体素
子を駆動するゲート駆動回路において、 前記電力用半導体素子のゲート・エミッタ間電圧が設定
電圧に達したことを検出する第１の検出回路と、所定の
設定時刻から前記設定電圧に達するまでの時間相当量を
検出する第２の検出回路と、その検出された時間相当量
を設定時間相当量と比較しその差分を検出する第３の検
出回路と、その差分に応じて、ターンオフ時において或
る設定された時刻から、低抵抗より高抵抗のゲート抵抗
に切り換えるまでの時間を変更する時間変更回路とを設
けたことを特徴とする電力用半導体素子のゲート駆動回
路。
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