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JP2001308804A - 冗長性をもったインターリーブ方法と、それを利用したａ／ｄ変換器と、ｄ／ａ変換器、トラック・ホールド回路 - Google Patents

冗長性をもったインターリーブ方法と、それを利用したａ／ｄ変換器と、ｄ／ａ変換器、トラック・ホールド回路

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Publication number
JP2001308804A
JP2001308804A JP2000127104A JP2000127104A JP2001308804A JP 2001308804 A JP2001308804 A JP 2001308804A JP 2000127104 A JP2000127104 A JP 2000127104A JP 2000127104 A JP2000127104 A JP 2000127104A JP 2001308804 A JP2001308804 A JP 2001308804A
Authority
JP
Japan
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circuit
conversion
circuits
converter
output
Prior art date
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Pending
Application number
JP2000127104A
Other languages
English (en)
Inventor
Atsushi Shimizu
淳 清水
Takanori Komuro
貴紀 小室
Mamoru Tanba
守 丹波
Hideji Munakata
秀治 宗像
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Agilent Technologies Japan Ltd
Original Assignee
Agilent Technologies Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agilent Technologies Japan Ltd filed Critical Agilent Technologies Japan Ltd
Priority to JP2000127104A priority Critical patent/JP2001308804A/ja
Priority to US09/841,860 priority patent/US20010052864A1/en
Priority to DE10120792A priority patent/DE10120792A1/de
Publication of JP2001308804A publication Critical patent/JP2001308804A/ja
Pending legal-status Critical Current

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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
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    • H03M1/066—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching
    • H03M1/0673—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching using random selection of the elements
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  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)

Abstract

(57)【要約】 【課題】 インターリーブ動作を行う電子回路のスプリ
アスを抑制する。 【解決手段】 複数の実質的に同一の電子回路１０１，
１０２，１０３を並列に並べてインターリーブ動作を行
うインターリーブ方法において、該電子回路のそれぞれ
の作動周波数がｆであるときに、インターリーブ動作の
結果、Ｎｆの作動周波数（図１ではＮは２）を得るため
にＮより大きい数（図１では３）の該電子回路を並列に
並べて使用し、少なくとも擬似的にランダムに電子回路
１０１，１０２，１０３を作動させることを特徴とする
冗長性を持ったインターリーブ方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の変換器を並
列に使用する冗長性をもったインターリーブ方法と、そ
れを利用したＡ／Ｄ変換器（アナログ・デジタル変換
器）とＤ／Ａ変換器（デジタル・アナログ変換器）とト
ラック・ホールド回路に関する。より具体的には、本発
明は、１台の変換器では達成困難な高速、高精度のアナ
ログとデジタルの間の変換に適したインターリーブ方法
と、それを利用した高速で高精度のＡ／Ｄ変換器と、Ｄ
／Ａ変換器、トラック・ホールド回路に関する。
【０００２】
【従来の技術】多くの電子回路がそうであるように、Ａ
／Ｄ変換回路、Ｄ／Ａ変換回路、トラック・ホールド回
路などのデータ変換に用いられる回路もより高い速度と
より高い精度が求められている。そのような要求に応え
るための方策はいくつか提案されている。
【０００３】例えば、そのような方策の一つとしては、
複数の変換回路を並列に並べてインターリーブ動作させ
ることがある。インターリーブ動作とは、クロック入力
を持ちアナログ量を扱う装置において、等価的な動作ク
ロック周波数を上げる目的で、複数個の同じ回路を順次
切り換えて動作させることをいう。そのような従来例の
ブロック図を図１１に示す（特開平９−２５２２５１号
公報参照）。図１１において、４個のＡ／Ｄ変換回路
１，２，３，４を用いている。これらのＡ／Ｄ変換回路
１〜４は、同じ特性を有することが前提となる。各Ａ／
Ｄ変換回路の動作レートをｆとすると、クロック信号発
生器５では、周期Ｔ＝１／ｆの４相のクロック信号ＣＫ
１〜ＣＫ４が生成され、そのクロック信号が、Ａ／Ｄ変
換回路１〜４及びその出力を受け入れＡ／Ｄ変換器のデ
ジタル出力とする多重化器６をクロックする。
【０００４】すなわち、図１２のタイミングチャートに
示すように、Ａ／Ｄ変換回路１は、クロック信号ＣＫ１
のタイミングでサンプル・ホールドおよびアナログ・デ
ジタル変換を行う。Ａ／Ｄ変換回路２は、クロック信号
ＣＫ２のタイミングでサンプル・ホールドおよびアナロ
グ・デジタル変換を行う。Ａ／Ｄ変換回路３は、クロッ
ク信号ＣＫ３のタイミングでサンプル・ホールドおよび
アナログ・デジタル変換を行う。サンプル・ホールド回
路４およびアナログ・デジタル変換回路１４は、クロッ
ク信号ＣＫ４のタイミングでサンプル・ホールドおよび
アナログ・デジタル変換を行う。そして、後段の多重化
器６で、各Ａ／Ｄ変換回路１〜４の出力を適切に選択す
れば、全体としてサンプリング・レート４ｆのＡ／Ｄ変
換器が実現できる。このような方式により、一般にサン
プリング・レートｆのＡ／Ｄ変換回路Ｎ個をインターリ
ーブ動作させることにより、より高いサンプリング・レ
ートＮｆを実現できる。
【０００５】なお、この従来例のインターリーブ方式の
Ａ／Ｄ変換器は、各Ａ／Ｄ変換回路をインターリーブす
る順番が固定である。例えば、図１１の装置では、図１
２からも分かるように、Ａ／Ｄ変換回路１→２→３→４
→１→２→…という順番でインターリーブさせている。
【０００６】このようなインターリーブ動作を行うため
の複数の装置のアナログ性能には、その大小は別にして
も、不可避的にばらつきがあり（例えば、オフセット、
ゲイン差、クロックのスキューによるＡＭ変調あるいは
ＦＭ変調など）、装置の切り換えにつれて誤差が生じ
る。例えば、Ｎ＝４のインターリーブ動作中のＡ／Ｄ変
換器にｆinのサイン波が入力された場合を考えると、ｆ
inの周波数をもった成分以外に、個々のＡ／Ｄ変換回路
のゲイン差の分がインターリーブ動作により入力クロッ
ク周波数ｆCLK（ｆCLK＝４ｆ）の１／４の周波数（ｆ
CLK/4）でＡＭ変調されて出力に現れる。したがって、
ｆCLK/4−ｆinの周波数付近において大きなスプリアス
が発生する。このようなスプリアスは周波数依存性が高
い故に、計測器などにおいては重大な問題となる。そし
て、例えば、直流的なオフセットについてはアナログ的
な補正が不可能ではないが、ゲインの差は通常周波数依
存性であるので補正はきわめて困難である。
【０００７】このような切り換え動作される回路間のア
ナログ性能の差の問題に対応するために、例えば、特開
平９−２５２２５１号公報や、特開平１１−１９５９８
８号公報に記載されている方式が知られている。
【０００８】特開平９−２５２２５１号公報によれば、
Ａ／Ｄ変換器を実現するために、サンプル・ホールド回
路とアナログ・デジタル変換回路のセットを複数並列に
並べてインターリーブ動作させる。このとき、例えば利
得の周波数依存性、オフセットのズレなどの動作特性の
各回路間のばらつきによる全体的な変換特性の劣化を和
らげるために、インターリーブの順序を可変にして、全
体的な特性が最適になるインターリーブ順序を採用し、
その順序に固定するものである。この方式では、Ａ／Ｄ
変換器が稼働する際には固定されたインターリーブ順序
が使用されるため、一定の周期で特性の違う回路に変換
動作が回ってくることになる。したがって、全周波数域
の平均ではともかく、個々の周波数で見ると、やはり大
きなスプリアスが発生する周波数がある。そのような周
波数依存性のスプリアスが特に測定機器のような高精度
で均一な特性が求められるような用途には好ましくない
のは上述の通りである。
【０００９】特開平１１−１９５９８８号公報には、Ａ
／Ｄ変換回路を複数並列に使用してインターリーブ動作
させるとともに、並列に動作している個々のＡ／Ｄ変換
回路に対する異なるクロック信号の自動調節を可能にし
ている。このような方式においても、複数のＡ／Ｄ変換
回路は周期的に動作しているため、完全には同一でない
Ａ／Ｄ変換回路間の特性の相違が、周期的に反映して、
周波数依存性のスプリアスが現れることは避けることが
できないことが問題となる。
【００１０】
【発明が解決しようとする課題】本発明は、以上のよう
な従来技術の持つ問題点に鑑み、Ａ／Ｄ変換器に限らず
インターリーブ動作を行う各種の回路に関して、周波数
依存性のスプリアスの発生を防止し、より高精度で高速
の動作を可能にすることを目的とする。
【００１１】
【課題を解決するための手段】本発明は、複数の電子回
路に冗長な回路を加えて、それらの回路間でのインター
リーブ動作を行うことにより、周波数依存性のスプリア
スを抑制するものである。また、本発明によれば、休止
状態におく回路を少なくとも擬似的にランダムに選択す
ることにより、周波数依存性のスプリアスを抑制する。
【００１２】本発明によれば、複数の実質的に同一の電
子回路を並列に並べてインターリーブ動作を行うインタ
ーリーブ方法において、該電子回路のそれぞれの作動周
波数がｆであるときに、インターリーブ動作の結果、Ｎ
ｆの作動周波数（ここで、Ｎは２以上の整数である）を
得るためにＮより大きい数（Ｎ＋Ｊ、Ｊはここで冗長数
と呼ぶ正の整数である）の該電子回路を並列に並べて使
用することを特徴とする冗長性を持ったインターリーブ
方法が提供される。このとき、冗長性があるので、複数
の電子回路のうちのある１個を選択して出力用に採用す
ることができる。その選択にはある程度の複雑性を有す
る確定したパターンによるものなどを含めいくつかの方
法が考えられるが、Ｎ＋Ｊ個の並列に並べた電子回路の
うち、次に出力を採用する電子回路を、現在の出力から
Ｎ−２回前までの出力に採用された電子回路を除いた、
Ｊ＋１個の電子回路から少なくとも擬似的にランダムに
選択することが好ましい。そして、このようなインター
リーブ方法は、Ａ／Ｄ変換器や、Ｄ／Ａ変換器、トラッ
ク・ホールド回路などのほか、各種のインターリーブ動
作をする電子回路または装置に採用することができる。
【００１３】ここでは、「擬似的にランダム」、「疑似
乱数」といった表現を用いるのは、第一義的には、数学
的に完全な乱数やランダム性を得ることは不可能である
ためである。したがって、ここでいう「ランダム」や
「乱数」という表現は、通常の技術的手段を用いてさほ
どの困難なく達成できる程度のランダムさや乱数を意味
するものである。しかし、以下の説明から明らかなよう
に、本発明においては、周波数依存性のノイズのエネル
ギーを異なるいくつかの周波数あるいは周波数域に分散
することができる程度のランダムさがあればよく、本明
細書においては、「ランダム」という用語は極めて非限
定的な意味で用いられている。なお、周波数依存性のス
プリアスのエネルギーの周波数空間における分散を目的
とする本発明においては、「ランダム」さは必須の要件
ではないことに留意されたい。
【００１４】本発明はさらに、入力に対して直接または
間接的に並列に接続された３個以上の複数のＡ／Ｄ変換
回路と、該Ａ／Ｄ変換回路の出力に接続され、接続され
た出力のうちの１個を選択して出力する出力選択回路
と、該Ａ／Ｄ変換回路と出力選択回路にクロック信号を
送るためのクロック信号発生装置とを含んでなり、該ク
ロック信号発生装置からのクロック信号により上記複数
のＡ／Ｄ変換回路のうちの少なくとも１個を出力として
採用し、インターリーブ動作をさせることを特徴とする
Ａ／Ｄ変換器を提供する。
【００１５】このとき、Ａ／Ｄ変換回路と出力選択回路
との間に各Ａ／Ｄ変換回路に直列にメモリを配設するこ
とにより、パイプライン構成のＡ／Ｄ変換回路にも対応
することができる。この各メモリもクロック信号発生装
置から得られるクロック信号により駆動する。
【００１６】また、必要に応じて、入力とＡ／Ｄ変換回
路との間に入力選択回路を配設することができる。そし
て、冗長性をもってインターリーブ動作するトラック・
ホールド回路を単一あるいは複数のＡ／Ｄ変換回路に接
続してＡ／Ｄ変換器とすることもできる。
【００１７】本発明はさらに、入力に対して直接または
間接的に並列に接続された３個以上の複数のＤ／Ａ変換
回路と、該Ｄ／Ａ変換回路の出力に接続され、接続され
た出力のうちの１個を選択して出力する出力選択回路
と、該Ｄ／Ａ変換回路と出力選択回路にクロック信号を
送るためのクロック信号発生装置とを含んでなり、該ク
ロック信号発生装置からのクロック信号により上記複数
のＤ／Ａ変換回路のうちの少なくとも１個を休止あるい
は待機状態にして、インターリーブ動作をさせることを
特徴とするＤ／Ａ変換器を提供する。
【００１８】必要に応じて、入力と複数のＤ／Ａ変換回
路との間に各Ｄ／Ａ変換回路に直列にメモリを配設する
ことができ、入力と複数のＤ／Ａ変換回路との間に入力
切り換え回路を配設することができる。
【００１９】
【発明を実施するための形態】図１に、３個のＡ／Ｄ変
換回路を用いたＡ／Ｄ変換器に関する第１の実施形態例
を示す。これは、従来、２個のＡ／Ｄ変換回路を用いて
それらをインターリーブ動作させて達成していたＡ／Ｄ
変換器を、冗長性を持たせるため、１個余分のＡ／Ｄ変
換回路を加えて３個のＡ／Ｄ変換回路を用いて実現する
ものである。
【００２０】図１に示すように、本実施形態は、一つの
アナログ入力に対して３個の並列に接続されたＡ／Ｄ変
換回路１（１０１）、Ａ／Ｄ変換回路２（１０２）、Ａ
／Ｄ変換回路３（１０３）の出力が選択回路（１０５）
に入力している。これらのＡ／Ｄ変換回路１０１，１０
２，１０３と選択回路１０５は、同一のクロック信号発
生器１０４によりクロックされている。このクロック信
号発生器１０４は、疑似乱数発生回路を含んでおり、図
２に示すようなランダムなクロック出力ＣＫ１，ＣＫ
２，ＣＫ３を各Ａ／Ｄ変換回路と選択回路１０５に出力
する。
【００２１】疑似乱数発生回路の発生する疑似乱数に基
づいて、３個のＡ／Ｄ変換の出力の内のいずれかの出力
がこのＡ／Ｄ変換器のデジタル出力として選択回路１０
５において選択されることになる。常に２個のＡ／Ｄ変
換回路が動作中（動作周波数での通常のデータ取得動作
中）であり、１個のＡ／Ｄ変換回路は待機中（アイドル
状態）であるので、あるＡ／Ｄ変換回路の出力がＡ／Ｄ
変換器全体としての出力として採用されたときに、次に
出力を採用するＡ／Ｄ変換器（新たにデータ取得動作を
するＡ／Ｄ変換回路）を残りの２個のＡ／Ｄ変換回路の
中から選ぶことができる。このとき同じＡ／Ｄ変換回路
を２回以上続けて用いることは避ける必要がある。たと
えば、Ａ／Ｄ変換回路１がある瞬間に用いられたとする
と、次のクロックにおいては、Ａ／Ｄ変換回路２かＡ／
Ｄ変換回路３が用いられるようにする必要がある。も
し、Ａ／Ｄ変換回路２が選ばれたならば、さらに次のク
ロックにおいては、Ａ／Ｄ変換回路１または３のいずれ
かが選ばれる、と続いて行く。
【００２２】この実施形態において用いることができる
クロック信号発生回路１０４の一例を図３に示す。この
クロック信号発生回路１０４には外部からＣＫのクロッ
ク信号が入力される。上記のように、同じＡ／Ｄ変換回
路が２回続けて選ばれることは避ける必要があるので、
前回どのＡ／Ｄ変換回路が選択されたかを記憶しておく
必要がある。そのためにレジスタ１，２，３（２０１，
２０２，２０３）とセレクタ１，２（２０４，２０５）
を組み合わせて用いる。疑似乱数発生回路２０６は、
０，１のいずれかを（完全ではないとしても）ランダム
に出力するものである。
【００２３】レジスタ１が現在のＡ／Ｄ変換回路を記憶
する役割を果たし、レジスタ２が前回使用されたＡ／Ｄ
変換回路を記憶し、レジスタ３は現在および前回で使用
されなかったＡ／Ｄ変換回路を記憶する。２回続けて同
じＡ／Ｄ変換回路を使用できないという制約により、次
回のＡ／Ｄ変換回路は、レジスタ２またはレジスタ３か
ら疑似乱数発生回路２０６の出力に応じて選択される。
【００２４】疑似乱数発生回路２０６の出力が０の場合
はレジスタ２のＡ／Ｄ変換回路が次回使用される。レジ
スタ２の内容はセレクタ１を介してレジスタ１に転送さ
れ、レジスタ１の内容はレジスタ２に転送され、レジス
タ３の内容は、セレクタ２を介してレジスタ３に転送さ
れ、結果としてレジスタ３にそのまま保持される。疑似
乱数発生回路２０６の出力が１の場合には、レジスタ３
のＡ／Ｄ変換回路が次回使用される。レジスタ３の内容
は、セレクタ２およびセレクタ１を介してレジスタ１に
転送され、レジスタ１の内容はレジスタ２に転送され、
レジスタ２の内容はセレクタ２を介してレジスタ３に転
送される。いずれの場合も、使用されるＡ／Ｄ変換回路
はレジスタ１に記憶されているため次回の選択から外さ
れ、連続して選択されることはない。
【００２５】この実施形態では、３個のＡ／Ｄ変換回路
で２倍のサンプリングを実現しているが、同様の構成で
様々な場合に対応することができる。例えば、５個のＡ
／Ｄ変換回路で４倍のサンプリングを行う場合には、図
３のレジスタ１の代わりに３段のシフトレジスタに相当
するものを用意することにより２倍以上のサンプリング
レートにも対応することが可能となる。
【００２６】セレクタ１からの出力はデコーダ２０７に
入力され、クロックで駆動されている３個のフリップ・
フロップ回路２０８，２０９，２１０と、その各々に直
列に接続された可変遅延回路２１１，２１２，２１３を
通って、３個のクロック信号ＣＫ１，ＣＫ２，ＣＫ３と
して出力される。
【００２７】選択回路１０５は、単に、クロック信号Ｃ
Ｋ１，ＣＫ２，ＣＫ３に対応して、Ａ／Ｄ変換回路１０
１，１０２，１０３からの出力を選択的にＡ／Ｄ変換器
の出力とするものである。
【００２８】例えば、本実施形態において、個々のＡ／
Ｄ変換回路１０１〜１０３の最大周波数が１００ＭＨｚ
であるとすると、インターリーブ方式Ａ／Ｄ変換器とし
て得られる最大サンプリング周波数は２００ＭＨｚとな
る。上記のクロック信号発生回路１０４は、２００ＭＨ
ｚのクロックを受けて、図２のタイミングチャートに示
すようなランダム性をもった最高周波数が１００ＭＨｚ
のクロック信号を発生し、各Ａ／Ｄ変換回路１０１，１
０２、１０３は最高周波数が１００ＭＨｚであるこのク
ロック信号により駆動され、選択回路１０５は最高周波
数２００MHzで駆動されることとなる。
【００２９】同様のＡ／Ｄ変換回路を用いて並列に並べ
るＡ／Ｄ変換回路の個数を５個に増やせば、最大サンプ
リング周波数を４００ＭＨｚにまで高めることができ
る。このような場合には、２クロック前までに選ばれた
Ａ／Ｄ変換回路を記憶しておき、現在のＡ／Ｄ変換回路
とその２クロック前までに選ばれた回路を除いた２個の
Ａ／Ｄ変換回路からランダムに次のＡ／Ｄ変換回路を選
択する必要がある。
【００３０】このように、ランダムにＡ／Ｄ変換回路を
選択して使用して行くことにより、個々のＡ／Ｄ変換回
路が周期的に動作することを防ぐことができ、特定周波
数において発生する強いスプリアスを抑制することがで
きる。本発明によれば、スプリアスのパワーを減らすこ
とができるわけではないが、そのパワーを広い周波数帯
域に広げてしまうことにより、スプリアスの強い周波数
依存性を消すことができる。したがって、上記の特定周
波数以外の周波数における誤差はほんのわずか増加する
ことになるが、その量は極めて僅かであり、全体として
は問題の特定周波数のスプリアスを取り除くことができ
るメリットの方が遙かに大きい。
【００３１】図４に本発明の第２の実施形態例を示す。
高速なＡ／Ｄ変換器はパイプライン構成を採用すること
が多い。そのような場合には、図４に示すように、Ａ／
Ｄ変換回路１，２，３（３０１，３０２，３０３）の出
力にそれぞれ直列に接続するメモリ３０６，３０７，３
０８を設ける。図５にこの実施形態の場合のタイミング
チャートの例を示す。クロック入力は第１の実施形態の
場合と基本的に同じであるが、パイプラインがあるため
Ａ／Ｄ変換器の出力が遅れる。従来技術によるインター
リーブ法では、クロックが規則的にはいるため、測定順
にデータが出てくるが、本発明の場合には疑似的にラン
ダムなクロック信号を用いているため、データがＡ／Ｄ
変換器から出てくるまでの時間がデータによって異な
る。この時間差を吸収するためにＡ／Ｄ変換器の出力に
メモリ３０６，３０７，３０８が必要となる。ここで
は、２ポートのメモリ（ＦＩＦＯ）を使用し、Ａ／Ｄ変
換回路３０１，３０２，３０３からのデータを書き込む
と同時にデータを読み出すような構成になっている。こ
れらのＡ／Ｄ変換回路、メモリ、選択回路は、クロック
信号発生器３０４からのクロック信号により駆動されて
いる。
【００３２】ここでは、インターリーブ動作させる二つ
の出力から読み出しているので、データの読み出しのた
めの選択回路はＡ／Ｄ変換回路と同等の早さをもつもの
で足りる。一般的に、Ａ／Ｄ変換器としての出力をイン
ターリーブ動作またはバンクにすることにより、Ａ／Ｄ
変換器の出力の数をＭ（Ｍは２以上の整数）にすると、
サンプリング周波数のＭ分の１の周波数で選択回路を駆
動すれば済むので、より簡易な回路を採用することがで
きる利点がある。
【００３３】なお、２ポートのメモリは、一般に、高価
で容量が小さいものであるので、１ポートメモリを用い
て、測定終了後に読み出すときに並び替えたり、読み出
したあとにソフトウエアにより並び替えるようにするこ
とも可能である。また、クロック信号発生回路と複数の
Ａ／Ｄ変換回路と選択回路を一つの集積回路とし、各ス
テージのクロック信号を変えることにより、Ａ／Ｄ変換
回路がパイプライン構成を採用したものであっても、各
ステージのクロックを変えることにより、出力データの
並び替えのためのメモリを省略することができる。
【００３４】図６に、本発明を冗長なトラック・ホール
ド回路を含んだＡ／Ｄ変換装置に適用した第３の実施形
態例を示す。アナログ入力は、並列に接続されている３
個のトラック・ホールド回路３５１，３５２，３５３
（Ｔ／Ｈ回路１，２，３）に接続されている。トラック
・ホールド回路３５１，３５２，３５３の出力はそれら
の出力から一つの出力を選択する選択回路３５４に接続
されている。選択回路からの出力は、Ａ／Ｄ変換回路３
５５に接続されており、デジタル出力が得られる。これ
らの回路全体を駆動するために、クロック信号発生回路
３５６があるのは上記の例と同様である。
【００３５】図７に、本発明をＤ／Ａ変換器に適用した
第４の実施形態例を示す。図７に示すように、入力側に
は、デジタル信号の入力切換器４０１があり、出力側に
は、アナログ信号の出力切換器４０２が設けられてお
り、それぞれ、Ｄ／Ａ変換回路４０３，４０４，４０５
とともに、クロック信号発生器４０６により生成される
クロック信号により駆動される。インターリーブ動作お
よび冗長性については、図１などを参照してＡ／Ｄ変換
器の実施形態例について説明したものと同様であるの
で、ここでは説明を繰り返さない。
【００３６】なお、Ｄ／Ａ変換回路にクロックが入らな
いと入力が取り込まれないタイプの回路を用いた場合、
入力切換器４０１を省略することができる。したがっ
て、入力をＤ／Ａ変換回路に直接接続し、動作させるこ
とができる。また、図８に示すような本発明の第５の実
施形態例の構成も可能である。図８においては、図７の
入力切換器４０１に代えて、各Ｄ／Ａ変換回路４０３，
４０４，４０５と入力の間に直列にメモリ４０７，４０
８，４０９を挿入する。Ｄ／Ａ変換回路をインターリー
ブ動作させる場合、Ｄ／Ａ変換回路を切り換える順序
は、疑似ランダムであるが、前もって知ることができる
ような機構にすることはできる。その順序に従って、各
Ｄ／Ａ変換回路に接続しているメモリにデータを書き込
んでおくことにより、入力切換器を省略できる。
【００３７】
【実施例】［実施例１］図１１に示す従来技術による回
路構成を採用した場合と図１に示す回路構成を採用して
Ａ／Ｄ変換器を実現した場合との１２ビットで量子化ノ
イズを加えたシミュレーション結果を、それぞれ図９と
図１０に示す。図１に示す回路構成においては１個のＡ
／Ｄ変換回路が冗長になっており、任意の時点におい
て、３個のＡ／Ｄ変換回路のうち２個は作動している
が、１個のＡ／Ｄ変換回路は待機状態にあるものであ
る。
【００３８】信号周波数は、２５ＭＨｚであり、１個の
Ａ／Ｄ変換回路あたりのサンプリング周波数は１００Ｍ
Ｈｚであるとした。従って、Ａ／Ｄ変換器としての等価
サンプリング周波数は１００ＭＨｚ×２＝２００ＭＨｚ
となる。サンプルの点数は１０２４点とした。各Ａ／Ｄ
変換回路間のゲインのミスマッチはピーク対ピーク比で
０．０５％とした。図９（従来例）と図１０（本願発
明）から容易に看取できるように、従来例による最悪の
スプリアスは７５ＭＨｚにあり、スプリアスフリーダイ
ナミックレンジ（ＳＦＤＲ）は−７１．７ｄＢである
が、このスプリアスが図１０では、ほぼ消滅しており、
ＳＦＤＲは−８８．１ｄＢとなっている。Ｓ／Ｎ比は、
図９の結果で６９．８ｄＢ、図１０の例では６７．８ｄ
Ｂであった。
【００３９】
【発明の効果】以上見てきたように、本発明によれば、
並列に接続した複数の回路をインターリーブ動作させる
際に、冗長の回路を設け、これらの回路の中から何らか
の順序（好ましくは疑似乱数的な順序）で回路を選んで
作動させることにより、特定の周波数に集中するスプリ
アスのエネルギーを広い周波数に拡散させることがで
き、スプリアスフリーダイナミックレンジ（ＳＦＤＲ）
を大幅に改善することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態例を示すブロック図で
ある。
【図２】本発明の第１実施形態例のためのタイミングチ
ャートである。
【図３】本発明の第１実施形態例のためのクロック信号
発生回路の１例を示すブロック図である。
【図４】本発明の第２実施形態例を示すブロック図であ
る。
【図５】本発明の第２実施形態例のためのタイミングチ
ャートである
【図６】本発明の第３実施形態例であるインターリーブ
動作するトラック・ホールド回路を含むＡ／Ｄ変換器を
示すブロック図である。
【図７】本発明の第４実施形態例であるＤ／Ａ変換器を
示すブロック図である。
【図８】本発明の第５実施形態例であるＤ／Ａ変換器を
示すブロック図である。
【図９】従来のＡ／Ｄ変換回路による信号スペクトラム
を示すグラフである。
【図１０】本発明のＡ／Ｄ変換回路による信号スペクト
ラムを示すグラフである。
【図１１】Ａ／Ｄ変換回路の従来例を示すブロックダイ
アグラムである。
【図１２】従来例のタイミングチャートである
【符号の説明】
１０１，１０２，１０３ Ａ／Ｄ変換回路 １０４ クロック信号発生器 １０５ 選択回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丹波 守 東京都八王子市高倉町９番１号 アジレン ト・テクノロジー株式会社内 (72)発明者 宗像 秀治 東京都八王子市高倉町９番１号 アジレン ト・テクノロジー株式会社内 Ｆターム(参考） 5J022 AA01 AB01 BA01 BA05 CA10 CD02 CE01 CE04 5K041 AA02 FF31 HH32

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 複数の実質的に同一の電子回路を並列に
    並べてインターリーブ動作を行うインターリーブ方法に
    おいて、該電子回路のそれぞれの作動周波数がｆである
    ときに、インターリーブ動作の結果、Ｎｆの作動周波数
    （ここで、Ｎは２以上の整数である）を得るためにＮよ
    り大きい数の該電子回路を並列に並べて使用すること特
    徴とする冗長性を持ったインターリーブ方法。
  2. 【請求項２】 上記電子回路のうち現在からＮ−２回前
    までの出力に採用された電子回路を除いた残りの電子回
    路である、並列に並べられた電子回路の全数からＮ−１
    を引いた個数の電子回路から、次に出力を採用する電子
    回路を少なくとも擬似的にランダムに選択することを特
    徴とする請求項１記載のインターリーブ方法。
  3. 【請求項３】 ２個以上の上記電子回路の出力をインタ
    ーリーブ動作させて出力として採用することを特徴とす
    る請求項１または２記載のインターリーブ方法。
  4. 【請求項４】 請求項１〜３のいずれか一記載のインタ
    ーリーブ方法を実施することを特徴とするＡ／Ｄ変換
    器。
  5. 【請求項５】 請求項１〜３のいずれか一記載のインタ
    ーリーブ方法を実施することを特徴とするＤ／Ａ変換
    器。
  6. 【請求項６】 請求項１〜３のいずれか一記載のインタ
    ーリーブ方法を実施することを特徴とするトラック・ホ
    ールド回路。
  7. 【請求項７】 入力に対して直接または間接的に並列に
    接続された３個以上のＡ／Ｄ変換回路と、該Ａ／Ｄ変換
    回路の出力に接続され、接続された出力のうちの１個を
    選択して出力する出力選択回路と、該Ａ／Ｄ変換回路と
    出力選択回路にクロック信号を送るためのクロック信号
    発生装置とを含んでなり、該クロック信号発生装置から
    のクロック信号により上記複数のＡ／Ｄ変換回路のうち
    の少なくとも１個を待機状態にして、インターリーブ動
    作をさせることを特徴とするＡ／Ｄ変換器。
  8. 【請求項８】 前記Ａ／Ｄ変換回路を周波数ｆで作動さ
    せつつ、インターリーブ動作によりＡ／Ｄ変換器として
    Ｎｆの作動周波数を得るとき、上記Ａ／Ｄ変換回路のう
    ち現在からＮ−２回前までの出力に採用されたものを除
    いた残りのＡ／Ｄ変換回路である、Ｎより大きな数の並
    列に並べられたＡ／Ｄ変換回路の全数からＮ−１を引い
    た個数のＡ／Ｄ変換回路から、待機状態にするＡ／Ｄ変
    換回路を少なくとも疑似的にランダムに選択することを
    特徴とする請求項７記載のＡ／Ｄ変換器。
  9. 【請求項９】 上記Ａ／Ｄ変換回路と上記出力選択回路
    との間に各Ａ／Ｄ変換回路に直列にメモリを配設したこ
    とを特徴とする請求項７または８記載のＡ／Ｄ変換回
    路。
  10. 【請求項１０】 上記入力と上記Ａ／Ｄ変換回路との間
    に入力選択回路を配設したことを特徴とする請求項７〜
    ９のいずれか一記載のＡ／Ｄ変換回路。
  11. 【請求項１１】 請求項１〜３のいずれか一記載のイン
    ターリーブ方法を実施する並列に接続された複数のトラ
    ック・ホールド回路と、その出力に接続された選択回路
    と、該選択回路の出力に接続された少なくとも１個のＡ
    ／Ｄ変換回路とを含んでなるＡ／Ｄ変換器。
  12. 【請求項１２】 入力に対して直接または間接的に並列
    に接続された３個以上の複数のＤ／Ａ変換回路と、該Ｄ
    ／Ａ変換回路の出力に接続され、接続された出力のうち
    の１個を選択して出力する出力選択回路と、該Ｄ／Ａ変
    換回路と出力選択回路にクロック信号を送るためのクロ
    ック信号発生装置とを含んでなり、該クロック信号発生
    装置からのクロック信号により上記複数のＤ／Ａ変換回
    路のうちの少なくとも１個を待機状態にして、インター
    リーブ動作をさせることを特徴とするＤ／Ａ変換器。
  13. 【請求項１３】 前記Ｄ／Ａ変換回路を周波数ｆで作動
    させつつ、インターリーブ動作によりＤ／Ａ変換器とし
    てＮｆの作動周波数を得るとき、上記Ｄ／Ａ変換回路の
    うち現在からＮ−２回前までの出力に採用されたＤ／Ａ
    変換回路を除いた残りのＤ／Ａ変換回路である、Ｎより
    大きな数の並列に並べられたＤ／Ａ変換回路の全数から
    Ｎ−１を引いた個数のＤ／Ａ変換回路から、待機状態に
    するＤ／Ａ変換回路を少なくとも疑似的にランダムに選
    択することを特徴とする請求項１２記載のＤ／Ａ変換
    器。
  14. 【請求項１４】 上記入力と上記複数のＤ／Ａ変換回路
    との間に各Ｄ／Ａ変換回路に直列にメモリを配設したこ
    とを特徴とする請求項１２または１３記載のＤ／Ａ変換
    器。
  15. 【請求項１５】 上記入力と上記複数のＤ／Ａ変換回路
    との間に入力切り換え回路を配設したことを特徴とする
    請求項１２または１３記載のＤ／Ａ変換器。
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