JP2001308339A - 薄膜トランジスタ - Google Patents
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Abstract
(57)【要約】
【課題】 工程数を低減してコストを減らし、さらにＴ
ＦＴのオフ電流値の増加を抑制することもできる薄膜ト
ランジスタ及びその製造方法を提供する。 【解決手段】 ソース電極１５およびドレイン電極１９
形成用のＴａ膜と、不純物を含む非晶質シリコン半導体
層１８となる非晶質シリコン膜１８’とを、選択比をも
たせない条件で連続でエッチングすることにより、１回
のエッチングで、ソース電極１５およびドレイン電極１
９と非晶質シリコン半導体層１８とが形成できるととも
に、バックチャネル領域１７ａに、ソース電極１５およ
びドレイン電極１９を形成している金属膜の結晶粒径を
反映した数百Åオーダーの表面凹凸が形成される。この
凹凸によりオフ電流値の増加が抑制される。
ＦＴのオフ電流値の増加を抑制することもできる薄膜ト
ランジスタ及びその製造方法を提供する。 【解決手段】 ソース電極１５およびドレイン電極１９
形成用のＴａ膜と、不純物を含む非晶質シリコン半導体
層１８となる非晶質シリコン膜１８’とを、選択比をも
たせない条件で連続でエッチングすることにより、１回
のエッチングで、ソース電極１５およびドレイン電極１
９と非晶質シリコン半導体層１８とが形成できるととも
に、バックチャネル領域１７ａに、ソース電極１５およ
びドレイン電極１９を形成している金属膜の結晶粒径を
反映した数百Åオーダーの表面凹凸が形成される。この
凹凸によりオフ電流値の増加が抑制される。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
に関し、特に非晶質シリコンからなる半導体膜が用いら
れた薄膜トランジスタに関する。
に関し、特に非晶質シリコンからなる半導体膜が用いら
れた薄膜トランジスタに関する。
【０００２】
【従来の技術】近年、液晶表示装置は、小型、薄型、低
消費電力、および軽量等の特徴を備えているという理由
から、各種電子機器に広く用いられるようになってい
る。特に、能動素子としてスイッチング素子を有するア
クティブマトリクス型液晶表示装置は、ＣＲＴ（Cathod
e Ray Tube）と同等の表示特性が得られるため、パソコ
ン等のＯＡ機器や携帯テレビ等のＡＶ機器に広く応用さ
れている。このようなアクティブマトリクス型液晶表示
装置の構造の具体例を、図６を用いて説明する。
消費電力、および軽量等の特徴を備えているという理由
から、各種電子機器に広く用いられるようになってい
る。特に、能動素子としてスイッチング素子を有するア
クティブマトリクス型液晶表示装置は、ＣＲＴ（Cathod
e Ray Tube）と同等の表示特性が得られるため、パソコ
ン等のＯＡ機器や携帯テレビ等のＡＶ機器に広く応用さ
れている。このようなアクティブマトリクス型液晶表示
装置の構造の具体例を、図６を用いて説明する。
【０００３】図６は、従来のアクティブマトリクス型液
晶表示装置の構造を模式的に示す断面図である。上記従
来のアクティブマトリクス型液晶表示装置は、ＴＦＴ
（ThinFilm Transistor）基板１０１と対向基板１０２
とが対向配置され、これら両基板１０１、１０２の間に
液晶１０３が封入されることにより構成されている。
晶表示装置の構造を模式的に示す断面図である。上記従
来のアクティブマトリクス型液晶表示装置は、ＴＦＴ
（ThinFilm Transistor）基板１０１と対向基板１０２
とが対向配置され、これら両基板１０１、１０２の間に
液晶１０３が封入されることにより構成されている。
【０００４】ＴＦＴ基板１０１は、透明絶縁性基板１０
４における液晶１０３配置側表面に、ゲート電極１０５
と、ソースバスライン（図示せず）と、ＴＦＴ（図示せ
ず）と、該ＴＦＴに接続された画素電極１０６とが配置
され、さらにこれらの表面を覆うように配向膜１０７が
配置されて構成されている。また、該配向膜１０７の表
面には、ラビング処理が施されている。
４における液晶１０３配置側表面に、ゲート電極１０５
と、ソースバスライン（図示せず）と、ＴＦＴ（図示せ
ず）と、該ＴＦＴに接続された画素電極１０６とが配置
され、さらにこれらの表面を覆うように配向膜１０７が
配置されて構成されている。また、該配向膜１０７の表
面には、ラビング処理が施されている。
【０００５】対向基板１０２は、透明絶縁性基板１０８
における液晶１０３配置側表面に配置されたカラーフィ
ルタ（図示せず）上に、透明電極１０９、配向膜１１０
が順に設けられて構成されている。また、該配向膜１１
０の表面には、ラビング処理が施されている。尚、図中
の１１１および１１２は偏光板である。
における液晶１０３配置側表面に配置されたカラーフィ
ルタ（図示せず）上に、透明電極１０９、配向膜１１０
が順に設けられて構成されている。また、該配向膜１１
０の表面には、ラビング処理が施されている。尚、図中
の１１１および１１２は偏光板である。
【０００６】次に、上記アクティブマトリクス型液晶表
示装置に用いられているＴＦＴの具体的な構造につい
て、図７および図８に基づいて説明する。図７は、上記
ＴＦＴ基板１０１における１画素当たりの構成を示す平
面図であり、図８は、図７のＢ−Ｂ矢視断面図である。
示装置に用いられているＴＦＴの具体的な構造につい
て、図７および図８に基づいて説明する。図７は、上記
ＴＦＴ基板１０１における１画素当たりの構成を示す平
面図であり、図８は、図７のＢ−Ｂ矢視断面図である。
【０００７】図７に示すように、上記ＴＦＴ基板１０１
には、ゲートバスライン１１３およびソースバスライン
１１４が互いに直交するように配置されている。ゲート
バスライン１１３からはゲート電極１０５が、ソースバ
スライン１１４からはソース電極１１５が、それぞれ１
画素毎に分岐している。
には、ゲートバスライン１１３およびソースバスライン
１１４が互いに直交するように配置されている。ゲート
バスライン１１３からはゲート電極１０５が、ソースバ
スライン１１４からはソース電極１１５が、それぞれ１
画素毎に分岐している。
【０００８】次に、図８の断面図を用いて、上記ＴＦＴ
の具体的な構造を製造工程とともに説明する。
の具体的な構造を製造工程とともに説明する。
【０００９】まず、透明絶縁性基板１０４上にゲート電
極１０５が形成され、さらにその上にゲート絶縁膜１１
６が成膜される。該ゲート絶縁膜１１６上に、不純物を
含まない非晶質シリコン半導体層１１７および不純物を
含む非晶質シリコン半導体層１１８が島状にパターニン
グされる。さらに、ソース電極１１５およびドレイン電
極１１９を、不純物を含む非晶質シリコン半導体層１１
８とエッチング選択比をもたせてエッチングすることに
より形成する。その後、ソース・ドレイン分離部分の形
成のために不純物を含む非晶質シリコン層１１８をエッ
チングし、さらに画素電極１０６が透明電極にて形成さ
れる。その後、保護膜１２０にてＴＦＴ基板１０１の表
面全体が被覆される。
極１０５が形成され、さらにその上にゲート絶縁膜１１
６が成膜される。該ゲート絶縁膜１１６上に、不純物を
含まない非晶質シリコン半導体層１１７および不純物を
含む非晶質シリコン半導体層１１８が島状にパターニン
グされる。さらに、ソース電極１１５およびドレイン電
極１１９を、不純物を含む非晶質シリコン半導体層１１
８とエッチング選択比をもたせてエッチングすることに
より形成する。その後、ソース・ドレイン分離部分の形
成のために不純物を含む非晶質シリコン層１１８をエッ
チングし、さらに画素電極１０６が透明電極にて形成さ
れる。その後、保護膜１２０にてＴＦＴ基板１０１の表
面全体が被覆される。
【００１０】尚、ソース電極１１５とドレイン電極１１
９との間（ソース・ドレイン分離部分）の、不純物を含
まない非晶質シリコン半導体層１１７の表面または界面
であり後述するオフ電流の流れる経路を、以下バックチ
ャネルと称する。
９との間（ソース・ドレイン分離部分）の、不純物を含
まない非晶質シリコン半導体層１１７の表面または界面
であり後述するオフ電流の流れる経路を、以下バックチ
ャネルと称する。
【００１１】上記従来の製造方法にて製造される薄膜ト
ランジスタには、保護膜上の汚染による正電荷がつくる
電界や保護膜自身の帯電による電界がバックチャネルの
閾値以上となると、バックチャネル効果によりＴＦＴの
オフ電流値（オフ時のリーク電流値）が増加してしまう
という問題点が残されている。ＴＦＴのオン／オフ電流
比は液晶表示装置のコントラストを決定するものであ
り、液晶表示装置にとってコントラストは表示品位上重
要な要因であるといえる。バックチャネル効果によるＴ
ＦＴのオフ電流値の増加現象は、薄膜トランジスタの長
期間にわたる動作により引き起こされるため、上述した
ような問題点は製品の信頼性に係わる重要な問題といえ
る。
ランジスタには、保護膜上の汚染による正電荷がつくる
電界や保護膜自身の帯電による電界がバックチャネルの
閾値以上となると、バックチャネル効果によりＴＦＴの
オフ電流値（オフ時のリーク電流値）が増加してしまう
という問題点が残されている。ＴＦＴのオン／オフ電流
比は液晶表示装置のコントラストを決定するものであ
り、液晶表示装置にとってコントラストは表示品位上重
要な要因であるといえる。バックチャネル効果によるＴ
ＦＴのオフ電流値の増加現象は、薄膜トランジスタの長
期間にわたる動作により引き起こされるため、上述した
ような問題点は製品の信頼性に係わる重要な問題といえ
る。
【００１２】ここで、バックチャネル効果とは、外部か
らの正イオン等による汚染や保護膜自身が正に帯電する
などにより、これらの正電荷によってバックチャネルに
電子が誘起される現象のことである。
らの正イオン等による汚染や保護膜自身が正に帯電する
などにより、これらの正電荷によってバックチャネルに
電子が誘起される現象のことである。
【００１３】ここで、上記のような問題点を解決するた
めの技術として、例えば特開平８−８４４０号公報に
は、バックチャネル部の非晶質シリコン半導体層と保護
膜との間にｐ型非晶質シリコン層を設けて、バックチャ
ネルに電子が誘起されることが原因で生じるオフ電流値
の増加を防ぐ効果が開示されている。
めの技術として、例えば特開平８−８４４０号公報に
は、バックチャネル部の非晶質シリコン半導体層と保護
膜との間にｐ型非晶質シリコン層を設けて、バックチャ
ネルに電子が誘起されることが原因で生じるオフ電流値
の増加を防ぐ効果が開示されている。
【００１４】
【発明が解決しようとする課題】しかしながら、上記公
報（特開平８−８４４０号公報）に開示されている薄膜
トランジスタの構成では、ｐ型非晶質シリコン層を形成
する工程が増えるため、工程数増加によるコスト増加な
どの問題があった。
報（特開平８−８４４０号公報）に開示されている薄膜
トランジスタの構成では、ｐ型非晶質シリコン層を形成
する工程が増えるため、工程数増加によるコスト増加な
どの問題があった。
【００１５】以上のように、従来技術においては、工程
数を低減してコストを低減し、且つＴＦＴのオフ電流値
の増加も抑制することができる薄膜トランジスタを提供
することができなかった。
数を低減してコストを低減し、且つＴＦＴのオフ電流値
の増加も抑制することができる薄膜トランジスタを提供
することができなかった。
【００１６】本発明は上記の問題点に鑑みてなされたも
ので、工程数を低減してコストを減らし、さらにＴＦＴ
のオフ電流値の増加を抑制することができる薄膜トラン
ジスタを提供することを課題とする。
ので、工程数を低減してコストを減らし、さらにＴＦＴ
のオフ電流値の増加を抑制することができる薄膜トラン
ジスタを提供することを課題とする。
【００１７】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係る薄膜トランジスタは、透明絶縁性基
板上に配置されたゲート電極と、上記ゲート電極上に、
ゲート絶縁膜を介して配置された第１の半導体層と、上
記第１の半導体層上に、コンタクト層として機能する第
２の半導体層を介して配置されたソース電極およびドレ
イン電極とを備えた薄膜トランジスタであって、上記ソ
ース電極とドレイン電極との間のソース・ドレイン分離
部分における上記第１の半導体層の表面は、凹凸を有す
る形状であることを特徴としている。
めに、本発明に係る薄膜トランジスタは、透明絶縁性基
板上に配置されたゲート電極と、上記ゲート電極上に、
ゲート絶縁膜を介して配置された第１の半導体層と、上
記第１の半導体層上に、コンタクト層として機能する第
２の半導体層を介して配置されたソース電極およびドレ
イン電極とを備えた薄膜トランジスタであって、上記ソ
ース電極とドレイン電極との間のソース・ドレイン分離
部分における上記第１の半導体層の表面は、凹凸を有す
る形状であることを特徴としている。
【００１８】尚、ソース電極とドレイン電極間における
第１の半導体層の表面を、ここではバックチャネル領域
（バックチャネルが形成される領域）と称する。
第１の半導体層の表面を、ここではバックチャネル領域
（バックチャネルが形成される領域）と称する。
【００１９】上記の構成によれば、ソース・ドレイン分
離部分における第１の半導体層の表面（バックチャネル
領域）に設けられた凹凸により、該バックチャネル領域
において原子同士の結合が切れた非結合状態の面積を増
加させることになり、非結合手の数が増加する。これに
伴い、バックチャネル領域の欠陥が増加し、キャリアが
欠陥にトラップされることで、バンドが曲がる効果が抑
えられ、結果としてバックチャネルの閾値を大きくする
ことにつながる。外部からの正イオン等による汚染にて
形成される電界や、あるいは例えばバックチャネル上に
形成される保護膜自身が正に帯電することにより形成さ
れる電界が、バックチャネルの閾値以上となると、オフ
電流値が増加する。従って、本発明の構成のようにバッ
クチャネルの閾値を大きくできることは、結果的にオフ
電流値を低減させることとなる。
離部分における第１の半導体層の表面（バックチャネル
領域）に設けられた凹凸により、該バックチャネル領域
において原子同士の結合が切れた非結合状態の面積を増
加させることになり、非結合手の数が増加する。これに
伴い、バックチャネル領域の欠陥が増加し、キャリアが
欠陥にトラップされることで、バンドが曲がる効果が抑
えられ、結果としてバックチャネルの閾値を大きくする
ことにつながる。外部からの正イオン等による汚染にて
形成される電界や、あるいは例えばバックチャネル上に
形成される保護膜自身が正に帯電することにより形成さ
れる電界が、バックチャネルの閾値以上となると、オフ
電流値が増加する。従って、本発明の構成のようにバッ
クチャネルの閾値を大きくできることは、結果的にオフ
電流値を低減させることとなる。
【００２０】これにより、オフ電流値の増加を抑えて、
製品の信頼性の低下すなわちパネルの長時間駆動による
コントラストの低下を抑制することができる。
製品の信頼性の低下すなわちパネルの長時間駆動による
コントラストの低下を抑制することができる。
【００２１】さらに、上記薄膜トランジスタは、上記第
１の半導体層表面の凹凸が、ＲＭＳ値で１００〜９００
Åであることを特徴とする。
１の半導体層表面の凹凸が、ＲＭＳ値で１００〜９００
Åであることを特徴とする。
【００２２】ＲＭＳの定義は以下の通りである。
【００２３】ＲＭＳ値は一般に周期関数の二乗の１周期
分の平均値の平方根であり、標準偏差とは異なるが、本
発明においては、ＲＭＳ値は標準偏差として定義され
る。その理由は、理想的な結晶膜の結晶粒界を反映し、
バラツキのないエッチング精度をもってする場合は、半
導体層表面の凹凸が周期関数としてとらえられるが、現
実には完全な周期関数とならないため、数周期にわたっ
て自乗平均の平方根を計算することから、結果として標
準偏差と同義となるからである。
分の平均値の平方根であり、標準偏差とは異なるが、本
発明においては、ＲＭＳ値は標準偏差として定義され
る。その理由は、理想的な結晶膜の結晶粒界を反映し、
バラツキのないエッチング精度をもってする場合は、半
導体層表面の凹凸が周期関数としてとらえられるが、現
実には完全な周期関数とならないため、数周期にわたっ
て自乗平均の平方根を計算することから、結果として標
準偏差と同義となるからである。
【００２４】上記の構成のように、第１の半導体層表面
に設けられる凹凸のＲＭＳ値が、１００Å以上の範囲で
は、バックチャネル領域における原子同士の結合が切れ
た非結合状態を持つ面積を凹凸により増加させることが
十分できる。また、ＲＭＳ値が、９００Å以下の範囲で
は、表面状態として別の膜を更にその上に積層する場合
において悪影響が生じない。そのため、完成した半導体
素子におけるバックチャネル領域において非結合手の数
を増加させることができる。これにより、バックチャネ
ル領域の欠陥が増加することで、バックチャネルの閾値
を大きくすることにつながる。
に設けられる凹凸のＲＭＳ値が、１００Å以上の範囲で
は、バックチャネル領域における原子同士の結合が切れ
た非結合状態を持つ面積を凹凸により増加させることが
十分できる。また、ＲＭＳ値が、９００Å以下の範囲で
は、表面状態として別の膜を更にその上に積層する場合
において悪影響が生じない。そのため、完成した半導体
素子におけるバックチャネル領域において非結合手の数
を増加させることができる。これにより、バックチャネ
ル領域の欠陥が増加することで、バックチャネルの閾値
を大きくすることにつながる。
【００２５】これにより、オフ電流値の増加を効果的に
抑えて、製品の信頼性の低下すなわちパネルの長時間駆
動によるコントラストの低下をより確実に抑制すること
ができる。
抑えて、製品の信頼性の低下すなわちパネルの長時間駆
動によるコントラストの低下をより確実に抑制すること
ができる。
【００２６】さらに、上記薄膜トランジスタは、上記第
１の半導体層表面の凹凸が、ＲＭＳ値で２００〜８００
Åであることを特徴とする。
１の半導体層表面の凹凸が、ＲＭＳ値で２００〜８００
Åであることを特徴とする。
【００２７】上記の構成のように、第１の半導体層表面
に設けられる凹凸のＲＭＳ値が、２００Å以上の範囲で
は、バックチャネル領域における原子同士の結合が切れ
た非結合状態を持つ面積を凹凸により増加させることが
十分できる。また、ＲＭＳ値が８００Å以下の範囲で
は、表面状態として別の膜を更にその上に積層する場合
においてより悪影響が生じにくくさせることができる。
そのため、完成した半導体素子におけるバックチャネル
領域において非結合手の数を増加させることができる。
これにより、バックチャネル領域の欠陥が増加すること
で、バックチャネルの閾値を大きくすることにつなが
る。従って、ＲＭＳ値が１００〜９００Åであった場合
よりもバックチャネル領域の欠陥をより広い面積で良好
な状態で得ることができる。
に設けられる凹凸のＲＭＳ値が、２００Å以上の範囲で
は、バックチャネル領域における原子同士の結合が切れ
た非結合状態を持つ面積を凹凸により増加させることが
十分できる。また、ＲＭＳ値が８００Å以下の範囲で
は、表面状態として別の膜を更にその上に積層する場合
においてより悪影響が生じにくくさせることができる。
そのため、完成した半導体素子におけるバックチャネル
領域において非結合手の数を増加させることができる。
これにより、バックチャネル領域の欠陥が増加すること
で、バックチャネルの閾値を大きくすることにつなが
る。従って、ＲＭＳ値が１００〜９００Åであった場合
よりもバックチャネル領域の欠陥をより広い面積で良好
な状態で得ることができる。
【００２８】これにより、オフ電流値の増加を効果的に
抑えて、製品の信頼性の低下すなわちパネルの長時間駆
動によるコントラストの低下をより確実に抑制すること
ができる。
抑えて、製品の信頼性の低下すなわちパネルの長時間駆
動によるコントラストの低下をより確実に抑制すること
ができる。
【００２９】また、上記薄膜トランジスタは、ソース・
ドレイン分離部分における第１の半導体層の前記凹凸が
上記第２の半導体層と上記ソース電極及びドレイン電極
形成用の金属膜とのエッチング選択比をもたせない連続
エッチングにより形成されていることを特徴とする。
ドレイン分離部分における第１の半導体層の前記凹凸が
上記第２の半導体層と上記ソース電極及びドレイン電極
形成用の金属膜とのエッチング選択比をもたせない連続
エッチングにより形成されていることを特徴とする。
【００３０】ソース電極およびドレイン電極形成用の金
属膜と第２の半導体層のソース・ドレイン分離部分と
を、選択比をもたせない条件で連続でエッチングするこ
とにより、ソース電極とドレイン電極間における第１の
半導体層の表面に、ソース電極およびドレイン電極形成
用の金属膜の結晶粒径を反映した凹凸が形成される。こ
の凹凸は、結晶の疎密に対応してエッチングレートに差
が生じることで形成される。
属膜と第２の半導体層のソース・ドレイン分離部分と
を、選択比をもたせない条件で連続でエッチングするこ
とにより、ソース電極とドレイン電極間における第１の
半導体層の表面に、ソース電極およびドレイン電極形成
用の金属膜の結晶粒径を反映した凹凸が形成される。こ
の凹凸は、結晶の疎密に対応してエッチングレートに差
が生じることで形成される。
【００３１】以上のようにバックチャネル領域を凹凸形
状に形成することで、該バックチャネル領域において原
子同士の結合が切れた非結合状態の面積を増加させるこ
とになり、非結合手の数が増加する。これに伴い、バッ
クチャネル領域の欠陥が増加し、結果としてバックチャ
ネルの閾値を大きくすることにつながる。外部からの正
イオン等による汚染にて形成される電界や、あるいはバ
ックチャネル上に形成される保護膜自身が正に帯電する
ことなどにより形成される電界がバックチャネルの閾値
以上になると、オフ電流値が増加する。よって、本発明
のようにバックチャネルの閾値を大きくできることは、
結果的にオフ電流値を低減させることとなる。
状に形成することで、該バックチャネル領域において原
子同士の結合が切れた非結合状態の面積を増加させるこ
とになり、非結合手の数が増加する。これに伴い、バッ
クチャネル領域の欠陥が増加し、結果としてバックチャ
ネルの閾値を大きくすることにつながる。外部からの正
イオン等による汚染にて形成される電界や、あるいはバ
ックチャネル上に形成される保護膜自身が正に帯電する
ことなどにより形成される電界がバックチャネルの閾値
以上になると、オフ電流値が増加する。よって、本発明
のようにバックチャネルの閾値を大きくできることは、
結果的にオフ電流値を低減させることとなる。
【００３２】これにより、オフ電流値の増加を抑えて製
品の信頼性の低下を抑制することも可能となる。
品の信頼性の低下を抑制することも可能となる。
【００３３】また、第１の半導体層の表面に上記のよう
な凹凸を形成する際、上記した連続エッチングを適用す
ると、容易に凹凸形状が形成できる。従って、第１の半
導体層表面の凹凸形成のために製造が困難になり歩留り
が悪くなるということもなく、コスト高になることもな
い。
な凹凸を形成する際、上記した連続エッチングを適用す
ると、容易に凹凸形状が形成できる。従って、第１の半
導体層表面の凹凸形成のために製造が困難になり歩留り
が悪くなるということもなく、コスト高になることもな
い。
【００３４】
【発明の実施の形態】本発明の実施の一形態について図
１ないし図５に基づいて説明すれば、以下のとおりであ
る。
１ないし図５に基づいて説明すれば、以下のとおりであ
る。
【００３５】図１は、本実施の形態に係る薄膜トランジ
スタ（以降、ＴＦＴ（Thin Film T-ransistor ）と称す
る）を用いたアクティブマトリクス型液晶表示装置の構
造を模式的に示す断面図である。該アクティブマトリク
ス型液晶表示装置は、ＴＦＴ基板１と対向基板２とが対
向配置され、これらの両基板１、２の間に液晶３が封入
されることにより構成されている。
スタ（以降、ＴＦＴ（Thin Film T-ransistor ）と称す
る）を用いたアクティブマトリクス型液晶表示装置の構
造を模式的に示す断面図である。該アクティブマトリク
ス型液晶表示装置は、ＴＦＴ基板１と対向基板２とが対
向配置され、これらの両基板１、２の間に液晶３が封入
されることにより構成されている。
【００３６】ＴＦＴ基板１は、透明絶縁性基板４の液晶
３配置側表面に、ゲート電極５と、ソースバスライン
（図示せず）と、ＴＦＴ（図示せず）と、ＴＦＴに接続
された画素電極６とが配置され、さらにこれらの表面を
覆うように配向膜７が配置されて構成されている。ま
た、上記配向膜７の表面には、ラビング処理が施されて
いる。
３配置側表面に、ゲート電極５と、ソースバスライン
（図示せず）と、ＴＦＴ（図示せず）と、ＴＦＴに接続
された画素電極６とが配置され、さらにこれらの表面を
覆うように配向膜７が配置されて構成されている。ま
た、上記配向膜７の表面には、ラビング処理が施されて
いる。
【００３７】対向基板２は、透明絶縁性基板８の液晶３
配置側表面に配置されたカラーフィルタ（図示せず）上
に、透明電極９、配向膜１０がこの順に設けられること
により構成されている。また、上記配向膜１０の表面に
は、ラビング処理が施されている。尚、図中の１１およ
び１２は偏光板である。
配置側表面に配置されたカラーフィルタ（図示せず）上
に、透明電極９、配向膜１０がこの順に設けられること
により構成されている。また、上記配向膜１０の表面に
は、ラビング処理が施されている。尚、図中の１１およ
び１２は偏光板である。
【００３８】次に、上記アクティブマトリクス型液晶表
示装置に用いられている、本実施の形態に係るＴＦＴの
具体的な構造について、図２および図３に基づき説明す
る。図２は、上記ＴＦＴ基板１における１画素当たりの
構成を示す平面図であり、図３は、図２のＡ−Ａ矢視断
面図である。
示装置に用いられている、本実施の形態に係るＴＦＴの
具体的な構造について、図２および図３に基づき説明す
る。図２は、上記ＴＦＴ基板１における１画素当たりの
構成を示す平面図であり、図３は、図２のＡ−Ａ矢視断
面図である。
【００３９】図２に示すように、上記ＴＦＴ基板１に
は、ゲートバスライン１３およびソースバスライン１４
が互いに直交するように配置されている。これらゲート
バスライン１３およびソースバスライン１４からは、１
画素毎にゲート電極５およびソース電極１５がそれぞれ
分岐している。
は、ゲートバスライン１３およびソースバスライン１４
が互いに直交するように配置されている。これらゲート
バスライン１３およびソースバスライン１４からは、１
画素毎にゲート電極５およびソース電極１５がそれぞれ
分岐している。
【００４０】次に、図３の断面図も用いて、上記ＴＦＴ
基板１に設けられているＴＦＴの構造について、詳細に
説明する。
基板１に設けられているＴＦＴの構造について、詳細に
説明する。
【００４１】透明絶縁性基板４上にゲート電極５が配置
され、さらにその表面全体をゲート絶縁膜１６が被覆し
ている。ゲート電極５の上部には、ゲート絶縁膜１６を
介して不純物を含まない非晶質シリコン半導体層（第１
の半導体層）１７が配置されている。さらに、該非晶質
シリコン半導体層１７上には、不純物を含む非晶質シリ
コン半導体層（第２の半導体層）１８を介して、ソース
電極１５・ドレイン電極１９が設けられている。ソース
電極１５とドレイン電極１９との間（以降、ソース・ド
レイン分離部分と称する）における不純物を含まない非
晶質シリコン半導体層１７の表面１７ａには、ＲＭＳ値
で数百Åオーダーの表面凹凸が形成されている。尚、ソ
ース電極１５とドレイン電極１９との間における非晶質
シリコン半導体層１７の表面を、以降、バックチャネル
領域（バックチャネルが形成される領域）と称する。後
述する製造工程の説明で詳しく記載するが、バックチャ
ネル領域に形成される表面凹凸は、ソース電極１５およ
びドレイン電極１９に用いられる金属膜の結晶粒径を反
映して形成されるものである。また、上記表面凹凸の作
用効果についても、後で詳しく説明する。
され、さらにその表面全体をゲート絶縁膜１６が被覆し
ている。ゲート電極５の上部には、ゲート絶縁膜１６を
介して不純物を含まない非晶質シリコン半導体層（第１
の半導体層）１７が配置されている。さらに、該非晶質
シリコン半導体層１７上には、不純物を含む非晶質シリ
コン半導体層（第２の半導体層）１８を介して、ソース
電極１５・ドレイン電極１９が設けられている。ソース
電極１５とドレイン電極１９との間（以降、ソース・ド
レイン分離部分と称する）における不純物を含まない非
晶質シリコン半導体層１７の表面１７ａには、ＲＭＳ値
で数百Åオーダーの表面凹凸が形成されている。尚、ソ
ース電極１５とドレイン電極１９との間における非晶質
シリコン半導体層１７の表面を、以降、バックチャネル
領域（バックチャネルが形成される領域）と称する。後
述する製造工程の説明で詳しく記載するが、バックチャ
ネル領域に形成される表面凹凸は、ソース電極１５およ
びドレイン電極１９に用いられる金属膜の結晶粒径を反
映して形成されるものである。また、上記表面凹凸の作
用効果についても、後で詳しく説明する。
【００４２】さらに、透明電極からなる画素電極６がド
レイン電極１９と接続するように配置されており、ＴＦ
Ｔ基板１の表面全体は保護膜２０にて被覆されている。
レイン電極１９と接続するように配置されており、ＴＦ
Ｔ基板１の表面全体は保護膜２０にて被覆されている。
【００４３】次に、図４に基づき、上記ＴＦＴ基板１の
製造方法、および各部材に用いられる材料について説明
する。
製造方法、および各部材に用いられる材料について説明
する。
【００４４】まず、ガラス等からなる透明絶縁性基板４
上にタンタル（Ｔａ）膜を成膜し、フォトリソ工程およ
びドライエッチング等のエッチング工程によりゲート電
極５を形成する（図４（ａ）参照）。本実施の形態にお
いては、ゲート電極５の材料としてＴａを使用している
が、所望のバスライン抵抗が得られる金属であればよ
く、例えばアルミ（Ａｌ）、チタン（Ｔｉ）、クロム
（Ｃｒ）等の金属やこれらの合金などを使用することも
可能である。また、ＴｉＮ／Ｔａ／ＴａＮ、Ｔｉ／Ａｌ
／Ｔｉなどの積層構造からなる膜を用いることも可能で
ある。
上にタンタル（Ｔａ）膜を成膜し、フォトリソ工程およ
びドライエッチング等のエッチング工程によりゲート電
極５を形成する（図４（ａ）参照）。本実施の形態にお
いては、ゲート電極５の材料としてＴａを使用している
が、所望のバスライン抵抗が得られる金属であればよ
く、例えばアルミ（Ａｌ）、チタン（Ｔｉ）、クロム
（Ｃｒ）等の金属やこれらの合金などを使用することも
可能である。また、ＴｉＮ／Ｔａ／ＴａＮ、Ｔｉ／Ａｌ
／Ｔｉなどの積層構造からなる膜を用いることも可能で
ある。
【００４５】次に、上記ゲート電極５を含む透明絶縁性
基板４の表面全体に、窒化シリコン（ＳｉＮ）等からな
るゲート絶縁膜１６、不純物を含まない非晶質シリコン
および不純物を含む非晶質シリコンを、プラズマＣＶＤ
（Chemical Vapor Depositi-on）法により連続して成膜
する。その後、フォトリソ工程およびエッチング工程に
より、不純物を含まない非晶質シリコン膜１７’および
不純物を含む非晶質シリコン膜１８’を、島状にパター
ニングする（図４（ｂ）参照）。
基板４の表面全体に、窒化シリコン（ＳｉＮ）等からな
るゲート絶縁膜１６、不純物を含まない非晶質シリコン
および不純物を含む非晶質シリコンを、プラズマＣＶＤ
（Chemical Vapor Depositi-on）法により連続して成膜
する。その後、フォトリソ工程およびエッチング工程に
より、不純物を含まない非晶質シリコン膜１７’および
不純物を含む非晶質シリコン膜１８’を、島状にパター
ニングする（図４（ｂ）参照）。
【００４６】次に、上記非晶質シリコン膜１７’および
非晶質シリコン膜１８’上にＴａ膜を成膜した後、該Ｔ
ａ膜をフォトリソ工程を用いてソース電極１５およびド
レイン電極１９となるようにパターニングする。さら
に、ソース電極１５およびドレイン電極１９形成用のＴ
ａ膜と、その下地の不純物を含む非晶質シリコン膜１
８’とを、エッチング選択比をもたせない条件で連続し
てドライエッチングすることにより、ソース・ドレイン
分離部分２１を形成する。これにより、不純物を含まな
い非晶質シリコン半導体層１７、不純物を含む非晶質シ
リコン半導体層１８、ソース電極１５、およびドレイン
電極１９が完成する（図４（ｃ）参照）。
非晶質シリコン膜１８’上にＴａ膜を成膜した後、該Ｔ
ａ膜をフォトリソ工程を用いてソース電極１５およびド
レイン電極１９となるようにパターニングする。さら
に、ソース電極１５およびドレイン電極１９形成用のＴ
ａ膜と、その下地の不純物を含む非晶質シリコン膜１
８’とを、エッチング選択比をもたせない条件で連続し
てドライエッチングすることにより、ソース・ドレイン
分離部分２１を形成する。これにより、不純物を含まな
い非晶質シリコン半導体層１７、不純物を含む非晶質シ
リコン半導体層１８、ソース電極１５、およびドレイン
電極１９が完成する（図４（ｃ）参照）。
【００４７】以上のように、ソース電極１５およびドレ
イン電極１９形成用のＴａ膜と、不純物を含む非晶質シ
リコン半導体層１８となる非晶質シリコン膜１８’と
を、選択比をもたせない条件で連続でエッチングするこ
とにより、バックチャネル領域に、ソース電極１５およ
びドレイン電極１９を形成している金属膜（ここではＴ
ａ膜）の結晶粒径を反映したＲＭＳ値で数百Åオーダー
の表面凹凸が形成される（図中、１７ａで示してい
る）。
イン電極１９形成用のＴａ膜と、不純物を含む非晶質シ
リコン半導体層１８となる非晶質シリコン膜１８’と
を、選択比をもたせない条件で連続でエッチングするこ
とにより、バックチャネル領域に、ソース電極１５およ
びドレイン電極１９を形成している金属膜（ここではＴ
ａ膜）の結晶粒径を反映したＲＭＳ値で数百Åオーダー
の表面凹凸が形成される（図中、１７ａで示してい
る）。
【００４８】尚、本実施の形態においては、ソース電極
１５およびドレイン電極１９にＴａ膜を使用している
が、これに限ることなく、所望のバスライン抵抗が得ら
れる金属であれば使用可能であり、例えばアルミ（Ａ
ｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）等の金属や合金
を用いることもできる。また、ＴｉＮ／Ｔａ／ＴａＮ、
Ｔｉ／Ａｌ／Ｔｉなどの積層構造からなる膜を用いるこ
とも可能である。また、ソース電極１５およびドレイン
電極１９には、一般的な金属膜だけでなく、例えばＩＴ
Ｏ（Indium Tin Oxide）等の透明導電性膜を使用するこ
ともできる。
１５およびドレイン電極１９にＴａ膜を使用している
が、これに限ることなく、所望のバスライン抵抗が得ら
れる金属であれば使用可能であり、例えばアルミ（Ａ
ｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）等の金属や合金
を用いることもできる。また、ＴｉＮ／Ｔａ／ＴａＮ、
Ｔｉ／Ａｌ／Ｔｉなどの積層構造からなる膜を用いるこ
とも可能である。また、ソース電極１５およびドレイン
電極１９には、一般的な金属膜だけでなく、例えばＩＴ
Ｏ（Indium Tin Oxide）等の透明導電性膜を使用するこ
ともできる。
【００４９】その後、画素電極６をドレイン電極１９と
接続させて形成し、プラズマＣＶＤ法により、保護膜２
０としてＳｉＮ等をＴＦＴ基板１全面に被覆する（図４
（ｄ）参照）。
接続させて形成し、プラズマＣＶＤ法により、保護膜２
０としてＳｉＮ等をＴＦＴ基板１全面に被覆する（図４
（ｄ）参照）。
【００５０】次に、上述したような、バックチャネル領
域１７ａに形成された表面凹凸の作用効果について、図
５（ａ）を用いて説明する。
域１７ａに形成された表面凹凸の作用効果について、図
５（ａ）を用いて説明する。
【００５１】バックチャネル領域１７ａに形成された表
面凹凸は、上述したようにソース電極１５およびドレイ
ン電極１９を形成している金属膜の結晶粒径を反映して
ＲＭＳ値で数百Åオーダーの凹凸となっている。この表
面凹凸は、結晶の疎密に対応してエッチングレートに差
が生じる事で形成される。このような表面凹凸により、
バックチャネル領域１７ａにおいて原子同士の結合が切
れた非結合状態の面積を増加させることになり、非結合
手の数が増加する。これに伴い、バックチャネル領域１
７ａの欠陥が増加して、結果的にバックチャネルの閾値
を大きくすることにつながる。
面凹凸は、上述したようにソース電極１５およびドレイ
ン電極１９を形成している金属膜の結晶粒径を反映して
ＲＭＳ値で数百Åオーダーの凹凸となっている。この表
面凹凸は、結晶の疎密に対応してエッチングレートに差
が生じる事で形成される。このような表面凹凸により、
バックチャネル領域１７ａにおいて原子同士の結合が切
れた非結合状態の面積を増加させることになり、非結合
手の数が増加する。これに伴い、バックチャネル領域１
７ａの欠陥が増加して、結果的にバックチャネルの閾値
を大きくすることにつながる。
【００５２】一方、外部からの正イオン等による汚染に
て形成される電界や、保護膜２０自身が正に帯電するこ
とにより形成される電界が、バックチャネルの閾値以上
となると、バックチャネル効果により形成される電流経
路ＢＣ（図５（ａ）参照）を流れるオフ電流値が増加す
る。従って、本発明のようにバックチャネルの閾値を大
きくすることは、結果的にオフ電流値を低減させること
となる。尚、図５（ａ）中のＣＨはＴＦＴオン時のオン
電流経路を示している。
て形成される電界や、保護膜２０自身が正に帯電するこ
とにより形成される電界が、バックチャネルの閾値以上
となると、バックチャネル効果により形成される電流経
路ＢＣ（図５（ａ）参照）を流れるオフ電流値が増加す
る。従って、本発明のようにバックチャネルの閾値を大
きくすることは、結果的にオフ電流値を低減させること
となる。尚、図５（ａ）中のＣＨはＴＦＴオン時のオン
電流経路を示している。
【００５３】尚、バックチャネル効果とは、外部からの
正イオン等による汚染や保護膜自身の正帯電により、こ
れらの正電荷によってバックチャネルに電子が誘起され
る現象のことである。
正イオン等による汚染や保護膜自身の正帯電により、こ
れらの正電荷によってバックチャネルに電子が誘起され
る現象のことである。
【００５４】また、従来の製造方法のように、不純物を
含む非晶質シリコン半導体層１７と選択比をもたせたエ
ッチング条件でソース電極１５およびドレイン電極１９
をエッチングし、その後、不純物を含む非晶質シリコン
半導体層１７のソース・ドレイン分離部分を分離エッチ
ングする方法では、ＲＭＳ値で数Åオーダーの表面凹凸
しか形成できない。従って、バックチャネル効果を抑制
するために十分な、バックチャネル領域１７ａの欠陥の
増加を得ることができない。よって、オフ電流値を低減
させることは困難である。
含む非晶質シリコン半導体層１７と選択比をもたせたエ
ッチング条件でソース電極１５およびドレイン電極１９
をエッチングし、その後、不純物を含む非晶質シリコン
半導体層１７のソース・ドレイン分離部分を分離エッチ
ングする方法では、ＲＭＳ値で数Åオーダーの表面凹凸
しか形成できない。従って、バックチャネル効果を抑制
するために十分な、バックチャネル領域１７ａの欠陥の
増加を得ることができない。よって、オフ電流値を低減
させることは困難である。
【００５５】以上のように、本発明に係るＴＦＴの製造
方法を用いることにより、オフ電流値の低減を可能とす
るバックチャネル領域１７ａの表面凹凸形状を、容易
に、且つＴＦＴ基板１の歩留りを悪化させることなく製
造することができる。また、バックチャネル領域１７ａ
の凹凸形状を形成するためにコスト高となることもな
い。
方法を用いることにより、オフ電流値の低減を可能とす
るバックチャネル領域１７ａの表面凹凸形状を、容易
に、且つＴＦＴ基板１の歩留りを悪化させることなく製
造することができる。また、バックチャネル領域１７ａ
の凹凸形状を形成するためにコスト高となることもな
い。
【００５６】本実施の形態のエッチング方法を用いるこ
とにより、ソース電極１５とドレイン電極１９間におけ
る第一の半導体層の表面（バックチャネル領域）に、ソ
ース電極１５及びドレイン電極１９形成用の金属膜の結
晶粒径を反映した凹凸が形成される。この表面凹凸が形
成されるメカニズムとして次の理由が考えられる。
とにより、ソース電極１５とドレイン電極１９間におけ
る第一の半導体層の表面（バックチャネル領域）に、ソ
ース電極１５及びドレイン電極１９形成用の金属膜の結
晶粒径を反映した凹凸が形成される。この表面凹凸が形
成されるメカニズムとして次の理由が考えられる。
【００５７】金属膜には、結晶粒と結晶粒の界面がエッ
チングされやすい性質があるので、「結晶粒界」と「結
晶粒内部」との間でエッチングレートの差が生じる。つ
まり、結晶の疎密に対応して金属膜のエッチングレート
に差が生じる。この結果、非晶質シリコン半導体層１７
の凹部が結晶粒界にあたり、非晶質シリコン半導体層１
７の凸部は結晶粒内部にあたるようにエッチングされ
る。図５（ｂ）にその説明図を示す。図中「Ｋ」が金属
膜の結晶粒径に対応しており、具体的には、図５（ｂ）
に示すように、ソース電極１５およびドレイン電極１９
を分離形成するために、金属膜をフォトレジストパター
ンＲｅを用いてエッチングする際、Ｋの周囲でエッチン
グが優先的に起こっている。この結果、非晶質シリコン
半導体層１７表面に凹凸が形成されている。
チングされやすい性質があるので、「結晶粒界」と「結
晶粒内部」との間でエッチングレートの差が生じる。つ
まり、結晶の疎密に対応して金属膜のエッチングレート
に差が生じる。この結果、非晶質シリコン半導体層１７
の凹部が結晶粒界にあたり、非晶質シリコン半導体層１
７の凸部は結晶粒内部にあたるようにエッチングされ
る。図５（ｂ）にその説明図を示す。図中「Ｋ」が金属
膜の結晶粒径に対応しており、具体的には、図５（ｂ）
に示すように、ソース電極１５およびドレイン電極１９
を分離形成するために、金属膜をフォトレジストパター
ンＲｅを用いてエッチングする際、Ｋの周囲でエッチン
グが優先的に起こっている。この結果、非晶質シリコン
半導体層１７表面に凹凸が形成されている。
【００５８】非晶質シリコン半導体層１７表面における
凹凸のＲＭＳ値としては、１００Å〜９００Åの範囲内
であることが好ましい。更に好ましくは２００Å〜８０
０Åの範囲内であることが望まれる。
凹凸のＲＭＳ値としては、１００Å〜９００Åの範囲内
であることが好ましい。更に好ましくは２００Å〜８０
０Åの範囲内であることが望まれる。
【００５９】ＲＭＳの定義は以下の通りである。 ＲＭＳ＝｛Σ（Ｚｉ−Ｚａｖｅ）2 ／Ｎ｝1/2 Ｎ…………データポイント数 Ｚｉ………各データポイントのＺの値 Ｚａｖｅ…全Ｚ値の平均 Ｚ…………ＡＦＭ（表面粗さ測定器）にて測定した各ポ
イントの凹凸の高さ。
イントの凹凸の高さ。
【００６０】ＲＭＳ値は一般に周期関数の二乗の１周期
分の平均値の平方根であり、標準偏差とは異なるが、本
発明においては、ＲＭＳ値は標準偏差として定義され
る。その理由は、理想的な結晶膜の結晶粒界を反映し、
バラツキのないエッチング精度をもってする場合は、半
導体層表面の凹凸が周期関数としてとらえられるが、現
実には完全な周期関数とならないため、数周期にわたっ
て自乗平均の平方根を計算することから、結果として標
準偏差と同義となるからである。
分の平均値の平方根であり、標準偏差とは異なるが、本
発明においては、ＲＭＳ値は標準偏差として定義され
る。その理由は、理想的な結晶膜の結晶粒界を反映し、
バラツキのないエッチング精度をもってする場合は、半
導体層表面の凹凸が周期関数としてとらえられるが、現
実には完全な周期関数とならないため、数周期にわたっ
て自乗平均の平方根を計算することから、結果として標
準偏差と同義となるからである。
【００６１】凹凸のＲＭＳ値が、１００Å〜９００Åで
ある場合は、１００Å以上の範囲で、バックチャネル領
域における原子同士の結合が切れた非結合状態を持つ面
積を凹凸により増加させることが十分できる。また、９
００Å以下の範囲では、表面状態として別の膜を更にそ
の上に積層する場合において密着性の低下などの悪影響
が生じない。結果として、完成した半導体素子における
バックチャネル領域において非結合手の数を増加させる
ことができる。これにより、バックライト領域の欠陥が
増加することで、バックチャンネルの閾値を大きくする
ことにつながる。
ある場合は、１００Å以上の範囲で、バックチャネル領
域における原子同士の結合が切れた非結合状態を持つ面
積を凹凸により増加させることが十分できる。また、９
００Å以下の範囲では、表面状態として別の膜を更にそ
の上に積層する場合において密着性の低下などの悪影響
が生じない。結果として、完成した半導体素子における
バックチャネル領域において非結合手の数を増加させる
ことができる。これにより、バックライト領域の欠陥が
増加することで、バックチャンネルの閾値を大きくする
ことにつながる。
【００６２】凹凸のＲＭＳ値が、２００〜８００Åであ
る場合は、２００Å以上の範囲では、バックチャネル領
域における原子同士の結合が切れた非結合状態を持つ面
積を凹凸により増加させることが十分できる。また、Ｒ
ＭＳ値が８００Å以下の範囲では、表面状態として別の
膜を更にその上に積層する場合において密着性の低下な
どの、悪影響をより生じにくくさせることができる。そ
のため、完成した半導体素子におけるバックチャネル領
域において非結合手の数を増加させることができる。こ
れにより、バックチャネル領域の欠陥が増加すること
で、バックチャネルの閾値を大きくすることにつなが
る。従って、ＲＭＳ値が１００〜９００Åであった場合
よりもバックチャネル領域の欠陥をより広い面積で良好
な状態で得ることができる。
る場合は、２００Å以上の範囲では、バックチャネル領
域における原子同士の結合が切れた非結合状態を持つ面
積を凹凸により増加させることが十分できる。また、Ｒ
ＭＳ値が８００Å以下の範囲では、表面状態として別の
膜を更にその上に積層する場合において密着性の低下な
どの、悪影響をより生じにくくさせることができる。そ
のため、完成した半導体素子におけるバックチャネル領
域において非結合手の数を増加させることができる。こ
れにより、バックチャネル領域の欠陥が増加すること
で、バックチャネルの閾値を大きくすることにつなが
る。従って、ＲＭＳ値が１００〜９００Åであった場合
よりもバックチャネル領域の欠陥をより広い面積で良好
な状態で得ることができる。
【００６３】これにより、オフ電流値の増加を効果的に
抑えて、製品の信頼性の低下すなわちパネルの長時間駆
動によるコントラストの低下をより確実に抑制すること
ができる。
抑えて、製品の信頼性の低下すなわちパネルの長時間駆
動によるコントラストの低下をより確実に抑制すること
ができる。
【００６４】
【実施例】次に、本発明に係る薄膜トランジスタの製造
方法の具体例について、特に図４（ｂ）および図４
（ｃ）の工程図を用いて説明する。
方法の具体例について、特に図４（ｂ）および図４
（ｃ）の工程図を用いて説明する。
【００６５】以下に、図４（ｂ）で示される工程の具体
例について説明する。
例について説明する。
【００６６】まず、不純物を含まない非晶質シリコン
を、プラズマＣＶＤ装置にてパワー５００Ｗ、成膜圧力
１５０Ｐａ、膜厚２００〜２０００Å範囲で成膜する。
該不純物を含まない非晶質シリコン膜の下限膜厚（２０
０Å）は、トランジスタの所望のオフ電流値を確保する
ための下限膜厚である。一方、上限膜厚（２０００Å）
は、トランジスタの所望のオフ電流値を確保するための
上限膜厚である。
を、プラズマＣＶＤ装置にてパワー５００Ｗ、成膜圧力
１５０Ｐａ、膜厚２００〜２０００Å範囲で成膜する。
該不純物を含まない非晶質シリコン膜の下限膜厚（２０
０Å）は、トランジスタの所望のオフ電流値を確保する
ための下限膜厚である。一方、上限膜厚（２０００Å）
は、トランジスタの所望のオフ電流値を確保するための
上限膜厚である。
【００６７】次に、不純物を含む非晶質シリコンを、成
膜パワー８００Ｗ、成膜圧力１８０Ｐａ、膜厚２００〜
１０００Å範囲で成膜する。該不純物を含む非晶質シリ
コン膜の下限膜厚（２００Å）はトランジスタの所望の
オフ電流値を確保するための下限膜厚である。一方、上
限膜厚（１０００Å）は、製造コストを抑えるための上
限膜厚である。
膜パワー８００Ｗ、成膜圧力１８０Ｐａ、膜厚２００〜
１０００Å範囲で成膜する。該不純物を含む非晶質シリ
コン膜の下限膜厚（２００Å）はトランジスタの所望の
オフ電流値を確保するための下限膜厚である。一方、上
限膜厚（１０００Å）は、製造コストを抑えるための上
限膜厚である。
【００６８】以上のように成膜された不純物を含まない
非晶質シリコン膜と不純物を含む非晶質シリコン膜と
は、フォトリソ工程およびエッチング工程を経て島状に
パターニングされ、不純物を含まない非晶質シリコン膜
１７’、不純物を含む非晶質シリコン膜１８’となる。
非晶質シリコン膜と不純物を含む非晶質シリコン膜と
は、フォトリソ工程およびエッチング工程を経て島状に
パターニングされ、不純物を含まない非晶質シリコン膜
１７’、不純物を含む非晶質シリコン膜１８’となる。
【００６９】次に、図４（ｃ）に示される工程について
説明する。
説明する。
【００７０】島状にパターニングされた不純物を含まな
い非晶質シリコン膜１７’、不純物を含む非晶質シリコ
ン膜１８’上に、ソース電極１５およびドレイン電極１
９形成用として、スパッタリング装置にて成膜パワー１
０ｋｗ、成膜圧力０．７Ｐａ、膜厚１００Å以上で、Ｔ
ａ膜を成膜する。
い非晶質シリコン膜１７’、不純物を含む非晶質シリコ
ン膜１８’上に、ソース電極１５およびドレイン電極１
９形成用として、スパッタリング装置にて成膜パワー１
０ｋｗ、成膜圧力０．７Ｐａ、膜厚１００Å以上で、Ｔ
ａ膜を成膜する。
【００７１】その後、ドライエッチング装置を用い、Ｓ
Ｆ6 ／Ｏ2 ガス比１：１、圧力１０Ｐａ、パワー０．５
ｋｗの条件で、上記Ｔａ膜と上記不純物を含む非晶質シ
リコン半導体膜１８’とを、ソース・ドレイン分離部分
２１形成のために、エッチング選択比をもたせずに連続
でエッチングする。このエッチングにて、バックチャネ
ル領域１７ａにＲＭＳ値で数百Åオーダーの表面凹凸が
形成される。
Ｆ6 ／Ｏ2 ガス比１：１、圧力１０Ｐａ、パワー０．５
ｋｗの条件で、上記Ｔａ膜と上記不純物を含む非晶質シ
リコン半導体膜１８’とを、ソース・ドレイン分離部分
２１形成のために、エッチング選択比をもたせずに連続
でエッチングする。このエッチングにて、バックチャネ
ル領域１７ａにＲＭＳ値で数百Åオーダーの表面凹凸が
形成される。
【００７２】以上のような方法で、不純物を含まない非
晶質シリコン半導体層１７、不純物を含む非晶質シリコ
ン半導体層１８、ソース電極１５、およびドレイン電極
１９が形成される。
晶質シリコン半導体層１７、不純物を含む非晶質シリコ
ン半導体層１８、ソース電極１５、およびドレイン電極
１９が形成される。
【００７３】尚、本実施例中で用いた成膜条件およびエ
ッチング条件は、本出願人らが使用した成膜装置および
エッチング装置を用いての最適な数値であり、また、使
用するチャンバーの容積等の装置条件を用いての数値で
ある。従って、本発明はこれらの数値に限定されるもの
ではなく、使用する装置に応じて適宜変更可能である。
ッチング条件は、本出願人らが使用した成膜装置および
エッチング装置を用いての最適な数値であり、また、使
用するチャンバーの容積等の装置条件を用いての数値で
ある。従って、本発明はこれらの数値に限定されるもの
ではなく、使用する装置に応じて適宜変更可能である。
【００７４】また、本実施例においては、ソース電極１
５およびドレイン電極１９をＴａ膜にて形成している
が、前記した実施の形態においても述べたように、所望
のバス抵抗が得られる金属であれば使用可能である。さ
らに、本実施例では半導体層に非晶質シリコンを用いた
が、Ｐｏｌｙシリコンでも同様に実施可能である。
５およびドレイン電極１９をＴａ膜にて形成している
が、前記した実施の形態においても述べたように、所望
のバス抵抗が得られる金属であれば使用可能である。さ
らに、本実施例では半導体層に非晶質シリコンを用いた
が、Ｐｏｌｙシリコンでも同様に実施可能である。
【００７５】
【発明の効果】本発明に係る薄膜トランジスタは、透明
絶縁性基板上に配置されたゲート電極と、上記ゲート電
極上に、ゲート絶縁膜を介して配置された第１の半導体
層と、上記第１の半導体層上に、コンタクト層として機
能する第２の半導体層を介して配置されたソース電極お
よびドレイン電極とを備えた薄膜トランジスタであっ
て、上記ソース電極とドレイン電極との間のソース・ド
レイン分離部分における上記第１の半導体層の表面は、
凹凸を有する形状である構成である。
絶縁性基板上に配置されたゲート電極と、上記ゲート電
極上に、ゲート絶縁膜を介して配置された第１の半導体
層と、上記第１の半導体層上に、コンタクト層として機
能する第２の半導体層を介して配置されたソース電極お
よびドレイン電極とを備えた薄膜トランジスタであっ
て、上記ソース電極とドレイン電極との間のソース・ド
レイン分離部分における上記第１の半導体層の表面は、
凹凸を有する形状である構成である。
【００７６】上記の構成によれば、ソース・ドレイン分
離部分における第１の半導体層の表面（バックチャネル
領域）に設けられた凹凸により、該バックチャネル領域
において原子同士の結合が切れた非結合状態の面積を増
加させることになり、非結合手の数が増加する。これに
伴い、バックチャネル領域の欠陥が増加し、結果として
バックチャネルの閾値を大きくすることにつながる。外
部からの正イオン等による汚染にて形成される電界や、
あるいは例えばバックチャネル上に形成される保護膜自
身が正に帯電することにより形成される電界が、バック
チャネルの閾値以上となると、オフ電流値が増加する。
従って、本発明の構成のようにバックチャネルの閾値を
大きくできることは、結果的にオフ電流値を低減させる
こととなる。
離部分における第１の半導体層の表面（バックチャネル
領域）に設けられた凹凸により、該バックチャネル領域
において原子同士の結合が切れた非結合状態の面積を増
加させることになり、非結合手の数が増加する。これに
伴い、バックチャネル領域の欠陥が増加し、結果として
バックチャネルの閾値を大きくすることにつながる。外
部からの正イオン等による汚染にて形成される電界や、
あるいは例えばバックチャネル上に形成される保護膜自
身が正に帯電することにより形成される電界が、バック
チャネルの閾値以上となると、オフ電流値が増加する。
従って、本発明の構成のようにバックチャネルの閾値を
大きくできることは、結果的にオフ電流値を低減させる
こととなる。
【００７７】これにより、オフ電流値の増加を抑えて、
製品の信頼性の低下すなわちパネルの長時間駆動による
コントラストの低下を抑制する効果を奏する。
製品の信頼性の低下すなわちパネルの長時間駆動による
コントラストの低下を抑制する効果を奏する。
【００７８】さらに、上記薄膜トランジスタは、上記第
１の半導体層表面の凹凸が、ＲＭＳ値で１００〜９００
Åである構成であるので、１００Å以上の範囲では、バ
ックチャネル領域における原子同士の結合が切れた非結
合状態を持つ面積を凹凸により増加させることが十分で
き、また、９００Å以下の範囲では、表面状態として別
の膜を更にその上に積層する場合において悪影響が生じ
ない。そのため、完成した半導体素子におけるバックチ
ャネル領域において非結合手の数を増加させることがで
きる。これにより、バックチャネル領域の欠陥が増加す
ることで、バックチャネルの閾値を大きくすることにつ
ながる。
１の半導体層表面の凹凸が、ＲＭＳ値で１００〜９００
Åである構成であるので、１００Å以上の範囲では、バ
ックチャネル領域における原子同士の結合が切れた非結
合状態を持つ面積を凹凸により増加させることが十分で
き、また、９００Å以下の範囲では、表面状態として別
の膜を更にその上に積層する場合において悪影響が生じ
ない。そのため、完成した半導体素子におけるバックチ
ャネル領域において非結合手の数を増加させることがで
きる。これにより、バックチャネル領域の欠陥が増加す
ることで、バックチャネルの閾値を大きくすることにつ
ながる。
【００７９】これにより、オフ電流値の増加を効果的に
抑えて、製品の信頼性の低下すなわちパネルの長時間駆
動によるコントラストの低下をより確実に抑制すること
ができる効果を奏する。
抑えて、製品の信頼性の低下すなわちパネルの長時間駆
動によるコントラストの低下をより確実に抑制すること
ができる効果を奏する。
【００８０】さらに、上記薄膜トランジスタは、上記第
１の半導体層表面の凹凸が、ＲＭＳ値で２００〜８００
Åであるので、２００Å以上の範囲で、バックチャネル
領域における原子同士の結合が切れた非結合状態を持つ
面積を凹凸により増加させることが十分でき、また、８
００Å以下の範囲で、表面状態として別の膜を更にその
上に積層する場合において悪影響が生じない。そのた
め、完成した半導体素子におけるバックチャネル領域に
おいて非結合手の数を増加させることができる。これに
より、バックチャネル領域の欠陥が増加することで、バ
ックチャネルの閾値を大きくすることにつながる。ＲＭ
Ｓ値が１００〜９００Åであった場合よりもバックチャ
ネル領域の欠陥をより広い面積で良好な状態で得ること
ができる。
１の半導体層表面の凹凸が、ＲＭＳ値で２００〜８００
Åであるので、２００Å以上の範囲で、バックチャネル
領域における原子同士の結合が切れた非結合状態を持つ
面積を凹凸により増加させることが十分でき、また、８
００Å以下の範囲で、表面状態として別の膜を更にその
上に積層する場合において悪影響が生じない。そのた
め、完成した半導体素子におけるバックチャネル領域に
おいて非結合手の数を増加させることができる。これに
より、バックチャネル領域の欠陥が増加することで、バ
ックチャネルの閾値を大きくすることにつながる。ＲＭ
Ｓ値が１００〜９００Åであった場合よりもバックチャ
ネル領域の欠陥をより広い面積で良好な状態で得ること
ができる。
【００８１】これにより、オフ電流値の増加を効果的に
抑えて、製品の信頼性の低下すなわちパネルの長時間駆
動によるコントラストの低下をより確実に抑制すること
ができる効果を奏する。
抑えて、製品の信頼性の低下すなわちパネルの長時間駆
動によるコントラストの低下をより確実に抑制すること
ができる効果を奏する。
【００８２】また、上記薄膜トランジスタは、ソース・
ドレイン分離部分における第１の半導体層の前記凹凸が
上記第２の半導体層と上記ソース電極及びドレイン電極
形成用の金属膜とのエッチング選択比をもたせない連続
エッチングにより形成されている構成である。
ドレイン分離部分における第１の半導体層の前記凹凸が
上記第２の半導体層と上記ソース電極及びドレイン電極
形成用の金属膜とのエッチング選択比をもたせない連続
エッチングにより形成されている構成である。
【００８３】これにより、第１の半導体層の表面に上記
のような凹凸を形成する際、上記した連続エッチングを
適用すると、容易に凹凸形状が形成できる。従って、第
１の半導体層表面の凹凸形成のために製造が困難になり
歩留りが悪くなるということもなく、コスト高になるこ
ともない。
のような凹凸を形成する際、上記した連続エッチングを
適用すると、容易に凹凸形状が形成できる。従って、第
１の半導体層表面の凹凸形成のために製造が困難になり
歩留りが悪くなるということもなく、コスト高になるこ
ともない。
【図１】本発明の一実施形態に係る薄膜トランジスタが
設けられた、アクティブマトリクス型液晶表示装置の構
造を模式的に示す断面図である。
設けられた、アクティブマトリクス型液晶表示装置の構
造を模式的に示す断面図である。
【図２】上記アクティブマトリクス型液晶表示装置の１
画素当たりの構成を示す平面図である。
画素当たりの構成を示す平面図である。
【図３】図２のＡ−Ａ矢視断面図である。
【図４】（ａ）ないし（ｄ）は、上記薄膜トランジスタ
の製造工程を示す工程図である。
の製造工程を示す工程図である。
【図５】（ａ）は上記薄膜トランジスタのバックチャネ
ル効果によるオフ電流を説明するための説明図であり、
（ｂ）は上記薄膜トランジスタのバックチャネル領域に
ソース電極およびドレイン電極用の金属膜の結晶粒径を
反映した凹凸を生じるメカニズムを説明するための説明
図である。
ル効果によるオフ電流を説明するための説明図であり、
（ｂ）は上記薄膜トランジスタのバックチャネル領域に
ソース電極およびドレイン電極用の金属膜の結晶粒径を
反映した凹凸を生じるメカニズムを説明するための説明
図である。
【図６】従来の薄膜トランジスタが設けられた、アクテ
ィブマトリクス型液晶表示装置の構造を模式的に示す断
面図である。
ィブマトリクス型液晶表示装置の構造を模式的に示す断
面図である。
【図７】上記アクティブマトリクス型液晶表示装置の１
画素当たりの構成を示す平面図である。
画素当たりの構成を示す平面図である。
【図８】図７のＢ−Ｂ矢視断面図である。
４ 透明絶縁性基板 ５ ゲート電極 １５ ソース電極 １６ ゲート絶縁膜 １７ 非晶質シリコン半導体層（第１の半導体層） １７ａ バックチャネル領域 １８ 非晶質シリコン半導体層（第２の半導体層） １９ ドレイン電極 ２１ ソース・ドレイン分離部分 Ｒｅ ソース・ドレイン分離用フォトレジストパター
ン Ｋ ソース・ドレイン電極用金属膜の結晶粒径
ン Ｋ ソース・ドレイン電極用金属膜の結晶粒径
フロントページの続き Ｆターム(参考） 2H092 HA04 JA24 JA34 KA05 KA18 KB04 MA17 NA01 NA22 NA27 NA29 5F110 AA06 AA16 BB01 CC07 DD02 EE01 EE03 EE04 EE06 EE15 FF03 FF30 GG02 GG13 GG15 GG22 GG24 GG25 GG45 HK03 HK04 HK06 HK07 HK22 HK33 NN02 NN24 NN35 NN72 QQ04 QQ09
Claims (4)
- 【請求項１】透明絶縁性基板上に配置されたゲート電極
と、 上記ゲート電極上に、ゲート絶縁膜を介して配置された
第１の半導体層と、 上記第１の半導体層上に、コンタクト層として機能する
第２の半導体層を介して配置されたソース電極およびド
レイン電極とを備えた薄膜トランジスタであって、 上記ソース電極とドレイン電極との間のソース・ドレイ
ン分離部分における上記第１の半導体層の表面は、凹凸
を有する形状であることを特徴とする薄膜トランジス
タ。 - 【請求項２】上記第１の半導体層の凹凸は、ＲＭＳ値で
１００〜９００Åの範囲内であることを特徴とする請求
項１に記載の薄膜トランジスタ。 - 【請求項３】上記第１の半導体層の凹凸は、ＲＭＳ値で
２００〜８００Åの範囲内であることを特徴とする請求
項１に記載の薄膜トランジスタ。 - 【請求項４】ソース・ドレイン分離部分における第１の
半導体層の前記凹凸は上記第２の半導体層と上記ソース
電極及びドレイン電極形成用の金属膜とのエッチング選
択比をもたせない連続エッチングにより形成されている
ことを特徴とする請求項１に記載の薄膜トランジスタ。
Priority Applications (4)
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|---|---|---|---|
| JP2000395829A JP2001308339A (ja) | 2000-02-18 | 2000-12-26 | 薄膜トランジスタ |
| TW090103073A TW478170B (en) | 2000-02-18 | 2001-02-13 | Thin film transistor |
| US09/784,062 US6437368B2 (en) | 2000-02-18 | 2001-02-16 | Thin film transistor |
| KR10-2001-0007803A KR100403931B1 (ko) | 2000-02-18 | 2001-02-16 | 박막트랜지스터 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-41911 | 2000-02-18 | ||
| JP2000041911 | 2000-02-18 | ||
| JP2000395829A JP2001308339A (ja) | 2000-02-18 | 2000-12-26 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001308339A true JP2001308339A (ja) | 2001-11-02 |
Family
ID=26585702
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
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| TW (1) | TW478170B (ja) |
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| JP2010123925A (ja) * | 2008-10-23 | 2010-06-03 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
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| CN108605402B (zh) | 2015-12-11 | 2020-09-18 | 路创技术有限责任公司 | 具有可见光传感器的负载控制系统 |
| CN105551967B (zh) * | 2016-02-14 | 2019-04-30 | 武汉华星光电技术有限公司 | N型薄膜晶体管的制作方法 |
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| CN106816473B (zh) * | 2017-01-16 | 2020-01-21 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板和显示装置 |
| CN107591359A (zh) * | 2017-08-15 | 2018-01-16 | 深圳市华星光电技术有限公司 | 阵列基板及其制作方法、提高膜层间的粘附性的方法 |
| US12112930B2 (en) * | 2018-08-31 | 2024-10-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for improving deposition process |
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| JP3184853B2 (ja) * | 1993-06-24 | 2001-07-09 | 株式会社日立製作所 | 液晶表示装置 |
| DE69525558T2 (de) | 1994-04-22 | 2002-08-22 | Nec Corp., Tokio/Tokyo | Methode zur Herstellung eines Dünnfilm-Transistors mit invertierter Struktur |
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-
2000
- 2000-12-26 JP JP2000395829A patent/JP2001308339A/ja active Pending
-
2001
- 2001-02-13 TW TW090103073A patent/TW478170B/zh not_active IP Right Cessation
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