JP2001308181A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 下部コンタクトプラグと上部コンタクトプラ
グとをダイレクトに接続する場合に、ボイドや導電層と
のショートを発生せず、安定したスルーホール形成を可
能とする。 【解決手段】 シリコン酸化膜１とシリコン窒化膜２と
シリコン酸化膜３を順次積層し、スルーホールを形成
し、導電材料を埋め込んで下部コンタクトプラグ６を形
成し、シリコン酸化膜３を除去する。次に、全面にシリ
コン窒化膜７を成膜し、シリコン窒化膜７をエッチバッ
クして下部コンタクトプラグ６の周囲にサイドウォール
８を形成する。次に、サイドウォール８の上部を平坦化
し、全面にシリコン酸化膜１２を成膜し、シリコン酸化
膜１２にスルーホールを形成し、導電材料を埋め込ん
で、下部コンタクトプラグ６と接続するように上部コン
タクトプラブ１５を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、上層と下層のプラ
グ同士を接続した半導体装置とその製造方法に関する。

【０００２】

【従来の技術】半導体記憶装置の中で、記憶情報を任意
に入出力できるものとして、１個のメモリセルが１個の
トランジスタと１個のキャパシタからなるＤＲＡＭがあ
る。近年、ＤＲＡＭの高集積化にともない、セルサイズ
が縮小し、キャパシタの面積は小さくなる傾向にある。
そこで、十分な容量を確保するため、容量部面積の大き
い、３次元構造のスタックトキャパシタが使用されてき
ている。スタックトキャパシタにはフィン型、シリンダ
型等があるが、特にシリンダ型のキャパシタが６４Ｍビ
ット以上に高集積されるメモリセルに適合した構造とし
て採用されている。このシリンダ型のキャパシタは、縦
に長い円筒構造であり、縦の長さを増すことによって容
量を増やしているために、メモリセル領域の厚さは、厚
くならざるをえない。

【０００３】メモリセル領域が厚くなると、ＤＲＡＭの
周辺回路部においても、シリコン基板上に形成された下
層配線層または拡散層と、その上部に形成されている上
部配線層との間の距離が長くなり、下層配線層または拡
散層と上層配線層との間の層間絶縁膜も厚くなる。層間
絶縁膜は、複数の絶縁膜層からなる。

【０００４】この下層配線層または拡散層と上部配線層
とを接続しなければならない場合があり、このときは、
下層配線層または拡散層と上部配線層との間の層間絶縁
膜にスルーホールを形成し、上下に存在する上層配線層
と下層配線層とをコンタクトプラグを介して接続しなけ
ればならない。

【０００５】しかし、層間絶縁膜が厚く、層間絶縁膜の
中間にある中間配線層上にも同時にスルーホールを形成
するような場合には、上層配線層から下層配線層まで一
気にスルーホールを形成しようとすると、上層配線層か
ら下層配線層までの距離が長いためエッチング時間が長
くなり、中間配線層にオーバーエッチングを生じ、ダメ
ージを与えてしまう。したがって、上層配線層から下層
配線層まで一気にスルーホールを形成して上層配線層と
下層配線層とをコンタクトプラグで接続することはでき
ない。このため、従来は、コンタクトプラグを下部コン
タクトプラグと上部コンタクトプラグに分けて形成し、
下部コンタクトプラグと上部コンタクトプラグとを中間
配線層を介して接続することにより、下層配線層と上層
配線層とを接続していた。

【０００６】図６は、下部コンタクトプラグと上部コン
タクトプラグとを中間配線層を介して接続したときの状
態を示す図である。図６（ａ）は、上層配線層と中間配
線層と下層配線層との接続状態を横から見たときの断面
図であり、図６（ｂ）は、図６（ａ）Ｂ−Ｂ線に沿った
平面図である。上部の層間絶縁膜７６中には上部コンタ
クトプラグ７４と中間配線層７３が形成されており、下
部の層間絶縁膜７７中には下部コンタクトプラグ７５が
形成されており、上層配線層７１と下層配線層７２は、
間に中間配線層７３を介して上部コンタクトプラグ７４
と下部コンタクトプラグ７５により接続されている。

【０００７】しかし、この中間配線層を介して接続する
方法は、中間配線を配置するスペースと、さらに隣接配
線との間のスペースを確保する必要があることにより、
面積の増大につながり、高集積化の面から妥当ではな
い。また、中間配線層を経由することによって配線距離
が長くなり、配線抵抗が増加するため、信号の遅延につ
ながり、高速化の面からも妥当ではない。

【０００８】今後、高集積化、高速化を実現するために
は、層間絶縁膜が厚い場合においても中間配線層を経由
せずに、上層配線層と下層配線層とを接続することが必
要になる。

【０００９】

【発明が解決しようとする課題】しかしながら、上層配
線層と下層配線層とを中間配線層を経由せずに接続する
ためには、下部コンタクトプラグと上部コンタクトプラ
グとをダイレクトに接続しなければならず、そのために
は、上部の層間絶縁膜中にスルーホールを形成し、スル
ーホール中に上部コンタクトプラグを形成して、下部コ
ンタクトプラグ上に上部コンタクトプラグを正確に位置
するように配置しなければならない。

【００１０】しかし、近年の集積回路における高集積化
の要請により下部コンタクトプラグが細くなり、位置合
わせマージンが減少していることもあって、上部の層間
絶縁膜中に上部コンタクトプラグのためのスルーホール
を形成する際に、下部コンタクトプラグに対して位置合
わせずれを発生させ、下部コンタクトプラグの周囲に隙
間を生じさせる。

【００１１】図７は、上部の層間絶縁膜にスルーホール
を形成した時の状態を示す図である。図７において、下
部の層間絶縁膜８３中に下部コンタクトプラグ８１，８
２を形成し、次に、下部の層間絶縁膜８３上に中間配線
層８５を形成し、続いて、全面に上部の層間絶縁膜８４
を形成する。次に、上部の層間絶縁膜８４をエッチング
して、下部コンタクトプラグ８１上にスルーホール８６
を形成し、下部コンタクトプラグ８２上にスルーホール
８７を形成し、中間配線層８５上にスルーホール８８を
形成する。

【００１２】図７に示すように、上部コンタクトプラグ
を形成するためのスルーホール８６が下部コンタクトプ
ラグ８１に対してずれた場合や、スルーホール８７の径
が下部コンタクト８２の径より大きい場合には、下部コ
ンタクトプラグ８１，８２と下部の層間絶縁膜８４とで
はエッチングレートが異なるため、スルーホール８６，
８７のエッチング時に下部の層間絶縁膜８３をエッチン
グすることになり、下部コンタクトプラグ８１，８２の
周辺部に隙間ができてしまう（図７の○の部分）。

【００１３】特に、中間配線層８５上へのスルーホール
８８と下部コンタクトプラグ８１，８２上へのスルーホ
ール８６，８７を同一エッチング工程で行う場合には、
安定したコンタクトをとるために中間配線層（Ａｌ等）
８５の表面をオーバーエッチングしなければならない
が、中間配線層（Ａｌ等）８５と、層間絶縁膜（酸化
膜）８３，８４と、では、エッチングレートが極端に異
なるため、下部コンタクトプラグ８１，８２の周辺に不
所望のエッチングを生じてしまう。

【００１４】エッチング時に下部コンタクトプラグ周辺
に隙間が形成されると、上部コンタクトプラグの形成工
程において、金属膜成膜時にカバレッジが悪くなり、図
８（ａ）の○の部分に示すように、ボイド９０が発生す
る。ボイド９０が発生すると、この部分にエッチング残
留物やレジストアッシングの時の炭化物が混入して腐食
の原因になったり、また、コンタクトプラグ同士の剥が
れを生じさせ、コンタクトの信頼性の低下を招く。ま
た、オーバーエッチングによる掘れ量が大きくなると、
下部の層間絶縁膜９１の中間に導電層（例えば、配線や
容量部）９２が形成されている場合には、図８（ｂ）の
○の部分に示すように、導電層９２とのショートを引き
起こし、不良となる。

【００１５】また、下部コンタクトプラグ８１，８２の
周辺に隙間が生じないようにエッチング量を少なくする
と、今度は中間配線層８５上に形成される層間絶縁膜８
４のエッチングが足りなくなり、層間絶縁膜８４の一部
が残り、中間配線層８５とプラグ、またはプラグとプラ
グとの接触抵抗が大きくなり、オープン不良となる。

【００１６】また、上述した隙間の発生を防ぐ方法とし
て、下部コンタクトプラグを形成した後に、下部コンタ
クトプラグ領域を除いて、ＤＲＡＭの下部の層間絶縁膜
全面にスルーホールエッチング時のストッパー層を形成
する方法がある。通常、半導体装置では、製造処理の工
程中に、結晶構造中に原子間の結合が不完全な状態であ
るダングリングボンドのような欠陥が多数発生してお
り、このダングリングボンドは、半導体装置の特性を劣
化させる。したがって、半導体装置は、特性を安定させ
るために、水素を含む混合ガス雰囲気中で熱処理（水素
アニール）を行い、水素の還元作用によってダングリン
グボンドを消失させる必要がある。水素アニールは、一
般には４５０℃近辺で約３０分の時間で行われている。
しかし、メモリセル領域にエッチングストッパー層が形
成されると、水素アニールを行っても、水素がエッチン
グストッパー層に遮られてメモリセル領域のトランジス
タに水素が拡散せず、トランジスタのリーク電流が大き
くなるという現象が起きて、例えば、ＤＲＡＭでは、電
荷を保持できなくなって、絶えずリフレッシュしなけれ
ばならなくなるという問題を生じる。

【００１７】本発明の目的は、下部コンタクトプラグと
上部コンタクトプラグとをダイレクトに接続する場合
に、ボイドや導電層とのショートを発生せず、安定した
コンタクトプラグ形成を可能とする半導体装置とその製
造方法を提供することにある。

【００１８】

【課題を解決するための手段】本発明の半導体の製造方
法は、第１の絶縁膜にスルーホールを形成し、導電性材
料を埋め込んで第１のコンタクトプラグを形成し、第１
のコンタクトプラグの周囲にエッチングストッパー膜を
形成し、前記第１の絶縁膜の上部に形成された第２の絶
縁膜にスルーホールを形成し、導電性材料を埋め込んで
前記第１のコンタクトプラグと接続するように第２のコ
ンタクトプラブを形成することを特徴とする。

【００１９】また、本発明は、上部コンタクトプラグと
下部コンタクトプラグを接続する半導体装置において、
下部コンタクトプラグの上部側面の外周にエッチングス
トッパー層を設けたことを特徴とする。

【００２０】また、本発明は、１個のトランジスタと１
個のキャパシタからなるメモリセルを複数個備えたメモ
リセル部と、メモリセルを駆動するためのトランジスタ
を備える周辺回路部からなる半導体記憶装置において、
前記周辺回路部の領域内の水素アニールを行わなくても
よい領域にのみエッチングストッパー層を設けたことを
特徴とする

【００２１】

【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。

【００２２】図１および図２は、本発明の半導体装置の
製造方法の第１の実施の形態について説明する主要な製
造工程の断面図である。

【００２３】まず、図１（ａ）に示すように、図示しな
い下層配線層（または拡散層）が形成されたシリコン基
板上に、ＣＶＤ法を用いてシリコン酸化膜（ＳｉＯ₂ ）
１、シリコン窒化膜（Ｓｉ₃ Ｎ₄ ）２、シリコン酸化膜
（ＳｉＯ₂ ）３を順次積層し、シリコン酸化膜１上に第
１のエッチングストッパー層となるシリコン窒化膜２を
形成する。シリコン窒化膜２の膜厚を約０．０２〜０．
０３μｍとし、シリコン酸化膜１とシリコン窒化膜２と
シリコン酸化膜３のトータルの厚さを約２μｍとした。

【００２４】次に、図１（ｂ）では、フォトレジストを
形成してパターニングし、さらにパターニングされたフ
ォトレジストを用いてシリコン酸化膜３、シリコン窒化
膜２、シリコン酸化膜１の順にエッチングして、図示し
ない下層配線層（または拡散層）の上に、開口口径が約
０．２５μｍのスルーホールを開口する。

【００２５】次に、フォトレジストを除去し、開口され
たスルーホールの内面を含み、全面に約０．０２〜０．
０４μｍの厚さのシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）をＣＶ
Ｄ法で成膜し、シリコン窒化膜をエッチバックしてスル
ーホール底面のシリコン窒化膜を除去し、サイドウォー
ル４を形成する。このサイドウォール４は、シリコン酸
化膜１中のスルーホール近くに形成されている配線層と
の絶縁性を確保するためのものである。続いて、開口さ
れたスルーホールの内面を含み、全面に約０．０５μｍ
〜０．１μｍの厚さのバリア膜５をＣＶＤ法またはスパ
ッタ法で成膜する。このバリア膜５には、この実施の形
態では、下層配線層（または拡散層）との密着性、低抵
抗性、成膜性等からＴｉＮを用いた。

【００２６】続いて、スルーホールにタングステン
（Ｗ）をＣＶＤ法で埋め込む。例えば、ＷＦ₆ ガスを原
料に用いて、シランガス（ＳｉＨ₄ ）やＨ₂ で温度約４
００℃で還元反応させる（ＷＦ₆ ＋ＳｉＨ₄ →Ｗ＋Ｓｉ
Ｆ₄ ＋４ＨＦ）。これによって、Ｗ膜がスルーホールの
穴を埋めるように堆積されると同時に、バリア層５上の
全面に成膜される。次に、ＣＭＰ法によりシリコン酸化
膜３上のバリア層５とＷ膜を除去し、表面を平坦化処理
する。

【００２７】このようにして、スルーホール内に下部コ
ンタクトプラグ６を形成し、図示しない下層配線層（ま
たは拡散層）とコンタクトをとる。

【００２８】次に、図１（ｃ）に示すように、シリコン
窒化膜２をエッチングストッパー層としてウェットエッ
チングによりシリコン酸化膜３を除去する。続いて、図
１（ｄ）に示すように、下部コンタクトプラグ６を含む
シリコン窒化膜２の全面に第２のエッチングストッパー
層となる膜厚が約０．０５μｍのシリコン窒化膜（Ｓｉ
₃ Ｎ₄ ）７をＣＶＤ法で成膜する。このシリコン窒化膜
７は、後に第２の層間絶縁膜中にスルーホールをエッチ
ングするときにストッパーの役目をする。

【００２９】次に、図１（ｅ）に示すように、シリコン
窒化膜７を異方性のエッチバックを行って下部コンタク
トプラグ６の周囲にサイドウォール８を形成する。続い
て、図２（ｆ）に示すように、全面にシリコン酸化膜
（ＳｉＯ₂ ）９を成膜させ、ＣＭＰ法を用いてサイドウ
ォール８の上部を平坦化処理してエッチングストッパー
層１０を形成する。エッチングストッパー層１０の幅
は、スルーホールの開口口径０．２５μｍに対して左右
それぞれ０．０５μｍとした。

【００３０】次に、図２（ｇ）に示すように、シリコン
酸化膜９の上面に窒化チタン（ＴｉＮ）、アルミニウム
（Ａｌ）またはタングステン（Ｗ）により中間配線層１
１を形成する。

【００３１】次に、図２（ｈ）に示すように、全面に第
２の層間絶縁膜となるシリコン酸化膜（ＳｉＯ₂ ）１２
を成膜させ、フォトレジストを形成してパターニング
し、さらにパターニングされたフォトレジストを用いて
シリコン酸化膜１２をエッチングして下部コンタクトプ
ラグ６および中間配線層１１の上部に開口口径が約０．
２５μｍのスルーホールを開口する。

【００３２】次に、図２（ｉ）に示すように、フォトレ
ジストを除去し、開口されたスルーホールの内面を含
み、全面に約０．０２〜０．０４μｍの厚さのシリコン
窒化膜（Ｓｉ₃ Ｎ₄ ）をＣＶＤ法で成膜し、シリコン窒
化膜をエッチバックしてスルーホール底面のシリコン窒
化膜を除去し、サイドウォール１３を形成する。このサ
イドウォール１３は、シリコン酸化膜１中のスルーホー
ル近くに形成されている配線層との絶縁性を確保するた
めのものである。続いて、開口されたスルーホールの内
面を含み、全面に約０．０５μｍ〜０．１μｍの厚さの
窒化チタン膜（ＴｉＮ）をＣＶＤ法またはスパッタ法で
成膜し、バリア膜（ＴｉＮ）１４を形成する。バリア膜
１４は、プラグ材料の拡散を阻止することができればよ
く、ＴｉＮに限定されない。

【００３３】続いて、スルーホールにタングステン
（Ｗ）をＣＶＤ法で埋め込む。これによって、Ｗ膜がス
ルーホールの穴を埋めるように堆積されると同時に、バ
リア層１４上の全面に成膜される。次に、ＣＭＰ法によ
りシリコン酸化膜１２上のバリア層１４とＷ膜を除去
し、表面を平坦化処理する。

【００３４】このようにして、スルーホール内に上部コ
ンタクトプラグ１５を形成して下部コンタクトプラグ６
とコンタクトをとり、さらに、上部コンタクトプラグ１
５の上に上層配線層を形成して、上層配線層と下層配線
層（または拡散層）とを接続する。

【００３５】なお、上述した実施の形態において、シリ
コン基板上にシリコン酸化膜１、シリコン窒化膜２、シ
リコン酸化膜３を順次積層した例を示したが、シリコン
酸化膜単層で形成してもよい。その場合には、エッチン
グ時間を制御することにより所望の膜厚のシリコン酸化
膜を除去することによって同じ形状を形成することがで
きる。

【００３６】この第１の実施の形態は、エッチングスト
ッパー層１０を形成する際に、下部コンタクトプラグ６
に対してアライメントずれを生じないという利点があ
る。すなわち、下部コンタクトプラグ６の周囲に形成さ
れたサイドウォール８を利用してエッチングストッパー
層１０を形成しているため、エッチングストッパー層１
０の中心と下部コンタクトプラグ６の中心とが必ず一致
するという利点がある。ストッパーが所定の領域に形成
されるため、下部コンタクトホール６上に上部コンタク
トホールのためのスルーホールを形成する際にアライメ
ントズレに対する余裕ができる。

【００３７】次に、本発明の半導体装置の製造方法の第
２の実施の形態について説明する。図３は、本発明の第
２の実施の形態について説明する主要な製造工程の断面
図である。

【００３８】まず、図３（ａ）に示すように、図示しな
い下層配線層（または拡散層）が形成されたシリコン基
板上に、ＣＶＤ法を用いて第１の層間絶縁膜となる膜厚
が約２μｍのシリコン酸化膜（ＳｉＯ₂ ）２０を成膜
し、シリコン酸化膜２０上にフォトレジスト２１を形成
してパターニングし、パターニングされたフォトレジス
ト２１を用いてエッチングして深さが約０．０５〜０．
０６μｍ、開口口径が約０．３５μｍの溝２２を形成す
る。

【００３９】次に、図３（ｂ）に示すように、フォトレ
ジスト２１を除去した後に、シリコン酸化膜２０上の全
面に、エッチングストッパー層となるシリコン窒化膜
（Ｓｉ ₃ Ｎ₄ ）２３をＣＶＤ法を用いて約０．０５〜
０．０６μｍの膜厚で成膜して、エッチングにより形成
した溝２２をＳｉ₃ Ｎ₄ で埋め込む。

【００４０】次に、図３（ｃ）に示すように、シリコン
窒化膜２３の上面をＣＭＰ法を用いて平坦化処理し、エ
ッチングストッパー層２４を形成する。続いて、図３
（ｄ）に示すように、フォトレジストを形成してパター
ニングし、パターニングされたフォトレジスト２５を用
いてエッチングストッパー層２４およびシリコン酸化膜
２０をエッチングして、図示しない下層配線層（または
拡散層）の上に、開口口径が約０．２５μｍのスルーホ
ールを形成する。

【００４１】次に、図３（ｅ）に示すように、フォトレ
ジストを除去し、開口されたスルーホールの内面を含
み、全面に約０．０２〜０．０４μｍの厚さのシリコン
窒化膜（Ｓｉ₃ Ｎ₄ ）をＣＶＤ法で成膜し、シリコン窒
化膜をエッチバックしてスルーホール底面のシリコン窒
化膜を除去し、サイドウォール２６を形成する。このサ
イドウォール２６は、シリコン酸化膜２０中のスルーホ
ール近く形成されている配線層との絶縁性を確保するた
めのものである。続いて、開口されたスルーホールの内
面を含み、全面に約０．０５μｍ〜０．１μｍの厚さの
バリア膜（ＴｉＮ）２７をＣＶＤ法またはスパッタ法で
成膜する。

【００４２】続いて、スルーホールにタングステン
（Ｗ）をＣＶＤ法で埋め込む。これによって、Ｗ膜がス
ルーホールの穴を埋めるように堆積されると同時に、バ
リア層２７上の全面に成膜される。次に、ＣＭＰ法によ
りシリコン酸化膜２０上のＷ膜とバリア層２７を除去
し、表面を平坦化処理する。

【００４３】このようにして、スルーホール内に下部コ
ンタクトプラグ２８を形成し、図示しない下層配線層
（または拡散層）とコンタクトをとる。

【００４４】この後の製造工程は、第１の実施の形態に
おける図２（ｇ）以降の製造工程と同様である。

【００４５】第１の実施の形態の製造方法は、シリコン
酸化膜３を除去するためのシリコン窒化膜２を形成する
工程や、シリコン窒化膜７をエッチバックする工程等、
種々の工程を用いるが、この第２の実施の形態による製
造方法では、フォトレジスト工程を２度用いるだけであ
り、工程が単純化されている。

【００４６】なお、図３（ｂ）の工程の後、エッチバッ
クして溝２２の側壁にサイドウォールを形成し、さらに
サイドウォールをマスクにしてスルーホールを形成し、
サイドウォール２６、バリア膜２７を形成し、タングス
テン（Ｗ）を埋め込み、ＣＭＰ法を用いて表面を削るこ
とによって図３（ｅ）に示す構造としてもよい。この場
合には、フォトレジストの工程を１つ減らすことができ
る。

【００４７】また、上述した第１および第２の実施の形
態における製造方法は、一例であって、ここで図示およ
び説明したものに限定されるものではない。

【００４８】上述のように、第１および第２の実施の形
態では、下部コンタクトプラグの周囲にエッチングスト
ッパー層を形成するため、上部コンタクトプラグのため
のスルーホールを形成する時に、下部コンタクトプラグ
の周囲に隙間を形成することがなく、上部コンタクトプ
ラグ形成工程において、ボイドが発生することがない。
また、スルーホールを形成する時にオーバーエッチング
が起こらないので、上部コンタクトプラグ形成工程にお
いて、層間絶縁膜の中間に導電層（例えば、配線）が形
成されていても、導電層とのショートを引き起こすこと
もない。

【００４９】また、従来の中間配線層を用いて下部コン
タクトプラグと上部コンタクトプラグを接続する方法と
比較すると、第１および第２の実施の形態では中間配線
層をコンタクトプラグに直近して形成することができ
る。

【００５０】従来の方法では、図４（ａ）に示すよう
に、下部コンタクトプラグと上部コンタクトプラグを接
続する中間配線層３０の周囲に他の中間配線層３１があ
る場合には、中間配線層３０の位置合わせマージンを約
０．０５μｍとし、露光精度を考慮して中間配線層３０
と他の中間配線層３１との間隔を約０．２５μｍとする
と、下部コンタクトプラグ３２の端部から他の中間配線
層３１まで約０．３μｍの間隔が必要である。

【００５１】これに対し、第１および第２の実施の形態
による方法では、図４（ｂ）に示すように、エッチング
ストッパー層３４が絶縁膜であるのでエッチングストッ
パー層３４上に中間配線層３３を形成してもショートす
ることがなく、エッチングストッパー層３４の幅を約
０．０５μｍとした場合、下部コンタクトプラグ３５の
端部から中間配線層３３までの間隔を約０．０１μｍと
することができ、中間配線層３３を下部コンタクトプラ
グ３５に直近して形成することができる。

【００５２】また、第１および第２の実施の形態では、
エッチングストッパー層の上面をＣＭＰ法で平坦化処理
を行っているので、スルーホール面に鋭角の角部がな
く、スルーホールを洗浄する際にエッチング残留物を容
易に除去することができる。そのため、エッチングスト
ッパー層の上面端部にエッチング残留物が残ることがな
い。

【００５３】なお、上述した第１および第２の実施の形
態では、エッチングストッパー層を、絶縁膜であるシリ
コン窒化膜を用いて形成したが、エッチングストッパー
層を、ポリシリコン、Ｗ（タングステン）等の導電膜を
用いて形成してもよい。エッチングストッパー層を導電
膜で形成した場合には、コンタクトプラグの位置が多少
ずれても、接触抵抗が変わらないという効果がある。

【００５４】また、上述した第１および第２の実施の形
態では、下部の層間絶縁膜上の全面にエッチングストッ
パー層を形成せずに、下部コンタクトプラグの周辺部分
にのみエッチングストッパー層を形成しているので、半
導体装置の製造工程のウェハ製造工程最後（配線、電極
形成、カバー膜形成後）に行う水素アニール工程の際
に、水素がエッチングストッパー層で遮られず、水素が
シリコン基板にまで拡散することができるので、水素の
還元作用によってプラズマエッチングやイオン注入によ
り生じたダングリングボンドを消失させることができ、
半導体素子の信頼性を低下させることがない。

【００５５】次に、この発明の第３の実施の形態につい
て図５を用いて説明する。

【００５６】第３の実施の形態は、１個のトランジスタ
と１個のキャパシタからなるメモリセルを複数個備えた
メモリセル部と、メモリセルを駆動するためのトランジ
スタを備える周辺回路部からなり、周辺回路部の領域内
において水素アニールを行わなくてもよい領域にのみス
ルーホールをエッチングする時のエッチングストッパー
層が形成された半導体記憶装置である。

【００５７】図５（ａ）は、半導体記憶装置の一例であ
るＤＲＡＭの一部を示す平面図である。図において、白
抜きの部分は、複数のメモリセルが形成されたメモリセ
ル部４０である。メモリセル部４０の周囲の斜線部分
は、周辺回路部４１にあって、エッチングストッパー層
を形成してもよい領域である。

【００５８】図５（ｂ）は、図５（ａ）のＡ−Ａ線に沿
った拡大模式断面図である。図５（ｂ）では、メモリセ
ル部４０において、ワード線となるゲート電極４７の両
側のシリコン基板４９の表面に拡散層４８と拡散層５０
が形成されてトランジスタが構成されている。また、拡
散層５０上には、下部電極５６を拡散層５０に接続し、
上部電極５７と下部電極５６と間に誘電体膜を挟んでシ
リンダ型のキャパシタが形成されている。また、キャパ
シタおよびトランジスタを覆うようにシリコン基板４９
上に下部層間絶縁膜４５が形成されている。下部層間絶
縁膜４５上には、厚さが０．２μｍの中間配線層４４が
形成されており、中間配線層４４と拡散層４８は、コン
タクトプラグ４６を介して接続されている。そして、下
部層間絶縁膜４５上には、厚さが０．７μｍの上部層間
絶縁膜４３が形成されている。中間配線層４４の上部表
面から上部層間絶縁膜４３の上部表面までの距離は、
０．５μｍとした。

【００５９】また、周辺回路部４１では、シリコン基板
４９の表面に形成された拡散層５１から約２．０μｍ、
上層配線層５５から約０．７μｍの位置に絶縁膜である
シリコン窒化膜（Ｓｉ₃ Ｎ₄ ）を用いてエッチングスト
ッパー層５３が形成されており、拡散層５１と上層配線
層５５とは、このエッチングストッパー層５３の位置で
下部コンタクトプラグ５２と上部コンタクトプラグ５４
を介してダイレクトに接続されている。さらに、上部層
間絶縁膜４３の上部には、１．０μｍのカバー膜が形成
されている。

【００６０】メモリセル部４０にエッチングストッパー
層が形成されると、水素アニール工程において、水素が
エッチングストッパー層に遮られてメモリセル部４０の
トランジスタに水素が拡散せず、トランジスタのリーク
電流が大きくなるという現象が起きて、ＤＲＡＭでは、
電荷を保持できなくなって、絶えずリフレッシュしなけ
ればならなくなる。そのため、本発明では、デバイスの
信頼性を低下させないように、最低限メモリセル部の領
域だけはエッチングストッパー層を形成しないようにし
ている。

【００６１】周辺回路部４１の下部基板には、アドレス
デコーダ用のトランジスタやメモリセル部に電圧を供給
するための電源配線等が形成されており、周辺回路部４
１には、アドレスデコーダ用のトランジスタのように水
素アニールを行わないとトランジスタの特性を劣化させ
る領域や、電源配線等のように水素アニールを行わなく
ても特性の劣化等の問題が生じない領域がある。この実
施の形態では、周辺回路部４１の領域の内で、水素アニ
ールを行わなくても特性の劣化等の問題を生じない領域
にのみ、スルーホールをエッチングする時のエッチング
ストッパー層を形成している。

【００６２】なお、上述した実施の形態では、半導体記
憶装置の一例であるＤＲＡＭに基づいて説明したが、こ
の発明は、ＤＲＡＭ部およびロジック部を１チップ上に
混載した半導体集積回路装置についても適用できるもの
である。

【００６３】また、上述した実施の形態では、下部の層
間絶縁膜と上部の層間絶縁膜からなる層間絶縁膜が１層
の場合について説明したが、本発明は、層間絶縁膜が１
層の場合にかぎるものではなく、複数層の場合にも適用
できることは言うまでもない。

【００６４】

【発明の効果】以上説明したように、本発明は、下部コ
ンタクトプラグの周囲にエッチングストッパー層を設け
たため、上部コンタクトプラグのためのスルーホールを
形成する際に、下部コンタクトプラグとの位置合わせズ
レによる下部の層間絶縁膜への隙間を生じさせない。

【００６５】また、隙間が生じないため、その後のスル
ーホールに導電材料を埋め込む時などのカバレッジがよ
く、ボイドが発生せず、コンタクトの信頼性を向上させ
る。

【００６６】また、エッチングストッパー層を設けたこ
とによりオーバーエッチングに対する余裕ができるた
め、配線パッド上にある程度オーバーエッチングをかけ
ることができ、製造マージン（コンタクト安定化）を広
げることができる。

【００６７】また、本発明は、エッチングストッパー層
を少なくともメモリセル上にはエッチングストッパー層
を設けないため、水素アニールの際に水素が下部基板の
トランジスタ部まで拡散することができ、製造の際に結
晶構造中に発生したダングリングボンドに水素が結合す
ることによって、ダングリングボンドを消失させること
ができるので、半導体記憶装置の信頼性を低下させるこ
とがない。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態について説明する主
要な製造工程の断面図である。

【図２】本発明の第１の実施の形態について説明する主
要な製造工程の断面図である。

【図３】本発明の第２の実施の形態について説明する主
要な製造工程の断面図である。

【図４】コンタクトプラグに接近して配線を形成できる
ことを説明する図である。

【図５】本発明の第３の実施の形態であるＤＲＡＭの一
部平面図と模式断面図である。

【図６】下部コンタクトプラグと上部コンタクトプラグ
とを中間配線層を介して接続する従来例を説明する図で
ある。

【図７】上部の層間絶縁膜にスルーホールを形成した時
の状態を示す図である。

【図８】ボイドの発生と、導電層とのショートを説明す
る図である。

【符号の説明】

１，３，９，１２，２０ シリコン酸化膜（ＳｉＯ₂ ） ２，７，２３ シリコン窒化膜（Ｓｉ₃ Ｎ₄ ） ４，１３，２６ サイドウォール（Ｓｉ₃ Ｎ₄ ） ５，１４，２７ バリア膜（ＴｉＮ） ６，２８，３２，３５，５２，７５，８１，８２ 下部
コンタクトプラグ ８ サイドウォール １０，２４，３４，５３ エッチングストッパー層 １１，３０，３１，３３，４４，７３，８５ 中間配線
層 １５，５４，７４ 上部コンタクトプラグ ２１，２５ フォトレジスト ２２ 溝 ４０ メモリセル部 ４１ 周辺回路部 ４２ カバー膜 ４３ 上部層間絶縁膜 ４５ 下部層間絶縁膜 ４６ コンタクトプラグ ４７ ゲート電極 ４９ シリコン基板 ４８，５０，５１ 拡散層 ５５，７１ 上層配線層 ５６ 下部電極 ５７ 上部電極 ７２ 下層配線層 ７６，７７，８３，８４，９１ 層間絶縁膜 ８６，８７，８８ スルーホール ９０ ボイド ９２ 導電層

フロントページの続き Ｆターム(参考） 5F033 JJ19 JJ33 KK01 KK08 KK19 KK33 MM05 MM13 NN06 NN07 NN11 NN40 PP03 PP04 PP09 QQ09 QQ10 QQ16 QQ19 QQ25 QQ31 QQ37 QQ48 RR04 RR06 SS11 TT02 TT06 TT07 VV16 XX15 5F083 AD24 GA27 JA36 JA39 JA40 MA02 MA06 MA16 PR18 PR40

Claims (11)

【特許請求の範囲】
1. 【請求項１】第１の絶縁膜にスルーホールを形成し、導
   電性材料を埋め込んで第１のコンタクトプラグを形成
   し、第１のコンタクトプラグの周囲にエッチングストッ
   パー膜を形成し、前記第１の絶縁膜の上部に形成された
   第２の絶縁膜にスルーホールを形成し、導電性材料を埋
   め込んで前記第１のコンタクトプラグと接続するように
   第２のコンタクトプラブを形成することを特徴とする半
   導体装置の製造方法。
2. 【請求項２】第１の絶縁膜を成膜し、 前記第１の絶縁膜にスルーホールを形成し、 前記スルーホールに導電性材料を埋め込んで第１のコン
   タクトプラグを形成し、 前記第１の絶縁膜の上部を除去し、 全面にエッチングストッパー膜を成膜し、 前記エッチングストッパー膜をエッチバックして第１の
   コンタクトプラグの周囲にサイドウォールを形成し、 前記サイドウォールの上部を平坦化し、 第２の絶縁膜を成膜し、 前記第２の絶縁膜にスルーホールを形成し、 前記スルーホールに導電性材料を埋め込んで前記第１の
   コンタクトプラグと接続するように第２のコンタクトプ
   ラグを形成することを特徴とする半導体装置の製造方
   法。
3. 【請求項３】第１の絶縁膜と第１のエッチングストッパ
   ー膜と第２の絶縁膜を順次積層し、 前記第１の絶縁膜と第１のエッチングストッパー膜と第
   ２の絶縁膜との積層膜にスルーホールを形成し、 前記スルーホールに導電性材料を埋め込んで第１のコン
   タクトプラグを形成し、 前記第１のエッチングストッパー膜上の第２の絶縁膜を
   除去し、 全面に第２のエッチングストッパー膜を成膜し、 前記第２のエッチングストッパー膜をエッチバックして
   第１のコンタクトプラグの周囲にサイドウォールを形成
   し、 前記サイドウォールの上部を平坦化し、 第３の絶縁膜を成膜し、 前記第３の絶縁膜にスルーホールを形成し、 前記スルーホールに導電性材料をを埋め込んで前記第１
   のコンタクトプラグと接続するように第２のコンタクト
   プラグを形成することを特徴と半導体装置の製造方法。
4. 【請求項４】第１の絶縁膜上に溝を形成し、 前記溝にエッチングストッパー膜を埋め込んで上面を平
   坦化し、 前記エッチングストッパー膜と前記第１の絶縁膜にスル
   ーホールを形成し、 前記スルーホールに導電性材料を埋め込んで第１のコン
   タクトプラグを形成し、 第２の絶縁膜を成膜し、 前記第２の絶縁膜にスルーホールを形成し、 前記スルーホールに導電性材料を埋め込んで前記第１の
   コンタクトプラグと接続するように第２のコンタクトプ
   ラグを形成することを特徴とする半導体装置の製造方
   法。
5. 【請求項５】上部コンタクトプラグと下部コンタクトプ
   ラグを接続する半導体装置において、 下部コンタクトプラグの上部側面の外周にエッチングス
   トッパー層を設けたことを特徴とする半導体装置。
6. 【請求項６】前記エッチングストッパー層が、絶縁膜で
   あることを特徴とする請求項５に記載の半導体装置。
7. 【請求項７】前記エッチングストッパー層が、窒化膜で
   あることを特徴とする請求項５に記載の半導体装置。
8. 【請求項８】前記エッチングストッパー層が、導電膜で
   あることを特徴とする請求項５に記載の半導体装置。
9. 【請求項９】前記エッチングストッパー層が、ポリシリ
   コンまたはタングステンであることを特徴とする請求項
   ５に記載の半導体装置。
10. 【請求項１０】１個のトランジスタと１個のキャパシタ
    からなるメモリセルを複数個備えたメモリセル部と、メ
    モリセルを駆動するためのトランジスタを備える周辺回
    路部からなる半導体記憶装置において、 前記周辺回路部の領域内の水素アニールを行わなくても
    よい領域にのみエッチングストッパー層を設けたことを
    特徴とする半導体記憶装置。
11. 【請求項１１】前記エッチングストッパー層が、絶縁膜
    であることを特徴とする請求項１０に記載の半導体記憶
    装置。