JP2001308099A - Semiconductor device - Google Patents
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 耐湿性を維持し、金属配線層間の断線やショ
−ト等を回避でき、また製造加工程等の影響の受けずら
い、高信頼性と高歩留りの半導体装置を提供する。
【構成】 フィ−ルド酸化膜２が形成された半導体基板
１の一主面上に層間絶縁膜をなすＢＰＳＧ膜３と、アル
ミ配線層５ａとを具備し、前記ＢＰＳＧ膜３からなる絶
縁膜には開孔部４が設けられ、その表面および側面が、
前記アルミ配線層５で覆われ、さらに前記アルミ配線層
５の直上に配設されたシリコン窒化膜６からなるパッシ
ベ−ション膜で覆われるスクライブ・ライン構造を有す
る。スクライブ・ライン上でチップ側の層間絶縁膜は、
金属配線層およびシリコン窒化膜により外気に直接接し
ない。さらに、スクライブ・ライン上の層間絶縁膜の表
面および側面が金属配線層で覆われ、金属配線層のエッ
チング時にも、スクライブ・ライン溝上の前記層間絶縁
膜の端に金属配線層のサイドウオ−ルが形成されない。
(57) [Summary] [Purpose] High reliability and high yield semiconductor device that maintains moisture resistance, avoids disconnection and short-circuiting between metal wiring layers, is not easily affected by manufacturing processes, and the like. I will provide a. The BPSG film includes an BPSG film serving as an interlayer insulating film on one main surface of a semiconductor substrate on which a field oxide film is formed, and an aluminum wiring layer. Is provided with an opening 4 whose surface and side surfaces are
It has a scribe line structure covered with the aluminum wiring layer 5 and further covered with a passivation film made of a silicon nitride film 6 disposed immediately above the aluminum wiring layer 5. The interlayer insulating film on the chip side on the scribe line is
It does not come into direct contact with the outside air due to the metal wiring layer and the silicon nitride film. Further, the surface and side surfaces of the interlayer insulating film on the scribe line are covered with a metal wiring layer, and even when the metal wiring layer is etched, a sidewall of the metal wiring layer is formed at an end of the interlayer insulating film on the scribe line groove. Not formed.
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置に係り、より
詳しくは半導体基板の一主面上に複数の層間絶縁膜と金
属配線層とを具備する半導体装置のスクライブ・ライン
の構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a scribe line structure of a semiconductor device having a plurality of interlayer insulating films and a metal wiring layer on one main surface of a semiconductor substrate.
【０００２】[0002]
【従来の技術】近年、半導体集積回路装置においては、
素子の高集積、高性能化に伴い、表面段差の低減のため
に、半導体基板上に層間絶縁膜として、高濃度リンガラ
ス（ＰＳＧ）膜やボロン・リンガラス（ＢＰＳＧ）膜が
採用されいる。2. Description of the Related Art In recent years, in a semiconductor integrated circuit device,
With the high integration and high performance of elements, a high-concentration phosphorus glass (PSG) film or a boron-phosphorus glass (BPSG) film has been adopted as an interlayer insulating film on a semiconductor substrate in order to reduce a surface step.
【０００３】この種の半導体装置においては、スクライ
ブ・ラインで前記高濃度ＰＳＧ膜もしくはＢＰＳＧ膜が
露出する。既知のように高濃度ＰＳＧ膜もしくはＢＰＳ
Ｇ膜には吸湿性があり、水分を吸うとリン酸が生成さ
れ、これがアルミ配線を侵食し、断線の問題が発生して
いた。In this type of semiconductor device, the high concentration PSG film or BPSG film is exposed at a scribe line. High concentration PSG film or BPS as known
The G film has a hygroscopic property, and upon absorbing moisture, phosphoric acid is generated, which erodes the aluminum wiring, causing a problem of disconnection.
【０００４】この問題に対し、シリコン窒化膜の耐湿性
を利用して、前記高濃度ＰＳＧ膜もしくはＢＰＳＧ膜の
少なくとも表面および側面がシリコン窒化膜で覆われる
ようにしてなるスクライブ・ラインの構造を有する半導
体装置が開示されている。To solve this problem, a scribe line structure is provided in which at least the surface and side surfaces of the high-concentration PSG film or BPSG film are covered with a silicon nitride film by utilizing the moisture resistance of the silicon nitride film. A semiconductor device is disclosed.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、従来の
半導体装置においては、スクライブ・ラインの構造に起
因した以下の問題点がある。However, the conventional semiconductor device has the following problems due to the structure of the scribe line.
【０００６】アルミ多層配線において、各層のアルミ配
線層のエッチング時に、スクライブ・ライン溝内の下層
層間絶縁膜の端にアルミ配線層のサイドウオ−ルとシリ
コン基板のエグレが形成される。ここで、このアルミ配
線層のサイドウオ−ルはシリコン基板との接触部が少な
く、また密着性が悪いため、この工程もしくは後工程に
おいて剥離されてしまい、チップ内に飛散し、アルミ配
線層間の断線やショ−ト等を引き起こす。[0006] In the aluminum multilayer wiring, when etching the aluminum wiring layer of each layer, sidewalls of the aluminum wiring layer and an edge of the silicon substrate are formed at the end of the lower interlayer insulating film in the scribe line groove. Here, the side wall of the aluminum wiring layer has few contact portions with the silicon substrate and has poor adhesion, so that it is peeled off in this step or a subsequent step, scatters in the chip, and breaks between the aluminum wiring layers. Or shorts.
【０００７】図８は、この種の半導体装置の製造工程を
示す断面図であり、上層配線層をなすアルミ配線層５ａ
のエッチング時に、スクライブ・ライン上の下層層間絶
縁膜をなすＢＰＳＧ膜３の端にアルミ配線層からなるサ
イドウオ−ル２０とシリコン基板１のエグレ２１が形成
された状態を示す。FIG. 8 is a cross-sectional view showing a manufacturing process of this type of semiconductor device, and shows an aluminum wiring layer 5a forming an upper wiring layer.
This shows a state in which a sidewall 20 made of an aluminum wiring layer and an edge 21 of the silicon substrate 1 are formed at the end of the BPSG film 3 serving as a lower interlayer insulating film on the scribe line at the time of etching.
【０００８】なお、図中、２はフィ−ルド酸化膜であ
る。In FIG. 1, reference numeral 2 denotes a field oxide film.
【０００９】前述のように、このアルミ配線層からなる
サイドウオ−ル２０は、この工程もしくは後工程、例え
ばエッチング後のシリコン残査処理エッチングやレジス
ト膜剥離工程中において同時に剥離されてしまい、チッ
プ内に飛散し、アルミ配線層間の断線やショ−ト等を引
き起こし、半導体装置の信頼性および歩留りの上で問題
となっている。As described above, the sidewall 20 made of this aluminum wiring layer is simultaneously peeled off during this step or a later step, for example, during the silicon residue etching after etching or the resist film peeling step. To cause disconnection or short-circuiting between the aluminum wiring layers, which is a problem in reliability and yield of the semiconductor device.
【００１０】また、スクライブ・ライン領域内にアライ
メントマーク、バーニヤやモニター素子を挿入する場
合、それらの配置された領域の端部において、前述と同
様の問題が、発生している。When an alignment mark, vernier or monitor element is inserted into the scribe line area, the same problem as described above occurs at the end of the area where the alignment mark, vernier or monitor element is arranged.
【００１１】さらに、２層以上のアルミ多配線層を有す
る半導体装置の各アルミ多配線層のエッチングの際に
も、前述と同様の問題が、発生している。Further, the same problem as described above occurs when etching each aluminum multi-wiring layer of a semiconductor device having two or more aluminum multi-wiring layers.
【００１２】そこで、本発明はこのような問題点を解決
するものであり、その目的とするところは、耐湿性を維
持しながら、製造加工程等の影響の受けずらい、高信頼
性と高歩留りを有する半導体装置を提供するところにあ
る。Accordingly, the present invention is to solve such a problem, and an object of the present invention is to provide a high reliability and high reliability while maintaining the moisture resistance and being hardly affected by the manufacturing process. It is an object to provide a semiconductor device having a yield.
【００１３】[0013]
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の一主面上に複数の層間絶縁膜と金属配線層
とを具備する半導体装置において、前記層間絶縁膜には
開孔部が設けられ、前記絶縁膜の開孔部の少なくとも表
面および側面が前記金属配線層および前記金属配線層上
のパッシベ−ション膜で覆われるようにしてなるスクラ
イブ・ライン構造を有することを特徴とする。According to the present invention, there is provided a semiconductor device comprising:
In a semiconductor device having a plurality of interlayer insulating films and a metal wiring layer on one main surface of a semiconductor substrate, an opening is provided in the interlayer insulating film, and at least a surface and a side surface of the opening in the insulating film. Has a scribe line structure that is covered with the metal wiring layer and a passivation film on the metal wiring layer.
【００１４】また、本発明の半導体装置は、半導体基板
の一主面上に複数の層間絶縁膜と金属配線層とを具備す
る半導体装置において、前記層間絶縁膜には開孔部が設
けられ、前記絶縁膜の開孔部の側面が少なくとも金属層
からなるサイドウオールを有し、前記サイドウオールお
よび前記絶縁膜の表面が前記金属配線層および前記金属
配線層上のパッシベ−ション膜で覆われるようにしてな
るスクライブ・ライン構造を有することを特徴とする。Further, according to the present invention, in a semiconductor device having a plurality of interlayer insulating films and a metal wiring layer on one main surface of a semiconductor substrate, an opening is provided in the interlayer insulating film, A side wall of the opening of the insulating film has a sidewall made of at least a metal layer, and the surfaces of the sidewall and the insulating film are covered with the metal wiring layer and a passivation film on the metal wiring layer. Characterized by having a scribe line structure as follows.
【００１５】また、本発明の半導体装置は、半導体基板
の一主面上に複数の層間絶縁膜と少なくとも２層以上の
金属配線層とを具備する半導体装置において、前記複数
の層間絶縁膜の積層からなる絶縁膜には開孔部が設けら
れ、前記絶縁膜の開孔部の少なくとも表面および側面が
前記金属配線層の最上層の金属配線層および前記金属配
線層直上のパッシベ−ション膜で覆われるようにしてな
るスクライブ・ライン構造を有することを特徴とする半
導体装置。Further, according to the present invention, in a semiconductor device having a plurality of interlayer insulating films and at least two or more metal wiring layers on one main surface of a semiconductor substrate, the plurality of interlayer insulating films may be stacked. An opening is provided in the insulating film made of, and at least the surface and the side surface of the opening of the insulating film are covered with a topmost metal wiring layer of the metal wiring layer and a passivation film immediately above the metal wiring layer. A semiconductor device having a scribe line structure that can be used.
【００１６】また、本発明の半導体装置は、半導体基板
の一主面上に複数の層間絶縁膜と少なくとも２層以上の
金属配線層とを具備する半導体装置において、前記第１
層間絶縁膜には開孔部が設けられ、前記第１層間絶縁膜
の開孔部の少なくとも表面および側面が前記第１金属配
線層および前記第１金属配線層直上の第２層間絶縁膜で
覆われ、さらに、前記第１金属配線層直上の前記第２層
間絶縁膜には開孔部が設けられ、前記第２層間絶縁膜の
開孔部の少なくとも表面および側面が前記第２金属配線
層および前記第２金属配線層直上の第３層間絶縁膜で覆
われる構造が順次繰り返され、最上層の金属配線層がパ
ッシベ−ション膜で覆われるようにしてなるスクライブ
・ライン構造を有することを特徴とする。Further, according to the present invention, there is provided a semiconductor device comprising a plurality of interlayer insulating films and at least two or more metal wiring layers on one main surface of a semiconductor substrate.
An opening is provided in the interlayer insulating film, and at least a surface and side surfaces of the opening of the first interlayer insulating film are covered with the first metal wiring layer and a second interlayer insulating film immediately above the first metal wiring layer. Further, an opening is provided in the second interlayer insulating film immediately above the first metal wiring layer, and at least a surface and a side surface of the opening of the second interlayer insulating film are formed by the second metal wiring layer and It has a scribe line structure in which the structure covered with a third interlayer insulating film immediately above the second metal wiring layer is sequentially repeated so that the uppermost metal wiring layer is covered with a passivation film. I do.
【００１７】また、この場合、前記層間絶縁膜膜の開孔
部の開孔サイズが、チップ内に同時に形成する開孔部の
開孔サイズと同一であることが好ましい。In this case, it is preferable that the opening size of the opening of the interlayer insulating film is the same as the opening size of the opening formed simultaneously in the chip.
【００１８】また、この場合、前記層間絶縁膜膜の開孔
部内に金属層が埋め込まれていることが好ましい。In this case, it is preferable that a metal layer is buried in the opening of the interlayer insulating film.
【００１９】また、この場合、前記金属配線層が、一定
電位を有するチップ内の金属配線層に接続されてなるこ
とが好ましい。In this case, it is preferable that the metal wiring layer is connected to a metal wiring layer in a chip having a constant potential.
【００２０】また、この場合、前記スクライブ・ライン
領域内には、アライメントマーク、バーニヤおよびモニ
ター素子を形成した一領域が配置され、前記金属配線層
と前記一領域との間の少なくとも前記パッシベ−ション
膜には開孔部が設けられていることが好ましい。In this case, an area in which an alignment mark, a vernier, and a monitor element are formed is arranged in the scribe line area, and at least the passivation between the metal wiring layer and the area is provided. The membrane is preferably provided with an aperture.
【００２１】また、この場合、前記パッシベ−ション膜
が、シリコン窒化膜もしくは、少なくともシリコン窒化
膜を含む積層膜から選ばれてなることが好ましい。In this case, it is preferable that the passivation film is selected from a silicon nitride film or a laminated film including at least a silicon nitride film.
【００２２】また、この場合、前記層間絶縁膜膜が、少
なくとも高濃度リンガラス膜もしくは、ボロン・リンガ
ラス膜を含むことが好ましい。In this case, it is preferable that the interlayer insulating film contains at least a high-concentration phosphorus glass film or a boron-phosphorus glass film.
【００２３】[0023]
【実施例】以下、本発明の代表的な実施例を図面を用い
て具体的に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, representative embodiments of the present invention will be specifically described with reference to the drawings.
【００２４】図１は、本発明の一実施例を示す半導体装
置の断面図である。なお、図中、１〜３、５ａは、上記
図８の従来の半導体装置と全く同一のものである。FIG. 1 is a sectional view of a semiconductor device showing one embodiment of the present invention. In the drawing, reference numerals 1 to 3 and 5a are exactly the same as those of the conventional semiconductor device shown in FIG.
【００２５】図１において、この半導体装置は、フィ−
ルド酸化膜２が形成された半導体基板１の一主面上に、
層間絶縁膜をなすＢＰＳＧ膜３と、アルミ配線層５ａと
を具備し、前記ＢＰＳＧ膜３からなる絶縁膜には開孔部
４が設けられ、その表面および側面が、前記アルミ配線
層５で覆われ、さらに前記アルミ配線層５の直上に配設
されたシリコン窒化膜６からなるパッシベ−ション膜で
覆われるようにしてなるスクライブ・ライン構造を有す
る。In FIG. 1, the semiconductor device is
On one main surface of the semiconductor substrate 1 on which the silicon oxide film 2 is formed,
The semiconductor device includes a BPSG film 3 serving as an interlayer insulating film and an aluminum wiring layer 5a. An opening 4 is provided in the insulating film made of the BPSG film 3, and its surface and side surfaces are covered with the aluminum wiring layer 5. In addition, it has a scribe line structure which is covered with a passivation film made of a silicon nitride film 6 disposed immediately above the aluminum wiring layer 5.
【００２６】なお、図中、５ａは前記アルミ配線層５と
同一の層で形成されたチップ内の配線をなすアルミ配線
層である。In the figure, reference numeral 5a denotes an aluminum wiring layer which is formed of the same layer as the aluminum wiring layer 5 and forms wiring in a chip.
【００２７】ここで、ＢＰＳＧ膜３、アルミ配線層５、
５ａ、およびシリコン窒化膜６の膜厚はそれぞれ４００
０〜１００００Å程度、４０００〜１００００Å程度、
および５０００〜１００００Å程度、ＢＰＳＧ膜３中の
Ｂ2Ｏ3およびＰ2Ｏ5濃度は、それぞれ２〜１０モル％程
度および２〜１０モル％程度に設定される。Here, the BPSG film 3, the aluminum wiring layer 5,
5a and the silicon nitride film 6 each have a thickness of 400
0 ~ 10000Å, 4000 ~ 10000Å,
5,000 to 10,000 °, and the B 2 O 3 and P 2 O 5 concentrations in the BPSG film 3 are set to about 2 to 10 mol% and about 2 to 10 mol%, respectively.
【００２８】次に、図１に示す半導体装置の製造方法の
一実施例を図１を用いて説明する。Next, one embodiment of a method of manufacturing the semiconductor device shown in FIG. 1 will be described with reference to FIG.
【００２９】従来法により、半導体基板１の一主面上に
フィ−ルド酸化膜２と層間絶縁膜をなすＢＰＳＧ膜３と
を形成後、前記ＢＰＳＧ膜３からなる層間絶縁膜にコン
タクトホ−ル（図１に図示せず。）を形成する。このコ
ンタクトホ−ル形成と同時に、スクライブ・ライン形成
領域の前記ＢＰＳＧ膜３にスリット状の開孔部４を形成
する。After a field oxide film 2 and a BPSG film 3 serving as an interlayer insulating film are formed on one main surface of a semiconductor substrate 1 by a conventional method, contact holes are formed on the interlayer insulating film made of the BPSG film 3. (Not shown in FIG. 1). Simultaneously with the formation of the contact hole, a slit-shaped opening 4 is formed in the BPSG film 3 in the scribe line forming region.
【００３０】次に、アルミ配線層５ａ形成と同時に、ス
クライブ・ライン形成領域の前記ＢＰＳＧ膜３に設けら
れたスリット状の開孔部４の表面および側面にアルミ配
線層５を形成後、前記アルミ配線層５を覆うようにシリ
コン窒化膜６からなるパッシベ−ション膜を形成する。Next, simultaneously with the formation of the aluminum wiring layer 5a, the aluminum wiring layer 5 is formed on the surface and side surfaces of the slit-shaped openings 4 provided in the BPSG film 3 in the scribe line forming area. A passivation film made of a silicon nitride film 6 is formed so as to cover wiring layer 5.
【００３１】さらに、パッド部（図１に図示せず。）の
開孔と同時にスクライブ・ライン形成領域上の前記ＢＰ
ＳＧ膜３とシリコン窒化膜６をチップ端から２〜２０μ
ｍ程度の位置で選択的に除去し、図１に示す半導体装置
が得られる。Further, simultaneously with the opening of the pad portion (not shown in FIG. 1), the BP on the scribe line forming region is formed.
The SG film 3 and the silicon nitride film 6 are 2 to 20 μm from the chip end.
The semiconductor device shown in FIG. 1 is selectively removed at a position of about m.
【００３２】上記実施例の構造および製造方法によれ
ば、チップ内からスクライブ・ライン上まで続くＢＰＳ
Ｇ膜３は、スクライブ・ライン上でアルミ配線層５によ
り終端されており、さらにシリコン窒化膜６により外気
に直接接する部分が全くないように被覆されているた
め、ＢＰＳＧ膜３の吸湿性がシリコン窒化膜６の耐湿性
で阻止される構造となっている。According to the structure and the manufacturing method of the above embodiment, the BPS extending from the inside of the chip to the scribe line
Since the G film 3 is terminated on the scribe line by the aluminum wiring layer 5 and further covered by the silicon nitride film 6 so as not to have any portion directly in contact with the outside air, the moisture absorption of the BPSG film 3 is reduced to silicon. The structure is prevented by the moisture resistance of the nitride film 6.
【００３３】さらに、スクライブ・ライン上のＢＰＳＧ
膜３は、コンタクトホ−ルの開孔の際にスリット状に開
孔されるが、その開孔部４の表面および側面にアルミ配
線層５を形成しているため、アルミ配線層５ａのエッチ
ング時に、スクライブ・ライン上のＢＰＳＧ膜３の端に
アルミ配線層のサイドウオ−ルが形成されることがな
い。よって、前述のようなアルミ配線層のサイドウオ−
ルのチップ内への飛散に起因したアルミ配線層間の断線
やショ−ト等の問題は回避できる。Further, the BPSG on the scribe line
The film 3 is opened in a slit shape when the contact hole is opened. Since the aluminum wiring layer 5 is formed on the surface and side surfaces of the opening 4, the etching of the aluminum wiring layer 5 a is performed. Occasionally, the sidewall of the aluminum wiring layer is not formed at the end of the BPSG film 3 on the scribe line. Therefore, the side wall of the aluminum wiring layer as described above is used.
Problems such as disconnection and short-circuiting between aluminum wiring layers due to scattering of the tools into the chip can be avoided.
【００３４】その結果、耐湿性を維持しながら、製造加
工程等の影響の受けずらい、高信頼性と高歩留りを有す
る半導体装置が実現できる。As a result, it is possible to realize a semiconductor device having high reliability and a high yield which is hardly affected by a manufacturing process and the like while maintaining moisture resistance.
【００３５】図９は、本発明の他の一実施例を示す半導
体装置の断面図である。なお、図中、１〜６、５ａは上
記図１の実施例の半導体装置と全く同一のものである。FIG. 9 is a sectional view of a semiconductor device showing another embodiment of the present invention. In the figure, reference numerals 1 to 6, and 5a are exactly the same as those of the semiconductor device of the embodiment of FIG.
【００３６】図９において、この半導体装置は、上記図
１の実施例の半導体装置において、スクライブ・ライン
領域内にアライメントマーク、バーニヤやモニター素子
を挿入する場合の一実施例を示し、チップ領域３０とス
クライブ領域３１から構成され、このスクライブ領域３
１内にはアライメントマーク、バーニヤおよびモニター
素子を形成した一領域３２が配置されている。FIG. 9 shows an embodiment in which an alignment mark, a vernier or a monitor element is inserted into a scribe line region in the semiconductor device of the embodiment shown in FIG. And the scribe area 31. The scribe area 3
One area 32 in which an alignment mark, a vernier, and a monitor element are formed is arranged in 1.
【００３７】ここで、チップ領域３０とスクライブ領域
３１との接続領域の構造は、上記図１の実施例の半導体
装置と全く同一である。また、アルミ配線層５と前記一
領域３２との間の少なくともパッシベ−ション膜をなす
シリコン窒化膜にはスリット状の開孔部３３が設けられ
ている。Here, the structure of the connection region between the chip region 30 and the scribe region 31 is exactly the same as the semiconductor device of the embodiment of FIG. A slit-shaped opening 33 is provided in the silicon nitride film which forms at least a passivation film between the aluminum wiring layer 5 and the one region 32.
【００３８】上記実施例の構造によれば、アライメント
マーク、バーニヤおよびモニター素子は、ＢＰＳＧ膜３
もしくはシリコン窒化膜６で被覆されているため、上記
図１の実施例の半導体装置の効果に加え、前述のような
アルミ配線層のサイドウオ−ルのチップ内への飛散に起
因したアルミ配線層間の断線やショ−ト等の問題は回避
できる。According to the structure of the above embodiment, the alignment mark, the vernier and the monitor element are formed by the BPSG film 3.
Alternatively, since the semiconductor device is covered with the silicon nitride film 6, in addition to the effect of the semiconductor device of the embodiment shown in FIG. 1, the aluminum wiring layer between the aluminum wiring layers caused by the scattering of the sidewall of the aluminum wiring layer into the chip as described above. Problems such as disconnection and short can be avoided.
【００３９】また、前記アルミ配線層５と前記一領域３
２との間の少なくともパッシベ−ション膜をなすシリコ
ン窒化膜にはスリット状の開孔部３３が設けられている
ため、ダイシング時にスクライブ端部でクラックが発生
しても、それがチップ内に波及することを防止できる。The aluminum wiring layer 5 and the one region 3
Since at least the silicon nitride film serving as a passivation film between the silicon nitride film 2 and the silicon nitride film 2 has a slit-shaped opening 33, even if a crack occurs at the scribe end during dicing, the crack propagates into the chip. Can be prevented.
【００４０】なお、図９において、スリット状の開孔部
３３はシリコン窒化膜にのみ設けたが、それに変えて、
シリコン窒化膜６およびＢＰＳＧ膜３を完全に除去した
構造とすることによって、その効果はより大きくなる。In FIG. 9, the slit-shaped opening 33 is provided only in the silicon nitride film.
By adopting a structure in which the silicon nitride film 6 and the BPSG film 3 are completely removed, the effect is further enhanced.
【００４１】図２は、本発明の他の一実施例を示す半導
体装置の断面図である。なお、図中、１〜６、５ａは上
記図１の実施例の半導体装置と全く同一のものである。FIG. 2 is a sectional view of a semiconductor device showing another embodiment of the present invention. In the figure, reference numerals 1 to 6, and 5a are exactly the same as those of the semiconductor device of the embodiment of FIG.
【００４２】図２において、この半導体装置は、フィ−
ルド酸化膜２が形成された半導体基板１の一主面上に、
層間絶縁膜をなすＢＰＳＧ膜３とアルミ配線層５ａとを
具備し、前記ＢＰＳＧ膜３からなる絶縁膜には開孔部４
が設けられ、前記ＢＰＳＧ膜３の開孔部４の側面に窒化
チタン膜もしくは窒化タングステン膜等から選ばれてな
るバリヤメタル膜７とタングステン膜８からなるサイド
ウオールを有し、前記サイドウオールおよび前記ＢＰＳ
Ｇ膜３の表面および側面が、前記アルミ配線層５で覆わ
れ、さらに前記アルミ配線層５の直上に配設されたシリ
コン窒化膜６からなるパッシベ−ション膜で覆われるよ
うにしてなるスクライブ・ライン構造を有する。In FIG. 2, this semiconductor device is
On one main surface of the semiconductor substrate 1 on which the silicon oxide film 2 is formed,
The BPSG film 3 includes an BPSG film 3 serving as an interlayer insulating film and an aluminum wiring layer 5a.
And a sidewall formed of a barrier metal film 7 selected from a titanium nitride film or a tungsten nitride film and a tungsten film 8 on the side surface of the opening 4 of the BPSG film 3.
A scribing device in which the surface and side surfaces of the G film 3 are covered with the aluminum wiring layer 5 and further covered with a passivation film made of a silicon nitride film 6 disposed immediately above the aluminum wiring layer 5. It has a line structure.
【００４３】なお、上記図２の実施例において、配線特
性の改善のために、バリヤメタル膜７に変えて、チタン
膜と窒化チタン膜の積層構造としても良い。In the embodiment of FIG. 2, a laminated structure of a titanium film and a titanium nitride film may be used instead of the barrier metal film 7 to improve the wiring characteristics.
【００４４】次に、図２に示す半導体装置の製造方法の
一実施例を図２を用いて説明する。Next, one embodiment of a method of manufacturing the semiconductor device shown in FIG. 2 will be described with reference to FIG.
【００４５】従来法により、半導体基板１の一主面上に
フィ−ルド酸化膜２と第１の層間絶縁膜をなすＢＰＳＧ
膜３とを形成後、前記ＢＰＳＧ膜３にコンタクトホ−ル
（図２に図示せず。）を形成する。このコンタクトホ−
ル形成と同時に、スクライブ・ライン形成領域の前記Ｂ
ＰＳＧ膜３にスリット状の開孔部４を形成する。By a conventional method, BPSG forming a field oxide film 2 and a first interlayer insulating film on one main surface of a semiconductor substrate 1
After forming the film 3, a contact hole (not shown in FIG. 2) is formed on the BPSG film 3. This contact
Simultaneously with the formation of the scribe line,
A slit-shaped opening 4 is formed in the PSG film 3.
【００４６】次に、窒化チタンもしくは窒化タングステ
ン等から選ばれてなるバリヤメタル膜７を２００〜１０
００Å程度とタングステン膜８を４０００〜８０００Å
程度とをそれぞれ堆積後、エッチバック法により、スク
ライブ・ライン溝形成領域の前記ＢＰＳＧ膜３に設けら
れたスリット状の開孔部４の側面にバリヤメタル膜７と
タングステン膜８からなるサイドウオールを形成する。
続いて、アルミ配線層５ａ形成と同時に、前記サイドウ
オールおよび前記ＢＰＳＧ膜３の表面および側面にアル
ミ配線層５を形成後、前記アルミ配線層５を覆うように
シリコン窒化膜６を形成する。Next, a barrier metal film 7 made of titanium nitride or tungsten nitride
Approximately 00 ° and the tungsten film 8 has a thickness of 4000 to 8000 °.
After each deposition, the sidewall composed of the barrier metal film 7 and the tungsten film 8 is formed on the side surface of the slit-shaped opening 4 provided in the BPSG film 3 in the scribe line groove forming region by the etch back method. I do.
Subsequently, at the same time as the formation of the aluminum wiring layer 5a, an aluminum wiring layer 5 is formed on the side wall and the surface and side surfaces of the BPSG film 3, and then a silicon nitride film 6 is formed so as to cover the aluminum wiring layer 5.
【００４７】さらに、パッド部（図１に図示せず。）の
開孔と同時にスクライブ・ライン溝形成領域上の前記Ｂ
ＰＳＧ膜３とシリコン窒化膜６をチップ端から２〜２０
μｍ程度の位置で選択的に除去し、図２に示す半導体装
置が得られる。Further, simultaneously with the opening of the pad portion (not shown in FIG. 1), the B
The PSG film 3 and the silicon nitride film 6 are placed between 2 and 20
The semiconductor device is selectively removed at a position of about μm to obtain the semiconductor device shown in FIG.
【００４８】上記実施例の構造および製造方法によれ
ば、上記図１の実施例の半導体装置と同一の効果を有す
るとともに、スクライブ・ライン溝の段差が低減されて
いるため、パッシベ−ション膜のフォトエッチングの際
に、段差部にレジスト膜が溜り、レジスト膜膜厚が平坦
部に比較して厚くなり、スクライブ・ライン溝にパッシ
ベ−ション膜残りが発生することはない。According to the structure and the manufacturing method of the above-described embodiment, the same effects as those of the semiconductor device of the above-described embodiment of FIG. 1 are obtained, and the step of the scribe line groove is reduced. At the time of photoetching, the resist film accumulates on the step portion, the thickness of the resist film becomes thicker than the flat portion, and no passivation film remains in the scribe line groove.
【００４９】図３は、本発明の他の一実施例を示す半導
体装置の断面図である。なお、図中、１〜６、５ａは上
記図１の実施例の半導体装置と全く同一のものである。FIG. 3 is a sectional view of a semiconductor device showing another embodiment of the present invention. In the figure, reference numerals 1 to 6, and 5a are exactly the same as those of the semiconductor device of the embodiment of FIG.
【００５０】図３において、この半導体装置は、フィ−
ルド酸化膜２が形成された半導体基板１の一主面上に、
層間絶縁膜をなすＢＰＳＧ膜３と、アルミ配線層５ａと
を具備し、前記ＢＰＳＧ膜３からなる絶縁膜には、チッ
プ内の開孔部（図３に図示せず。）と開孔サイズが同一
で、同時に形成された開孔部４が設けられ、前記開孔部
４内には窒化チタン膜もしくは窒化タングステン膜等か
ら選ばれてなるバリヤメタル膜９とタングステン膜１０
からなる金属層が埋め込まれている。ここで、チップ内
の開孔部は、すべて開孔サイズが同一であり、開孔サイ
ズが１μｍ程度以下であることが好ましい。さらに、そ
の表面が、アルミ配線層５で覆われ、さらに前記アルミ
配線層５の直上に配設されたシリコン窒化膜６からなる
パッシベ−ション膜で覆われるようにしてなるスクライ
ブ・ライン構造を有する。In FIG. 3, the semiconductor device is
On one main surface of the semiconductor substrate 1 on which the silicon oxide film 2 is formed,
The semiconductor device includes a BPSG film 3 serving as an interlayer insulating film and an aluminum wiring layer 5a. The insulating film made of the BPSG film 3 has a hole (not shown in FIG. 3) and a hole size in a chip. The same and simultaneously formed opening portions 4 are provided. In the opening portions 4, a barrier metal film 9 and a tungsten film 10 selected from a titanium nitride film or a tungsten nitride film or the like are provided.
Is embedded. Here, it is preferable that all the openings in the chip have the same opening size, and the opening size is about 1 μm or less. Further, it has a scribe line structure whose surface is covered with an aluminum wiring layer 5 and is further covered with a passivation film made of a silicon nitride film 6 disposed immediately above the aluminum wiring layer 5. .
【００５１】ここで、上記図２の実施例において、配線
特性の改善のために、バリヤメタル膜７に変えて、チタ
ン膜等と窒化チタン膜もしくは窒化タングステン膜の積
層構造としても良い。Here, in the embodiment of FIG. 2, in order to improve the wiring characteristics, instead of the barrier metal film 7, a laminated structure of a titanium film or the like and a titanium nitride film or a tungsten nitride film may be used.
【００５２】なお、図３に示す半導体装置は図２の実施
例と同様の製造方法によって実現できる。The semiconductor device shown in FIG. 3 can be realized by the same manufacturing method as that of the embodiment shown in FIG.
【００５３】上記実施例の構造および製造方法によれ
ば、上記図１および図２の実施例の半導体装置と同一の
効果を有するとともに、図２の実施例に比較し、スクラ
イブ・ライン溝の占有面積を低減することができるた
め、半導体装置の縮小化が実現可能となる。According to the structure and the manufacturing method of the above-described embodiment, the same effects as those of the semiconductor device of the above-described embodiment of FIGS. 1 and 2 are obtained, and the occupation of the scribe line groove is different from that of the embodiment of FIG. Since the area can be reduced, the size of the semiconductor device can be reduced.
【００５４】また、チップ内の開孔部は、すべて開孔サ
イズが同一であり、前記ＢＰＳＧ膜３からなる絶縁膜に
は、チップ内と同一サイズで、同時に形成された開孔部
４が設けられているため、加工性が良いため、高歩留ま
りの半導体装置が得られる。The openings in the chip all have the same opening size, and the insulating film made of the BPSG film 3 is provided with the openings 4 of the same size and formed simultaneously with the inside of the chip. Therefore, a semiconductor device with high yield can be obtained because of good workability.
【００５５】図４は、本発明をアルミ２層配線を有する
半導体装置に適用した場合の一実施例を示す半導体装置
の断面図である。なお、図中、１〜６、９、１０、５ａ
は上記図３の実施例の半導体装置と全く同一のものであ
る。FIG. 4 is a sectional view of a semiconductor device showing an embodiment in which the present invention is applied to a semiconductor device having a two-layer aluminum wiring. In the figures, 1 to 6, 9, 10, 5a
Is exactly the same as the semiconductor device of the embodiment of FIG.
【００５６】図４において、この半導体装置は、フィ−
ルド酸化膜２が形成された半導体基板１の一主面上に第
１の層間絶縁膜をなすＢＰＳＧ膜３と、１層目のアルミ
配線層５ａと、１層目のアルミ配線層５ａと２層目のア
ルミ配線層１５ａとの層間絶縁膜をなすシリコン酸化膜
１１と、２層目のアルミ配線層１５ａを具備し、前記Ｂ
ＰＳＧ膜３からなる絶縁膜にはチップ内に同時に形成さ
れた開孔サイズが同一である開孔部４が設けられ、前記
開孔部４内には窒化チタンもしくは窒化タングステン等
から選ばれてなるバリヤメタル膜９とタングステン膜１
０からなる金属層が埋め込まれている。また、その表面
が、アルミ配線層５で覆われ、さらに前記アルミ配線層
５の直上に配設された層間絶縁膜をなすシリコン酸化膜
１１と、パッシベ−ション膜をなすシリコン窒化膜６と
からなる積層膜で覆われるようにしてなるスクライブ・
ライン構造を有する。In FIG. 4, the semiconductor device is
BPSG film 3 serving as a first interlayer insulating film, first aluminum wiring layer 5a, and first aluminum wiring layers 5a and 5b are formed on one main surface of semiconductor substrate 1 on which oxide film 2 is formed. A silicon oxide film 11 forming an interlayer insulating film with the aluminum wiring layer 15a as a second layer, and a second aluminum wiring layer 15a as a second layer;
The insulating film made of the PSG film 3 is provided with an opening 4 having the same opening size formed simultaneously in the chip, and the inside of the opening 4 is made of titanium nitride or tungsten nitride. Barrier metal film 9 and tungsten film 1
0 is buried in the metal layer. Further, the surface thereof is covered with an aluminum wiring layer 5 and further includes a silicon oxide film 11 serving as an interlayer insulating film and a silicon nitride film 6 serving as a passivation film, which are provided immediately above the aluminum wiring layer 5. Scribes that are covered with a laminated film
It has a line structure.
【００５７】なお、図４に示す半導体装置は図２および
図３の実施例と同様の製造方法と従来の製造方法との組
合せによって実現できる。The semiconductor device shown in FIG. 4 can be realized by a combination of a manufacturing method similar to that of the embodiment shown in FIGS. 2 and 3 and a conventional manufacturing method.
【００５８】上記実施例の構造および製造方法によれ
ば、アルミ２層配線を有する半導体装置においても、上
記図１、図２および図３の実施例の半導体装置と同一の
効果を有する。According to the structure and the manufacturing method of the above embodiment, the same effects as those of the embodiments of FIGS. 1, 2 and 3 can be obtained also in the semiconductor device having the aluminum two-layer wiring.
【００５９】図５は、本発明の他の一実施例を示す半導
体装置の断面図である。なお、図中、１〜３、６、１
１、５ａ、１５ａは上記図４の実施例の半導体装置と全
く同一のものである。FIG. 5 is a sectional view of a semiconductor device showing another embodiment of the present invention. In the figures, 1-3, 6, 1
Reference numerals 1, 5a and 15a are exactly the same as those of the semiconductor device of the embodiment shown in FIG.
【００６０】図５において、この半導体装置は、半導体
基板１の一主面上に第１の層間絶縁膜をなすＢＰＳＧ膜
３と、１層目のアルミ配線層５ａと２層目のアルミ配線
層１５ａとの層間絶縁膜をなすシリコン酸化膜１１と、
前記アルミ２層配線層とを具備し、前記ＢＰＳＧ膜３と
シリコン酸化膜１１の積層からなる絶縁膜にはチップ内
のビアホ−ル（図５に図示せず。）とに同時に形成され
た開孔サイズが同一である開孔部１２が設けられ、前記
開孔部１２内には窒化チタン膜もしくは窒化タングステ
ン膜等から選ばれてなるバリヤメタル膜１３とタングス
テン膜１４からなる金属層が埋め込まれている。ここ
で、チップ内の開孔部は、すべて開孔サイズが同一であ
り、開孔サイズが１μｍ程度以下であることが好まし
い。また、その表面が、チップ内の配線をなす２層目の
アルミ配線層１５ａと同一の層で同時に形成されたアル
ミ配線層１５で覆われ、さらに前記アルミ配線層１５の
直上に配設されたパッシベ−ション膜をなすシリコン窒
化膜６で覆われるようにしてなるスクライブ・ライン構
造を有する。Referring to FIG. 5, the semiconductor device includes a BPSG film 3 serving as a first interlayer insulating film on one main surface of a semiconductor substrate 1, a first aluminum wiring layer 5a and a second aluminum wiring layer. 15a, a silicon oxide film 11 forming an interlayer insulating film;
An insulating film comprising the aluminum two-layered wiring layer and formed by laminating the BPSG film 3 and the silicon oxide film 11 has an opening formed simultaneously with a via hole (not shown in FIG. 5) in the chip. An opening 12 having the same hole size is provided, and a metal layer made of a barrier metal film 13 and a tungsten film 14 selected from a titanium nitride film or a tungsten nitride film is buried in the opening 12. I have. Here, it is preferable that all the openings in the chip have the same opening size, and the opening size is about 1 μm or less. In addition, the surface is covered with an aluminum wiring layer 15 formed simultaneously with the same layer as the second aluminum wiring layer 15a forming the wiring in the chip, and is disposed immediately above the aluminum wiring layer 15. It has a scribe line structure that is covered with a silicon nitride film 6 that forms a passivation film.
【００６１】次に、図５に示す半導体装置の製造方法の
一実施例を図５を用いて説明する。Next, one embodiment of a method of manufacturing the semiconductor device shown in FIG. 5 will be described with reference to FIG.
【００６２】従来法により、半導体基板１の一主面上に
フィ−ルド酸化膜２と第１の層間絶縁膜をなすＢＰＳＧ
膜３とを形成後、前記ＢＰＳＧ膜３にコンタクトホ−ル
（図１に図示せず。）を形成する。この際前記ＢＰＳＧ
膜３にスクライブ・ライン溝の開孔はしない。By a conventional method, BPSG forming a field oxide film 2 and a first interlayer insulating film on one main surface of a semiconductor substrate 1
After forming the film 3, a contact hole (not shown in FIG. 1) is formed on the BPSG film 3. At this time, the BPSG
The scribe line groove is not opened in the film 3.
【００６３】次に、１層目のアルミ配線層５ａとアルミ
配線層間絶縁膜をなすシリコン酸化膜１１を形成後、前
記シリコン酸化膜１１にビアホ−ル（図５に図示せ
ず。）を形成する。このビアホ−ルの開孔の際、前記Ｂ
ＰＳＧ膜３と前記シリコン酸化膜１１の積層からなる絶
縁膜にチップ内のビアホ−ルと開孔サイズが同一である
スリット状の開孔部１２を形成する。Next, after a first aluminum wiring layer 5a and a silicon oxide film 11 forming an aluminum wiring interlayer insulating film are formed, a via hole (not shown in FIG. 5) is formed in the silicon oxide film 11. I do. When opening the via hole, the B
A slit-shaped opening 12 having the same opening size as the via hole in the chip is formed in an insulating film formed by laminating the PSG film 3 and the silicon oxide film 11.
【００６４】さらに、窒化チタンもしくは窒化タングス
テン等から選ばれてなるバリヤメタル膜１３を２００〜
１０００Å程度とタングステン膜１４を４０００〜８０
００Å程度とをそれぞれ堆積後、エッチバック法によ
り、スクライブ・ライン形成領域の前記絶縁膜に設けら
れたスリット状の開孔部１２のにバリヤメタル膜７とタ
ングステン膜８を埋め込む。続いて、アルミ配線層１５
ａ形成と同時に、前記バリヤメタル膜７とタングステン
膜８および前記ＢＰＳＧ膜３の表面および側面にアルミ
配線層１５を形成後、前記アルミ配線層５を覆うように
シリコン窒化膜６を形成する。Further, a barrier metal film 13 made of titanium nitride or tungsten nitride
About 1000 ° and a tungsten film 14 of 4000 to 80
After depositing about 00 ° each, the barrier metal film 7 and the tungsten film 8 are buried in the slit-shaped openings 12 provided in the insulating film in the scribe line forming region by an etch back method. Subsequently, the aluminum wiring layer 15
Simultaneously with the formation of a, an aluminum wiring layer 15 is formed on the surface and side surfaces of the barrier metal film 7, the tungsten film 8 and the BPSG film 3, and then a silicon nitride film 6 is formed so as to cover the aluminum wiring layer 5.
【００６５】さらに、パッド部（図５に図示せず。）の
開孔と同時にスクライブ・ライン溝形成領域上の前記Ｂ
ＰＳＧ膜３と前記シリコン酸化膜１１の積層からなる絶
縁膜とシリコン窒化膜６をチップ端から２〜２０μｍ程
度の位置で選択的に除去し、図５に示す半導体装置が得
られる。Further, simultaneously with the opening of the pad portion (not shown in FIG. 5), the B portion on the scribe line groove forming region is formed.
The insulating film composed of the PSG film 3 and the silicon oxide film 11 and the silicon nitride film 6 are selectively removed at a position of about 2 to 20 μm from the end of the chip to obtain the semiconductor device shown in FIG.
【００６６】上記実施例の構造および製造方法によれ
ば、スクライブ・ライン上でチップ側のＢＰＳＧ膜３
は、２層目のアルミ配線層１５およびシリコン窒化膜６
により外気に直接接する部分が全くないように被覆され
ているため、ＢＰＳＧ膜３の吸湿性がシリコン窒化膜７
の耐湿性で阻止される構造となっている。According to the structure and the manufacturing method of the above embodiment, the BPSG film 3 on the chip side on the scribe line
Are the second aluminum wiring layer 15 and the silicon nitride film 6
The BPSG film 3 is covered so as not to have any portion directly in contact with the outside air by the silicon nitride film 7.
It is a structure that is prevented by the moisture resistance.
【００６７】さらに、スクライブ・ライン上のＢＰＳＧ
膜３は、コンタクトホ−ルの開孔の際に開孔しないた
め、１層目のアルミ配線層４ａのエッチング時に、スク
ライブ・ライン溝上のＢＰＳＧ膜３の端に１層目のアル
ミ配線層のサイドウオ−ルが形成されることがない。Further, the BPSG on the scribe line
Since the film 3 does not open when the contact hole is opened, the first aluminum wiring layer 4a is etched at the end of the BPSG film 3 on the scribe line groove when the first aluminum wiring layer 4a is etched. No side wall is formed.
【００６８】また、スクライブ・ライン上の前記ＢＰＳ
Ｇ膜３と前記シリコン酸化膜１１の積層からなる絶縁膜
は、ビアホ−ルの開孔の際にスリット状に開孔される
が、その開孔部１２の表面および側面にアルミ配線層１
５を形成しているため、アルミ配線層１５ａのエッチン
グ時に、スクライブ・ライン上の前記絶縁膜の端にアル
ミ配線層のサイドウオ−ルが形成されることがない。よ
って、前述のようなアルミ配線層のサイドウオ−ルのチ
ップ内への飛散に起因したアルミ配線層間の断線やショ
−ト等の問題は回避できる。The BPS on the scribe line
An insulating film made of a laminate of the G film 3 and the silicon oxide film 11 is opened in a slit shape when the via hole is opened, and the aluminum wiring layer 1 is formed on the surface and side surfaces of the opening 12.
5, the sidewall of the aluminum wiring layer is not formed at the end of the insulating film on the scribe line when the aluminum wiring layer 15a is etched. Therefore, it is possible to avoid the problems such as disconnection or short-circuit between the aluminum wiring layers due to the scattering of the sidewalls of the aluminum wiring layer into the chip as described above.
【００６９】その結果、耐湿性を維持しながら、製造加
工程等の影響の受けずらい、高信頼性と高歩留りを有す
る半導体装置が実現できる。As a result, a semiconductor device having high reliability and a high yield which is hardly affected by a manufacturing process or the like while maintaining moisture resistance can be realized.
【００７０】図６は、本発明の他の一実施例を示す半導
体装置の断面図である。なお、図中、１〜６、９〜１
１、１５、５ａ、１５ａは上記図１の実施例の半導体装
置と全く同一のものである。FIG. 6 is a sectional view of a semiconductor device showing another embodiment of the present invention. In the figures, 1 to 6, 9 to 1
1, 15, 5a and 15a are exactly the same as the semiconductor device of the embodiment of FIG.
【００７１】図６において、この半導体装置は、半導体
基板１の一主面上に第１の層間絶縁膜をなすＢＰＳＧ膜
３と、１層目のアルミ配線層５ａと２層目のアルミ配線
層１５ａとの層間絶縁膜をなすシリコン酸化膜１１と、
前記アルミ２層配線層とを具備し、前記ＢＰＳＧ膜３に
はチップ内のコンタクトホ−ルと（図示せず。）同時に
形成され開孔サイズが同一である開孔部４が設けられ、
前記開孔部４内には窒化チタン膜もしくは窒化タングス
テン膜等から選ばれてなるバリヤメタル膜９とタングス
テン膜１０からなる金属層が埋め込まれている。また、
その表面が、アルミ配線層５および前記１層目のアルミ
配線層５上の前記層間絶縁膜をなすシリコン酸化膜１１
で覆われ、さらに、前記１層目のアルミ配線層５直上の
前記シリコン酸化膜１１にはチップ内のビアホ−ルと
（図示せず。）同時に形成され開孔サイズが同一である
開孔部１６が設けられ、前記開孔部１６内にはタングス
テン膜１７かが埋め込まれている。また、その表面が、
前記２層目のアルミ配線層１５および前記２層目のアル
ミ配線層１５直上のパッシベ−ション膜をなすシリコン
窒化膜６で覆われるようにしてなるスクライブ・ライン
構造を有する。In FIG. 6, the semiconductor device includes a BPSG film 3 serving as a first interlayer insulating film on one main surface of a semiconductor substrate 1, a first aluminum wiring layer 5a and a second aluminum wiring layer. 15a, a silicon oxide film 11 forming an interlayer insulating film;
The BPSG film 3 is provided with an opening portion 4 which is formed simultaneously with a contact hole (not shown) in the chip and has the same opening size.
A metal layer made of a barrier metal film 9 selected from a titanium nitride film or a tungsten nitride film and a tungsten film 10 is embedded in the opening 4. Also,
The surface thereof is formed of an aluminum wiring layer 5 and a silicon oxide film 11 serving as the interlayer insulating film on the first aluminum wiring layer 5.
In the silicon oxide film 11 immediately above the first aluminum wiring layer 5, an opening is formed at the same time as the via hole in the chip (not shown) and has the same opening size. A tungsten film 17 is buried in the opening 16. Also, the surface
It has a scribe line structure that is covered with the second aluminum wiring layer 15 and the silicon nitride film 6 serving as a passivation film immediately above the second aluminum wiring layer 15.
【００７２】なお、図６に示す半導体装置は前述の実施
例の製造方法を応用することにより実現できる。The semiconductor device shown in FIG. 6 can be realized by applying the manufacturing method of the above embodiment.
【００７３】上記実施例の構造および製造方法によれ
ば、アルミ２層配線を有する半導体装置においても、上
記実施例の半導体装置と同一の効果を有するとともに、
上記図５に示す実施例の半導体装置に比較し加工性が良
いため、高歩留りの半導体装置が得られる。According to the structure and the manufacturing method of the above embodiment, a semiconductor device having a two-layer aluminum interconnection has the same effects as the semiconductor device of the above embodiment, and
Since the workability is better than the semiconductor device of the embodiment shown in FIG. 5, a semiconductor device with a high yield can be obtained.
【００７４】図７は、本発明の他の一実施例を示す半導
体装置の断面図である。なお、図中、符号は上記図３の
実施例の半導体装置と全く同一のものである。FIG. 7 is a sectional view of a semiconductor device showing another embodiment of the present invention. In the drawing, reference numerals are completely the same as those of the semiconductor device of the embodiment shown in FIG.
【００７５】図７において、この半導体装置は、上記図
３の実施例と同一の構成に加え、スクライブ領域の半導
体基板１内の一領域には拡散層１７が設けられ、それが
バリヤメタル膜９とタングステン膜１０およびアルミ配
線層５を介し、例えば電源電位もしくは接地電位等の一
定電位を有するチップ内の金属配線層に接続されてい
る。Referring to FIG. 7, this semiconductor device has the same structure as that of the embodiment shown in FIG. 3 except that a diffusion layer 17 is provided in one region of the semiconductor substrate 1 in a scribe region. Through the tungsten film 10 and the aluminum wiring layer 5, it is connected to a metal wiring layer in a chip having a constant potential such as a power supply potential or a ground potential.
【００７６】上記実施例の構造によれば、前述の半導体
装置と同一の効果に加え、スクライブ・ラインを一定電
位に保持することができるため、外部ノイズ等の外乱か
らチップ内素子を遮蔽することができ、そのチップ内素
子への影響やナトルウムイオン等の妨害不純物のチップ
内への侵入等を防止することができるため、高信頼性を
有する半導体装置が実現できる。According to the structure of the above embodiment, in addition to the same effect as the above-described semiconductor device, since the scribe line can be maintained at a constant potential, the elements in the chip can be shielded from disturbance such as external noise. This can prevent the influence on the elements in the chip and the intrusion of interfering impurities such as sodium ions into the chip and the like, so that a highly reliable semiconductor device can be realized.
【００７７】ところで、上述の実施例においては、スク
ライブ・ライン上のパッシベ−ション膜の開孔部におい
て、そのパッシベ−ション膜が、それ以下の層間絶縁膜
を完全に覆わない構造の場合について述べたが、それに
変えて、そのパッシベ−ション膜が、それ以下の層間絶
縁膜を完全に覆う構造としても良い。In the above-described embodiment, the case where the passivation film does not completely cover the lower interlayer insulating film at the opening of the passivation film on the scribe line will be described. Alternatively, the passivation film may completely cover the lower interlayer insulating film.
【００７８】なお、上記実施例は、パッシベ−ション膜
としてシリコン窒化膜を用いた場合について述べたが、
それに代えて少なくともシリコン窒化膜を含む積層膜か
ら選ばれてなるパッシベ−ション膜を用いた場合につい
ても本発明は効果を発揮する。In the above embodiment, the case where the silicon nitride film is used as the passivation film has been described.
Instead, the present invention is also effective when a passivation film selected from a laminated film including at least a silicon nitride film is used.
【００７９】また、上記実施例は、層間絶縁膜膜が、Ｂ
ＰＳＧ膜を用いた場合について述べたが、それに代えて
少なくとも高濃度ＰＳＧ膜もしくは、ＢＰＳＧ膜を含む
層間絶縁膜を用いた場合についても本発明は効果であ
る。In the above embodiment, the interlayer insulating film is made of B
Although the case where the PSG film is used has been described, the present invention is also effective when at least a high concentration PSG film or an interlayer insulating film including a BPSG film is used.
【００８０】さらに、上記実施例は、アルミ２層配線層
を有する半導体装置の場合について述べたが、それに代
えてアルミ３層配線層以上もしくはアルミ配線層以外の
２層以上の金属配線層を有する半導体装置の場合につい
ても本発明は効果を発揮する。Further, in the above embodiment, the description has been given of the case of the semiconductor device having the aluminum two-layer wiring layer. Instead, the semiconductor device has three or more aluminum wiring layers or two or more metal wiring layers other than the aluminum wiring layer. The present invention is also effective for a semiconductor device.
【００８１】以上、本発明を実施例に基いて説明した
が、本発明は上記実施例に限定されることなく、その要
旨を逸しない範囲で種々変更が可能であることは言うま
でもない。Although the present invention has been described with reference to the embodiments, it is needless to say that the present invention is not limited to the above-described embodiments, and that various changes can be made without departing from the scope of the invention.
【００８２】[0082]
【発明の効果】以上述べたように、本発明の半導体装置
によれば、少なくともスクライブ・ライン上でチップ側
の層間絶縁膜は、金属配線層およびシリコン窒化膜によ
り外気に直接接する部分が全くないように被覆されてい
るため、耐湿性がある構造となっている。As described above, according to the semiconductor device of the present invention, at least on the scribe line, the chip-side interlayer insulating film has no portion directly in contact with the outside air due to the metal wiring layer and the silicon nitride film. As a result, the structure has moisture resistance.
【００８３】さらに、スクライブ・ライン上の層間絶縁
膜の表面および側面が金属配線層で覆われているため、
金属配線層のエッチング時にも、スクライブ・ライン溝
上の前記層間絶縁膜の端に金属配線層のサイドウオ−ル
が形成されることがないため、金属配線層間の断線やシ
ョ−ト等の問題は回避できる。Further, since the surface and side surfaces of the interlayer insulating film on the scribe line are covered with the metal wiring layer,
Even when the metal wiring layer is etched, the sidewall of the metal wiring layer is not formed at the end of the interlayer insulating film on the scribe line groove, so that problems such as disconnection and short-circuit between the metal wiring layers are avoided. it can.
【００８４】その結果、耐湿性を維持しながら、製造加
工程等の影響の受けずらい、高信頼性と高歩留りを有す
る半導体装置が実現できる。As a result, a semiconductor device having high reliability and a high yield, which is hardly affected by a manufacturing process and the like, while maintaining the moisture resistance, can be realized.
【図１】 本発明の半導体装置の一実施例を示す断面図
である。FIG. 1 is a sectional view showing one embodiment of a semiconductor device of the present invention.
【図２】 本発明の半導体装置の他の一実施例を示す断
面図である。FIG. 2 is a sectional view showing another embodiment of the semiconductor device of the present invention.
【図３】 本発明の半導体装置の他の一実施例を示す断
面図である。FIG. 3 is a sectional view showing another embodiment of the semiconductor device of the present invention.
【図４】 本発明の半導体装置の他の一実施例を示す断
面図である。FIG. 4 is a sectional view showing another embodiment of the semiconductor device of the present invention.
【図５】 本発明の半導体装置の他の一実施例を示す断
面図である。FIG. 5 is a sectional view showing another embodiment of the semiconductor device of the present invention.
【図６】 本発明の半導体装置の他の一実施例を示す断
面図である。FIG. 6 is a sectional view showing another embodiment of the semiconductor device of the present invention.
【図７】 本発明の半導体装置の他の一実施例を示す断
面図である。FIG. 7 is a sectional view showing another embodiment of the semiconductor device of the present invention.
【図８】 従来の半導体装置の製造工程を示す断面図で
ある。FIG. 8 is a sectional view showing a manufacturing process of a conventional semiconductor device.
【図９】 本発明の半導体装置の他の一実施例を示す断
面図である。FIG. 9 is a sectional view showing another embodiment of the semiconductor device of the present invention.
１ シリコン基板 ２ フィ−ルド酸化膜 ３ ＢＰＳＧ膜 ４ ＢＰＳＧ膜の開孔部 ５、５ａ、１５、１５ａ アルミ配線層 ６ シリコン窒化膜 ７、９、１３ バリヤメタル膜 ８ タングステン膜からなるサイドウオール １０、１４、１７ タングステン膜 １１ 二酸化シリコン膜 １２ ＢＰＳＧ膜と二酸化シリコン膜の開孔部 １６ 二酸化シリコン膜の開孔部 １７ 拡散層 ２０ アルミ配線層のサイドウオ−ル ２１ シリコン基板のエグレ ３０ チップ領域 ３１ スクライブ領域 ３２ アライメントマーク、バーニヤおよびモニター素
子を形成した一領域 ３３ シリコン窒化膜の開孔部DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Field oxide film 3 BPSG film 4 Opening part of BPSG film 5, 5a, 15, 15a Aluminum wiring layer 6 Silicon nitride film 7, 9, 13 Barrier metal film 8 Side wall made of tungsten film 10, 14 , 17 Tungsten film 11 Silicon dioxide film 12 Opening of BPSG film and silicon dioxide film 16 Opening of silicon dioxide film 17 Diffusion layer 20 Side wall of aluminum wiring layer 21 Eggret of silicon substrate 30 Chip area 31 Scribe area 32 One area where alignment mark, vernier and monitor element are formed 33 Opening of silicon nitride film
【手続補正書】[Procedure amendment]
【提出日】平成１３年４月１１日（２００１．４．１
１）[Submission date] April 11, 2001 (2001.4.1
1)
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Correction target item name] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【特許請求の範囲】[Claims]
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１３[Correction target item name] 0013
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１３】[0013]
【課題を解決するための手段】本発明の半導体装置は、
基板と、前記基板の上方に形成され、チップ領域とチッ
プ端部とに挟まれたスクライブ領域内に開孔部を有する
絶縁層であって、前記開孔部から前記チップ領域に向け
て配置された第１の領域と、前記開孔部から前記チップ
端部に向けて配置された第２の領域と、を有する絶縁層
と、少なくとも前記開孔部内に形成された金属層と、前
記絶縁層の前記第１の領域と、前記金属層との上方を少
なくとも覆うように形成されたパッシベーション層と、
を含むことを特徴とする。According to the present invention, there is provided a semiconductor device comprising:
A substrate and an insulating layer formed above the substrate and having an opening in a scribe region sandwiched between a chip region and a chip end, and is disposed from the opening to the chip region. An insulating layer having a first region, a second region disposed from the opening to the chip end, a metal layer formed at least in the opening, and the insulating layer. A first region, and a passivation layer formed so as to cover at least above the metal layer;
It is characterized by including.
【手続補正３】[Procedure amendment 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１４[Correction target item name] 0014
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１４】また、本発明の半導体装置は、基板と、前
記基板の上方に形成され、チップ領域とチップ端部とに
挟まれたスクライブ領域内に開孔部を有する絶縁層であ
って、前記開孔部から前記チップ領域に向けて配置され
た第１の領域と、前記開孔部から前記チップ端部に向け
て配置された第２の領域と、を有する絶縁層と、前記開
孔部内に埋め込まれた第１の金属層と、前記絶縁層の前
記第１の領域と、前記絶縁層の前記第２の領域と、前記
第１の金属層との上部に形成された第２の金属層と、前
記絶縁層の前記第１の領域と、前記第２の金属層との上
方を少なくとも覆うように形成されたパッシベーション
層と、を含むことを特徴とする。[0014] The semiconductor device of the present invention is an insulating layer formed above the substrate and having an opening in a scribe region sandwiched between a chip region and a chip end, An insulating layer having a first region arranged from the opening to the chip region and a second region arranged from the opening to the chip end; Embedded in a first metal layer, the first region of the insulating layer, the second region of the insulating layer, and a second metal formed on the first metal layer. And a passivation layer formed so as to cover at least above the first region of the insulating layer and the second metal layer.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１５[Correction target item name] 0015
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１５】また、本発明の半導体装置は、基板と、前
記基板の上方に形成され、チップ領域とチップ端部とに
挟まれたスクライブ領域内に第１の開孔部を有する第１
の絶縁層であって、前記第１の開孔部から前記チップ領
域に向けて配置された第１の領域と、前記開孔部から前
記チップ端部に向けて配置された第２の領域と、を有す
る第１の絶縁層と、前記第１の開孔部内に埋め込まれた
第１の金属層と、前記第１の絶縁層の前記第１の領域
と、前記第１の絶縁層の前記第２の領域と、前記第１の
金属層との上部に形成された第２の金属層と、前記第２
の金属層の上方に形成され、前記チップ領域と前記チッ
プ端部とに挟まれた前記スクライブ領域内に第２の開孔
部を有する第２の絶縁層であって、前記第２の開孔部か
ら前記チップ領域に向けて配置された第３の領域と、前
記第２の開孔部から前記チップ端部に向けて配置された
第４の領域と、を有する第２の絶縁層と、前記第２の開
孔部内に埋め込まれた第３の金属層と、前記第２の絶縁
層の前記第３の領域と、前記第２の絶縁層の前記第４の
領域と、前記第３の金属層との上部に形成された第４の
金属層と、前記第２の絶縁層の前記第３の領域と、前記
第４の金属層との上方を少なくとも覆うように形成され
たパッシベーション層と、を含むことを特徴とする。Further, the semiconductor device according to the present invention has a first opening formed in a scribe region formed above the substrate and between the chip region and the chip end.
A first region arranged from the first opening to the chip region; and a second region arranged from the opening to the chip end. A first insulating layer having: a first metal layer embedded in the first opening; a first region of the first insulating layer; and a first region of the first insulating layer. A second region, a second metal layer formed on the first metal layer, and the second metal layer;
A second insulating layer formed above the metal layer of (a) and having a second opening in the scribe region sandwiched between the chip region and the chip end, wherein the second opening is A second insulating layer having a third region arranged from the portion toward the chip region, and a fourth region arranged toward the chip end from the second opening, A third metal layer embedded in the second opening, the third region of the second insulating layer, the fourth region of the second insulating layer, A fourth metal layer formed on the metal layer, a third region of the second insulating layer, and a passivation layer formed so as to cover at least an area above the fourth metal layer; , Is included.
【手続補正５】[Procedure amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１６[Correction target item name] 0016
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１６】また、本発明の半導体装置は、基板と、前
記基板の上方に形成され、チップ領域とチップ端部とに
挟まれたスクライブ領域内に第１の開孔部を有する絶縁
層であって、前記第１の開孔部から前記チップ領域に向
けて配置された第１の領域と、前記第１の開孔部から前
記チップ端部に向けて配置された第２の領域と、を有す
る絶縁層と、少なくとも前記第１の開孔部内に形成され
た金属層と、前記絶縁層の前記第１の領域と、前記絶縁
層の前記第２の領域と、前記金属層との上方に形成され
たパッシベーション層であって、前記絶縁層の前記第２
の領域の上方に第２の開口部を有するパッシベーション
層と、を含むことを特徴とする。Further, the semiconductor device of the present invention is a substrate and an insulating layer formed above the substrate and having a first opening in a scribe region sandwiched between a chip region and a chip end. A first region arranged from the first opening toward the chip region, and a second region arranged from the first opening toward the chip end. An insulating layer having at least a metal layer formed in the first opening, the first region of the insulating layer, the second region of the insulating layer, and the metal layer. A passivation layer formed, wherein said second layer of said insulating layer is
And a passivation layer having a second opening above the region.
【手続補正６】[Procedure amendment 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１７[Correction target item name] 0017
【補正方法】削除[Correction method] Deleted
【手続補正７】[Procedure amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１８[Correction target item name] 0018
【補正方法】削除[Correction method] Deleted
【手続補正８】[Procedure amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１９[Correction target item name] 0019
【補正方法】削除[Correction method] Deleted
【手続補正９】[Procedure amendment 9]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２０[Correction target item name] 0020
【補正方法】削除[Correction method] Deleted
【手続補正１０】[Procedure amendment 10]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２１[Correction target item name] 0021
【補正方法】削除[Correction method] Deleted
【手続補正１１】[Procedure amendment 11]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２２[Correction target item name] 0022
【補正方法】削除[Correction method] Deleted
Claims (10)
膜と金属配線層とを具備する半導体装置において、 前記層間絶縁膜には開孔部が設けられ、前記絶縁膜の開
孔部の少なくとも表面および側面が前記金属配線層およ
び前記金属配線層上のパッシベ−ション膜で覆われるよ
うにしてなるスクライブ・ライン構造を有することを特
徴とする半導体装置。1. A semiconductor device having a plurality of interlayer insulating films and a metal wiring layer on one main surface of a semiconductor substrate, wherein the interlayer insulating film has an opening, and the opening of the insulating film is provided. A scribe line structure in which at least a surface and side surfaces of the semiconductor device are covered with the metal wiring layer and a passivation film on the metal wiring layer.
膜と金属配線層とを具備する半導体装置において、 前記層間絶縁膜には開孔部が設けられ、前記絶縁膜の開
孔部の側面が少なくとも金属層からなるサイドウオール
を有し、前記サイドウオールおよび前記絶縁膜の表面が
前記金属配線層および前記金属配線層上のパッシベ−シ
ョン膜で覆われるようにしてなるスクライブ・ライン構
造を有することを特徴とする半導体装置。2. A semiconductor device comprising a plurality of interlayer insulating films and a metal wiring layer on one main surface of a semiconductor substrate, wherein the interlayer insulating film has an opening, and the opening of the insulating film is provided. A scribe line structure in which a side surface of the semiconductor device has at least a side wall made of a metal layer, and the surfaces of the side wall and the insulating film are covered with the metal wiring layer and a passivation film on the metal wiring layer. A semiconductor device comprising:
膜と少なくとも２層以上の金属配線層とを具備する半導
体装置において、 前記複数の層間絶縁膜の積層からなる絶縁膜には開孔部
が設けられ、前記絶縁膜の開孔部の少なくとも表面およ
び側面が前記金属配線層の最上層の金属配線層および前
記金属配線層直上のパッシベ−ション膜で覆われるよう
にしてなるスクライブ・ライン構造を有することを特徴
とする半導体装置。3. A semiconductor device having a plurality of interlayer insulating films and at least two or more metal wiring layers on one principal surface of a semiconductor substrate, wherein the insulating film formed by laminating the plurality of interlayer insulating films has an opening. A scriber, wherein a hole is provided, and at least the surface and side surfaces of the opening of the insulating film are covered with the uppermost metal wiring layer of the metal wiring layer and the passivation film immediately above the metal wiring layer. A semiconductor device having a line structure.
膜と少なくとも２層以上の金属配線層とを具備する半導
体装置において、 前記第１層間絶縁膜には開孔部が設けられ、前記第１層
間絶縁膜の開孔部の少なくとも表面および側面が前記第
１金属配線層および前記第１金属配線層直上の第２層間
絶縁膜で覆われ、 さらに、前記第１金属配線層直上の前記第２層間絶縁膜
には開孔部が設けられ、前記第２層間絶縁膜の開孔部の
少なくとも表面および側面が前記第２金属配線層および
前記第２金属配線層直上の第３層間絶縁膜で覆われる構
造が順次繰り返され、 最上層の金属配線層がパッシベ−ション膜で覆われるよ
うにしてなるスクライブ・ライン構造を有することを特
徴とする半導体装置。4. A semiconductor device comprising a plurality of interlayer insulating films and at least two or more metal wiring layers on one main surface of a semiconductor substrate, wherein the first interlayer insulating film has an opening, At least a surface and a side surface of the opening of the first interlayer insulating film are covered with the first metal wiring layer and a second interlayer insulating film immediately above the first metal wiring layer, and further, just above the first metal wiring layer. An opening is provided in the second interlayer insulating film, and at least a surface and a side surface of the opening in the second interlayer insulating film have a third interlayer insulating film directly above the second metal wiring layer and the second metal wiring layer. A semiconductor device having a scribe line structure in which a structure covered with a film is sequentially repeated so that an uppermost metal wiring layer is covered with a passivation film.
が、チップ内に同時に形成された開孔部の開孔サイズと
同一であることを特徴とする請求項１、請求項２、請求
項３および請求項４記載の半導体装置。5. The method according to claim 1, wherein an opening size of the opening portion of the interlayer insulating film is the same as an opening size of an opening portion formed simultaneously in the chip. 5. The semiconductor device according to claim 3, wherein:
埋め込まれていることを特徴とする請求項５記載の半導
体装置。6. The semiconductor device according to claim 5, wherein a metal layer is buried in an opening of said interlayer insulating film.
ップ内の金属配線層に接続されてなることを特徴とする
請求項１、請求項２、請求項３、請求項４、請求項５お
よび請求項６記載の半導体装置。7. The semiconductor device according to claim 1, wherein said metal wiring layer is connected to a metal wiring layer in a chip having a constant potential. The semiconductor device according to claim 6.
ライメントマーク、バーニヤおよびモニター素子を形成
した一領域が配置され、前記金属配線層と前記一領域と
の間の少なくとも前記パッシベ−ション膜には開孔部が
設けられていることを特徴とする請求項１、請求項２、
請求項３、請求項４、請求項５、請求項６および請求項
７記載の半導体装置。8. A region in which an alignment mark, a vernier and a monitor element are formed is disposed in the scribe line region, and at least the passivation film between the metal wiring layer and the one region is formed. An opening portion is provided, wherein the opening portion is provided.
7. The semiconductor device according to claim 3, claim 4, claim 5, claim 6, and claim 7.
化膜もしくは、少なくともシリコン窒化膜を含む積層膜
から選ばれてなることを特徴とする請求項１、請求項
２、請求項３、請求項４、請求項５、請求項６、請求項
７および請求項８記載の半導体装置。9. The semiconductor device according to claim 1, wherein said passivation film is selected from a silicon nitride film and a laminated film including at least a silicon nitride film. 9. The semiconductor device according to claim 5, claim 6, claim 7, and claim 8.
度リンガラス膜もしくは、ボロン・リンガラス膜を含む
ことを特徴とする請求項１、請求項２、請求項３、請求
項４、請求項５、請求項６、請求項７、請求項８および
請求項９記載の半導体装置。10. The method according to claim 1, wherein the interlayer insulating film includes at least a high-concentration phosphorus glass film or a boron-phosphorus glass film. The semiconductor device according to claim 5, claim 6, claim 7, claim 8, or claim 9.
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