JP2001358171A - 半導体素子実装構造 - Google Patents
半導体素子実装構造Info
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
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Abstract
(57)【要約】
【課題】 フリップチップ方式のフェイスダウン実装に
より半導体素子が実装される半導体素子実装構造におい
て、接続用金属突起間がショートすることがなく高密度
実装が可能な半導体素子実装構造を提供する。 【解決手段】 配線基板５上に形成された配線３および
接続用端子４に対し、半導体素子７側の接続用端子９上
にメタル層８と前記メタル層８上に金属突起２を設け、
異方性導電接着剤６あるいは異方性導電接着フィルム
で、前記配線基板５の配線３および接続用端子４を設け
た面と前記半導体素子７の金属突起２を設けた面とを接
着し、同時に接続用端子間の電気的接続をとるフェイス
ダウン実装方式で接続された半導体素子実装構造におい
て、前記隣接する接続用端子の間に絶縁性物質からなる
壁１を設けたことを特徴とする半導体素子実装構造。
より半導体素子が実装される半導体素子実装構造におい
て、接続用金属突起間がショートすることがなく高密度
実装が可能な半導体素子実装構造を提供する。 【解決手段】 配線基板５上に形成された配線３および
接続用端子４に対し、半導体素子７側の接続用端子９上
にメタル層８と前記メタル層８上に金属突起２を設け、
異方性導電接着剤６あるいは異方性導電接着フィルム
で、前記配線基板５の配線３および接続用端子４を設け
た面と前記半導体素子７の金属突起２を設けた面とを接
着し、同時に接続用端子間の電気的接続をとるフェイス
ダウン実装方式で接続された半導体素子実装構造におい
て、前記隣接する接続用端子の間に絶縁性物質からなる
壁１を設けたことを特徴とする半導体素子実装構造。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子をフリ
ップチップ方式のフェイスダウン実装方式で実装した半
導体素子実装構造に関するものである。
ップチップ方式のフェイスダウン実装方式で実装した半
導体素子実装構造に関するものである。
【０００２】
【従来の技術】ビデオカメラ、デジタルカメラ、プリン
タ等の情報処理装置では、小型化、薄型化、低消費電力
化、高精細化およびカラー化が進み、また表示パネルで
は前記事柄に加えて大画面化が図られている。これに伴
い実装される半導体素子も高集積化、大型化、高速化、
低消費電力化が図られ、入出力点数が増加する傾向にあ
る。
タ等の情報処理装置では、小型化、薄型化、低消費電力
化、高精細化およびカラー化が進み、また表示パネルで
は前記事柄に加えて大画面化が図られている。これに伴
い実装される半導体素子も高集積化、大型化、高速化、
低消費電力化が図られ、入出力点数が増加する傾向にあ
る。
【０００３】従って、半導体素子と配線基板の実装形態
も高密度化が求められるようになった。従来は、半導体
素子をリードフレーム上に接着し半導体素子の端子とリ
ードフレームの端子をワイヤーボンディングにより接続
し半導体素子の周囲を樹脂等により封止する実装技術が
多用されていた。しかし、高密度実装を実現するため
に、半導体素子に複数の接続用金属突起を設け、その面
と配線基板の接続用端子を設けた面とを向かい合わせて
加熱圧着してフリップチップ方式で接続する、いわゆる
フェイスダウン実装方式が用いられるようになった。
も高密度化が求められるようになった。従来は、半導体
素子をリードフレーム上に接着し半導体素子の端子とリ
ードフレームの端子をワイヤーボンディングにより接続
し半導体素子の周囲を樹脂等により封止する実装技術が
多用されていた。しかし、高密度実装を実現するため
に、半導体素子に複数の接続用金属突起を設け、その面
と配線基板の接続用端子を設けた面とを向かい合わせて
加熱圧着してフリップチップ方式で接続する、いわゆる
フェイスダウン実装方式が用いられるようになった。
【０００４】フリップチップ方式によるフェイスダウン
実装方式においては、半導体素子と配線基板の接続に
は、ワイヤーボンディングに変わりフィルムや接着剤の
異方性導電樹脂や半田バンプ、導電性ペースト、金−金
接続等が用いられている。その結果、フェイスダウン実
装における接続用端子間ピッチは１００μｍ〜６０μ
ｍ、バンプ（接続用金属突起）サイズは６０×６０μｍ
〜４０×５０μｍ、また接続用端子間スペースは４０〜
２０μｍといったファインピッチ化が進み、接続用端子
数が数百に達するものもある。
実装方式においては、半導体素子と配線基板の接続に
は、ワイヤーボンディングに変わりフィルムや接着剤の
異方性導電樹脂や半田バンプ、導電性ペースト、金−金
接続等が用いられている。その結果、フェイスダウン実
装における接続用端子間ピッチは１００μｍ〜６０μ
ｍ、バンプ（接続用金属突起）サイズは６０×６０μｍ
〜４０×５０μｍ、また接続用端子間スペースは４０〜
２０μｍといったファインピッチ化が進み、接続用端子
数が数百に達するものもある。
【０００５】加熱圧着による接続するフェイスダウン実
装方式において、加圧力と配線基板−半導体素子の接続
抵抗の関係は、図３に示すように加圧力が大きくなる程
接続抵抗が低く且つ抵抗のバラツキが小さくなる。しか
し接続時の加圧により接続用金属突起がつぶれ横方向に
広がる。そのため加圧力が大きくなる程、前記金属突起
（バンプ）のつぶれ量が大きくなり横への広がりも大き
くなる。
装方式において、加圧力と配線基板−半導体素子の接続
抵抗の関係は、図３に示すように加圧力が大きくなる程
接続抵抗が低く且つ抵抗のバラツキが小さくなる。しか
し接続時の加圧により接続用金属突起がつぶれ横方向に
広がる。そのため加圧力が大きくなる程、前記金属突起
（バンプ）のつぶれ量が大きくなり横への広がりも大き
くなる。
【０００６】
【発明が解決しようとする課題】高密度実装化の傾向は
今後、益々進む傾向にある。高密度実装の一例として、
接続端子間ピッチ４０μｍ、バンプサイズ２５μｍ×８
０μｍ、接続間スペース１５μｍ、接続用端子としてＡ
ｌとＩＴＯ（Indium Tin Oxide）膜を施した硝子基板に
接続用突起として高さ１４μｍの金メッキバンプを形成
した半導体素子を異方性導電接着剤を用い、低抵抗接続
を目的に加熱温度２００℃、３０ｋｇ／ｍｍ2でフェイ
スダウン実装を行なった時の実装構造の模式図を、図２
（Ａ），（Ｂ）に示す。
今後、益々進む傾向にある。高密度実装の一例として、
接続端子間ピッチ４０μｍ、バンプサイズ２５μｍ×８
０μｍ、接続間スペース１５μｍ、接続用端子としてＡ
ｌとＩＴＯ（Indium Tin Oxide）膜を施した硝子基板に
接続用突起として高さ１４μｍの金メッキバンプを形成
した半導体素子を異方性導電接着剤を用い、低抵抗接続
を目的に加熱温度２００℃、３０ｋｇ／ｍｍ2でフェイ
スダウン実装を行なった時の実装構造の模式図を、図２
（Ａ），（Ｂ）に示す。
【０００７】図２（Ａ）は、従来のフェイスダウン方式
による実装断面図であり、図２（Ｂ）は図２（Ａ）の実
装状態を硝子基板上面から透過した図である。
による実装断面図であり、図２（Ｂ）は図２（Ａ）の実
装状態を硝子基板上面から透過した図である。
【０００８】５は硝子配線基板であり、Ａｌ配線３と接
続端子４が設けられている。一方、半導体素子７には接
続端子９上にメタル層８と金属突起として金メッキバン
プ２が形成されている。Ａｌ配線３と接続端子４が設け
られた硝子基板５面と金メッキバンプ２が形成された半
導体素子７の面を対向し、異方性導電接着剤６を用い
て、加圧接着することにより電気的接続を図るようにな
っている。、図２（Ａ）の接続断面図および図２（Ｂ）
の硝子基板上面から硝子を透して見た図から分かるよう
に、加圧力により金メッキバンプ２がつぶれ隣接する金
メッキバンプ同士がショートを起こし、半導体素子と配
線基板の電気的接続が不良となる。このバンプのつぶれ
によるショート現象は、ファインピッチ化が進み、接続
用端子間が短くなるほど、発生しやすくなる。
続端子４が設けられている。一方、半導体素子７には接
続端子９上にメタル層８と金属突起として金メッキバン
プ２が形成されている。Ａｌ配線３と接続端子４が設け
られた硝子基板５面と金メッキバンプ２が形成された半
導体素子７の面を対向し、異方性導電接着剤６を用い
て、加圧接着することにより電気的接続を図るようにな
っている。、図２（Ａ）の接続断面図および図２（Ｂ）
の硝子基板上面から硝子を透して見た図から分かるよう
に、加圧力により金メッキバンプ２がつぶれ隣接する金
メッキバンプ同士がショートを起こし、半導体素子と配
線基板の電気的接続が不良となる。このバンプのつぶれ
によるショート現象は、ファインピッチ化が進み、接続
用端子間が短くなるほど、発生しやすくなる。
【０００９】本発明が解決しようとする課題は、フリッ
プチップ方式のフェイスダウン実装により半導体素子が
実装される半導体素子実装構造において、接続用金属突
起間がショートすることがなく高密度実装が可能な半導
体素子実装構造を提供することである。
プチップ方式のフェイスダウン実装により半導体素子が
実装される半導体素子実装構造において、接続用金属突
起間がショートすることがなく高密度実装が可能な半導
体素子実装構造を提供することである。
【００１０】
【課題を解決するための手段】本発明の半導体素子実装
構造は、配線基板上に形成された配線および接続用端子
に対し、半導体素子側の接続用端子上にメタル層と前記
メタル層上に金属突起を設け、異方性導電接着剤あるい
は異方性導電接着フィルムで、前記配線基板の配線およ
び接続用端子を設けた面と前記半導体素子の金属突起を
設けた面とを接着し、同時に接続用端子間の電気的接続
をとるフェイスダウン実装方式で接続された半導体素子
実装構造において、前記隣接する接続用端子の間に絶縁
性物質からなる壁を設けたことを特徴とするものであ
る。
構造は、配線基板上に形成された配線および接続用端子
に対し、半導体素子側の接続用端子上にメタル層と前記
メタル層上に金属突起を設け、異方性導電接着剤あるい
は異方性導電接着フィルムで、前記配線基板の配線およ
び接続用端子を設けた面と前記半導体素子の金属突起を
設けた面とを接着し、同時に接続用端子間の電気的接続
をとるフェイスダウン実装方式で接続された半導体素子
実装構造において、前記隣接する接続用端子の間に絶縁
性物質からなる壁を設けたことを特徴とするものであ
る。
【００１１】上記本発明の実施の形態において、絶縁性
の壁を設けるのは配線基板側の接続用端子間でもよく、
半導体素子側の接続用端子間であってもよい。
の壁を設けるのは配線基板側の接続用端子間でもよく、
半導体素子側の接続用端子間であってもよい。
【００１２】また、上記本発明の実施の形態において、
絶縁性の壁は、ドライフィルムまたはレジスト等の有機
材料またはＳｉ酸化膜、ＮＳＧ（Non-doped Silicate G
lass）膜、シリコン窒化膜等の不導体膜が好ましい。
絶縁性の壁は、ドライフィルムまたはレジスト等の有機
材料またはＳｉ酸化膜、ＮＳＧ（Non-doped Silicate G
lass）膜、シリコン窒化膜等の不導体膜が好ましい。
【００１３】本発明の上記構成によれば、半導体素子ま
たは配線基板の接続用端子の間に絶縁性の壁を設けるこ
とにより加熱圧着時のバンプつぶれによる隣接ショート
を防止し、加熱圧着方式でのフェイスダウン実装におけ
る高密度実装を可能にする。
たは配線基板の接続用端子の間に絶縁性の壁を設けるこ
とにより加熱圧着時のバンプつぶれによる隣接ショート
を防止し、加熱圧着方式でのフェイスダウン実装におけ
る高密度実装を可能にする。
【００１４】
【発明の実施の形態】以下、本発明の実施形態について
図１を参照して説明する。
図１を参照して説明する。
【００１５】図１（Ａ）は、隣接ショート防止用の壁を
設けた配線基板に半導体素子をフリップチップ方式のフ
ェイスダウンで実装した４０μｍピッチの接続断面図で
ある。
設けた配線基板に半導体素子をフリップチップ方式のフ
ェイスダウンで実装した４０μｍピッチの接続断面図で
ある。
【００１６】図１（Ｂ）は、図１（Ａ）のフェイスダウ
ンで実装された半導体素子の接続状態を硝子基板上面か
ら硝子を透して見た接続状態図である。
ンで実装された半導体素子の接続状態を硝子基板上面か
ら硝子を透して見た接続状態図である。
【００１７】図１（Ａ）、（Ｂ）において、１は隣接シ
ョート防止用の絶縁性物質で形成された壁、２は金メッ
キバンプ、３はＡｌ配線、４は接続用端子（基板側）、
５は硝子配線基板、６は異方性導電接着剤、７は半導体
素子、８はメタル層、９は接続用端子（半導体素子側）
である。
ョート防止用の絶縁性物質で形成された壁、２は金メッ
キバンプ、３はＡｌ配線、４は接続用端子（基板側）、
５は硝子配線基板、６は異方性導電接着剤、７は半導体
素子、８はメタル層、９は接続用端子（半導体素子側）
である。
【００１８】図１（Ａ）、（Ｂ）に示した本発明の半導
体素子実装構造とするには、まず硝子配線基板５の接続
用端子４間に絶縁性の壁１を形成する。次いで、半導体
素子７を硝子配線基板５に実装するには、通常のフェイ
スダウン実装方式に従って実装すればよい。すなわち、
接続用端子４を形成した硝子配線基板５の面と、金メッ
キバンプ２を形成した半導体素子７の面を対向して、硝
子配線基板５の所定の接続端子４と半導体素子７の所定
の金メッキバンプ２が接着するように、異方性導電接着
剤６を用いて加熱圧着すればよい。
体素子実装構造とするには、まず硝子配線基板５の接続
用端子４間に絶縁性の壁１を形成する。次いで、半導体
素子７を硝子配線基板５に実装するには、通常のフェイ
スダウン実装方式に従って実装すればよい。すなわち、
接続用端子４を形成した硝子配線基板５の面と、金メッ
キバンプ２を形成した半導体素子７の面を対向して、硝
子配線基板５の所定の接続端子４と半導体素子７の所定
の金メッキバンプ２が接着するように、異方性導電接着
剤６を用いて加熱圧着すればよい。
【００１９】図１（Ａ）、（Ｂ）に示すように、加熱圧
着によりつぶされた金メッキバンプ２は、ショート防止
用の絶縁性の壁により隣接する金メッキバンプと接触す
ることがないため、ショートを引き起こさずに、対向す
る配線基板の接続用端子との接続が可能となる。
着によりつぶされた金メッキバンプ２は、ショート防止
用の絶縁性の壁により隣接する金メッキバンプと接触す
ることがないため、ショートを引き起こさずに、対向す
る配線基板の接続用端子との接続が可能となる。
【００２０】上記実施形態では、配線基板側にショート
防止用の壁を設けた例を示したが、ショート防止用の壁
を、半導体素子側に設けてもよい。また、上記実施形態
では、異方性導電接着剤を用いた例を示したが、異方性
導電接着フィルムを用いてもよい。
防止用の壁を設けた例を示したが、ショート防止用の壁
を、半導体素子側に設けてもよい。また、上記実施形態
では、異方性導電接着剤を用いた例を示したが、異方性
導電接着フィルムを用いてもよい。
【００２１】本発明における、ショート防止用の壁の材
質は、絶縁性の物質であれば特に限定されないが、例え
ばドライフィルムまたはレジスト等の有機材料や、Ｓｉ
酸化膜、ＮＳＧ膜、シリコン窒化膜等の不導体膜を挙げ
ることができる。
質は、絶縁性の物質であれば特に限定されないが、例え
ばドライフィルムまたはレジスト等の有機材料や、Ｓｉ
酸化膜、ＮＳＧ膜、シリコン窒化膜等の不導体膜を挙げ
ることができる。
【００２２】次に配線基板または半導体素子への隣接シ
ョート防止用の壁の形成方法の一実施形態を説明する。
半導体素子または配線基板へのショート防止用壁の形成
方法は同じである。すなわち、配線基板にショート防止
用壁を形成する場合は、配線層を形成し保護膜を形成し
た後に、半導体素子にショート防止用壁を形成する場合
は、プロセス工程が完了した後に、以下の（１）または
（２）の方法により行なえばよい。
ョート防止用の壁の形成方法の一実施形態を説明する。
半導体素子または配線基板へのショート防止用壁の形成
方法は同じである。すなわち、配線基板にショート防止
用壁を形成する場合は、配線層を形成し保護膜を形成し
た後に、半導体素子にショート防止用壁を形成する場合
は、プロセス工程が完了した後に、以下の（１）または
（２）の方法により行なえばよい。
【００２３】（１）配線基板または半導体素子にショー
ト防止用の不導体膜をスパッタまたはＣＶＤにより形成
し、レジスト塗布後パターンニングを行いエッチングを
行うことによりショート防止用の壁を作成する。
ト防止用の不導体膜をスパッタまたはＣＶＤにより形成
し、レジスト塗布後パターンニングを行いエッチングを
行うことによりショート防止用の壁を作成する。
【００２４】（２）ドライフィルムを配線基板または半
導体素子に熱圧着後パターンニングを行う。次に現像を
行った後に加温することにより作成完了となる。なお、
半導体素子の場合はショート防止用壁を作成した後バン
プを形成する。
導体素子に熱圧着後パターンニングを行う。次に現像を
行った後に加温することにより作成完了となる。なお、
半導体素子の場合はショート防止用壁を作成した後バン
プを形成する。
【００２５】
【発明の効果】以上説明したように、接続端子間に接続
端子ショート防止用の絶縁性の壁を設けることにより接
続ピッチの縮小が可能となり高密度で低抵抗の接続が可
能になる。
端子ショート防止用の絶縁性の壁を設けることにより接
続ピッチの縮小が可能となり高密度で低抵抗の接続が可
能になる。
【図１】（Ａ）は隣接ショート防止用の壁を設けた４０
μｍピッチでのフェイスダウン実装方式での実装断面
図、（Ｂ）は隣接ショート防止用の壁を設けた４０μｍ
ピッチでのフェイスダウン実装方式での実装状態を硝子
上面から透過した図。
μｍピッチでのフェイスダウン実装方式での実装断面
図、（Ｂ）は隣接ショート防止用の壁を設けた４０μｍ
ピッチでのフェイスダウン実装方式での実装状態を硝子
上面から透過した図。
【図２】（Ａ）は従来のフェイスダウン方式で実装した
４０μｍピッチでの実装断面図、（Ｂ）は従来のフェイ
スダウン方式で実装した４０μｍピッチでの実装状態を
硝子基板上面から透過した図。
４０μｍピッチでの実装断面図、（Ｂ）は従来のフェイ
スダウン方式で実装した４０μｍピッチでの実装状態を
硝子基板上面から透過した図。
【図３】フェイスダウン方式における、接続抵抗と加圧
圧力の関係を示したグラフ。
圧力の関係を示したグラフ。
１ 隣接ショート防止用の壁 ２ 金めっきバンプ ３ Ａｌ配線 ４ 配線基板側接続用端子 ５ 硝子配線基板 ６ 異方性導電接着剤 ７ 半導体素子 ８ メタル層 ９ 半導体素子側接続用端子
Claims (5)
- 【請求項１】 配線基板上に形成された配線および接続
用端子に対し、半導体素子側の接続用端子上にメタル層
と前記メタル層上に金属突起を設け、異方性導電接着剤
あるいは異方性導電接着フィルムで、前記配線基板の配
線および接続用端子を設けた面と前記半導体素子の金属
突起を設けた面とを接着し、同時に接続用端子間の電気
的接続をとるフェイスダウン実装方式で接続された半導
体素子実装構造において、前記隣接する接続用端子の間
に絶縁性物質からなる壁を設けたことを特徴とする半導
体素子実装構造。 - 【請求項２】 前記壁を配線基板上の接続端子の間に設
けることを特徴とする請求項１に記載の半導体素子実装
構造。 - 【請求項３】 前記壁を半導体素子上の接続端子の間に
設けることを特徴とする請求項１に記載の半導体素子実
装構造。 - 【請求項４】 前記壁の材質がドライフィルムまたはレ
ジスト等の有機材料であることを特徴とする請求項１な
いし３のいずれか１項に記載の半導体素子実装構造。 - 【請求項５】 前記壁がＳｉ酸化膜、ＮＳＧ膜、シリコ
ン窒化膜等の不導体膜であることを特徴とする請求項１
ないし３のいずれか１項に記載の半導体素子実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000175594A JP2001358171A (ja) | 2000-06-12 | 2000-06-12 | 半導体素子実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000175594A JP2001358171A (ja) | 2000-06-12 | 2000-06-12 | 半導体素子実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001358171A true JP2001358171A (ja) | 2001-12-26 |
Family
ID=18677449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000175594A Pending JP2001358171A (ja) | 2000-06-12 | 2000-06-12 | 半導体素子実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001358171A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059916A (ja) * | 2005-08-24 | 2007-03-08 | Samsung Electronics Co Ltd | 半導体チップ及びその製造方法並びにそれを実装した表示パネル及びその製造方法 |
| JP2008277438A (ja) * | 2007-04-26 | 2008-11-13 | Ricoh Microelectronics Co Ltd | 電子部品、基板、並びに、電子部品及び基板の製造方法 |
-
2000
- 2000-06-12 JP JP2000175594A patent/JP2001358171A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059916A (ja) * | 2005-08-24 | 2007-03-08 | Samsung Electronics Co Ltd | 半導体チップ及びその製造方法並びにそれを実装した表示パネル及びその製造方法 |
| JP2008277438A (ja) * | 2007-04-26 | 2008-11-13 | Ricoh Microelectronics Co Ltd | 電子部品、基板、並びに、電子部品及び基板の製造方法 |
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