JP2001352350A - 連続ビットストリームの統計的アイダイアグラムによる測定装置及び方法 - Google Patents
連続ビットストリームの統計的アイダイアグラムによる測定装置及び方法Info
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector
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- Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 通信システム間に情報を転送する際に、バイ
ナリパルス符号化波形測定装置によりバイナリパルスの
高速ビットストリームの特性を判定し、バイナリパルス
ビットストリームの質を定義するアイダイアグラムを形
成する。 【解決手段】 本発明は、測定装置を有するバイナリパ
ルスのビットストリームの特性を判定し、かつ二進化パ
ルスビットストリームの連続パルスに対し各遅延クロッ
クパルス間に電圧閾値レベルを超えるパルス電圧レベル
をサンプリングする装置及び方法を開示する。測定装置
に接続された制御装置は、ビットストリームパルスの各
周期の間に連続した閾電圧レベル及び遅延クロックパル
スを発生させる。サンプリングされたパルス電圧レベル
の多数のカウントは、各遅延クロックパルス間に記録さ
れ、二進化パルスビットストリームの連続パルスとして
蓄積される。制御装置は、蓄積されたカウントを分析及
び処理し、バイナリパルスビットストリームの特性を定
義するアイダイアグラムを発生させる。
ナリパルス符号化波形測定装置によりバイナリパルスの
高速ビットストリームの特性を判定し、バイナリパルス
ビットストリームの質を定義するアイダイアグラムを形
成する。 【解決手段】 本発明は、測定装置を有するバイナリパ
ルスのビットストリームの特性を判定し、かつ二進化パ
ルスビットストリームの連続パルスに対し各遅延クロッ
クパルス間に電圧閾値レベルを超えるパルス電圧レベル
をサンプリングする装置及び方法を開示する。測定装置
に接続された制御装置は、ビットストリームパルスの各
周期の間に連続した閾電圧レベル及び遅延クロックパル
スを発生させる。サンプリングされたパルス電圧レベル
の多数のカウントは、各遅延クロックパルス間に記録さ
れ、二進化パルスビットストリームの連続パルスとして
蓄積される。制御装置は、蓄積されたカウントを分析及
び処理し、バイナリパルスビットストリームの特性を定
義するアイダイアグラムを発生させる。
Description
【０００１】
【発明の属する技術分野】本発明は、波形分析装置及び
その方法、特に高速バイナリパルス符号化ビットストリ
ームの統計的アイダイアグラム測定を行う装置及び方法
に属する。
その方法、特に高速バイナリパルス符号化ビットストリ
ームの統計的アイダイアグラム測定を行う装置及び方法
に属する。
【０００２】
【従来の技術】高速通信システムは、一般的に送受信機
間の連続ビットストリームデータを相互に送信して通信
する。前記ビットストリームは、通常「０」及び「１」
で表される二進化パルス信号であり、送信機の電圧から
誘導される電圧又は光学信号である。パルス符号化信号
は、送信機と受信機とを接続する伝送装置に送られ、受
信機は、受信したパルス符号信号データを複号して情報
を得る。
間の連続ビットストリームデータを相互に送信して通信
する。前記ビットストリームは、通常「０」及び「１」
で表される二進化パルス信号であり、送信機の電圧から
誘導される電圧又は光学信号である。パルス符号化信号
は、送信機と受信機とを接続する伝送装置に送られ、受
信機は、受信したパルス符号信号データを複号して情報
を得る。
【０００３】受信機が伝送装置の原因によるエラーによ
って変形したパルス符号信号を受信し又は受信機がパル
ス符号化信号を誤って複号するとき、受信機の不正情報
によって、通信のビットエラー（符号誤り）が発生する
おそれがある。デザイナ、エンジニア、インストーラ及
びメンテナンスする個人は、「ビットストリーム」と呼
ばれるパルス符号化信号のストリームを評価し、システ
ム効率を監視しかつシステムの問題を診断する必要があ
る。一般的に、サンプリングオシロスコープを用いてビ
ットストリームの質を監視する。
って変形したパルス符号信号を受信し又は受信機がパル
ス符号化信号を誤って複号するとき、受信機の不正情報
によって、通信のビットエラー（符号誤り）が発生する
おそれがある。デザイナ、エンジニア、インストーラ及
びメンテナンスする個人は、「ビットストリーム」と呼
ばれるパルス符号化信号のストリームを評価し、システ
ム効率を監視しかつシステムの問題を診断する必要があ
る。一般的に、サンプリングオシロスコープを用いてビ
ットストリームの質を監視する。
【０００４】監視操作の際に、ビットストリーム、ビッ
トストリームと一致する反復速度を有するクロック信号
形式によるトリガインプット及びそれらの同期信号は、
サンプリングオシロスコープの入力側に供給される。ビ
ットストリームのバイナリパルスの電圧レベルサンプル
は、繰り返し行われるトリガインプットから様々な偏差
時間で取り出され、オシロスコープの表示上の標本点と
してプロットされる。電圧サンプルは、連続的にビット
ストリームから取り出され、先行の標本点と共にサンプ
ルオシロスコープに加えられる。比較的短い時間で、サ
ンプルオシロスコープディスプレイの数百又は数千の標
本点が、トリガインプットにより各オフセット時間の電
圧分布をプロットする。対応する範囲の全偏差時間につ
いて取り出すことにより、測定された高速ビットストリ
ームの質を示すサンプリングオシロスコープディスプレ
イ上にダイアグラムが表示される。この種のダイアグラ
ム（「アイ」ダイアグラムという）は、高速通信システ
ムの開発、インストール及びメンテナンス段階に、高速
バイナリパルスビットストリームの調査に頻繁に使用さ
れる。
トストリームと一致する反復速度を有するクロック信号
形式によるトリガインプット及びそれらの同期信号は、
サンプリングオシロスコープの入力側に供給される。ビ
ットストリームのバイナリパルスの電圧レベルサンプル
は、繰り返し行われるトリガインプットから様々な偏差
時間で取り出され、オシロスコープの表示上の標本点と
してプロットされる。電圧サンプルは、連続的にビット
ストリームから取り出され、先行の標本点と共にサンプ
ルオシロスコープに加えられる。比較的短い時間で、サ
ンプルオシロスコープディスプレイの数百又は数千の標
本点が、トリガインプットにより各オフセット時間の電
圧分布をプロットする。対応する範囲の全偏差時間につ
いて取り出すことにより、測定された高速ビットストリ
ームの質を示すサンプリングオシロスコープディスプレ
イ上にダイアグラムが表示される。この種のダイアグラ
ム（「アイ」ダイアグラムという）は、高速通信システ
ムの開発、インストール及びメンテナンス段階に、高速
バイナリパルスビットストリームの調査に頻繁に使用さ
れる。
【０００５】前記のように、サンプリングオシロスコー
プを使用して、高速通信システムの質を測定することが
問題である。ビットストリームデータ速度が増加すると
き、アイダイアグラムに必要なサンプリングオシロスコ
ープの帯域幅は比例して増加し、より高いコストとな
る。他の問題は、サンプリングオシロスコープのコスト
が上昇し、超高速システム設計の問題に影響するため、
現在のサンプリング法は、全ビットストリームパルスの
可能なエッジで少ないサンプルしか取り出せないため、
一般的な周知のシステムでは、1万サンプル／秒範囲に
ある効果的な現行のサンプリング速度が制限される。従
って、通信システム間の情報及びデータの転送に用いる
高速バイナリパルスビットストリームの質を積極的に判
定する装置及び方法の技術が要求される。
プを使用して、高速通信システムの質を測定することが
問題である。ビットストリームデータ速度が増加すると
き、アイダイアグラムに必要なサンプリングオシロスコ
ープの帯域幅は比例して増加し、より高いコストとな
る。他の問題は、サンプリングオシロスコープのコスト
が上昇し、超高速システム設計の問題に影響するため、
現在のサンプリング法は、全ビットストリームパルスの
可能なエッジで少ないサンプルしか取り出せないため、
一般的な周知のシステムでは、1万サンプル／秒範囲に
ある効果的な現行のサンプリング速度が制限される。従
って、通信システム間の情報及びデータの転送に用いる
高速バイナリパルスビットストリームの質を積極的に判
定する装置及び方法の技術が要求される。
【０００６】
【発明が解決しようとする課題】そこで本発明の目的
は、バイナリパルスの高速ビットストリームの特性を判
定し、通信システム間に情報を転送するバイナリパルス
符号化波形測定装置を提供することである。特にバイナ
リパルスビットストリームの質を定義するアイダイアグ
ラムを形成することである。
は、バイナリパルスの高速ビットストリームの特性を判
定し、通信システム間に情報を転送するバイナリパルス
符号化波形測定装置を提供することである。特にバイナ
リパルスビットストリームの質を定義するアイダイアグ
ラムを形成することである。
【０００７】また、バイナリパルスビットストリームの
連続パルスで、各連続の遅延クロックパルス間に連続の
電圧閾レベルを超えるパルス電圧レベルをサンプリング
する論理装置を提供することである。
連続パルスで、各連続の遅延クロックパルス間に連続の
電圧閾レベルを超えるパルス電圧レベルをサンプリング
する論理装置を提供することである。
【０００８】更に、論理装置に接続されかつプログラム
化されたプロセッサで制御された制御装置を提供し、連
続した閾電圧値及びビットストリームパルスの各時間の
遅延クロックパルスを発生させることである。制御装置
は、二進化パルスビットストリームの連続パルスで、各
遅延クロックパルス間にサンプリングされたパルス電圧
レベルの多数のカウントを蓄積し、蓄積されたカウント
処理して、バイナリパルスビットストリームの特性を定
義するアイダイアグラムを形成する。
化されたプロセッサで制御された制御装置を提供し、連
続した閾電圧値及びビットストリームパルスの各時間の
遅延クロックパルスを発生させることである。制御装置
は、二進化パルスビットストリームの連続パルスで、各
遅延クロックパルス間にサンプリングされたパルス電圧
レベルの多数のカウントを蓄積し、蓄積されたカウント
処理して、バイナリパルスビットストリームの特性を定
義するアイダイアグラムを形成する。
【０００９】更なる本発明の目的は、各遅延クロックパ
ルス間に、二進化パルスビットストリームの連続パルス
で電圧閾値レベルを超えるパルス電圧レベルをサンプリ
ングすることによって、バイナリパルスのビットストリ
ームの特性決定法を提供することである。この方法は、
ビットストリームパルスの各時間に連続した電圧閾レベ
ル及び遅延クロックパルスを発生し、バイナリパルスビ
ットストリームの連続パルスで、各遅延クロックパルス
間にサンプリングされたパルス電圧レベルの多数のカウ
ントを蓄積する。蓄積されたカウントは処理されて、バ
イナリパルスビットストリームの特性を定義するアイダ
イアグラムを形成する。
ルス間に、二進化パルスビットストリームの連続パルス
で電圧閾値レベルを超えるパルス電圧レベルをサンプリ
ングすることによって、バイナリパルスのビットストリ
ームの特性決定法を提供することである。この方法は、
ビットストリームパルスの各時間に連続した電圧閾レベ
ル及び遅延クロックパルスを発生し、バイナリパルスビ
ットストリームの連続パルスで、各遅延クロックパルス
間にサンプリングされたパルス電圧レベルの多数のカウ
ントを蓄積する。蓄積されたカウントは処理されて、バ
イナリパルスビットストリームの特性を定義するアイダ
イアグラムを形成する。
【００１０】
【課題を解決するための手段】本発明によるバイナリパ
ルスビットストリーム(14)の特性判定装置は、二進化パ
ルスビットストリーム(14)の連続パルスに対し各遅延ク
ロックパルス間に電圧閾レベルを超えるパルス電圧レベ
ルをサンプリングする測定手段(2)と、測定手段(2)に接
続されかつビットストリームパルスの各周期の間に連続
した閾電圧レベル及び遅延クロックパルスを発生させ、
かつ各遅延クロックパルスの間に、二進化パルスビット
ストリーム(14)の連続パルスでサンプリングされたパル
ス電圧レベルの複数のカウントを蓄積（記憶）し、蓄積
されたカウントを分析して処理し、バイナリパルスビッ
トストリーム(14)の特性を定義、形成又は表示するアイ
ダイアグラム(30)を形成する制御手段(21)とを備えてい
る。
ルスビットストリーム(14)の特性判定装置は、二進化パ
ルスビットストリーム(14)の連続パルスに対し各遅延ク
ロックパルス間に電圧閾レベルを超えるパルス電圧レベ
ルをサンプリングする測定手段(2)と、測定手段(2)に接
続されかつビットストリームパルスの各周期の間に連続
した閾電圧レベル及び遅延クロックパルスを発生させ、
かつ各遅延クロックパルスの間に、二進化パルスビット
ストリーム(14)の連続パルスでサンプリングされたパル
ス電圧レベルの複数のカウントを蓄積（記憶）し、蓄積
されたカウントを分析して処理し、バイナリパルスビッ
トストリーム(14)の特性を定義、形成又は表示するアイ
ダイアグラム(30)を形成する制御手段(21)とを備えてい
る。
【００１１】本発明の実施の形態では、制御手段(21)
は、バイナリパルスビットストリーム(14)のパルス反復
速度を判定し、各バイナリパルス周期の間に所定の時間
ステップで各々分割された連続の遅延クロックパルスを
発生させるプロセッサ(210)である。プロセッサ(210)
は、各遅延クロックパルス間に、所定の電圧ステップで
各々分割された連続の電圧閾値を発生する。プロセッサ
(210)は、プロセッサ(210)のメモリで第１のアイデータ
アレイを形成し、サンプリングされたパルス電圧レベル
カウントは、第１のパルス周期の間に、電圧ステップで
分割された電圧閾レベルと、時間ステップで分割された
遅延クロックとによって形成されたアレイ位置で記録さ
れる。プロセッサ(210)は、初期パルスに続く連続パル
スのパルス周期の間に電圧ステップで分割された電圧閾
値レベルと、時間ステップで分割された遅延クロックパ
ルスとによって形成された位置のアイデータアレイにサ
ンプリングされたパルス電圧カウントを蓄積する。プロ
セッサ(210)は、プロセッサメモリで第２のアイデータ
を発生する。プロセッサ(210)は、各遅延クロックパル
スの電圧閾値から、遅延クロックパルスの１をプラスし
た各電圧閾値位置で記録されるパルス電圧カウントを引
いて、第２のアイデータアレイに対応する電圧閾値及び
遅延クロック位置のカウントの結果を記録する。プロセ
ッサ(210)は、バイナリパルスビットストリーム(14)の
特性を定義するアイダイアグラム(30)の第２のアイデー
タアレイを表示する。
は、バイナリパルスビットストリーム(14)のパルス反復
速度を判定し、各バイナリパルス周期の間に所定の時間
ステップで各々分割された連続の遅延クロックパルスを
発生させるプロセッサ(210)である。プロセッサ(210)
は、各遅延クロックパルス間に、所定の電圧ステップで
各々分割された連続の電圧閾値を発生する。プロセッサ
(210)は、プロセッサ(210)のメモリで第１のアイデータ
アレイを形成し、サンプリングされたパルス電圧レベル
カウントは、第１のパルス周期の間に、電圧ステップで
分割された電圧閾レベルと、時間ステップで分割された
遅延クロックとによって形成されたアレイ位置で記録さ
れる。プロセッサ(210)は、初期パルスに続く連続パル
スのパルス周期の間に電圧ステップで分割された電圧閾
値レベルと、時間ステップで分割された遅延クロックパ
ルスとによって形成された位置のアイデータアレイにサ
ンプリングされたパルス電圧カウントを蓄積する。プロ
セッサ(210)は、プロセッサメモリで第２のアイデータ
を発生する。プロセッサ(210)は、各遅延クロックパル
スの電圧閾値から、遅延クロックパルスの１をプラスし
た各電圧閾値位置で記録されるパルス電圧カウントを引
いて、第２のアイデータアレイに対応する電圧閾値及び
遅延クロック位置のカウントの結果を記録する。プロセ
ッサ(210)は、バイナリパルスビットストリーム(14)の
特性を定義するアイダイアグラム(30)の第２のアイデー
タアレイを表示する。
【００１２】本発明の他の実施の形態では、バイナリパ
ルスビットストリーム(14)の特性判定バイナリパルス波
形測定装置は、二進化パルスビットストリーム(14)の連
続パルスに対し各遅延クロックパルス間に電圧閾レベル
を超えるパルス電圧レベルをサンプリングする論理回路
手段(20)と、プログラム制御されたプロセッサ(210)に
より制御されかつ論理回路手段(20)に接続された制御手
段(21)とを備えている。制御手段(21)は、ビットストリ
ームパルスの各周期の間に、連続した閾電圧レベル及び
遅延クロックパルスを発生し、各遅延クロックパルス間
に、二進化パルスビットストリーム(14)の連続パルスで
サンプリングされたパルス電圧レベルの複数のカウント
を蓄積し、蓄積されたカウントを処理し、バイナリパル
スビットストリーム(14)の特性を定義するアイダイアグ
ラム(30)を形成する。論理回路手段(20)は、バイナリパ
ルスのビットストリーム(14)を受信する一方の入力端子
と、所定の電圧ステップで各分割された連続の電圧閾レ
ベルを受信する他方の比較入力端子とを有する電圧コン
パレータ(200)と、パルス電圧レベルが各遅延クロック
パルスで電圧閾レベルを超えるとき、カウントを発生す
る電圧コンパレータ(200)の出力に対し接続された入力
を有するロジック装置(201)とを備えている。本発明の
バイナリパルスビットストリーム(14)の特性判定バイナ
リパルス波形測定装置の他の実施の形態では、二進化パ
ルスビットストリーム(14)の連続パルスに対し各遅延ク
ロックパルス間に電圧閾レベルを超えるパルス電圧レベ
ルをサンプリングする論理回路手段(20)と、プログラム
制御されたプロセッサ(210)により制御されて論理回路
手段(20)に接続され、ビットストリームパルスの各周期
の間に所定の電圧ステップで各分割された連続した閾電
圧レベル及び所定の時間ステップで各分割された遅延ク
ロックパルスを発生し、各遅延クロックパルス間に二進
化パルスビットストリーム(14)の連続パルスでサンプリ
ングされたパルス電圧レベルの複数カウントを蓄積し、
蓄積されたカウントを処理し、バイナリパルスビットス
トリーム(14)の特性を定義するアイダイアグラム(30)を
発生する測定手段(2)とを備えている。
ルスビットストリーム(14)の特性判定バイナリパルス波
形測定装置は、二進化パルスビットストリーム(14)の連
続パルスに対し各遅延クロックパルス間に電圧閾レベル
を超えるパルス電圧レベルをサンプリングする論理回路
手段(20)と、プログラム制御されたプロセッサ(210)に
より制御されかつ論理回路手段(20)に接続された制御手
段(21)とを備えている。制御手段(21)は、ビットストリ
ームパルスの各周期の間に、連続した閾電圧レベル及び
遅延クロックパルスを発生し、各遅延クロックパルス間
に、二進化パルスビットストリーム(14)の連続パルスで
サンプリングされたパルス電圧レベルの複数のカウント
を蓄積し、蓄積されたカウントを処理し、バイナリパル
スビットストリーム(14)の特性を定義するアイダイアグ
ラム(30)を形成する。論理回路手段(20)は、バイナリパ
ルスのビットストリーム(14)を受信する一方の入力端子
と、所定の電圧ステップで各分割された連続の電圧閾レ
ベルを受信する他方の比較入力端子とを有する電圧コン
パレータ(200)と、パルス電圧レベルが各遅延クロック
パルスで電圧閾レベルを超えるとき、カウントを発生す
る電圧コンパレータ(200)の出力に対し接続された入力
を有するロジック装置(201)とを備えている。本発明の
バイナリパルスビットストリーム(14)の特性判定バイナ
リパルス波形測定装置の他の実施の形態では、二進化パ
ルスビットストリーム(14)の連続パルスに対し各遅延ク
ロックパルス間に電圧閾レベルを超えるパルス電圧レベ
ルをサンプリングする論理回路手段(20)と、プログラム
制御されたプロセッサ(210)により制御されて論理回路
手段(20)に接続され、ビットストリームパルスの各周期
の間に所定の電圧ステップで各分割された連続した閾電
圧レベル及び所定の時間ステップで各分割された遅延ク
ロックパルスを発生し、各遅延クロックパルス間に二進
化パルスビットストリーム(14)の連続パルスでサンプリ
ングされたパルス電圧レベルの複数カウントを蓄積し、
蓄積されたカウントを処理し、バイナリパルスビットス
トリーム(14)の特性を定義するアイダイアグラム(30)を
発生する測定手段(2)とを備えている。
【００１３】本発明のバイナリパルスビットストリーム
(14)の特性判定法は、ビットストリームパルスの各周期
の間に連続する閾電圧レベル及び遅延クロックパルスを
発生する過程と、二進化パルスビットストリーム(14)の
連続パルスで、各遅延クロックパルス間に発生する電圧
閾レベルを超えるパルス電圧レベルの複数カウントを測
定し及び蓄積し、蓄積された電圧カウントを分析して処
理する過程と、バイナリパルスビットストリーム(14)の
特性を定義するアイダイアグラム(30)を形成する過程を
含む。また、本発明のバイナリパルスビットストリーム
(14)の特性判定法は、二進化パルスビットストリーム(1
4)の連続パルスに対し各遅延クロックパルス間に電圧閾
レベルを超えるパルス電圧レベルをサンプリングする過
程と、ビットストリームパルスの各周期の間に連続した
閾電圧レベル及び遅延クロックパルスを発生し、各遅延
クロックパルス間に二進化パルスビットストリーム(14)
の連続パルスでサンプリングされたパルス電圧レベルの
多数のカウントを蓄積する過程と、蓄積されたカウント
を処理し、バイナリパルスビットストリーム(14)の特性
を定義するアイダイアグラム(30)を形成する過程とを含
む。発生過程は、バイナリパルスビットストリーム(14)
のパルス反復速度を判定する過程と、各バイナリパルス
周期の間に所定の時間ステップで各々分割された連続の
遅延クロックパルスを発生させる過程とを含む。発生過
程は、各遅延クロックパルス間に所定の電圧ステップで
各々分割された連続の電圧閾値を発生する過程を含む。
発生過程は、プロセッサ(210)のメモリで第１のアイデ
ータアレイを形成する過程と、サンプリングされたパル
ス電圧カウントは、第１のパルス周期の間に電圧ステッ
プで分割された電圧閾レベルと、時間ステップで分割さ
れた遅延クロックとによって明確にされたアレイ位置で
記録される過程とを含む。処理過程は、プロセッサメモ
リで第２のアイデータを形成する過程を含む。処理過程
は、各遅延クロックパルスの電圧閾値から、遅延クロッ
クパルスの１をプラスした各電圧閾値位置で記録される
パルス電圧カウントを引く過程と、第２のアイデータア
レイの対応する電圧閾値及び遅延クロック位置のカウン
トの結果を記録する過程とを含む。処理過程は、アイダ
イアグラム(30)として第２のアイデータアレイを表示す
る。
(14)の特性判定法は、ビットストリームパルスの各周期
の間に連続する閾電圧レベル及び遅延クロックパルスを
発生する過程と、二進化パルスビットストリーム(14)の
連続パルスで、各遅延クロックパルス間に発生する電圧
閾レベルを超えるパルス電圧レベルの複数カウントを測
定し及び蓄積し、蓄積された電圧カウントを分析して処
理する過程と、バイナリパルスビットストリーム(14)の
特性を定義するアイダイアグラム(30)を形成する過程を
含む。また、本発明のバイナリパルスビットストリーム
(14)の特性判定法は、二進化パルスビットストリーム(1
4)の連続パルスに対し各遅延クロックパルス間に電圧閾
レベルを超えるパルス電圧レベルをサンプリングする過
程と、ビットストリームパルスの各周期の間に連続した
閾電圧レベル及び遅延クロックパルスを発生し、各遅延
クロックパルス間に二進化パルスビットストリーム(14)
の連続パルスでサンプリングされたパルス電圧レベルの
多数のカウントを蓄積する過程と、蓄積されたカウント
を処理し、バイナリパルスビットストリーム(14)の特性
を定義するアイダイアグラム(30)を形成する過程とを含
む。発生過程は、バイナリパルスビットストリーム(14)
のパルス反復速度を判定する過程と、各バイナリパルス
周期の間に所定の時間ステップで各々分割された連続の
遅延クロックパルスを発生させる過程とを含む。発生過
程は、各遅延クロックパルス間に所定の電圧ステップで
各々分割された連続の電圧閾値を発生する過程を含む。
発生過程は、プロセッサ(210)のメモリで第１のアイデ
ータアレイを形成する過程と、サンプリングされたパル
ス電圧カウントは、第１のパルス周期の間に電圧ステッ
プで分割された電圧閾レベルと、時間ステップで分割さ
れた遅延クロックとによって明確にされたアレイ位置で
記録される過程とを含む。処理過程は、プロセッサメモ
リで第２のアイデータを形成する過程を含む。処理過程
は、各遅延クロックパルスの電圧閾値から、遅延クロッ
クパルスの１をプラスした各電圧閾値位置で記録される
パルス電圧カウントを引く過程と、第２のアイデータア
レイの対応する電圧閾値及び遅延クロック位置のカウン
トの結果を記録する過程とを含む。処理過程は、アイダ
イアグラム(30)として第２のアイデータアレイを表示す
る。
【００１４】本発明の好適な実施の形態では、バイナリ
パルスのビットストリーム(14)の特性を判定する装置
は、各遅延クロックパルス間に、二進化ビットストリー
ム(14)の連続パルスで電圧閾値を超えるパルス電圧レベ
ルをサンプリングする測定装置を有する。測定装置に連
結された制御手段(21)は、ビットストリームパルスの各
周期の間に連続した閾電圧レベル及び遅延クロックパル
スを発生し、各遅延クロックパルス間に、二進化パルス
ビットストリーム(14)の連続パルスのサンプリングされ
たパルス電圧レベルの多数のカウントを蓄積する。蓄積
されたカウントは処理されて、バイナリパルスビットス
トリーム(14)の特性を定義するアイダイアグラム(30)を
形成する。
パルスのビットストリーム(14)の特性を判定する装置
は、各遅延クロックパルス間に、二進化ビットストリー
ム(14)の連続パルスで電圧閾値を超えるパルス電圧レベ
ルをサンプリングする測定装置を有する。測定装置に連
結された制御手段(21)は、ビットストリームパルスの各
周期の間に連続した閾電圧レベル及び遅延クロックパル
スを発生し、各遅延クロックパルス間に、二進化パルス
ビットストリーム(14)の連続パルスのサンプリングされ
たパルス電圧レベルの多数のカウントを蓄積する。蓄積
されたカウントは処理されて、バイナリパルスビットス
トリーム(14)の特性を定義するアイダイアグラム(30)を
形成する。
【００１５】また、本発明の好適な実施例では、バイナ
リパルスのビットストリーム(14)の特性判定法は、ビッ
トストリームパルスの各周期の間に連続した閾電圧レベ
ル及び遅延クロックパルスを発生する。その方法の過程
は、二進化パルスビットストリーム(14)の連続パルス
で、各遅延クロックパルス間に発生する電圧閾レベルを
超えるパルス電圧レベルの多数のカウントを測定し蓄積
する。この方法は、蓄積された電圧カウントを分析して
処理し、バイナリパルスビットストリーム(14)の特性を
定義するアイダイアグラム(30)を形成する。
リパルスのビットストリーム(14)の特性判定法は、ビッ
トストリームパルスの各周期の間に連続した閾電圧レベ
ル及び遅延クロックパルスを発生する。その方法の過程
は、二進化パルスビットストリーム(14)の連続パルス
で、各遅延クロックパルス間に発生する電圧閾レベルを
超えるパルス電圧レベルの多数のカウントを測定し蓄積
する。この方法は、蓄積された電圧カウントを分析して
処理し、バイナリパルスビットストリーム(14)の特性を
定義するアイダイアグラム(30)を形成する。
【００１６】
【発明の実施の形態】図１に示すように、高速通信シス
テム1は、伝送装置12により受信機11に接続された送信
機10を備える。バイナリビットストリーム13が伝送装置
12の入力側に加えられると、情報は二進化パルス形式で
受信機11に送信される。伝送装置12は、同軸ケーブル、
光ファイバ、ラジオ及び衛星リンク等、多種の高速伝送
装置の何れかである。代表的な適用例では、入力された
バイナリビットストリーム13のバイナリパルスは、伝送
装置12の特性により変化し、受信機11で受信したバイナ
リビットストリーム14として示す丸味を帯びた二進化パ
ルス形式で表示される。図１に示すように、バイナリパ
ルス符号化波形測定装置2は、送信機10の出力装置、受
信機11の入力装置、伝送装置12上の何れかの位置又は送
信機10内及び受信機11内の何れかの位置で伝送装置12に
接続され、送受信されるバイナリパルス符号化ビットス
トリームの質を測定する。動作中、制御装置21は、カウ
ント論理回路20の動作を制御して、測定バイナリパルス
符号化ビットストリーム14の質を示す統計的アイダイア
グラム30をディスプレイ装置3上に形成する。ディスプ
レイ装置3は、例えば、コンピュータ又は独立したモニ
タ、プロッタ、種々の記憶装置等、多くの周知のディス
プレイの何れかを用いる。
テム1は、伝送装置12により受信機11に接続された送信
機10を備える。バイナリビットストリーム13が伝送装置
12の入力側に加えられると、情報は二進化パルス形式で
受信機11に送信される。伝送装置12は、同軸ケーブル、
光ファイバ、ラジオ及び衛星リンク等、多種の高速伝送
装置の何れかである。代表的な適用例では、入力された
バイナリビットストリーム13のバイナリパルスは、伝送
装置12の特性により変化し、受信機11で受信したバイナ
リビットストリーム14として示す丸味を帯びた二進化パ
ルス形式で表示される。図１に示すように、バイナリパ
ルス符号化波形測定装置2は、送信機10の出力装置、受
信機11の入力装置、伝送装置12上の何れかの位置又は送
信機10内及び受信機11内の何れかの位置で伝送装置12に
接続され、送受信されるバイナリパルス符号化ビットス
トリームの質を測定する。動作中、制御装置21は、カウ
ント論理回路20の動作を制御して、測定バイナリパルス
符号化ビットストリーム14の質を示す統計的アイダイア
グラム30をディスプレイ装置3上に形成する。ディスプ
レイ装置3は、例えば、コンピュータ又は独立したモニ
タ、プロッタ、種々の記憶装置等、多くの周知のディス
プレイの何れかを用いる。
【００１７】測定された高速パルス符号化ビットストリ
ームからアイダイアグラムを形成するため、全時間オフ
セットと重要な電圧レベルとによる時間オフセット−電
圧座標で測定パルスの波形が交差し、サンプルが時間の
番号と一致するように波形からサンプルを収集しなけれ
ばならない。一般にパルス符号化ビットストリームは、
連続する「０」及び「１」のパルスから成り、各「０」
パルスはある電圧レベルで送信され、各「１」パルスは
その他の電圧レベルで送信される。「０」及び「１」の
パルスの具体的な順序は、送信機10によって、受信機11
へ送信される情報又はデータを明確化する。パルスは、
「パルス周期（pulse period）」と後述するある周期又
は期間の反復速度を有し、通信システムクロックにより
決定される反復速度で先行するパルスに追従する。
ームからアイダイアグラムを形成するため、全時間オフ
セットと重要な電圧レベルとによる時間オフセット−電
圧座標で測定パルスの波形が交差し、サンプルが時間の
番号と一致するように波形からサンプルを収集しなけれ
ばならない。一般にパルス符号化ビットストリームは、
連続する「０」及び「１」のパルスから成り、各「０」
パルスはある電圧レベルで送信され、各「１」パルスは
その他の電圧レベルで送信される。「０」及び「１」の
パルスの具体的な順序は、送信機10によって、受信機11
へ送信される情報又はデータを明確化する。パルスは、
「パルス周期（pulse period）」と後述するある周期又
は期間の反復速度を有し、通信システムクロックにより
決定される反復速度で先行するパルスに追従する。
【００１８】制御装置21で制御される測定装置又はカウ
ント論理回路20は、各遅延クロックパルス間に、二進化
パルスビットストリームの連続パルスで閾電圧レベルを
超えるパルス電圧レベルをサンプリングする。最小電圧
VMINと最大電圧VMAXとの間の電圧ステップΔVに変数電
圧閾値VVTが発生し、かつゼロレンジと選択された最大
時間TMAXとの間の時間ステップΔTに変数時間遅延クロ
ックパルスTVDが発生するパルス周期の間に、カウント
論理回路20は各パルスの電圧カウントを集計する。カウ
ント論理回路20に接続された制御装置21は、ビットスト
リームパルスの各周期の間に連続した閾電圧レベルVVT
及び遅延クロックパルスTVDを発生し、二進化パルスビ
ットストリームの連続パルスで、各遅延クロックパルス
TVDの間に閾電圧レベルVVTを超えるサンプリングされた
パルス電圧レベルの多数のカウントを蓄積する。カウン
トは、メモリ211にアイデータアレイ（アイデータ配
列）A1,2111として制御装置21によって記録され、最初
に測定されたバイナリパルスに続く連続したパルス周期
の間に、電圧ステップΔVで分割された電圧閾レベル
VVT、及び時間ステップΔTで分割された遅延クロックパ
ルスTVDにより形成されるアレイ内の位置TVD、VVTにカ
ウントデータが記憶される。このように、カウントはパ
ルス周期の時間ゼロに各パルスが始まり、パルス電圧レ
ベルのカウントは、最小電圧VMINから最大電圧VMAXまで
変動する変数電圧閾値VVTとしてアイデータアレイに取
り込まれ記録される。遅延時間クロックパルスTVDは、
やがて時間ステップΔTだけ進み、カウント処理が繰り
返され、時間TMAXに達するまで、カウント測定はΔTス
テップで続く。カウント測定は、多数のビットストリー
ムパルス、例えば連続して数千パルス以上続き、アイデ
ータアレイに全カウントが記録される。
ント論理回路20は、各遅延クロックパルス間に、二進化
パルスビットストリームの連続パルスで閾電圧レベルを
超えるパルス電圧レベルをサンプリングする。最小電圧
VMINと最大電圧VMAXとの間の電圧ステップΔVに変数電
圧閾値VVTが発生し、かつゼロレンジと選択された最大
時間TMAXとの間の時間ステップΔTに変数時間遅延クロ
ックパルスTVDが発生するパルス周期の間に、カウント
論理回路20は各パルスの電圧カウントを集計する。カウ
ント論理回路20に接続された制御装置21は、ビットスト
リームパルスの各周期の間に連続した閾電圧レベルVVT
及び遅延クロックパルスTVDを発生し、二進化パルスビ
ットストリームの連続パルスで、各遅延クロックパルス
TVDの間に閾電圧レベルVVTを超えるサンプリングされた
パルス電圧レベルの多数のカウントを蓄積する。カウン
トは、メモリ211にアイデータアレイ（アイデータ配
列）A1,2111として制御装置21によって記録され、最初
に測定されたバイナリパルスに続く連続したパルス周期
の間に、電圧ステップΔVで分割された電圧閾レベル
VVT、及び時間ステップΔTで分割された遅延クロックパ
ルスTVDにより形成されるアレイ内の位置TVD、VVTにカ
ウントデータが記憶される。このように、カウントはパ
ルス周期の時間ゼロに各パルスが始まり、パルス電圧レ
ベルのカウントは、最小電圧VMINから最大電圧VMAXまで
変動する変数電圧閾値VVTとしてアイデータアレイに取
り込まれ記録される。遅延時間クロックパルスTVDは、
やがて時間ステップΔTだけ進み、カウント処理が繰り
返され、時間TMAXに達するまで、カウント測定はΔTス
テップで続く。カウント測定は、多数のビットストリー
ムパルス、例えば連続して数千パルス以上続き、アイデ
ータアレイに全カウントが記録される。
【００１９】バイナリパルス符号化波形測定装置2（図
２）は、制御装置21で制御されるカウント論理回路20を
含み、制御プロセッサ21は、複数種の何れかのコンピュ
ータを使用できる。本発明を十分に理解するため、制御
装置21は、メモリ211及びディスプレイ装置3に対して、
バス212で接続されたプロセッサ210を有する。また、プ
ロセッサ210は公知の動作を行うアドレスレジスタ213及
び215へバス212によって接続される。一般的な動作で
は、プロセッサ210はアドレスレジスタ213のアドレス指
定を行い、カウント論理回路20の超閾値カウンタ202か
ら受信し、かつアドレスレジスタ213に記憶するカウン
トデータをメモリ211のアイデータアレイA1,2111に記録
することを要求する。また、プロセッサ210はアドレス
レジスタ215のアドレス指定を行い、アドレスレジスタ
に記憶されかつカウント論理回路20で種々の成分の制御
に使用される情報を送信する。高速バイナリビットスト
リームがインタフェース216に加えられて、プロセッサ2
10はビットストリームの反復速度に同期するクロックパ
ルスを発生する。メモリ211に記憶されたプログラム
は、本発明の原理に従って、カウント論理回路20及び制
御装置21の動作でプロセッサ210を制御する。
２）は、制御装置21で制御されるカウント論理回路20を
含み、制御プロセッサ21は、複数種の何れかのコンピュ
ータを使用できる。本発明を十分に理解するため、制御
装置21は、メモリ211及びディスプレイ装置3に対して、
バス212で接続されたプロセッサ210を有する。また、プ
ロセッサ210は公知の動作を行うアドレスレジスタ213及
び215へバス212によって接続される。一般的な動作で
は、プロセッサ210はアドレスレジスタ213のアドレス指
定を行い、カウント論理回路20の超閾値カウンタ202か
ら受信し、かつアドレスレジスタ213に記憶するカウン
トデータをメモリ211のアイデータアレイA1,2111に記録
することを要求する。また、プロセッサ210はアドレス
レジスタ215のアドレス指定を行い、アドレスレジスタ
に記憶されかつカウント論理回路20で種々の成分の制御
に使用される情報を送信する。高速バイナリビットスト
リームがインタフェース216に加えられて、プロセッサ2
10はビットストリームの反復速度に同期するクロックパ
ルスを発生する。メモリ211に記憶されたプログラム
は、本発明の原理に従って、カウント論理回路20及び制
御装置21の動作でプロセッサ210を制御する。
【００２０】カウント論理回路20は、伝送装置12又はそ
の他の送信機10若しくは受信機11のポイントに接続され
た１の入力を有する１ビットコンパレータ200を備え、
高速二進化ビットストリームを測定する。論理素子200
及び201は主なサンプリング構成部品であり、１ビット
コンパレータ200にD-フリップフロップ201が接続され
る。非反転入力端子の信号電圧が反転入力端子の信号電
圧より高いとき、1ビットのコンパレータ200は「ハイ」
を出力する。D-フリップフロップ201は、「D」入力の値
を超閾値カウンタ202のイネーブル入力に接続された
「Q」出力へコピーする。動作中、プロセッサ210は、イ
ンタフェース216によって高速バイナリパルスビットス
トリームのパルス反復速度を決定し、各バイナリパルス
の周期の間に所定の時間ステップΔTで各々分割された
連続の遅延時間クロックパルスTVDを発生し、アドレス
レジスタ215を通じて、超閾値カウンタ202及び測定領域
カウンタ203へ時間遅延クロックパルスTVDを加える。超
閾値カウンタ202は、同期式のイネーブル及びリセット
可能なカウンタであり公知の技術である。カウンタがリ
セットされず、カウンタに加えられるクロック信号の上
端でイネーブルラインが１（ハイ）のときのみ、カウン
タは増加する。電圧閾値VVTは最小電圧VMINから最大電
圧VMAXまで移動するとき、時間遅延クロックパルスTVD
の上端時に、超閾値カウンタ202は、電圧閾値VVTより高
い継続するカウント数を保持する。また、測定領域カウ
ンタ203は同期式のイネーブル及びリセット可能なカウ
ンタであり、アイダイアグラムの各時間遅延クロックパ
ルスTVD及び電圧閾値VVTの位置の「閾値を超える」カウ
ントの演算に注目して、ビット数を設定する測定領域サ
イズを設定する。変数電圧閾値VVTは、コンパレータ200
の反転入力端子に印加される静的制御電圧であり、アド
レスレジスタ215のアドレスを指定するプロセッサ210に
より設定され、アドレスレジスタ215でVVTコンバータ21
4に対するデジタルを制御し、VVTコンバータ214で正確
な増加電圧を出力して、コンパレータ200の反転入力端
子に適切な電圧ステップΔV増加分を加える。
の他の送信機10若しくは受信機11のポイントに接続され
た１の入力を有する１ビットコンパレータ200を備え、
高速二進化ビットストリームを測定する。論理素子200
及び201は主なサンプリング構成部品であり、１ビット
コンパレータ200にD-フリップフロップ201が接続され
る。非反転入力端子の信号電圧が反転入力端子の信号電
圧より高いとき、1ビットのコンパレータ200は「ハイ」
を出力する。D-フリップフロップ201は、「D」入力の値
を超閾値カウンタ202のイネーブル入力に接続された
「Q」出力へコピーする。動作中、プロセッサ210は、イ
ンタフェース216によって高速バイナリパルスビットス
トリームのパルス反復速度を決定し、各バイナリパルス
の周期の間に所定の時間ステップΔTで各々分割された
連続の遅延時間クロックパルスTVDを発生し、アドレス
レジスタ215を通じて、超閾値カウンタ202及び測定領域
カウンタ203へ時間遅延クロックパルスTVDを加える。超
閾値カウンタ202は、同期式のイネーブル及びリセット
可能なカウンタであり公知の技術である。カウンタがリ
セットされず、カウンタに加えられるクロック信号の上
端でイネーブルラインが１（ハイ）のときのみ、カウン
タは増加する。電圧閾値VVTは最小電圧VMINから最大電
圧VMAXまで移動するとき、時間遅延クロックパルスTVD
の上端時に、超閾値カウンタ202は、電圧閾値VVTより高
い継続するカウント数を保持する。また、測定領域カウ
ンタ203は同期式のイネーブル及びリセット可能なカウ
ンタであり、アイダイアグラムの各時間遅延クロックパ
ルスTVD及び電圧閾値VVTの位置の「閾値を超える」カウ
ントの演算に注目して、ビット数を設定する測定領域サ
イズを設定する。変数電圧閾値VVTは、コンパレータ200
の反転入力端子に印加される静的制御電圧であり、アド
レスレジスタ215のアドレスを指定するプロセッサ210に
より設定され、アドレスレジスタ215でVVTコンバータ21
4に対するデジタルを制御し、VVTコンバータ214で正確
な増加電圧を出力して、コンパレータ200の反転入力端
子に適切な電圧ステップΔV増加分を加える。
【００２１】制御装置21は、スタートパルスを加えてス
タートサンプルシーケンスを開始し、超閾値カウンタ20
2及び測定カウンタ203をリセットしてデータの蓄積を開
始する。測定領域カウンタ203がその最後のカウントに
達すると、装置は自動的に停止し、その時点の「閾値を
超える」カウントを保持し記憶する。次の測定を開始す
るため、制御装置21は、新しい変数電圧閾値VVT及び／
又は変数時間遅延クロックパルスTVDを発生し他のスタ
ートパルスを発生する。
タートサンプルシーケンスを開始し、超閾値カウンタ20
2及び測定カウンタ203をリセットしてデータの蓄積を開
始する。測定領域カウンタ203がその最後のカウントに
達すると、装置は自動的に停止し、その時点の「閾値を
超える」カウントを保持し記憶する。次の測定を開始す
るため、制御装置21は、新しい変数電圧閾値VVT及び／
又は変数時間遅延クロックパルスTVDを発生し他のスタ
ートパルスを発生する。
【００２２】メモリ211に記憶された図３の測定アルゴ
リズムは、スタートパルスを制御装置ロジック20に加え
て制御装置21の制御を開始する。変数時間遅延パルスT
VDの初期値をゼロに設定し（ステップ21110）、ユーザ
による選択値の時間TMAX、電圧VMAX、時間ステップΔ
T、電圧ステップΔV及び最小電圧VMINを設定する（ステ
ップ21111）。時間遅延値パルスTVDが時間TMAXの値を超
えるとき（ステップ21112）、アルゴリズムは終了し、
超えないときは変数電圧閾値VVTが最小電圧値VMINに設
定される（ステップ21113）。カウント論理回路20は、
カウントを取り出し（ステップ21114）、アイダイアグ
ラムアレイ（Eye Diagram Array：ＥＤＡ）AI,2111のカ
ウントを位置ＥＤＡ（時間遅延パルスTVD、変数電圧閾
値VVT）で記録する（ステップ21115）。変数電圧閾値V
VTは、電圧ステップΔVの値だけ増加し、新規の変数電
圧閾値VVTが電圧値VMAX未満のとき（ステップ21117）、
アルゴリズムはステップ21114から21116を繰り返し、適
切な時間遅延パルスTVD及び変数電圧閾値VVTのアレイ位
置で、アイデータアレイ2111のカウントを記録する。変
数電圧閾値VVTが電圧値VMAXを超えるとき（ステップ211
17）、時間遅延パルスTV Dは、時間ステップΔTだけ増加
し、ステップ21118、ステップ21112から21117が繰り返
され、適切な時間遅延パルスTVD及び変数電圧閾値VVTの
アレイ位置で、アイデータアレイ2111の追加カウントを
記録する。時間遅延パルス値TVD値が、時間TMAXの値を
超えるとき（ステップ21112）、測定アルゴリズムは終
了する（ステップ21119）。一般に測定を何回も反復
し、高速バイナリパルスビットストリームの質を判定す
る。測定アルゴリズムの動作が終了すると、プロセッサ
210（図２）は、プロセッサのメモリ211に第１のアイデ
ータアレイ2111を形成し、パルス周期の間に電圧ステッ
プΔVで分割された変数電圧閾値レベルVVTと、時間ステ
ップΔTで分割された時間遅延クロックパルスTVDとによ
って形成されるアレイ内にサンプリングされたパルス電
圧レベルカウントが記録される。図３の測定アルゴリズ
によって収集された代表的なカウントデータを示すアイ
データアレイの実施の形態を図５に示す。カウントデー
タはアレイ位置TVD、VVTで記録され、時間遅延パルスT
VDは時間ステップΔTで分割され、変数電圧閾値VVTは電
圧ステップΔVで分割される。
リズムは、スタートパルスを制御装置ロジック20に加え
て制御装置21の制御を開始する。変数時間遅延パルスT
VDの初期値をゼロに設定し（ステップ21110）、ユーザ
による選択値の時間TMAX、電圧VMAX、時間ステップΔ
T、電圧ステップΔV及び最小電圧VMINを設定する（ステ
ップ21111）。時間遅延値パルスTVDが時間TMAXの値を超
えるとき（ステップ21112）、アルゴリズムは終了し、
超えないときは変数電圧閾値VVTが最小電圧値VMINに設
定される（ステップ21113）。カウント論理回路20は、
カウントを取り出し（ステップ21114）、アイダイアグ
ラムアレイ（Eye Diagram Array：ＥＤＡ）AI,2111のカ
ウントを位置ＥＤＡ（時間遅延パルスTVD、変数電圧閾
値VVT）で記録する（ステップ21115）。変数電圧閾値V
VTは、電圧ステップΔVの値だけ増加し、新規の変数電
圧閾値VVTが電圧値VMAX未満のとき（ステップ21117）、
アルゴリズムはステップ21114から21116を繰り返し、適
切な時間遅延パルスTVD及び変数電圧閾値VVTのアレイ位
置で、アイデータアレイ2111のカウントを記録する。変
数電圧閾値VVTが電圧値VMAXを超えるとき（ステップ211
17）、時間遅延パルスTV Dは、時間ステップΔTだけ増加
し、ステップ21118、ステップ21112から21117が繰り返
され、適切な時間遅延パルスTVD及び変数電圧閾値VVTの
アレイ位置で、アイデータアレイ2111の追加カウントを
記録する。時間遅延パルス値TVD値が、時間TMAXの値を
超えるとき（ステップ21112）、測定アルゴリズムは終
了する（ステップ21119）。一般に測定を何回も反復
し、高速バイナリパルスビットストリームの質を判定す
る。測定アルゴリズムの動作が終了すると、プロセッサ
210（図２）は、プロセッサのメモリ211に第１のアイデ
ータアレイ2111を形成し、パルス周期の間に電圧ステッ
プΔVで分割された変数電圧閾値レベルVVTと、時間ステ
ップΔTで分割された時間遅延クロックパルスTVDとによ
って形成されるアレイ内にサンプリングされたパルス電
圧レベルカウントが記録される。図３の測定アルゴリズ
によって収集された代表的なカウントデータを示すアイ
データアレイの実施の形態を図５に示す。カウントデー
タはアレイ位置TVD、VVTで記録され、時間遅延パルスT
VDは時間ステップΔTで分割され、変数電圧閾値VVTは電
圧ステップΔVで分割される。
【００２３】図２の制御装置21のプロセッサ210は、メ
モリ211に記憶された処理アルゴリズムプログラムの制
御動作によって、メモリ211に第２のアイデータアレイ2
112を形成する。プロセッサ210は、再び処理アルゴリズ
ムの制御下、各時間遅延パルスTVD及び１をプラスした
電圧閾値VVTで記録されたパルス電圧カウントを各遅延
クロックパルスTVDの電圧閾値VVTから引いて、アイデー
タアレイ2111に記録された未加工のカウントデータを処
理する。第２アイデータアレイの対応する電圧閾値VVT
及び遅延クロック位置TVDでカウント結果を記録する。
プロセッサ210は、バイナリパルスビットストリームの
特性及び質を明確にしかつ定義するアイダイアグラムと
して、第２のアイデータアレイ2112を表示する。
モリ211に記憶された処理アルゴリズムプログラムの制
御動作によって、メモリ211に第２のアイデータアレイ2
112を形成する。プロセッサ210は、再び処理アルゴリズ
ムの制御下、各時間遅延パルスTVD及び１をプラスした
電圧閾値VVTで記録されたパルス電圧カウントを各遅延
クロックパルスTVDの電圧閾値VVTから引いて、アイデー
タアレイ2111に記録された未加工のカウントデータを処
理する。第２アイデータアレイの対応する電圧閾値VVT
及び遅延クロック位置TVDでカウント結果を記録する。
プロセッサ210は、バイナリパルスビットストリームの
特性及び質を明確にしかつ定義するアイダイアグラムと
して、第２のアイデータアレイ2112を表示する。
【００２４】図４に示す処理アルゴリズムは、時間
TMAX、電圧VMAX、時間ステップΔT、電圧ステップΔV及
び最小電圧VMINをユーザが設定して開始される（ステッ
プ21120）。時間遅延パルス値TVDはゼロに設定される
（ステップ21121）。時間遅延パルス値TVDが時間値TMAX
に等しいか又は未満のとき（ステップ21122）、変数電
圧閾値VVTは最小電圧値VMINと等しい値に設定される
（ステップ2123）。変数電圧閾値VVTが最大電圧値VMAX
（ステップ21124）未満のとき、アイデータアレイ2の位
置TVD、VVTは、アイデータアレイ位置の時間遅延パルス
TVD及び変数電圧閾値VVT+1で記録されるカウントから、
アイデータアレイ位置の時間遅延パルスTVD及び変数電
圧閾値VVTに記録されたカウントを引いた絶対値が設定
される。変数電圧閾値VVTは、電圧値ステップΔVだけ増
加され（ステップ21127）、ステップ21124から21127が
繰り返される。変数電圧閾値VVTが最大電圧VMAXに等し
いとき（ステップ21124）、変数時間遅延パルス値TVDは
ΔTだけ増加され、ステップ21122から221124、21126及
び21127が繰り返される。変数時間遅延パルスTVDの値が
最大時間TMAXの値を超えるとき、アルゴリズムは終了す
る。図６に示すアイデータアレイ2,2112の実施例では、
測定した高速バイナリパルスビットストリームのアイダ
イアグラムのカウントアレイを有する。アイデータアレ
イ2,2111からディスプレイ装置へ処理されたカウントを
プロセッサ210で表示して、アイダイアグラムは測定さ
れたバイナリパルスビットストリームの特性及び質を示
す。
TMAX、電圧VMAX、時間ステップΔT、電圧ステップΔV及
び最小電圧VMINをユーザが設定して開始される（ステッ
プ21120）。時間遅延パルス値TVDはゼロに設定される
（ステップ21121）。時間遅延パルス値TVDが時間値TMAX
に等しいか又は未満のとき（ステップ21122）、変数電
圧閾値VVTは最小電圧値VMINと等しい値に設定される
（ステップ2123）。変数電圧閾値VVTが最大電圧値VMAX
（ステップ21124）未満のとき、アイデータアレイ2の位
置TVD、VVTは、アイデータアレイ位置の時間遅延パルス
TVD及び変数電圧閾値VVT+1で記録されるカウントから、
アイデータアレイ位置の時間遅延パルスTVD及び変数電
圧閾値VVTに記録されたカウントを引いた絶対値が設定
される。変数電圧閾値VVTは、電圧値ステップΔVだけ増
加され（ステップ21127）、ステップ21124から21127が
繰り返される。変数電圧閾値VVTが最大電圧VMAXに等し
いとき（ステップ21124）、変数時間遅延パルス値TVDは
ΔTだけ増加され、ステップ21122から221124、21126及
び21127が繰り返される。変数時間遅延パルスTVDの値が
最大時間TMAXの値を超えるとき、アルゴリズムは終了す
る。図６に示すアイデータアレイ2,2112の実施例では、
測定した高速バイナリパルスビットストリームのアイダ
イアグラムのカウントアレイを有する。アイデータアレ
イ2,2111からディスプレイ装置へ処理されたカウントを
プロセッサ210で表示して、アイダイアグラムは測定さ
れたバイナリパルスビットストリームの特性及び質を示
す。
【００２５】高速バイナリパルスビットストリームを測
定し、測定された高速バイナリパルスビットストリーム
の特性及び質を示すアイダイアグラムを形成できる装置
により、バイナリパルス符号化波形測定装置の機能性、
経済性及び効率性を改善できることは前記より明らかで
ある。
定し、測定された高速バイナリパルスビットストリーム
の特性及び質を示すアイダイアグラムを形成できる装置
により、バイナリパルス符号化波形測定装置の機能性、
経済性及び効率性を改善できることは前記より明らかで
ある。
【００２６】具体的なバイナリパルス符号化波形の実施
の形態を示す前記詳細な説明は、実施の形態の例示に過
ぎず、開示する発明を制限するものではないことを理解
すべきである。特に他の構成は本発明の範囲及び趣旨に
従う。このように、本発明は以下の請求項によってのみ
制限される。
の形態を示す前記詳細な説明は、実施の形態の例示に過
ぎず、開示する発明を制限するものではないことを理解
すべきである。特に他の構成は本発明の範囲及び趣旨に
従う。このように、本発明は以下の請求項によってのみ
制限される。
【００２７】
【発明の効果】本発明では、高速バイナリパルスビット
ストリームを測定し、測定された高速バイナリパルスビ
ットストリームの特性及び質を示すアイダイアグラムを
形成でき、バイナリパルス符号化波形測定装置の機能
性、経済性及び効率性を改善できる。
ストリームを測定し、測定された高速バイナリパルスビ
ットストリームの特性及び質を示すアイダイアグラムを
形成でき、バイナリパルス符号化波形測定装置の機能
性、経済性及び効率性を改善できる。
【図１】 システム送信機からシステム受信機へ送信す
るバイナリパルス符号化波形の統計的なアイダイアグラ
ム測定を行う通信システムに接続された本発明の原理に
よるバイナリパルス符号化波形測定装置を示すブロック
図
るバイナリパルス符号化波形の統計的なアイダイアグラ
ム測定を行う通信システムに接続された本発明の原理に
よるバイナリパルス符号化波形測定装置を示すブロック
図
【図２】 図１のバイナリパルス符号化波形測定装置を
示すブロック図
示すブロック図
【図３】 図１の通信システムの送受信機間に送信され
る高速バイナリビットストリームの各パルスの時間対電
圧レベルの測定値のデータカウントアレイを形成する図
１及び２に示す測定装置の動作フローチャート
る高速バイナリビットストリームの各パルスの時間対電
圧レベルの測定値のデータカウントアレイを形成する図
１及び２に示す測定装置の動作フローチャート
【図４】 図３のフローチャートにより形成された測定
データをアイダイアグラムデータの統計的アレイで処理
する図１及び２で記載された測定装置の動作フローチャ
ート
データをアイダイアグラムデータの統計的アレイで処理
する図１及び２で記載された測定装置の動作フローチャ
ート
【図５】 図３のフローチャートの測定アルゴリズムフ
ローチャートの動作により処理された未加工のサンプル
カウントデータの実施の形態を示す表
ローチャートの動作により処理された未加工のサンプル
カウントデータの実施の形態を示す表
【図６】 図５のフローチャートの処理アルゴリズムフ
ローチャートの動作により処理される統計的データの実
施例の表示であり、図１の通信システムの送受信機間に
送信された高速バイナリビットストリームの特性及び質
を表すアイダイアグラム
ローチャートの動作により処理される統計的データの実
施例の表示であり、図１の通信システムの送受信機間に
送信された高速バイナリビットストリームの特性及び質
を表すアイダイアグラム
1・・高速通信システム、 2・・バイナリパルス符号化
波形測定装置、 3・・ディスプレイ、 10・・送信
機、 11・・受信機、 12・・電送装置、 13・・バイ
ナリビットストリーム、 14・・バイナリパルス符号化
ビットストリーム、 20・・カウント論理回路、 21・
・制御装置、 30・・アイダイアグラム、
波形測定装置、 3・・ディスプレイ、 10・・送信
機、 11・・受信機、 12・・電送装置、 13・・バイ
ナリビットストリーム、 14・・バイナリパルス符号化
ビットストリーム、 20・・カウント論理回路、 21・
・制御装置、 30・・アイダイアグラム、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームズ・ワッシュラ アメリカ合衆国94025カリフォルニア州メ ンロ・パーク、エディソン・ウェイ3475− ディー Ｆターム(参考） 5K029 AA11 HH08 HH13 KK25 LL14 LL19 LL20
Claims (19)
- 【請求項１】 二進化パルスビットストリームの連続パ
ルスに対し各遅延クロックパルス間に電圧閾レベルを超
えるパルス電圧レベルをサンプリングする測定手段と、 測定手段に接続されかつビットストリームパルスの各周
期の間に連続した閾電圧レベル及び遅延クロックパルス
を発生させ、かつ各遅延クロックパルスの間に、二進化
パルスビットストリームの連続パルスでサンプリングさ
れたパルス電圧レベルの複数のカウントを蓄積し、蓄積
されたカウントを分析して処理し、バイナリパルスビッ
トストリームの特性を定義にするアイダイアグラムを形
成する制御手段とを備えることを特徴とするバイナリパ
ルスビットストリームの特性判定装置。 - 【請求項２】 制御手段は、バイナリパルスビットスト
リームのパルス反復速度を判定し、各バイナリパルス周
期の間に所定の時間ステップで各々分割された連続の遅
延クロックパルスを発生させるプロセッサである請求項
１に記載のバイナリパルスビットストリームの特性判定
装置。 - 【請求項３】 プロセッサは、各遅延クロックパルス間
に、所定の電圧ステップで各々分割された連続の電圧閾
値を発生する請求項２に記載のバイナリパルスビットス
トリームの特性判定装置。 - 【請求項４】 プロセッサは、プロセッサのメモリで第
１のアイデータアレイを形成し、サンプリングされたパ
ルス電圧レベルカウントは、第１のパルス周期の間に、
電圧ステップで分割された電圧閾レベルと、時間ステッ
プで分割された遅延クロックとによって形成されたアレ
イ位置で記録される請求項３に記載のバイナリパルスビ
ットストリームの特性判定装置。 - 【請求項５】 プロセッサは、初期パルスに続く連続パ
ルスのパルス周期の間に電圧ステップで分割された電圧
閾値レベルと、時間ステップで分割された遅延クロック
パルスとによって形成された位置のアイデータアレイに
サンプリングされたパルス電圧カウントを蓄積する請求
項４に記載のバイナリパルスビットストリームの特性判
定装置。 - 【請求項６】 プロセッサは、プロセッサメモリで第２
のアイデータを発生する請求項５に記載のバイナリパル
スビットストリームの特性判定装置。 - 【請求項７】 プロセッサは、各遅延クロックパルスの
電圧閾値から、遅延クロックパルスの１をプラスした各
電圧閾値位置で記録されるパルス電圧カウントを引い
て、第２のアイデータアレイに対応する電圧閾値及び遅
延クロック位置のカウントの結果を記録する請求項６に
記載のバイナリパルスビットストリームの特性判定装
置。 - 【請求項８】 プロセッサは、バイナリパルスビットス
トリームの特性を定義するアイダイアグラムの第２のア
イデータアレイを表示する請求項７に記載のバイナリパ
ルスビットストリームの特性判定装置。 - 【請求項９】 二進化パルスビットストリームの連続パ
ルスに対し各遅延クロックパルス間に電圧閾レベルを超
えるパルス電圧レベルをサンプリングするロジック手段
と、 プログラム制御されたプロセッサにより制御されかつロ
ジック手段に接続された制御手段とを備え、制御手段
は、ビットストリームパルスの各周期の間に、連続した
閾電圧レベル及び遅延クロックパルスを発生し、各遅延
クロックパルス間に、二進化パルスビットストリームの
連続パルスでサンプリングされたパルス電圧レベルの複
数のカウントを蓄積し、蓄積されたカウントを処理し、
バイナリパルスビットストリームの特性を定義するアイ
ダイアグラムを形成することを特徴とするバイナリパル
スビットストリームの特性判定バイナリパルス波形測定
装置。 - 【請求項１０】 ロジック手段は、バイナリパルスのビ
ットストリームを受信する一方の入力端子と、所定の電
圧ステップで各分割された連続の電圧閾レベルを受信す
る他方の比較入力端子とを有する電圧コンパレータと、 パルス電圧レベルが各遅延クロックパルスで電圧閾レベ
ルを超えるとき、カウントを発生する電圧コンパレータ
の出力に対し接続された入力を有するロジック装置とを
備える請求項９に記載のバイナリパルス波形測定装置。 - 【請求項１１】 二進化パルスビットストリームの連続
パルスに対し各遅延クロックパルス間に電圧閾レベルを
超えるパルス電圧レベルをサンプリングするロジック手
段と、 プログラム制御されたプロセッサにより制御されてロジ
ック手段に接続され、ビットストリームパルスの各周期
の間に所定の電圧ステップで各分割された連続した閾電
圧レベル及び所定の時間ステップで各分割された遅延ク
ロックパルスを発生し、各遅延クロックパルス間に二進
化パルスビットストリームの連続パルスでサンプリング
されたパルス電圧レベルの複数カウントを蓄積し、蓄積
されたカウントを処理し、バイナリパルスビットストリ
ームの特性を定義するアイダイアグラムを発生する測定
手段とを備えることを特徴とするバイナリパルスビット
ストリームの特性判定バイナリパルス波形測定装置。 - 【請求項１２】 ビットストリームパルスの各周期の間
に連続する閾電圧レベル及び遅延クロックパルスを発生
する過程と、 二進化パルスビットストリームの連続パルスで、各遅延
クロックパルス間に発生する電圧閾レベルを超えるパル
ス電圧レベルの複数カウントを測定し及び蓄積し、蓄積
された電圧カウントを分析して処理する過程と、 バイナリパルスビットストリームの特性を定義するアイ
ダイアグラムを形成する過程を含むことを特徴とするバ
イナリパルスビットストリームの特性判定法。 - 【請求項１３】 二進化パルスビットストリームの連続
パルスに対し各遅延クロックパルス間に電圧閾レベルを
超えるパルス電圧レベルをサンプリングする過程と、 ビットストリームパルスの各周期の間に連続した閾電圧
レベル及び遅延クロックパルスを発生し、各遅延クロッ
クパルス間に二進化パルスビットストリームの連続パル
スでサンプリングされたパルス電圧レベルの多数のカウ
ントを蓄積する過程と、 蓄積されたカウントを処理し、バイナリパルスビットス
トリームの特性を定義するアイダイアグラムを形成する
過程とを含むことを特徴とするバイナリパルスビットス
トリームの特性判定法。 - 【請求項１４】 発生過程は、バイナリパルスビットス
トリームのパルス反復速度を判定する過程と、各バイナ
リパルス周期の間に所定の時間ステップで各々分割され
た連続の遅延クロックパルスを発生させる過程とを含む
請求項１３に記載のバイナリパルスビットストリームの
特性判定法。 - 【請求項１５】 発生過程は、各遅延クロックパルス間
に所定の電圧ステップで各々分割された連続の電圧閾値
を発生する過程を含む請求項１４に記載のバイナリパル
スビットストリームの特性判定法。 - 【請求項１６】 発生過程は、プロセッサのメモリで第
１のアイデータアレイを形成する過程と、サンプリング
されたパルス電圧カウントは、第１のパルス周期の間に
電圧ステップで分割された電圧閾レベルと、時間ステッ
プで分割された遅延クロックとによって明確にされたア
レイ位置で記録される過程とを含む請求項１４に記載の
バイナリパルスビットストリームの特性判定法。 - 【請求項１７】 処理過程は、プロセッサメモリで第２
のアイデータを形成する過程を含む請求項１４に記載の
バイナリパルスビットストリームの特性判定法。 - 【請求項１８】 処理過程は、各遅延クロックパルスの
電圧閾値から、遅延クロックパルスの１をプラスした各
電圧閾値位置で記録されるパルス電圧カウントを引く過
程と、第２のアイデータアレイの対応する電圧閾値及び
遅延クロック位置のカウントの結果を記録する過程とを
含む請求項１４に記載のバイナリパルスビットストリー
ムの特性判定法。 - 【請求項１９】 処理過程は、アイダイアグラムとして
第２のアイデータアレイを表示する請求項１４に記載の
バイナリパルスビットストリームの特性判定法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/541970 | 2000-04-04 | ||
| US09/541,970 US6728311B1 (en) | 2000-04-04 | 2000-04-04 | Apparatus and method for creating eye diagram |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001352350A true JP2001352350A (ja) | 2001-12-21 |
Family
ID=24161814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001104354A Pending JP2001352350A (ja) | 2000-04-04 | 2001-04-03 | 連続ビットストリームの統計的アイダイアグラムによる測定装置及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6728311B1 (ja) |
| EP (1) | EP1143654A3 (ja) |
| JP (1) | JP2001352350A (ja) |
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