JP2001351920A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2001351920A JP2001351920A JP2000170332A JP2000170332A JP2001351920A JP 2001351920 A JP2001351920 A JP 2001351920A JP 2000170332 A JP2000170332 A JP 2000170332A JP 2000170332 A JP2000170332 A JP 2000170332A JP 2001351920 A JP2001351920 A JP 2001351920A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- pad
- electrode layer
- shape
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H10W72/019—
-
- H10W72/071—
-
- H10W72/012—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
-
- H10W20/084—
-
- H10W72/07532—
-
- H10W72/07533—
-
- H10W72/251—
-
- H10W72/29—
-
- H10W72/536—
-
- H10W72/5522—
-
- H10W72/5525—
-
- H10W72/59—
-
- H10W72/921—
-
- H10W72/923—
-
- H10W72/9232—
-
- H10W72/932—
-
- H10W72/952—
-
- H10W72/983—
-
- H10W74/00—
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 パッド電極に荷重または衝撃力が加わって
も、周囲の絶縁膜にクラックが発生しにくい構造の半導
体装置を提供する。 【解決手段】 パッド電極の主電極層１０１の平面形状
は、略円形、略楕円形、少なくとも１つの内角が９０°
より大きい略多角形、および、少なくとも１つの角部に
面取りや丸みをつけた略多角形の組合せからなる群から
選ばれた平面形状とする。主電極層１０１は、接続孔２
５１を介して下方に位置する下側電極層２５０と接続さ
れ、下側電極層２５０の下側には、下側突出部２４０が
設けられる。さらに好ましくは、これらの角部には、応
力緩衝用絶縁壁や応力緩衝用突出部を設ける。
も、周囲の絶縁膜にクラックが発生しにくい構造の半導
体装置を提供する。 【解決手段】 パッド電極の主電極層１０１の平面形状
は、略円形、略楕円形、少なくとも１つの内角が９０°
より大きい略多角形、および、少なくとも１つの角部に
面取りや丸みをつけた略多角形の組合せからなる群から
選ばれた平面形状とする。主電極層１０１は、接続孔２
５１を介して下方に位置する下側電極層２５０と接続さ
れ、下側電極層２５０の下側には、下側突出部２４０が
設けられる。さらに好ましくは、これらの角部には、応
力緩衝用絶縁壁や応力緩衝用突出部を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものであり、特に、半導体基板上
の半導体素子と外部端子とを接続するための電極として
用いられるパッド電極の構造を有する、半導体装置およ
びその製造方法に関するものである。
その製造方法に関するものであり、特に、半導体基板上
の半導体素子と外部端子とを接続するための電極として
用いられるパッド電極の構造を有する、半導体装置およ
びその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置において、デバイスの高速化
・高性能化実現のための配線遅延低減（配線抵抗低減）
や配線許容電流密度増加の目的で、従来のアルミニウム
（Ａｌ）を主成分にする配線に代わり、より抵抗が低く
信頼性の高い銅（Ｃｕ）を主成分とする配線が用いられ
るようになってきた。
・高性能化実現のための配線遅延低減（配線抵抗低減）
や配線許容電流密度増加の目的で、従来のアルミニウム
（Ａｌ）を主成分にする配線に代わり、より抵抗が低く
信頼性の高い銅（Ｃｕ）を主成分とする配線が用いられ
るようになってきた。
【０００３】パッド電極は、通常、最上層の金属配線を
用いて配線と同時に形成され、この部分に直接ワイヤを
ボンディングするワイヤボンディング法や、バンプ電極
のような接続電極を形成した後にこれらを介して接続す
るフリップチップ法などの方法により、外部端子と接続
している。なお、配線の材料として用いられる銅は、ド
ライエッチングでの微細加工性に乏しいので、配線の形
成には、化学機械研磨（ＣＭＰ：Chemical Mechanical
Polishing）法を用いた埋込配線（ダマシン）法が主に
用いられている。そのため、通常、ボンディングパッド
電極も埋込配線法を利用して形成される。
用いて配線と同時に形成され、この部分に直接ワイヤを
ボンディングするワイヤボンディング法や、バンプ電極
のような接続電極を形成した後にこれらを介して接続す
るフリップチップ法などの方法により、外部端子と接続
している。なお、配線の材料として用いられる銅は、ド
ライエッチングでの微細加工性に乏しいので、配線の形
成には、化学機械研磨（ＣＭＰ：Chemical Mechanical
Polishing）法を用いた埋込配線（ダマシン）法が主に
用いられている。そのため、通常、ボンディングパッド
電極も埋込配線法を利用して形成される。
【０００４】このような銅配線を用いた従来の半導体装
置の断面構造の一例を図１２２に示す。
置の断面構造の一例を図１２２に示す。
【０００５】図１２２に示されるように、半導体基板１
の上に素子分離絶縁膜２、ゲート絶縁膜３、ゲート電極
４、不純物拡散層５が形成され、ＭＯＳ（Metal Oxide
Semiconductor）トランジスタ６を構成している。さら
にその上側に下地絶縁膜７が形成されており、第１の配
線溝９を含む第１の金属（Ｗ）配線層１０から下に向け
て下地絶縁膜７を貫通する形にコンタクトホール８が構
成されている。さらに下地絶縁膜７の上側に第１の層間
絶縁膜１１が形成されており、第２の配線溝１３を含む
第２の金属（Ｃｕ）配線層１４から下に向けて第１の層
間絶縁膜１１を貫通する形に第１のビアホール１２が形
成されている。さらに第１の層間絶縁膜１１の上側に第
２の層間絶縁膜１５が形成されており、第３の配線溝１
７を含む第３の金属（Ｃｕ）配線層１８から下に向けて
第２の層間絶縁膜１５を貫通する形に第２のビアホール
１６が形成されている。第３の金属（Ｃｕ）配線層１８
の一部は、パッド電極１９となっている。第２の層間絶
縁膜１５の上側には、保護絶縁膜２０、バッファコート
膜２１が覆っているが、パッド電極１９に対応する箇所
には、パッド電極開口部２２としてパッド電極１９が露
出する形になっている。
の上に素子分離絶縁膜２、ゲート絶縁膜３、ゲート電極
４、不純物拡散層５が形成され、ＭＯＳ（Metal Oxide
Semiconductor）トランジスタ６を構成している。さら
にその上側に下地絶縁膜７が形成されており、第１の配
線溝９を含む第１の金属（Ｗ）配線層１０から下に向け
て下地絶縁膜７を貫通する形にコンタクトホール８が構
成されている。さらに下地絶縁膜７の上側に第１の層間
絶縁膜１１が形成されており、第２の配線溝１３を含む
第２の金属（Ｃｕ）配線層１４から下に向けて第１の層
間絶縁膜１１を貫通する形に第１のビアホール１２が形
成されている。さらに第１の層間絶縁膜１１の上側に第
２の層間絶縁膜１５が形成されており、第３の配線溝１
７を含む第３の金属（Ｃｕ）配線層１８から下に向けて
第２の層間絶縁膜１５を貫通する形に第２のビアホール
１６が形成されている。第３の金属（Ｃｕ）配線層１８
の一部は、パッド電極１９となっている。第２の層間絶
縁膜１５の上側には、保護絶縁膜２０、バッファコート
膜２１が覆っているが、パッド電極１９に対応する箇所
には、パッド電極開口部２２としてパッド電極１９が露
出する形になっている。
【０００６】また、図１２２に示した従来の半導体装置
の製造方法を図１２３〜図１３２を参照して、説明す
る。
の製造方法を図１２３〜図１３２を参照して、説明す
る。
【０００７】この例では、配線層としてタングステン
（Ｗ）配線と２層の銅（Ｃｕ）を重ねた３層金属配線構
造であり、最上層の銅配線でパッド電極を形成してい
る。なお、この場合、各々の金属配線層は、予め、接続
孔と配線溝とを形成しておき、これらに金属膜を埋込ん
だ後に、化学機械研磨（ＣＭＰ）法で研磨して不要な部
分の金属膜を除去するというデュアルダマシン（Dual D
amascene）法と呼ばれる方法で形成する場合を例として
示している。
（Ｗ）配線と２層の銅（Ｃｕ）を重ねた３層金属配線構
造であり、最上層の銅配線でパッド電極を形成してい
る。なお、この場合、各々の金属配線層は、予め、接続
孔と配線溝とを形成しておき、これらに金属膜を埋込ん
だ後に、化学機械研磨（ＣＭＰ）法で研磨して不要な部
分の金属膜を除去するというデュアルダマシン（Dual D
amascene）法と呼ばれる方法で形成する場合を例として
示している。
【０００８】図１２３に示すように、半導体基板１上
に、素子分離絶縁膜２、ゲート絶縁膜３、ゲート電極
４、不純物拡散層５からなるＭＯＳトランジスタなどの
半導体素子６を形成する。次に、半導体素子６上の全面
にシリコン酸化膜（ＳｉＯ）、リン（Ｐ）やボロン
（Ｂ）などの不純物元素を含むシリコン酸化膜などから
なる絶縁膜７ａ、配線溝加工の際のエッチングストッパ
層としてのシリコン窒化膜（ＳｉＮ）７ｂ、配線溝を形
成するためのシリコン酸化膜（ＳｉＯ）などの絶縁膜７
ｃからなる３層構造の下地絶縁膜７を熱ＣＶＤ（Chemic
al Vapor Deposition）法やプラズマＣＶＤ法などの方
法で堆積する。
に、素子分離絶縁膜２、ゲート絶縁膜３、ゲート電極
４、不純物拡散層５からなるＭＯＳトランジスタなどの
半導体素子６を形成する。次に、半導体素子６上の全面
にシリコン酸化膜（ＳｉＯ）、リン（Ｐ）やボロン
（Ｂ）などの不純物元素を含むシリコン酸化膜などから
なる絶縁膜７ａ、配線溝加工の際のエッチングストッパ
層としてのシリコン窒化膜（ＳｉＮ）７ｂ、配線溝を形
成するためのシリコン酸化膜（ＳｉＯ）などの絶縁膜７
ｃからなる３層構造の下地絶縁膜７を熱ＣＶＤ（Chemic
al Vapor Deposition）法やプラズマＣＶＤ法などの方
法で堆積する。
【０００９】図１２４に示すように、写真製版・エッチ
ング技術を用いて、下地絶縁膜７の所望の部分にコンタ
クトホール８と第１の配線溝９を形成する。このとき、
シリコン窒化膜（ＳｉＮ）７ｂはシリコン酸化膜７ｃに
対するエッチング選択比が高いので、第１の配線溝９を
加工する際のストッパ膜として作用する。
ング技術を用いて、下地絶縁膜７の所望の部分にコンタ
クトホール８と第１の配線溝９を形成する。このとき、
シリコン窒化膜（ＳｉＮ）７ｂはシリコン酸化膜７ｃに
対するエッチング選択比が高いので、第１の配線溝９を
加工する際のストッパ膜として作用する。
【００１０】図１２５に示すように、コンタクトホール
８および第１の配線溝９を埋込むように、バリアメタル
膜１０ａとタングステン（Ｗ）膜１０ｂを全面に堆積す
る。バリアメタル膜１０ａとしては、半導体素子６の不
純物拡散領域５と良好なオーミックコンタクトを得るた
めに、たとえば、チタン（Ｔｉ）５〜５０ｎｍと窒化チ
タン（ＴｉＮ）１０〜１００ｎｍの積層膜が用いられ、
ＰＶＤ（Physical Vapor Deposition）法やＣＶＤ法で
堆積する。一方、タングステン（Ｗ）膜１０ｂは、六フ
ッ化タングステン（ＷＦ6）と水素（Ｈ2）の還元反応を
利用した熱ＣＶＤ法で堆積する。
８および第１の配線溝９を埋込むように、バリアメタル
膜１０ａとタングステン（Ｗ）膜１０ｂを全面に堆積す
る。バリアメタル膜１０ａとしては、半導体素子６の不
純物拡散領域５と良好なオーミックコンタクトを得るた
めに、たとえば、チタン（Ｔｉ）５〜５０ｎｍと窒化チ
タン（ＴｉＮ）１０〜１００ｎｍの積層膜が用いられ、
ＰＶＤ（Physical Vapor Deposition）法やＣＶＤ法で
堆積する。一方、タングステン（Ｗ）膜１０ｂは、六フ
ッ化タングステン（ＷＦ6）と水素（Ｈ2）の還元反応を
利用した熱ＣＶＤ法で堆積する。
【００１１】図１２６に示すように、たとえば、過酸化
水素水（Ｈ2Ｏ2）ベースのアルミナ研磨剤を用いた化学
機械研磨（ＣＭＰ）法で、コンタクトホール８と第１の
配線溝９以外のタングステン膜１０ｂ、バリアメタル
（ＴｉＮ／Ｔｉ）膜１０ａを除去し、第１の埋込金属
（Ｗ）配線層１０を形成する。タングステン配線層１０
の膜厚は、通常１００〜３００ｎｍ程度である。
水素水（Ｈ2Ｏ2）ベースのアルミナ研磨剤を用いた化学
機械研磨（ＣＭＰ）法で、コンタクトホール８と第１の
配線溝９以外のタングステン膜１０ｂ、バリアメタル
（ＴｉＮ／Ｔｉ）膜１０ａを除去し、第１の埋込金属
（Ｗ）配線層１０を形成する。タングステン配線層１０
の膜厚は、通常１００〜３００ｎｍ程度である。
【００１２】図１２７に示すように、第１の金属（Ｗ）
配線層１０の上に、シリコン酸化膜（ＳｉＯ）などの絶
縁膜１１ａ、シリコン窒化膜（ＳｉＮ）１１ｂ、シリコ
ン酸化膜（ＳｉＯ）などの絶縁膜１１ｃからなる３層構
造の第１の層間絶縁膜１１をプラズマＣＶＤ法などの方
法で堆積する。さらに、写真製版・エッチング技術を用
いて、第１の層間絶縁膜１１の所望の部分に第１のビア
ホール１２と第２の配線溝１３を形成する。
配線層１０の上に、シリコン酸化膜（ＳｉＯ）などの絶
縁膜１１ａ、シリコン窒化膜（ＳｉＮ）１１ｂ、シリコ
ン酸化膜（ＳｉＯ）などの絶縁膜１１ｃからなる３層構
造の第１の層間絶縁膜１１をプラズマＣＶＤ法などの方
法で堆積する。さらに、写真製版・エッチング技術を用
いて、第１の層間絶縁膜１１の所望の部分に第１のビア
ホール１２と第２の配線溝１３を形成する。
【００１３】図１２８に示すように、第１のビアホール
１２および第２の配線溝１３を埋込むように、下敷膜１
４ａと銅（Ｃｕ）膜１４ｂ，１４ｃを全面に堆積する。
下敷膜１４ａは、銅（Ｃｕ）が周囲のシリコン酸化膜な
どの絶縁膜中に拡散するのを防止する作用を有し、通
常、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、
タンタルと窒化タンタルの積層膜（ＴａＮ／Ｔａ）、窒
化チタン（ＴｉＮ）膜、チタンと窒化チタンの積層膜
（ＴｉＮ／Ｔｉ）などを１０〜１００ｎｍ程度ＰＶＤ法
やＣＶＤ法を用いて堆積する。さらに、電解めっき用の
下敷膜として銅シード膜１４ｂをＰＶＤ法やＣＶＤ法で
全面に堆積した後に、たとえば、硫酸銅を主成分とする
めっき液を用いた電解めっき法により銅めっき膜１４ｃ
を５００〜１０００ｎｍ程度全面に堆積する。
１２および第２の配線溝１３を埋込むように、下敷膜１
４ａと銅（Ｃｕ）膜１４ｂ，１４ｃを全面に堆積する。
下敷膜１４ａは、銅（Ｃｕ）が周囲のシリコン酸化膜な
どの絶縁膜中に拡散するのを防止する作用を有し、通
常、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、
タンタルと窒化タンタルの積層膜（ＴａＮ／Ｔａ）、窒
化チタン（ＴｉＮ）膜、チタンと窒化チタンの積層膜
（ＴｉＮ／Ｔｉ）などを１０〜１００ｎｍ程度ＰＶＤ法
やＣＶＤ法を用いて堆積する。さらに、電解めっき用の
下敷膜として銅シード膜１４ｂをＰＶＤ法やＣＶＤ法で
全面に堆積した後に、たとえば、硫酸銅を主成分とする
めっき液を用いた電解めっき法により銅めっき膜１４ｃ
を５００〜１０００ｎｍ程度全面に堆積する。
【００１４】図１２９に示すように、たとえば、過酸化
水素水（Ｈ2Ｏ2）ベースのアルミナ研磨剤を用いた化学
機械研磨（ＣＭＰ）法で、第１のビアホール１２と第２
の配線溝１３以外の銅（Ｃｕ）膜１４ｃ、１４ｂ、下敷
膜１４ａを除去し、第２の埋込金属（Ｃｕ）配線層１４
を形成する。銅配線層の膜厚は、用途にもよるが、通
常、３００〜５００ｎｍ程度である。
水素水（Ｈ2Ｏ2）ベースのアルミナ研磨剤を用いた化学
機械研磨（ＣＭＰ）法で、第１のビアホール１２と第２
の配線溝１３以外の銅（Ｃｕ）膜１４ｃ、１４ｂ、下敷
膜１４ａを除去し、第２の埋込金属（Ｃｕ）配線層１４
を形成する。銅配線層の膜厚は、用途にもよるが、通
常、３００〜５００ｎｍ程度である。
【００１５】図１３０に示すように、第２の金属配線層
１４の上に、銅の拡散防止膜としてシリコン窒化膜１５
ａ、シリコン酸化膜などの絶縁膜１５ｂ、シリコン窒化
膜１５ｃ、シリコン酸化膜などの絶縁膜１５ｄからなる
４層構造の第２の層間絶縁膜１５をプラズマＣＶＤ法な
どの方法で堆積する。写真製版・エッチング技術を用い
て、第２の層間絶縁膜１５の所望の部分に第２のビアホ
ール１６と第３の配線溝１７を形成する。前述と同様の
方法により、第２のビアホール１６および第３の配線溝
１７を埋込むように、下敷膜１８ａと銅シード膜１８
ｂ、銅めっき膜１８ｃを全面に１．５〜３．０μｍ程度
堆積した後に、化学機械研磨法で第２のビアホール１６
と第３の配線溝１７以外の銅膜１８ｃ，１８ｂ、下敷膜
１８ａを除去し、第３の埋込金属（Ｃｕ）配線層１８を
形成する。なお、通常、最上層の金属配線層で外部端子
と接続するためのパッド電極１９も同時に形成する。最
上層の金属配線層としては、ワイヤボンディング性を考
慮して、通常、０．８〜１．５μｍ程度の比較的厚膜の
金属（Ｃｕ）配線が用いられる。
１４の上に、銅の拡散防止膜としてシリコン窒化膜１５
ａ、シリコン酸化膜などの絶縁膜１５ｂ、シリコン窒化
膜１５ｃ、シリコン酸化膜などの絶縁膜１５ｄからなる
４層構造の第２の層間絶縁膜１５をプラズマＣＶＤ法な
どの方法で堆積する。写真製版・エッチング技術を用い
て、第２の層間絶縁膜１５の所望の部分に第２のビアホ
ール１６と第３の配線溝１７を形成する。前述と同様の
方法により、第２のビアホール１６および第３の配線溝
１７を埋込むように、下敷膜１８ａと銅シード膜１８
ｂ、銅めっき膜１８ｃを全面に１．５〜３．０μｍ程度
堆積した後に、化学機械研磨法で第２のビアホール１６
と第３の配線溝１７以外の銅膜１８ｃ，１８ｂ、下敷膜
１８ａを除去し、第３の埋込金属（Ｃｕ）配線層１８を
形成する。なお、通常、最上層の金属配線層で外部端子
と接続するためのパッド電極１９も同時に形成する。最
上層の金属配線層としては、ワイヤボンディング性を考
慮して、通常、０．８〜１．５μｍ程度の比較的厚膜の
金属（Ｃｕ）配線が用いられる。
【００１６】図１３１に示すように、第３の金属（Ｃ
ｕ）配線層１８の上に、銅（Ｃｕ）の拡散防止層として
の緻密なシリコン窒化膜（ＳｉＮ）２０ａを堆積した
後、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（Ｓｉ
Ｏ）、シリコン酸窒化膜（ＳｉＯＮ）、あるいは、これ
らの積層構造膜などの保護絶縁膜２０ｂを１．０μｍ程
度堆積する。なお、保護絶縁膜２０ｂとして用いられる
シリコン窒化膜（ＳｉＮ）は、半導体基板の反りを低減
したり、金属配線に過剰な荷重が加わるのを防止するた
めに、膜応力を下げる必要があることから、銅の拡散防
止層として用いられるシリコン窒化膜（ＳｉＮ）２０ａ
よりは膜密度は小さい。さらに、その上に、必要に応じ
てポリイミドなどのバッファコート膜２１を５〜１０μ
ｍ程度、第２の保護絶縁膜として形成し、ワイヤボンデ
ィング法などの方法で外部端子（図示せず）と接続する
ために、パッド電極１９の所望部分に開口部２２を設け
る。
ｕ）配線層１８の上に、銅（Ｃｕ）の拡散防止層として
の緻密なシリコン窒化膜（ＳｉＮ）２０ａを堆積した
後、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（Ｓｉ
Ｏ）、シリコン酸窒化膜（ＳｉＯＮ）、あるいは、これ
らの積層構造膜などの保護絶縁膜２０ｂを１．０μｍ程
度堆積する。なお、保護絶縁膜２０ｂとして用いられる
シリコン窒化膜（ＳｉＮ）は、半導体基板の反りを低減
したり、金属配線に過剰な荷重が加わるのを防止するた
めに、膜応力を下げる必要があることから、銅の拡散防
止層として用いられるシリコン窒化膜（ＳｉＮ）２０ａ
よりは膜密度は小さい。さらに、その上に、必要に応じ
てポリイミドなどのバッファコート膜２１を５〜１０μ
ｍ程度、第２の保護絶縁膜として形成し、ワイヤボンデ
ィング法などの方法で外部端子（図示せず）と接続する
ために、パッド電極１９の所望部分に開口部２２を設け
る。
【００１７】図１３２に示すように、半導体基板１を個
々のチップに分割し、これらのチップ裏面をリードフレ
ームや実装基板に樹脂や半田などにより接着し（図示省
略）、その後、パッド電極開口部２２の露出した銅配線
層の部分に、超音波や熱圧着などの方法で金（Ａｕ）や
銅（Ｃｕ）ワイヤ２３をボンディングし、パッド電極１
９とボンディングワイヤ２３の接続界面に金属間化合物
層（Ｃｕパッド電極とＡｕワイヤの場合）、あるいは、
相互拡散膜（Ｃｕパッド電極とＣｕワイヤの場合）２４
を形成する。最後に、全体をモールド樹脂２５で封じる
ことにより、図５１に示す従来の半導体装置が得られ
る。
々のチップに分割し、これらのチップ裏面をリードフレ
ームや実装基板に樹脂や半田などにより接着し（図示省
略）、その後、パッド電極開口部２２の露出した銅配線
層の部分に、超音波や熱圧着などの方法で金（Ａｕ）や
銅（Ｃｕ）ワイヤ２３をボンディングし、パッド電極１
９とボンディングワイヤ２３の接続界面に金属間化合物
層（Ｃｕパッド電極とＡｕワイヤの場合）、あるいは、
相互拡散膜（Ｃｕパッド電極とＣｕワイヤの場合）２４
を形成する。最後に、全体をモールド樹脂２５で封じる
ことにより、図５１に示す従来の半導体装置が得られ
る。
【００１８】
【発明が解決しようとする課題】ただ、上述のような方
法で形成した埋込配線構造でパッド電極を形成した場
合、パッド電極６１の底面と側壁に硬い下敷膜６１ａが
あり、パッド電極６１の周囲を囲んでいる絶縁膜層と強
く接着しているため、図１３４、図１３５に示すよう
に、ワイヤボンディング時に加わる荷重または衝撃力が
周囲の絶縁膜層に直接伝わり、絶縁膜層にクラックが発
生しやすいという問題があった。
法で形成した埋込配線構造でパッド電極を形成した場
合、パッド電極６１の底面と側壁に硬い下敷膜６１ａが
あり、パッド電極６１の周囲を囲んでいる絶縁膜層と強
く接着しているため、図１３４、図１３５に示すよう
に、ワイヤボンディング時に加わる荷重または衝撃力が
周囲の絶縁膜層に直接伝わり、絶縁膜層にクラックが発
生しやすいという問題があった。
【００１９】たとえば、図１３３のように、ドライエッ
チング法によりパターニングするという方法でパッド電
極５１を形成した場合は、パッド電極５１の側面には硬
い下敷膜５１ａはなく、パッド電極５１の側壁を覆って
いる保護絶縁膜５２の膜厚も比較的小さい。また、その
上のポリイミドなどのバッファコート膜５３の機械的弾
性が大きい。そのため、ワイヤ５５をパッド電極５１に
ボンディングする際に、荷重または衝撃力５６，５７が
加わっても、パッド電極５１が横方向にわずかに変形
し、これを緩衝する作用を及ぼすので、層間絶縁膜５０
や保護絶縁膜５２にクラックが発生することはない。
チング法によりパターニングするという方法でパッド電
極５１を形成した場合は、パッド電極５１の側面には硬
い下敷膜５１ａはなく、パッド電極５１の側壁を覆って
いる保護絶縁膜５２の膜厚も比較的小さい。また、その
上のポリイミドなどのバッファコート膜５３の機械的弾
性が大きい。そのため、ワイヤ５５をパッド電極５１に
ボンディングする際に、荷重または衝撃力５６，５７が
加わっても、パッド電極５１が横方向にわずかに変形
し、これを緩衝する作用を及ぼすので、層間絶縁膜５０
や保護絶縁膜５２にクラックが発生することはない。
【００２０】一方、図１３４のように、ダマシン法のよ
うな埋込配線プロセスで形成したパッド電極６１の場合
には、パッド電極６１の底面と側壁はともに硬い下敷膜
６１ａがあり、パッド電極６１周囲を一面に覆っている
層間絶縁膜６０と強く接着している。そのため、ワイヤ
６５をパッド電極６１にボンディングする際に、荷重ま
たは衝撃力６６，６７が加わると、この荷重または衝撃
力は、周囲の層間絶縁膜６０に直接伝わってしまう。特
に、パッド電極６１の角部６８には応力（衝撃力）集中
が起こり、層間絶縁膜６０のクラック６９が発生し、ボ
ンディングワイヤ６５の剥がれや強度低下、あるいは、
信頼性上の不具合を引き起こすという問題点があった。
うな埋込配線プロセスで形成したパッド電極６１の場合
には、パッド電極６１の底面と側壁はともに硬い下敷膜
６１ａがあり、パッド電極６１周囲を一面に覆っている
層間絶縁膜６０と強く接着している。そのため、ワイヤ
６５をパッド電極６１にボンディングする際に、荷重ま
たは衝撃力６６，６７が加わると、この荷重または衝撃
力は、周囲の層間絶縁膜６０に直接伝わってしまう。特
に、パッド電極６１の角部６８には応力（衝撃力）集中
が起こり、層間絶縁膜６０のクラック６９が発生し、ボ
ンディングワイヤ６５の剥がれや強度低下、あるいは、
信頼性上の不具合を引き起こすという問題点があった。
【００２１】なお、パッド電極上にバンプ電極などの接
続用電極を設けている場合でも、外部端子とのボンディ
ング時に、バンプ電極を介して荷重または衝撃力が加わ
るので、上記と同様に層間絶縁膜にクラックが発生する
という問題点があった。
続用電極を設けている場合でも、外部端子とのボンディ
ング時に、バンプ電極を介して荷重または衝撃力が加わ
るので、上記と同様に層間絶縁膜にクラックが発生する
という問題点があった。
【００２２】そこで、本発明は、パッド電極上に外部端
子をボンディングする際に、バンプ電極を介して荷重ま
たは衝撃力が加わっても、周囲の絶縁膜層にクラックが
発生しにくいパッド電極を有する半導体装置を提供する
ことを目的とする。
子をボンディングする際に、バンプ電極を介して荷重ま
たは衝撃力が加わっても、周囲の絶縁膜層にクラックが
発生しにくいパッド電極を有する半導体装置を提供する
ことを目的とする。
【００２３】
【課題を解決するための手段】上記目的を達成するた
め、本発明に基づく半導体装置の一つの局面では、導電
性の電極材質から実質的に構成されたパッド部と、上記
パッド部の少なくとも底面と側面とにおいて、上記パッ
ド部の少なくとも一部を被覆する下敷膜とを含む、パッ
ド電極を備え、上記下敷膜の材質が上記電極材質より硬
い材質であり、上記パッド部の上面の少なくとも一部を
配線と接続するために露出し、上記パッド電極の平面形
状は、略円形、略楕円形、少なくとも１つの内角が９０
°より大きい略多角形、および、少なくとも１つの角部
に面取りや丸みをつけた略多角形の組合せからなる群か
ら選ばれた平面形状であり、上記パッド電極は、下方に
向かって部分的に突出した下側突出部を含み、上記下側
突出部の平面形状は、略円形、略楕円形、少なくとも１
つの内角が９０°より大きい略多角形、および、少なく
とも１つの角部に面取りや丸みをつけた略多角形の組合
せからなる群から選ばれた平面形状である。
め、本発明に基づく半導体装置の一つの局面では、導電
性の電極材質から実質的に構成されたパッド部と、上記
パッド部の少なくとも底面と側面とにおいて、上記パッ
ド部の少なくとも一部を被覆する下敷膜とを含む、パッ
ド電極を備え、上記下敷膜の材質が上記電極材質より硬
い材質であり、上記パッド部の上面の少なくとも一部を
配線と接続するために露出し、上記パッド電極の平面形
状は、略円形、略楕円形、少なくとも１つの内角が９０
°より大きい略多角形、および、少なくとも１つの角部
に面取りや丸みをつけた略多角形の組合せからなる群か
ら選ばれた平面形状であり、上記パッド電極は、下方に
向かって部分的に突出した下側突出部を含み、上記下側
突出部の平面形状は、略円形、略楕円形、少なくとも１
つの内角が９０°より大きい略多角形、および、少なく
とも１つの角部に面取りや丸みをつけた略多角形の組合
せからなる群から選ばれた平面形状である。
【００２４】上記構成を採用することにより、パッド電
極に下側突出部が加わった分、パッド電極の実効厚みが
大きくなるため、ワイヤボンディング時の衝撃力を緩和
することができる。また、下側突出部が上記平面形状で
あることによって、下側突出部の角部への応力集中が緩
和される。したがって、外部端子との接続強度を十分に
確保し得る条件で安定してワイヤボンディングすること
ができる。
極に下側突出部が加わった分、パッド電極の実効厚みが
大きくなるため、ワイヤボンディング時の衝撃力を緩和
することができる。また、下側突出部が上記平面形状で
あることによって、下側突出部の角部への応力集中が緩
和される。したがって、外部端子との接続強度を十分に
確保し得る条件で安定してワイヤボンディングすること
ができる。
【００２５】また、本発明に基づく半導体装置の他の局
面では、導電性の電極材質から実質的に構成されたパッ
ド部と、上記パッド部の少なくとも底面と側面とにおい
て、上記パッド部の少なくとも一部を被覆する下敷膜と
を含む、パッド電極を備え、上記下敷膜の材質が上記電
極材質より硬い材質であり、上記パッド部の上面の少な
くとも一部を配線と接続するために露出し、上記パッド
電極の平面形状は、略円形、略楕円形、少なくとも１つ
の内角が９０°より大きい略多角形、および、少なくと
も１つの角部に面取りや丸みをつけた略多角形の組合せ
からなる群から選ばれた平面形状であり、上記パッド電
極は、上記電極材質からなる主電極層と、上記主電極層
の上側に接する上側電極層とを含み、上記上側電極層
は、略円形、略楕円形、少なくとも１つの内角が９０°
より大きい略多角形、および、少なくとも１つの角部に
面取りや丸みをつけた略多角形の組合せからなる群から
選ばれた平面形状である。
面では、導電性の電極材質から実質的に構成されたパッ
ド部と、上記パッド部の少なくとも底面と側面とにおい
て、上記パッド部の少なくとも一部を被覆する下敷膜と
を含む、パッド電極を備え、上記下敷膜の材質が上記電
極材質より硬い材質であり、上記パッド部の上面の少な
くとも一部を配線と接続するために露出し、上記パッド
電極の平面形状は、略円形、略楕円形、少なくとも１つ
の内角が９０°より大きい略多角形、および、少なくと
も１つの角部に面取りや丸みをつけた略多角形の組合せ
からなる群から選ばれた平面形状であり、上記パッド電
極は、上記電極材質からなる主電極層と、上記主電極層
の上側に接する上側電極層とを含み、上記上側電極層
は、略円形、略楕円形、少なくとも１つの内角が９０°
より大きい略多角形、および、少なくとも１つの角部に
面取りや丸みをつけた略多角形の組合せからなる群から
選ばれた平面形状である。
【００２６】上記構成を採用することにより、パッド電
極が主電極層と上側電極層との２枚重ねの構造となるた
め、実効厚みが増し、ワイヤボンディング時の衝撃力を
緩和することができる。また、主電極層、上側電極層と
も上記平面形状としているため角部への応力集中を緩和
することができる。したがって、層間絶縁膜にクラック
が発生することを防止することができる。
極が主電極層と上側電極層との２枚重ねの構造となるた
め、実効厚みが増し、ワイヤボンディング時の衝撃力を
緩和することができる。また、主電極層、上側電極層と
も上記平面形状としているため角部への応力集中を緩和
することができる。したがって、層間絶縁膜にクラック
が発生することを防止することができる。
【００２７】本発明に基づく半導体装置のさらに他の局
面においては、導電性の電極材質から実質的に構成され
たパッド部と、上記パッド部の少なくとも底面と側面と
において、上記パッド部の少なくとも一部を被覆する下
敷膜とを含む、パッド電極を備え、上記下敷膜の材質が
上記電極材質より硬い材質であり、上記パッド部の上面
の少なくとも一部を配線と接続するために露出し、上記
パッド電極の平面形状は、略円形、略楕円形、少なくと
も１つの内角が９０°より大きい略多角形、および、少
なくとも１つの角部に面取りや丸みをつけた略多角形の
組合せからなる群から選ばれた平面形状であり、上記パ
ッド電極は、上記電極材質からなる主電極層と、上記主
電極層の下側に、上記主電極層の平面形状の外周の内側
近傍において上記外周に沿う形状の外周を有する接続孔
を介して接続された下側電極層とを含み、上記下側電極
層および上記接続孔の少なくとも一方の平面形状は、略
円形、略楕円形、少なくとも１つの内角が９０°より大
きい略多角形、および、少なくとも１つの角部に面取り
や丸みをつけた略多角形の組合せからなる群から選ばれ
た平面形状である。
面においては、導電性の電極材質から実質的に構成され
たパッド部と、上記パッド部の少なくとも底面と側面と
において、上記パッド部の少なくとも一部を被覆する下
敷膜とを含む、パッド電極を備え、上記下敷膜の材質が
上記電極材質より硬い材質であり、上記パッド部の上面
の少なくとも一部を配線と接続するために露出し、上記
パッド電極の平面形状は、略円形、略楕円形、少なくと
も１つの内角が９０°より大きい略多角形、および、少
なくとも１つの角部に面取りや丸みをつけた略多角形の
組合せからなる群から選ばれた平面形状であり、上記パ
ッド電極は、上記電極材質からなる主電極層と、上記主
電極層の下側に、上記主電極層の平面形状の外周の内側
近傍において上記外周に沿う形状の外周を有する接続孔
を介して接続された下側電極層とを含み、上記下側電極
層および上記接続孔の少なくとも一方の平面形状は、略
円形、略楕円形、少なくとも１つの内角が９０°より大
きい略多角形、および、少なくとも１つの角部に面取り
や丸みをつけた略多角形の組合せからなる群から選ばれ
た平面形状である。
【００２８】上記構成を採用することにより、パッド電
極の実効厚みが増え、ワイヤボンディング時の衝撃力を
緩和させることができる。また、応力の集中しやすい下
側電極層や接続孔の角部への応力集中も四角形の場合に
比べて大幅に低減できる。したがって、層間絶縁膜にク
ラックが発生することを防止することができる。
極の実効厚みが増え、ワイヤボンディング時の衝撃力を
緩和させることができる。また、応力の集中しやすい下
側電極層や接続孔の角部への応力集中も四角形の場合に
比べて大幅に低減できる。したがって、層間絶縁膜にク
ラックが発生することを防止することができる。
【００２９】上記発明において好ましくは、上記下側電
極層は、下方に向かって部分的に突出した下側突出部を
有し、上記下側突出部の平面形状は、略円形、略楕円
形、少なくとも１つの内角が９０°より大きい略多角
形、および、少なくとも１つの角部に面取りや丸みをつ
けた略多角形の組合せからなる群から選ばれた平面形状
である。
極層は、下方に向かって部分的に突出した下側突出部を
有し、上記下側突出部の平面形状は、略円形、略楕円
形、少なくとも１つの内角が９０°より大きい略多角
形、および、少なくとも１つの角部に面取りや丸みをつ
けた略多角形の組合せからなる群から選ばれた平面形状
である。
【００３０】上記構成を採用することにより、パッド電
極の実効厚みをさらに増すこととなり、ワイヤボンディ
ング時の下側突出部の角部への応力集中も緩和すること
ができる。したがって、層間絶縁膜にクラックが発生す
るのを防止することができる。
極の実効厚みをさらに増すこととなり、ワイヤボンディ
ング時の下側突出部の角部への応力集中も緩和すること
ができる。したがって、層間絶縁膜にクラックが発生す
るのを防止することができる。
【００３１】本発明に基づく半導体装置のさらに他の局
面においては、導電性の電極材質から実質的に構成され
たパッド部と、上記パッド部の少なくとも底面と側面と
において、上記パッド部の少なくとも一部を被覆する下
敷膜とを含む、パッド電極を備え、上記下敷膜の材質が
上記電極材質より硬い材質であり、上記パッド部の上面
の少なくとも一部を配線と接続するために露出し、上記
パッド電極は、その角部領域において上記パッド部を分
割する応力緩衝用絶縁壁を含む。
面においては、導電性の電極材質から実質的に構成され
たパッド部と、上記パッド部の少なくとも底面と側面と
において、上記パッド部の少なくとも一部を被覆する下
敷膜とを含む、パッド電極を備え、上記下敷膜の材質が
上記電極材質より硬い材質であり、上記パッド部の上面
の少なくとも一部を配線と接続するために露出し、上記
パッド電極は、その角部領域において上記パッド部を分
割する応力緩衝用絶縁壁を含む。
【００３２】上記構成を採用することにより、ワイヤボ
ンディングなどの際に、荷重または衝撃力が加わったと
しても、応力集中の起こりやすいパッド電極角部におい
て、応力緩衝用絶縁壁３０１が微小な弾性変形をするこ
とにより応力を緩衝するため、この部分の層間絶縁膜に
は小さな応力（衝撃力）しか加わらない。したがって、
パッド電極角部の層間絶縁膜にクラックが発生すること
を防止することができる。
ンディングなどの際に、荷重または衝撃力が加わったと
しても、応力集中の起こりやすいパッド電極角部におい
て、応力緩衝用絶縁壁３０１が微小な弾性変形をするこ
とにより応力を緩衝するため、この部分の層間絶縁膜に
は小さな応力（衝撃力）しか加わらない。したがって、
パッド電極角部の層間絶縁膜にクラックが発生すること
を防止することができる。
【００３３】上記発明において好ましくは、上記下側突
出部は、その角部領域において上記パッド部を分割する
応力緩衝用絶縁壁を含む。
出部は、その角部領域において上記パッド部を分割する
応力緩衝用絶縁壁を含む。
【００３４】上記構成を採用することにより、ワイヤボ
ンディングの際に荷重または衝撃力が加わったとして
も、応力集中の起こりやすい下側突出部の角部におい
て、応力緩衝用絶縁壁が微小な弾性変形をすることによ
り応力を緩衝するため、この部分の層間絶縁膜には小さ
な応力（衝撃力）しか加わらない。したがって、下側突
出部の角部近傍における層間絶縁膜のクラックの発生を
防止することができる。
ンディングの際に荷重または衝撃力が加わったとして
も、応力集中の起こりやすい下側突出部の角部におい
て、応力緩衝用絶縁壁が微小な弾性変形をすることによ
り応力を緩衝するため、この部分の層間絶縁膜には小さ
な応力（衝撃力）しか加わらない。したがって、下側突
出部の角部近傍における層間絶縁膜のクラックの発生を
防止することができる。
【００３５】上記発明において好ましくは、上記主電極
層は、その角部領域において上記パッド部を分割する応
力緩衝用絶縁壁を含む。
層は、その角部領域において上記パッド部を分割する応
力緩衝用絶縁壁を含む。
【００３６】上記構成を採用することにより、ワイヤボ
ンディングの際に荷重または衝撃力が加わったとして
も、応力集中の起こりやすい主電極層の角部において、
応力緩衝用絶縁壁が微小な弾性変形をすることにより応
力を緩衝するため、この部分の層間絶縁膜には小さな応
力（衝撃力）しか加わらない。したがって、主電極層の
角部近傍における層間絶縁膜のクラックの発生を防止す
ることができる。
ンディングの際に荷重または衝撃力が加わったとして
も、応力集中の起こりやすい主電極層の角部において、
応力緩衝用絶縁壁が微小な弾性変形をすることにより応
力を緩衝するため、この部分の層間絶縁膜には小さな応
力（衝撃力）しか加わらない。したがって、主電極層の
角部近傍における層間絶縁膜のクラックの発生を防止す
ることができる。
【００３７】上記発明において好ましくは、上記下側電
極層および上記接続孔の少なくとも一方は、その角部領
域において上記パッド部を分割する応力緩衝用絶縁壁を
含む。
極層および上記接続孔の少なくとも一方は、その角部領
域において上記パッド部を分割する応力緩衝用絶縁壁を
含む。
【００３８】上記構成を採用することにより、特に応力
集中の起こりやすい下側電極層や接続孔の角部におい
て、応力緩衝用絶縁壁が微小な弾性変形をすることによ
り応力を緩衝するため、この部分の層間絶縁膜には小さ
な応力（衝撃力）しか加わらない。したがって、下側電
極層や接続孔の角部近傍の層間膜クラックを防止するこ
とができる。
集中の起こりやすい下側電極層や接続孔の角部におい
て、応力緩衝用絶縁壁が微小な弾性変形をすることによ
り応力を緩衝するため、この部分の層間絶縁膜には小さ
な応力（衝撃力）しか加わらない。したがって、下側電
極層や接続孔の角部近傍の層間膜クラックを防止するこ
とができる。
【００３９】上記発明において好ましくは、上記下側突
出部は、その角部領域において上記パッド部を分割する
応力緩衝用絶縁壁を含む。
出部は、その角部領域において上記パッド部を分割する
応力緩衝用絶縁壁を含む。
【００４０】上記構成を採用することにより、下側電極
層の下側突出部の角部において、応力緩衝用絶縁壁が微
小な弾性変形をすることにより応力を緩衝するため、こ
の部分の層間絶縁膜には小さな応力（衝撃力）しか加わ
らない。したがって、下側突出部の角部の層間膜クラッ
クを防止することができる。
層の下側突出部の角部において、応力緩衝用絶縁壁が微
小な弾性変形をすることにより応力を緩衝するため、こ
の部分の層間絶縁膜には小さな応力（衝撃力）しか加わ
らない。したがって、下側突出部の角部の層間膜クラッ
クを防止することができる。
【００４１】本発明に基づく半導体装置のさらに他の局
面においては、導電性の電極材質から実質的に構成され
たパッド部と、上記パッド部の少なくとも底面と側面と
において、上記パッド部の少なくとも一部を被覆する下
敷膜とを含む、パッド電極を備え、上記下敷膜の材質が
上記電極材質より硬い材質であり、上記パッド部の上面
の少なくとも一部を配線と接続するために露出し、上記
パッド電極は、その角部領域において突出した応力緩衝
用突出部を含む。
面においては、導電性の電極材質から実質的に構成され
たパッド部と、上記パッド部の少なくとも底面と側面と
において、上記パッド部の少なくとも一部を被覆する下
敷膜とを含む、パッド電極を備え、上記下敷膜の材質が
上記電極材質より硬い材質であり、上記パッド部の上面
の少なくとも一部を配線と接続するために露出し、上記
パッド電極は、その角部領域において突出した応力緩衝
用突出部を含む。
【００４２】上記構成を採用することにより、ワイヤボ
ンディングなどによってパッド電極１０１に荷重または
衝撃力が加わっても、特に、応力集中の起こりやすいパ
ッド電極の角部において、応力緩衝用突出部が微小な弾
性変形をして応力（衝撃力）を緩衝する作用を及ぼすた
め、この近傍部分の層間絶縁膜には小さな応力（衝撃
力）しか加わらない。したがって、パッド電極１０１の
角部の層間膜クラックを防止することができる。
ンディングなどによってパッド電極１０１に荷重または
衝撃力が加わっても、特に、応力集中の起こりやすいパ
ッド電極の角部において、応力緩衝用突出部が微小な弾
性変形をして応力（衝撃力）を緩衝する作用を及ぼすた
め、この近傍部分の層間絶縁膜には小さな応力（衝撃
力）しか加わらない。したがって、パッド電極１０１の
角部の層間膜クラックを防止することができる。
【００４３】上記発明において好ましくは、上記下側突
出部は、その角部領域において突出した応力緩衝用突出
部を含む。
出部は、その角部領域において突出した応力緩衝用突出
部を含む。
【００４４】上記構成を採用することにより、ワイヤボ
ンディング時にパッド電極に荷重または衝撃力が加わっ
ても、特に応力集中の起こりやすい下側突出部の角部に
おいて、応力緩衝用突出部が微小な弾性変形をして応力
（衝撃力）を緩衝する作用をするため、この部分の層間
絶縁膜には小さな応力（衝撃力）しか加わらない。した
がって、下側突出部の角部の層間膜クラックを防止する
ことができる。
ンディング時にパッド電極に荷重または衝撃力が加わっ
ても、特に応力集中の起こりやすい下側突出部の角部に
おいて、応力緩衝用突出部が微小な弾性変形をして応力
（衝撃力）を緩衝する作用をするため、この部分の層間
絶縁膜には小さな応力（衝撃力）しか加わらない。した
がって、下側突出部の角部の層間膜クラックを防止する
ことができる。
【００４５】上記発明において好ましくは、上記主電極
層は、その角部領域において突出した応力緩衝用突出部
を含む。
層は、その角部領域において突出した応力緩衝用突出部
を含む。
【００４６】上記構成を採用することにより、ワイヤボ
ンディング時にパッド電極に荷重または衝撃力が加わっ
ても、特に応力集中の起こりやすい主電極層の角部にお
いて、応力緩衝用突出部が微小な弾性変形をして応力
（衝撃力）を緩衝する作用を及ぼすため、この部分の層
間絶縁膜には小さな応力（衝撃力）しか加わらない。し
たがって、主電極層の角部の層間膜クラックを防止する
ことができる。
ンディング時にパッド電極に荷重または衝撃力が加わっ
ても、特に応力集中の起こりやすい主電極層の角部にお
いて、応力緩衝用突出部が微小な弾性変形をして応力
（衝撃力）を緩衝する作用を及ぼすため、この部分の層
間絶縁膜には小さな応力（衝撃力）しか加わらない。し
たがって、主電極層の角部の層間膜クラックを防止する
ことができる。
【００４７】上記発明において好ましくは、上記下側電
極層および上記接続孔の少なくとも一方は、その角部領
域において突出した応力緩衝用突出部を含む。
極層および上記接続孔の少なくとも一方は、その角部領
域において突出した応力緩衝用突出部を含む。
【００４８】上記構成を採用することにより、ワイヤボ
ンディング時にパッド電極に荷重または衝撃力が加わっ
ても、特に応力集中の起こりやすい下側電極層や接続孔
の角部において、応力緩衝用突出部が微小な弾性変形を
して応力（衝撃力）を緩衝する作用を及ぼすため、この
部分の層間絶縁膜には小さな応力（衝撃力）しか加わら
ない。したがって、下側電極層や接続孔の角部の層間膜
クラックを防止することができる。
ンディング時にパッド電極に荷重または衝撃力が加わっ
ても、特に応力集中の起こりやすい下側電極層や接続孔
の角部において、応力緩衝用突出部が微小な弾性変形を
して応力（衝撃力）を緩衝する作用を及ぼすため、この
部分の層間絶縁膜には小さな応力（衝撃力）しか加わら
ない。したがって、下側電極層や接続孔の角部の層間膜
クラックを防止することができる。
【００４９】上記発明において好ましくは、上記下側突
出部は、その角部領域において上記パッド部を分割する
応力緩衝用突出部を含む。
出部は、その角部領域において上記パッド部を分割する
応力緩衝用突出部を含む。
【００５０】上記構成を採用することにより、ワイヤボ
ンディング時にパッド電極に荷重または衝撃力が加わっ
ても、特に応力集中の起こりやすい下側電極層の下側突
出部の角部において、応力緩衝用突出部が微小な弾性変
形をして応力（衝撃力）を緩衝する作用を及ぼすため、
この部分の層間絶縁膜には小さな応力（衝撃力）しか加
わらない。したがって、下側電極層の下側突出部の角部
の層間膜クラックを防止することができる。
ンディング時にパッド電極に荷重または衝撃力が加わっ
ても、特に応力集中の起こりやすい下側電極層の下側突
出部の角部において、応力緩衝用突出部が微小な弾性変
形をして応力（衝撃力）を緩衝する作用を及ぼすため、
この部分の層間絶縁膜には小さな応力（衝撃力）しか加
わらない。したがって、下側電極層の下側突出部の角部
の層間膜クラックを防止することができる。
【００５１】本発明に基づく半導体装置の製造方法の一
つの局面においては、平面形状が、略円形、略楕円形、
少なくとも１つの内角が９０°より大きい略多角形、お
よび、少なくとも１つの角部に面取りや丸みをつけた略
多角形、ならびに、これらの少なくとも一部分を含む形
状の組合せからなる群から選ばれた平面形状となるよう
な凹部を形成する凹部形成工程と、上記凹部の内面に少
なくとも一部を被覆する下敷膜を形成する下敷膜形成工
程と、上記絶縁膜で覆われた上記凹部に導電性の電極材
質を埋め込むパッド部形成工程とを含み、上記凹部形成
工程は、第１の凹部を形成する工程と、上記第１の凹部
の一部分においてさらに深く凹む第２の凹部を形成する
工程とを含む。
つの局面においては、平面形状が、略円形、略楕円形、
少なくとも１つの内角が９０°より大きい略多角形、お
よび、少なくとも１つの角部に面取りや丸みをつけた略
多角形、ならびに、これらの少なくとも一部分を含む形
状の組合せからなる群から選ばれた平面形状となるよう
な凹部を形成する凹部形成工程と、上記凹部の内面に少
なくとも一部を被覆する下敷膜を形成する下敷膜形成工
程と、上記絶縁膜で覆われた上記凹部に導電性の電極材
質を埋め込むパッド部形成工程とを含み、上記凹部形成
工程は、第１の凹部を形成する工程と、上記第１の凹部
の一部分においてさらに深く凹む第２の凹部を形成する
工程とを含む。
【００５２】上記方法を採用することにより、上記平面
形状を有し、かつ、下側突出部を含むパッド部を形成す
ることとなるため、層間絶縁膜のクラックの発生を防止
できる半導体装置を得ることができる。
形状を有し、かつ、下側突出部を含むパッド部を形成す
ることとなるため、層間絶縁膜のクラックの発生を防止
できる半導体装置を得ることができる。
【００５３】本発明に基づく半導体装置の製造方法の他
の局面においては、平面形状が、略円形、略楕円形、少
なくとも１つの内角が９０°より大きい略多角形、およ
び、少なくとも１つの角部に面取りや丸みをつけた略多
角形、ならびに、これらの少なくとも一部分を含む形状
の組合せからなる群から選ばれた平面形状となるような
凹部を形成する凹部形成工程と、上記凹部の内面に少な
くとも一部を被覆する下敷膜を形成する下敷膜形成工程
と、上記絶縁膜で覆われた上記凹部に導電性の電極材質
を埋め込むパッド部形成工程とを含み、上記凹部形成工
程は、パッド部本体となる凹部本体を形成する工程と、
その角部領域に応力緩衝用絶縁壁を形成するための絶縁
壁凹部を形成する工程とを含む。
の局面においては、平面形状が、略円形、略楕円形、少
なくとも１つの内角が９０°より大きい略多角形、およ
び、少なくとも１つの角部に面取りや丸みをつけた略多
角形、ならびに、これらの少なくとも一部分を含む形状
の組合せからなる群から選ばれた平面形状となるような
凹部を形成する凹部形成工程と、上記凹部の内面に少な
くとも一部を被覆する下敷膜を形成する下敷膜形成工程
と、上記絶縁膜で覆われた上記凹部に導電性の電極材質
を埋め込むパッド部形成工程とを含み、上記凹部形成工
程は、パッド部本体となる凹部本体を形成する工程と、
その角部領域に応力緩衝用絶縁壁を形成するための絶縁
壁凹部を形成する工程とを含む。
【００５４】上記方法を採用することにより、上記平面
形状を有し、かつ、応力緩衝用絶縁壁を含むパッド部を
形成することとなるため、層間絶縁膜のクラックの発生
を防止できる半導体装置を得ることができる。
形状を有し、かつ、応力緩衝用絶縁壁を含むパッド部を
形成することとなるため、層間絶縁膜のクラックの発生
を防止できる半導体装置を得ることができる。
【００５５】本発明に基づく半導体装置の製造方法のさ
らに他の局面においては、平面形状が、略円形、略楕円
形、少なくとも１つの内角が９０°より大きい略多角
形、および、少なくとも１つの角部に面取りや丸みをつ
けた略多角形、ならびに、これらの少なくとも一部分を
含む形状の組合せからなる群から選ばれた平面形状とな
るような凹部を形成する凹部形成工程と、上記凹部の内
面に少なくとも一部を被覆する下敷膜を形成する下敷膜
形成工程と、上記絶縁膜で覆われた上記凹部に導電性の
電極材質を埋め込むパッド部形成工程とを含み、上記凹
部形成工程は、パッド部本体となる凹部本体を形成する
工程と、その角部領域に突出した応力緩衝用突出部を形
成するための緩衝用凹部を形成する工程とを含む。
らに他の局面においては、平面形状が、略円形、略楕円
形、少なくとも１つの内角が９０°より大きい略多角
形、および、少なくとも１つの角部に面取りや丸みをつ
けた略多角形、ならびに、これらの少なくとも一部分を
含む形状の組合せからなる群から選ばれた平面形状とな
るような凹部を形成する凹部形成工程と、上記凹部の内
面に少なくとも一部を被覆する下敷膜を形成する下敷膜
形成工程と、上記絶縁膜で覆われた上記凹部に導電性の
電極材質を埋め込むパッド部形成工程とを含み、上記凹
部形成工程は、パッド部本体となる凹部本体を形成する
工程と、その角部領域に突出した応力緩衝用突出部を形
成するための緩衝用凹部を形成する工程とを含む。
【００５６】上記方法を採用することにより、上記平面
形状を有し、かつ、応力緩衝用突出部を含むパッド部を
形成することとなるため、層間絶縁膜のクラックの発生
を防止できる半導体装置を得ることができる。
形状を有し、かつ、応力緩衝用突出部を含むパッド部を
形成することとなるため、層間絶縁膜のクラックの発生
を防止できる半導体装置を得ることができる。
【００５７】
【発明の実施の形態】本発明は、銅配線などの形成方法
として使われている埋込配線法で形成したパッド電極に
おいても、ワイヤボンディングなどの外部端子との接続
工程で荷重または衝撃力が加わったとしても、パッド電
極の周囲や角の絶縁膜にクラックが発生しにくいように
するためのものである。
として使われている埋込配線法で形成したパッド電極に
おいても、ワイヤボンディングなどの外部端子との接続
工程で荷重または衝撃力が加わったとしても、パッド電
極の周囲や角の絶縁膜にクラックが発生しにくいように
するためのものである。
【００５８】（実施の形態１） （構成）本実施の形態における半導体装置の断面構造図
を図１に示す。
を図１に示す。
【００５９】図１に示されるように、半導体基板１の上
に素子分離絶縁膜２、ゲート絶縁膜３、ゲート電極４、
不純物拡散層５が形成され、ＭＯＳトランジスタ６を構
成している。さらにその上側に下地絶縁膜７が形成され
ており、第１の配線溝９を含む第１の金属（Ｗ）配線層
１０から下に向けて下地絶縁膜７を貫通する形にコンタ
クトホール８が構成されている。さらに下地絶縁膜７の
上側に第１の層間絶縁膜１１が形成されており、第２の
配線溝１３を含む第２の金属（Ｃｕ）配線層１４から下
に向けて第１の層間絶縁膜１１を貫通する形に第１のビ
アホール１２が形成されている。さらに第１の層間絶縁
膜１１の上側に第２の層間絶縁膜１５が形成されてお
り、第３の配線溝１７を含む第３の金属（Ｃｕ）配線層
１８から下に向けて第２の層間絶縁膜１５を貫通する形
に第２のビアホール１６が形成されている。第３の金属
（Ｃｕ）配線層１００の一部は、パッド電極１０１とな
っている。第２の層間絶縁膜１５の上側には、保護絶縁
膜１０２、バッファコート膜１０３が覆っているが、パ
ッド電極１０１に対応する箇所には、パッド電極開口部
１０４としてパッド電極１０１が露出する形になってい
る。
に素子分離絶縁膜２、ゲート絶縁膜３、ゲート電極４、
不純物拡散層５が形成され、ＭＯＳトランジスタ６を構
成している。さらにその上側に下地絶縁膜７が形成され
ており、第１の配線溝９を含む第１の金属（Ｗ）配線層
１０から下に向けて下地絶縁膜７を貫通する形にコンタ
クトホール８が構成されている。さらに下地絶縁膜７の
上側に第１の層間絶縁膜１１が形成されており、第２の
配線溝１３を含む第２の金属（Ｃｕ）配線層１４から下
に向けて第１の層間絶縁膜１１を貫通する形に第１のビ
アホール１２が形成されている。さらに第１の層間絶縁
膜１１の上側に第２の層間絶縁膜１５が形成されてお
り、第３の配線溝１７を含む第３の金属（Ｃｕ）配線層
１８から下に向けて第２の層間絶縁膜１５を貫通する形
に第２のビアホール１６が形成されている。第３の金属
（Ｃｕ）配線層１００の一部は、パッド電極１０１とな
っている。第２の層間絶縁膜１５の上側には、保護絶縁
膜１０２、バッファコート膜１０３が覆っているが、パ
ッド電極１０１に対応する箇所には、パッド電極開口部
１０４としてパッド電極１０１が露出する形になってい
る。
【００６０】（製造方法）また、図１に示した本実施の
形態における半導体装置の製造方法を図２、図３に示
す。従来技術に基づいて図１２９に示した構造を形成し
た後、図２に示すように、第２の金属（Ｃｕ）配線層１
４の上に、銅（Ｃｕ）の拡散防止層としてシリコン窒化
膜（ＳｉＮ）１５ａ、シリコン酸化膜（ＳｉＯ）などの
絶縁膜１５ｂ、シリコン窒化膜（ＳｉＮ）１５ｃ、シリ
コン酸化膜（ＳｉＯ）などの絶縁膜１５ｄからなる４層
構造の第２の層間絶縁膜１５をプラズマＣＶＤ法などの
方法で堆積する。
形態における半導体装置の製造方法を図２、図３に示
す。従来技術に基づいて図１２９に示した構造を形成し
た後、図２に示すように、第２の金属（Ｃｕ）配線層１
４の上に、銅（Ｃｕ）の拡散防止層としてシリコン窒化
膜（ＳｉＮ）１５ａ、シリコン酸化膜（ＳｉＯ）などの
絶縁膜１５ｂ、シリコン窒化膜（ＳｉＮ）１５ｃ、シリ
コン酸化膜（ＳｉＯ）などの絶縁膜１５ｄからなる４層
構造の第２の層間絶縁膜１５をプラズマＣＶＤ法などの
方法で堆積する。
【００６１】写真製版・エッチング技術を用いて、第２
の層間絶縁膜１５の所望の部分に第２のビアホール１６
と第３の配線溝１７としての凹部を形成する。このと
き、同時に、パッド電極を設ける部分にも凹部を形成す
るが、その形状を、従来の四角形に変わり、内角が９０
°よりも大きい多角形、たとえば、図１（ａ）に示すよ
うな八角形とする。
の層間絶縁膜１５の所望の部分に第２のビアホール１６
と第３の配線溝１７としての凹部を形成する。このと
き、同時に、パッド電極を設ける部分にも凹部を形成す
るが、その形状を、従来の四角形に変わり、内角が９０
°よりも大きい多角形、たとえば、図１（ａ）に示すよ
うな八角形とする。
【００６２】前述と同様の方法により、第２のビアホー
ル１６および第３の配線溝１７を埋込むように、下敷膜
１００ａと銅シード膜１００ｂ、銅めっき膜１００ｃを
全面に１．５〜３．０μｍ程度堆積した後に、化学機械
研磨法で第２のビアホール１６と第３の配線溝１７以外
の銅膜１８ｃ，１８ｂ、下敷膜１８ａを除去し、第３の
埋込金属（Ｃｕ）配線層１００、パッド電極１０１を形
成する。
ル１６および第３の配線溝１７を埋込むように、下敷膜
１００ａと銅シード膜１００ｂ、銅めっき膜１００ｃを
全面に１．５〜３．０μｍ程度堆積した後に、化学機械
研磨法で第２のビアホール１６と第３の配線溝１７以外
の銅膜１８ｃ，１８ｂ、下敷膜１８ａを除去し、第３の
埋込金属（Ｃｕ）配線層１００、パッド電極１０１を形
成する。
【００６３】なお、通常、最上層の金属（Ｃｕ）配線層
はワイヤボンディングされることを考慮して、０．８〜
１．５μｍ程度の比較的厚膜の金属配線が用いられる。
はワイヤボンディングされることを考慮して、０．８〜
１．５μｍ程度の比較的厚膜の金属配線が用いられる。
【００６４】図３に示すように、第３の金属（Ｃｕ）配
線層１００の上に、銅の拡散防止層としての緻密なシリ
コン窒化膜１０２ａを堆積した後、シリコン窒化膜、シ
リコン酸化膜、シリコン酸窒化膜、あるいは、これらの
積層構造膜などの保護絶縁膜１０２ｂを１．０μｍ程度
堆積する。さらに、その上に、必要に応じてポリイミド
などのバッファコート膜１０３を５〜１０μｍ程度、第
２の保護絶縁膜として形成し、ワイヤボンディング法な
どの方法で外部端子（図示省略）と接続するために、パ
ッド電極１０１の所望部分に開口部１０４を設ける。
線層１００の上に、銅の拡散防止層としての緻密なシリ
コン窒化膜１０２ａを堆積した後、シリコン窒化膜、シ
リコン酸化膜、シリコン酸窒化膜、あるいは、これらの
積層構造膜などの保護絶縁膜１０２ｂを１．０μｍ程度
堆積する。さらに、その上に、必要に応じてポリイミド
などのバッファコート膜１０３を５〜１０μｍ程度、第
２の保護絶縁膜として形成し、ワイヤボンディング法な
どの方法で外部端子（図示省略）と接続するために、パ
ッド電極１０１の所望部分に開口部１０４を設ける。
【００６５】（作用・効果）以上のように、このような
本発明の実施の形態によれば、図４、図５に示すよう
に、パッド電極１０１の形状を正八角形としたので、ワ
イヤ１０５をボンディングするときに荷重または衝撃力
１０６，１０７が加わっても、図６のように、パッド電
極１０１の角部１０８への応力集中は四角形の場合に比
べて大幅に低減できる。そのため、層間絶縁膜にクラッ
クが発生するのを防止することが可能になる。
本発明の実施の形態によれば、図４、図５に示すよう
に、パッド電極１０１の形状を正八角形としたので、ワ
イヤ１０５をボンディングするときに荷重または衝撃力
１０６，１０７が加わっても、図６のように、パッド電
極１０１の角部１０８への応力集中は四角形の場合に比
べて大幅に低減できる。そのため、層間絶縁膜にクラッ
クが発生するのを防止することが可能になる。
【００６６】したがって、外部端子との接続強度を十分
に確保し得る条件でボンディングできるので、接続を安
定に、かつ、容易に行なうことができ、高品質の半導体
装置が低コストで得られるという効果がある。また、相
対的にボンディング時の荷重または衝撃力の許容値を高
くする必要のあるパッド電極を縮小化した場合にも有効
な方法となる。
に確保し得る条件でボンディングできるので、接続を安
定に、かつ、容易に行なうことができ、高品質の半導体
装置が低コストで得られるという効果がある。また、相
対的にボンディング時の荷重または衝撃力の許容値を高
くする必要のあるパッド電極を縮小化した場合にも有効
な方法となる。
【００６７】なお、図１では、パッド電極１０１の形状
が正八角形の場合について述べたが、所望の部分の内角
を９０°よりも大きい多角形としても同様の効果を奏す
る。
が正八角形の場合について述べたが、所望の部分の内角
を９０°よりも大きい多角形としても同様の効果を奏す
る。
【００６８】また、図７に断面図を示すが、平面図にお
いては、図８に示すような円形のパッド電極あるいは楕
円形のパッド電極、図９や図１０に示すような所望の部
分の角部に丸みや面取りをつけた形状としてもよい。さ
らに、これらの形状を部分的に採用したり、組合せて採
用したパッド電極の形状としてもよい。
いては、図８に示すような円形のパッド電極あるいは楕
円形のパッド電極、図９や図１０に示すような所望の部
分の角部に丸みや面取りをつけた形状としてもよい。さ
らに、これらの形状を部分的に採用したり、組合せて採
用したパッド電極の形状としてもよい。
【００６９】また、上記の実施の形態では、ボンディン
グパッド電極を構成する金属電極の主たる構成金属が銅
である場合について述べたが、同様な埋込配線プロセス
で形成する他の金属の場合でも同様の効果を奏する。た
とえば、アルミニウムあるいはその合金を含む金属電
極、金、銀、白金などの貴金属を含む金属電極に適用し
てもよい。
グパッド電極を構成する金属電極の主たる構成金属が銅
である場合について述べたが、同様な埋込配線プロセス
で形成する他の金属の場合でも同様の効果を奏する。た
とえば、アルミニウムあるいはその合金を含む金属電
極、金、銀、白金などの貴金属を含む金属電極に適用し
てもよい。
【００７０】（実施の形態２） （構成）上記実施の形態では、パッド電極が最上層の金
属（Ｃｕ）配線層で形成されており、均一な厚みである
場合について述べたが、ボンディング時の荷重または衝
撃力を緩和させるために、パッド電極の厚みを部分的に
厚くし、この部分の主要な平面形状を実施の形態１と同
様に、円形、楕円形、少なくとも１つの内角が９０°よ
りも大きい多角形、少なくとも１つの角部に面取りや丸
みをつけた多角形のいずれか、あるいは、これらの形状
の部分適用や組合せとしても、同様の効果を奏する。こ
のような本発明の他の実施の形態による半導体装置の構
造を図１１に示す。
属（Ｃｕ）配線層で形成されており、均一な厚みである
場合について述べたが、ボンディング時の荷重または衝
撃力を緩和させるために、パッド電極の厚みを部分的に
厚くし、この部分の主要な平面形状を実施の形態１と同
様に、円形、楕円形、少なくとも１つの内角が９０°よ
りも大きい多角形、少なくとも１つの角部に面取りや丸
みをつけた多角形のいずれか、あるいは、これらの形状
の部分適用や組合せとしても、同様の効果を奏する。こ
のような本発明の他の実施の形態による半導体装置の構
造を図１１に示す。
【００７１】図１１（ｂ）に示すように、パッド電極１
０１には、下側突出部１５０が含まれている。他は、図
１（ｂ）に示したものと同様である。
０１には、下側突出部１５０が含まれている。他は、図
１（ｂ）に示したものと同様である。
【００７２】（製造方法）また、図１１に示した構造の
製造方法を図１２、図１３に示す。図１２９に示した構
造を形成した後、図１２に示すように、第２の金属（Ｃ
ｕ）配線層１４の上に、銅の拡散防止層としてシリコン
窒化膜１５ａ、シリコン酸化膜などの絶縁膜１５ｂ、シ
リコン窒化膜１５ｃ、シリコン酸化膜などの絶縁膜１５
ｄからなる４層構造の第２の層間絶縁膜１５をプラズマ
ＣＶＤ法などの方法で堆積する。
製造方法を図１２、図１３に示す。図１２９に示した構
造を形成した後、図１２に示すように、第２の金属（Ｃ
ｕ）配線層１４の上に、銅の拡散防止層としてシリコン
窒化膜１５ａ、シリコン酸化膜などの絶縁膜１５ｂ、シ
リコン窒化膜１５ｃ、シリコン酸化膜などの絶縁膜１５
ｄからなる４層構造の第２の層間絶縁膜１５をプラズマ
ＣＶＤ法などの方法で堆積する。
【００７３】写真製版・エッチング技術を用いて、第２
の層間絶縁膜１５の所望の部分に第２のビアホール１６
と第３の配線溝１７を形成する。このとき、第２のビア
ホール形成時にパッド電極形成領域の一部に凹部１５０
を同時に形成するが、凹部の平面形状を内角９０°より
も大きい多角形、たとえば図１１（ａ）に示すように正
八角形とする。また、配線溝形成時に、パッド電極を設
ける部分にも配線溝を形成するが、その形状も実施の形
態１と同様に内角が９０°よりも大きい多角形、たとえ
ば、正八角形とする。
の層間絶縁膜１５の所望の部分に第２のビアホール１６
と第３の配線溝１７を形成する。このとき、第２のビア
ホール形成時にパッド電極形成領域の一部に凹部１５０
を同時に形成するが、凹部の平面形状を内角９０°より
も大きい多角形、たとえば図１１（ａ）に示すように正
八角形とする。また、配線溝形成時に、パッド電極を設
ける部分にも配線溝を形成するが、その形状も実施の形
態１と同様に内角が９０°よりも大きい多角形、たとえ
ば、正八角形とする。
【００７４】前述と同様の方法により、第２のビアホー
ル１６、第３の配線溝１７（パッド電極形成部を含
む）、およびパッド電極形成領域の凹部１５０を埋込む
ように、下敷膜１００ａと銅シード膜１００ｂ、銅めっ
き膜１００ｃとを全面に堆積した後に、化学機械研磨
（ＣＭＰ）法で第２のビアホール１６と第３の配線溝１
７、パッド電極部１０１以外の銅膜１８ｃ，１８ｂ、下
敷膜１８ａを除去し、第３の埋込金属（Ｃｕ）配線層１
００、パッド電極１０１を形成する。
ル１６、第３の配線溝１７（パッド電極形成部を含
む）、およびパッド電極形成領域の凹部１５０を埋込む
ように、下敷膜１００ａと銅シード膜１００ｂ、銅めっ
き膜１００ｃとを全面に堆積した後に、化学機械研磨
（ＣＭＰ）法で第２のビアホール１６と第３の配線溝１
７、パッド電極部１０１以外の銅膜１８ｃ，１８ｂ、下
敷膜１８ａを除去し、第３の埋込金属（Ｃｕ）配線層１
００、パッド電極１０１を形成する。
【００７５】なお、通常、最上層の金属（Ｃｕ）配線層
はワイヤボンディング性を考慮して、０．８〜１．５μ
ｍ程度の比較的厚膜の金属（Ｃｕ）配線が用いられる。
はワイヤボンディング性を考慮して、０．８〜１．５μ
ｍ程度の比較的厚膜の金属（Ｃｕ）配線が用いられる。
【００７６】図１３に示すように、第３の金属（Ｃｕ）
配線層１００の上に、銅の拡散防止層としての緻密なシ
リコン窒化膜１０２ａを堆積した後、シリコン窒化膜、
シリコン酸化膜、シリコン酸窒化膜、あるいは、これら
の積層構造膜などの保護絶縁膜１０２ｂを１．０μｍ程
度堆積する。さらに、その上に、必要に応じてポリイミ
ドなどのバッファコート膜１０３を５〜１０μｍ程度、
第２の保護絶縁膜として形成し、ワイヤボンディング法
などの方法で外部端子（図示省略）と接続するために、
パッド電極１０１の所望部分に開口部１０４を設ける。
配線層１００の上に、銅の拡散防止層としての緻密なシ
リコン窒化膜１０２ａを堆積した後、シリコン窒化膜、
シリコン酸化膜、シリコン酸窒化膜、あるいは、これら
の積層構造膜などの保護絶縁膜１０２ｂを１．０μｍ程
度堆積する。さらに、その上に、必要に応じてポリイミ
ドなどのバッファコート膜１０３を５〜１０μｍ程度、
第２の保護絶縁膜として形成し、ワイヤボンディング法
などの方法で外部端子（図示省略）と接続するために、
パッド電極１０１の所望部分に開口部１０４を設ける。
【００７７】（作用・効果）以上のように、このような
本発明の実施の形態によれば、図１１に示すように、パ
ッド電極１０１の一部分である下側突出部１５０を含ま
せることとして実質的なパッド電極厚みを厚くし、か
つ、その部分の形状を正八角形としたので、ワイヤボン
ディングの際に荷重または衝撃力が加わっても、パッド
電極の実効厚みが増えただけ緩和させることができ、ま
た、応力が集中しやすい下側突出部１５０の角部への応
力集中も四角形の場合に比べて大幅に低減できる。その
ため、層間絶縁膜にクラックが発生することを防止する
ことができる。したがって、外部端子との接続強度を十
分に確保し得る条件でワイヤボンディングできるので、
接続を安定に、かつ、容易に行なうことができ、高品質
の半導体装置が低コストで得られるという効果がある。
本発明の実施の形態によれば、図１１に示すように、パ
ッド電極１０１の一部分である下側突出部１５０を含ま
せることとして実質的なパッド電極厚みを厚くし、か
つ、その部分の形状を正八角形としたので、ワイヤボン
ディングの際に荷重または衝撃力が加わっても、パッド
電極の実効厚みが増えただけ緩和させることができ、ま
た、応力が集中しやすい下側突出部１５０の角部への応
力集中も四角形の場合に比べて大幅に低減できる。その
ため、層間絶縁膜にクラックが発生することを防止する
ことができる。したがって、外部端子との接続強度を十
分に確保し得る条件でワイヤボンディングできるので、
接続を安定に、かつ、容易に行なうことができ、高品質
の半導体装置が低コストで得られるという効果がある。
【００７８】また、相対的にボンディング時の荷重また
は衝撃力の許容値を高くする必要のあるパッド電極を縮
小化した場合にも有効な方法となる。
は衝撃力の許容値を高くする必要のあるパッド電極を縮
小化した場合にも有効な方法となる。
【００７９】なお、図１１では、下側突出部１５０の形
状が正八角形の場合について述べたが、所望の部分の内
角を９０°よりも大きい多角形としても、同様の効果を
奏する。また、図１４、図１５に示すような円形のパッ
ド電極、あるいは、楕円形のパッド電極、図１６や図１
７に示すような所望の部分の角部に丸みや面取りをつけ
た形状としてもよい。また、図１８のように、下側突出
部１５０の形状のみを上記のようにして、パッド電極１
０１は従来形状、たとえば四角形としてもよい。さら
に、下側突出部の形状として、これらの形状を部分的に
採用したり組合せて採用してもよい。
状が正八角形の場合について述べたが、所望の部分の内
角を９０°よりも大きい多角形としても、同様の効果を
奏する。また、図１４、図１５に示すような円形のパッ
ド電極、あるいは、楕円形のパッド電極、図１６や図１
７に示すような所望の部分の角部に丸みや面取りをつけ
た形状としてもよい。また、図１８のように、下側突出
部１５０の形状のみを上記のようにして、パッド電極１
０１は従来形状、たとえば四角形としてもよい。さら
に、下側突出部の形状として、これらの形状を部分的に
採用したり組合せて採用してもよい。
【００８０】（実施の形態３） （構成）さらに、パッド電極が第１の金属電極とその上
に形成された第２の金属電極とからなり、第１の金属電
極の主要な平面形状を、円形、楕円形、少なくとも１つ
の内角が９０°よりも大きい多角形、少なくとも１つの
角部に面取りや丸みをつけた多角形のいずれか、あるい
は、その部分形状、または、それらの組合せとしても、
同様の効果を奏する。
に形成された第２の金属電極とからなり、第１の金属電
極の主要な平面形状を、円形、楕円形、少なくとも１つ
の内角が９０°よりも大きい多角形、少なくとも１つの
角部に面取りや丸みをつけた多角形のいずれか、あるい
は、その部分形状、または、それらの組合せとしても、
同様の効果を奏する。
【００８１】本実施の形態における半導体装置の構造を
図１９に示す。図１９（ｂ）に示すように、主電極層１
０１の上側に上側電極層２０１が接している。パッド電
極開口部２０４には、上側電極層２０１が露出してい
る。他は、図１（ｂ）に示したものと同様である。
図１９に示す。図１９（ｂ）に示すように、主電極層１
０１の上側に上側電極層２０１が接している。パッド電
極開口部２０４には、上側電極層２０１が露出してい
る。他は、図１（ｂ）に示したものと同様である。
【００８２】（製造方法）また、図１９の構造の製造方
法を図２０、図２１に示す。図２に示した構造を形成す
るところまでは、実施の形態１と同じである。図２に示
す第３の配線溝１７形成時に、パッド電極を設ける部分
にも配線溝を形成するが、その形状も実施の形態１と同
様に、内角が９０°よりも大きい多角形、たとえば、正
八角形とする。その後、前述と同じ方法で、第３の金属
（Ｃｕ）配線層１００と第１のパッド電極１０１とを形
成する。
法を図２０、図２１に示す。図２に示した構造を形成す
るところまでは、実施の形態１と同じである。図２に示
す第３の配線溝１７形成時に、パッド電極を設ける部分
にも配線溝を形成するが、その形状も実施の形態１と同
様に、内角が９０°よりも大きい多角形、たとえば、正
八角形とする。その後、前述と同じ方法で、第３の金属
（Ｃｕ）配線層１００と第１のパッド電極１０１とを形
成する。
【００８３】図２０に示すように、第３の金属（Ｃｕ）
配線層１００や第１のパッド電極１０１の上に重ねるよ
うに、第４の金属配線層２００と第２のパッド電極２０
１とを形成する。この金属配線層としては、たとえば、
アルミニウムを主成分とする配線を用いることができ
る。下層の銅配線層とアルミニウムとの相互反応を防止
するために、下敷膜２００ａとして、窒化チタン膜、チ
タンと窒化チタン膜の積層膜、タンタル膜、窒化タンタ
ル膜、タンタルと窒化タンタルとの積層膜などをＰＶＤ
法やＣＶＤ法を用いて全面に堆積する。その上に、Ａｌ
−Ｃｕ膜などのアルミニウム合金膜２００ｂと窒化チタ
ン膜やシリコン酸窒化膜などの反射防止膜２００ｃを堆
積した後に、写真製版・エッチング技術を用いて、第４
の金属配線層２００や第２のパッド電極２０１を形成す
る。このアルミニウム配線層２００やパッド電極２０１
の厚みは、パッド電極を第１のパッド電極と離れた構造
にしているので、０．３〜１．０μｍ程度の厚みでよ
い。
配線層１００や第１のパッド電極１０１の上に重ねるよ
うに、第４の金属配線層２００と第２のパッド電極２０
１とを形成する。この金属配線層としては、たとえば、
アルミニウムを主成分とする配線を用いることができ
る。下層の銅配線層とアルミニウムとの相互反応を防止
するために、下敷膜２００ａとして、窒化チタン膜、チ
タンと窒化チタン膜の積層膜、タンタル膜、窒化タンタ
ル膜、タンタルと窒化タンタルとの積層膜などをＰＶＤ
法やＣＶＤ法を用いて全面に堆積する。その上に、Ａｌ
−Ｃｕ膜などのアルミニウム合金膜２００ｂと窒化チタ
ン膜やシリコン酸窒化膜などの反射防止膜２００ｃを堆
積した後に、写真製版・エッチング技術を用いて、第４
の金属配線層２００や第２のパッド電極２０１を形成す
る。このアルミニウム配線層２００やパッド電極２０１
の厚みは、パッド電極を第１のパッド電極と離れた構造
にしているので、０．３〜１．０μｍ程度の厚みでよ
い。
【００８４】なお、これらのアルミニウム配線形成工程
における銅配線表面のダメージや酸化防止のために、第
４の金属（Ａｌ）配線層２００や第２のパッド電極２０
１は、下層の第３の金属（Ｃｕ）配線層１００や第１の
パッド電極１０１を完全に覆うようにするのが望まし
い。
における銅配線表面のダメージや酸化防止のために、第
４の金属（Ａｌ）配線層２００や第２のパッド電極２０
１は、下層の第３の金属（Ｃｕ）配線層１００や第１の
パッド電極１０１を完全に覆うようにするのが望まし
い。
【００８５】図２１に示すように、第４の金属（Ａｌ）
配線層２００および第２のパッド電極２０１の上に、銅
の拡散防止層としての緻密なシリコン窒化膜２０２ａを
堆積した後、シリコン窒化膜、シリコン酸化膜、シリコ
ン酸窒化膜、あるいは、これらの積層構造膜などの保護
絶縁膜２０２ｂを１．０μｍ程度堆積する。さらに、そ
の上に、必要に応じてポリイミドなどのバッファコート
膜２０３を５〜１０μｍ程度、第２の保護絶縁膜として
形成し、ワイヤボンディング法などの方法で外部端子
（図示省略）と接続するために、パッド電極２０１の所
望部分に開口部２０４を設ける。
配線層２００および第２のパッド電極２０１の上に、銅
の拡散防止層としての緻密なシリコン窒化膜２０２ａを
堆積した後、シリコン窒化膜、シリコン酸化膜、シリコ
ン酸窒化膜、あるいは、これらの積層構造膜などの保護
絶縁膜２０２ｂを１．０μｍ程度堆積する。さらに、そ
の上に、必要に応じてポリイミドなどのバッファコート
膜２０３を５〜１０μｍ程度、第２の保護絶縁膜として
形成し、ワイヤボンディング法などの方法で外部端子
（図示省略）と接続するために、パッド電極２０１の所
望部分に開口部２０４を設ける。
【００８６】（作用・効果）以上のように、このような
本発明の実施の形態によれば、図１９に示すように、パ
ッド電極を埋込金属配線層で形成した第１のパッド電極
１０１と、エッチング法で形成した第２のパッド電極２
０１とを重ねた構造とし、かつ、第１のパッド電極１０
１の形状を正八角形としたので、ワイヤをボンディング
するときに荷重または衝撃力が加わっても、パッド電極
の実効厚みが増えただけ緩和させることができ、また、
応力の集中しやすい第１のパッド電極１０１の角部への
応力集中も四角形の場合に比べて大幅に低減できる。そ
のため、層間絶縁膜にクラックが発生することを防止す
ることができる。
本発明の実施の形態によれば、図１９に示すように、パ
ッド電極を埋込金属配線層で形成した第１のパッド電極
１０１と、エッチング法で形成した第２のパッド電極２
０１とを重ねた構造とし、かつ、第１のパッド電極１０
１の形状を正八角形としたので、ワイヤをボンディング
するときに荷重または衝撃力が加わっても、パッド電極
の実効厚みが増えただけ緩和させることができ、また、
応力の集中しやすい第１のパッド電極１０１の角部への
応力集中も四角形の場合に比べて大幅に低減できる。そ
のため、層間絶縁膜にクラックが発生することを防止す
ることができる。
【００８７】したがって、外部端子との接続強度を十分
に確保し得る条件でボンディングできるので、接続を安
定に、かつ、容易に行なうことができ、高品質の半導体
装置が低コストで得られるという効果がある。また、相
対的にボンディング時の荷重または衝撃力の許容値を高
くする必要のあるパッド電極を縮小化した場合にも有効
な方法となる。さらに、最上層の金属配線層が第３の金
属配線層１００と第４の金属配線２００とを重ねたもの
で、実効膜厚が厚くなるので、低抵抗化でき、配線遅延
やノイズマージン低減などにも有効である。
に確保し得る条件でボンディングできるので、接続を安
定に、かつ、容易に行なうことができ、高品質の半導体
装置が低コストで得られるという効果がある。また、相
対的にボンディング時の荷重または衝撃力の許容値を高
くする必要のあるパッド電極を縮小化した場合にも有効
な方法となる。さらに、最上層の金属配線層が第３の金
属配線層１００と第４の金属配線２００とを重ねたもの
で、実効膜厚が厚くなるので、低抵抗化でき、配線遅延
やノイズマージン低減などにも有効である。
【００８８】なお、図１９では、第１のパッド電極と第
２のパッド電極とを重ねた構造で、第１のパッド電極１
０１の形状が正八角形の場合について述べたが、所望の
部分の内角を９０°よりも大きい多角形としても、同様
の効果を奏する。
２のパッド電極とを重ねた構造で、第１のパッド電極１
０１の形状が正八角形の場合について述べたが、所望の
部分の内角を９０°よりも大きい多角形としても、同様
の効果を奏する。
【００８９】また、図２２、図２３に示すような円形の
パッド電極あるいは、楕円形のパッド電極、図２４や図
２５に示すような所望の部分の角部に丸みや面取りをつ
けた形状としてもよい。また、図２６のように、第１の
パッド電極１０１の形状のみを上記のようにして、第２
のパッド電極２０１やパッド電極開口部の形状は従来形
状、たとえば、四角形としてもよい。さらに、第１のパ
ッド電極の形状として、これらの形状を部分的に採用し
たり、組合せて採用してもよい。
パッド電極あるいは、楕円形のパッド電極、図２４や図
２５に示すような所望の部分の角部に丸みや面取りをつ
けた形状としてもよい。また、図２６のように、第１の
パッド電極１０１の形状のみを上記のようにして、第２
のパッド電極２０１やパッド電極開口部の形状は従来形
状、たとえば、四角形としてもよい。さらに、第１のパ
ッド電極の形状として、これらの形状を部分的に採用し
たり、組合せて採用してもよい。
【００９０】（実施の形態４） （構成）さらに、パッド電極が第１の金属電極と第２の
金属電極とを大面積の接続孔を介して重ねた構造であ
り、接続孔の主要な平面形状を、円形、楕円形、少なく
とも１つの内角が９０°よりも大きい多角形、少なくと
も１つの角部に面取りや丸みをつけた多角形のいずれ
か、あるいはその部分形状、またはそれらの組合せとし
ても、同様の効果を奏する。「大面積の接続孔」とは、
主電極層の平面形状の外周の内側近傍において主電極層
の外周に沿う形状の外周を有する接続孔のことである。
このような本発明の他の実施の形態による半導体装置の
構造を図２７に示す。
金属電極とを大面積の接続孔を介して重ねた構造であ
り、接続孔の主要な平面形状を、円形、楕円形、少なく
とも１つの内角が９０°よりも大きい多角形、少なくと
も１つの角部に面取りや丸みをつけた多角形のいずれ
か、あるいはその部分形状、またはそれらの組合せとし
ても、同様の効果を奏する。「大面積の接続孔」とは、
主電極層の平面形状の外周の内側近傍において主電極層
の外周に沿う形状の外周を有する接続孔のことである。
このような本発明の他の実施の形態による半導体装置の
構造を図２７に示す。
【００９１】図２７（ｂ）に示すように、パッド電極
は、主電極層１０１の下方に下側電極層２５０を含む。
パッド電極開口部２０４には、主電極層１０１が露出し
ている。主電極層１０１と下側電極層２５０との間は、
接続孔２５１によって接続されている。接続孔２５１
は、図２７（ａ）に示すように、いわゆる大面積の接続
孔、すなわち、主電極層１０１の平面形状の外周の内側
近傍において主電極層１０１の外周に沿う形状の外周を
有する接続孔である。他は、図１１（ｂ）に示したもの
と同様である。
は、主電極層１０１の下方に下側電極層２５０を含む。
パッド電極開口部２０４には、主電極層１０１が露出し
ている。主電極層１０１と下側電極層２５０との間は、
接続孔２５１によって接続されている。接続孔２５１
は、図２７（ａ）に示すように、いわゆる大面積の接続
孔、すなわち、主電極層１０１の平面形状の外周の内側
近傍において主電極層１０１の外周に沿う形状の外周を
有する接続孔である。他は、図１１（ｂ）に示したもの
と同様である。
【００９２】（製造方法）図２７に示した構造の製造方
法を図２８〜図３０に示す。
法を図２８〜図３０に示す。
【００９３】図２８に示すように、第１の金属（Ｗ）配
線層１０を形成するところまでは、図１２２に示す従来
の半導体装置の製造方法（図１２３〜図１２６）と同じ
である。
線層１０を形成するところまでは、図１２２に示す従来
の半導体装置の製造方法（図１２３〜図１２６）と同じ
である。
【００９４】この第１の金属（Ｗ）配線１０の上に、シ
リコン酸化膜などの絶縁膜１１ａ、シリコン窒化膜１１
ｂ、シリコン酸化膜などの絶縁膜１１ｃからなる３層構
造の第１の層間絶縁膜１１をプラズマＣＶＤ法などの方
法で堆積する。
リコン酸化膜などの絶縁膜１１ａ、シリコン窒化膜１１
ｂ、シリコン酸化膜などの絶縁膜１１ｃからなる３層構
造の第１の層間絶縁膜１１をプラズマＣＶＤ法などの方
法で堆積する。
【００９５】さらに、写真製版・エッチング技術を用い
て、第１の層間絶縁膜１１の所望の部分に第１のビアホ
ール１２と第２の配線溝１３とを形成する。第２の配線
溝１３を形成するときに、同時に、第１のパッド電極を
設ける部分にも、配線溝を形成するが、その形状を、内
角が９０°よりも大きい多角形、たとえば正八角形とす
る。
て、第１の層間絶縁膜１１の所望の部分に第１のビアホ
ール１２と第２の配線溝１３とを形成する。第２の配線
溝１３を形成するときに、同時に、第１のパッド電極を
設ける部分にも、配線溝を形成するが、その形状を、内
角が９０°よりも大きい多角形、たとえば正八角形とす
る。
【００９６】その後、第１のビアホール１２および第２
の配線溝１３（下側電極層の形成部を含む）を埋込むよ
うに、下敷膜１４ａと銅膜１４ｂ，１４ｃを全面に堆積
し、化学機械研磨法で、第１のビアホール１２と第２の
配線溝１３以外の銅１４ｃ，１４ｂ、下敷膜１４ａを除
去し、第２の埋込金属（Ｃｕ）配線層１４と下側電極層
とを形成する。
の配線溝１３（下側電極層の形成部を含む）を埋込むよ
うに、下敷膜１４ａと銅膜１４ｂ，１４ｃを全面に堆積
し、化学機械研磨法で、第１のビアホール１２と第２の
配線溝１３以外の銅１４ｃ，１４ｂ、下敷膜１４ａを除
去し、第２の埋込金属（Ｃｕ）配線層１４と下側電極層
とを形成する。
【００９７】図２９に示すように、第２の金属（Ｃｕ）
配線層１４の上に、シリコン窒化膜１５ａ、シリコン酸
化膜などの絶縁膜１５ｂ、シリコン窒化膜１５ｃ、シリ
コン酸化膜などの絶縁膜１５ｄからなる４層構造の第２
の層間絶縁膜１５をプラズマＣＶＤ法などの方法で堆積
する。写真製版・エッチング技術を用いて、第２の層間
絶縁膜１５の所望の部分に第２のビアホール１６と第３
の配線溝１７とを形成する。このとき、第２のビアホー
ル形成時に、下側電極層の上にも接続孔２５１を同時に
形成するが、この平面形状も、内角が９０°よりも大き
い多角形、たとえば、正八角形とする。
配線層１４の上に、シリコン窒化膜１５ａ、シリコン酸
化膜などの絶縁膜１５ｂ、シリコン窒化膜１５ｃ、シリ
コン酸化膜などの絶縁膜１５ｄからなる４層構造の第２
の層間絶縁膜１５をプラズマＣＶＤ法などの方法で堆積
する。写真製版・エッチング技術を用いて、第２の層間
絶縁膜１５の所望の部分に第２のビアホール１６と第３
の配線溝１７とを形成する。このとき、第２のビアホー
ル形成時に、下側電極層の上にも接続孔２５１を同時に
形成するが、この平面形状も、内角が９０°よりも大き
い多角形、たとえば、正八角形とする。
【００９８】また、第３の配線溝形成時に、主電極層を
設ける部分にも配線溝を形成するが、その形状も、内角
が９０°よりも大きい多角形、たとえば、正八角形とす
る。
設ける部分にも配線溝を形成するが、その形状も、内角
が９０°よりも大きい多角形、たとえば、正八角形とす
る。
【００９９】前述と同様の方法により、第２のビアホー
ル１６、第３の配線溝１７、下側電極層上の接続孔２５
１、主電極層１０１を埋込むように、下敷膜１００ａと
銅膜１００ｂ，１００ｃを全面に堆積し、化学機械研磨
法により不要部分を除去することにより、第３の埋込金
属（Ｃｕ）配線層１００と主電極層１０１を形成する。
ル１６、第３の配線溝１７、下側電極層上の接続孔２５
１、主電極層１０１を埋込むように、下敷膜１００ａと
銅膜１００ｂ，１００ｃを全面に堆積し、化学機械研磨
法により不要部分を除去することにより、第３の埋込金
属（Ｃｕ）配線層１００と主電極層１０１を形成する。
【０１００】図３０に示すように、第３の金属（Ｃｕ）
配線層１００および第２のパッド電極１０１の上に、銅
の拡散防止層としての緻密なシリコン窒化膜２０２ａを
堆積した後、シリコン窒化膜、シリコン酸化膜、シリコ
ン酸窒化膜、あるいはこれらの積層構造膜などの保護絶
縁膜２０２ｂを１．０μｍ程度堆積する。さらに、その
上に、必要に応じてポリイミドなどのバッファコート膜
２０３を５〜１０μｍ程度、第２の保護絶縁膜として形
成し、ワイヤボンディング法などの方法で外部端子（図
示省略）と接続するために、主電極層１０１の所望部分
に開口部２０４を設ける。
配線層１００および第２のパッド電極１０１の上に、銅
の拡散防止層としての緻密なシリコン窒化膜２０２ａを
堆積した後、シリコン窒化膜、シリコン酸化膜、シリコ
ン酸窒化膜、あるいはこれらの積層構造膜などの保護絶
縁膜２０２ｂを１．０μｍ程度堆積する。さらに、その
上に、必要に応じてポリイミドなどのバッファコート膜
２０３を５〜１０μｍ程度、第２の保護絶縁膜として形
成し、ワイヤボンディング法などの方法で外部端子（図
示省略）と接続するために、主電極層１０１の所望部分
に開口部２０４を設ける。
【０１０１】（作用・効果）以上のように、このような
本発明の実施例によれば、図２７に示すように、パッド
電極を埋込金属配線層で形成した下側電極層２５０と主
電極層１０１とを、大面積の接続孔２５１を介して重ね
た構造とし、かつ、下側電極層２５０および接続孔２５
１の少なくとも一方の形状を正八角形としたので、ワイ
ヤをボンディングするなどの外部端子との接続時に荷重
または衝撃力が加わっても、パッド電極の実効厚みが増
えただけで緩和させることができ、また、応力の集中し
やすい下側電極層２５０や接続孔２５１の角部への応力
集中も四角形の場合に比べて大幅に低減できる。そのた
め、層間絶縁膜にクラックが発生することを防止するこ
とができる。
本発明の実施例によれば、図２７に示すように、パッド
電極を埋込金属配線層で形成した下側電極層２５０と主
電極層１０１とを、大面積の接続孔２５１を介して重ね
た構造とし、かつ、下側電極層２５０および接続孔２５
１の少なくとも一方の形状を正八角形としたので、ワイ
ヤをボンディングするなどの外部端子との接続時に荷重
または衝撃力が加わっても、パッド電極の実効厚みが増
えただけで緩和させることができ、また、応力の集中し
やすい下側電極層２５０や接続孔２５１の角部への応力
集中も四角形の場合に比べて大幅に低減できる。そのた
め、層間絶縁膜にクラックが発生することを防止するこ
とができる。
【０１０２】したがって、外部端子との接続強度を十分
に確保し得る条件でボンディングできるので、接続を安
定に、かつ容易に行なうことができ、高品質の半導体装
置が低コストで得られるという効果がある。
に確保し得る条件でボンディングできるので、接続を安
定に、かつ容易に行なうことができ、高品質の半導体装
置が低コストで得られるという効果がある。
【０１０３】また、相対的にボンディング時の荷重また
は衝撃力の許容値を高くする必要のあるパッド電極を縮
小化した場合にも有効な方法となる。
は衝撃力の許容値を高くする必要のあるパッド電極を縮
小化した場合にも有効な方法となる。
【０１０４】さらに、最上層の金属配線層が第３の金属
配線層１００と第４の金属配線２００とを重ねたもの
で、実効膜厚が厚くなるので、低抵抗化でき、配線遅延
やノイズマージン低減などにも有効である。
配線層１００と第４の金属配線２００とを重ねたもの
で、実効膜厚が厚くなるので、低抵抗化でき、配線遅延
やノイズマージン低減などにも有効である。
【０１０５】さらに、通常、最上層の金属（Ｃｕ）配線
層には、ワイヤボンディングなどによる外部端子との接
続信頼性を考慮して、０．８〜１．５μｍ程度の比較的
厚膜の金属配線が用いられるが、本実施の形態のように
パッド電極を大面積の接続孔を介して重ねた構造とする
ことにより、実効的なパッド電極厚みを厚くできるの
で、最上層の金属（Ｃｕ）配線の厚みを微細化に適した
さらに薄い配線層とすることも可能となる。
層には、ワイヤボンディングなどによる外部端子との接
続信頼性を考慮して、０．８〜１．５μｍ程度の比較的
厚膜の金属配線が用いられるが、本実施の形態のように
パッド電極を大面積の接続孔を介して重ねた構造とする
ことにより、実効的なパッド電極厚みを厚くできるの
で、最上層の金属（Ｃｕ）配線の厚みを微細化に適した
さらに薄い配線層とすることも可能となる。
【０１０６】なお、図２７では下側電極層と主電極層と
を大面積の接続孔を介して重ねた構造とし、下側電極層
２５０の形状が正八角形の場合について述べたが、所望
の部分の内角を９０°よりも大きい多角形としても同様
の効果を奏する。
を大面積の接続孔を介して重ねた構造とし、下側電極層
２５０の形状が正八角形の場合について述べたが、所望
の部分の内角を９０°よりも大きい多角形としても同様
の効果を奏する。
【０１０７】また、図３１に断面図を示すが、平面図に
おいては、下側電極層２５０を図３２に示すような円形
のパッド電極あるいは楕円形のパッド電極、図３３や図
３４に示すような所望の部分の角部に丸みや面取りをつ
けた形状としてもよい。また、図３５のように、下側電
極層２５０の形状のみを上記のようにして、接続孔２５
１、主電極層１０１やパッド電極開口部２０４の形状は
従来形状、たとえば、四角形としてもよい。さらに、下
側電極層２５０の形状として、これらの形状を部分的に
採用したり、組合せて採用してもよい。
おいては、下側電極層２５０を図３２に示すような円形
のパッド電極あるいは楕円形のパッド電極、図３３や図
３４に示すような所望の部分の角部に丸みや面取りをつ
けた形状としてもよい。また、図３５のように、下側電
極層２５０の形状のみを上記のようにして、接続孔２５
１、主電極層１０１やパッド電極開口部２０４の形状は
従来形状、たとえば、四角形としてもよい。さらに、下
側電極層２５０の形状として、これらの形状を部分的に
採用したり、組合せて採用してもよい。
【０１０８】（実施の形態５） （構成）さらに、パッド電極が下側電極層と主電極層と
を大面積の接続孔を介して重ねた構造において、下側電
極層の厚みを部分的に厚くし、下側突出部とする。この
下側突出部の主要な平面形状を、円形、楕円形、少なく
とも１つの内角が９０°よりも大きい多角形、少なくと
も１つの角部に面取りや丸みをつけた多角形のいずれ
か、あるいは、その部分形状、または、それらの組合せ
としても、同様の効果を奏する。このような本発明の他
の実施の形態による半導体装置の構造を図３６に示す。
を大面積の接続孔を介して重ねた構造において、下側電
極層の厚みを部分的に厚くし、下側突出部とする。この
下側突出部の主要な平面形状を、円形、楕円形、少なく
とも１つの内角が９０°よりも大きい多角形、少なくと
も１つの角部に面取りや丸みをつけた多角形のいずれ
か、あるいは、その部分形状、または、それらの組合せ
としても、同様の効果を奏する。このような本発明の他
の実施の形態による半導体装置の構造を図３６に示す。
【０１０９】図３６（ｂ）に示すように、パッド電極
は、下側電極層２５０の下側に下側突出部２４０を含
む。他は、実施の形態４に示したものと同様である。
は、下側電極層２５０の下側に下側突出部２４０を含
む。他は、実施の形態４に示したものと同様である。
【０１１０】（製造方法）図３６に示した構造の製造方
法を図３７〜図３９に示す。
法を図３７〜図３９に示す。
【０１１１】図３７に示すように、第１の金属（Ｗ）配
線層１０を形成するところまでは、図１２２に示す従来
の半導体装置の製造方法（図１２３〜図１２４）と同じ
である。
線層１０を形成するところまでは、図１２２に示す従来
の半導体装置の製造方法（図１２３〜図１２４）と同じ
である。
【０１１２】この第１の金属（Ｗ）配線１０の上に、シ
リコン窒化膜２３０ａ、シリコン酸化膜などの絶縁膜２
３０ｂ、シリコン窒化膜２３０ｃ、シリコン酸化膜など
の絶縁膜２３０ｄからなる４層構造の第１の層間絶縁膜
２３０をプラズマＣＶＤ法などの方法で堆積する。さら
に、写真製版・エッチング技術を用いて、第１の層間絶
縁膜１１の所望の部分に第１のビアホール１２と第２の
配線溝１３とを形成する。
リコン窒化膜２３０ａ、シリコン酸化膜などの絶縁膜２
３０ｂ、シリコン窒化膜２３０ｃ、シリコン酸化膜など
の絶縁膜２３０ｄからなる４層構造の第１の層間絶縁膜
２３０をプラズマＣＶＤ法などの方法で堆積する。さら
に、写真製版・エッチング技術を用いて、第１の層間絶
縁膜１１の所望の部分に第１のビアホール１２と第２の
配線溝１３とを形成する。
【０１１３】第１のビアホール１２を形成するときに、
下側電極層形成領域の一部に凹部２４０を同時に形成す
るが、その形状を、内角が９０°よりも大きい多角形、
たとえば正八角形とする。
下側電極層形成領域の一部に凹部２４０を同時に形成す
るが、その形状を、内角が９０°よりも大きい多角形、
たとえば正八角形とする。
【０１１４】なお、シリコン窒化膜２３０ａは、第１の
ビアホール１２形成時に、下側電極層形成領域の凹部２
４０が過度にエッチングされるのを防止するためのもの
で、シリコン窒化膜２３０ａをストッパ膜としてドライ
エッチングした後に、シリコン窒化膜２３０ａを軽くエ
ッチングすることにより、凹部を制御性よく加工する。
ビアホール１２形成時に、下側電極層形成領域の凹部２
４０が過度にエッチングされるのを防止するためのもの
で、シリコン窒化膜２３０ａをストッパ膜としてドライ
エッチングした後に、シリコン窒化膜２３０ａを軽くエ
ッチングすることにより、凹部を制御性よく加工する。
【０１１５】また、第２の配線溝１３を形成する際に、
下側電極層を設ける領域にも、配線溝を形成するが、そ
の形状も同様に、内角が９０°よりも大きい多角形、た
とえば正八角形とする。
下側電極層を設ける領域にも、配線溝を形成するが、そ
の形状も同様に、内角が９０°よりも大きい多角形、た
とえば正八角形とする。
【０１１６】その後、第１のビアホール１２、第２の配
線溝１３、下側電極層形成領域部を埋込むように、下敷
膜１４ａと銅膜１４ｂ，１４ｃを全面に堆積し、化学機
械研磨法で不要な部分の銅膜１４ｃ，１４ｂ、下敷膜１
４ａを除去し、第２の埋込金属（Ｃｕ）配線層１４と部
分的に厚膜となった部分２４０を持つ下側電極層２５０
を形成する。
線溝１３、下側電極層形成領域部を埋込むように、下敷
膜１４ａと銅膜１４ｂ，１４ｃを全面に堆積し、化学機
械研磨法で不要な部分の銅膜１４ｃ，１４ｂ、下敷膜１
４ａを除去し、第２の埋込金属（Ｃｕ）配線層１４と部
分的に厚膜となった部分２４０を持つ下側電極層２５０
を形成する。
【０１１７】図３８に示すように、第２の金属（Ｃｕ）
配線層１４、下側電極層２５０の上に、シリコン窒化膜
１５ａ、シリコン酸化膜などの絶縁膜１５ｂ、シリコン
窒化膜１５ｃ、シリコン酸化膜などの絶縁膜１５ｄから
なる４層構造の第２の層間絶縁膜１５をプラズマＣＶＤ
法などの方法で堆積する。写真製版・エッチング技術を
用いて、第２の層間絶縁膜１５の所望の部分に第２のビ
アホール１６と第３の配線溝１７とを形成する。
配線層１４、下側電極層２５０の上に、シリコン窒化膜
１５ａ、シリコン酸化膜などの絶縁膜１５ｂ、シリコン
窒化膜１５ｃ、シリコン酸化膜などの絶縁膜１５ｄから
なる４層構造の第２の層間絶縁膜１５をプラズマＣＶＤ
法などの方法で堆積する。写真製版・エッチング技術を
用いて、第２の層間絶縁膜１５の所望の部分に第２のビ
アホール１６と第３の配線溝１７とを形成する。
【０１１８】この際、第２のビアホール形成時に、下側
電極層の上にも接続孔２５１を同時に形成するが、この
平面形状も、内角が９０°よりも大きい多角形、たとえ
ば、正八角形とする。
電極層の上にも接続孔２５１を同時に形成するが、この
平面形状も、内角が９０°よりも大きい多角形、たとえ
ば、正八角形とする。
【０１１９】また、第３の配線溝形成時に、主電極層を
設ける部分にも配線溝を形成するが、その形状も、内角
が９０°よりも大きい多角形、たとえば、正八角形とす
る。
設ける部分にも配線溝を形成するが、その形状も、内角
が９０°よりも大きい多角形、たとえば、正八角形とす
る。
【０１２０】前述と同様の方法により、第２のビアホー
ル１６、第３の配線溝１７、第１のパッド電極上の接続
孔部２５１、第２のパッド電極形成部１０１を埋込むよ
うに、下敷膜１００ａと銅膜１００ｂ，１００ｃを全面
に堆積し，化学機械研磨法で不要部分を除去することに
より、第３の埋込金属（Ｃｕ）配線層１００と主電極層
１０１とを形成する。
ル１６、第３の配線溝１７、第１のパッド電極上の接続
孔部２５１、第２のパッド電極形成部１０１を埋込むよ
うに、下敷膜１００ａと銅膜１００ｂ，１００ｃを全面
に堆積し，化学機械研磨法で不要部分を除去することに
より、第３の埋込金属（Ｃｕ）配線層１００と主電極層
１０１とを形成する。
【０１２１】図３９に示すように、第３の金属（Ｃｕ）
配線層１００、および、主電極層１０１の上に、銅の拡
散防止層としての緻密なシリコン窒化膜２０２ａを堆積
した後、シリコン窒化膜、シリコン酸化膜、シリコン酸
窒化膜、あるいは、これらの積層構造膜などの保護絶縁
膜２０２ｂを１．０μｍ程度堆積する。さらに、その上
に、必要に応じてポリイミドなどのバッファコート膜２
０３を５〜１０μｍ程度、第２の保護絶縁膜として形成
し、ワイヤボンディング法などの方法で外部端子（図示
省略）と接続するために、パッド電極１０１の所望部分
に開口部２０４を設ける。
配線層１００、および、主電極層１０１の上に、銅の拡
散防止層としての緻密なシリコン窒化膜２０２ａを堆積
した後、シリコン窒化膜、シリコン酸化膜、シリコン酸
窒化膜、あるいは、これらの積層構造膜などの保護絶縁
膜２０２ｂを１．０μｍ程度堆積する。さらに、その上
に、必要に応じてポリイミドなどのバッファコート膜２
０３を５〜１０μｍ程度、第２の保護絶縁膜として形成
し、ワイヤボンディング法などの方法で外部端子（図示
省略）と接続するために、パッド電極１０１の所望部分
に開口部２０４を設ける。
【０１２２】（作用・効果）以上のように、このような
本発明の実施の形態によれば、図３６に示すように、パ
ッド電極を埋込金属配線層で形成した下側電極層２５０
と、主電極層１０１とを大面積の絶縁膜孔２５１を介し
て重ねて、下側電極層２５０の一部分の厚みを下向きに
厚くし、下側突出部２４０として、かつ、その部分２４
０の平面形状を正八角形としたので、ワイヤボンディン
グなどにより外部端子との接続時に荷重または衝撃力が
加わっても、パッド電極の実効厚みが増えただけ緩和さ
せることができ、また、応力の集中しやすい下側電極層
の下側突出部２４０の角部への応力集中も、四角形の場
合に比べて大幅に低減できる。そのため、層間絶縁膜に
クラックが発生するのを防止することができる。
本発明の実施の形態によれば、図３６に示すように、パ
ッド電極を埋込金属配線層で形成した下側電極層２５０
と、主電極層１０１とを大面積の絶縁膜孔２５１を介し
て重ねて、下側電極層２５０の一部分の厚みを下向きに
厚くし、下側突出部２４０として、かつ、その部分２４
０の平面形状を正八角形としたので、ワイヤボンディン
グなどにより外部端子との接続時に荷重または衝撃力が
加わっても、パッド電極の実効厚みが増えただけ緩和さ
せることができ、また、応力の集中しやすい下側電極層
の下側突出部２４０の角部への応力集中も、四角形の場
合に比べて大幅に低減できる。そのため、層間絶縁膜に
クラックが発生するのを防止することができる。
【０１２３】したがって、外部端子との接続強度を十分
に確保し得る条件でボンディングできるので、接続を安
定に、かつ容易に行なうことができ、高品質の半導体装
置が低コストで得られるという効果がある。
に確保し得る条件でボンディングできるので、接続を安
定に、かつ容易に行なうことができ、高品質の半導体装
置が低コストで得られるという効果がある。
【０１２４】また、相対的にボンディング時の荷重また
は衝撃力の許容値を高くする必要のあるパッド電極を縮
小化した場合にも有効な方法となる。
は衝撃力の許容値を高くする必要のあるパッド電極を縮
小化した場合にも有効な方法となる。
【０１２５】さらに、通常、最上層の金属（Ｃｕ）配線
層は、ワイヤボンディングなどによる外部端子との接続
信頼性を考慮して、０．８〜１．５μｍ程度の比較的厚
膜の金属（Ｃｕ）配線が用いられるが、本実施の形態の
ように、パッド電極を大面積の接続孔を介して重ねた構
造とすることにより、実効的なパッド電極厚みを厚くで
きるので、最上層の金属（Ｃｕ）配線の厚みを微細化に
適したさらに薄い配線層とすることが可能となる。
層は、ワイヤボンディングなどによる外部端子との接続
信頼性を考慮して、０．８〜１．５μｍ程度の比較的厚
膜の金属（Ｃｕ）配線が用いられるが、本実施の形態の
ように、パッド電極を大面積の接続孔を介して重ねた構
造とすることにより、実効的なパッド電極厚みを厚くで
きるので、最上層の金属（Ｃｕ）配線の厚みを微細化に
適したさらに薄い配線層とすることが可能となる。
【０１２６】なお、図３６では、下側電極層と主電極層
とを大面積の接続孔を介して重ねた構造とし、下側電極
層の下側突出部２４０の形状が正八角形の場合について
述べたが、所望の部分の内角を９０°よりも大きい多角
形としても、同様の効果を奏する。
とを大面積の接続孔を介して重ねた構造とし、下側電極
層の下側突出部２４０の形状が正八角形の場合について
述べたが、所望の部分の内角を９０°よりも大きい多角
形としても、同様の効果を奏する。
【０１２７】また、図４０に断面図を示すが、平面図に
おいては、下側電極層の下側突出部２４０を図４１に示
すような円形、あるいは、楕円形とする。図４２や図４
３に示すような所望の部分の角部に丸みや面取りをつけ
た形状としてもよい。
おいては、下側電極層の下側突出部２４０を図４１に示
すような円形、あるいは、楕円形とする。図４２や図４
３に示すような所望の部分の角部に丸みや面取りをつけ
た形状としてもよい。
【０１２８】また、図４４のように、下側電極層の下側
突出部２４０の形状のみを上記のようにして、下側電極
層２５０、接続孔２５１、主電極層１０１やパッド電極
開口部２０４の形状は従来形状、たとえば、四角形とし
てもよい。
突出部２４０の形状のみを上記のようにして、下側電極
層２５０、接続孔２５１、主電極層１０１やパッド電極
開口部２０４の形状は従来形状、たとえば、四角形とし
てもよい。
【０１２９】さらに、下側電極層の下側突出部２４０の
形状として、これらの形状を部分的に採用したり組合せ
て採用してもよい。
形状として、これらの形状を部分的に採用したり組合せ
て採用してもよい。
【０１３０】（実施の形態６）さらに、パッド電極の少
なくとも一部が埋込金属配線層で構成された構造におい
て、パッド電極の角部に応力緩衝用絶縁壁を設けても同
様の効果を奏する。
なくとも一部が埋込金属配線層で構成された構造におい
て、パッド電極の角部に応力緩衝用絶縁壁を設けても同
様の効果を奏する。
【０１３１】（構成）このような本実施の形態における
半導体装置の構造を図４５（ａ）〜（ｃ）に示す。
半導体装置の構造を図４５（ａ）〜（ｃ）に示す。
【０１３２】図４５（ａ）に示すように、パッド電極の
角部領域には、その角部領域を応力緩衝用金属（Ｃｕ）
層３００として分離分割するように応力緩衝用絶縁壁３
０１がある。他は、図１に示したものと同様である。
角部領域には、その角部領域を応力緩衝用金属（Ｃｕ）
層３００として分離分割するように応力緩衝用絶縁壁３
０１がある。他は、図１に示したものと同様である。
【０１３３】（製造方法）図４５（ａ）〜（ｃ）に示し
た半導体装置を製造する方法は、図１に示した実施の形
態１における半導体装置の製造方法と同様である。
た半導体装置を製造する方法は、図１に示した実施の形
態１における半導体装置の製造方法と同様である。
【０１３４】すなわち、従来技術に基づいて図１２９に
示す構造を形成した後、図２に示すように、第２の金属
（Ｃｕ）配線層１４の上に、銅（Ｃｕ）の拡散防止層と
してシリコン窒化膜（ＳｉＮ）１５ａ、シリコン酸化膜
（ＳｉＯ）などの絶縁膜１５ｂ、シリコン窒化膜（Ｓｉ
Ｎ）１５ｃ、シリコン酸化膜（ＳｉＯ）などの絶縁膜１
５ｄからなる４層構造の第２の層間絶縁膜１５をプラズ
マＣＶＤ法などの方法で堆積する。
示す構造を形成した後、図２に示すように、第２の金属
（Ｃｕ）配線層１４の上に、銅（Ｃｕ）の拡散防止層と
してシリコン窒化膜（ＳｉＮ）１５ａ、シリコン酸化膜
（ＳｉＯ）などの絶縁膜１５ｂ、シリコン窒化膜（Ｓｉ
Ｎ）１５ｃ、シリコン酸化膜（ＳｉＯ）などの絶縁膜１
５ｄからなる４層構造の第２の層間絶縁膜１５をプラズ
マＣＶＤ法などの方法で堆積する。
【０１３５】写真製版・エッチング技術を用いて、第２
の層間絶縁膜１５の所望の部分に第２のビアホール１６
と第３の配線溝１７としての凹部を形成する。このと
き、同時に、パッド電極を設ける部分にも凹部を形成す
るが、その形状の角部領域に応力緩衝用絶縁壁を形成す
るための絶縁壁凹部を形成する。絶縁壁凹部とは、図４
８の応力緩衝用金属層３００となるものであり、図４５
（ａ）、図４９〜図５１、図５２（ａ）、図５３（ａ）
に例示する応力緩衝用金属層３００のような平面形状に
形成される。
の層間絶縁膜１５の所望の部分に第２のビアホール１６
と第３の配線溝１７としての凹部を形成する。このと
き、同時に、パッド電極を設ける部分にも凹部を形成す
るが、その形状の角部領域に応力緩衝用絶縁壁を形成す
るための絶縁壁凹部を形成する。絶縁壁凹部とは、図４
８の応力緩衝用金属層３００となるものであり、図４５
（ａ）、図４９〜図５１、図５２（ａ）、図５３（ａ）
に例示する応力緩衝用金属層３００のような平面形状に
形成される。
【０１３６】前述と同様の方法により、第２のビアホー
ル１６および第３の配線溝１７としての凹部と絶縁壁凹
部を埋込むように、下敷膜１００ａと銅シード膜１００
ｂ、銅めっき膜１００ｃを全面に１．５〜３．０μｍ程
度堆積した後に、化学機械研磨法で不要部分の銅膜１８
ｃ，１８ｂ、下敷膜１８ａを除去し、第３の埋込金属
（Ｃｕ）配線層１００、パッド電極１０１、応力緩衝用
金属層３００を形成する。
ル１６および第３の配線溝１７としての凹部と絶縁壁凹
部を埋込むように、下敷膜１００ａと銅シード膜１００
ｂ、銅めっき膜１００ｃを全面に１．５〜３．０μｍ程
度堆積した後に、化学機械研磨法で不要部分の銅膜１８
ｃ，１８ｂ、下敷膜１８ａを除去し、第３の埋込金属
（Ｃｕ）配線層１００、パッド電極１０１、応力緩衝用
金属層３００を形成する。
【０１３７】この後に続く工程は、実施の形態１で説明
したものと同じである。 （作用・効果）このような本実施の形態によれば、図４
６、図４７に示すように、パッド電極角部に応力緩衝用
金属層３００を置いて、パッド電極１０１との間に応力
緩衝用絶縁壁３０１が設けられている。そのため、ワイ
ヤボンディングなどの外部端子との接続の際にパッド電
極１０１に荷重または衝撃力３０４，３０５が加わって
も、特に、応力集中の起こりやすいパッド電極角部にお
いて、応力緩衝用絶縁壁３０１が微小な弾性変形をする
ことにより応力を緩衝するため、この部分の層間絶縁膜
には小さな応力（衝撃力）３０６しか加わらない。した
がって、パッド電極１０１角部の層間膜クラックを防止
することができる。
したものと同じである。 （作用・効果）このような本実施の形態によれば、図４
６、図４７に示すように、パッド電極角部に応力緩衝用
金属層３００を置いて、パッド電極１０１との間に応力
緩衝用絶縁壁３０１が設けられている。そのため、ワイ
ヤボンディングなどの外部端子との接続の際にパッド電
極１０１に荷重または衝撃力３０４，３０５が加わって
も、特に、応力集中の起こりやすいパッド電極角部にお
いて、応力緩衝用絶縁壁３０１が微小な弾性変形をする
ことにより応力を緩衝するため、この部分の層間絶縁膜
には小さな応力（衝撃力）３０６しか加わらない。した
がって、パッド電極１０１角部の層間膜クラックを防止
することができる。
【０１３８】なお、図４５では、パッド電極１０１の角
部に三角形の応力緩衝用金属（Ｃｕ）層３００を置くこ
とにより、応力緩衝用絶縁壁３０１を設けたが、他の形
状の絶縁壁でも同様の効果を奏する。また、それらを複
数個設けてもよい。
部に三角形の応力緩衝用金属（Ｃｕ）層３００を置くこ
とにより、応力緩衝用絶縁壁３０１を設けたが、他の形
状の絶縁壁でも同様の効果を奏する。また、それらを複
数個設けてもよい。
【０１３９】たとえば、断面図を図４８に示し、平面図
を図４９〜図５２に示すように、パッド電極１０１の角
部に複数個の応力緩衝用金属層３００を置くことによ
り、応力緩衝用絶縁壁３０１を複数個設けるようにすれ
ば、さらに効果を高めることができる。また、図５３に
ように、パッド電極１０１の角部に置く応力緩衝用金属
層３００の下向きの厚みを他のパッド電極部分と変える
ようにしてもよい。
を図４９〜図５２に示すように、パッド電極１０１の角
部に複数個の応力緩衝用金属層３００を置くことによ
り、応力緩衝用絶縁壁３０１を複数個設けるようにすれ
ば、さらに効果を高めることができる。また、図５３に
ように、パッド電極１０１の角部に置く応力緩衝用金属
層３００の下向きの厚みを他のパッド電極部分と変える
ようにしてもよい。
【０１４０】（実施の形態７）さらに、パッド電極の少
なくとも一部が埋込金属配線層で構成された構造で、金
属電極の厚みが下向きに部分的に厚くなっており、その
角部の領域に応力緩衝用絶縁壁を設けても同様の効果を
奏する。
なくとも一部が埋込金属配線層で構成された構造で、金
属電極の厚みが下向きに部分的に厚くなっており、その
角部の領域に応力緩衝用絶縁壁を設けても同様の効果を
奏する。
【０１４１】（構成）このような本実施の形態における
半導体装置の構造を図５４に示す。パッド部は、下側突
出部１５０を含む。下側突出部１５０は、その角部領域
において、応力緩衝用金属層３１０として角部を分離す
る、応力緩衝用絶縁壁３１１を含む。
半導体装置の構造を図５４に示す。パッド部は、下側突
出部１５０を含む。下側突出部１５０は、その角部領域
において、応力緩衝用金属層３１０として角部を分離す
る、応力緩衝用絶縁壁３１１を含む。
【０１４２】（作用・効果）このような本実施の形態に
よれば、図５４に示すように、パッド電極の下側突出部
の角部に応力緩衝用金属（Ｃｕ）層３１０を置いて、パ
ッド電極の下側突出部１５０との間に応力緩衝用絶縁壁
３１１を設けるようにした。
よれば、図５４に示すように、パッド電極の下側突出部
の角部に応力緩衝用金属（Ｃｕ）層３１０を置いて、パ
ッド電極の下側突出部１５０との間に応力緩衝用絶縁壁
３１１を設けるようにした。
【０１４３】そのため、ワイヤボンディングなどの外部
端子との接続時にパッド電極の下側突出部１５０に荷重
または衝撃力が加わっても、特に、応力集中の起こりや
すい下側突出部の角部において、応力緩衝用絶縁壁３１
１が微小な弾性変形をすることにより応力を緩衝するた
め、この部分の層間絶縁膜には小さな応力（衝撃力）し
か加わらない。したがって、パッド電極厚膜部分１５０
角部の層間膜クラックを防止することができる。
端子との接続時にパッド電極の下側突出部１５０に荷重
または衝撃力が加わっても、特に、応力集中の起こりや
すい下側突出部の角部において、応力緩衝用絶縁壁３１
１が微小な弾性変形をすることにより応力を緩衝するた
め、この部分の層間絶縁膜には小さな応力（衝撃力）し
か加わらない。したがって、パッド電極厚膜部分１５０
角部の層間膜クラックを防止することができる。
【０１４４】なお、図５４では、パッド電極厚膜部分１
５０角部に三角形の応力緩衝用金属層３１０を置くこと
により応力緩衝用絶縁壁３１１を設けたが、他の形状の
絶縁壁でも同様の効果を奏する。また、それらを複数個
設けてもよい。
５０角部に三角形の応力緩衝用金属層３１０を置くこと
により応力緩衝用絶縁壁３１１を設けたが、他の形状の
絶縁壁でも同様の効果を奏する。また、それらを複数個
設けてもよい。
【０１４５】たとえば、図５５〜図５７に示すように、
パッド電極厚膜部分１５０の角部に置く応力緩衝用金属
（Ｃｕ）層３１０としては、四角形や四分の一円などの
形状が可能である。
パッド電極厚膜部分１５０の角部に置く応力緩衝用金属
（Ｃｕ）層３１０としては、四角形や四分の一円などの
形状が可能である。
【０１４６】また、図５８や図５９のように、パッド電
極厚膜部分１５０の角部に複数個の応力緩衝用金属（Ｃ
ｕ）層３１０を置くことにより、応力緩衝用絶縁壁３１
１を複数個設けるようにすれば、さらに効果を高めるこ
とができる。
極厚膜部分１５０の角部に複数個の応力緩衝用金属（Ｃ
ｕ）層３１０を置くことにより、応力緩衝用絶縁壁３１
１を複数個設けるようにすれば、さらに効果を高めるこ
とができる。
【０１４７】また、図６０のように、下側突出部１５０
の角部に配置する応力緩衝用金属（Ｃｕ）層３１０と上
部のパッド電極１０１角部に配置する応力緩衝用金属層
を重ねることにより、図６０（ｂ）に示すようにパッド
電極表面まで到達する絶縁壁３０１，３１１を形成して
もよい。
の角部に配置する応力緩衝用金属（Ｃｕ）層３１０と上
部のパッド電極１０１角部に配置する応力緩衝用金属層
を重ねることにより、図６０（ｂ）に示すようにパッド
電極表面まで到達する絶縁壁３０１，３１１を形成して
もよい。
【０１４８】（実施の形態８） （構成）さらに、パッド電極の少なくとも一部が埋込金
属配線層で構成され、パッド電極が主電極層１０１とそ
の上に形成された上側電極層２０１を含む構造におい
て、図６１に示すように、主電極層１０１の角部の領域
に応力緩衝用絶縁壁３２１を設けても同様の効果を奏す
る。主電極層１０１の角部の領域に応力緩衝用絶縁壁３
２１がある以外は、実施の形態３における構造（図１９
参照）と同様である。
属配線層で構成され、パッド電極が主電極層１０１とそ
の上に形成された上側電極層２０１を含む構造におい
て、図６１に示すように、主電極層１０１の角部の領域
に応力緩衝用絶縁壁３２１を設けても同様の効果を奏す
る。主電極層１０１の角部の領域に応力緩衝用絶縁壁３
２１がある以外は、実施の形態３における構造（図１９
参照）と同様である。
【０１４９】（作用・効果）このような本実施の形態に
よれば、図６１に示すように、主電極層１０１の角部に
応力緩衝用金属層３２０を置いて、主電極層１０１との
間に応力緩衝用絶縁壁３２１を設けるようにした。
よれば、図６１に示すように、主電極層１０１の角部に
応力緩衝用金属層３２０を置いて、主電極層１０１との
間に応力緩衝用絶縁壁３２１を設けるようにした。
【０１５０】そのため、ワイヤボンディングなどによる
外部端子との接続時にパッド電極に荷重または衝撃力が
加わっても、特に、応力集中の起こりやすい主電極層１
０１の角部において、応力緩衝用絶縁壁３２１が微小な
弾性変形をすることにより応力を緩衝するため、この部
分の層間絶縁膜には小さな応力（衝撃力）しか加わらな
い。したがって、主電極層１０１の角部の層間膜クラッ
クを防止することができる。
外部端子との接続時にパッド電極に荷重または衝撃力が
加わっても、特に、応力集中の起こりやすい主電極層１
０１の角部において、応力緩衝用絶縁壁３２１が微小な
弾性変形をすることにより応力を緩衝するため、この部
分の層間絶縁膜には小さな応力（衝撃力）しか加わらな
い。したがって、主電極層１０１の角部の層間膜クラッ
クを防止することができる。
【０１５１】なお、図６１に示した例では、主電極層１
０１の角部に三角形の応力緩衝用金属層３２０を置くこ
とにより応力緩衝用絶縁壁３２１を設けたが、他の形状
の絶縁壁でも同様の効果を奏する。また、それらを複数
個設けてもよい。
０１の角部に三角形の応力緩衝用金属層３２０を置くこ
とにより応力緩衝用絶縁壁３２１を設けたが、他の形状
の絶縁壁でも同様の効果を奏する。また、それらを複数
個設けてもよい。
【０１５２】たとえば、断面図を図６２に示し、平面図
を図６３や図６４に示すように、主電極層１０１の角部
に置く応力緩衝用金属配線３２０としては、四角形や１
／４円などの形状が可能である。
を図６３や図６４に示すように、主電極層１０１の角部
に置く応力緩衝用金属配線３２０としては、四角形や１
／４円などの形状が可能である。
【０１５３】また、図６５や図６６に示すように、主電
極層１０１の角部に複数個の応力緩衝用金属層３２０を
置くことにより、応力緩衝用絶縁壁３２１を複数個設け
るようにすれば、さらに効果を高めることができる。ま
た、図６７に示すように、主電極層１０１の角部に置く
応力緩衝用金属層３２０の下方向の厚みを他の主電極層
１０１の深さと変えるようにしてもよい。
極層１０１の角部に複数個の応力緩衝用金属層３２０を
置くことにより、応力緩衝用絶縁壁３２１を複数個設け
るようにすれば、さらに効果を高めることができる。ま
た、図６７に示すように、主電極層１０１の角部に置く
応力緩衝用金属層３２０の下方向の厚みを他の主電極層
１０１の深さと変えるようにしてもよい。
【０１５４】（実施の形態９） （構成）さらに、パッド電極の少なくとも一部が埋込金
属配線層で構成され、パッド電極が下側電極層と主電極
層とを大面積の接続孔を介して重ねた構造において、下
側電極層の角部の領域や接続孔の角部に応力緩衝用絶縁
壁を設けても同様の効果を奏する。本実施の形態におけ
る半導体装置の構造を図６８に示す。
属配線層で構成され、パッド電極が下側電極層と主電極
層とを大面積の接続孔を介して重ねた構造において、下
側電極層の角部の領域や接続孔の角部に応力緩衝用絶縁
壁を設けても同様の効果を奏する。本実施の形態におけ
る半導体装置の構造を図６８に示す。
【０１５５】下側電極層の角部の領域および接続孔の角
部のうち少なくとも一方に応力緩衝用絶縁壁を設けてい
る点以外は、実施の形態４における構造（図２７参照）
と同様である。
部のうち少なくとも一方に応力緩衝用絶縁壁を設けてい
る点以外は、実施の形態４における構造（図２７参照）
と同様である。
【０１５６】（作用・効果）このような本実施の形態に
よれば、図６８に示すように、下側電極層２５０の角部
に応力緩衝用金属層３３０を置いて、下側電極層２５０
との間に応力緩衝用絶縁壁３３１を設けるようにした。
よれば、図６８に示すように、下側電極層２５０の角部
に応力緩衝用金属層３３０を置いて、下側電極層２５０
との間に応力緩衝用絶縁壁３３１を設けるようにした。
【０１５７】そのため、ワイヤボンディングなどによる
外部端子との接続時にパッド電極に荷重または衝撃力が
加わっても、特に応力集中の起こりやすい下側電極層２
５０の角部において、応力緩衝用絶縁壁３３１が微小な
弾性変形をすることにより応力を緩衝するため、この部
分の層間絶縁膜には小さな応力（衝撃力）しか加わらな
い。したがって、下側電極層２５０の角部の層間膜クラ
ックを防止することができる。
外部端子との接続時にパッド電極に荷重または衝撃力が
加わっても、特に応力集中の起こりやすい下側電極層２
５０の角部において、応力緩衝用絶縁壁３３１が微小な
弾性変形をすることにより応力を緩衝するため、この部
分の層間絶縁膜には小さな応力（衝撃力）しか加わらな
い。したがって、下側電極層２５０の角部の層間膜クラ
ックを防止することができる。
【０１５８】なお、図６８では、下側電極層２５０の角
部に三角形の応力緩衝用金属層３３０を置くことによ
り、応力緩衝用絶縁壁３３１を設けたが、他の形状の絶
縁壁でも同様の効果を奏する。また、それらを複数個設
けてもよい。
部に三角形の応力緩衝用金属層３３０を置くことによ
り、応力緩衝用絶縁壁３３１を設けたが、他の形状の絶
縁壁でも同様の効果を奏する。また、それらを複数個設
けてもよい。
【０１５９】たとえば、断面図を図６９に示し、平面図
を図７０や図７１に示すように、下側電極層２５０の角
部に置く応力緩衝用金属層３３０としては、四角形や１
／４円などの形状が可能である。また、図７２や図７３
に示すように、下側電極層２５０の角部に複数個の応力
緩衝用金属層３３０を置くことにより、応力緩衝用絶縁
壁３３１を複数個設けるようにすれば、さらに効果を高
めることができる。また、図７４、図７５に示すよう
に、下側電極層２５０の角部の応力緩衝用金属層３３０
だけでなく、接続孔２５１の角部や主電極層１０１の角
部にも同様な応力緩衝用金属層３２０，３００を設け
て、これらを重ねる形で応力緩衝用絶縁壁３３１，３２
１，３０１を構成してもよい。
を図７０や図７１に示すように、下側電極層２５０の角
部に置く応力緩衝用金属層３３０としては、四角形や１
／４円などの形状が可能である。また、図７２や図７３
に示すように、下側電極層２５０の角部に複数個の応力
緩衝用金属層３３０を置くことにより、応力緩衝用絶縁
壁３３１を複数個設けるようにすれば、さらに効果を高
めることができる。また、図７４、図７５に示すよう
に、下側電極層２５０の角部の応力緩衝用金属層３３０
だけでなく、接続孔２５１の角部や主電極層１０１の角
部にも同様な応力緩衝用金属層３２０，３００を設け
て、これらを重ねる形で応力緩衝用絶縁壁３３１，３２
１，３０１を構成してもよい。
【０１６０】また、図７６のように、大面積の接続孔２
５１の角部のみ、応力緩衝用金属層３２０を置き、接続
孔２５１との間にのみ応力緩衝用絶縁壁３２１を設ける
ようにしてもよい。
５１の角部のみ、応力緩衝用金属層３２０を置き、接続
孔２５１との間にのみ応力緩衝用絶縁壁３２１を設ける
ようにしてもよい。
【０１６１】（実施の形態１０） （構成）さらに、パッド電極の少なくとも一部が埋込金
属配線層で構成され、パッド電極が下側電極層と主電極
層とを重ねた構造を含み、下側電極層の厚みが下向きに
部分的に厚くなった下側突出部を有する構造において、
その角部の領域に応力緩衝用絶縁壁を設けても同様の効
果を奏する。このような本実施の形態による半導体装置
の構造を図７７に示す。
属配線層で構成され、パッド電極が下側電極層と主電極
層とを重ねた構造を含み、下側電極層の厚みが下向きに
部分的に厚くなった下側突出部を有する構造において、
その角部の領域に応力緩衝用絶縁壁を設けても同様の効
果を奏する。このような本実施の形態による半導体装置
の構造を図７７に示す。
【０１６２】下側突出部の角部の領域に応力緩衝用絶縁
壁が設けられている点以外は、実施の形態５における構
造（図３６参照）と同様である。
壁が設けられている点以外は、実施の形態５における構
造（図３６参照）と同様である。
【０１６３】（作用・効果）このような本発明によれ
ば、図７７に示すように、下側電極層２５０の下側突出
部２４０の角部に応力緩衝用金属層３４０を置いて、下
側突出部２４０との間に応力緩衝用絶縁壁３４１を設け
るようにした。そのため、ワイヤボンディングなどによ
る外部端子との接続時に主電極層１０１に荷重または衝
撃力が加わっても、特に、応力集中の起こりやすい下側
突出部２４０の角部において、応力緩衝用絶縁壁３４１
が微小な弾性変形をすることにより応力を緩衝するた
め、この部分の層間絶縁膜には小さな応力（衝撃力）し
か加わらない。したがって、下側突出部２４０の角部の
層間膜クラックを防止することができる。
ば、図７７に示すように、下側電極層２５０の下側突出
部２４０の角部に応力緩衝用金属層３４０を置いて、下
側突出部２４０との間に応力緩衝用絶縁壁３４１を設け
るようにした。そのため、ワイヤボンディングなどによ
る外部端子との接続時に主電極層１０１に荷重または衝
撃力が加わっても、特に、応力集中の起こりやすい下側
突出部２４０の角部において、応力緩衝用絶縁壁３４１
が微小な弾性変形をすることにより応力を緩衝するた
め、この部分の層間絶縁膜には小さな応力（衝撃力）し
か加わらない。したがって、下側突出部２４０の角部の
層間膜クラックを防止することができる。
【０１６４】なお、図７７では、下側突出部２４０の角
部に三角形の応力緩衝用金属層３４０を置くことによ
り、応力緩衝用絶縁壁３４１を設けたが、他の形状の絶
縁壁でも同様の効果を奏する。また、それらを複数個設
けてもよい。
部に三角形の応力緩衝用金属層３４０を置くことによ
り、応力緩衝用絶縁壁３４１を設けたが、他の形状の絶
縁壁でも同様の効果を奏する。また、それらを複数個設
けてもよい。
【０１６５】たとえば、図７８〜図８０に示すように、
第１のパッド電極厚膜部２４０の角部に置く応力緩衝用
金属層３４０としては、四角形や１／４円などの形状が
可能である。また、図８１や図８２のように、第１のパ
ッド電極厚膜部２４０の角部に複数個の応力緩衝用金属
層３４０を置くことにより、応力緩衝用絶縁壁３４１を
複数個設けるようにすれば、さらに効果を高めることが
できる。また、図８３、図８４、図８５のように、下側
突出部２４０の角部の応力緩衝用金属層３４０だけでな
く、下側電極層２５０の角部、接続孔２５１の角部や主
電極層１０１の角部にも同様な応力緩衝用金属層３３
０，３２０，３００を設けて、これらを重ねる形で応力
緩衝用絶縁壁３４１，３３１，３２１，３０１も構成し
てもよい。
第１のパッド電極厚膜部２４０の角部に置く応力緩衝用
金属層３４０としては、四角形や１／４円などの形状が
可能である。また、図８１や図８２のように、第１のパ
ッド電極厚膜部２４０の角部に複数個の応力緩衝用金属
層３４０を置くことにより、応力緩衝用絶縁壁３４１を
複数個設けるようにすれば、さらに効果を高めることが
できる。また、図８３、図８４、図８５のように、下側
突出部２４０の角部の応力緩衝用金属層３４０だけでな
く、下側電極層２５０の角部、接続孔２５１の角部や主
電極層１０１の角部にも同様な応力緩衝用金属層３３
０，３２０，３００を設けて、これらを重ねる形で応力
緩衝用絶縁壁３４１，３３１，３２１，３０１も構成し
てもよい。
【０１６６】（実施の形態１１） （構成）さらに、パッド電極の少なくとも一部が埋込金
属配線層で構成された構造において、パッド電極の角部
の領域に応力緩衝用突出部を設けても同様の効果を奏す
る。このような本実施の形態における半導体装置の構造
を図８６に示す。
属配線層で構成された構造において、パッド電極の角部
の領域に応力緩衝用突出部を設けても同様の効果を奏す
る。このような本実施の形態における半導体装置の構造
を図８６に示す。
【０１６７】パッド電極１０１の角部の領域に応力緩衝
用突出部４００がある点以外は、実施の形態１における
構造（図１）と同様である。
用突出部４００がある点以外は、実施の形態１における
構造（図１）と同様である。
【０１６８】（製造方法）図８６（ａ）〜（ｃ）に示し
た半導体装置を製造する方法は、図１に示した実施の形
態１における半導体装置の製造方法と同様である。
た半導体装置を製造する方法は、図１に示した実施の形
態１における半導体装置の製造方法と同様である。
【０１６９】すなわち、従来技術に基づいて図１２９に
示す構造を形成した後、図２に示すように、第２の金属
（Ｃｕ）配線層１４の上に、銅（Ｃｕ）の拡散防止層と
してシリコン窒化膜（ＳｉＮ）１５ａ、シリコン酸化膜
（ＳｉＯ）などの絶縁膜１５ｂ、シリコン窒化膜（Ｓｉ
Ｎ）１５ｃ、シリコン酸化膜（ＳｉＯ）などの絶縁膜１
５ｄからなる４層構造の第２の層間絶縁膜１５をプラズ
マＣＶＤ法などの方法で堆積する。
示す構造を形成した後、図２に示すように、第２の金属
（Ｃｕ）配線層１４の上に、銅（Ｃｕ）の拡散防止層と
してシリコン窒化膜（ＳｉＮ）１５ａ、シリコン酸化膜
（ＳｉＯ）などの絶縁膜１５ｂ、シリコン窒化膜（Ｓｉ
Ｎ）１５ｃ、シリコン酸化膜（ＳｉＯ）などの絶縁膜１
５ｄからなる４層構造の第２の層間絶縁膜１５をプラズ
マＣＶＤ法などの方法で堆積する。
【０１７０】写真製版・エッチング技術を用いて、第２
の層間絶縁膜１５の所望の部分に第２のビアホール１６
と第３の配線溝１７としての凹部を形成する。このと
き、同時に、パッド電極を設ける部分にも凹部を形成す
るが、その形状の角部領域に応力緩衝用突出部を形成す
るための緩衝用凹部を形成する。緩衝用凹部とは、図８
６（ａ），（ｂ）、図８９の応力緩衝用突出部４００と
なるものであり、図９０〜図９２、図９３（ａ）に例示
する応力緩衝用突出部４００，４０１，４０２のような
平面形状に形成される。
の層間絶縁膜１５の所望の部分に第２のビアホール１６
と第３の配線溝１７としての凹部を形成する。このと
き、同時に、パッド電極を設ける部分にも凹部を形成す
るが、その形状の角部領域に応力緩衝用突出部を形成す
るための緩衝用凹部を形成する。緩衝用凹部とは、図８
６（ａ），（ｂ）、図８９の応力緩衝用突出部４００と
なるものであり、図９０〜図９２、図９３（ａ）に例示
する応力緩衝用突出部４００，４０１，４０２のような
平面形状に形成される。
【０１７１】前述と同様の方法により、第２のビアホー
ル１６および第３の配線溝１７としての凹部と緩衝用凹
部を埋込むように、下敷膜１００ａと銅シード膜１００
ｂ、銅めっき膜１００ｃを全面に１．５〜３．０μｍ程
度堆積した後に、化学機械研磨法で不要部分の銅膜１８
ｃ，１８ｂ、下敷膜１８ａを除去し、第３の埋込金属
（Ｃｕ）配線層１００、パッド電極１０１、応力緩衝用
突出部４００，４０１，４０２を形成する。
ル１６および第３の配線溝１７としての凹部と緩衝用凹
部を埋込むように、下敷膜１００ａと銅シード膜１００
ｂ、銅めっき膜１００ｃを全面に１．５〜３．０μｍ程
度堆積した後に、化学機械研磨法で不要部分の銅膜１８
ｃ，１８ｂ、下敷膜１８ａを除去し、第３の埋込金属
（Ｃｕ）配線層１００、パッド電極１０１、応力緩衝用
突出部４００，４０１，４０２を形成する。
【０１７２】この後に続く工程は、実施の形態１で説明
したものと同じである。 （作用・効果）このような本発明によれば、図８６に示
すように、パッド電極１０１の角部に応力緩衝用突出部
４００が設けられている。そのため、ワイヤボンディン
グなどによる外部端子との接続時にパッド電極１０１に
荷重または衝撃力３０４，３０５が加わっても、特に、
応力集中の起こりやすいパッド電極１０１の角部におい
て、図８７、図８８に示すように、応力緩衝用突出部４
００が微小な弾性変形をして応力（衝撃力）を緩衝する
作用を及ぼすため、この部分の層間絶縁膜には小さな応
力（衝撃力）３０６しか加わらない。したがって、パッ
ド電極１０１の角部の層間膜クラックを防止することが
できる。
したものと同じである。 （作用・効果）このような本発明によれば、図８６に示
すように、パッド電極１０１の角部に応力緩衝用突出部
４００が設けられている。そのため、ワイヤボンディン
グなどによる外部端子との接続時にパッド電極１０１に
荷重または衝撃力３０４，３０５が加わっても、特に、
応力集中の起こりやすいパッド電極１０１の角部におい
て、図８７、図８８に示すように、応力緩衝用突出部４
００が微小な弾性変形をして応力（衝撃力）を緩衝する
作用を及ぼすため、この部分の層間絶縁膜には小さな応
力（衝撃力）３０６しか加わらない。したがって、パッ
ド電極１０１の角部の層間膜クラックを防止することが
できる。
【０１７３】なお、図８６では、パッド電極１０１の角
部に四角形の応力緩衝用突出部４００を設けたが、他の
形状の応力緩衝用突出部でも同様の効果を奏する。ま
た、それらを複数個組合せて設けてもよい。
部に四角形の応力緩衝用突出部４００を設けたが、他の
形状の応力緩衝用突出部でも同様の効果を奏する。ま
た、それらを複数個組合せて設けてもよい。
【０１７４】たとえば、図８９〜図９１に示すように、
パッド電極１０１の角部に置く応力緩衝用突出部４００
としては、円や楕円の一部や多角形の一部などの他のパ
ターンなどを用いることが可能である。また、図９２に
示すように、パッド電極１０１の角部に複数の応力緩衝
用突出部４０１，４０２を組合せて配置してもよい。ま
た、より高い応力緩衝効果を持たせるために、図９３に
示すように、応力緩衝用突出部４００上の保護絶縁膜１
０２，１０３を除去した構造としてもよい。
パッド電極１０１の角部に置く応力緩衝用突出部４００
としては、円や楕円の一部や多角形の一部などの他のパ
ターンなどを用いることが可能である。また、図９２に
示すように、パッド電極１０１の角部に複数の応力緩衝
用突出部４０１，４０２を組合せて配置してもよい。ま
た、より高い応力緩衝効果を持たせるために、図９３に
示すように、応力緩衝用突出部４００上の保護絶縁膜１
０２，１０３を除去した構造としてもよい。
【０１７５】（実施の形態１２） （構成）さらに、パッド電極の少なくとも一部が埋込金
属配線層で構成され、パッド電極の厚みが下向きに部分
的に厚くなった下側突出部を有する構造において、下側
突出部の角部の領域に応力緩衝用突出部を設けても同様
の効果を奏する。このような本実施の形態における半導
体装置の構造を図９４に示す。
属配線層で構成され、パッド電極の厚みが下向きに部分
的に厚くなった下側突出部を有する構造において、下側
突出部の角部の領域に応力緩衝用突出部を設けても同様
の効果を奏する。このような本実施の形態における半導
体装置の構造を図９４に示す。
【０１７６】（作用・効果）このような本発明によれ
ば、図９４に示すように、下側突出部１５０の角部に応
力緩衝用突出部４１０が設けられている。そのため、ワ
イヤボンディングなどによる外部端子との接続時にパッ
ド電極１０１に荷重または衝撃力が加わっても、特に、
応力集中の起こりやすい下側突出部１５０の角部におい
て、応力緩衝用突出部が微小な弾性変形をして応力（衝
撃力）を緩衝する作用をするため、この部分の層間絶縁
膜には小さな応力（衝撃力）しか加わらない。したがっ
て、下側突出部１５０の角部の層間膜クラックを防止す
ることができる。
ば、図９４に示すように、下側突出部１５０の角部に応
力緩衝用突出部４１０が設けられている。そのため、ワ
イヤボンディングなどによる外部端子との接続時にパッ
ド電極１０１に荷重または衝撃力が加わっても、特に、
応力集中の起こりやすい下側突出部１５０の角部におい
て、応力緩衝用突出部が微小な弾性変形をして応力（衝
撃力）を緩衝する作用をするため、この部分の層間絶縁
膜には小さな応力（衝撃力）しか加わらない。したがっ
て、下側突出部１５０の角部の層間膜クラックを防止す
ることができる。
【０１７７】なお、図９４では、下側突出部１５０の角
部に四角形の応力緩衝用突出部４１０を設けたが、他の
形状の応力緩衝用突出部でも同様の効果を奏する。ま
た、それらを複数個組合せて設けてもよい。
部に四角形の応力緩衝用突出部４１０を設けたが、他の
形状の応力緩衝用突出部でも同様の効果を奏する。ま
た、それらを複数個組合せて設けてもよい。
【０１７８】たとえば、図９５〜図９７に示すように、
下側突出部１５０の角部に置く応力緩衝用突出部４１０
としては、円や楕円の一部や多角形の一部などの他のパ
ターンなどを用いることが可能である。また、図９８に
示すように、下側突出部１５０の角部に複数の応力緩衝
用突出部４２１，４１２を組合せて配置してもよい。ま
た、より高い応力緩衝効果を持たせるために、図９９の
ように、応力緩衝用突出部４１０上の保護絶縁膜１０
２，１０３を除去した構造としてもよい。さらに、図１
００のように下側突出部１５０の角部やパッド電極１０
１の角部の両方に応力緩衝用突出部４１０，４００を設
けて、かつ、応力緩衝用突出部の上部の保護絶縁膜１０
２，１０３を除去するなど、複数の対応策を組合せて実
施してもよい。
下側突出部１５０の角部に置く応力緩衝用突出部４１０
としては、円や楕円の一部や多角形の一部などの他のパ
ターンなどを用いることが可能である。また、図９８に
示すように、下側突出部１５０の角部に複数の応力緩衝
用突出部４２１，４１２を組合せて配置してもよい。ま
た、より高い応力緩衝効果を持たせるために、図９９の
ように、応力緩衝用突出部４１０上の保護絶縁膜１０
２，１０３を除去した構造としてもよい。さらに、図１
００のように下側突出部１５０の角部やパッド電極１０
１の角部の両方に応力緩衝用突出部４１０，４００を設
けて、かつ、応力緩衝用突出部の上部の保護絶縁膜１０
２，１０３を除去するなど、複数の対応策を組合せて実
施してもよい。
【０１７９】（実施の形態１３） （構成）さらに、パッド電極の少なくとも一部が埋込金
属配線層で構成され、パッド電極が主電極層とその上に
形成された上側電極層とを含む構造において、主電極層
の角部の領域に応力緩衝用突出部を設けても同様の効果
を奏する。このような本実施の形態における半導体装置
の構造を図１０１に示す。主電極層の角部の領域に応力
緩衝用突出部がある点以外は、実施の形態３における構
造（図１９参照）と同様である。
属配線層で構成され、パッド電極が主電極層とその上に
形成された上側電極層とを含む構造において、主電極層
の角部の領域に応力緩衝用突出部を設けても同様の効果
を奏する。このような本実施の形態における半導体装置
の構造を図１０１に示す。主電極層の角部の領域に応力
緩衝用突出部がある点以外は、実施の形態３における構
造（図１９参照）と同様である。
【０１８０】（作用・効果）このような本実施の形態に
よれば、図１０１に示すように、主電極層１０１の角部
に応力緩衝用突出部４２０が設けられている。そのた
め、ワイヤボンディングなどによる外部端子との接続時
に上側電極層２０１に荷重または衝撃力が加わっても、
特に、応力集中の起こりやすい主電極層１０１の角部に
おいて、応力緩衝用突出部４２０が微小な弾性変形をし
て応力（衝撃力）を緩衝する作用を及ぼすため、この部
分の層間絶縁膜には小さな応力（衝撃力）しか加わらな
い。したがって、主電極層１０１の角部の層間膜クラッ
クを防止することができる。
よれば、図１０１に示すように、主電極層１０１の角部
に応力緩衝用突出部４２０が設けられている。そのた
め、ワイヤボンディングなどによる外部端子との接続時
に上側電極層２０１に荷重または衝撃力が加わっても、
特に、応力集中の起こりやすい主電極層１０１の角部に
おいて、応力緩衝用突出部４２０が微小な弾性変形をし
て応力（衝撃力）を緩衝する作用を及ぼすため、この部
分の層間絶縁膜には小さな応力（衝撃力）しか加わらな
い。したがって、主電極層１０１の角部の層間膜クラッ
クを防止することができる。
【０１８１】なお、図１０１では、主電極層１０１の角
部に四角形の応力緩衝用突出部４２０を設けたが、他の
形状の応力緩衝用突出部でも同様の効果を奏する。ま
た、それらを複数個組合せて設けてもよい。
部に四角形の応力緩衝用突出部４２０を設けたが、他の
形状の応力緩衝用突出部でも同様の効果を奏する。ま
た、それらを複数個組合せて設けてもよい。
【０１８２】たとえば、図１０２〜図１０４に示すよう
に、主電極層１０１の角部に置く応力緩衝用突出部４２
０としては、円や楕円の一部や多角形の一部などの他の
形状とすることが可能である。また、図１０５に示すよ
うに、主電極層１０１の角部に複数の応力緩衝用突出部
４２１，４１２を組合せて配置してもよい。また、より
高い応力緩衝効果を持たせるために、図１０６に示すよ
うに、応力緩衝用突出部４２０上の保護絶縁膜２０２，
２０３を除去した構造としてもよい。さらに、図１０７
に示すように主電極層１０１の角部や上側電極層２０１
の角部の両方に応力緩衝用突出部４２０，４３０を設け
て、かつ、応力緩衝用突出部の上部の保護絶縁膜１０
２，１０３を除去するなど、複数の対応策を組合せて実
施してもよい。
に、主電極層１０１の角部に置く応力緩衝用突出部４２
０としては、円や楕円の一部や多角形の一部などの他の
形状とすることが可能である。また、図１０５に示すよ
うに、主電極層１０１の角部に複数の応力緩衝用突出部
４２１，４１２を組合せて配置してもよい。また、より
高い応力緩衝効果を持たせるために、図１０６に示すよ
うに、応力緩衝用突出部４２０上の保護絶縁膜２０２，
２０３を除去した構造としてもよい。さらに、図１０７
に示すように主電極層１０１の角部や上側電極層２０１
の角部の両方に応力緩衝用突出部４２０，４３０を設け
て、かつ、応力緩衝用突出部の上部の保護絶縁膜１０
２，１０３を除去するなど、複数の対応策を組合せて実
施してもよい。
【０１８３】（実施の形態１４） （構成）さらに、パッド電極の少なくとも一部が埋込金
属配線層で構成され、パッド電極が下側電極層と主電極
層とを接続孔を介して重ねた構造を含み、下側電極層の
角部の領域に応力緩衝用突出部を設けても同様の効果を
奏する。このような本実施の形態における半導体装置の
構造を図１０８に示す。下側電極層の角部の領域に応力
緩衝用突出部がある以外は、実施の形態４における構造
（図２７参照）と同様である。
属配線層で構成され、パッド電極が下側電極層と主電極
層とを接続孔を介して重ねた構造を含み、下側電極層の
角部の領域に応力緩衝用突出部を設けても同様の効果を
奏する。このような本実施の形態における半導体装置の
構造を図１０８に示す。下側電極層の角部の領域に応力
緩衝用突出部がある以外は、実施の形態４における構造
（図２７参照）と同様である。
【０１８４】（作用・効果）このような本発明によれ
ば、図１０８に示すように、下側電極層２５０の角部に
応力緩衝用突出部４４０が設けられている。
ば、図１０８に示すように、下側電極層２５０の角部に
応力緩衝用突出部４４０が設けられている。
【０１８５】そのため、ワイヤボンディングなどによる
外部端子との接続時に主電極層１０１に荷重または衝撃
力が加わっても、特に、応力集中の起こりやすい下側電
極層２５０の角部において、応力緩衝用突出部４４０が
微小な弾性変形をして応力（衝撃力）を緩衝する作用を
及ぼすため、この部分の層間絶縁膜には小さな応力（衝
撃力）しか加わらない。したがって、下側電極層２５０
の角部の層間膜クラックを防止することができる。
外部端子との接続時に主電極層１０１に荷重または衝撃
力が加わっても、特に、応力集中の起こりやすい下側電
極層２５０の角部において、応力緩衝用突出部４４０が
微小な弾性変形をして応力（衝撃力）を緩衝する作用を
及ぼすため、この部分の層間絶縁膜には小さな応力（衝
撃力）しか加わらない。したがって、下側電極層２５０
の角部の層間膜クラックを防止することができる。
【０１８６】なお、図１０８では、下側電極層２５０の
角部に四角形の応力緩衝用突出部４４０を設けたが、他
の形状の応力緩衝用突出部でも同様の効果を奏する。ま
た、それらを複数個組合せて設けてもよい。
角部に四角形の応力緩衝用突出部４４０を設けたが、他
の形状の応力緩衝用突出部でも同様の効果を奏する。ま
た、それらを複数個組合せて設けてもよい。
【０１８７】たとえば、図１０９〜図１１１に示すよう
に、下側電極層２５０の角部に置く応力緩衝用突出部４
４０としては、円や楕円の一部や多角形の一部などの他
の形状とすることが可能である。また、図１１２に示す
ように、下側電極層２５０の角部に複数の応力緩衝用突
出部４４１，４４２を組合せて配置してもよい。また、
より高い応力緩衝効果を持たせるために、図１１３のよ
うに、下側電極層の角部の応力緩衝用突出部４４０、接
続孔２５１の角部の応力緩衝用突出部４４３を重ねて、
これらの上部の保護絶縁膜１０２，１０３を除去した構
造としてもよい。
に、下側電極層２５０の角部に置く応力緩衝用突出部４
４０としては、円や楕円の一部や多角形の一部などの他
の形状とすることが可能である。また、図１１２に示す
ように、下側電極層２５０の角部に複数の応力緩衝用突
出部４４１，４４２を組合せて配置してもよい。また、
より高い応力緩衝効果を持たせるために、図１１３のよ
うに、下側電極層の角部の応力緩衝用突出部４４０、接
続孔２５１の角部の応力緩衝用突出部４４３を重ねて、
これらの上部の保護絶縁膜１０２，１０３を除去した構
造としてもよい。
【０１８８】さらに、図１１４に示したもののように、
下側電極層２５０の角部、接続孔２５１の角部、主電極
層１０１の角部のすべてに応力緩衝用突出部４４０，４
４３，４００を設けて、かつ、応力緩衝用突出部の上部
の保護絶縁膜１０２，１０３を除去するなど、複数の対
応策を組合せて実施してもよい。
下側電極層２５０の角部、接続孔２５１の角部、主電極
層１０１の角部のすべてに応力緩衝用突出部４４０，４
４３，４００を設けて、かつ、応力緩衝用突出部の上部
の保護絶縁膜１０２，１０３を除去するなど、複数の対
応策を組合せて実施してもよい。
【０１８９】（実施の形態１５）さらに、パッド電極の
少なくとも一部が埋込金属配線層で構成され、パッド電
極が下側電極層と主電極層とを接続孔を介して重ねた構
造を含み、下側電極層の厚みが下向きに部分的に厚くな
った下側突出部を有し、下側突出部の角部の領域に応力
緩衝用突出部を設けても同様の効果を奏する。このよう
な本実施の形態における半導体装置の構造を図１１５に
示す。
少なくとも一部が埋込金属配線層で構成され、パッド電
極が下側電極層と主電極層とを接続孔を介して重ねた構
造を含み、下側電極層の厚みが下向きに部分的に厚くな
った下側突出部を有し、下側突出部の角部の領域に応力
緩衝用突出部を設けても同様の効果を奏する。このよう
な本実施の形態における半導体装置の構造を図１１５に
示す。
【０１９０】下側突出部の角部の領域に応力緩衝用突出
部がある点以外は、実施の形態５に示した構造（図３６
参照）と同様である。
部がある点以外は、実施の形態５に示した構造（図３６
参照）と同様である。
【０１９１】（作用・効果）このような本実施の形態に
よれば、図１１５に示すように、下側電極層の下側突出
部２４０の角部に応力緩衝用突出部４５０が設けられて
いる。
よれば、図１１５に示すように、下側電極層の下側突出
部２４０の角部に応力緩衝用突出部４５０が設けられて
いる。
【０１９２】そのため、ワイヤボンディングなどによる
外部端子との接続時に主電極層１０１に荷重または衝撃
力が加わっても、特に、応力集中の起こりやすい下側突
出部２４０の角部において、応力緩衝用突出部４５０が
微小な弾性変形をして応力（衝撃力）を緩衝する作用を
及ぼすため、この部分の層間絶縁膜には小さな応力（衝
撃力）しか加わらない。したがって、下側突出部２４０
の角部の層間絶縁膜にクラックが生じるのを防止するこ
とができる。
外部端子との接続時に主電極層１０１に荷重または衝撃
力が加わっても、特に、応力集中の起こりやすい下側突
出部２４０の角部において、応力緩衝用突出部４５０が
微小な弾性変形をして応力（衝撃力）を緩衝する作用を
及ぼすため、この部分の層間絶縁膜には小さな応力（衝
撃力）しか加わらない。したがって、下側突出部２４０
の角部の層間絶縁膜にクラックが生じるのを防止するこ
とができる。
【０１９３】なお、図１１５では、下側突出部２４０の
角部に四角形の応力緩衝用突出部４５０を設けたが、他
の形状の応力緩衝用突出部でも同様の効果を奏する。ま
た、それらを複数個組合せて設けてもよい。
角部に四角形の応力緩衝用突出部４５０を設けたが、他
の形状の応力緩衝用突出部でも同様の効果を奏する。ま
た、それらを複数個組合せて設けてもよい。
【０１９４】たとえば、図１１６〜図１１８に示すよう
に、下側突出部２４０の角部に置く応力緩衝用突出部４
５０としては、円や楕円の一部や多角形の一部などの他
のパターンなどを用いることが可能である。
に、下側突出部２４０の角部に置く応力緩衝用突出部４
５０としては、円や楕円の一部や多角形の一部などの他
のパターンなどを用いることが可能である。
【０１９５】また、図１１９に示すように、下側突出部
２４０の角部に複数の応力緩衝用突出部４５１，４５２
を組合せて配置してもよい。また、より高い応力緩衝効
果を持たせるために、図１２０に示すように、下側突出
部２４０の角部の応力緩衝用突出部４５０、下側電極層
２５０の角部の応力緩衝用突出部４５３、接続孔２５１
の角部の応力緩衝用突出部４５４を重ねて、これらの上
部の保護絶縁膜１０２，１０３を除去した構造としても
よい。
２４０の角部に複数の応力緩衝用突出部４５１，４５２
を組合せて配置してもよい。また、より高い応力緩衝効
果を持たせるために、図１２０に示すように、下側突出
部２４０の角部の応力緩衝用突出部４５０、下側電極層
２５０の角部の応力緩衝用突出部４５３、接続孔２５１
の角部の応力緩衝用突出部４５４を重ねて、これらの上
部の保護絶縁膜１０２，１０３を除去した構造としても
よい。
【０１９６】さらに、図１２１に示すように、下側突出
部２４０の角部、下側電極層２５０の角部、接続孔２５
１の角部、主電極層１０１の角部のすべてに応力緩衝用
突出部４５０，４５３，４５４，４００を設けて、か
つ、応力緩衝用突出部の上部の保護絶縁膜１０２，１０
３を除去するなど、複数の対応策を組合せて実施しても
よい。
部２４０の角部、下側電極層２５０の角部、接続孔２５
１の角部、主電極層１０１の角部のすべてに応力緩衝用
突出部４５０，４５３，４５４，４００を設けて、か
つ、応力緩衝用突出部の上部の保護絶縁膜１０２，１０
３を除去するなど、複数の対応策を組合せて実施しても
よい。
【０１９７】なお、今回開示した上記実施の形態はすべ
ての点で例示であって制限的なものではない。本発明の
範囲は上記した説明ではなくて特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更を含むものである。
ての点で例示であって制限的なものではない。本発明の
範囲は上記した説明ではなくて特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更を含むものである。
【０１９８】
【発明の効果】本発明によれば、パッド電極を所定の平
面形状とし、さらに、パッド部として、下側突出部、応
力緩衝用絶縁壁、応力緩衝用突出部などを適宜組合せ
て、含めることとしているため、パッド電極にワイヤボ
ンディングを行なう際に荷重または衝撃力が加わって
も、角部への応力集中を緩和することができる。その結
果、角部近傍における層間絶縁膜のクラックの発生を防
止することができる。このようにして、ワイヤボンディ
ング時に許容される荷重または衝撃力が大きくなること
から、十分な接続強度となるようにワイヤボンディング
を行なうことができ、信頼性の高い半導体装置とするこ
とができる。
面形状とし、さらに、パッド部として、下側突出部、応
力緩衝用絶縁壁、応力緩衝用突出部などを適宜組合せ
て、含めることとしているため、パッド電極にワイヤボ
ンディングを行なう際に荷重または衝撃力が加わって
も、角部への応力集中を緩和することができる。その結
果、角部近傍における層間絶縁膜のクラックの発生を防
止することができる。このようにして、ワイヤボンディ
ング時に許容される荷重または衝撃力が大きくなること
から、十分な接続強度となるようにワイヤボンディング
を行なうことができ、信頼性の高い半導体装置とするこ
とができる。
【図１】 本発明に基づく実施の形態１における半導体
装置の、（ａ）は平面図、（ｂ）は断面図である。
装置の、（ａ）は平面図、（ｂ）は断面図である。
【図２】 本発明に基づく実施の形態１における半導体
装置の製造方法の第１の工程を示す説明図である。
装置の製造方法の第１の工程を示す説明図である。
【図３】 本発明に基づく実施の形態１における半導体
装置の製造方法の第２の工程を示す説明図である。
装置の製造方法の第２の工程を示す説明図である。
【図４】 本発明に基づく実施の形態１における半導体
装置への衝撃力の伝達を説明する断面図である。
装置への衝撃力の伝達を説明する断面図である。
【図５】 本発明に基づく実施の形態１における半導体
装置への衝撃力の伝達を説明する平面図である。
装置への衝撃力の伝達を説明する平面図である。
【図６】 本発明に基づく実施の形態１における半導体
装置への衝撃力の伝達を説明する部分拡大図である。
装置への衝撃力の伝達を説明する部分拡大図である。
【図７】 本発明に基づく実施の形態１における半導体
装置の主要部の断面図である。
装置の主要部の断面図である。
【図８】 本発明に基づく実施の形態１における半導体
装置の他の第１の例の主要部の平面図である。
装置の他の第１の例の主要部の平面図である。
【図９】 本発明に基づく実施の形態１における半導体
装置の他の第２の例の主要部の平面図である。
装置の他の第２の例の主要部の平面図である。
【図１０】 本発明に基づく実施の形態１における半導
体装置の他の第３の例の主要部の平面図である。
体装置の他の第３の例の主要部の平面図である。
【図１１】 本発明に基づく実施の形態２における半導
体装置の、（ａ）は平面図、（ｂ）は断面図である。
体装置の、（ａ）は平面図、（ｂ）は断面図である。
【図１２】 本発明に基づく実施の形態２における半導
体装置の製造方法の第１の工程を示す説明図である。
体装置の製造方法の第１の工程を示す説明図である。
【図１３】 本発明に基づく実施の形態２における半導
体装置の製造方法の第２の工程を示す説明図である。
体装置の製造方法の第２の工程を示す説明図である。
【図１４】 本発明に基づく実施の形態２における半導
体装置の主要部の断面図である。
体装置の主要部の断面図である。
【図１５】 本発明に基づく実施の形態２における半導
体装置の他の第１の例の主要部の平面図である。
体装置の他の第１の例の主要部の平面図である。
【図１６】 本発明に基づく実施の形態２における半導
体装置の他の第２の例の主要部の平面図である。
体装置の他の第２の例の主要部の平面図である。
【図１７】 本発明に基づく実施の形態２における半導
体装置の他の第３の例の主要部の平面図である。
体装置の他の第３の例の主要部の平面図である。
【図１８】 本発明に基づく実施の形態２における半導
体装置の他の第４の例の主要部の平面図である。
体装置の他の第４の例の主要部の平面図である。
【図１９】 本発明に基づく実施の形態３における半導
体装置の、（ａ）は平面図、（ｂ）は断面図である。
体装置の、（ａ）は平面図、（ｂ）は断面図である。
【図２０】 本発明に基づく実施の形態３における半導
体装置の製造方法の第１の工程を示す説明図である。
体装置の製造方法の第１の工程を示す説明図である。
【図２１】 本発明に基づく実施の形態３における半導
体装置の製造方法の第２の工程を示す説明図である。
体装置の製造方法の第２の工程を示す説明図である。
【図２２】 本発明に基づく実施の形態３における半導
体装置の主要部の断面図である。
体装置の主要部の断面図である。
【図２３】 本発明に基づく実施の形態３における半導
体装置の他の第１の例の主要部の平面図である。
体装置の他の第１の例の主要部の平面図である。
【図２４】 本発明に基づく実施の形態３における半導
体装置の他の第２の例の主要部の平面図である。
体装置の他の第２の例の主要部の平面図である。
【図２５】 本発明に基づく実施の形態３における半導
体装置の他の第３の例の主要部の平面図である。
体装置の他の第３の例の主要部の平面図である。
【図２６】 本発明に基づく実施の形態３における半導
体装置の他の第４の例の主要部の平面図である。
体装置の他の第４の例の主要部の平面図である。
【図２７】 本発明に基づく実施の形態４における半導
体装置の、（ａ）は平面図、（ｂ）は断面図である。
体装置の、（ａ）は平面図、（ｂ）は断面図である。
【図２８】 本発明に基づく実施の形態４における半導
体装置の製造方法の第１の工程を示す説明図である。
体装置の製造方法の第１の工程を示す説明図である。
【図２９】 本発明に基づく実施の形態４における半導
体装置の製造方法の第２の工程を示す説明図である。
体装置の製造方法の第２の工程を示す説明図である。
【図３０】 本発明に基づく実施の形態４における半導
体装置の製造方法の第３の工程を示す説明図である。
体装置の製造方法の第３の工程を示す説明図である。
【図３１】 本発明に基づく実施の形態４における半導
体装置の主要部の断面図である。
体装置の主要部の断面図である。
【図３２】 本発明に基づく実施の形態４における半導
体装置の他の第１の例の主要部の平面図である。
体装置の他の第１の例の主要部の平面図である。
【図３３】 本発明に基づく実施の形態４における半導
体装置の他の第２の例の主要部の平面図である。
体装置の他の第２の例の主要部の平面図である。
【図３４】 本発明に基づく実施の形態４における半導
体装置の他の第３の例の主要部の平面図である。
体装置の他の第３の例の主要部の平面図である。
【図３５】 本発明に基づく実施の形態４における半導
体装置の他の第４の例の主要部の平面図である。
体装置の他の第４の例の主要部の平面図である。
【図３６】 本発明に基づく実施の形態５における半導
体装置の、（ａ）は平面図、（ｂ）は断面図である。
体装置の、（ａ）は平面図、（ｂ）は断面図である。
【図３７】 本発明に基づく実施の形態５における半導
体装置の製造方法の第１の工程を示す説明図である。
体装置の製造方法の第１の工程を示す説明図である。
【図３８】 本発明に基づく実施の形態５における半導
体装置の製造方法の第２の工程を示す説明図である。
体装置の製造方法の第２の工程を示す説明図である。
【図３９】 本発明に基づく実施の形態５における半導
体装置の製造方法の第３の工程を示す説明図である。
体装置の製造方法の第３の工程を示す説明図である。
【図４０】 本発明に基づく実施の形態５における半導
体装置の主要部の断面図である。
体装置の主要部の断面図である。
【図４１】 本発明に基づく実施の形態５における半導
体装置の他の第１の例の主要部の平面図である。
体装置の他の第１の例の主要部の平面図である。
【図４２】 本発明に基づく実施の形態５における半導
体装置の他の第２の例の主要部の平面図である。
体装置の他の第２の例の主要部の平面図である。
【図４３】 本発明に基づく実施の形態５における半導
体装置の他の第３の例の主要部の平面図である。
体装置の他の第３の例の主要部の平面図である。
【図４４】 本発明に基づく実施の形態５における半導
体装置の他の第４の例の主要部の平面図である。
体装置の他の第４の例の主要部の平面図である。
【図４５】 本発明に基づく実施の形態６における半導
体装置の、（ａ）は平面図、（ｂ）は（ａ）のＸＬＶＢ
−ＸＬＶＢ線に関する矢視断面図、（ｃ）は断面図であ
る。
体装置の、（ａ）は平面図、（ｂ）は（ａ）のＸＬＶＢ
−ＸＬＶＢ線に関する矢視断面図、（ｃ）は断面図であ
る。
【図４６】 本発明に基づく実施の形態６における半導
体装置への衝撃力の伝達を説明する断面図である。
体装置への衝撃力の伝達を説明する断面図である。
【図４７】 本発明に基づく実施の形態６における半導
体装置への衝撃力の伝達を説明する平面図である。
体装置への衝撃力の伝達を説明する平面図である。
【図４８】 本発明に基づく実施の形態６における半導
体装置の主要部の、図４９のＸＬＶＩＩＩ−ＸＬＶＩＩ
Ｉ線に関する矢視断面図である。
体装置の主要部の、図４９のＸＬＶＩＩＩ−ＸＬＶＩＩ
Ｉ線に関する矢視断面図である。
【図４９】 本発明に基づく実施の形態６における半導
体装置の他の第１の例の主要部の平面図である。
体装置の他の第１の例の主要部の平面図である。
【図５０】 本発明に基づく実施の形態６における半導
体装置の他の第２の例の主要部の平面図である。
体装置の他の第２の例の主要部の平面図である。
【図５１】 本発明に基づく実施の形態６における半導
体装置の他の第３の例の主要部の平面図である。
体装置の他の第３の例の主要部の平面図である。
【図５２】 本発明に基づく実施の形態６における半導
体装置の他の第４の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＩＩＢ−ＬＩＩＢ線に関する
矢視断面図である。
体装置の他の第４の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＩＩＢ−ＬＩＩＢ線に関する
矢視断面図である。
【図５３】 本発明に基づく実施の形態６における半導
体装置の他の第５の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＩＩＩＢ−ＬＩＩＩＢ線に関
する矢視断面図である。
体装置の他の第５の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＩＩＩＢ−ＬＩＩＩＢ線に関
する矢視断面図である。
【図５４】 本発明に基づく実施の形態７における半導
体装置の、（ａ）は平面図、（ｂ）は、（ａ）のＸＬＶ
Ｂ−ＸＬＶＢ線に関する矢視断面図、（ｃ）は断面図で
ある。
体装置の、（ａ）は平面図、（ｂ）は、（ａ）のＸＬＶ
Ｂ−ＸＬＶＢ線に関する矢視断面図、（ｃ）は断面図で
ある。
【図５５】 本発明に基づく実施の形態７における半導
体装置の主要部の、図４９のＸＬＶＩＩＩ−ＸＬＶＩＩ
Ｉ線に関する矢視断面図である。
体装置の主要部の、図４９のＸＬＶＩＩＩ−ＸＬＶＩＩ
Ｉ線に関する矢視断面図である。
【図５６】 本発明に基づく実施の形態７における半導
体装置の他の第１の例の主要部の平面図である。
体装置の他の第１の例の主要部の平面図である。
【図５７】 本発明に基づく実施の形態７における半導
体装置の他の第２の例の主要部の平面図である。
体装置の他の第２の例の主要部の平面図である。
【図５８】 本発明に基づく実施の形態７における半導
体装置の他の第３の例の主要部の平面図である。
体装置の他の第３の例の主要部の平面図である。
【図５９】 本発明に基づく実施の形態７における半導
体装置の他の第４の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＩＸＢ−ＬＩＸＢ線に関する
矢視断面図である。
体装置の他の第４の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＩＸＢ−ＬＩＸＢ線に関する
矢視断面図である。
【図６０】 本発明に基づく実施の形態７における半導
体装置の他の第５の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＸＢ−ＬＸＢ線に関する矢視
断面図である。
体装置の他の第５の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＸＢ−ＬＸＢ線に関する矢視
断面図である。
【図６１】 本発明に基づく実施の形態８における半導
体装置の、（ａ）は平面図、（ｂ）は（ａ）のＬＸＩＢ
−ＬＸＩＢ線に関する矢視断面図、（ｃ）は断面図であ
る。
体装置の、（ａ）は平面図、（ｂ）は（ａ）のＬＸＩＢ
−ＬＸＩＢ線に関する矢視断面図、（ｃ）は断面図であ
る。
【図６２】 本発明に基づく実施の形態８における半導
体装置の主要部の、図６３のＬＸＩＩ−ＬＸＩＩ線に関
する矢視断面図である。
体装置の主要部の、図６３のＬＸＩＩ−ＬＸＩＩ線に関
する矢視断面図である。
【図６３】 本発明に基づく実施の形態８における半導
体装置の他の第１の例の主要部の平面図である。
体装置の他の第１の例の主要部の平面図である。
【図６４】 本発明に基づく実施の形態８における半導
体装置の他の第２の例の主要部の平面図である。
体装置の他の第２の例の主要部の平面図である。
【図６５】 本発明に基づく実施の形態８における半導
体装置の他の第３の例の主要部の平面図である。
体装置の他の第３の例の主要部の平面図である。
【図６６】 本発明に基づく実施の形態８における半導
体装置の他の第４の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＸＶＩＢ−ＬＸＶＩＢ線に関
する矢視断面図である。
体装置の他の第４の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＸＶＩＢ−ＬＸＶＩＢ線に関
する矢視断面図である。
【図６７】 本発明に基づく実施の形態８における半導
体装置の他の第５の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＸＶＩＩＢ−ＬＸＶＩＩＢ線
に関する矢視断面図である。
体装置の他の第５の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＸＶＩＩＢ−ＬＸＶＩＩＢ線
に関する矢視断面図である。
【図６８】 本発明に基づく実施の形態９における半導
体装置の、（ａ）は平面図、（ｂ）は（ａ）のＬＸＩＩ
ＩＢ−ＬＸＩＩＩＢ線に関する矢視断面図、（ｃ）は断
面図である。
体装置の、（ａ）は平面図、（ｂ）は（ａ）のＬＸＩＩ
ＩＢ−ＬＸＩＩＩＢ線に関する矢視断面図、（ｃ）は断
面図である。
【図６９】 本発明に基づく実施の形態９における半導
体装置の主要部の、図７０のＬＸＩＸ−ＬＸＩＸ線に関
する矢視断面図である。
体装置の主要部の、図７０のＬＸＩＸ−ＬＸＩＸ線に関
する矢視断面図である。
【図７０】 本発明に基づく実施の形態９における半導
体装置の他の第１の例の主要部の平面図である。
体装置の他の第１の例の主要部の平面図である。
【図７１】 本発明に基づく実施の形態９における半導
体装置の他の第２の例の主要部の平面図である。
体装置の他の第２の例の主要部の平面図である。
【図７２】 本発明に基づく実施の形態９における半導
体装置の他の第３の例の主要部の平面図である。
体装置の他の第３の例の主要部の平面図である。
【図７３】 本発明に基づく実施の形態９における半導
体装置の他の第４の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＸＸＩＩＩＢ−ＬＸＸＩＩＩ
Ｂ線に関する矢視断面図である。
体装置の他の第４の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＸＸＩＩＩＢ−ＬＸＸＩＩＩ
Ｂ線に関する矢視断面図である。
【図７４】 本発明に基づく実施の形態９における半導
体装置の他の第５の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＸＸＩＶＢ−ＬＸＸＩＶＢ線
に関する矢視断面図である。
体装置の他の第５の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＸＸＩＶＢ−ＬＸＸＩＶＢ線
に関する矢視断面図である。
【図７５】 本発明に基づく実施の形態９における半導
体装置の他の第６の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＸＸＶＢ−ＬＸＸＶＢ線に関
する矢視断面図である。
体装置の他の第６の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＸＸＶＢ−ＬＸＸＶＢ線に関
する矢視断面図である。
【図７６】 本発明に基づく実施の形態９における半導
体装置の他の第７の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＸＸＶＩＢ−ＬＸＸＶＩＢ線
に関する矢視断面図である。
体装置の他の第７の例の主要部の、（ａ）は平面図であ
り、（ｂ）は、（ａ）のＬＸＸＶＩＢ−ＬＸＸＶＩＢ線
に関する矢視断面図である。
【図７７】 本発明に基づく実施の形態１０における半
導体装置の、（ａ）は平面図、（ｂ）は、（ａ）のＬＸ
ＸＶＩＩＢ−ＬＸＸＶＩＩＢ線に関する矢視断面図、
（ｃ）は断面図である。
導体装置の、（ａ）は平面図、（ｂ）は、（ａ）のＬＸ
ＸＶＩＩＢ−ＬＸＸＶＩＩＢ線に関する矢視断面図、
（ｃ）は断面図である。
【図７８】 本発明に基づく実施の形態１０における半
導体装置の主要部の、図７９のＬＸＸＶＩＩＩ−ＬＸＸ
ＶＩＩＩ線に関する矢視断面図である。
導体装置の主要部の、図７９のＬＸＸＶＩＩＩ−ＬＸＸ
ＶＩＩＩ線に関する矢視断面図である。
【図７９】 本発明に基づく実施の形態１０における半
導体装置の他の第１の例の主要部の平面図である。
導体装置の他の第１の例の主要部の平面図である。
【図８０】 本発明に基づく実施の形態１０における半
導体装置の他の第２の例の主要部の平面図である。
導体装置の他の第２の例の主要部の平面図である。
【図８１】 本発明に基づく実施の形態１０における半
導体装置の他の第３の例の主要部の平面図である。
導体装置の他の第３の例の主要部の平面図である。
【図８２】 本発明に基づく実施の形態１０における半
導体装置の他の第４の例の主要部の、（ａ）は平面図で
あり、（ｂ）は、（ａ）のＬＸＸＸＩＩＢ−ＬＸＸＸＩ
ＩＢ線に関する矢視断面図である。
導体装置の他の第４の例の主要部の、（ａ）は平面図で
あり、（ｂ）は、（ａ）のＬＸＸＸＩＩＢ−ＬＸＸＸＩ
ＩＢ線に関する矢視断面図である。
【図８３】 本発明に基づく実施の形態１０における半
導体装置の他の第５の例の主要部の、（ａ）は平面図で
あり、（ｂ）は、（ａ）のＬＸＸＸＩＩＩＢ−ＬＸＸＸ
ＩＩＩＢ線に関する矢視断面図である。
導体装置の他の第５の例の主要部の、（ａ）は平面図で
あり、（ｂ）は、（ａ）のＬＸＸＸＩＩＩＢ−ＬＸＸＸ
ＩＩＩＢ線に関する矢視断面図である。
【図８４】 本発明に基づく実施の形態１０における半
導体装置の他の第６の例の主要部の、（ａ）は平面図で
あり、（ｂ）は、（ａ）のＬＸＸＸＩＶＢ−ＬＸＸＸＩ
ＶＢ線に関する矢視断面図である。
導体装置の他の第６の例の主要部の、（ａ）は平面図で
あり、（ｂ）は、（ａ）のＬＸＸＸＩＶＢ−ＬＸＸＸＩ
ＶＢ線に関する矢視断面図である。
【図８５】 本発明に基づく実施の形態１０における半
導体装置の他の第７の例の主要部の、（ａ）は平面図で
あり、（ｂ）は、（ａ）のＬＸＸＸＶＢ−ＬＸＸＸＶＢ
線に関する矢視断面図である。
導体装置の他の第７の例の主要部の、（ａ）は平面図で
あり、（ｂ）は、（ａ）のＬＸＸＸＶＢ−ＬＸＸＸＶＢ
線に関する矢視断面図である。
【図８６】 本発明に基づく実施の形態１１における半
導体装置の、（ａ）は平面図、（ｂ）は、（ａ）のＬＸ
ＸＸＶＩＢ−ＬＸＸＸＶＩＢ線に関する矢視断面図、
（ｃ）は断面図である。
導体装置の、（ａ）は平面図、（ｂ）は、（ａ）のＬＸ
ＸＸＶＩＢ−ＬＸＸＸＶＩＢ線に関する矢視断面図、
（ｃ）は断面図である。
【図８７】 本発明に基づく実施の形態１１における半
導体装置への衝撃力の伝達を説明する断面図である。
導体装置への衝撃力の伝達を説明する断面図である。
【図８８】 本発明に基づく実施の形態１１における半
導体装置への衝撃力の伝達を説明する平面図である。
導体装置への衝撃力の伝達を説明する平面図である。
【図８９】 本発明に基づく実施の形態１１における半
導体装置の主要部の、図９０のＬＸＸＸＩＸ−ＬＸＸＸ
ＩＸ線に関する矢視断面図である。
導体装置の主要部の、図９０のＬＸＸＸＩＸ−ＬＸＸＸ
ＩＸ線に関する矢視断面図である。
【図９０】 本発明に基づく実施の形態１１における半
導体装置の他の第１の例の主要部の平面図である。
導体装置の他の第１の例の主要部の平面図である。
【図９１】 本発明に基づく実施の形態１１における半
導体装置の他の第２の例の主要部の平面図である。
導体装置の他の第２の例の主要部の平面図である。
【図９２】 本発明に基づく実施の形態１１における半
導体装置の他の第３の例の主要部の平面図である。
導体装置の他の第３の例の主要部の平面図である。
【図９３】 本発明に基づく実施の形態１１における半
導体装置の他の第４の例の主要部の、（ａ）は平面図で
あり、（ｂ）は、（ａ）のＸＣＩＩＩＢ−ＸＣＩＩＩＢ
線に関する矢視断面図である。
導体装置の他の第４の例の主要部の、（ａ）は平面図で
あり、（ｂ）は、（ａ）のＸＣＩＩＩＢ−ＸＣＩＩＩＢ
線に関する矢視断面図である。
【図９４】 本発明に基づく実施の形態１２における半
導体装置の、（ａ）は平面図、（ｂ）は（ａ）のＸＣＩ
ＶＢ−ＸＣＩＶＢ線に関する矢視断面図、（ｃ）は断面
図である。
導体装置の、（ａ）は平面図、（ｂ）は（ａ）のＸＣＩ
ＶＢ−ＸＣＩＶＢ線に関する矢視断面図、（ｃ）は断面
図である。
【図９５】 本発明に基づく実施の形態１２における半
導体装置の主要部の、図９６のＸＣＶ−ＸＣＶ線に関す
る矢視断面図である。
導体装置の主要部の、図９６のＸＣＶ−ＸＣＶ線に関す
る矢視断面図である。
【図９６】 本発明に基づく実施の形態１２における半
導体装置の他の第１の例の主要部の平面図である。
導体装置の他の第１の例の主要部の平面図である。
【図９７】 本発明に基づく実施の形態１２における半
導体装置の他の第２の例の主要部の平面図である。
導体装置の他の第２の例の主要部の平面図である。
【図９８】 本発明に基づく実施の形態１２における半
導体装置の他の第３の例の主要部の平面図である。
導体装置の他の第３の例の主要部の平面図である。
【図９９】 本発明に基づく実施の形態１２における半
導体装置の他の第４の例の主要部の、（ａ）は平面図で
あり、（ｂ）は、（ａ）のＸＣＩＸＢ−ＸＣＩＸＢ線に
関する矢視断面図である。
導体装置の他の第４の例の主要部の、（ａ）は平面図で
あり、（ｂ）は、（ａ）のＸＣＩＸＢ−ＸＣＩＸＢ線に
関する矢視断面図である。
【図１００】 本発明に基づく実施の形態１２における
半導体装置の他の第５の例の主要部の平面図である。
半導体装置の他の第５の例の主要部の平面図である。
【図１０１】 本発明に基づく実施の形態１３における
半導体装置の、（ａ）は平面図、（ｂ）は（ａ）のＣＩ
Ｂ−ＣＩＢ線に関する矢視断面図、（ｃ）は断面図であ
る。
半導体装置の、（ａ）は平面図、（ｂ）は（ａ）のＣＩ
Ｂ−ＣＩＢ線に関する矢視断面図、（ｃ）は断面図であ
る。
【図１０２】 本発明に基づく実施の形態１３における
半導体装置の主要部の、図１０３のＣＩＩ−ＣＩＩ線に
関する矢視断面図である。
半導体装置の主要部の、図１０３のＣＩＩ−ＣＩＩ線に
関する矢視断面図である。
【図１０３】 本発明に基づく実施の形態１３における
半導体装置の他の第１の例の主要部の平面図である。
半導体装置の他の第１の例の主要部の平面図である。
【図１０４】 本発明に基づく実施の形態１３における
半導体装置の他の第２の例の主要部の平面図である。
半導体装置の他の第２の例の主要部の平面図である。
【図１０５】 本発明に基づく実施の形態１３における
半導体装置の他の第３の例の主要部の、（ａ）は平面図
であり、（ｂ）は、（ａ）のＣＶＢ−ＣＶＢ線に関する
矢視断面図である。
半導体装置の他の第３の例の主要部の、（ａ）は平面図
であり、（ｂ）は、（ａ）のＣＶＢ−ＣＶＢ線に関する
矢視断面図である。
【図１０６】 本発明に基づく実施の形態１３における
半導体装置の他の第４の例の主要部の、（ａ）は平面図
であり、（ｂ）は、（ａ）のＣＶＩＢ−ＣＶＩＢ線に関
する矢視断面図である。
半導体装置の他の第４の例の主要部の、（ａ）は平面図
であり、（ｂ）は、（ａ）のＣＶＩＢ−ＣＶＩＢ線に関
する矢視断面図である。
【図１０７】 本発明に基づく実施の形態１３における
半導体装置の他の第５の例の主要部の、（ａ）は平面図
であり、（ｂ）は、（ａ）のＣＶＩＩＢ−ＣＶＩＩＢ線
に関する矢視断面図である。
半導体装置の他の第５の例の主要部の、（ａ）は平面図
であり、（ｂ）は、（ａ）のＣＶＩＩＢ−ＣＶＩＩＢ線
に関する矢視断面図である。
【図１０８】 本発明に基づく実施の形態１４における
半導体装置の、（ａ）は平面図、（ｂ）は、（ａ）のＣ
ＶＩＩＩＢ−ＣＶＩＩＩＢ線に関する矢視断面図、
（ｃ）は断面図である。
半導体装置の、（ａ）は平面図、（ｂ）は、（ａ）のＣ
ＶＩＩＩＢ−ＣＶＩＩＩＢ線に関する矢視断面図、
（ｃ）は断面図である。
【図１０９】 本発明に基づく実施の形態１４における
半導体装置の主要部の、図１１０のＣＩＸ−ＣＩＸ線に
関する矢視断面図である。
半導体装置の主要部の、図１１０のＣＩＸ−ＣＩＸ線に
関する矢視断面図である。
【図１１０】 本発明に基づく実施の形態１４における
半導体装置の他の第１の例の主要部の平面図である。
半導体装置の他の第１の例の主要部の平面図である。
【図１１１】 本発明に基づく実施の形態１４における
半導体装置の他の第２の例の主要部の平面図である。
半導体装置の他の第２の例の主要部の平面図である。
【図１１２】 本発明に基づく実施の形態１４における
半導体装置の他の第３の例の主要部の、（ａ）は平面図
であり、（ｂ）は、（ａ）のＣＸＩＩＢ−ＣＸＩＩＢ線
に関する矢視断面図である。
半導体装置の他の第３の例の主要部の、（ａ）は平面図
であり、（ｂ）は、（ａ）のＣＸＩＩＢ−ＣＸＩＩＢ線
に関する矢視断面図である。
【図１１３】 本発明に基づく実施の形態１４における
半導体装置の他の第４の例の主要部の、（ａ）は平面図
であり、（ｂ）は、（ａ）のＣＸＩＩＩＢ−ＣＸＩＩＩ
Ｂ線に関する矢視断面図である。
半導体装置の他の第４の例の主要部の、（ａ）は平面図
であり、（ｂ）は、（ａ）のＣＸＩＩＩＢ−ＣＸＩＩＩ
Ｂ線に関する矢視断面図である。
【図１１４】 本発明に基づく実施の形態１４における
半導体装置の他の第５の例の主要部の、（ａ）は平面図
であり、（ｂ）は、（ａ）のＣＸＩＶＢ−ＣＸＩＶＢ線
に関する矢視断面図である。
半導体装置の他の第５の例の主要部の、（ａ）は平面図
であり、（ｂ）は、（ａ）のＣＸＩＶＢ−ＣＸＩＶＢ線
に関する矢視断面図である。
【図１１５】 本発明に基づく実施の形態１５における
半導体装置の、（ａ）は平面図、（ｂ）は、（ａ）のＣ
ＸＶＢ−ＣＸＶＢ線に関する矢視断面図、（ｃ）は断面
図である。
半導体装置の、（ａ）は平面図、（ｂ）は、（ａ）のＣ
ＸＶＢ−ＣＸＶＢ線に関する矢視断面図、（ｃ）は断面
図である。
【図１１６】 本発明に基づく実施の形態１５における
半導体装置の主要部の、図１１７のＣＸＶＩ−ＣＸＶＩ
線に関する矢視断面図である。
半導体装置の主要部の、図１１７のＣＸＶＩ−ＣＸＶＩ
線に関する矢視断面図である。
【図１１７】 本発明に基づく実施の形態１５における
半導体装置の他の第１の例の主要部の平面図である。
半導体装置の他の第１の例の主要部の平面図である。
【図１１８】 本発明に基づく実施の形態１５における
半導体装置の他の第２の例の主要部の平面図である。
半導体装置の他の第２の例の主要部の平面図である。
【図１１９】 本発明に基づく実施の形態１５における
半導体装置の他の第３の例の主要部の平面図である。
半導体装置の他の第３の例の主要部の平面図である。
【図１２０】 本発明に基づく実施の形態１５における
半導体装置の他の第４の例の主要部の、（ａ）は平面図
であり、（ｂ）は、（ａ）のＣＸＸＢ−ＣＸＸＢ線に関
する矢視断面図である。
半導体装置の他の第４の例の主要部の、（ａ）は平面図
であり、（ｂ）は、（ａ）のＣＸＸＢ−ＣＸＸＢ線に関
する矢視断面図である。
【図１２１】 本発明に基づく実施の形態１５における
半導体装置の他の第５の例の主要部の平面図である。
半導体装置の他の第５の例の主要部の平面図である。
【図１２２】 従来技術に基づく半導体装置の、（ａ）
は平面図、（ｂ）は断面図である。
は平面図、（ｂ）は断面図である。
【図１２３】 従来技術に基づく半導体装置の製造方法
の第１の工程を示す説明図である。
の第１の工程を示す説明図である。
【図１２４】 従来技術に基づく半導体装置の製造方法
の第２の工程を示す説明図である。
の第２の工程を示す説明図である。
【図１２５】 従来技術に基づく半導体装置の製造方法
の第３の工程を示す説明図である。
の第３の工程を示す説明図である。
【図１２６】 従来技術に基づく半導体装置の製造方法
の第４の工程を示す説明図である。
の第４の工程を示す説明図である。
【図１２７】 従来技術に基づく半導体装置の製造方法
の第５の工程を示す説明図である。
の第５の工程を示す説明図である。
【図１２８】 従来技術に基づく半導体装置の製造方法
の第６の工程を示す説明図である。
の第６の工程を示す説明図である。
【図１２９】 従来技術に基づく半導体装置の製造方法
の第７の工程を示す説明図である。
の第７の工程を示す説明図である。
【図１３０】 従来技術に基づく半導体装置の製造方法
の第８の工程を示す説明図である。
の第８の工程を示す説明図である。
【図１３１】 従来技術に基づく半導体装置の製造方法
の第９の工程を示す説明図である。
の第９の工程を示す説明図である。
【図１３２】 従来技術に基づく半導体装置の製造方法
の第１０の工程を示す説明図である。
の第１０の工程を示す説明図である。
【図１３３】 従来技術に基づく半導体装置への衝撃力
の伝達を説明する断面図である。
の伝達を説明する断面図である。
【図１３４】 従来技術に基づく半導体装置への衝撃力
の伝達を説明する断面図である。
の伝達を説明する断面図である。
【図１３５】 従来技術に基づく半導体装置への衝撃力
の伝達を説明する平面図である。
の伝達を説明する平面図である。
１ 半導体基板、２ 素子分離絶縁膜、３ ゲート絶縁
膜、４ ゲート電極、５ 不純物拡散層、６ ＭＯＳト
ランジスタ、７ 下地絶縁膜、８ コンタクトホール、
９ 第１の配線溝、１０ 第１の金属（Ｗ）配線層、１
１，２３０ 第１の層間絶縁膜、１２ 第１のビアホー
ル、１３ 第２の配線溝、１４ 第２の金属（Ｃｕ）配
線層、１４ａ，１８ａ，６１ａ，１００ａ 下敷膜、１
４ｂ，１８ｂ，１００ｂ 銅シード膜、１４ｃ，１８
ｃ，１００ｃ 銅めっき膜、１５第２の層間絶縁膜、１
５ａ，１５ｃ，２０ａ，１０２ａ，２０２ａ シリコン
窒化膜、１５ｂ，１５ｄ，２０ｂ，１０２ｂ，２０２ｂ
絶縁膜、１６ 第２のビアホール、１７ 第３の配線
溝、１８，１００ 第３の金属（Ｃｕ）配線層、１９，
６１，１０１ パッド電極（主電極層）、２０，１０
２，２０２ 保護絶縁膜、２１，１０３，２０３ バッ
ファコート膜、２２，１０４，２０４ パッド電極開口
部、２５ モールド樹脂、６０ 層間絶縁膜、６５ ワ
イヤ、６６，６７，１０６，１０７ 荷重または衝撃
力、６８ 角部、６９ クラック、１５０，２４０ 下
側突出部、２００ 第４の金属（Ａｌ）配線層、２００
ａ 下敷膜、２００ｂ アルミニウム合金膜、２００ｃ
反射防止膜、２０１ 上側電極層、２５０ 下側電極
層、２５１ 接続孔、３００，３１０，３２０，３３
０，３４０ 応力緩衝用金属（Ｃｕ）層、３０１，３１
１，３２１，３３１，３４１応力緩衝用絶縁壁、４０
０，４０１，４０２，４１０，４２０，４３０，４４
０，４５０ 応力緩衝用突出部。
膜、４ ゲート電極、５ 不純物拡散層、６ ＭＯＳト
ランジスタ、７ 下地絶縁膜、８ コンタクトホール、
９ 第１の配線溝、１０ 第１の金属（Ｗ）配線層、１
１，２３０ 第１の層間絶縁膜、１２ 第１のビアホー
ル、１３ 第２の配線溝、１４ 第２の金属（Ｃｕ）配
線層、１４ａ，１８ａ，６１ａ，１００ａ 下敷膜、１
４ｂ，１８ｂ，１００ｂ 銅シード膜、１４ｃ，１８
ｃ，１００ｃ 銅めっき膜、１５第２の層間絶縁膜、１
５ａ，１５ｃ，２０ａ，１０２ａ，２０２ａ シリコン
窒化膜、１５ｂ，１５ｄ，２０ｂ，１０２ｂ，２０２ｂ
絶縁膜、１６ 第２のビアホール、１７ 第３の配線
溝、１８，１００ 第３の金属（Ｃｕ）配線層、１９，
６１，１０１ パッド電極（主電極層）、２０，１０
２，２０２ 保護絶縁膜、２１，１０３，２０３ バッ
ファコート膜、２２，１０４，２０４ パッド電極開口
部、２５ モールド樹脂、６０ 層間絶縁膜、６５ ワ
イヤ、６６，６７，１０６，１０７ 荷重または衝撃
力、６８ 角部、６９ クラック、１５０，２４０ 下
側突出部、２００ 第４の金属（Ａｌ）配線層、２００
ａ 下敷膜、２００ｂ アルミニウム合金膜、２００ｃ
反射防止膜、２０１ 上側電極層、２５０ 下側電極
層、２５１ 接続孔、３００，３１０，３２０，３３
０，３４０ 応力緩衝用金属（Ｃｕ）層、３０１，３１
１，３２１，３３１，３４１応力緩衝用絶縁壁、４０
０，４０１，４０２，４１０，４２０，４３０，４４
０，４５０ 応力緩衝用突出部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹若 博基 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F033 HH09 HH11 HH18 HH21 HH32 HH33 JJ01 KK11 KK18 KK21 KK32 KK33 MM02 MM21 PP06 PP14 PP27 QQ03 QQ37 QQ48 RR04 RR06 SS15 TT02 VV07 WW00 XX17 5F044 EE01 EE04 EE06 EE11 EE21 QQ06 RR08
Claims (17)
- 【請求項１】 導電性の電極材質から実質的に構成され
たパッド部と、 前記パッド部の少なくとも底面と側面とにおいて、前記
パッド部の少なくとも一部を被覆する下敷膜とを含む、
パッド電極を備え、 前記下敷膜の材質が前記電極材質より硬い材質であり、
前記パッド部の上面の少なくとも一部を配線と接続する
ために露出し、 前記パッド電極の平面形状は、略円形、略楕円形、少な
くとも１つの内角が９０°より大きい略多角形、およ
び、少なくとも１つの角部に面取りや丸みをつけた略多
角形の組合せからなる群から選ばれた平面形状であり、 前記パッド電極は、下方に向かって部分的に突出した下
側突出部を含み、 前記下側突出部の平面形状は、略円形、略楕円形、少な
くとも１つの内角が９０°より大きい略多角形、およ
び、少なくとも１つの角部に面取りや丸みをつけた略多
角形の組合せからなる群から選ばれた平面形状である、
半導体装置。 - 【請求項２】 導電性の電極材質から実質的に構成され
たパッド部と、 前記パッド部の少なくとも底面と側面とにおいて、前記
パッド部の少なくとも一部を被覆する下敷膜とを含む、
パッド電極を備え、 前記下敷膜の材質が前記電極材質より硬い材質であり、
前記パッド部の上面の少なくとも一部を配線と接続する
ために露出し、 前記パッド電極の平面形状は、略円形、略楕円形、少な
くとも１つの内角が９０°より大きい略多角形、およ
び、少なくとも１つの角部に面取りや丸みをつけた略多
角形の組合せからなる群から選ばれた平面形状であり、 前記パッド電極は、前記電極材質からなる主電極層と、
前記主電極層の上側に接する上側電極層とを含み、 前記上側電極層は、略円形、略楕円形、少なくとも１つ
の内角が９０°より大きい略多角形、および、少なくと
も１つの角部に面取りや丸みをつけた略多角形の組合せ
からなる群から選ばれた平面形状である、半導体装置。 - 【請求項３】 導電性の電極材質から実質的に構成され
たパッド部と、 前記パッド部の少なくとも底面と側面とにおいて、前記
パッド部の少なくとも一部を被覆する下敷膜とを含む、
パッド電極を備え、 前記下敷膜の材質が前記電極材質より硬い材質であり、
前記パッド部の上面の少なくとも一部を配線と接続する
ために露出し、 前記パッド電極の平面形状は、略円形、略楕円形、少な
くとも１つの内角が９０°より大きい略多角形、およ
び、少なくとも１つの角部に面取りや丸みをつけた略多
角形の組合せからなる群から選ばれた平面形状であり、 前記パッド電極は、前記電極材質からなる主電極層と、
前記主電極層の下側に、前記主電極層の平面形状の外周
の内側近傍において前記外周に沿う形状の外周を有する
接続孔を介して接続された下側電極層とを含み、 前記下側電極層および前記接続孔の少なくとも一方の平
面形状は、略円形、略楕円形、少なくとも１つの内角が
９０°より大きい略多角形、および、少なくとも１つの
角部に面取りや丸みをつけた略多角形の組合せからなる
群から選ばれた平面形状である、半導体装置。 - 【請求項４】 前記下側電極層は、下方に向かって部分
的に突出した下側突出部を有し、前記下側突出部の平面
形状は、略円形、略楕円形、少なくとも１つの内角が９
０°より大きい略多角形、および、少なくとも１つの角
部に面取りや丸みをつけた略多角形の組合せからなる群
から選ばれた平面形状である、請求項３に記載の半導体
装置。 - 【請求項５】 導電性の電極材質から実質的に構成され
たパッド部と、 前記パッド部の少なくとも底面と側面とにおいて、前記
パッド部の少なくとも一部を被覆する下敷膜とを含む、
パッド電極を備え、 前記下敷膜の材質が前記電極材質より硬い材質であり、
前記パッド部の上面の少なくとも一部を配線と接続する
ために露出し、 前記パッド電極は、その角部領域において前記パッド部
を分割する応力緩衝用絶縁壁を含む、半導体装置。 - 【請求項６】 前記下側突出部は、その角部領域におい
て前記パッド部を分割する応力緩衝用絶縁壁を含む、請
求項１に記載の半導体装置。 - 【請求項７】 前記主電極層は、その角部領域において
前記パッド部を分割する応力緩衝用絶縁壁を含む、請求
項２に記載の半導体装置。 - 【請求項８】 前記下側電極層および前記接続孔の少な
くとも一方は、その角部領域において前記パッド部を分
割する応力緩衝用絶縁壁を含む、請求項３に記載の半導
体装置。 - 【請求項９】 前記下側突出部は、その角部領域におい
て前記パッド部を分割する応力緩衝用絶縁壁を含む、請
求項４に記載の半導体装置。 - 【請求項１０】 導電性の電極材質から実質的に構成さ
れたパッド部と、 前記パッド部の少なくとも底面と側面とにおいて、前記
パッド部の少なくとも一部を被覆する下敷膜とを含む、
パッド電極を備え、 前記下敷膜の材質が前記電極材質より硬い材質であり、
前記パッド部の上面の少なくとも一部を配線と接続する
ために露出し、 前記パッド電極は、その角部領域において突出した応力
緩衝用突出部を含む、半導体装置。 - 【請求項１１】 前記下側突出部は、その角部領域にお
いて突出した応力緩衝用突出部を含む、請求項１に記載
の半導体装置。 - 【請求項１２】 前記主電極層は、その角部領域におい
て突出した応力緩衝用突出部を含む、請求項２に記載の
半導体装置。 - 【請求項１３】 前記下側電極層および前記接続孔の少
なくとも一方は、その角部領域において突出した応力緩
衝用突出部を含む、請求項３に記載の半導体装置。 - 【請求項１４】 前記下側突出部は、その角部領域にお
いて前記パッド部を分割する応力緩衝用突出部を含む、
請求項４に記載の半導体装置。 - 【請求項１５】 平面形状が、略円形、略楕円形、少な
くとも１つの内角が９０°より大きい略多角形、およ
び、少なくとも１つの角部に面取りや丸みをつけた略多
角形、ならびに、これらの少なくとも一部分を含む形状
の組合せからなる群から選ばれた平面形状となるような
凹部を形成する凹部形成工程と、 前記凹部の内面に少なくとも一部を被覆する下敷膜を形
成する下敷膜形成工程と、 前記絶縁膜で覆われた前記凹部に導電性の電極材質を埋
め込むパッド部形成工程とを含み、 前記凹部形成工程は、第１の凹部を形成する工程と、前
記第１の凹部の一部分においてさらに深く凹む第２の凹
部を形成する工程とを含む、 半導体装置の製造方法。 - 【請求項１６】 平面形状が、略円形、略楕円形、少な
くとも１つの内角が９０°より大きい略多角形、およ
び、少なくとも１つの角部に面取りや丸みをつけた略多
角形、ならびに、これらの少なくとも一部分を含む形状
の組合せからなる群から選ばれた平面形状となるような
凹部を形成する凹部形成工程と、 前記凹部の内面に少なくとも一部を被覆する下敷膜を形
成する下敷膜形成工程と、 前記絶縁膜で覆われた前記凹部に導電性の電極材質を埋
め込むパッド部形成工程とを含み、 前記凹部形成工程は、パッド部本体となる凹部本体を形
成する工程と、その角部領域に応力緩衝用絶縁壁を形成
するための絶縁壁凹部を形成する工程とを含む、 半導体装置の製造方法。 - 【請求項１７】 平面形状が、略円形、略楕円形、少な
くとも１つの内角が９０°より大きい略多角形、およ
び、少なくとも１つの角部に面取りや丸みをつけた略多
角形、ならびに、これらの少なくとも一部分を含む形状
の組合せからなる群から選ばれた平面形状となるような
凹部を形成する凹部形成工程と、 前記凹部の内面に少なくとも一部を被覆する下敷膜を形
成する下敷膜形成工程と、 前記絶縁膜で覆われた前記凹部に導電性の電極材質を埋
め込むパッド部形成工程とを含み、 前記凹部形成工程は、パッド部本体となる凹部本体を形
成する工程と、その角部領域に突出した応力緩衝用突出
部を形成するための緩衝用凹部を形成する工程とを含
む、 半導体装置の製造方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000170332A JP4979154B2 (ja) | 2000-06-07 | 2000-06-07 | 半導体装置 |
| DE10059773A DE10059773B4 (de) | 2000-06-07 | 2000-12-01 | Halbleitervorrichtung |
| US09/726,599 US6417575B2 (en) | 2000-06-07 | 2000-12-01 | Semiconductor device and fabrication process therefor |
| KR10-2001-0005269A KR100412179B1 (ko) | 2000-06-07 | 2001-02-03 | 반도체 장치 |
| CNB2007101123969A CN100557794C (zh) | 2000-06-07 | 2001-02-05 | 半导体装置 |
| CNB011032162A CN1331223C (zh) | 2000-06-07 | 2001-02-05 | 半导体装置及其制造方法 |
| CN2009101689699A CN101853830B (zh) | 2000-06-07 | 2001-02-05 | 半导体装置及其制造方法 |
| HK02103148.3A HK1041558A1 (zh) | 2000-06-07 | 2002-04-26 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000170332A JP4979154B2 (ja) | 2000-06-07 | 2000-06-07 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011151968A Division JP2011238951A (ja) | 2011-07-08 | 2011-07-08 | 半導体装置およびその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001351920A true JP2001351920A (ja) | 2001-12-21 |
| JP2001351920A5 JP2001351920A5 (ja) | 2007-07-19 |
| JP4979154B2 JP4979154B2 (ja) | 2012-07-18 |
Family
ID=18673066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000170332A Expired - Lifetime JP4979154B2 (ja) | 2000-06-07 | 2000-06-07 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6417575B2 (ja) |
| JP (1) | JP4979154B2 (ja) |
| KR (1) | KR100412179B1 (ja) |
| CN (3) | CN100557794C (ja) |
| DE (1) | DE10059773B4 (ja) |
| HK (1) | HK1041558A1 (ja) |
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005116562A (ja) * | 2003-10-02 | 2005-04-28 | Renesas Technology Corp | 半導体装置 |
| JP2005527968A (ja) * | 2002-03-13 | 2005-09-15 | フリースケール セミコンダクター インコーポレイテッド | ボンドパッドを有する半導体装置およびそのための方法 |
| CN1294653C (zh) * | 2002-07-31 | 2007-01-10 | 富士通株式会社 | 半导体装置及其制造方法 |
| JP2007067332A (ja) * | 2005-09-02 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2007109917A (ja) * | 2005-10-14 | 2007-04-26 | Nec Electronics Corp | 半導体装置および半導体装置の製造方法 |
| JP2008060606A (ja) * | 2007-11-14 | 2008-03-13 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2009123862A (ja) * | 2007-11-14 | 2009-06-04 | Spansion Llc | 半導体装置及びその製造方法 |
| CN100521211C (zh) * | 2004-06-04 | 2009-07-29 | 富士通微电子株式会社 | 半导体装置及其制造方法 |
| JP2010232411A (ja) * | 2009-03-27 | 2010-10-14 | Renesas Electronics Corp | 半導体装置、その製造方法 |
| JP2010251537A (ja) * | 2009-04-16 | 2010-11-04 | Renesas Electronics Corp | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| JP2011066409A (ja) * | 2009-09-15 | 2011-03-31 | Samsung Electronics Co Ltd | 半導体装置のパターン構造物及び半導体装置のパターン構造物の形成方法 |
| JP2011066459A (ja) * | 2010-12-28 | 2011-03-31 | Panasonic Corp | 半導体装置 |
| JP2011091445A (ja) * | 2011-02-04 | 2011-05-06 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| JP2011151762A (ja) * | 2009-12-26 | 2011-08-04 | Nippon Dempa Kogyo Co Ltd | 水晶振動子 |
| JP2012033796A (ja) * | 2010-08-02 | 2012-02-16 | Panasonic Corp | 半導体装置 |
| WO2013051462A1 (ja) * | 2011-10-04 | 2013-04-11 | ソニー株式会社 | 固体撮像装置、固体撮像装置の製造方法、および電子機器 |
| JP2013080838A (ja) * | 2011-10-04 | 2013-05-02 | Sony Corp | 固体撮像装置、固体撮像装置の製造方法、および電子機器 |
| US8569896B2 (en) | 2003-08-21 | 2013-10-29 | Intersil Americas Inc. | Active area bonding compatible high current structures |
| JP2014170976A (ja) * | 2014-06-27 | 2014-09-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2015156502A (ja) * | 2015-04-06 | 2015-08-27 | ソニー株式会社 | 固体撮像装置、固体撮像装置の製造方法、および電子機器 |
| JP2016046454A (ja) * | 2014-08-26 | 2016-04-04 | 太陽誘電株式会社 | 薄膜電子部品 |
| JP2017034265A (ja) * | 2016-09-15 | 2017-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US10128125B2 (en) | 2013-03-25 | 2018-11-13 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| KR20190038013A (ko) * | 2017-09-29 | 2019-04-08 | 삼성전기주식회사 | 팬-아웃 반도체 패키지 |
| JP2019152625A (ja) * | 2018-03-06 | 2019-09-12 | 株式会社デンソー | 電子装置 |
| WO2023189930A1 (ja) * | 2022-03-31 | 2023-10-05 | ローム株式会社 | 半導体素子および半導体装置 |
Families Citing this family (99)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7381642B2 (en) * | 2004-09-23 | 2008-06-03 | Megica Corporation | Top layers of metal for integrated circuits |
| US7405149B1 (en) * | 1998-12-21 | 2008-07-29 | Megica Corporation | Post passivation method for semiconductor chip or wafer |
| US6965165B2 (en) | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US6613671B1 (en) * | 2000-03-03 | 2003-09-02 | Micron Technology, Inc. | Conductive connection forming methods, oxidation reducing methods, and integrated circuits formed thereby |
| US6465895B1 (en) * | 2001-04-05 | 2002-10-15 | Samsung Electronics Co., Ltd. | Bonding pad structures for semiconductor devices and fabrication methods thereof |
| JP2003051501A (ja) * | 2001-05-30 | 2003-02-21 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP4801296B2 (ja) * | 2001-09-07 | 2011-10-26 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2003142485A (ja) * | 2001-11-01 | 2003-05-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP3790469B2 (ja) * | 2001-12-21 | 2006-06-28 | 富士通株式会社 | 半導体装置 |
| US6987323B2 (en) * | 2002-02-05 | 2006-01-17 | Oki Electric Industry Co., Ltd. | Chip-size semiconductor package |
| US6894360B2 (en) * | 2002-07-30 | 2005-05-17 | Agilent Technologies, Inc. | Electrostatic discharge protection of thin-film resonators |
| US6617690B1 (en) * | 2002-08-14 | 2003-09-09 | Ibm Corporation | Interconnect structures containing stress adjustment cap layer |
| JP4005873B2 (ja) * | 2002-08-15 | 2007-11-14 | 株式会社東芝 | 半導体装置 |
| US7692315B2 (en) * | 2002-08-30 | 2010-04-06 | Fujitsu Microelectronics Limited | Semiconductor device and method for manufacturing the same |
| JP2004165559A (ja) * | 2002-11-15 | 2004-06-10 | Toshiba Corp | 半導体装置 |
| US6972209B2 (en) * | 2002-11-27 | 2005-12-06 | International Business Machines Corporation | Stacked via-stud with improved reliability in copper metallurgy |
| US6969909B2 (en) * | 2002-12-20 | 2005-11-29 | Vlt, Inc. | Flip chip FET device |
| US7038917B2 (en) * | 2002-12-27 | 2006-05-02 | Vlt, Inc. | Low loss, high density array interconnection |
| JP2004221098A (ja) * | 2003-01-09 | 2004-08-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US20040245636A1 (en) * | 2003-06-06 | 2004-12-09 | International Business Machines Corporation | Full removal of dual damascene metal level |
| JP2005019493A (ja) * | 2003-06-24 | 2005-01-20 | Renesas Technology Corp | 半導体装置 |
| TWI227556B (en) * | 2003-07-15 | 2005-02-01 | Advanced Semiconductor Eng | Chip structure |
| US20050074918A1 (en) * | 2003-10-07 | 2005-04-07 | Taiwan Semicondutor Manufacturing Co. | Pad structure for stress relief |
| US8084866B2 (en) | 2003-12-10 | 2011-12-27 | Micron Technology, Inc. | Microelectronic devices and methods for filling vias in microelectronic devices |
| US7091124B2 (en) * | 2003-11-13 | 2006-08-15 | Micron Technology, Inc. | Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices |
| JP5089850B2 (ja) * | 2003-11-25 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100563817B1 (ko) * | 2003-12-30 | 2006-03-28 | 동부아남반도체 주식회사 | 반도체 소자의 구리 배선 형성 방법 |
| JP4308691B2 (ja) * | 2004-03-19 | 2009-08-05 | 富士通マイクロエレクトロニクス株式会社 | 半導体基板および半導体基板の製造方法 |
| US20050247894A1 (en) | 2004-05-05 | 2005-11-10 | Watkins Charles M | Systems and methods for forming apertures in microfeature workpieces |
| CN100460942C (zh) * | 2004-06-02 | 2009-02-11 | 中芯国际集成电路制造(上海)有限公司 | 硅上液晶器件及其制造方法 |
| US7232754B2 (en) | 2004-06-29 | 2007-06-19 | Micron Technology, Inc. | Microelectronic devices and methods for forming interconnects in microelectronic devices |
| US9318378B2 (en) * | 2004-08-21 | 2016-04-19 | Globalfoundries Singapore Pte. Ltd. | Slot designs in wide metal lines |
| US7425499B2 (en) * | 2004-08-24 | 2008-09-16 | Micron Technology, Inc. | Methods for forming interconnects in vias and microelectronic workpieces including such interconnects |
| US7083425B2 (en) * | 2004-08-27 | 2006-08-01 | Micron Technology, Inc. | Slanted vias for electrical circuits on circuit boards and other substrates |
| US7300857B2 (en) | 2004-09-02 | 2007-11-27 | Micron Technology, Inc. | Through-wafer interconnects for photoimager and memory wafers |
| US7071575B2 (en) * | 2004-11-10 | 2006-07-04 | United Microelectronics Corp. | Semiconductor chip capable of implementing wire bonding over active circuits |
| JP4674522B2 (ja) * | 2004-11-11 | 2011-04-20 | 株式会社デンソー | 半導体装置 |
| US7678682B2 (en) * | 2004-11-12 | 2010-03-16 | Axcelis Technologies, Inc. | Ultraviolet assisted pore sealing of porous low k dielectric films |
| US7274108B2 (en) * | 2004-11-15 | 2007-09-25 | United Microelectronics Corp. | Semiconductor chip capable of implementing wire bonding over active circuits |
| US7271482B2 (en) | 2004-12-30 | 2007-09-18 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
| US20060180198A1 (en) * | 2005-02-16 | 2006-08-17 | Sharp Kabushiki Kaisha | Solar cell, solar cell string and method of manufacturing solar cell string |
| US7795134B2 (en) | 2005-06-28 | 2010-09-14 | Micron Technology, Inc. | Conductive interconnect structures and formation methods using supercritical fluids |
| US20100043860A1 (en) * | 2005-07-28 | 2010-02-25 | Kyocera Corporation | Solar cell module |
| US7863187B2 (en) | 2005-09-01 | 2011-01-04 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
| US7262134B2 (en) | 2005-09-01 | 2007-08-28 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
| US7622377B2 (en) * | 2005-09-01 | 2009-11-24 | Micron Technology, Inc. | Microfeature workpiece substrates having through-substrate vias, and associated methods of formation |
| CN101088167B (zh) * | 2005-11-28 | 2011-07-06 | 三菱电机株式会社 | 太阳能电池单元 |
| JP4954898B2 (ja) * | 2005-12-08 | 2012-06-20 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP5055768B2 (ja) * | 2006-01-16 | 2012-10-24 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US20070238304A1 (en) * | 2006-04-11 | 2007-10-11 | Jui-Hung Wu | Method of etching passivation layer |
| US7749899B2 (en) | 2006-06-01 | 2010-07-06 | Micron Technology, Inc. | Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces |
| JP4290747B2 (ja) * | 2006-06-23 | 2009-07-08 | シャープ株式会社 | 光電変換素子およびインターコネクタ付き光電変換素子 |
| US7629249B2 (en) | 2006-08-28 | 2009-12-08 | Micron Technology, Inc. | Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods |
| US7902643B2 (en) | 2006-08-31 | 2011-03-08 | Micron Technology, Inc. | Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods |
| KR101259535B1 (ko) * | 2006-09-27 | 2013-05-06 | 타이코에이엠피(유) | 커넥터 |
| JP5301108B2 (ja) * | 2007-04-20 | 2013-09-25 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
| SG150410A1 (en) | 2007-08-31 | 2009-03-30 | Micron Technology Inc | Partitioned through-layer via and associated systems and methods |
| US7948094B2 (en) * | 2007-10-22 | 2011-05-24 | Rohm Co., Ltd. | Semiconductor device |
| SG152086A1 (en) * | 2007-10-23 | 2009-05-29 | Micron Technology Inc | Packaged semiconductor assemblies and associated systems and methods |
| US7884015B2 (en) | 2007-12-06 | 2011-02-08 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
| US20090321861A1 (en) * | 2008-06-26 | 2009-12-31 | Micron Technology, Inc. | Microelectronic imagers with stacked lens assemblies and processes for wafer-level packaging of microelectronic imagers |
| US20100052174A1 (en) * | 2008-08-27 | 2010-03-04 | Agere Systems Inc. | Copper pad for copper wire bonding |
| US20100072615A1 (en) * | 2008-09-24 | 2010-03-25 | Maxim Integrated Products, Inc. | High-Electrical-Current Wafer Level Packaging, High-Electrical-Current WLP Electronic Devices, and Methods of Manufacture Thereof |
| JP5537016B2 (ja) * | 2008-10-27 | 2014-07-02 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| JP5582727B2 (ja) * | 2009-01-19 | 2014-09-03 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
| US8072071B2 (en) * | 2009-02-19 | 2011-12-06 | Infineon Technologies Ag | Semiconductor device including conductive element |
| EP2362431B1 (en) * | 2010-02-25 | 2018-01-10 | Saint-Augustin Canada Electric Inc. | Solar cell assembly |
| JP5627054B2 (ja) * | 2011-04-26 | 2014-11-19 | パナソニック株式会社 | 太陽電池セル、接合構造体、および太陽電池セルの製造方法 |
| CN103000569A (zh) * | 2011-09-15 | 2013-03-27 | 中芯国际集成电路制造(上海)有限公司 | 一种金属衬垫制作方法 |
| US8785244B2 (en) | 2011-10-10 | 2014-07-22 | Maxim Integrated Products, Inc. | Wafer level packaging using a lead-frame |
| US8785248B2 (en) | 2011-10-10 | 2014-07-22 | Maxim Integrated Products, Inc. | Wafer level packaging using a lead-frame |
| JP5909980B2 (ja) * | 2011-10-12 | 2016-04-27 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US9305856B2 (en) | 2012-02-10 | 2016-04-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Post-passivation interconnect structure AMD method of forming same |
| JP5950638B2 (ja) * | 2012-03-12 | 2016-07-13 | 三菱電機株式会社 | 配線構造及びそれを備える薄膜トランジスタアレイ基板並びに表示装置 |
| JP6013084B2 (ja) * | 2012-08-24 | 2016-10-25 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP6074984B2 (ja) * | 2012-09-28 | 2017-02-08 | ローム株式会社 | 半導体装置 |
| WO2014147677A1 (ja) * | 2013-03-22 | 2014-09-25 | パナソニック株式会社 | 半導体装置 |
| US9117804B2 (en) * | 2013-09-13 | 2015-08-25 | United Microelectronics Corporation | Interposer structure and manufacturing method thereof |
| JP6299406B2 (ja) * | 2013-12-19 | 2018-03-28 | ソニー株式会社 | 半導体装置、半導体装置の製造方法、及び電子機器 |
| JP2015135839A (ja) * | 2014-01-16 | 2015-07-27 | オリンパス株式会社 | 半導体装置、固体撮像装置、および撮像装置 |
| JP6424610B2 (ja) * | 2014-04-23 | 2018-11-21 | ソニー株式会社 | 半導体装置、および製造方法 |
| US9595473B2 (en) * | 2015-06-01 | 2017-03-14 | International Business Machines Corporation | Critical dimension shrink through selective metal growth on metal hardmask sidewalls |
| KR102326120B1 (ko) * | 2015-06-29 | 2021-11-15 | 삼성전자주식회사 | 배선 구조물 및 그 형성 방법, 및 상기 배선 구조물을 갖는 반도체 장치 |
| US9418934B1 (en) * | 2015-06-30 | 2016-08-16 | International Business Machines Corporation | Structure and fabrication method for electromigration immortal nanoscale interconnects |
| JP6577899B2 (ja) * | 2016-03-31 | 2019-09-18 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US9941216B2 (en) * | 2016-05-30 | 2018-04-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Conductive pattern and integrated fan-out package having the same |
| DE112016007150T5 (de) * | 2016-08-16 | 2019-05-02 | Intel Corporation | Abgerundete metall-leiterbahn-ecke zur spannungsreduzierung |
| JP2019040924A (ja) * | 2017-08-22 | 2019-03-14 | 新光電気工業株式会社 | 配線基板及びその製造方法と電子装置 |
| US11705414B2 (en) * | 2017-10-05 | 2023-07-18 | Texas Instruments Incorporated | Structure and method for semiconductor packaging |
| CN107845622B (zh) * | 2017-12-04 | 2022-04-08 | 长鑫存储技术有限公司 | 具有硅穿孔的芯片堆叠体及其制造方法 |
| JP7052444B2 (ja) * | 2018-03-15 | 2022-04-12 | 住友大阪セメント株式会社 | 光変調器、及び光伝送装置 |
| US10658315B2 (en) | 2018-03-27 | 2020-05-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Redistribution layer metallic structure and method |
| US10818505B2 (en) | 2018-08-15 | 2020-10-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned double patterning process and semiconductor structure formed using thereof |
| CN109801925B (zh) | 2019-01-17 | 2021-08-24 | 京东方科技集团股份有限公司 | 一种微led显示面板及其制备方法 |
| US10763203B1 (en) * | 2019-02-08 | 2020-09-01 | Nxp B.V. | Conductive trace design for smart card |
| US11710694B2 (en) * | 2019-05-24 | 2023-07-25 | Intel Corporation | Integrated circuit structures with contoured interconnects |
| CN112018146B (zh) | 2019-05-31 | 2024-01-05 | 联华电子股份有限公司 | 磁阻式随机存取存储器 |
| US11127674B2 (en) | 2019-10-16 | 2021-09-21 | Globalfoundries U.S. Inc. | Back end of the line metal structure and method |
| JP7594488B2 (ja) | 2021-04-20 | 2024-12-04 | 株式会社東芝 | アイソレータ |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183439U (ja) * | 1984-05-16 | 1985-12-05 | 日本電気株式会社 | 集積回路 |
| JPS63186448A (ja) * | 1987-01-28 | 1988-08-02 | Mitsubishi Electric Corp | 半導体装置 |
| JPH03153048A (ja) * | 1989-11-10 | 1991-07-01 | Seiko Epson Corp | 半導体装置 |
| JPH05226405A (ja) * | 1992-02-14 | 1993-09-03 | Toshiba Corp | 半導体装置 |
| JPH0817859A (ja) * | 1994-07-04 | 1996-01-19 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0964050A (ja) * | 1995-08-29 | 1997-03-07 | Hitachi Ltd | 半導体素子およびその製造方法 |
| JPH1098039A (ja) * | 1996-09-20 | 1998-04-14 | Sony Corp | 半導体装置の製造方法 |
| JPH10199925A (ja) * | 1997-01-06 | 1998-07-31 | Sony Corp | 半導体装置及びその製造方法 |
| JPH11135506A (ja) * | 1997-10-31 | 1999-05-21 | Nec Corp | 半導体装置の製造方法 |
| JP2000049190A (ja) * | 1998-07-14 | 2000-02-18 | Texas Instr Inc <Ti> | 能動集積回路上のボンディングのためのシステム及び方法 |
| JP2000068269A (ja) * | 1998-08-24 | 2000-03-03 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2000100847A (ja) * | 1998-09-17 | 2000-04-07 | Nec Corp | 半導体装置及びその製造方法 |
| JP2001217243A (ja) * | 2000-02-03 | 2001-08-10 | Seiko Epson Corp | 半導体装置およびその製造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148646A (ja) * | 1986-12-12 | 1988-06-21 | Toshiba Corp | 半導体装置 |
| JPH02285649A (ja) * | 1989-04-27 | 1990-11-22 | Toshiba Corp | 半導体装置 |
| JP2598328B2 (ja) * | 1989-10-17 | 1997-04-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| CN1074557A (zh) * | 1991-11-07 | 1993-07-21 | 三星电子株式会社 | 半导体装置 |
| JPH06260586A (ja) * | 1993-03-09 | 1994-09-16 | Hitachi Ltd | 半導体装置 |
| US5702979A (en) * | 1994-05-31 | 1997-12-30 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
| US5939790A (en) * | 1996-04-09 | 1999-08-17 | Altera Corporation | Integrated circuit pad structures |
| US5892281A (en) * | 1996-06-10 | 1999-04-06 | Micron Technology, Inc. | Tantalum-aluminum-nitrogen material for semiconductor devices |
| JP3526376B2 (ja) * | 1996-08-21 | 2004-05-10 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPH11297751A (ja) * | 1998-04-16 | 1999-10-29 | Citizen Watch Co Ltd | 半導体装置 |
| US5986343A (en) * | 1998-05-04 | 1999-11-16 | Lucent Technologies Inc. | Bond pad design for integrated circuits |
| TW445616B (en) * | 1998-12-04 | 2001-07-11 | Koninkl Philips Electronics Nv | An integrated circuit device |
| TW430935B (en) * | 1999-03-19 | 2001-04-21 | Ind Tech Res Inst | Frame type bonding pad structure having a low parasitic capacitance |
-
2000
- 2000-06-07 JP JP2000170332A patent/JP4979154B2/ja not_active Expired - Lifetime
- 2000-12-01 US US09/726,599 patent/US6417575B2/en not_active Expired - Lifetime
- 2000-12-01 DE DE10059773A patent/DE10059773B4/de not_active Expired - Lifetime
-
2001
- 2001-02-03 KR KR10-2001-0005269A patent/KR100412179B1/ko not_active Expired - Lifetime
- 2001-02-05 CN CNB2007101123969A patent/CN100557794C/zh not_active Expired - Lifetime
- 2001-02-05 CN CNB011032162A patent/CN1331223C/zh not_active Expired - Lifetime
- 2001-02-05 CN CN2009101689699A patent/CN101853830B/zh not_active Expired - Lifetime
-
2002
- 2002-04-26 HK HK02103148.3A patent/HK1041558A1/zh unknown
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183439U (ja) * | 1984-05-16 | 1985-12-05 | 日本電気株式会社 | 集積回路 |
| JPS63186448A (ja) * | 1987-01-28 | 1988-08-02 | Mitsubishi Electric Corp | 半導体装置 |
| JPH03153048A (ja) * | 1989-11-10 | 1991-07-01 | Seiko Epson Corp | 半導体装置 |
| JPH05226405A (ja) * | 1992-02-14 | 1993-09-03 | Toshiba Corp | 半導体装置 |
| JPH0817859A (ja) * | 1994-07-04 | 1996-01-19 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0964050A (ja) * | 1995-08-29 | 1997-03-07 | Hitachi Ltd | 半導体素子およびその製造方法 |
| JPH1098039A (ja) * | 1996-09-20 | 1998-04-14 | Sony Corp | 半導体装置の製造方法 |
| JPH10199925A (ja) * | 1997-01-06 | 1998-07-31 | Sony Corp | 半導体装置及びその製造方法 |
| JPH11135506A (ja) * | 1997-10-31 | 1999-05-21 | Nec Corp | 半導体装置の製造方法 |
| JP2000049190A (ja) * | 1998-07-14 | 2000-02-18 | Texas Instr Inc <Ti> | 能動集積回路上のボンディングのためのシステム及び方法 |
| JP2000068269A (ja) * | 1998-08-24 | 2000-03-03 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2000100847A (ja) * | 1998-09-17 | 2000-04-07 | Nec Corp | 半導体装置及びその製造方法 |
| JP2001217243A (ja) * | 2000-02-03 | 2001-08-10 | Seiko Epson Corp | 半導体装置およびその製造方法 |
Cited By (77)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005527968A (ja) * | 2002-03-13 | 2005-09-15 | フリースケール セミコンダクター インコーポレイテッド | ボンドパッドを有する半導体装置およびそのための方法 |
| US9412696B2 (en) | 2002-07-31 | 2016-08-09 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US8847403B2 (en) | 2002-07-31 | 2014-09-30 | Fujitsu Semiconductor Limited | Semiconductor device including two groove-shaped patterns |
| US9224689B2 (en) | 2002-07-31 | 2015-12-29 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9224690B2 (en) | 2002-07-31 | 2015-12-29 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US7301241B2 (en) | 2002-07-31 | 2007-11-27 | Fujitsu Limited | Semiconductor device for preventing defective filling of interconnection and cracking of insulating film |
| US9406613B2 (en) | 2002-07-31 | 2016-08-02 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US7446418B2 (en) | 2002-07-31 | 2008-11-04 | Fujitsu Limited | Semiconductor device for preventing defective filling of interconnection and cracking of insulating film |
| US9406611B2 (en) | 2002-07-31 | 2016-08-02 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9105640B2 (en) | 2002-07-31 | 2015-08-11 | Fujitsu Semiconductor Limited | Semiconductor device including two groove-shaped patterns |
| US9082771B2 (en) | 2002-07-31 | 2015-07-14 | Fujitsu Semiconductor Limited | Semiconductor device including two groove-shaped patterns that include two bent portions |
| US9406612B2 (en) | 2002-07-31 | 2016-08-02 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US7906851B2 (en) | 2002-07-31 | 2011-03-15 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8872347B2 (en) | 2002-07-31 | 2014-10-28 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US10403543B2 (en) | 2002-07-31 | 2019-09-03 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US7932609B2 (en) | 2002-07-31 | 2011-04-26 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US9972531B2 (en) | 2002-07-31 | 2018-05-15 | Socionext Inc. | Method of manufacturing a semiconductor device having groove-shaped via-hole |
| US9406610B2 (en) | 2002-07-31 | 2016-08-02 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| CN1294653C (zh) * | 2002-07-31 | 2007-01-10 | 富士通株式会社 | 半导体装置及其制造方法 |
| US9502353B2 (en) | 2002-07-31 | 2016-11-22 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US8853861B2 (en) | 2002-07-31 | 2014-10-07 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8410613B2 (en) | 2002-07-31 | 2013-04-02 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped pattern |
| US9412699B2 (en) | 2002-07-31 | 2016-08-09 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US9412698B2 (en) | 2002-07-31 | 2016-08-09 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US8872353B2 (en) | 2002-07-31 | 2014-10-28 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8841775B2 (en) | 2002-07-31 | 2014-09-23 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8633594B2 (en) | 2002-07-31 | 2014-01-21 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8633595B2 (en) | 2002-07-31 | 2014-01-21 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8872352B2 (en) | 2002-07-31 | 2014-10-28 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US9412697B2 (en) | 2002-07-31 | 2016-08-09 | Socionext Inc. | Semiconductor device having groove-shaped via-hole |
| US8791576B2 (en) | 2002-07-31 | 2014-07-29 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8829681B2 (en) | 2002-07-31 | 2014-09-09 | Fujitsu Semiconductor Limited | Semiconductor device having groove-shaped via-hole |
| US8946912B2 (en) | 2003-08-21 | 2015-02-03 | Intersil Americas LLC | Active area bonding compatible high current structures |
| US8652960B2 (en) | 2003-08-21 | 2014-02-18 | Intersil Americas Inc. | Active area bonding compatible high current structures |
| US8569896B2 (en) | 2003-08-21 | 2013-10-29 | Intersil Americas Inc. | Active area bonding compatible high current structures |
| JP2005116562A (ja) * | 2003-10-02 | 2005-04-28 | Renesas Technology Corp | 半導体装置 |
| CN100521211C (zh) * | 2004-06-04 | 2009-07-29 | 富士通微电子株式会社 | 半导体装置及其制造方法 |
| US8810039B2 (en) | 2005-09-02 | 2014-08-19 | Panasonic Corporation | Semiconductor device having a pad and plurality of interconnects |
| US8102056B2 (en) | 2005-09-02 | 2012-01-24 | Panasonic Corporation | Semiconductor device having pads and which minimizes defects due to bonding and probing processes |
| JP2007067332A (ja) * | 2005-09-02 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US8508055B2 (en) | 2005-10-14 | 2013-08-13 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| JP2007109917A (ja) * | 2005-10-14 | 2007-04-26 | Nec Electronics Corp | 半導体装置および半導体装置の製造方法 |
| JP2009123862A (ja) * | 2007-11-14 | 2009-06-04 | Spansion Llc | 半導体装置及びその製造方法 |
| JP2008060606A (ja) * | 2007-11-14 | 2008-03-13 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2010232411A (ja) * | 2009-03-27 | 2010-10-14 | Renesas Electronics Corp | 半導体装置、その製造方法 |
| US9536821B2 (en) | 2009-04-16 | 2017-01-03 | Renesas Electronics Corporation | Semiconductor integrated circuit device having protective split at peripheral area of bonding pad and method of manufacturing same |
| JP2010251537A (ja) * | 2009-04-16 | 2010-11-04 | Renesas Electronics Corp | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| US9048200B2 (en) | 2009-04-16 | 2015-06-02 | Renesas Electronics Corporation | Semiconductor integrated circuit device and method of manufacturing same |
| JP2011066409A (ja) * | 2009-09-15 | 2011-03-31 | Samsung Electronics Co Ltd | 半導体装置のパターン構造物及び半導体装置のパターン構造物の形成方法 |
| US9558993B2 (en) | 2009-09-15 | 2017-01-31 | Samsung Electronics Co., Ltd. | Pattern structures in semiconductor devices and methods of forming pattern structures in semiconductor devices |
| US8390180B2 (en) | 2009-12-26 | 2013-03-05 | Nihon Dempa Kogyo Co., Ltd. | Surface mounted crystal resonator |
| JP2011151762A (ja) * | 2009-12-26 | 2011-08-04 | Nippon Dempa Kogyo Co Ltd | 水晶振動子 |
| JP2012033796A (ja) * | 2010-08-02 | 2012-02-16 | Panasonic Corp | 半導体装置 |
| JP2011066459A (ja) * | 2010-12-28 | 2011-03-31 | Panasonic Corp | 半導体装置 |
| JP2011091445A (ja) * | 2011-02-04 | 2011-05-06 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| WO2013051462A1 (ja) * | 2011-10-04 | 2013-04-11 | ソニー株式会社 | 固体撮像装置、固体撮像装置の製造方法、および電子機器 |
| KR102051155B1 (ko) * | 2011-10-04 | 2019-12-02 | 소니 주식회사 | 고체 촬상 장치, 고체 촬상 장치의 제조 방법 및 전자 기기 |
| JP2013080838A (ja) * | 2011-10-04 | 2013-05-02 | Sony Corp | 固体撮像装置、固体撮像装置の製造方法、および電子機器 |
| KR20140068951A (ko) * | 2011-10-04 | 2014-06-09 | 소니 주식회사 | 고체 촬상 장치, 고체 촬상 장치의 제조 방법 및 전자 기기 |
| US11329091B2 (en) | 2011-10-04 | 2022-05-10 | Sony Corporation | Solid-state image pickup unit, method of manufacturing solid-state image pickup unit, and electronic apparatus |
| US9184205B2 (en) | 2011-10-04 | 2015-11-10 | Sony Corporation | Solid-state image pickup unit, method of manufacturing solid-state image pickup unit, and electronic apparatus |
| US9374511B2 (en) | 2011-10-04 | 2016-06-21 | Sony Corporation | Solid-state image pickup unit, method of manufacturing solid-state image pickup unit, and electronic apparatus |
| US9576998B2 (en) | 2011-10-04 | 2017-02-21 | Sony Corporation | Solid-state image pickup unit, method of manufacturing solid-state image pickup unit, and electronic apparatus |
| US10312281B2 (en) | 2011-10-04 | 2019-06-04 | Sony Corporation | Solid-state image pickup unit, method of manufacturing solid-state image pickup unit, and electronic apparatus |
| CN108807208A (zh) * | 2013-03-25 | 2018-11-13 | 瑞萨电子株式会社 | 半导体装置 |
| US10128125B2 (en) | 2013-03-25 | 2018-11-13 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| CN108807208B (zh) * | 2013-03-25 | 2023-06-23 | 瑞萨电子株式会社 | 半导体装置 |
| JP2014170976A (ja) * | 2014-06-27 | 2014-09-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2016046454A (ja) * | 2014-08-26 | 2016-04-04 | 太陽誘電株式会社 | 薄膜電子部品 |
| JP2015156502A (ja) * | 2015-04-06 | 2015-08-27 | ソニー株式会社 | 固体撮像装置、固体撮像装置の製造方法、および電子機器 |
| JP2017034265A (ja) * | 2016-09-15 | 2017-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR102081138B1 (ko) * | 2017-09-29 | 2020-02-25 | 삼성전자주식회사 | 팬-아웃 반도체 패키지 |
| KR20190038013A (ko) * | 2017-09-29 | 2019-04-08 | 삼성전기주식회사 | 팬-아웃 반도체 패키지 |
| WO2019172263A1 (ja) * | 2018-03-06 | 2019-09-12 | 株式会社デンソー | 電子装置 |
| CN111819428A (zh) * | 2018-03-06 | 2020-10-23 | 株式会社电装 | 电子装置 |
| JP2019152625A (ja) * | 2018-03-06 | 2019-09-12 | 株式会社デンソー | 電子装置 |
| WO2023189930A1 (ja) * | 2022-03-31 | 2023-10-05 | ローム株式会社 | 半導体素子および半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101853830B (zh) | 2012-06-06 |
| KR100412179B1 (ko) | 2003-12-24 |
| DE10059773B4 (de) | 2004-04-29 |
| US6417575B2 (en) | 2002-07-09 |
| CN101083240A (zh) | 2007-12-05 |
| CN1327266A (zh) | 2001-12-19 |
| DE10059773A1 (de) | 2001-12-20 |
| HK1041558A1 (zh) | 2002-07-12 |
| US20020005583A1 (en) | 2002-01-17 |
| KR20010110634A (ko) | 2001-12-13 |
| CN1331223C (zh) | 2007-08-08 |
| JP4979154B2 (ja) | 2012-07-18 |
| CN101853830A (zh) | 2010-10-06 |
| CN100557794C (zh) | 2009-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001351920A (ja) | 半導体装置およびその製造方法 | |
| US6897570B2 (en) | Semiconductor device and method of manufacturing same | |
| JP4327644B2 (ja) | 半導体装置の製造方法 | |
| JPH08293523A (ja) | 半導体装置およびその製造方法 | |
| US6560862B1 (en) | Modified pad for copper/low-k | |
| TWI720233B (zh) | 半導體裝置及其製造方法 | |
| US8421236B2 (en) | Semiconductor device | |
| JP2003031575A (ja) | 半導体装置及びその製造方法 | |
| JP3727818B2 (ja) | 半導体装置の配線構造及びその形成方法 | |
| US7242102B2 (en) | Bond pad structure for copper metallization having increased reliability and method for fabricating same | |
| TW201133736A (en) | Semiconductor device including a stress buffer material formed above a low-k metallization system | |
| JP2005347622A (ja) | 半導体装置、回路基板及び電子機器 | |
| JP2011216771A (ja) | 半導体装置およびその製造方法 | |
| CN206293434U (zh) | 半导体器件 | |
| JP2009124042A (ja) | 半導体装置 | |
| JP2005243689A (ja) | 半導体チップの製造方法および半導体装置 | |
| JP3365495B2 (ja) | 半導体装置およびその製造方法 | |
| JP2011238951A (ja) | 半導体装置およびその製造方法 | |
| WO2006080337A1 (ja) | 半導体装置およびその製造方法と、積層型半導体集積回路 | |
| US20220013481A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2007214349A (ja) | 半導体装置 | |
| JP4021376B2 (ja) | パッド構造 | |
| JP2004247522A (ja) | 半導体装置及びその製造方法 | |
| JPH11162980A5 (ja) | ||
| JPH11121458A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070531 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070531 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090728 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100519 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110517 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110708 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120124 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120321 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120410 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120417 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150427 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4979154 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |