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JP2001351880A - Method of dry etching and dry etching apparatus used therein - Google Patents

Method of dry etching and dry etching apparatus used therein

Info

Publication number
JP2001351880A
JP2001351880A JP2000173919A JP2000173919A JP2001351880A JP 2001351880 A JP2001351880 A JP 2001351880A JP 2000173919 A JP2000173919 A JP 2000173919A JP 2000173919 A JP2000173919 A JP 2000173919A JP 2001351880 A JP2001351880 A JP 2001351880A
Authority
JP
Japan
Prior art keywords
etching
insulating film
processing chamber
dry etching
dry
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000173919A
Other languages
Japanese (ja)
Inventor
Yasunari Sugito
泰成 杉戸
Shingo Inoue
真吾 井上
Shoji Ozoe
祥司 尾添
Koji Muto
浩司 武藤
Hiroki Noguchi
浩樹 野口
Takeshi Fukada
毅 深田
Kazushi Asaumi
一志 浅海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Soken Inc
Original Assignee
Denso Corp
Nippon Soken Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Nippon Soken Inc filed Critical Denso Corp
Priority to JP2000173919A priority Critical patent/JP2001351880A/en
Publication of JP2001351880A publication Critical patent/JP2001351880A/en
Pending legal-status Critical Current

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  • Drying Of Semiconductors (AREA)

Abstract

PROBLEM TO BE SOLVED: To increase the uniformity of an etch rate in a plane of a substrate when removing an oxide film from the substrate by dry etching. SOLUTION: An insulation film is removed by repeating the following two processes: (1) a process wherein an SOI substrate 20 is disposed on a lower electrode 3 in a processing chamber 2, and then an etching gas is supplied into the processing chamber 2, and at the same time, high frequency power is applied to the lower electrode 3 to dry-etch the insulation film; (2) an electrification uniforming process wherein electrons are supplied into the processing chamber by means of an electron irradiation apparatus 13 installed in the etching apparatus 1 to uniform the distribution of electric charges stored in the SOI substrate during dry etching.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、ドライエッチング
方法及びこの方法に用いるドライエッチング装置に関す
るもので、特に半導体加速度センサや半導体角速度セン
サ等の半導体力学量センサに用いて好適である。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dry etching method and a dry etching apparatus used in the method, and is particularly suitable for use in semiconductor dynamic quantity sensors such as a semiconductor acceleration sensor and a semiconductor angular velocity sensor.

【0002】[0002]

【従来の技術】近年、半導体センサの製造にSOI基板
を利用することが多くなりつつある。これは、可動電極
や固定電極等からなる微細な構造体(センシング部)を
作る過程で、SOI基板の埋め込み酸化膜(絶縁膜)を
エッチング除去用の犠牲層として利用できるためであ
る。
2. Description of the Related Art In recent years, an SOI substrate is increasingly used for manufacturing a semiconductor sensor. This is because a buried oxide film (insulating film) of the SOI substrate can be used as a sacrificial layer for etching removal in the process of forming a fine structure (sensing portion) including a movable electrode, a fixed electrode, and the like.

【0003】従来では、SOI基板の酸化膜除去に、フ
ッ酸等を用いたウェットエッチングが主に用いられてき
たが、ウェットエッチングによると、液体の表面張力に
よって構造体同士がくっついてしまうといういわゆるス
ティッキング(固着)現象が発生しやすい。
Conventionally, wet etching using hydrofluoric acid or the like has been mainly used for removing an oxide film from an SOI substrate. However, according to wet etching, a so-called structure in which structures adhere to each other due to surface tension of a liquid. The sticking (sticking) phenomenon is likely to occur.

【0004】このスティッキング現象が発生することを
避けるため、最近ではSOI基板の酸化膜除去に、プラ
ズマを用いたドライエッチングが用いられるようになっ
た。このドライエッチングでは、平行平板電極が設けら
れた処理室を有する装置を用意し、平板電極の一方の電
極上にSOI基板を配置し、処理室内にエッチングガス
を導入すると共に平行電極に高周波電力を印加してプラ
ズマを発生させ、酸化膜を除去するようにしている。
In order to avoid occurrence of the sticking phenomenon, dry etching using plasma has recently been used for removing an oxide film on an SOI substrate. In this dry etching, an apparatus having a processing chamber provided with parallel plate electrodes is prepared, an SOI substrate is arranged on one of the flat electrodes, an etching gas is introduced into the processing chamber, and high-frequency power is applied to the parallel electrodes. The plasma is generated by applying the voltage, and the oxide film is removed.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、ドライ
エッチングによってSOI基板の酸化膜除去を行うと、
SOI基板面内においてエッチングレートが不均一にな
るという問題が発生した。
However, when the oxide film on the SOI substrate is removed by dry etching,
There is a problem that the etching rate becomes non-uniform in the SOI substrate surface.

【0006】このようなエッチングレートの不均一が生
じると、シリコンと酸化膜とのエッチング選択比を十分
に取ったとしてもシリコンがエッチングされるため、構
造体が部分的にオーバエッチングされて可動電極と固定
電極との間隔がばらつき、可動電極と固定電極との間隔
によって決定される容量が設計位置から変化してしま
う。
When such an uneven etching rate occurs, the silicon is etched even if the etching selectivity between the silicon and the oxide film is sufficiently set, so that the structure is partially over-etched and the movable electrode is over-etched. The distance between the movable electrode and the fixed electrode varies, and the capacitance determined by the distance between the movable electrode and the fixed electrode changes from the design position.

【0007】本発明は上記点に鑑みて成され、基板の絶
縁膜除去をドライエッチングで行う場合において、基板
面内におけるエッチングレートの均一性を向上させるこ
とを目的とする。
SUMMARY OF THE INVENTION The present invention has been made in view of the above, and an object of the present invention is to improve the uniformity of an etching rate in a substrate surface when removing an insulating film from a substrate by dry etching.

【0008】[0008]

【課題を解決するための手段】本発明者らは、エッチン
グレートを不均一にする要因としてウェハに蓄積される
電荷が関わっていると考え、ドライエッチング時に蓄積
される電荷についての検討を行った。図5にドライエッ
チング装置の概略図を示す。以下、図5に基づきドライ
エッチング方法について説明する。
The present inventors considered that the charge accumulated in the wafer was involved in making the etching rate non-uniform, and examined the charge accumulated during dry etching. . FIG. 5 shows a schematic diagram of a dry etching apparatus. Hereinafter, the dry etching method will be described with reference to FIG.

【0009】まず、ドライエッチングを行うSOI基板
100、すなわち活性層100aを選択的にエッチング
することによって可動電極や固定電極等からなる構造体
を形成し、支持層100bを選択的にエッチングするこ
とによって酸化膜100cまで達する開口部100dを
形成したSOI基板100を用意する。
First, the SOI substrate 100 on which dry etching is performed, that is, the active layer 100a is selectively etched to form a structure including a movable electrode and a fixed electrode, and the support layer 100b is selectively etched. An SOI substrate 100 having an opening 100d reaching the oxide film 100c is prepared.

【0010】このSOI基板100を石英板101に形
成したザグリ内に配置する。このとき、支持層100b
側が上部電極102側を向くようにする。そして、装置
内にエッチングガスを導入すると共に、下部電極103
に高周波電源(RF電源)104より高周波電力を印加
してプラズマ105を発生させる。これにより、エッチ
ングガスがイオンやラジカル(活性種)に分解され、酸
化膜100cがドライエッチングされる。そして、図6
に示すように、エッチングガスを一定量供給し続け、ド
ライエッチングを続ける。
The SOI substrate 100 is placed in a counterbore formed on a quartz plate 101. At this time, the support layer 100b
The side faces the upper electrode 102 side. Then, an etching gas is introduced into the apparatus, and the lower electrode 103 is formed.
A high frequency power is applied from a high frequency power supply (RF power supply) 104 to generate a plasma 105. Thereby, the etching gas is decomposed into ions and radicals (active species), and the oxide film 100c is dry-etched. And FIG.
As shown in (1), a constant amount of etching gas is continuously supplied, and dry etching is continued.

【0011】このような方法でドライエッチングを行っ
ているが、SOI基板100をエッチングする場合、活
性層100aと支持層100bが酸化膜100cによっ
て絶縁されていることからSOI基板100に蓄積され
た電荷が逃げにくく、チャージアップしやすい。
Although dry etching is performed by such a method, when the SOI substrate 100 is etched, since the active layer 100a and the support layer 100b are insulated by the oxide film 100c, the charge accumulated on the SOI substrate 100 is reduced. Is difficult to escape, and is easy to charge up.

【0012】さらに加速度センサや角速度センサのよう
な微細な構造体では、可動電極と固定電極を各々絶縁し
てコンデンサを形成するべく、トレンチ100eによる
絶縁分離を行っているため、トレンチ100eによって
島状の微小領域に絶縁される。
Further, in a fine structure such as an acceleration sensor or an angular velocity sensor, insulation is separated by a trench 100e in order to form a capacitor by insulating a movable electrode and a fixed electrode from each other. Is insulated in the minute area.

【0013】このため、図5のドライエッチング装置の
等価回路は図7の回路構成で示される。すなわち、プラ
ズマ105が抵抗R1、プラズマ105とSOI基板1
00との境界部となるいわゆるシース106がコンデン
サC1とダイオードD1の並列回路、酸化膜100cが
コンデンサC2、トレンチ100eがコンデンサC3に
相当する回路構成となる。
For this reason, an equivalent circuit of the dry etching apparatus of FIG. 5 is shown by the circuit configuration of FIG. That is, the plasma 105 is composed of the resistor R1, the plasma 105 and the SOI substrate 1.
The so-called sheath 106, which is a boundary portion between 00 and 00, has a circuit configuration in which a parallel circuit of the capacitor C1 and the diode D1, the oxide film 100c corresponds to the capacitor C2, and the trench 100e corresponds to the capacitor C3.

【0014】このような回路構成となるため、トレンチ
100eによる容量(トレンチ100eと等価なコンデ
ンサC3)がチャージアップされると、プラズマで生成
される正電荷や負電荷の偏りから、SOI基板100の
面内のチャージアップ(電荷の帯電)に分布が生じ、プ
ラズマ105によって分解されたイオンの入射量がSO
I基板100の面内でばらつき、エッチレート均一性が
悪化すると考えられる。
With such a circuit configuration, when the capacitance of the trench 100e (capacitor C3 equivalent to the trench 100e) is charged up, the SOI substrate 100 is deflected by the bias of positive and negative charges generated by plasma. Distribution occurs in the charge-up (charge of charge) in the plane, and the incident amount of ions decomposed by the plasma 105 becomes SO
It is considered that the variation in the plane of the I-substrate 100 causes the etch rate uniformity to deteriorate.

【0015】そこで、請求項1に記載の発明では、対向
配置される一対の電極(3、4)が設けられた処理室
(2)内における一対の電極のうち、一方の電極(3)
上に絶縁膜(20c)が備えられた基板(20)を配置
し、処理室内にエッチングガスを導入すると共に一対の
電極に高周波電力を印加することで、絶縁膜を除去する
ドライエッチング方法において、処理室内にエッチング
ガスを導入すると共に高周波電力を制御し、絶縁膜をド
ライエッチングする工程と、処理室内に電子を照射する
ことにより、ドライエッチング時に基板に帯電された電
荷の分布を均一にする帯電均一化工程とを含み、ドライ
エッチングと帯電均一化工程とを交互に繰り返し行うこ
とにより、絶縁膜を除去することを特徴としている。
Therefore, according to the first aspect of the present invention, one of the pair of electrodes (3) in the processing chamber (2) provided with the pair of electrodes (3, 4) arranged opposite to each other is provided.
In a dry etching method for removing an insulating film by disposing a substrate (20) provided with an insulating film (20c) thereon, introducing an etching gas into a processing chamber and applying high-frequency power to a pair of electrodes, Introducing an etching gas into the processing chamber and controlling the high-frequency power to dry-etch the insulating film, and irradiating the processing chamber with electrons to uniformize the distribution of the charges on the substrate during dry etching. The method is characterized in that the insulating film is removed by alternately and repeatedly performing the dry etching and the charging uniformizing step.

【0016】このように、処理室内に電子を照射するこ
とにより、基板のうちのドライエッチングによって相対
的に+に帯電している部位に電子を供給して、基板面内
におけるチャージアップ分布を低減することができる。
この結果、基板面内におけるイオン入射量のバラツキが
低減し、エッチングレートの均一性を向上させることが
できる。
As described above, by irradiating the processing chamber with electrons, electrons are supplied to a portion of the substrate which is relatively positively charged by dry etching, and the charge-up distribution in the substrate surface is reduced. can do.
As a result, the variation in the amount of ions incident on the substrate surface is reduced, and the uniformity of the etching rate can be improved.

【0017】この場合、具体的には、請求項2に記載の
発明のように、ドライエッチング時に基板に帯電された
電荷が負電荷であり、帯電均一化工程において、基板の
うち負電荷の帯電量が少ない部位に対して電子によって
負電荷を供給して、基板における帯電を均一化するよう
にできる。
In this case, specifically, as in the second aspect of the present invention, the electric charge charged to the substrate at the time of dry etching is a negative electric charge. Negative charges can be supplied by electrons to a portion having a small amount, so that the charge on the substrate can be made uniform.

【0018】また、請求項1又は2に示したドライエッ
チング方法は、請求項3に示すように、絶縁膜(20
c)の一面側に活性層(20a)が配置されていると共
に、他面側に支持層(20b)が配置されたSOI基板
(20)を用意した後、活性層を選択的にエッチングす
ることでトレンチ(20e)を形成し、力学量測定のた
めの可動電極と固定電極とを有した構造体を構成する工
程と、支持層を選択的にエッチングすることで、絶縁膜
に達する開口部(20d)を形成する工程と、絶縁膜を
ドライエッチングし、構造体をリリースする工程と、を
含んでなる半導体力学量センサの製造方法において、絶
縁膜をドライエッチングする際に適用すると好適であ
る。
Further, in the dry etching method according to claim 1 or 2, the insulating film (20
c) preparing an SOI substrate (20) having an active layer (20a) disposed on one side and a support layer (20b) disposed on the other side, and then selectively etching the active layer; Forming a trench having a movable electrode and a fixed electrode for measuring a physical quantity, and selectively etching a support layer to form an opening reaching an insulating film. In a method for manufacturing a semiconductor physical quantity sensor, which includes the step of forming the step 20d) and the step of dry-etching the insulating film and releasing the structure, it is preferable to apply the method when dry-etching the insulating film.

【0019】請求項4に記載の発明は、対向配置される
一対の電極(3、4)と、一対の電極が設けられる処理
室(2)とを有し、一対の電極のうち一方の電極(3)
上に、絶縁膜(20c)が備えられた基板(20)を配
置し、処理室内にエッチングガスを導入すると共に一対
の電極に高周波電力を印加することで、絶縁膜を除去す
るようになっているドライエッチング装置において、処
理室内に電子を照射することができる電子照射装置(1
3)が備えられていることを特徴としている。このドラ
イエッチング装置を用いれば請求項1又は2のドライエ
ッチング方法を好適に行うことができる。
According to a fourth aspect of the present invention, there is provided a pair of electrodes (3, 4) arranged opposite to each other and a processing chamber (2) provided with the pair of electrodes, and one of the pair of electrodes is provided. (3)
A substrate (20) provided with an insulating film (20c) is disposed thereon, and the insulating film is removed by introducing an etching gas into the processing chamber and applying high-frequency power to a pair of electrodes. Electron irradiation device (1) that can irradiate the processing chamber with electrons
3) is provided. If this dry etching apparatus is used, the dry etching method of claim 1 or 2 can be suitably performed.

【0020】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
Note that the reference numerals in parentheses of the above means indicate the correspondence with specific means described in the embodiments described later.

【0021】[0021]

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図1に、ドライエッチング方法の実
施に用いるエッチング装置1の断面構成を示す。また、
図2に、図1における電子照射装置13の断面構成を示
す。また、図3に、ドライエッチングが施されるSOI
基板20の断面構成を示す。
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a first embodiment of the present invention. FIG. 1 shows a sectional configuration of an etching apparatus 1 used for performing a dry etching method. Also,
FIG. 2 shows a cross-sectional configuration of the electron irradiation device 13 in FIG. FIG. 3 shows an SOI to be subjected to dry etching.
2 shows a cross-sectional configuration of a substrate 20.

【0022】図3に示すSOI基板20は半導体力学量
センサ(例えば、半導体加速度センサや半導体角速度セ
ンサ)の製造工程途中のものである。すなわち、このS
OI基板20は、半導体力学量センサの製造工程のう
ち、活性層20aに可動電極及び固定電極等からなる構
造体を構成する工程と、支持層20bに酸化膜(絶縁
膜)20cまで達する開口部20dを形成する工程とを
施したものである。
The SOI substrate 20 shown in FIG. 3 is in the course of manufacturing a semiconductor dynamic quantity sensor (for example, a semiconductor acceleration sensor or a semiconductor angular velocity sensor). That is, this S
The OI substrate 20 includes a step of forming a structure including a movable electrode and a fixed electrode in the active layer 20a, and an opening reaching the oxide film (insulating film) 20c in the support layer 20b. 20d is formed.

【0023】例えば、活性層20aを選択的にエッチン
グし、酸化膜20cまで達するトレンチ20eを形成す
ることによって構造体が構成され、支持層20bをKO
H水溶液等によって選択的にエッチングすることで、酸
化膜20cまで達する開口部20dが形成される。この
ような構造のSOI基板20の酸化膜20cを図1に示
すエッチング装置1によりドライエッチングする。
For example, a structure is formed by selectively etching the active layer 20a and forming a trench 20e reaching the oxide film 20c.
By selectively etching with an H aqueous solution or the like, an opening 20d reaching the oxide film 20c is formed. The oxide film 20c of the SOI substrate 20 having such a structure is dry-etched by the etching apparatus 1 shown in FIG.

【0024】図1に示すように、このエッチング装置1
には処理室2が備えられている。この処理室2内でSO
I基板20のドライエッチングが行われる。処理室に
は、一対の電極3、4が配置されており、互いにほぼ平
行になるような位置関係にある。この一対の電極3、4
はドライエッチングを施すSOI基板20が配置される
下部電極(請求項でいう一方の電極)3と、この下部電
極3と対向するように配置された上部電極(対向電極)
4とからなる。
As shown in FIG. 1, this etching apparatus 1
Is provided with a processing chamber 2. In the processing chamber 2, SO
Dry etching of the I substrate 20 is performed. A pair of electrodes 3 and 4 are arranged in the processing chamber, and have a positional relationship such that they are substantially parallel to each other. This pair of electrodes 3, 4
Is a lower electrode (one electrode in claims) 3 on which the SOI substrate 20 to be subjected to dry etching is arranged, and an upper electrode (opposite electrode) arranged to face the lower electrode 3
4

【0025】下部電極3には石英板3aが備えられてお
り、この石英板3aに形成されたザグリ3b内にSOI
基板20が配置される。下部電極3には、高周波電源5
より例えば13.56MHzの高周波電力(RF電力)
が印加できるようになっている。上部電極4は下部電極
3と対向する側において等間隔に配置された複数のガス
供給孔4aを有しており、エッチングガスをシャワー状
に流せるように構成されている。これら下部電極3と上
部電極4は、図示しない冷却水によって冷却可能となっ
ている。
The lower electrode 3 is provided with a quartz plate 3a, and a counterbore 3b formed on the quartz plate 3a has an SOI
The substrate 20 is arranged. The lower electrode 3 has a high frequency power supply 5
For example, 13.56 MHz high frequency power (RF power)
Can be applied. The upper electrode 4 has a plurality of gas supply holes 4a arranged at equal intervals on the side facing the lower electrode 3, and is configured to allow the etching gas to flow in a shower shape. These lower electrode 3 and upper electrode 4 can be cooled by cooling water (not shown).

【0026】また、エッチング装置1には、各種ガスを
供給するためのガス導入口6が設けられている。このガ
ス導入口6は上部電極4の上方に配置され、ガス導入口
6より供給された各種ガスが上部電極4のガス供給孔4
aを通じて処理室2内に供給されるようになっている。
The etching apparatus 1 is provided with a gas inlet 6 for supplying various gases. The gas inlet 6 is disposed above the upper electrode 4, and various gases supplied from the gas inlet 6 are supplied to the gas supply holes 4 of the upper electrode 4.
a into the processing chamber 2.

【0027】ガス導入口6には、バルブ7aが備えられ
たガス導入管7が接続されている。ガス導入管7には、
各種ガスの供給源8、9、10に接続された複数本(本
実施形態では3本)のガス導入管8a、9a、10aが
接続されている。本実施形態では、各ガス導入管8a、
9a、10aよりCHF3ガス、CF4ガス、Arガスが
それぞれ供給されるようになっている。また、これら各
ガス導入管8a、9a、10aには、各ガス導入管8
a、9a、10aの開閉を行うバルブ8b、9b、10
b、及びガス流量調節のためのマスフローコントローラ
8c、9c、10cが備えられている。
The gas inlet 6 is connected to a gas inlet pipe 7 provided with a valve 7a. In the gas introduction pipe 7,
A plurality (three in this embodiment) of gas introduction pipes 8a, 9a, 10a connected to supply sources 8, 9, 10 of various gases are connected. In the present embodiment, each gas introduction pipe 8a,
CHF 3 gas, CF 4 gas, and Ar gas are supplied from 9a and 10a, respectively. Each of the gas introduction pipes 8a, 9a, and 10a has a gas introduction pipe 8a.
Valves 8b, 9b, 10 for opening and closing a, 9a, 10a
b, and mass flow controllers 8c, 9c, 10c for adjusting the gas flow rate.

【0028】一方、処理室2の下部には、排気管11が
接続されている。この排気管11を通じて、処理室2内
を真空ポンプ等の真空引き手段12によって減圧できる
ようになっている。このような構成により、ガス供給源
8、9、10からガスを供給した状態で、処理室2内を
例えば1.33Pa〜133Pa(10mTorr〜1
Torr)程度の真空度に保持できるようになってい
る。
On the other hand, an exhaust pipe 11 is connected to a lower portion of the processing chamber 2. Through the exhaust pipe 11, the inside of the processing chamber 2 can be depressurized by evacuation means 12 such as a vacuum pump. With such a configuration, in a state where the gas is supplied from the gas supply sources 8, 9, and 10, the inside of the processing chamber 2 is, for example, 1.33 Pa to 133 Pa (10 mTorr to 1 mPa).
Torr).

【0029】また、処理室2の壁面のうち下部電極3と
上部電極4との間付近には電子照射装置13が配置され
ている。この電子照射装置13は、SOI基板20やそ
の周辺の電気的な環境に応じて、処理室2内に電子を照
射するためのものである。また、電子照射装置13は、
SOI基板20がダメージを受けない程度の低エネルギ
ーの電子を発生することができるものが好適である。以
下に、電子照射装置13の一例について図2を参照して
詳しく述べる。
An electron irradiator 13 is arranged in the vicinity of the wall of the processing chamber 2 between the lower electrode 3 and the upper electrode 4. The electron irradiation device 13 is for irradiating the processing chamber 2 with electrons according to the electrical environment of the SOI substrate 20 and its surroundings. In addition, the electron irradiation device 13
It is preferable that the SOI substrate 20 can generate electrons of low energy enough not to be damaged. Hereinafter, an example of the electron irradiation device 13 will be described in detail with reference to FIG.

【0030】図2に示すように、電子照射装置13は内
部にフィラメント14が配置されたアークチャンバー1
5を有している。アークチャンバー15にはガス導入管
16aを介してガス供給源16が接続されており、ガス
導入管16aには、ガス導入管16aの開閉を行うバル
ブ16bが備えられている。また、アークチャンバー1
5には電子の出口である引き出し孔15aが形成されて
いる。そして、アークチャンバー15のうち、引き出し
孔15aが形成された部位が処理室2の内部に配置され
ている。
As shown in FIG. 2, the electron irradiation device 13 is an arc chamber 1 in which a filament 14 is disposed.
Five. A gas supply source 16 is connected to the arc chamber 15 via a gas introduction pipe 16a, and the gas introduction pipe 16a is provided with a valve 16b for opening and closing the gas introduction pipe 16a. Also, arc chamber 1
5 is provided with an extraction hole 15a, which is an exit for electrons. Then, a portion of the arc chamber 15 where the extraction hole 15 a is formed is disposed inside the processing chamber 2.

【0031】このように構成されたドライエッチング装
置1を用い、以下のようにしてドライエッチングを行
う。まず、SOI基板20を下部電極3上に配置する。
そして以下の工程を行う。図4に、ドライエッチングの
タイミングチャートを示し、この図に基づいてドライエ
ッチングの詳細を説明する。
Using the dry etching apparatus 1 configured as described above, dry etching is performed as follows. First, the SOI substrate 20 is arranged on the lower electrode 3.
Then, the following steps are performed. FIG. 4 shows a timing chart of the dry etching, and the details of the dry etching will be described with reference to FIG.

【0032】〔エッチング工程〕バルブ8b〜10bを
全て開き、処理室2内にCHF3/CF4/Arの混合ガ
スを導入する。このとき、マスフローコントローラ8c
〜10cによって各ガスの流量を制御する。また、真空
引き手段12によって処理室2内のガス圧力を所定の値
となるように設定する。
[Etching Step] All the valves 8 b to 10 b are opened, and a mixed gas of CHF 3 / CF 4 / Ar is introduced into the processing chamber 2. At this time, the mass flow controller 8c
The flow rate of each gas is controlled according to 10 to 10c. Further, the gas pressure in the processing chamber 2 is set to a predetermined value by the evacuation unit 12.

【0033】そして、上部電極4をアース電位にし、高
周波電源5より例えば13.56MHzの高周波電力を
下部電極3に印加し、RFパワーが例えば2.5kWと
なるようにする。これにより、処理室2内の気体がグロ
ー放電を起こして上部電極4と下部電極3との間にプラ
ズマが発生し、プラズマによって各種ガスがイオンやラ
ジカル、電子に分解され、SOI基板20の酸化膜20
cがドライエッチングされる。
Then, the upper electrode 4 is set to the ground potential, and a high frequency power of 13.56 MHz, for example, is applied to the lower electrode 3 from the high frequency power supply 5 so that the RF power becomes 2.5 kW, for example. As a result, the gas in the processing chamber 2 causes a glow discharge to generate plasma between the upper electrode 4 and the lower electrode 3, and the plasma decomposes various gases into ions, radicals, and electrons, and oxidizes the SOI substrate 20. Membrane 20
c is dry-etched.

【0034】このドライエッチングは、上部電極4と下
部電極3との電位差によって、上記イオンが加速されて
酸化膜20cの表面に衝突して物理的に酸化膜20cを
除去することにより行われたり、化学的に極めて活性な
ラジカルが酸化膜20cの表面に引き込まれて酸化膜2
0cと反応することにより行われたりする。
The dry etching is performed by accelerating the ions due to the potential difference between the upper electrode 4 and the lower electrode 3 and colliding with the surface of the oxide film 20c to physically remove the oxide film 20c. Chemically extremely active radicals are drawn into the surface of the oxide film 20c, and the oxide film 2
By reacting with Oc.

【0035】このようなドライエッチングを進めていく
と、SOI基板20のうちの上部電極4側において電荷
が帯電し、時間の経過と共に帯電に分布が生じる。具体
的には、SOI基板20のうちの周囲において負電荷の
帯電量が多く、中心付近において負電荷の帯電量が少な
くなる。つまり、SOI基板20の中心付近が相対的に
+にチャージアップする。このように、SOI基板20
における帯電に分布が生じることによって、エッチング
レートの均一性が低下してしまう。そこで、SOI基板
20がチャージアップしてエッチングレートが低下し始
める段階(例えば、数分程度)でエッチングを停止し、
次に示す帯電均一化工程を行う。
As such dry etching proceeds, charges are charged on the upper electrode 4 side of the SOI substrate 20, and the charge is distributed over time. Specifically, the amount of negative charge is large around the SOI substrate 20, and the amount of negative charge is small near the center. That is, the vicinity of the center of the SOI substrate 20 is relatively charged up to +. Thus, the SOI substrate 20
Is generated, the uniformity of the etching rate is reduced. Therefore, the etching is stopped at a stage (for example, about several minutes) at which the SOI substrate 20 starts charging and the etching rate starts to decrease,
The following charging uniformization step is performed.

【0036】〔帯電均一化工程〕まず、処理室2内への
エッチングガスの導入と高周波電力の印加とを停止す
る。そして、電子照射装置13から電子を処理室2内に
導入する。この電子は上述のように低エネルギー電子が
好適である。以下に、図2を参照して、電子照射装置1
3から電子を放出する機構について説明する。まず、フ
ィラメント電源17を作動させ、フィラメント14に電
流を流すことによってフィラメント14の温度を200
0℃以上にし、熱電子を放出させる。この際、バルブ1
6bを開放してガス供給源16から例えばArガスを供
給し、かつアーク電源18を作動させてフィラメント1
4とアークチャンバー15の壁との間に数十ボルトのア
ーク電圧をかける。
[Electrification Equalization Step] First, the introduction of the etching gas into the processing chamber 2 and the application of the high-frequency power are stopped. Then, electrons are introduced from the electron irradiation device 13 into the processing chamber 2. The electrons are preferably low energy electrons as described above. Hereinafter, with reference to FIG.
The mechanism for emitting electrons from 3 will be described. First, the filament power supply 17 is operated, and a current is caused to flow through the filament 14 to reduce the temperature of the filament 14 to 200 degrees.
The temperature is increased to 0 ° C. or higher to emit thermoelectrons. At this time, valve 1
6b is opened to supply, for example, Ar gas from the gas supply source 16, and the arc power source 18 is operated to start the filament 1
An arc voltage of several tens of volts is applied between 4 and the wall of the arc chamber 15.

【0037】これにより、熱電子がアーク電圧によって
加速され、ガス原子と衝突してガス原子をイオン化する
と共に新たな電子を生成する。この電子増倍作用によっ
て、フィラメント(カソード)14とアークチャンバー
(アノード)15との間にプラズマ19が生成される。
そして、安定にアークが形成された状態で、アークチャ
ンバー15の引き出し孔15aから処理室2内へ電子2
1を放出させる。この際、引き出し電源22によって、
アークチャンバー15の電位をアース電位より数ボルト
下げておくと、処理室2内に供給される電子量は増大す
る。
As a result, the thermoelectrons are accelerated by the arc voltage and collide with gas atoms to ionize the gas atoms and generate new electrons. By this electron multiplying action, a plasma 19 is generated between the filament (cathode) 14 and the arc chamber (anode) 15.
Then, in a state where the arc is stably formed, the electrons 2 are introduced into the processing chamber 2 from the extraction hole 15 a of the arc chamber 15.
Release 1. At this time, the drawer power supply 22
When the potential of the arc chamber 15 is lowered by several volts from the ground potential, the amount of electrons supplied into the processing chamber 2 increases.

【0038】この結果、SOI基板20の上部電極4側
において負電荷の帯電量が少なく、相対的に+にチャー
ジアップされている部位に対して、導入された電子21
によって負電荷が供給される。これにより、SOI基板
20における帯電が均一になる。
As a result, the electrons 21 introduced into the portion where the amount of negative charge is small on the side of the upper electrode 4 of the SOI substrate 20 and relatively charged up to +.
Provides a negative charge. Thereby, charging on the SOI substrate 20 becomes uniform.

【0039】その後、電子21の導入を停止し、再び
〔エッチング工程〕を行う。以降、図4に示すように、
〔エッチング工程〕、〔帯電均一化工程〕及び〔エッチ
ング工程〕を所望の回数繰り返し、酸化膜20cが除去
されるまでドライエッチングを行う。これにより、活性
層20aに形成された可動電極や固定電極からなる構造
体がリリースされ、半導体力学量センサが製造される。
Thereafter, the introduction of the electrons 21 is stopped, and the [etching step] is performed again. Hereinafter, as shown in FIG.
[Etching Step], [Electrification Equalizing Step] and [Etching Step] are repeated a desired number of times, and dry etching is performed until the oxide film 20c is removed. Thus, the structure including the movable electrode and the fixed electrode formed on the active layer 20a is released, and the semiconductor physical quantity sensor is manufactured.

【0040】このように、〔エッチング工程〕を行う間
に〔帯電均一化工程〕を行うようにすることにより、エ
ッチング時間の経過とともに発生するSOI基板20に
おけるチャージアップ分布のバラツキを解消することが
できる。その結果、SOI基板20の面内におけるエッ
チングレートの均一性を向上させ、エッチングレートの
ばらつきが小さいドライエッチングを行うことができ
る。このため、可動電極や固定電極の間隔が均一とな
り、良好な特性の半導体力学量センサを製造することが
できる。
As described above, by performing the [charging uniformization step] during the [etching step], it is possible to eliminate the variation in the charge-up distribution in the SOI substrate 20 which occurs with the lapse of the etching time. it can. As a result, the uniformity of the etching rate in the plane of the SOI substrate 20 can be improved, and dry etching with a small variation in the etching rate can be performed. Therefore, the distance between the movable electrode and the fixed electrode becomes uniform, and a semiconductor dynamic quantity sensor having good characteristics can be manufactured.

【0041】なお、上述の電子照射装置13は一例を示
すものであり、その他、電子によってSOI基板20に
電子を供給して帯電分布を均一にすることができればど
のような機構を用いても良い。また、処理室2や下部電
極3の電位を調節して、〔帯電均一化工程〕において過
剰に導入された電子21が、処理室2や下部電極3に吸
収されるようにすると好適である。
The above-described electron irradiation device 13 is an example, and any other mechanism may be used as long as electrons can be supplied to the SOI substrate 20 by the electrons to make the charge distribution uniform. . Further, it is preferable that the potential of the processing chamber 2 and the lower electrode 3 is adjusted so that the electrons 21 excessively introduced in the [charging uniformization step] are absorbed by the processing chamber 2 and the lower electrode 3.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施形態に係るドライエッチングの実
施に用いるエッチング装置の断面構成を示す図である。
FIG. 1 is a diagram showing a cross-sectional configuration of an etching apparatus used for performing dry etching according to an embodiment of the present invention.

【図2】図1における電子照射装置の断面構成を示す図
である。
FIG. 2 is a diagram showing a cross-sectional configuration of the electron irradiation device in FIG.

【図3】ドライエッチングが施されるSOI基板の断面
構成を示す図である。
FIG. 3 is a diagram showing a cross-sectional configuration of an SOI substrate on which dry etching is performed;

【図4】ドライエッチングのタイミングチャートを示す
図である。
FIG. 4 is a diagram showing a timing chart of dry etching.

【図5】従来のドライエッチングの概略を示す図であ
る。
FIG. 5 is a diagram schematically showing conventional dry etching.

【図6】従来のドライエッチングのタイミングチャート
を示す図である。
FIG. 6 is a diagram showing a timing chart of a conventional dry etching.

【図7】図5に示すドライエッチングを行ったときの様
子を等価回路で示す図である。
FIG. 7 is a diagram showing a state when the dry etching shown in FIG. 5 is performed by an equivalent circuit.

【符号の説明】[Explanation of symbols]

1…エッチング装置、2…処理室、3…下部電極、4…
上部電極、5…高周波電源、6…ガス導入口、7…ガス
導入管、7a…バルブ、8〜10…ガスの供給源、8a
〜10a…ガス導入管、8b〜10b…バルブ、8c〜
10c…マスフローコントローラ、11…排気管、12
…真空引き手段、13…電子照射装置、20…SOI基
板、20a…活性層、20b…支持層、20c…酸化
膜、20d…開口部、20e…トレンチ、21…電子。
DESCRIPTION OF SYMBOLS 1 ... Etching apparatus, 2 ... Processing chamber, 3 ... Lower electrode, 4 ...
Upper electrode, 5 ... High frequency power supply, 6 ... Gas inlet, 7 ... Gas inlet pipe, 7a ... Valve, 8-10 ... Gas supply source, 8A
-10a ... gas introduction pipe, 8b-10b ... valve, 8c ~
10c: mass flow controller, 11: exhaust pipe, 12
... Vacuum evacuation means, 13 ... Electron irradiation device, 20 ... SOI substrate, 20a ... Active layer, 20b ... Support layer, 20c ... Oxide film, 20d ... Opening, 20E ... Trench, 21 ... Electron.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 真吾 愛知県刈谷市昭和町1丁目1番地 株式会 社デンソー内 (72)発明者 尾添 祥司 愛知県刈谷市昭和町1丁目1番地 株式会 社デンソー内 (72)発明者 武藤 浩司 愛知県刈谷市昭和町1丁目1番地 株式会 社デンソー内 (72)発明者 野口 浩樹 愛知県刈谷市昭和町1丁目1番地 株式会 社デンソー内 (72)発明者 深田 毅 愛知県刈谷市昭和町1丁目1番地 株式会 社デンソー内 (72)発明者 浅海 一志 愛知県西尾市下羽角町岩谷14番地 株式会 社日本自動車部品総合研究所内 Fターム(参考) 4M112 AA02 BA07 CA21 DA03 EA02 EA06 5F004 AA01 BA04 BB13 BB25 BB28 CA09 DA01 DA16 DA23 DB03 EB08 FA08  ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Shingo Inoue 1-1-1, Showa-cho, Kariya-shi, Aichi Prefecture Inside Denso Corporation (72) Inventor Shoji 1-1-1, Showa-cho, Kariya-shi, Aichi Prefecture Denso Corporation (72) Inventor Koji Muto 1-1-1, Showa-cho, Kariya-shi, Aichi Prefecture Inside Denso Corporation (72) Inventor Hiroki Noguchi 1-1-1, Showa-cho, Kariya-shi, Aichi Prefecture Inside Denso Corporation (72) Inventor Takeshi Fukada 1-1-1, Showa-cho, Kariya-shi, Aichi Prefecture Inside DENSO Corporation (72) Inventor Kazushi Asami 14 Iwatani, Shimoba-Kakucho, Nishio-shi, Aichi F-term in Japan Automotive Parts Research Institute Co., Ltd. 4M112 AA02 BA07 CA21 DA03 EA02 EA06 5F004 AA01 BA04 BB13 BB25 BB28 CA09 DA01 DA16 DA23 DB03 EB08 FA08

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 対向配置される一対の電極(3、4)が
設けられた処理室(2)内における前記一対の電極のう
ち、一方の電極(3)上に絶縁膜(20c)が備えられ
た基板(20)を配置し、前記処理室内にエッチングガ
スを導入すると共に前記一対の電極に高周波電力を印加
することで、前記絶縁膜を除去するドライエッチング方
法において、 前記処理室内にエッチングガスを導入すると共に前記高
周波電力を制御し、前記絶縁膜をドライエッチングする
工程と、 前記処理室内に電子を照射することにより、前記ドライ
エッチング時に前記基板に帯電された電荷の分布を均一
にする帯電均一化工程とを含み、 前記ドライエッチングと前記帯電均一化工程とを交互に
繰り返し行うことにより、前記絶縁膜を除去することを
特徴とするドライエッチング方法。
An insulating film (20c) is provided on one electrode (3) of a pair of electrodes in a processing chamber (2) provided with a pair of electrodes (3, 4) arranged to face each other. A dry etching method for removing the insulating film by disposing the substrate (20) provided, introducing an etching gas into the processing chamber, and applying high-frequency power to the pair of electrodes; Controlling the high-frequency power and dry-etching the insulating film; and irradiating the processing chamber with electrons to uniform the distribution of the charges charged on the substrate during the dry-etching. A dry process, wherein the insulating film is removed by alternately and repeatedly performing the dry etching and the charge uniformizing process. Etching method.
【請求項2】 前記ドライエッチング時に前記基板に帯
電された前記電荷が負電荷であり、前記帯電均一化工程
において、前記基板のうち前記負電荷の帯電量が少ない
部位に対して前記電子によって負電荷を供給して、前記
基板における帯電を均一化することを特徴とする請求項
1に記載のドライエッチング方法。
2. The method according to claim 1, wherein the charge charged on the substrate during the dry etching is a negative charge, and in the charge uniforming step, a portion of the substrate having a small amount of the negative charge is negatively charged by the electrons. 2. The dry etching method according to claim 1, wherein a charge is supplied to make the charge on the substrate uniform.
【請求項3】 絶縁膜(20c)の一面側に活性層(2
0a)が配置されていると共に、他面側に支持層(20
b)が配置されたSOI基板(20)を用意した後、 前記活性層を選択的にエッチングすることでトレンチ
(20e)を形成し、力学量測定のための可動電極と固
定電極とを有した構造体を構成する工程と、 前記支持層を選択的にエッチングすることで、前記絶縁
膜に達する開口部(20d)を形成する工程と、 前記絶縁膜をドライエッチングし、前記構造体をリリー
スする工程と、を含んでなる半導体力学量センサの製造
方法において、 前記絶縁膜をドライエッチングする際に、請求項1又は
2に記載のドライエッチング方法を適用することを特徴
とする半導体力学量センサの製造方法。
3. An active layer (2) is formed on one side of the insulating film (20c).
0a) is arranged, and the support layer (20
After preparing the SOI substrate (20) on which the component (b) is disposed, the active layer is selectively etched to form a trench (20e), which has a movable electrode and a fixed electrode for measuring a physical quantity. A step of forming a structure; a step of selectively etching the support layer to form an opening (20d) reaching the insulating film; and a step of dry-etching the insulating film to release the structure. A method of manufacturing a semiconductor physical quantity sensor comprising: a step of dry-etching the insulating film, wherein the dry etching method according to claim 1 or 2 is applied. Production method.
【請求項4】 対向配置される一対の電極(3、4)
と、前記一対の電極が設けられる処理室(2)とを有
し、 前記一対の電極のうち一方の電極(3)上に、絶縁膜
(20c)が備えられた基板(20)を配置し、前記処
理室内にエッチングガスを導入すると共に前記一対の電
極に高周波電力を印加することで、前記絶縁膜を除去す
るようになっているドライエッチング装置において、 前記処理室内に電子を照射することができる電子照射装
置(13)が備えられていることを特徴とするドライエ
ッチング装置。
4. A pair of electrodes (3, 4) arranged opposite to each other.
And a processing chamber (2) in which the pair of electrodes are provided. A substrate (20) provided with an insulating film (20c) is disposed on one of the electrodes (3) of the pair of electrodes. In a dry etching apparatus adapted to remove the insulating film by introducing an etching gas into the processing chamber and applying high-frequency power to the pair of electrodes, the processing chamber may be irradiated with electrons. A dry etching apparatus, comprising an electron irradiation device (13) capable of being used.
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WO2017012187A1 (en) * 2015-07-21 2017-01-26 深圳市华星光电技术有限公司 Dry etching machine and use method therefor

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