JP2001230385A

JP2001230385A - 半導体集積回路装置およびその製造方法

Info

Publication number: JP2001230385A
Application number: JP2000041058A
Authority: JP
Inventors: Isamu Asano; 勇浅野; Osamu Tsuchiya; 修土屋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-02-18
Filing date: 2000-02-18
Publication date: 2001-08-24

Abstract

(57)【要約】【課題】ビット線と接続プラグとの接続をワード線方
向に自己整合で行う。【解決手段】半導体基板の主面上にＤＲＡＭの選択Ｍ
ＩＳＦＥＴのゲート電極として機能するワード線ＷＬを
形成した後、ワード線ＷＬを覆う絶縁膜にＭＩＳＦＥＴ
のソース、ドレイン領域と接続するプラグ（接続プラグ
ＢＰおよびパターンＳＮＣＴに形成されるプラグ）を形
成する。次に、プラグを覆う絶縁膜を形成し、絶縁膜上
にビット線パターンと逆パターンのタングステン膜を形
成する。タングステン膜をマスクとして絶縁膜の一部を
エッチングし、配線溝１８ａを形成する。次に、接続プ
ラグＢＰ上に開口を有しワード線ＷＬ方向に直線状に形
成されたフォトレジスト膜３５を形成し、フォトレジス
ト膜３５とタングステン膜をマスクとして絶縁膜の残部
をエッチングし、接続プラグＢＰを露出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、高集積化に適した
記憶保持動作が必要な随時書き込み読み出しメモリ（Ｄ
ＲＡＭ：DynamicRandom Access Memory)に適用して有効
な技術に関するものである。

【０００２】

【従来の技術】一般にＤＲＡＭの基本構造としてトレン
チ型とスタックド型とが知られている。トレンチ型は、
情報蓄積用容量素子（以下、単にキャパシタという）を
基板に掘ったトレンチの内部に形成するものであり、ス
タックド型は、キャパシタを基板表面の転送用トランジ
スタ（以下、選択ＭＩＳＦＥＴ(Metal Insulator Semic
onductor Field Effect Transistor）という）の上部に
形成するものである。スタックド型は、さらにキャパシ
タをビット線の下部に配置するＣＵＢ(CapacitorUnder
Bit-line)型および上部に配置するＣＯＢ(Capacitor Ov
er Bit-line)型に分類される。量産が開始された６４Ｍ
ビット以降の製品では、セル面積の縮小性に優れたスタ
ックド型で、かつＣＯＢ型が主流となりつつある。

【０００３】ＣＯＢ型のメモリセルを有するＤＲＡＭの
構造を例示すれば、以下の通りである。すなわち、ＣＯ
Ｂ型のメモリセルを有するＤＲＡＭのメモリセルは、半
導体基板の主面上にマトリクス状に配置された複数のワ
ード線と複数のビット線との交点に配置され、１個の選
択ＭＩＳＦＥＴとこれに直列に接続された１個のキャパ
シタとで構成されている。選択ＭＩＳＦＥＴは、周囲を
素子分離領域で囲まれた活性領域に形成され、主として
ゲート酸化膜、ワード線と一体に構成されたゲート電極
およびソース、ドレインを構成する一対の半導体領域で
構成されている。ビット線は、選択ＭＩＳＦＥＴの上部
に配置され、その延在方向に隣接する２個の選択ＭＩＳ
ＦＥＴによって共有されるソース、ドレインの一方と電
気的に接続されている。キャパシタは、同じく選択ＭＩ
ＳＦＥＴの上部に配置され、上記ソース、ドレインの他
方と電気的に接続されている。メモリセルの微細化に伴
うキャパシタの蓄積電荷量（Ｃs)の減少を補うために、
ビット線の上部に配置したキャパシタの下部電極（蓄積
電極）を円筒状に加工することによってその表面積を増
やし、その上部に容量絶縁膜と上部電極（プレート電
極）とを形成している。

【０００４】このようなＣＯＢ型メモリセルの構造で
は、ビット線と選択ＭＩＳＦＥＴのソース、ドレインと
は多結晶シリコン膜等からなるプラグで接続される。そ
して一般にビット線接続用のプラグと同時にキャパシタ
接続用のプラグも同時に形成されるため、ビット線とキ
ャパシタ接続用のプラグとを絶縁するためにプラグとビ
ット線との間に少なくとも一層の絶縁膜が形成される。
従って、ビット線とプラグとの接続は、ビット線接続孔
を介して接続されることとなる。また、ＤＲＡＭの動作
速度の向上および蓄積電荷の検出感度の向上の観点から
ビット線容量の低減が要求され、さらに、微細化を実現
する観点からもビット線等の部材の微細化が要求され
る。これらの要求を満足するために、例えば、国際公開
ＷＯ９８／２８７９５号公報に記載されているように、
ビット線をダマシン(Damascene)法で形成し、内側壁に
シリコン窒化膜からなるサイドウォールスペーサが形成
する技術が知られている。これによりビット線の細線化
を図り、ビット線間の距離を長くしてビット線間容量を
低減し、ＤＲＡＭの高速化および蓄積容量検出の感度を
向上している。

【０００５】

【発明が解決しようとする課題】ビット線をビット線接
続孔を介して接続プラグに接続する場合には、ビット線
パターンとビット線接続孔パターンの形成を別々のマス
クで行う必要がある。通常、半導体基板の主面に分離領
域を形成後、ＭＩＳＦＥＴのゲート電極としても機能す
るワード線を形成し、その後接続プラグを形成する。さ
らに、ビット線をダマシン法で形成する場合にはビット
線パターンの溝を形成した後、ビット線接続孔を形成
し、いわゆるデュアルダマシン(Dual Damascene)法で接
続プラグに接続するビット線を形成する。ここで、接続
プラグ形成の際のリソグラフィはＭＩＳＦＥＴのゲート
電極であるワード線パターンを基準に行われる。ところ
が、一般に、ビット線接続用の接続プラグとキャパシタ
接続用の接続プラグとは共通に形成されるため、次に形
成されるビット線パターンおよびビット線接続孔パター
ンは、接続プラグを基準にフォトリソグラフィが行われ
ず、接続プラグと同様にワード線パターンを基準にフォ
トリソグラフィが行われる。すなわち、ビット線パター
ンとビット線接続孔パターンとは３層間合わせとなり、
パターンの合わせずれが発生しやすくなる。特に、ビッ
ト線とビット線接続孔間の合わせずれは、ビット線がワ
ード線の垂直方向に延在して形成されることからワード
線垂直方向にはあまり問題を生じないが、ワード線と平
行な方向には、合わせずれの大きさがそのまま接続面積
に影響し、問題が生じる恐れが大きい。

【０００６】また、従来技術では、ビット線の細線化の
方法としてビット線パターンに形成された溝の内側壁に
シリコン窒化膜からなるサイドウォールスペーサを形成
しているが、シリコン窒化膜の誘電率が大きく、ビット
線間の容量を増加させる要因となる。ビット線容量の増
加は、蓄積容量検出感度の低下およびＤＲＡＭの動作速
度の低下を来たし好ましくない。

【０００７】本発明の目的は、微細化されたＤＲＡＭの
メモリセルにおいて、ビット線と接続プラグとの電気的
接続をワード線方向に自己整合で実現できる技術を提供
し、ビット線と接続プラグとの電気的接続を簡便にかつ
高い信頼性で実現できる技術を提供することにある。

【０００８】また、本発明の他の目的は、ビット線と接
続プラグとの接続部形成プロセスを簡略化することにあ
る。

【０００９】また、本発明の他の目的は、ビット線間の
容量を低減することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。（１）本発明の半導体集積回路装置の製造方法は、
（ａ）半導体基板の主面上に分離領域を形成し、第１方
向に長辺を有する活性領域を複数配列する工程、（ｂ）
半導体基板の主面上に、第１方向に垂直な第２方向に延
在して、ＭＩＳＦＥＴのゲート電極として機能する第１
配線を形成する工程、（ｃ）第１配線間の活性領域に、
ＭＩＳＦＥＴのソース・ドレインとして機能する一対の
半導体領域を形成する工程、（ｄ）第１配線を覆う第１
絶縁膜を形成し、半導体領域の少なくとも一方の半導体
領域上の第１絶縁膜に接続孔を形成する工程、（ｅ）接
続孔内に半導体領域に電気的に接続する接続部材を形成
する工程、（ｆ）接続部材上に、第２絶縁膜、第３絶縁
膜および第３絶縁膜に対してエッチング選択比を有する
第４絶縁膜を堆積し、第４絶縁膜上に第１被膜を堆積す
る工程、（ｇ）第１被膜上に第１方向に延在して第１レ
ジスト膜をパターニングし、第１レジスト膜の存在下で
第１被膜をエッチングする工程、（ｈ）エッチングされ
た第１被膜の存在下で、第３絶縁膜をストッパとして第
４絶縁膜をエッチングし、さらに第３絶縁膜をエッチン
グし、第１方向に延在する第１溝を形成する工程、
（ｉ）第２方向に延在する開口を有する第２レジスト膜
をパターニングし、第２レジスト膜および第１被膜の存
在下で第２絶縁膜をエッチングし、エッチングされた第
１被膜間の接続部材上に第２溝を形成する工程、（ｊ）
半導体基板の全面に、第１および第２溝を埋め込む第１
導電膜を形成する工程、（ｋ）第１および第２溝内以外
の第１導電膜を除去し、第１および第２溝内に、一方の
半導体領域上の接続部材に電気的に接続された第２配線
を形成する工程、を有するものである。（２）本発明の半導体集積回路装置の製造方法は、
（ａ）半導体基板の主面上に分離領域を形成し、第１方
向に長辺を有する活性領域を複数配列する工程、（ｂ）
半導体基板の主面上に、第１方向に垂直な第２方向に延
在して、ＭＩＳＦＥＴのゲート電極として機能する第１
配線を形成する工程、（ｃ）第１配線間の活性領域に、
ＭＩＳＦＥＴのソース・ドレインとして機能する一対の
半導体領域を形成する工程、（ｄ）第１配線を覆う第１
絶縁膜を形成し、半導体領域の少なくとも一方の半導体
領域上の第１絶縁膜に接続孔を形成する工程、（ｅ）接
続孔内に半導体領域に電気的に接続する接続部材を形成
する工程、（ｆ）接続部材上に、第２絶縁膜、第３絶縁
膜および第３絶縁膜に対してエッチング選択比を有する
第４絶縁膜を堆積し、第４絶縁膜上に第１被膜を堆積す
る工程、（ｇ）第１被膜上に第１方向に延在して第１レ
ジスト膜をパターニングし、第１レジスト膜の存在下で
第１被膜をエッチングする工程、（ｈ）エッチングされ
た第１被膜の存在下で、第３絶縁膜をストッパとして第
４絶縁膜をエッチングし、さらに第３絶縁膜をエッチン
グし、第１方向に延在する第１溝を形成する工程、
（ｉ）半導体基板の全面に、第１溝の内面を覆う第２導
電膜を形成し、第２導電膜に異方性エッチングを施して
第１溝の内側壁に第２導電膜からなるサイドウォールを
形成する工程、（ｊ）第１被膜およびサイドウォールの
存在下で第２絶縁膜をエッチングし、接続部材に達する
第２溝を形成する工程、（ｋ）半導体基板の全面に、第
１および第２溝を埋め込む第１導電膜を形成する工程、
（ｌ）第１および第２溝内以外の第１導電膜を除去し、
第１および第２溝内に、一方の半導体領域上の接続部材
に電気的に接続された第２配線を形成する工程、を有す
るものである。（３）本発明の半導体集積回路装置の製造方法は、
（２）記載の半導体集積回路装置の製造方法であって、
第２絶縁膜のエッチング前に、第２方向に延在する開口
を有する第２レジスト膜をパターニングし、第２レジス
ト膜、第１被膜およびサイドウォールの存在下で、第２
絶縁膜をエッチングし、第２溝を形成するものである。（４）本発明の半導体集積回路装置の製造方法は、
（ａ）半導体基板の主面上に分離領域を形成し、第１方
向に長辺を有する活性領域を複数配列する工程、（ｂ）
半導体基板の主面上に、第１方向に垂直な第２方向に延
在して、ＭＩＳＦＥＴのゲート電極として機能する第１
配線を形成する工程、（ｃ）第１配線間の活性領域に、
ＭＩＳＦＥＴのソース・ドレインとして機能する一対の
半導体領域を形成する工程、（ｄ）第１配線を覆う第１
絶縁膜を形成し、半導体領域の少なくとも一方の半導体
領域上の第１絶縁膜に接続孔を形成する工程、（ｅ）接
続孔内に半導体領域に電気的に接続する接続部材を形成
する工程、（ｆ）接続部材上に、第２絶縁膜を堆積し、
第２絶縁膜上に第１被膜を堆積する工程、（ｇ）第１被
膜上に第１方向に延在して第１レジスト膜をパターニン
グし、第１レジスト膜の存在下で第１被膜をエッチング
する工程、（ｈ）半導体基板の全面に、パターニングさ
れた第１被膜の内面を覆う第２導電膜を形成し、第２導
電膜に異方性エッチングを施して第１被膜の側壁に第２
導電膜からなるサイドウォールを形成する工程、（ｉ）
第１被膜およびサイドウォールの存在下で第２絶縁膜を
エッチングし、接続部材に達する第２溝を形成する工
程、（ｊ）半導体基板の全面に、第２溝を埋め込む第１
導電膜を形成する工程、（ｋ）第２溝内以外の第１導電
膜を除去し、第２溝内に、一方の半導体領域上の接続部
材に電気的に接続された第２配線を形成する工程、を有
するものである。（５）本発明の半導体集積回路装置の製造方法は、
（４）記載の半導体集積回路装置の製造方法であって、
第１被膜のエッチング工程において、第１被膜の下地で
ある第２絶縁膜を過剰にエッチングし、サイドウォール
の底部を第１被膜の底部よりも深く形成するものであ
る。（６）本発明の半導体集積回路装置の製造方法は、
（１）〜（５）の何れか一項に記載の半導体集積回路装
置の製造方法であって、第１被膜と第１導電膜とは同一
の材料からなり、第１導電膜の除去工程において、第１
導電膜とともに、第１被膜、または、第１被膜およびサ
イドウォールを除去するものである。（７）本発明の半導体集積回路装置の製造方法は、
（１）〜（６）の何れか一項に記載の半導体集積回路装
置の製造方法であって、第１絶縁膜および接続部材の上
面に、第２絶縁膜に対してエッチング選択比を有する第
５絶縁膜を形成し、第２溝の形成工程において、第５絶
縁膜をストッパとする第２絶縁膜のエッチングの後、第
５絶縁膜をエッチングするものである。（８）本発明の半導体集積回路装置は、その主面に形成
された分離領域により第１方向に長辺を有する活性領域
が形成された半導体基板と、活性領域上にゲート絶縁膜
を介して形成され、第１方向に垂直な第２方向に延在す
るゲート電極と、ゲート電極の両側の活性領域に形成さ
れた一対の半導体領域と、ゲート電極を覆う第１絶縁膜
に形成され、一対の半導体領域の一方の半導体領域に接
続された接続プラグと、第１絶縁膜上の第２絶縁膜と、
第２絶縁膜に形成され、第１方向に延在する溝と、接続
プラグに接続され、溝内に形成されたビット線とを有す
る半導体集積回路装置であって、溝は、第２絶縁膜上部
の第１溝と第１溝下部の第２溝とからなり、第１溝の内
側壁には導電体からなるサイドウォールが形成され、第
２溝の幅がサイドウォールの膜厚分だけ第１溝の幅より
も狭くなっており、第２溝が第１方向に連続して形成さ
れているものである。（９）本発明の半導体集積回路装置は、その主面に形成
された分離領域により第１方向に長辺を有する活性領域
が形成された半導体基板と、活性領域上にゲート絶縁膜
を介して形成され、第１方向に垂直な第２方向に延在す
るゲート電極と、ゲート電極の両側の活性領域に形成さ
れた一対の半導体領域と、ゲート電極を覆う第１絶縁膜
に形成され、一対の半導体領域の一方の半導体領域に接
続された接続プラグと、第１絶縁膜上の第２絶縁膜と、
第２絶縁膜に形成され、第１方向に延在する溝と、接続
プラグに接続され、溝内に形成されたビット線とを有す
る半導体集積回路装置であって、溝は、第２絶縁膜上部
の第１溝と第１溝下部の第２溝とからなり、第１溝の内
側壁には導電体からなるサイドウォールが形成され、第
２溝の幅がサイドウォールの膜厚分だけ第１溝の幅より
も狭くなっており、第２溝が第１方向に不連続に形成さ
れ、第２溝は接続プラグに接続される領域にのみ形成さ
れているものである。（１０）本発明の半導体集積回路装置は、（９）記載の
半導体集積回路装置であって、第２溝は、接続プラグの
径よりも第１方向に長く形成されているものである。（１１）本発明の半導体集積回路装置は、（８）〜（１
０）の何れか一項に記載の半導体集積回路装置であっ
て、第２絶縁膜は、上層絶縁膜および下層絶縁膜を有
し、上層絶縁膜には第１溝が形成され、下層絶縁膜には
第２溝が形成され、上層絶縁膜と下層絶縁膜との間には
上層絶縁膜とはエッチング速度の相違する第１中間絶縁
膜が形成されているものである。（１２）本発明の半導体集積回路装置は、（１１）記載
の半導体集積回路装置であって、下層絶縁膜と第１絶縁
膜との間には下層絶縁膜とはエッチング速度の相違する
第２中間絶縁膜が形成されているものである。（１３）本発明の半導体集積回路装置は、（８）〜（１
２）の何れか一項に記載の半導体集積回路装置であっ
て、半導体基板には、メモリセルを構成する第１のＭＩ
ＳＦＥＴと、直接周辺回路を構成する第２のＭＩＳＦＥ
Ｔとが形成され、第２のＭＩＳＦＥＴのソース・ドレイ
ン領域に接続する領域のビット線の幅は、第１のＭＩＳ
ＦＥＴのソース・ドレイン領域に接続する領域のビット
線の幅よりも広く形成されているものである。（１４）本発明の半導体集積回路装置は、その主面に形
成された分離領域により第１方向に長辺を有する活性領
域が形成された半導体基板と、活性領域上にゲート絶縁
膜を介して形成され、第１方向に垂直な第２方向に延在
するゲート電極と、ゲート電極の両側の活性領域に形成
された一対の半導体領域と、ゲート電極を覆う第１絶縁
膜に形成され、一対の半導体領域の一方の半導体領域に
接続された接続プラグと、第１絶縁膜上の第２絶縁膜
と、第２絶縁膜に形成され、第１方向に延在する溝と、
接続プラグに接続され、溝内に形成されたビット線とを
有する半導体集積回路装置であって、溝は、第２絶縁膜
上部の第１溝と第１溝下部の第２溝とからなり、第２溝
が第１方向に不連続に形成され、第２溝は接続プラグに
接続される領域に、接続プラグの径よりも第１方向に長
く形成されているものである。（１５）本発明の半導体集積回路装置の製造方法は、以
下の工程を有する。（ａ）第１の半導体領域と、第２の半導体領域と、前記
第１および第２の半導体領域を隔てる分離領域を半導体
基板の主面上に形成する工程、（ｂ）前記第１および第
２の半導体領域の上部を含む前記半導体基板の主面上に
第１の絶縁膜を形成する工程、（ｃ）前記第１の絶縁膜
の上部に第２の絶縁膜を形成する工程、（ｄ）前記第２
の絶縁膜の上部に第１および第２の開口部を有する第１
の膜を形成する工程、（ｅ）前記第１および第２の開口
部の底部に露出した前記第２の絶縁膜を、前記第２の絶
縁膜に対するエッチング速度が前記第１の膜に対するエ
ッチング速度よりも大きい方法でエッチングし、前記第
１および第２の溝を形成する工程、（ｆ）前記第１およ
び第２の溝の一部を覆う第２の膜を、前記第１および第
２の溝の内部と前記第１の膜の上部とに形成する工程、
（ｇ）前記第１および第２の溝の底部に露出した前記第
１の絶縁膜を、前記第１の絶縁膜に対するエッチング速
度が前記第１および第２の膜に対するエッチング速度よ
りも大きい方法でエッチングし、前記第１の溝の底部に
第３の開口部を形成し、前記第２の溝の底部に第４の開
口部を形成する工程、（ｈ）前記第２の膜を除去する工
程、（ｉ）前記第１および第２の溝の内部と、前記第３
および第４の開口部の内部とを含む前記第２の絶縁膜の
上部に第１の導電体膜を形成する工程、（ｊ）前記第１
の導電体膜の一部を除去することによって、前記第１の
溝の内部に前記第３の開口部を介して前記第１の半導体
領域に電気的に接続される第１の配線を形成し、前記第
２の溝の内部に前記第４の開口部を介して前記第２の半
導体領域に電気的に接続される第２の配線を形成する工
程。（１６）本発明の半導体集積回路装置の製造方法は、以
下の工程を有する。（ａ）半導体基板の主面上に、ゲート絶縁膜とゲート電
極と一対の半導体領域とによって各々が構成される第１
および第２のＭＩＳＦＥＴと、前記第１および第２のＭ
ＩＳＦＥＴを隔てる分離領域とを形成する工程、（ｂ）
前記第１および第２のＭＩＳＦＥＴの上部を含む前記半
導体基板の主面上に第１の絶縁膜を形成する工程、
（ｃ）前記第１の絶縁膜の上部に第２の絶縁膜を形成す
る工程、（ｄ）前記第２の絶縁膜の上部に第１および第
２の開口部を有する第１の膜を形成する工程、（ｅ）前
記第１および第２の開口部の底部に露出した前記第２の
絶縁膜を、前記第２の絶縁膜に対するエッチング速度が
前記第１の膜に対するエッチング速度よりも大きい方法
でエッチングし、前記第１および第２の溝を形成する工
程、（ｆ）前記第１および第２の溝の一部を覆う第２の
膜を、前記第１および第２の溝の内部と前記第１の膜の
上部とに形成する工程、（ｇ）前記第１および第２の溝
の底部に露出した前記第１の絶縁膜を、前記第１の絶縁
膜に対するエッチング速度が前記第１および第２の膜に
対するエッチング速度よりも大きい方法でエッチング
し、前記第１の溝の底部に第３の開口部を形成し、前記
第２の溝の底部に第４の開口部を形成する工程、（ｈ）
前記第２の膜を除去する工程、（ｉ）前記第１および第
２の溝の内部と、前記第３および第４の開口部の内部と
を含む前記第２の絶縁膜の上部に第１の導電体膜を形成
する工程、（ｊ）前記第１の導電体膜の一部を除去する
ことによって、前記第１の溝の内部に前記第３の開口部
を介して前記第１のＭＩＳＦＥＴの一対の半導体領域の
一方に電気的に接続される第１の配線を形成し、前記第
２の溝の内部に前記第４の開口部を介して前記第２のＭ
ＩＳＦＥＴの一対の半導体領域の一方に電気的に接続さ
れる第２の配線を形成する工程。（１７）本発明の半導体集積回路装置は、半導体基板の
主面上に形成され、各々がソース、ドレイン領域、ゲー
ト絶縁膜およびゲート電極を有する第１および第２のＭ
ＩＳＦＥＴと、前記半導体基板の主面に形成され、前記
第１のＭＩＳＦＥＴのソース、ドレイン領域と前記第２
のＭＩＳＦＥＴのソース、ドレイン領域とを隔てる分離
領域と、前記第１および第２のＭＩＳＦＥＴの上部に形
成された第１の絶縁膜と、前記第１の絶縁膜の上部に形
成された第２の絶縁膜と、前記第２の絶縁膜の内部に形
成された第１および第２の導電体と、前記第２の絶縁膜
の上部に形成された第１および第２の配線とを有し、前
記第１の配線は、前記第１の導電体を介して前記第１の
ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続
され、前記第２の配線は、前記第２の導電体を介して前
記第２のＭＩＳＦＥＴのソース、ドレインの一方に電気
的に接続され、前記第２の絶縁膜の真下には、前記第１
および第２の導電体が形成されていないものである。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００１３】（実施の形態１）図１（ａ）は、実施の形
態１のＤＲＡＭを形成した半導体チップ全体の一例を示
した平面図である。図示のように、単結晶シリコンから
なる半導体チップ１Ａの主面には、Ｘ方向（半導体チッ
プ１Ａの長辺方向；第１方向）およびＹ方向（半導体チ
ップ１Ａの短辺方向；第２方向）に沿って多数のメモリ
アレイＭＡＲＹがマトリクス状に配置されている。Ｘ方
向に沿って互いに隣接するメモリアレイＭＡＲＹの間に
はセンスアンプＳＡが配置されている。半導体チップ１
Ａの主面の中央部には、ワードドライバＷＤ、データ線
選択回路などの制御回路や、入出力回路、ボンディング
パッドなどが配置されている。

【００１４】図１（ｂ）は、本実施の形態１のＤＲＡＭ
の等価回路図である。図示のように、このＤＲＡＭのメ
モリアレイ（ＭＡＲＹ）は、マトリクス状に配置された
複数のワード線ＷＬ（ＷＬ0、ＷＬ1、ＷＬn…）と複数
のビット線ＢＬおよびそれらの交点に配置された複数の
メモリセルにより構成されている。１ビットの情報を記
憶する１個のメモリセルは、１個のキャパシタＣとこれ
に直列に接続された１個の選択ＭＩＳＦＥＴＱｓとで構
成されている。選択ＭＩＳＦＥＴＱｓのソース、ドレイ
ンの一方は、キャパシタＣと電気的に接続され、他方は
ビット線ＢＬと電気的に接続されている。ワード線ＷＬ
の一端は、ワードドライバＷＤに接続され、ビット線Ｂ
Ｌの一端は、センスアンプＳＡに接続されている。

【００１５】図２は、図１のメモリアレイＭＡＲＹの一
部を拡大した平面図である。なお、この平面図および以
下の平面図では部材を構成するパターンの形状を示し、
実際の部材の形状を表すものではない。つまり、図示す
るパターンは長方形あるいは正方形に描画されている
が、実際の部材では頂角が丸くあるいは鈍角に形成さて
いる。メモリアレイＭＡＲＹには、活性領域Ｌ1が配置
され、Ｙ方向（第２方向）にワード線ＷＬが、Ｘ方向
（第１方向）にビット線ＢＬが形成されている。ワード
線ＷＬと活性領域Ｌ１との重なる領域では、ワード線Ｗ
Ｌは、選択ＭＩＳＦＥＴＱｓのゲート電極として機能す
る。ワード線ＷＬのゲート電極として機能する領域に挟
まれた活性領域Ｌ１の領域、つまり活性領域Ｌ1の中央
部分にはビット線ＢＬに接続する接続プラグＢＰが形成
されている。接続プラグＢＰは活性領域Ｌ1とビット線
ＢＬにまたがるようにＹ方向に長い形状を有しており、
活性領域Ｌ1の中央部分とビット線とは接続プラグＢＰ
を介して接続される。活性領域Ｌ1の両端領域は容量電
極接続孔ＳＮＣＴを介してキャパシタＣに接続される。

【００１６】本実施の形態においては、ビット線ＢＬと
活性領域Ｌ1とは、Ｘ方向に延在した直線形状で形成さ
れている。このように直線形状で形成されるため、ビッ
ト線ＢＬおよび活性領域Ｌ1の加工の際のフォトリソグ
ラフィにおいて露光光の干渉を少なくし、加工マージン
を向上できる。

【００１７】図３は、本実施の形態のＤＲＡＭの一部断
面図であり、（ａ）、（ｂ）、（ｃ）および（ｄ）は、
各々図２におけるＣ−Ｃ線断面、Ａ−Ａ線断面、Ｄ−Ｄ
線断面およびＢ−Ｂ線断面を示す。なお、図３（ａ）に
おいては、左方にＤＲＡＭのメモリセル領域を、右方に
周辺回路領域を示している。また、本実施の形態では
０．１８μｍの設計ルールでの製造技術を例示する。

【００１８】半導体基板１の主面には、メモリセル領域
のｐ形ウェル２、周辺回路領域のｐ形ウェル３およびｎ
形ウェル４が形成されている。半導体基板１は、例えば
１０Ω・ｃｍの抵抗率のｐ形の単結晶シリコンからな
る。また、ｐ形ウェル２の主面にはしきい値電圧調整層
５が形成され、ｐ形ウェル２を囲むようにｎ形のディー
プウェル６が形成されている。なお、他の各ウェルに
も、しきい値電圧調整層が形成されていてよい。

【００１９】各ウェルの主面には、分離領域７が形成さ
れている。分離領域７はシリコン酸化膜からなり、半導
体基板１の主面に形成された浅溝８に埋め込んで形成さ
れる。浅溝８は、例えば0.３μｍの深さを有し、内壁に
は熱酸化されたシリコン酸化膜が形成されてもよい。

【００２０】ｐ形ウェル２の主面にはＤＲＡＭの選択Ｍ
ＩＳＦＥＴＱｓが形成されている。また、ｐ形ウェル３
およびｎ形ウェル４の主面には各々ｎチャネルＭＩＳＦ
ＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐが形成され
ている。

【００２１】選択ＭＩＳＦＥＴＱｓは、ｐ形ウェル２の
主面上にゲート絶縁膜１０を介して形成されたゲート電
極１１と、ゲート電極１１の両側のｐ形ウェル２の主面
に形成された半導体領域１２とを有する。

【００２２】ゲート絶縁膜１０は、例えば７〜８ｎｍの
膜厚を有する熱酸化により形成されたシリコン酸化膜か
らなる。

【００２３】ゲート電極１１は、例えば５０ｎｍの膜厚
の多結晶シリコン膜と１００ｎｍの膜厚のタングステン
シリサイド（ＷＳｉ₂)膜との積層膜とすることができ
る。多結晶シリコン膜には、例えばリン（Ｐ）を３×１
０²⁰atoms/cm³程度導入することができる。なお、シリ
サイド膜はタングステンシリサイド膜に限らず、コバル
トシリサイド（ＣｏＳｉ）膜、チタンシリサイド（Ｔｉ
Ｓｉ）膜等の他のシリサイド膜であってもよい。また、
ゲート電極１１は、例えば膜厚７０ｎｍの多結晶シリコ
ン膜、膜厚５０ｎｍの窒化チタン膜および膜厚１００ｎ
ｍのタングステン膜の積層膜とすることもできる。窒化
チタン膜に代えて窒化タングステン膜を用いることもで
きる。

【００２４】半導体領域１２にはｎ形の不純物、例えば
砒素（Ａｓ）またはリンが導入されている。

【００２５】選択ＭＩＳＦＥＴＱｓのゲート電極１１の
上層にはシリコン窒化膜からなるキャップ絶縁膜１３が
形成され、さらにその上層をシリコン窒化膜１４で覆わ
れる。キャップ絶縁膜１３の膜厚は例えば２００ｎｍで
あり、シリコン窒化膜１４の膜厚は例えば３０ｎｍであ
る。シリコン窒化膜１４は、ゲート電極１１の側壁にも
形成され、後に説明する接続孔を形成する際の自己整合
加工に利用される。なお、選択ＭＩＳＦＥＴＱｓのゲー
ト電極１１は、ＤＲＡＭのワード線ＷＬとして機能する
ものであり、分離領域７の上面にはワード線ＷＬの一部
が形成されている。

【００２６】一方、ｎチャネルＭＩＳＦＥＴＱｎおよび
ｐチャネルＭＩＳＦＥＴＱｐは、各々ｐ形ウェル３およ
びｎ形ウェル４の主面上に形成され、ゲート絶縁膜１０
を介して形成されたゲート電極１１と、ゲート電極１１
の両側の各ウェルの主面に形成された半導体領域１５と
から構成される。ゲート絶縁膜１０およびゲート電極１
１は前記と同様である。半導体領域１５は低濃度不純物
領域１５ａと高濃度不純物領域１５ｂとからなり、いわ
ゆるＬＤＤ(Lightly Doped Drain)構造を形成してい
る。半導体領域１５に導入される不純物は、ＭＩＳＦＥ
Ｔの導電形に応じてｎ形またはｐ形の不純物が導入され
る。

【００２７】ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極１１の上層にはシリ
コン窒化膜からなるキャップ絶縁膜１３が形成され、さ
らにその上層およびゲート電極１１とキャップ絶縁膜１
３との側壁がシリコン窒化膜１４で覆われる。キャップ
絶縁膜１３とシリコン窒化膜１４は前記と同様である。

【００２８】選択ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳ
ＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐのゲート
電極１１間のギャップには、絶縁膜１６が埋め込まれて
いる。絶縁膜１６は、例えばＳＯＧ(Spin On Glass)
膜、ＴＥＯＳ（テトラエトキシシラン）を原料ガスとし
プラズマＣＶＤ法により形成されたシリコン酸化膜（以
下ＴＥＯＳ酸化膜という）がＣＭＰ(Chemical Mechanic
al Polishing)法により平坦化されたＴＥＯＳ酸化膜の
積層膜とすることができる。

【００２９】絶縁膜１６上には、絶縁膜１７ａ、１７
ｂ、１７ｃが形成される。絶縁膜１７ａ、１７ｃは、例
えばＴＥＯＳ酸化膜からなり、配線溝１８ｂは、例えば
シリコン窒化膜からなる。配線溝１８ｂは、後に説明す
るように、絶縁膜１７ｃに配線溝をエッチングする際の
エッチングストッパとして機能する。

【００３０】絶縁膜１７ｂ、１７ｃには、配線溝１８ａ
が形成され、絶縁膜１７ａには、配線溝１８ｂが形成さ
れている。配線溝１８ａ、１８ｂの内部には、ビット線
ＢＬおよび第１層配線２０が形成される。ビット線ＢＬ
は、配線溝１８ｂを介して、後に説明する接続プラグ２
１に電気的に接続される。

【００３１】ビット線ＢＬおよび第１層配線２０は、後
に説明するようにＣＭＰ法を用いて同時に形成される。
ビット線ＢＬおよび第１層配線２０は、例えばタングス
テン膜から構成されるが、他の金属、例えば銅膜等を用
いてもよい。

【００３２】ビット線ＢＬは接続プラグ２１を介して一
対の選択ＭＩＳＦＥＴＱｓに共有される半導体領域１２
に接続される。接続プラグ２１は図２の平面図にも示さ
れるように、活性領域Ｌ1のパターンとビット線ＢＬの
パターンに重なるようにＹ方向に長く形成される。

【００３３】また、選択ＭＩＳＦＥＴＱｓの他方の半導
体領域１２上にはキャパシタに接続される接続プラグ２
２が形成されている。接続プラグ２１、２２は、ｎ形の
不純物例えばリンが２×１０²⁰atoms/cm³程度導入され
た多結晶シリコン膜とする。

【００３４】なお、周辺回路領域に形成されたｎチャネ
ルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐ
の高濃度不純物領域１５ｂには第１層配線２０（ビット
線ＢＬ）が直接接続される。また、高濃度不純物領域１
５ｂの表面にはコバルト、チタン、タンタル、タングス
テン等のシリサイド膜を形成できる。

【００３５】ビット線ＢＬおよび第１層配線２０は、層
間絶縁膜２３で覆われている。層間絶縁膜２３は、例え
ばＴＥＯＳ酸化膜とすることができる。

【００３６】層間絶縁膜２３の上層のメモリセル領域に
は、シリコン窒化膜からなる絶縁膜２４が形成され、さ
らに情報蓄積用のキャパシタＣが形成されている。絶縁
膜２４は後に説明するようにキャパシタＣの下部電極２
７を形成する際のエッチングストッパとして機能する薄
膜である。

【００３７】キャパシタＣは、接続プラグ２２に接続プ
ラグ２５を介して接続される下部電極２７と、例えばシ
リコン窒化膜および酸化タンタルからなる容量絶縁膜２
８と、例えば窒化チタンからなるプレート電極２９とか
ら構成される。接続プラグ２５は容量電極接続孔２６内
に形成される。

【００３８】キャパシタＣの上層には、例えばＴＥＯＳ
酸化膜からなる絶縁膜３０が形成されている。なお、周
辺回路領域の層間絶縁膜２３の上層にはキャパシタＣと
同層に絶縁膜が形成されてもよい。この絶縁膜により、
キャパシタＣの標高に起因するメモリセル領域と周辺回
路領域との間の段差の発生を防止することができ、フォ
トリソグラフィの焦点深度に余裕を持たせることがで
き、工程を安定にして微細加工に対応することができ
る。

【００３９】絶縁膜３０の上層には第２層配線３１が形
成され、第２層配線３１と上部電極２９あるいは第１層
配線２０との間はプラグ３２で接続される。第２層配線
３１は、例えば窒化チタン膜、アルミニウム膜および窒
化チタン膜の積層膜とすることができ、プラグ３２は、
例えばチタン膜、窒化チタン膜およびタングステン膜の
積層膜とすることができる。

【００４０】なお、第２層配線３１上にはさらに層間絶
縁膜を介して第３層配線あるいはそれ以上の配線層を有
してもよいが、説明を省略する。

【００４１】次に、本実施の形態１のＤＲＡＭの製造方
法を図面を用いて説明する。図４〜図１９は本実施の形
態１のＤＲＡＭの製造方法の一例を工程順に示した断面
図または平面図である。なお、特に示さない限り、断面
図は図２におけるＣ−Ｃ線断面および周辺回路部分の断
面を示す。

【００４２】まず、図４（ａ）に示すように、例えば１
０Ω・ｃｍ程度の抵抗率を有するｐ形の半導体基板１を
用意し、この半導体基板１の主面に深さが例えば0.３μ
ｍの浅溝８を形成する。その後半導体基板１に熱酸化を
施し、シリコン酸化膜を形成してもよい。さらにシリコ
ン酸化膜を堆積してこれをＣＭＰ法により研磨して浅溝
８内にのみシリコン酸化膜を残し、分離領域７を形成す
る。

【００４３】なお、このときの分離領域７で囲まれる活
性領域Ｌ１のパターンは、図４（ｃ）に示されるよう
に、直線状の平面パターンである。このため、フォトリ
ソグラフィによる浅溝８の加工において、露光光の干渉
等の加工精度の低下要因を極力排除して、フォトリソグ
ラフィの加工限界付近でも精度よく加工を行うことがで
きる。

【００４４】次に、フォトレジストをマスクにしてリン
イオンを注入してディープウェル６を形成し、その後フ
ォトレジストをマスクにしてリンイオンをイオン注入し
ｎ形ウェル４を形成する。さらにフォトレジストをマス
クにしてボロンイオンをイオン注入し、ｐ形ウェル２、
３を形成する。さらに半導体基板１の全面に二沸化ボロ
ン（ＢＦ2 ）イオンをイオン注入してもよい。

【００４５】次に、図４（ｂ）に示すように、ｐ形ウェ
ル２、３、ｎ形ウェル４が形成された活性領域に熱酸化
法によりゲート絶縁膜１０を形成し、さらに、ＤＲＡＭ
のメモリセル領域に、加速エネルギ２０ｋｅＶ、ドーズ
量３×１０¹²/ｃｍ² 程度の条件でボロンイオンをイオ
ン注入し、選択ＭＩＳＦＥＴＱｓのしきい値電圧調整層
５を形成する。しきい値電圧調整層５により選択ＭＩＳ
ＦＥＴＱｓのしきい電圧を0.７Ｖ程度に調整できる。

【００４６】次に、半導体基板１の全面に、例えば不純
物としてリンが３×１０²⁰/cm³の濃度で導入された多結
晶シリコン膜を５０ｎｍの膜厚で形成し、次に、例えば
１００ｎｍの膜厚でタングステンシリサイド膜を堆積す
る。さらにシリコン窒化膜を例えば２００ｎｍの膜厚で
堆積する。多結晶シリコン膜およびシリコン窒化膜は、
例えばＣＶＤ(Chemical Vapor Deposition)法により、
タングステンシリサイド膜はスパッタ法により形成でき
る。その後、シリコン窒化膜、タングステンシリサイド
膜および多結晶シリコン膜をフォトリソグラフィ技術お
よびエッチング技術を用いてパターニングし、ゲート電
極１１（ワード線ＷＬ）およびキャップ絶縁膜１３を形
成する。このときのワード線ＷＬ（キャップ絶縁膜１３
も同様である。）のパターンを図４（ｃ）に示す。ワー
ド線ＷＬは、直線状にパターニングされており、フォト
リソグラフィがその加工限界においても容易に行うこと
ができることがわかる。

【００４７】次に、キャップ絶縁膜１３およびゲート電
極１１とフォトレジストをマスクとして、メモリセル形
成領域および周辺回路領域のｎチャネルＭＩＳＦＥＴＱ
ｎが形成される領域に不純物例えばヒ素（Ａｓ）または
リンをイオン注入し、半導体領域１２およびｎチャネル
ＭＩＳＦＥＴＱｎの低濃度不純物領域１５ａを形成す
る。その後、周辺回路領域のｐチャネルＭＩＳＦＥＴＱ
ｐが形成される領域に不純物例えばボロン（Ｂ）をイオ
ン注入し、ｐチャネルＭＩＳＦＥＴＱｐの低濃度不純物
領域１５ａを形成する。

【００４８】次に、図５（ａ）に示すように、半導体基
板１の全面にシリコン窒化膜１４を、例えば３０ｎｍの
膜厚で堆積する。なお、メモリセル形成領域にのみ形成
されたフォトレジスト膜をマスクとして、シリコン窒化
膜１４を異方性エッチングし、メモリセル領域の半導体
基板１上にのみシリコン窒化膜１４を残存させると同時
に周辺回路領域のゲート電極１１の側壁にサイドウォー
ルスペーサを形成してもよい。

【００４９】次に、メモリセル形成領域と周辺回路領域
のｎチャネルＭＩＳＦＥＴＱｎが形成される領域とにフ
ォトレジスト膜を形成し、このフォトレジスト膜とシリ
コン窒化膜１４をマスクにして不純物例えばボロンをイ
オン注入し、ｐチャネルＭＩＳＦＥＴＱｐの高濃度不純
物領域１５ｂを形成し、さらに、メモリセル形成領域と
周辺回路領域のｐチャネルＭＩＳＦＥＴＱｐが形成され
る領域とにフォトレジスト膜を形成し、このフォトレジ
スト膜とシリコン窒化膜１４をマスクにして不純物例え
ばリンをイオン注入し、ｎチャネルＭＩＳＦＥＴＱｎの
高濃度不純物領域１５ｂを形成する。

【００５０】次に、例えば膜厚が４００ｎｍのシリコン
酸化膜をＣＶＤ法により形成し、さらにこのシリコン酸
化膜をＣＭＰ(Chemical Mechanical Polishing)法によ
り研磨して平坦化し、絶縁膜１６を形成する。

【００５１】この後、図５（ｂ）に示すような接続プラ
グ２１のパターンＢＰおよび接続プラグ２２のパターン
ＳＮＣＴに相当する接続孔を開口し、プラグインプラを
施した後に不純物がドープされた多結晶シリコン膜を堆
積し、この多結晶シリコン膜をＣＭＰ法により研磨して
接続プラグ２１、２２を形成する（図６）。なお、図６
において、（ａ）、（ｂ）、（ｃ）および（ｄ）は、各
々図２におけるＣ−Ｃ線断面、Ａ−Ａ線断面、Ｄ−Ｄ線
断面およびＢ−Ｂ線断面を示す。以下、図７、９、１
０、１２、１４〜１９において同様である。

【００５２】プラグインプラは、例えばリンイオンを加
速エネルギ５０ｋｅＶ、ドーズ量１×１０¹³/cm²とする
ことができる。また、多結晶シリコン膜への不純物の導
入は、例えばＣＶＤ法により濃度２×１０²⁰/cm³のリン
を導入して行うことができる。なお、この接続孔は、２
段階のエッチングにより開口して半導体基板１の過剰エ
ッチングを防止することができる。また、接続プラグ２
１、２２の形成はエッチバック法により形成することも
できる。

【００５３】次に、配線形成用の絶縁膜１７ａ、１７
ｂ、１７ｃを順次形成し、さらに、絶縁膜１７ｃ上にタ
ングステン膜３３を形成する（図７）。絶縁膜１７ａ、
１７ｂ、１７ｃとしては、各々シリコン酸化膜、シリコ
ン窒化膜およびシリコン酸化膜を適用できる。シリコン
酸化膜およびシリコン窒化膜は、ＣＶＤ法またはスパッ
タ法により形成できる。

【００５４】次に、タングステン膜３３上にフォトレジ
スト膜３４を形成する。フォトレジスト膜３４は、図８
および図９に示すようにビット線ＢＬが形成される領域
に開口を有するように形成される。すなわち、メモリセ
ル形成領域では、フォトレジスト膜３４は直線状に形成
される。このため、微細なパターニングであっても露光
光の回折等が発生し難く、高精度に露光を行うことがで
き、微細化に有利である。

【００５５】次に、フォトレジスト膜３４をマスクとし
てタングステン膜３３をエッチングする（図９）。パタ
ーニングされたタングステン膜３３は絶縁膜１７ｃのエ
ッチングの際のマスクに用いられる。また、後に説明す
るように、絶縁膜１７ａへの配線溝１８ｂの形成の際の
マスクの一部として機能する。

【００５６】次に、フォトレジスト膜３４を除去した
後、パターニングされたタングステン膜３３をマスクと
して絶縁膜１７ｃおよび絶縁膜１７ｂをエッチングし、
絶縁膜１７ｃに配線溝１８ａを形成する（図１０）。

【００５７】配線溝１８ａの形成は、まず第１のエッチ
ングとして、タングステン膜３３をマスクとした絶縁膜
１７ｃのエッチングを行う。この第１のエッチングは、
絶縁膜１７ｃ（例えばシリコン酸化膜）のエッチング速
度が高く、絶縁膜１７ｂ（例えばシリコン窒化膜）のエ
ッチング速度が低い条件で行う。つまり、第１のエッチ
ングにおいて絶縁膜１７ｂ（例えばシリコン窒化膜）は
絶縁膜１１ｃ（例えばシリコン酸化膜）のエッチングス
トッパとして機能する。このように絶縁膜１７ｂを設け
ることにより、この第１のエッチングにおいて十分なオ
ーバーエッチングが可能となる。エッチング工程におけ
る半導体ウェハ内のエッチング速度の不均一性は、エッ
チング深さのばらつきとして現れるが、この第１のエッ
チングにおいて仮にエッチング速度にウェハ内のばらつ
きが存在しても、十分なオーバーエッチングを行って絶
縁膜１７ｂをエッチングストッパとして作用させること
により、エッチング深さを均一にすることができる。次
に、第２のエッチングとして絶縁膜１７ｂをエッチング
する。第２のエッチングは、絶縁膜１７ｂ（例えばシリ
コン窒化膜）のエッチング速度が低い条件で行う。絶縁
膜１７ｂは、絶縁膜１７ｃよりも薄く形成でき、このよ
うに薄く形成することにより、第２のエッチングの際の
オーバーエッチングを行っても絶縁膜１７ｂの膜厚が相
対的に薄いゆえ下地である絶縁膜１７ａの過剰なエッチ
ングを少なくできる。つまり、絶縁膜１７ｃ、１７ｂの
エッチングを２段階に分け、前記のような条件でエッチ
ングを行うことにより、配線溝１８ａの深さを均一に
し、かつ確実に配線溝１８ａの形成を行うことができ
る。

【００５８】次に、図１１に示すように、フォトレジス
ト膜３５を形成し、フォトレジスト膜３５およびタング
ステン膜３３の存在下で絶縁膜１７ａをエッチングする
（図１２）。これにより配線溝１８ｂを形成する。フォ
トレジスト膜３５は、図示するようにｙ方向（ワード線
ＷＬの延在方向）に並行に直線状に形成される。すなわ
ち、フォトレジスト膜３５は、活性領域Ｌ１の中央部分
とビット線ＢＬとを接続する接続プラグＢＰ（プラグ２
１）が形成される領域が覆われないように、逆に活性領
域Ｌ１の両端領域の容量電極接続孔ＳＮＣＴを覆うよう
にストライプ状に形成される。

【００５９】一方、この段階ではタングステン膜３３は
依然として存在している。このため、タングステン膜３
３の形成されている領域の絶縁膜１７ａ、１７ｂ、１７
ｃはフォトレジスト膜３５が存在していなくてもエッチ
ングされることはない。すなわち、絶縁膜１７ａのエッ
チングされる領域は、タングステン膜３３が形成されて
おらず、かつ、フォトレジスト膜３５で覆われていない
領域となる。つまり、この段階でのエッチングは、フォ
トレジスト膜３５で覆われていない配線溝１８ａの底部
のみとなる。

【００６０】このように、フォトレジスト膜３５とタン
グステン膜３３とをマスクとしてエッチングすることに
より、配線溝１８ｂは、配線溝１８ａに対してｙ方向
（ワード線ＷＬの延在方向）に自己整合的に形成され
る。後に説明するように配線溝１８ａにはビット線ＢＬ
が形成され、ビット線ＢＬとプラグ２１とは配線溝１８
ｂを介して接続されるため、配線溝１８ｂはビット線接
続孔として機能する。すなわち、ビット線接続孔として
機能する配線溝１８ｂをビット線ＢＬに対して自己整合
的に形成でき、ビット線ＢＬとプラグ２１との電気的接
続を簡便にかつ高い信頼性で実現できる。

【００６１】また、ビット線接続孔を開口するためのマ
スクの精度を低減することもできる。すなわち、ビット
線接続孔である配線溝１８ｂのｙ方向のアライメントは
配線溝１８ａ（タングステン膜３３）によってすでに自
己整合されているため行う必要がなく、フォトレジスト
膜３５は、プラグ２１上部が開口するようにパターニン
グすれば十分であり、その加工精度を高める必要はな
い。フォトレジスト膜３５の開口幅（フォトレジスト膜
３５が形成されない領域の幅）はプラグ２１の幅よりも
大きく形成することができ、その幅のマージン分だけフ
ォトレジスト膜３５を形成するアライメントがｘ方向に
ずれてもよい。このようなずれが生じても配線溝１８ｂ
を介してビット線ＢＬがプラグ２１に接続する限りＤＲ
ＡＭの性能を阻害することはない。

【００６２】次に、図１３に示すように、フォトレジス
ト膜３６を形成し、周辺回路領域のＭＩＳＦＥＴのソー
ス、ドレイン領域（高濃度不純物領域１５ｂ）に接続す
る接続孔を開口する。なお、この接続孔を開口する工程
は、シリコン窒化膜１４をストッパとする第１のエッチ
ングとシリコン窒化膜１４をエッチングする第２のエッ
チングの２段階のエッチングを行って、半導体基板１の
表面の分離領域７の過剰なエッチングを防止することが
できる。この接続孔は、第１層配線２０を直接高濃度不
純物領域１５ｂに接続するためのものであり、これによ
り周辺回路領域での配線抵抗を低減してＤＲＡＭの性能
を向上できる。なお、この接続孔が形成される領域には
あらかじめ接続プラグを形成していてもよい。

【００６３】なお、絶縁膜１７ａ、１７ｂ、１７ｃの膜
厚は、各々例えば２００ｎｍ、５０ｎｍ、２００ｎｍと
することができる。また、配線溝１８ａ、１８ｂの深さ
は、各々例えば２５０ｎｍ、２００ｎｍとすることがで
き、配線溝１８ａの幅は、１８０ｎｍとすることができ
る。

【００６４】次に、例えばスパッタ法により、膜厚が３
００ｎｍのタングステン膜３７を半導体基板１の全面に
形成する（図１４）。ここでは、タングステン膜３７を
例示しているが、他の金属膜、例えば、銅膜等を用いて
もよい。ただし、半導体基板１への金属原子の熱拡散に
よる信頼性の低下を考慮すれば、金属膜は高融点金属で
あることが好ましい。例えばモリブデン、タンタル、ニ
オブ等を例示できる。

【００６５】次に、タングステン膜３７およびタングス
テン膜３３を、例えばＣＭＰ法により研磨し、タングス
テン膜３３および配線溝１８ａ以外のタングステン膜３
７を除去し、ビット線ＢＬおよび第１層配線２０を形成
する（図１５）。なお、タングステン膜３７の除去には
エッチバック法を用いることもできる。

【００６６】次に、半導体基板１の全面に、例えばＣＶ
Ｄ法によりシリコン酸化膜を堆積し、このシリコン酸化
膜をＣＭＰ法により研磨して平坦化し、層間絶縁膜２３
を形成する。その後半導体基板１の全面にシリコン窒化
膜２４および多結晶シリコン膜３８を堆積する。多結晶
シリコン膜３８には、例えば３×１０²⁰/cm³の濃度のリ
ンを導入でき、その膜厚は例えば１００ｎｍである。

【００６７】次に、前記図２に示すようなＳＮＣＴのパ
ターンで、多結晶シリコン膜３８に開口を形成する。開
口の口径は例えば０．２２μｍである。その後、半導体
基板１の全面に多結晶シリコン膜３８と同様の多結晶シ
リコン膜を膜厚７０ｎｍで堆積し、これを異方性エッチ
ングして開口の側壁にサイドウォールスペーサ３９を形
成する。サイドウォールスペーサ３９の幅は約７０ｎｍ
となり、前記開口の口径はサイドウォールスペーサ３９
により８０ｎｍに縮小される。

【００６８】次に、多結晶シリコン膜３８およびサイド
ウォールスペーサ３９をハードマスクとしてエッチング
を行い、容量電極接続孔２６を形成する（図１６）。容
量電極接続孔２６の口径は８０ｎｍであり、その深さは
約３００ｎｍである。

【００６９】このように容量電極接続孔２６の口径を小
さく形成できるため、前記開口を形成するためのマスク
に合わせずれが発生しても、ビット線ＢＬと接触するこ
とがない。

【００７０】次に、容量電極接続孔２６を埋め込む多結
晶シリコン膜を堆積し、この多結晶シリコン膜、多結晶
シリコン膜３８およびサイドウォールスペーサ３９をＣ
ＭＰ法またはエッチバック法により除去して容量電極接
続孔２６の内部に接続プラグ２５を形成する（図１
７）。接続プラグ２５には、例えば３×１０²⁰/cm³の濃
度のリンを導入できる。なお、多結晶シリコン膜、多結
晶シリコン膜３８およびサイドウォールスペーサ３９の
除去の際には、シリコン窒化膜２４をＣＭＰ法またはエ
ッチバック法のエッチストッパ膜として機能させること
ができる。

【００７１】次に、例えばＣＶＤ法によりシリコン酸化
膜からなる絶縁膜４０を堆積し、キャパシタＣが形成さ
れる領域に溝４１を形成する。絶縁膜４０の堆積はプラ
ズマＣＶＤにより行うことができ、その膜厚は例えば
１．２μｍとする。

【００７２】次に、溝４１を覆う多結晶シリコン膜４２
を半導体基板１の全面に堆積し、さらに半導体基板１の
全面にシリコン酸化膜４３を堆積する（図１８）。多結
晶シリコン膜４２にはリンをドープすることができ、そ
の膜厚は０．０３μｍとすることができる。多結晶シリ
コン膜４２の膜厚が溝４１の寸法に対して十分に薄いた
め、多結晶シリコン膜４２は溝４１の内部にもステップ
カバレッジよく堆積される。シリコン酸化膜４３は、溝
４１の内部に埋め込まれるように堆積する。溝４１の内
部への埋め込み性を考慮すれば、シリコン酸化膜４３は
ＳＯＧ膜あるいはＴＥＯＳを用いたＣＶＤ法によるシリ
コン酸化膜とすることができる。

【００７３】次に、絶縁膜４０上のシリコン酸化膜４３
および多結晶シリコン膜４２を除去して、キャパシタＣ
の下部電極２７を形成する。シリコン酸化膜４３および
多結晶シリコン膜４２の除去はエッチバック法またはＣ
ＭＰ法により行うことができる。その後、ウェットエッ
チングを施し、下部電極２７の内部に残存するシリコン
酸化膜４３および絶縁膜４０を除去する。これにより下
部電極２７が露出される。なお、周辺回路領域にフォト
レジスト膜を形成し、これをマスクとして周辺回路領域
に絶縁膜４０を残存させてもよい。なお、シリコン窒化
膜２４はこのウェットエッチング工程でのエッチングス
トッパとして機能する。

【００７４】次に、下部電極２７表面を窒化または酸窒
化処理した後、酸化タンタル膜を堆積し、容量絶縁膜２
８を形成する。酸化タンタル膜の堆積は、有機タンタル
ガスを原料としたＣＶＤ法により形成できる。この段階
での酸化タンタル膜はアモルファス構造を有するもので
ある。ここで酸化タンタル膜に熱処理を施して結晶化
（多結晶化）された酸化タンタル膜（Ｔａ₂Ｏ₅)とし、
より強固な誘電体として容量絶縁膜２８を形成してもよ
い。その後、プレート電極２９となる窒化チタン膜をＣ
ＶＤ法により堆積し、フォトレジスト膜を用いて前記窒
化チタン膜および多結晶酸化タンタル膜をパターニング
し、容量絶縁膜２８およびプレート電極２９を形成す
る。このようにして下部電極２７、容量絶縁膜２８およ
びプレート電極２９からなるキャパシタＣが形成される
（図１９）。なお、プレート電極２９は、窒化チタン膜
に代えて、例えば４×１０²⁰/cm³の濃度のリンを含む多
結晶シリコン膜としてもよい。

【００７５】その後、半導体基板１の全面に絶縁膜３０
を形成し、絶縁膜３０に接続孔を形成し、その接続孔を
含む絶縁膜３０上に、例えばチタン膜、窒化チタン膜お
よびタングステン膜を順次堆積し、これをＣＭＰ法また
はエッチバック法により除去してプラグ３２を形成し、
この後、絶縁膜３０上に例えば窒化チタン膜、アルミニ
ウム膜および窒化チタン膜からなる積層膜を堆積し、こ
れをパターニングして第２層配線３１を形成する。これ
により、前記図３に示すＤＲＡＭをほぼ完成する。さら
に上層の配線層は第２層配線３１と同様に形成できるた
め、その詳細な説明は省略する。

【００７６】本実施の形態のＤＲＡＭによれば、ビット
線接続孔として機能する配線溝１８ｂを、ビット線ＢＬ
が形成される配線溝１８ａを形成するためのマスクとし
て機能するタングステン膜３３およびｙ方向（ワード線
ＷＬ方向）にストライプ状に形成されたフォトレジスト
膜３５をマスクとしてエッチングするため、ビット線Ｂ
Ｌに対して自己整合的に形成できる。これにより、ビッ
ト線ＢＬとプラグ２１との電気的接続を簡便に、かつ高
い信頼性で実現できる。

【００７７】なお、図２０に示すように、絶縁膜１６と
絶縁膜１７ａとの間に、絶縁膜１７ａに対してエッチン
グ選択比を有する絶縁膜４４を形成することができる。
図２０（ａ）、（ｂ）および（ｃ）は、この場合を工程
順に示した断面図であり、図２０（ａ）は、図７（ｂ）
に、図２０（ｃ）は、図１２（ｂ）の工程に対応する。
絶縁膜４４としては例えばシリコン窒化膜を例示でき、
膜厚は例えば５０ｎｍである。

【００７８】このように絶縁膜４４を設けることによ
り、配線溝１８ｂの形成の際のエッチングを配線溝１８
ａのエッチングと同様に２段階のエッチングで行うこと
ができる。これにより、配線溝１８ｂの過剰なエッチン
グを防止することができる。

【００７９】（実施の形態２）図２１〜図２６は本実施
の形態２のＤＲＡＭの製造方法の一例を工程順に示した
断面図または平面図である。なお、図２１、２３、２
５、２６において、（ａ）、（ｂ）、（ｃ）および
（ｄ）は、各々図２におけるＣ−Ｃ線断面、Ａ−Ａ線断
面、Ｄ−Ｄ線断面およびＢ−Ｂ線断面を示す。

【００８０】本実施の形態のＤＲＡＭは、実施の形態１
の場合とビット線ＢＬ（第１層配線２０）の構造および
製造方法において相違する。従って、その相違する部分
についてのみ説明する。

【００８１】本実施の形態のＤＲＡＭの製造工程は、実
施の形態１の図１０の工程までは同様である。

【００８２】その後、半導体基板１の全面に、配線溝１
８ａを埋め込むタングステン膜を堆積する。タングステ
ン膜の膜厚は、配線溝１８ａの内部に被覆性よく堆積さ
れる程度とし、例えば６０ｎｍとする。このタングステ
ン膜を異方性エッチングすることにより、配線溝１８ａ
の内側壁にタングステンからなるサイドウォールスペー
サ４５を形成する（図２１）。このときの配線溝１８ａ
およびその内側壁に形成されたサイドウォールスペーサ
４５の平面パターンを図２２に示す。サイドウォールス
ペーサ４５に挟まれた領域には、次に説明するように配
線溝１８ｂが形成され、その幅は約６０ｎｍである。

【００８３】次に、タングステン膜３３およびサイドウ
ォールスペーサ４５をマスクとして絶縁膜１７ａをエッ
チングし、配線溝１８ｂを形成する（図２３）。なお、
このエッチングの際にはフォトレジスト膜は使用されな
い。すなわち、配線溝１８ｂは、フォトレジスト膜を使
用せずタングステン膜３３およびサイドウォールスペー
サ４５をマスクとしてエッチングするため、配線溝１８
ａと同様にｘ方向（ビット線ＢＬが延在して形成される
方向）に連続的に形成される。配線溝１８ｂには後に説
明するようにビット線ＢＬの一部が形成され、プラグ２
１と電気的に接続されるが、このようにｘ方向に連続的
に延在して形成されても、配線溝１８ｂはプラグ２２を
露出することはない。すなわち、配線溝１８ｂの幅はサ
イドウォールスペーサ４５の形成により狭くなってい
る。このため、ビット線ＢＬはプラグ２２に接続される
ことはなく、プラグ２２との絶縁性が保持される。

【００８４】また、配線溝１８ｂに形成されるビット線
ＢＬの一部は、一種のビット線接続部と考えることもで
きる。すなわち、配線溝１８ｂをビット線接続孔と考え
ることができる。このように考えた場合、ビット線接続
孔は、配線溝１８ａすなわちビット線ＢＬに対して自己
整合的に形成され、実施の形態１と同様に微細加工が容
易となる。

【００８５】また、本実施の形態では、フォトレジスト
膜を使用することなく一種のビット線接続孔を形成で
き、工程を簡略化することができる。

【００８６】次に、図２４に示すように、フォトレジス
ト膜３６を形成し、周辺回路領域のＭＩＳＦＥＴのソー
ス・ドレイン領域（高濃度不純物領域１５ｂ）に接続す
る接続孔を開口する。この工程は、実施の形態１の図１
３の工程と同様である。

【００８７】次に、実施の形態１と同様に、例えばスパ
ッタ法により、膜厚が３００ｎｍのタングステン膜３７
を半導体基板１の全面に形成し（図２５）、タングステ
ン膜３７およびタングステン膜３３を、例えばＣＭＰ法
により研磨する（図２６）。このとき、サイドウォール
スペーサ４５の上部も研磨され、その表面が平坦化され
る。これにより、サイドウォールスペーサ４５およびタ
ングステン膜３７からなるビット線ＢＬおよび第１層配
線２０を形成される。その後の工程は実施の形態１と同
様である。

【００８８】本実施の形態のＤＲＡＭによれば、配線溝
１８ａの内側壁にサイドウォールスペーサ４５を形成
し、これをマスクに用いて配線溝１８ｂを形成するた
め、フォトレジスト膜を形成する必要がない。このた
め、配線溝１８ｂを配線溝１８ａに対して自己整合的に
形成でき、また、工程を簡略化できる。さらに、サイド
ウォールスペーサ４５を配線（ビット線ＢＬ、第１層配
線２０）の一部として使用できるタングステンで構成す
るため、配線高さ（配線溝１８ａの深さ）を低減でき
る。これにより配線間容量を低減して蓄積電荷の検出感
度の向上等ＤＲＡＭの性能の向上を図れる。なお、配線
溝１８ｂの幅が狭いため、ビット線ＢＬのプラグ２１に
接続する部分の幅が狭く形成される。このため、この配
線幅の狭い領域での配線間容量の寄与を少なくできる。

【００８９】なお、本実施の形態では、配線溝１８ｂの
形成の際にフォトレジスト膜を形成しないことが特徴で
あるが、図２７に示すようにフォトレジスト膜４６を形
成することもできる。フォトレジスト膜４６は、実施の
形態１のフォトレジスト膜３５と同様に形成できる。こ
の場合、図２８に示すように、配線溝１８ｂは、プラグ
２１の周辺領域に形成され、配線溝１８ａの延在方向に
連続的に形成されることがない。このため、ビット線Ｂ
Ｌを形成した後には、図２９に示すように、プラグ２１
上部に、配線溝１８ｂに充填されたビット線ＢＬの一部
（プラグ接続部４７）が形成され、その他のビット線延
在方向には接続部は形成されない。このため、さらに配
線間の容量を低減してＤＲＡＭの性能を向上できる。

【００９０】また、本実施の形態のように配線溝１８ａ
の内側壁にサイドウォールスペーサ４５を形成する場
合、周辺回路領域のコンタクト領域を図３０に示すよう
に広くすることができる。このように周辺回路領域のコ
ンタクト領域を広くすることにより周辺回路領域でのコ
ンタクト面積を確保してコンタクト抵抗を低減できる。

【００９１】また、実施の形態１と同様に、絶縁膜１６
と絶縁膜１７ａとの間に、絶縁膜１７ａに対してエッチ
ング選択比を有する絶縁膜４４を形成することができる
ことは言うまでもない。

【００９２】（実施の形態３）図３１および図３２は実
施の形態３のＤＲＡＭの製造方法の一例を工程順に示し
た断面図である。なお、図３１、３２において、
（ａ）、（ｂ）および（ｃ）、または、（ｄ）、（ｅ）
および（ｆ）は、各々図２におけるＡ−Ａ線断面、Ｄ−
Ｄ線断面およびＢ−Ｂ線断面を示す。

【００９３】本実施の形態のＤＲＡＭは、実施の形態１
の場合とビット線ＢＬ（第１層配線２０）の構造および
製造方法において、また、ビット線ＢＬが形成される絶
縁膜の構造において相違する。従って、その相違する部
分についてのみ説明する。

【００９４】本実施の形態のＤＲＡＭの製造工程は、実
施の形態１の図９の工程までと同様である。ただし、本
実施の形態では、配線溝が形成される絶縁膜４８を、実
施の形態１のように絶縁膜１７ａ、１７ｂ、１７ｃから
なる３層膜とせず、単層膜としている。絶縁膜４８は例
えばＴＥＯＳ酸化膜とすることができる。

【００９５】実施の形態１の図９の工程のように、タン
グステン膜３３をパターニングし、その後、パターニン
グされたタングステン膜３３を覆うタングステン膜（図
示せず）を堆積し、このタングステン膜を異方性エッチ
ングすることにより、タングステン膜３３の側壁にタン
グステンからなるサイドウォールスペーサ４９を形成す
る（図３１（ａ）、（ｂ）および（ｃ））。タングステ
ン膜３３のパターニングはフォトリソグラフィの最小加
工寸法で行われるが、サイドウォールスペーサ４９を形
成することにより、最小加工寸法よりも小さなスペース
を形成することができる。

【００９６】次に、タングステン膜３３およびサイドウ
ォールスペーサ４９をマスクとして絶縁膜４８をエッチ
ングする。これにより、配線溝５０を形成する（図３１
（ｄ）、（ｅ）および（ｆ））。配線溝５０は、前記の
通りフォトリソグラフィの最小加工寸法以下の幅で形成
される。

【００９７】なお、配線溝５０の形成の際、実施の形態
２と同様に、フォトレジスト膜は使用されない。これに
より工程を簡略化することができる。

【００９８】また、配線溝５０の底部においてプラグ２
１の表面が露出される。従って、後に説明するように、
配線溝５０の内部にビット線ＢＬが形成されれば、ビッ
ト線自体がプラグ２１と電気的に接続されることとな
り、ビット線接続孔を形成する必要がない。すなわちビ
ット線接続孔の形成を省略して、ビット線接続孔のパタ
ーニングに起因するプラグ２１、ビット線ＢＬ間のマス
クずれの問題を無くすことができる。

【００９９】次に、実施の形態１と同様に、周辺回路の
接続孔を形成した後、例えばスパッタ法により、膜厚が
３００ｎｍのタングステン膜３７を半導体基板１の全面
に形成し（図３２（ａ）、（ｂ）および（ｃ））、タン
グステン膜３７、サイドウォールスペーサ４９およびタ
ングステン膜３３を、例えばＣＭＰ法により研磨する
（図３２（ｄ）、（ｅ）および（ｆ））。これにより、
ビット線ＢＬ（第１層配線２０）が形成される。このよ
うにして形成されたビット線ＢＬの配線幅は、実施の形
態１、２と比較して小さく形成される。これにより、配
線間の距離を長くして配線間容量を低減できる。よっ
て、蓄積電荷の検出感度を向上し、ＤＲＡＭの性能を向
上できる。その後の工程は実施の形態１と同様である。

【０１００】本実施の形態のＤＲＡＭによれば、フォト
レジスト膜を用いることなく、ビット線接続孔の機能を
併有する配線溝５０を形成できる。これにより、工程を
簡略化するとともに、ビット線接続孔の形成に起因する
マスク合わせずれの問題を回避できる。また、ビット線
ＢＬの配線幅を狭く形成できるため、配線間距離を長く
してビット線間容量を低減し、蓄積電荷の検出感度向上
等のＤＲＡＭの性能向上を図れる。

【０１０１】なお、図３３に示すように、タングステン
膜３３のパターニングの際に、下地である絶縁膜４８を
過剰にエッチングし、サイドウォールスペーサ４９の底
部をタングステン膜３３の底面よりも低い標高で形成す
ることができる（図３３（ａ）、（ｂ）および
（ｃ））。このようにして形成されたビット線ＢＬに
は、その一部として絶縁膜４８の表面付近にサイドウォ
ールスペーサ４９の一部を残存させることができる。こ
のサイドウォールスペーサ４９の一部によりビット線Ｂ
Ｌの断面積を増加させ、配線抵抗を低減してＤＲＡＭの
高性能化に寄与できる。

【０１０２】また、本実施の形態においても、実施の形
態２と同様に、周辺回路領域のコンタクト領域を図３０
に示すように広くすることができ、実施の形態１と同様
に、絶縁膜１６と絶縁膜４８との間に、絶縁膜４８に対
してエッチング選択比を有するシリコン窒化膜等を形成
することができることは言うまでもない。

【０１０３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１０４】例えば、実施の形態１では、キャパシタＣ
として、上方に開口を有する筒形状の下部電極を有する
キャパシタの例を示したが、単純スタック型のキャパシ
タを用いてもよい。

【０１０５】また、本実施の形態のビット線ＢＬ（第１
層配線２０）の形成方法は、ＤＲＡＭに限られず、ＤＲ
ＡＭを混載したロジック回路や、ＤＲＡＭを混載したフ
ラッシュメモリ内臓のマイクロコンピュータ、その他の
システム混載チップへの適用が可能である。

【０１０６】また、本実施の形態のビット線ＢＬ（第１
層配線２０）の形成方法は、第１層の配線形成の適用に
限られず、第２層以上の配線形成に適用することも可能
である。この場合、図３４に示すように、第Ｎ層配線５
１の形成後、第Ｎ層配線５１を覆う絶縁膜５２に第（Ｎ
＋１）層配線の接続孔５３を開口する際に、第Ｎ層配線
５１に重なるように形成できる。これにより第Ｎ層配線
５１と第（Ｎ＋１）層配線との電気的接続を容易に行う
ことができる。

【０１０７】また、タングステン膜３３の上部に形成す
るフォトレジスト膜を、図３５に示すような島状の開口
部を持つパターンのフォトレジスト膜５４にすることも
できる。このようにすることにより、ＭＩＳＦＥＴの活
性領域との接続に活用されない領域に形成される配線溝
１８ｂおよび配線溝１８ｂ内に形成される接続プラグを
減らすことができ、ビット線ＢＬ容量の減少を推進する
ことができる。このとき、開口部のＹ方向の長さは、マ
スクの合わせずれを考慮しても、前記開口部が隣接する
配線溝にかからないように設定するのが好ましい。な
お、図３６（ａ）〜（ｄ）および図３７（ａ）〜（ｄ）
は、前記図３５に示す例に従い、ＤＲＡＭの製造方法を
工程順に示した断面図である。

【０１０８】また、ビット線ＢＬおよび接続プラグを構
成するタングステン膜３３と、多結晶シリコン膜によっ
て構成される接続プラグ２１、２２との間にＴｉＳｉ膜
や、ＴｉＳｉ膜とＴｉＮ膜との積層膜などを形成するこ
とによって、タングステン膜３３と接続プラグ２１、、
２２との反応を防止し、かつ接触抵抗を下げることもで
きる。

【０１０９】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。（１）本発明によれば、微細化されたＤＲＡＭのメモリ
セルにおいて、ビット線と接続プラグとの電気的接続を
ワード線方向に自己整合で実現でき、ビット線と接続プ
ラグとの電気的接続を簡便にかつ高い信頼性で実現でき
る。（２）本発明によれば、ビット線と接続プラグとの接続
部形成プロセスを簡略化することができる。（３）本発明によれば、ビット線間の容量を低減し、蓄
積電荷検出感度を向上してＤＲＡＭを高性能化できる。（４）本発明によれば、ビット線を埋め込み形成するた
めの配線溝を形成する際に使用したマスクを残してお
き、接続プラグを内部に形成するための配線溝を形成す
る際のマスクの一枚として利用することにより、ビット
線の配線幅方向において、ビット線と接続プラグとが自
己整合となる。従って、ビット線同士の間隔を規定して
いるビット線と同層の絶縁膜の下には接続プラグが形成
されない構造となり、接続プラグ同士の間隔も前記絶縁
膜の幅と同じかそれ以上と規定される。従って、接続プ
ラグパターンとビット線パターンとのずれに起因するビ
ット線間容量の増大や、接続プラグとビット線との短絡
を防止することができる。

【図面の簡単な説明】

【図１】（ａ）は、実施の形態１のＤＲＡＭを形成した
半導体チップ全体の一例を示した平面図であり、（ｂ）
は、実施の形態１のＤＲＡＭの等価回路図である。

【図２】図１のメモリアレイＭＡＲＹの一部を拡大した
平面図である。

【図３】（ａ）〜（ｄ）は、本発明の一実施の形態であ
るＤＲＡＭの一部断面図である。

【図４】（ａ）および（ｂ）は、実施の形態１のＤＲＡ
Ｍの製造方法の一例を工程順に示した断面図であり、
（ｃ）は、平面図である。

【図５】（ａ）は、実施の形態１のＤＲＡＭの製造方法
の一例を工程順に示した断面図であり、（ｂ）は、平面
図である。

【図６】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの
製造方法の一例を工程順に示した断面図である。

【図７】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの
製造方法の一例を工程順に示した断面図である。

【図８】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した平面図である。

【図９】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの
製造方法の一例を工程順に示した断面図である。

【図１０】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。

【図１１】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。

【図１２】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。

【図１３】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１４】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。

【図１５】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。

【図１６】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。

【図１７】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。

【図１８】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。

【図１９】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。

【図２０】（ａ）〜（ｃ）は、実施の形態１のＤＲＡＭ
の製造方法の他の例を工程順に示した断面図である。

【図２１】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。

【図２２】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した平面図である。

【図２３】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。

【図２４】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２５】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。

【図２６】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。

【図２７】実施の形態２のＤＲＡＭの製造方法の他の例
を工程順に示した平面図である。

【図２８】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭ
の製造方法の他の例を工程順に示した断面図である。

【図２９】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭ
の製造方法の他の例を工程順に示した断面図である。

【図３０】実施の形態２のＤＲＡＭの製造方法のさらに
他の例を示した平面図である。

【図３１】（ａ）〜（ｆ）は、実施の形態３のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。

【図３２】（ａ）〜（ｆ）は、実施の形態３のＤＲＡＭ
の製造方法の一例を工程順に示した断面図である。

【図３３】（ａ）〜（ｆ）は、実施の形態３のＤＲＡＭ
の製造方法の他の例を工程順に示した断面図である。

【図３４】本発明の他の例を示した断面図である。

【図３５】本発明の他の例を示した平面図である。

【図３６】（ａ）〜（ｄ）は、ＤＲＡＭの製造方法の他
の例を工程順に示した断面図である。

【図３７】（ａ）〜（ｄ）は、ＤＲＡＭの製造方法の他
の例を工程順に示した断面図である。

【符号の説明】

１半導体基板１Ａ半導体チップ２ｐ形ウェル３ｐ形ウェル４ｎ形ウェル５しきい値電圧調整層６ディープウェル７分離領域８浅溝１０ゲート絶縁膜１１ゲート電極１１ｃ絶縁膜１２半導体領域１３キャップ絶縁膜１４シリコン窒化膜１５半導体領域１５ａ低濃度不純物領域１５ｂ高濃度不純物領域１６絶縁膜１７ａ絶縁膜（ＴＥＯＳ酸化膜）１７ｂ絶縁膜（シリコン窒化膜）１７ｃ絶縁膜（ＴＥＯＳ酸化膜）１８ａ配線溝１８ｂ配線溝２０第１層配線２１プラグ２２プラグ２３層間絶縁膜２４絶縁膜（シリコン窒化膜）２５接続プラグ２６容量電極接続孔２７下部電極２８容量絶縁膜２９プレート電極（上部電極）３０絶縁膜３１第２層配線３２プラグ３３タングステン膜３４フォトレジスト膜３５フォトレジスト膜３６フォトレジスト膜３７タングステン膜３８多結晶シリコン膜３９サイドウォールスペーサ４０絶縁膜４１溝４２多結晶シリコン膜４３シリコン酸化膜４４絶縁膜４５サイドウォールスペーサ４６フォトレジスト膜４７プラグ接続部４８絶縁膜４９サイドウォールスペーサ５０配線溝５１第Ｎ層配線５２絶縁膜５３接続孔ＢＬビット線ＢＰ接続プラグＣキャパシタＬ1 活性領域ＭＡＲＹメモリアレイＱｎｎチャネルＭＩＳＦＥＴＱｐｐチャネルＭＩＳＦＥＴＱｓ選択ＭＩＳＦＥＴＳＡセンスアンプＳＮＣＴ容量電極接続孔ＷＤワードドライバＷＬワード線

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F033 HH08 HH19 HH33 JJ17 JJ18 JJ19 JJ20 JJ21 JJ25 JJ27 JJ28 JJ30 JJ33 KK19 QQ35 QQ48 5F048 AB01 AC01 BF06 BF07 BF11 BF16 5F083 AD10 AD24 AD48 AD49 GA03 JA06 JA31 JA35 JA36 JA39 JA40 JA53 LA12 LA16 MA06 MA16 MA17 PR29 PR36 PR40

Claims

【特許請求の範囲】

【請求項１】以下の工程を有する半導体集積回路装置
の製造方法；（ａ）第１の半導体領域と、第２の半導体領域と、前記
第１および第２の半導体領域を隔てる分離領域を半導体
基板の主面上に形成する工程、（ｂ）前記第１および第
２の半導体領域の上部を含む前記半導体基板の主面上に
第１の絶縁膜を形成する工程、（ｃ）前記第１の絶縁膜
の上部に第２の絶縁膜を形成する工程、（ｄ）前記第２
の絶縁膜の上部に第１および第２の開口部を有する第１
の膜を形成する工程、（ｅ）前記第１および第２の開口
部の底部に露出した前記第２の絶縁膜を、前記第２の絶
縁膜に対するエッチング速度が前記第１の膜に対するエ
ッチング速度よりも大きい方法でエッチングし、前記第
１および第２の溝を形成する工程、（ｆ）前記第１およ
び第２の溝の一部を覆う第２の膜を、前記第１および第
２の溝の内部と前記第１の膜の上部とに形成する工程、
（ｇ）前記第１および第２の溝の底部に露出した前記第
１の絶縁膜を、前記第１の絶縁膜に対するエッチング速
度が前記第１および第２の膜に対するエッチング速度よ
りも大きい方法でエッチングし、前記第１の溝の底部に
第３の開口部を形成し、前記第２の溝の底部に第４の開
口部を形成する工程、（ｈ）前記第２の膜を除去する工
程、（ｉ）前記第１および第２の溝の内部と、前記第３
および第４の開口部の内部とを含む前記第２の絶縁膜の
上部に第１の導電体膜を形成する工程、（ｊ）前記第１
の導電体膜の一部を除去することによって、前記第１の
溝の内部に前記第３の開口部を介して前記第１の半導体
領域に電気的に接続される第１の配線を形成し、前記第
２の溝の内部に前記第４の開口部を介して前記第２の半
導体領域に電気的に接続される第２の配線を形成する工
程。
【請求項２】以下の工程を有する半導体集積回路装置
の製造方法；（ａ）半導体基板の主面上に、ゲート絶縁膜とゲート電
極と一対の半導体領域とによって各々が構成される第１
および第２のＭＩＳＦＥＴと、前記第１および第２のＭ
ＩＳＦＥＴを隔てる分離領域とを形成する工程、（ｂ）
前記第１および第２のＭＩＳＦＥＴの上部を含む前記半
導体基板の主面上に第１の絶縁膜を形成する工程、
（ｃ）前記第１の絶縁膜の上部に第２の絶縁膜を形成す
る工程、（ｄ）前記第２の絶縁膜の上部に第１および第
２の開口部を有する第１の膜を形成する工程、（ｅ）前
記第１および第２の開口部の底部に露出した前記第２の
絶縁膜を、前記第２の絶縁膜に対するエッチング速度が
前記第１の膜に対するエッチング速度よりも大きい方法
でエッチングし、前記第１および第２の溝を形成する工
程、（ｆ）前記第１および第２の溝の一部を覆う第２の
膜を、前記第１および第２の溝の内部と前記第１の膜の
上部とに形成する工程、（ｇ）前記第１および第２の溝
の底部に露出した前記第１の絶縁膜を、前記第１の絶縁
膜に対するエッチング速度が前記第１および第２の膜に
対するエッチング速度よりも大きい方法でエッチング
し、前記第１の溝の底部に第３の開口部を形成し、前記
第２の溝の底部に第４の開口部を形成する工程、（ｈ）
前記第２の膜を除去する工程、（ｉ）前記第１および第
２の溝の内部と、前記第３および第４の開口部の内部と
を含む前記第２の絶縁膜の上部に第１の導電体膜を形成
する工程、（ｊ）前記第１の導電体膜の一部を除去する
ことによって、前記第１の溝の内部に前記第３の開口部
を介して前記第１のＭＩＳＦＥＴの一対の半導体領域の
一方に電気的に接続される第１の配線を形成し、前記第
２の溝の内部に前記第４の開口部を介して前記第２のＭ
ＩＳＦＥＴの一対の半導体領域の一方に電気的に接続さ
れる第２の配線を形成する工程。
【請求項３】請求項２記載の半導体集積回路装置の製
造方法において、（ｋ）前記第１のＭＩＳＦＥＴの一対
の半導体領域の他方に電気的に接続される第１のキャパ
シタと、前記第２のＭＩＳＦＥＴの一対の半導体領域の
他方に電気的に接続される第２のキャパシタとを形成す
る工程をさらに有することを特徴とする半導体集積回路
装置の製造方法。
【請求項４】請求項２記載の半導体集積回路装置の製
造方法において、前記（ｄ）工程は、前記第１および第２のＭＩＳＦＥＴ
の上部を含む前記半導体基板の主面上に第３の膜を形成
する工程と、前記第３の膜の上部に開口部を有するフォ
トレジスト膜を形成する工程と、前記フォトレジスト膜
の開口部の底部の前記第３の膜をエッチングすることに
よって第２の開口部を形成し、前記第３の膜の一部から
なる第１の膜を形成する工程を有することを特徴とする
半導体集積回路装置の製造方法。
【請求項５】請求項２記載の半導体集積回路装置の製
造方法において、前記（ｄ）工程は、前記第１および第２の開口部の内壁
に、前記第１の膜と同じ材料を含む膜によって構成され
るサイドウォールスペーサを形成する工程をさらに有す
ることを特徴とする半導体集積回路装置の製造方法。
【請求項６】請求項４記載の半導体集積回路装置の製
造方法において、前記第２の膜は、フォトレジスト膜で
あることを特徴とする半導体集積回路装置の製造方法。
【請求項７】請求項２記載の半導体集積回路装置の製
造方法において、前記（ｃ）工程は、第１層目の絶縁膜を形成し、前記第
１層目の絶縁膜の上部に第２層目の絶縁膜を形成するこ
とにより、前記第１および第２層目の絶縁膜によって構
成される第２の絶縁膜を形成する工程からなり、前記（ｅ）工程は、前記第１および第２の開口部の底部
に露出した前記第２層目の絶縁膜を、前記第２層目の絶
縁膜に対するエッチング速度が前記第１の膜および前記
第１層目の絶縁膜に対するエッチング速度よりも大きい
方法でエッチングし、続いて前記第１層目の絶縁膜を、
前記第１層目の絶縁膜に対するエッチング速度が前記第
１の膜に対するエッチング速度よりも大きい方法でエッ
チングすることによって、前記第１および第２の溝を形
成する工程からなることを特徴とする半導体集積回路装
置の製造方法。
【請求項８】請求項２記載の半導体集積回路装置の製
造方法において、前記（ｆ）工程において形成される前記第２の膜は、前
記第１の溝の一部の上部に第５の開口部を有し、かつ前
記第２の溝の一部に第６の開口部を有し、前記第５の開口部の幅は、前記第１の溝の幅よりも大き
く、前記第５の開口部によって前記第１の溝の一部のみ
ならず、前記第１の膜の一部も露出されており、前記第
６の開口部の幅は、前記第２の溝の幅よりも大きく、前
記第６の開口部によって前記第２の溝の一部のみなら
ず、前記第１の膜の一部も露出されていることを特徴と
する半導体集積回路装置の製造方法。
【請求項９】請求項２記載の半導体集積回路装置の製
造方法において、前記（ｆ）工程において形成される前記第２の膜は、前
記第１の溝の一部の上部に第５の開口部を有し、かつ前
記第２の溝の一部に第６の開口部を有し前記第５の開口
部の幅は、前記第１の溝の幅よりも大きく、前記第５の
開口部によって前記第１の溝の一部のみならず、前記第
１の溝の両側の前記第１の膜の一部も露出されており、前記第６の開口部の幅は、前記第２の溝の幅よりも大き
く、前記第６の開口部によって前記第２の溝の一部のみ
ならず、前記第２の溝の両側の前記第１の膜の一部も露
出されていることを特徴とする半導体集積回路装置の製
造方法。
【請求項１０】請求項２記載の半導体集積回路装置の
製造方法において、前記第１の膜は、前記第１の導電体膜と同じ材料によっ
て構成され、前記第１の導電体膜の一部を除去する前記
（ｊ）工程において、前記第１の導電体膜に続いて除去
されることを特徴とする半導体集積回路装置の製造方
法。
【請求項１１】請求項２記載の半導体集積回路装置の
製造方法において、前記第１および第２の溝の内壁に、導電体膜によって構
成されるサイドウォールスペーサを形成する（ｋ）工程
をさらに有し、前記（ｇ）工程におけるエッチングは、前記第１の絶縁
膜に対するエッチング速度が前記サイドウォールスペー
サに対するエッチング速度よりも大きい方法によって行
われることを特徴とする半導体集積回路装置の製造方
法。
【請求項１２】半導体基板の主面上に形成され、各々
がソース、ドレイン領域、ゲート絶縁膜およびゲート電
極を有する第１および第２のＭＩＳＦＥＴと、前記半導体基板の主面に形成され、前記第１のＭＩＳＦ
ＥＴのソース、ドレイン領域と前記第２のＭＩＳＦＥＴ
のソース、ドレイン領域とを隔てる分離領域と、前記第１および第２のＭＩＳＦＥＴの上部に形成された
第１の絶縁膜と、前記第１の絶縁膜の上部に形成された第２の絶縁膜と、前記第２の絶縁膜の内部に形成された第１および第２の
導電体と、前記第２の絶縁膜の上部に形成された第１および第２の
配線とを有する半導体集積回路装置であって、前記第１の配線は、前記第１の導電体を介して前記第１
のＭＩＳＦＥＴのソース、ドレインの一方に電気的に接
続され、前記第２の配線は、前記第２の導電体を介して前記第２
のＭＩＳＦＥＴのソース、ドレインの一方に電気的に接
続され、前記第２の絶縁膜の真下には、前記第１および第２の導
電体が形成されていないことを特徴とする半導体集積回
路装置。
【請求項１３】請求項１２記載の半導体集積回路装置
において、さらに、前記第１のＭＩＳＦＥＴのソース、
ドレインの他方に電気的に接続された第１の容量素子
と、前記第２のＭＩＳＦＥＴのソース、ドレインの他方
に電気的に接続された第２の容量素子とを有することを
特徴とする半導体集積回路装置。
【請求項１４】請求項１３記載の半導体集積回路装置
において、さらに、前記半導体基板の主面上に形成され
たセンスアンプを有し、前記第１の配線と前記第２の配
線とは、前記センスアンプを介して接続されていること
を特徴とする半導体集積回路装置。
【請求項１５】請求項１３記載の半導体集積回路装置
において、さらに、前記第１および第２の配線の間の前
記第２の絶縁膜の内部に第３の導電体が形成され、前記
第１の容量素子は、前記第３の導電体を介して前記第１
のＭＩＳＦＥＴのソース、ドレイン領域の他方に電気的
に接続されていることを特徴とする半導体集積回路装
置。
【請求項１６】請求項１２記載の半導体集積回路装置
において、さらに、前記第１の絶縁膜の下部には第３の
絶縁膜が形成されており、前記第３の絶縁膜の内部には
第３の導電体が形成されており、前記第１の導電体は、
前記第３の導電体を介して前記第１のＭＩＳＦＥＴのソ
ース、ドレイン領域の一方に電気的に接続されているこ
とを特徴とする半導体集積回路装置。
【請求項１７】請求項１６記載の半導体集積回路装置
において、前記第３の導電体は、前記第１のＭＩＳＦＥ
Ｔのソース、ドレイン領域の一方と前記分離領域の上部
とにまたがって形成されていることを特徴とする半導体
集積回路装置。
【請求項１８】請求項１６記載の半導体集積回路装置
において、前記第１の配線の延在方向と平行な方向にお
いて、前記第３の導電体の長さは、前記第１の導電体の
長さよりも短いことを特徴とする半導体集積回路装置。
【請求項１９】請求項１６記載の半導体集積回路装置
において、前記第１の導電体は、前記第３の導電体との
接触面において、前記第３の導電体よりも前記第１の配
線の延在方向と平行な方向の両側にはみでていることを
特徴とする半導体集積回路装置。
【請求項２０】請求項１６記載の半導体集積回路装置
において、前記半導体基板の主面と平行な平面内におけ
る前記第１の配線の延在方向と直交する方向において、
前記第３の導電体の長さは、前記第１の導電体の長さよ
りも長いことを特徴とする半導体集積回路装置。
【請求項２１】請求項１６記載の半導体集積回路装置
において、前記第３の導電体は、前記第１の導電体との
接触面において、前記第１の導電体よりも前記第１の配
線の延在方向と直交する方向の両側にはみでていること
を特徴とする半導体集積回路装置。