JP2001229031A - 割込強制レジスタを含む柔軟な割込コントローラ - Google Patents
割込強制レジスタを含む柔軟な割込コントローラInfo
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Abstract
(57)【要約】
【課題】 割込強制レジスタ１２０を含む柔軟な割込コ
ントローラ２８を提供する。 【解決手段】 それぞれハードウェア・ソースによって
現在アサートされているハードウェア割込１０２は、割
込コントローラ２８に含まれる割込ソース・レジスタ１
１０に格納される。独立した割込強制レジスタ１２０
は、データ処理システム１０内の中央処理ユニット（Ｃ
ＰＵ）１２によるソフトウェア・ルーチンの実行でアサ
ートできる、現在保留中のソフトウェア割込１０４を格
納する。一実施例では、割込ソース・レジスタ１１０内
の各ビット位置は、割込強制レジスタ１２０内の対応す
るビット位置を有し、割込強制レジスタ１２０内の各ビ
ットは、割込ソース・レジスタ１１０内の対応するビッ
トと論理和がとられる。論理和演算の結果は割込保留レ
ジスタ１６０に格納され、割込保留レジスタ１６０の内
容は、ＣＰＵ１２に与えられる割込要求信号１７４を生
成するために、互いにビットワイズ論理和がとられる。
ントローラ２８を提供する。 【解決手段】 それぞれハードウェア・ソースによって
現在アサートされているハードウェア割込１０２は、割
込コントローラ２８に含まれる割込ソース・レジスタ１
１０に格納される。独立した割込強制レジスタ１２０
は、データ処理システム１０内の中央処理ユニット（Ｃ
ＰＵ）１２によるソフトウェア・ルーチンの実行でアサ
ートできる、現在保留中のソフトウェア割込１０４を格
納する。一実施例では、割込ソース・レジスタ１１０内
の各ビット位置は、割込強制レジスタ１２０内の対応す
るビット位置を有し、割込強制レジスタ１２０内の各ビ
ットは、割込ソース・レジスタ１１０内の対応するビッ
トと論理和がとられる。論理和演算の結果は割込保留レ
ジスタ１６０に格納され、割込保留レジスタ１６０の内
容は、ＣＰＵ１２に与えられる割込要求信号１７４を生
成するために、互いにビットワイズ論理和がとられる。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、割込コントロ
ーラに関し、さらに詳しくは、ソフトウェアによって制
御される割込強制レジスタを含む割込コントローラに関
する。
ーラに関し、さらに詳しくは、ソフトウェアによって制
御される割込強制レジスタを含む割込コントローラに関
する。
【０００２】
【従来の技術】割込は、ソフトウェアに現在の実行を変
更させ、割込を「処理(service)」するタスクを実行さ
せる機構を提供するために、コンピュータ・システムに
おいて一般に用いられる。例えば、バッファに格納すべ
き有効なデータがシリアル・データ・インタフェース上
で着信すると、このシリアル・データ・インタフェース
は割込をアサート(assert)し、この割込は、処理される
と、データを捕捉して、バッファに入れる。多くの場
合、割込の処理の優先順位(prioritization)は重要とな
るが、これは多くの割込は、割込の処理に伴う待ち時間
(latency)に対して耐性が限られている割込ソースに関
連しているためである。例えば、シリアル・データ・イ
ンタフェース上のデータは限られた時間でのみ有効であ
り、そのためこの時間期間内で捕捉する必要がある。割
込の処理は、割込処理ルーチン(interrupt service rou
tine)または割込ハンドラ(interrupt handler)と一般に
呼ばれるソフトウェア・ルーチンを利用することによっ
て一般に達成される。
更させ、割込を「処理(service)」するタスクを実行さ
せる機構を提供するために、コンピュータ・システムに
おいて一般に用いられる。例えば、バッファに格納すべ
き有効なデータがシリアル・データ・インタフェース上
で着信すると、このシリアル・データ・インタフェース
は割込をアサート(assert)し、この割込は、処理される
と、データを捕捉して、バッファに入れる。多くの場
合、割込の処理の優先順位(prioritization)は重要とな
るが、これは多くの割込は、割込の処理に伴う待ち時間
(latency)に対して耐性が限られている割込ソースに関
連しているためである。例えば、シリアル・データ・イ
ンタフェース上のデータは限られた時間でのみ有効であ
り、そのためこの時間期間内で捕捉する必要がある。割
込の処理は、割込処理ルーチン(interrupt service rou
tine)または割込ハンドラ(interrupt handler)と一般に
呼ばれるソフトウェア・ルーチンを利用することによっ
て一般に達成される。
【０００３】典型的な従来の割込コントローラ・モジュ
ールは、複数の割込ソースから割込要求を受信する。こ
れらの要求は、各割込ソースに対応するビットを有する
割込ソース・レジスタ(interrupt source register)に
格納され、そのためどのソースが保留割込(pending int
errupts)をアサートしているのかを判定するために割込
ソース・レジスタを読み出すことができる。割込イネー
ブル・レジスタ(interrupt enable register)は、割込
ソース・レジスタの個別ビット・マスキングが促進され
るように、各潜在的な保留割込に対応するビットを格納
する。割込保留レジスタ(interrupt pending register)
の内容を形成するために、割込ソース・レジスタと割込
イネーブル・レジスタの内容に対して論理積（ＡＮＤ）
が実行される。従って、割込がアサートされ、マスク・
レジスタによってイネーブルされると、割込保留レジス
タ内のこの割込に対して論理１が生成される。中央処理
ユニット（ＣＰＵ）に送られる割込信号を生成するため
に、割込保留レジスタに対してビットワイズ論理和(log
ical bit-wise OR)が実行される。そのため、イネーブ
ルされる任意の保留割込は、ＣＰＵに対する割込信号の
アサートを強制する。
ールは、複数の割込ソースから割込要求を受信する。こ
れらの要求は、各割込ソースに対応するビットを有する
割込ソース・レジスタ(interrupt source register)に
格納され、そのためどのソースが保留割込(pending int
errupts)をアサートしているのかを判定するために割込
ソース・レジスタを読み出すことができる。割込イネー
ブル・レジスタ(interrupt enable register)は、割込
ソース・レジスタの個別ビット・マスキングが促進され
るように、各潜在的な保留割込に対応するビットを格納
する。割込保留レジスタ(interrupt pending register)
の内容を形成するために、割込ソース・レジスタと割込
イネーブル・レジスタの内容に対して論理積（ＡＮＤ）
が実行される。従って、割込がアサートされ、マスク・
レジスタによってイネーブルされると、割込保留レジス
タ内のこの割込に対して論理１が生成される。中央処理
ユニット（ＣＰＵ）に送られる割込信号を生成するため
に、割込保留レジスタに対してビットワイズ論理和(log
ical bit-wise OR)が実行される。そのため、イネーブ
ルされる任意の保留割込は、ＣＰＵに対する割込信号の
アサートを強制する。
【０００４】割込信号がアサートされたことをＣＰＵが
検出すると、それに応答してどの割込処理ルーチンを実
行すべきかを判断するために、割込保留レジスタを調べ
ることができる。これは、割込優先順位を解決すること
からなり、ここで優先順位は割込保留レジスタ内の特定
の割込のビット位置に基づくことができる。従って、割
込保留レジスタ内のより上位のビットは、下位ビットに
比べて高い優先順位を有することができる。割込ソース
・レジスタおよび割込保留レジスタは読出し専用なの
で、このような従来の割込コントローラは、強制的にハ
ードウェアに割込要求をアサートさせることによっての
み、ソフトウェア割込要求を生成できるという点で制限
される。
検出すると、それに応答してどの割込処理ルーチンを実
行すべきかを判断するために、割込保留レジスタを調べ
ることができる。これは、割込優先順位を解決すること
からなり、ここで優先順位は割込保留レジスタ内の特定
の割込のビット位置に基づくことができる。従って、割
込保留レジスタ内のより上位のビットは、下位ビットに
比べて高い優先順位を有することができる。割込ソース
・レジスタおよび割込保留レジスタは読出し専用なの
で、このような従来の割込コントローラは、強制的にハ
ードウェアに割込要求をアサートさせることによっての
み、ソフトウェア割込要求を生成できるという点で制限
される。
【０００５】別の従来の割込コントローラについては、
Connellらに発行された米国特許第５，４５９，８７２
号（以下、「Connell特許」という）において説明され
ている。Connell特許は、複数のハードウェア割込ソー
スに対応する保留割込を格納する割込レジスタを含む割
込コントローラについて説明する。また、割込レジスタ
を修正することによって、割込要求をアサートさせるこ
とができる制御ソフトウェアも含まれる。Connell特許
の教示により、割込レジスタに格納されたハードウェア
割込指標(hardware interrupt indications)を修正する
ことによってソフトウェア割込を生成できるが、割込レ
ジスタの内容を参照することによって、ハードウェア生
成割込とソフトウェア生成割込とを区別するすべはな
い。さらに、Connell特許によって教示されるように割
込コントローラによってサポート可能な異なる割込要求
の数は、割込レジスタによってサポートされるハードウ
ェア割込ソースの数に制限される。
Connellらに発行された米国特許第５，４５９，８７２
号（以下、「Connell特許」という）において説明され
ている。Connell特許は、複数のハードウェア割込ソー
スに対応する保留割込を格納する割込レジスタを含む割
込コントローラについて説明する。また、割込レジスタ
を修正することによって、割込要求をアサートさせるこ
とができる制御ソフトウェアも含まれる。Connell特許
の教示により、割込レジスタに格納されたハードウェア
割込指標(hardware interrupt indications)を修正する
ことによってソフトウェア割込を生成できるが、割込レ
ジスタの内容を参照することによって、ハードウェア生
成割込とソフトウェア生成割込とを区別するすべはな
い。さらに、Connell特許によって教示されるように割
込コントローラによってサポート可能な異なる割込要求
の数は、割込レジスタによってサポートされるハードウ
ェア割込ソースの数に制限される。
【０００６】
【発明が解決しようとする課題】従って、ワードウェア
割込とソフトウェア割込とを区別でき、しかもハードウ
ェア割込要求およびソフトウェア割込要求の両方の一元
的な処理を可能にする割込コントローラが必要とされ
る。
割込とソフトウェア割込とを区別でき、しかもハードウ
ェア割込要求およびソフトウェア割込要求の両方の一元
的な処理を可能にする割込コントローラが必要とされ
る。
【０００７】
【実施例】本発明は、添付の実施例において一例として
示され、制限するものではない。なお、同様な参照番号
は同様な要素を表すものとする。
示され、制限するものではない。なお、同様な参照番号
は同様な要素を表すものとする。
【０００８】当業者であれば、図面における要素は簡単
・明瞭となるように図示されており、必ずしも縮尺通り
ではないことが理解されよう。例えば、図面における一
部の要素の寸法は、本発明の実施例の理解を深めるため
に、他の要素に対して誇張されることがある。
・明瞭となるように図示されており、必ずしも縮尺通り
ではないことが理解されよう。例えば、図面における一
部の要素の寸法は、本発明の実施例の理解を深めるため
に、他の要素に対して誇張されることがある。
【０００９】一般に、本発明は、割込強制レジスタを含
む柔軟な割込コントローラを提供する。それぞれハード
ウェア・ソースによって現在アサートされているハード
ウェア割込は、割込コントローラに内蔵される割込ソー
ス・レジスタに格納される。独立した割込強制レジスタ
は、現在保留中のソフトウェア割込を格納し、このソフ
トウェア割込は、データ処理システム内の中央処理ユニ
ット（ＣＰＵ）によってソフトウェア・ルーチンを実行
することでアサートできる。一実施例では、割込ソース
・レジスタ内の各ビット位置は、割込強制レジスタ内の
対応するビット位置を有し、割込強制レジスタ内の各ビ
ットは、割込ソース・レジスタ内の対応するビットと論
理和(logical OR)がとられる。この論理和演算の結果は
割込保留レジスタに格納され、割込保留レジスタの内容
は、ＣＰＵに与えられる割込要求信号を生成するため
に、互いにビットワイズ論理和(bit wise OR)がとられ
る。
む柔軟な割込コントローラを提供する。それぞれハード
ウェア・ソースによって現在アサートされているハード
ウェア割込は、割込コントローラに内蔵される割込ソー
ス・レジスタに格納される。独立した割込強制レジスタ
は、現在保留中のソフトウェア割込を格納し、このソフ
トウェア割込は、データ処理システム内の中央処理ユニ
ット（ＣＰＵ）によってソフトウェア・ルーチンを実行
することでアサートできる。一実施例では、割込ソース
・レジスタ内の各ビット位置は、割込強制レジスタ内の
対応するビット位置を有し、割込強制レジスタ内の各ビ
ットは、割込ソース・レジスタ内の対応するビットと論
理和(logical OR)がとられる。この論理和演算の結果は
割込保留レジスタに格納され、割込保留レジスタの内容
は、ＣＰＵに与えられる割込要求信号を生成するため
に、互いにビットワイズ論理和(bit wise OR)がとられ
る。
【００１０】本発明については、図１ないし図６を参照
することによって理解を深めることができよう。図１
は、中央処理ユニット（ＣＰＵ）回路１２と、メモリ回
路１４と、タイマ回路１６と、シリアル回路１８と、他
の回路２０と、システム統合回路(system integration
circuit)２２とを有し、これら全てがバス２４によって
互いに双方向結合されている、データ処理システム１０
を示す。
することによって理解を深めることができよう。図１
は、中央処理ユニット（ＣＰＵ）回路１２と、メモリ回
路１４と、タイマ回路１６と、シリアル回路１８と、他
の回路２０と、システム統合回路(system integration
circuit)２２とを有し、これら全てがバス２４によって
互いに双方向結合されている、データ処理システム１０
を示す。
【００１１】ＣＰＵ１２は、一つまたはそれ以上の集積
回路端子３０を介してデータ処理システム１０の外部に
結合できる。メモリ１４は、一つまたはそれ以上の集積
回路端子３２を介してデータ処理システム１０の外部に
結合できる。タイマ１６は、一つまたはそれ以上の集積
回路端子３４を介してデータ処理システム１０の外部に
結合できる。シリアル回路１８は、一つまたはそれ以上
の集積回路端子３６を介してデータ処理システム１０の
外部に結合できる。また、他の回路２０は、一つまたは
それ以上の集積回路端子３８を介してデータ処理システ
ム１０の外部に結合できる。システム統合回路２２は、
バス２６を介してデータ処理システム１０の外部に双方
向結合される。システム統合回路２２は、割込回路２８
を含む。割込回路２８は、集積回路端子４０を介してデ
ータ処理システム１０の外部に結合でき、またバス２４
を介してＣＰＵ１２に結合できる。
回路端子３０を介してデータ処理システム１０の外部に
結合できる。メモリ１４は、一つまたはそれ以上の集積
回路端子３２を介してデータ処理システム１０の外部に
結合できる。タイマ１６は、一つまたはそれ以上の集積
回路端子３４を介してデータ処理システム１０の外部に
結合できる。シリアル回路１８は、一つまたはそれ以上
の集積回路端子３６を介してデータ処理システム１０の
外部に結合できる。また、他の回路２０は、一つまたは
それ以上の集積回路端子３８を介してデータ処理システ
ム１０の外部に結合できる。システム統合回路２２は、
バス２６を介してデータ処理システム１０の外部に双方
向結合される。システム統合回路２２は、割込回路２８
を含む。割込回路２８は、集積回路端子４０を介してデ
ータ処理システム１０の外部に結合でき、またバス２４
を介してＣＰＵ１２に結合できる。
【００１２】本発明のいくつかの実施例では、データ処
理システム１０は単一の集積回路上に形成されるデータ
・プロセッサである。ある実施例では、データ処理シス
テム１０はシングル・チップ・マイクロコントローラで
ある。別の実施例では、データ処理システム１０は任意
の種類の電気回路を利用して構築できる。メモリ１４
は、任意の種類のメモリでもよい。データ処理システム
１０の別の実施例は、それ以上の、それ以下の、あるい
は異なるブロックの回路を含んでもよい。例えば、デー
タ処理システム１０の別の実施例は、メモリ１４，タイ
マ１６，シリアル１８または他の回路２０を有していな
くてもよい。本発明のある実施例は、割込回路２８をＣ
ＰＵ１２の一部として有してもよく、またシステム統合
回路２２を有しても、有していなくてもよい。
理システム１０は単一の集積回路上に形成されるデータ
・プロセッサである。ある実施例では、データ処理シス
テム１０はシングル・チップ・マイクロコントローラで
ある。別の実施例では、データ処理システム１０は任意
の種類の電気回路を利用して構築できる。メモリ１４
は、任意の種類のメモリでもよい。データ処理システム
１０の別の実施例は、それ以上の、それ以下の、あるい
は異なるブロックの回路を含んでもよい。例えば、デー
タ処理システム１０の別の実施例は、メモリ１４，タイ
マ１６，シリアル１８または他の回路２０を有していな
くてもよい。本発明のある実施例は、割込回路２８をＣ
ＰＵ１２の一部として有してもよく、またシステム統合
回路２２を有しても、有していなくてもよい。
【００１３】集積回路端子３０，３２，３４，３６，３
８，４０は、電気信号をデータ処理システム１０とやり
取りできる任意の種類の装置でもよい。例えば、集積回
路端子３０，３０，３４，３６，３８，４０は集積回路
ピン，半田バンプ，ワイヤ導体などでもよい。さらに、
バス２６は集積回路端子を介してデータ処理システム１
０と電気信号をやり取りできる。
８，４０は、電気信号をデータ処理システム１０とやり
取りできる任意の種類の装置でもよい。例えば、集積回
路端子３０，３０，３４，３６，３８，４０は集積回路
ピン，半田バンプ，ワイヤ導体などでもよい。さらに、
バス２６は集積回路端子を介してデータ処理システム１
０と電気信号をやり取りできる。
【００１４】図２は、本発明の一実施例による図１の割
込回路２８の一部を示す。割込回路２８は、割込ソース
・レジスタ１１０，割込強制レジスタ１２０，割込イネ
ーブル・レジスタ１４０，割込保留レジスタ１６０およ
び論理ゲート１３１〜１３３，１５１〜１５３，１７２
を含んで示される。本発明の一実施例では、割込ソース
・レジスタ１１０，割込強制レジスタ１２０，割込イネ
ーブル・レジスタ１４０および割込保留レジスタ１６０
は、それぞれＮビットを含み、Ｎは整数である。
込回路２８の一部を示す。割込回路２８は、割込ソース
・レジスタ１１０，割込強制レジスタ１２０，割込イネ
ーブル・レジスタ１４０，割込保留レジスタ１６０およ
び論理ゲート１３１〜１３３，１５１〜１５３，１７２
を含んで示される。本発明の一実施例では、割込ソース
・レジスタ１１０，割込強制レジスタ１２０，割込イネ
ーブル・レジスタ１４０および割込保留レジスタ１６０
は、それぞれＮビットを含み、Ｎは整数である。
【００１５】割込ソース・レジスタ１１０は、複数の入
力を有する格納デバイスであり、これらの入力はデータ
処理システム１０が受信するハードウェア割込に対応す
る。これらのハードウェア割込は、集積回路端子４０な
どの物理的な導体を介して受信でき、各ハードウェア割
込１０２は特定のハードウェア生成割込ソースに対応す
る。割込ソース・レジスタ１１０は、物理的な導体を介
して受信したハードウェア割込を選択的に格納し、各ハ
ードウェア生成割込を所定の出力端子にて与える。
力を有する格納デバイスであり、これらの入力はデータ
処理システム１０が受信するハードウェア割込に対応す
る。これらのハードウェア割込は、集積回路端子４０な
どの物理的な導体を介して受信でき、各ハードウェア割
込１０２は特定のハードウェア生成割込ソースに対応す
る。割込ソース・レジスタ１１０は、物理的な導体を介
して受信したハードウェア割込を選択的に格納し、各ハ
ードウェア生成割込を所定の出力端子にて与える。
【００１６】割込ソース・レジスタ１１０は複数のトラ
ンスペアレント・ラッチ(transparent latch)を含んで
もよく、各トランスペアレント・ラッチは一つのハード
ウェア割込１０２の値を格納し、また割込ソース・レジ
スタ１１０を読むことによってハードウェア割込ライン
１０２に関連する値をアサートさせることができる。こ
のようなトランスペアレント・ラッチは、ハードウェア
割込１０２上の変化が、タイミング制約を違反せずに、
割込回路２８内の他の回路に伝搬することを保証するの
に有用である。
ンスペアレント・ラッチ(transparent latch)を含んで
もよく、各トランスペアレント・ラッチは一つのハード
ウェア割込１０２の値を格納し、また割込ソース・レジ
スタ１１０を読むことによってハードウェア割込ライン
１０２に関連する値をアサートさせることができる。こ
のようなトランスペアレント・ラッチは、ハードウェア
割込１０２上の変化が、タイミング制約を違反せずに、
割込回路２８内の他の回路に伝搬することを保証するの
に有用である。
【００１７】別の実施例では、割込ソース・レジスタ１
１０は、各ハードウェア割込１０２についてフリップフ
ロップなどの個別のビット・レジスタを含む。ハードウ
ェア割込ソースが割込要求をアサートすると、このソー
スからのこの特定の割込要求に対応する割込ソース・レ
ジスタ１１０内のビットがセットされる。好ましくは、
割込ソース・レジスタ１１０は、読出し専用レジスタ(r
ead-only register)として構築され、そのため、ソフト
ウェアは割込ソース・レジスタ１１０内の特定のビット
をセット状態またはクリア状態に強制できない。
１０は、各ハードウェア割込１０２についてフリップフ
ロップなどの個別のビット・レジスタを含む。ハードウ
ェア割込ソースが割込要求をアサートすると、このソー
スからのこの特定の割込要求に対応する割込ソース・レ
ジスタ１１０内のビットがセットされる。好ましくは、
割込ソース・レジスタ１１０は、読出し専用レジスタ(r
ead-only register)として構築され、そのため、ソフト
ウェアは割込ソース・レジスタ１１０内の特定のビット
をセット状態またはクリア状態に強制できない。
【００１８】割込強制レジスタ１２０は、一つまたはそ
れ以上の入力を介して複数のソフトウェア生成割込信号
（ソフトウェア割込）１０４を受信する。各ソフトウェ
ア割込１０４は、ハードウェア割込１０２とは異なるソ
ースの、あるいは異なる種類の割込を表し、ソフトウェ
ア生成割込のうちの少なくとも一つは、ハードウェア割
込ソースとして指定されていないデータ処理システムの
一部に対応する。ソフトウェア割込は、ＣＰＵ１２によ
ってメモリ１４に格納されたソフトウェアを実行するこ
とで生成される。
れ以上の入力を介して複数のソフトウェア生成割込信号
（ソフトウェア割込）１０４を受信する。各ソフトウェ
ア割込１０４は、ハードウェア割込１０２とは異なるソ
ースの、あるいは異なる種類の割込を表し、ソフトウェ
ア生成割込のうちの少なくとも一つは、ハードウェア割
込ソースとして指定されていないデータ処理システムの
一部に対応する。ソフトウェア割込は、ＣＰＵ１２によ
ってメモリ１４に格納されたソフトウェアを実行するこ
とで生成される。
【００１９】割込強制レジスタ１２０は、各ソフトウェ
ア割込１０４についてビット位置を含む格納デバイスで
ある。割込強制レジスタ１２０を構成する格納デバイス
は、割込ソース・レジスタ１１０の場合と同様に、ラッ
チまたはレジスタを含んでもよい。割込強制レジスタ１
２０への書込みを実行することによってソフトウェア割
込をアサートさせるために、割込強制レジスタ１２０は
読出し／書込みレジスタ(read/write register)として
構築してもよい。
ア割込１０４についてビット位置を含む格納デバイスで
ある。割込強制レジスタ１２０を構成する格納デバイス
は、割込ソース・レジスタ１１０の場合と同様に、ラッ
チまたはレジスタを含んでもよい。割込強制レジスタ１
２０への書込みを実行することによってソフトウェア割
込をアサートさせるために、割込強制レジスタ１２０は
読出し／書込みレジスタ(read/write register)として
構築してもよい。
【００２０】割込ソース・レジスタ１１０および割込強
制レジスタ１２０の内容（それぞれ、ハードウェア生成
割込信号およびソフトウェア生成割込信号）は、論理回
路を利用して合成され、割込要求信号１７４を生成し、
この割込要求信号１７４はＣＰＵ１２に与えられ、デー
タ処理システム１０内で割込を発生させる。図２に示す
実施例では、割込ソース・レジスタ１１０内の特定の位
置におけるビットの値と、割込強制レジスタ１２０内の
対応するビットの値との論理和をとるために、複数のＯ
Ｒゲート１３１〜１３３が用いられる。従って、ＯＲゲ
ート１３１は、割込ソース・レジスタ１１０内の最下位
ビット位置におけるビットと、割込強制レジスタ１２０
の最下位位置のビットとの論理和をとる。なお、本発明
は他の実施例でも実施でき、ここでは複数のＯＲゲート
１３１〜１３３は、割込ソース・レジスタ１１０内の特
定の位置におけるビットの値と、必ずしも対応するビッ
トではない割込強制レジスタ１２０内の値との論理和を
とるために用いられる。
制レジスタ１２０の内容（それぞれ、ハードウェア生成
割込信号およびソフトウェア生成割込信号）は、論理回
路を利用して合成され、割込要求信号１７４を生成し、
この割込要求信号１７４はＣＰＵ１２に与えられ、デー
タ処理システム１０内で割込を発生させる。図２に示す
実施例では、割込ソース・レジスタ１１０内の特定の位
置におけるビットの値と、割込強制レジスタ１２０内の
対応するビットの値との論理和をとるために、複数のＯ
Ｒゲート１３１〜１３３が用いられる。従って、ＯＲゲ
ート１３１は、割込ソース・レジスタ１１０内の最下位
ビット位置におけるビットと、割込強制レジスタ１２０
の最下位位置のビットとの論理和をとる。なお、本発明
は他の実施例でも実施でき、ここでは複数のＯＲゲート
１３１〜１３３は、割込ソース・レジスタ１１０内の特
定の位置におけるビットの値と、必ずしも対応するビッ
トではない割込強制レジスタ１２０内の値との論理和を
とるために用いられる。
【００２１】データ処理システムに含まれる割込が非マ
スカブル(non-maskable)である実施例では、ＯＲゲート
１３１〜１３３の出力は割込保留レジスタ１６０に直接
与えることができる。しかし、ある実施例では、個別の
割込はマスカブルであるため、割込イネーブル・レジス
タ１４０（これはマスク・レジスタともいう）および他
のイネーブル回路は、データ処理システム内の潜在的な
割込をイネーブルあるいはディセーブルするために用い
られる。従って、ＯＲゲート１３１〜１３３の出力は、
対応する複数のＡＮＤゲート１５１〜１５３への入力と
して与えられる。各ＡＮＤゲート１５１〜１５３の他の
入力は、割込イネーブル・レジスタ１４０内の対応する
ビット位置にて格納されたビット値である。そして、Ａ
ＮＤゲート１５１〜１５３の出力は、割込保留レジスタ
１６０に与えられる。従って、割込イネーブル・レジス
タ１４０内でセットされたビットは、保留割込を割込保
留レジスタ１６０に伝搬あるいは通過させることができ
る。好ましくは、割込イネーブル・レジスタ１４０は、
データ処理システム内の読出し／書込みレジスタとして
構築される。これにより、処理システム内で各割込の動
的なマスキングが可能になる。
スカブル(non-maskable)である実施例では、ＯＲゲート
１３１〜１３３の出力は割込保留レジスタ１６０に直接
与えることができる。しかし、ある実施例では、個別の
割込はマスカブルであるため、割込イネーブル・レジス
タ１４０（これはマスク・レジスタともいう）および他
のイネーブル回路は、データ処理システム内の潜在的な
割込をイネーブルあるいはディセーブルするために用い
られる。従って、ＯＲゲート１３１〜１３３の出力は、
対応する複数のＡＮＤゲート１５１〜１５３への入力と
して与えられる。各ＡＮＤゲート１５１〜１５３の他の
入力は、割込イネーブル・レジスタ１４０内の対応する
ビット位置にて格納されたビット値である。そして、Ａ
ＮＤゲート１５１〜１５３の出力は、割込保留レジスタ
１６０に与えられる。従って、割込イネーブル・レジス
タ１４０内でセットされたビットは、保留割込を割込保
留レジスタ１６０に伝搬あるいは通過させることができ
る。好ましくは、割込イネーブル・レジスタ１４０は、
データ処理システム内の読出し／書込みレジスタとして
構築される。これにより、処理システム内で各割込の動
的なマスキングが可能になる。
【００２２】読出し専用レジスタでもよい割込保留レジ
スタ１６０は、割込ソース・レジスタ１１０，割込強制
レジスタ１２０および割込イネーブル・レジスタ１４０
内の値の合成を格納する。割込保留レジスタ１６０内の
各ビット位置についての値は、ＯＲゲート１７２によっ
て互いにビットワイズ論理和がとられ、ＣＰＵ１２に与
えられる割込要求信号１７４を生成する。従って、割込
保留レジスタ１６０内の任意のビットがセットされる
と、割込要求信号１７４はアサートされる。
スタ１６０は、割込ソース・レジスタ１１０，割込強制
レジスタ１２０および割込イネーブル・レジスタ１４０
内の値の合成を格納する。割込保留レジスタ１６０内の
各ビット位置についての値は、ＯＲゲート１７２によっ
て互いにビットワイズ論理和がとられ、ＣＰＵ１２に与
えられる割込要求信号１７４を生成する。従って、割込
保留レジスタ１６０内の任意のビットがセットされる
と、割込要求信号１７４はアサートされる。
【００２３】割込保留レジスタ１６０内のビット位置
（格納位置）は、より上位のビット位置にてセットされ
たビットにより指示される割込が、割込保留レジスタ１
６０内の下位ビット位置にてセットされたビットにより
指示される割込よりも高い優先順位を有する割込に対応
するように、優先順位方式と関連付けることができる。
例えば、割込保留レジスタ１６０がＮビットを含む場
合、ビット位置０は最低優先順位の割込に対応し、一
方、ビット位置Ｎ−１は最高優先順位を有する割込に対
応する。ファインド・ファースト・ビット・セット命令
(find first set instruction)を割込保留レジスタ１６
０とともに利用して、最高優先順位を有する保留割込を
判定できる。なお、割込保留レジスタ内の特定の格納位
置に対する割込優先レベルの割当は、割込ソース・レジ
スタ１１０および割込強制レジスタ１２０内のビット位
置がこのような優先順位に直接関連することを意味す
る。
（格納位置）は、より上位のビット位置にてセットされ
たビットにより指示される割込が、割込保留レジスタ１
６０内の下位ビット位置にてセットされたビットにより
指示される割込よりも高い優先順位を有する割込に対応
するように、優先順位方式と関連付けることができる。
例えば、割込保留レジスタ１６０がＮビットを含む場
合、ビット位置０は最低優先順位の割込に対応し、一
方、ビット位置Ｎ−１は最高優先順位を有する割込に対
応する。ファインド・ファースト・ビット・セット命令
(find first set instruction)を割込保留レジスタ１６
０とともに利用して、最高優先順位を有する保留割込を
判定できる。なお、割込保留レジスタ内の特定の格納位
置に対する割込優先レベルの割当は、割込ソース・レジ
スタ１１０および割込強制レジスタ１２０内のビット位
置がこのような優先順位に直接関連することを意味す
る。
【００２４】一実施例では、図２に示すような割込回路
２８は、ハードウェア割込に関連するソースがアクティ
ブでなく、あるいはシステム内に存在しなくても、ハー
ドウェア割込の存在をエミュレーションするために用い
ることができる。これは、エミュレーションすべきハー
ドウェア割込が対応する割込ソース・レジスタ１１０内
のビット位置に対応する割込強制レジスタ１２０内のビ
ット位置を有するソフトウェア割込をアサートするため
に、ソフトウェアを利用することによって達成できる。
２８は、ハードウェア割込に関連するソースがアクティ
ブでなく、あるいはシステム内に存在しなくても、ハー
ドウェア割込の存在をエミュレーションするために用い
ることができる。これは、エミュレーションすべきハー
ドウェア割込が対応する割込ソース・レジスタ１１０内
のビット位置に対応する割込強制レジスタ１２０内のビ
ット位置を有するソフトウェア割込をアサートするため
に、ソフトウェアを利用することによって達成できる。
【００２５】ＯＲゲート１３１〜１３３は割込ソース・
レジスタ１１０に格納された値を、割込強制レジスタ１
２０に格納された値と合成するので、割込強制レジスタ
１２０内の特定のビット位置にてソフトウェア割込を強
制することは、割込ソース・レジスタ１１０内の同じビ
ット位置に対応する受信ハードウェア割込と同じよう
に、ＯＲゲート１３１〜１３３のうちの特定の一つで正
の出力値を生成する。従って、複数のソフトウェア生成
割込信号の一部には、ハードウェア割込を生成し、かつ
対応する優先レベルを有する割込ソースからの割込を表
すために利用できるように、優先レベルを割り当てるこ
とができる。このようなエミュレーションは、他の手段
を介してハードウェア割込のアサートをシミュレーショ
ンすることが不可能であるデバッグ動作において、貴重
である。
レジスタ１１０に格納された値を、割込強制レジスタ１
２０に格納された値と合成するので、割込強制レジスタ
１２０内の特定のビット位置にてソフトウェア割込を強
制することは、割込ソース・レジスタ１１０内の同じビ
ット位置に対応する受信ハードウェア割込と同じよう
に、ＯＲゲート１３１〜１３３のうちの特定の一つで正
の出力値を生成する。従って、複数のソフトウェア生成
割込信号の一部には、ハードウェア割込を生成し、かつ
対応する優先レベルを有する割込ソースからの割込を表
すために利用できるように、優先レベルを割り当てるこ
とができる。このようなエミュレーションは、他の手段
を介してハードウェア割込のアサートをシミュレーショ
ンすることが不可能であるデバッグ動作において、貴重
である。
【００２６】割込回路２８によって生成された割込要求
１７４をＣＰＵ１２が受信すると、一般に最初の動作手
順は割込保留レジスタ１６０を読み出す。次に、ファイ
ンド・ファースト・セット・ビット機能を利用して、割
込保留レジスタ１６０によって指示される最高優先順位
を有する保留割込を判定でき、ここでビット位置は各保
留割込の優先順位を決定する。次に、最高優先割込のビ
ット位置は、ジャンプ・テーブルから割込処理ルーチン
に対応してフェッチされるベクトルを判定するために用
いられる。フェッチされたベクトルは、ＣＰＵが、一般
にメモリ１４に格納される適切な割込処理ルーチンを実
行することを可能にする。割込処理ルーチンの実行は、
この割込処理ルーチンの実行をトリガした割込がデアサ
ート(deassert)されるべく、完了時にシステムの状態が
変更できように実施される。
１７４をＣＰＵ１２が受信すると、一般に最初の動作手
順は割込保留レジスタ１６０を読み出す。次に、ファイ
ンド・ファースト・セット・ビット機能を利用して、割
込保留レジスタ１６０によって指示される最高優先順位
を有する保留割込を判定でき、ここでビット位置は各保
留割込の優先順位を決定する。次に、最高優先割込のビ
ット位置は、ジャンプ・テーブルから割込処理ルーチン
に対応してフェッチされるベクトルを判定するために用
いられる。フェッチされたベクトルは、ＣＰＵが、一般
にメモリ１４に格納される適切な割込処理ルーチンを実
行することを可能にする。割込処理ルーチンの実行は、
この割込処理ルーチンの実行をトリガした割込がデアサ
ート(deassert)されるべく、完了時にシステムの状態が
変更できように実施される。
【００２７】ＣＰＵ１２による割込の処理について説明
した優先順位方式の維持を促進にするため、現在処理中
の割込と同じまたは低い優先順位を有する割込は、（割
込イネーブル・レジスタ１４０を利用して）一般にマス
クオフ(mask off)され、低い優先割込をアサートして
も、ＣＰＵ１２への追加の割込要求は生成されない。こ
のようなＣＰＵ１２への追加割込要求により、ＣＰＵ１
２は割込保留レジスタ１６０を読み出して、新たに受信
した割込の優先順位について判定を行うが、これは高優
先割込処理ルーチンの実行の速度および効率を劣化させ
る。しかし、高優先割込が受信されると（この割込はマ
スクオフされない）、ＣＰＵは高優先割込の処理に切り
替え、処理中だった割込の処理の完了を遅らせる。
した優先順位方式の維持を促進にするため、現在処理中
の割込と同じまたは低い優先順位を有する割込は、（割
込イネーブル・レジスタ１４０を利用して）一般にマス
クオフ(mask off)され、低い優先割込をアサートして
も、ＣＰＵ１２への追加の割込要求は生成されない。こ
のようなＣＰＵ１２への追加割込要求により、ＣＰＵ１
２は割込保留レジスタ１６０を読み出して、新たに受信
した割込の優先順位について判定を行うが、これは高優
先割込処理ルーチンの実行の速度および効率を劣化させ
る。しかし、高優先割込が受信されると（この割込はマ
スクオフされない）、ＣＰＵは高優先割込の処理に切り
替え、処理中だった割込の処理の完了を遅らせる。
【００２８】図３は、本発明の教示の一部の理解を助け
るために用いられる割込ソース・レジスタ２００および
割込強制レジスタ２０１の例を示す。割込ソース・レジ
スタ２００は、６ビット（位置０〜５）を含んで示され
る。割込ソース・レジスタ２００のビット位置１，３，
５は、特定のハードウェア割込に対応して示される。ビ
ット位置１はパラレル入出力（Ｉ／Ｏ）割込に対応し、
ビット位置３はタイマ割込に対応し、ビット位置５はＵ
ＡＲＴ(universal asynchronous receiver-transmitte
r)シリアル通信ポートに対応して示される。図３に示す
この一例の割込ソース・レジスタ２００では、ＵＡＲＴ
は割込処理について最高優先順位を有すると想定され
る。従って、パラレルＩ／Ｏ割込は最低優先レベルを有
する。
るために用いられる割込ソース・レジスタ２００および
割込強制レジスタ２０１の例を示す。割込ソース・レジ
スタ２００は、６ビット（位置０〜５）を含んで示され
る。割込ソース・レジスタ２００のビット位置１，３，
５は、特定のハードウェア割込に対応して示される。ビ
ット位置１はパラレル入出力（Ｉ／Ｏ）割込に対応し、
ビット位置３はタイマ割込に対応し、ビット位置５はＵ
ＡＲＴ(universal asynchronous receiver-transmitte
r)シリアル通信ポートに対応して示される。図３に示す
この一例の割込ソース・レジスタ２００では、ＵＡＲＴ
は割込処理について最高優先順位を有すると想定され
る。従って、パラレルＩ／Ｏ割込は最低優先レベルを有
する。
【００２９】ＵＡＲＴ割込の処理により、ＵＡＲＴシリ
アル・インタフェース上のデータは捕捉され、処理シス
テム内のバッファに格納される。ある場合には、このデ
ータをバッファに格納することに応答して、ＵＡＲＴデ
ータの展開(decompression)などのバックエンド処理が
必要なこともある。このようなバックエンド処理を促進
するために、ソフトウェアはソフトウェア割込をアサー
トして、このようなバッファに格納されるデータの展開
が必要なことを指示する。
アル・インタフェース上のデータは捕捉され、処理シス
テム内のバッファに格納される。ある場合には、このデ
ータをバッファに格納することに応答して、ＵＡＲＴデ
ータの展開(decompression)などのバックエンド処理が
必要なこともある。このようなバックエンド処理を促進
するために、ソフトウェアはソフトウェア割込をアサー
トして、このようなバッファに格納されるデータの展開
が必要なことを指示する。
【００３０】通常動作では、ＵＡＲＴ割込の処理によっ
てバッファに入れられたデータが、バッファが閾値レベ
ル以上に満杯にならないことを保証するレートで展開さ
れると、バッファされたＵＡＲＴデータの処理への要求
に対応するソフトウェア割込の優先順位は一般に低い優
先順位である。これは、図３の割込強制レジスタ２０１
について示されており、ここでＵＡＲＴバッファ低優先
指標は、割込強制レジスタ２０１内のビット位置２に対
応して示されている。この優先レベルのソフトウェア割
込を利用して、ＵＡＲＴバッファの処理を要求すると、
その処理はより高い優先順位を有する割込の不在に基づ
いて条件付けられる。このような高優先割込の一つとし
て、ハードウェア・タイマ割込がある。ハードウェア・
タイマ割込は優先レベル３を有し、これはＵＡＲＴバッ
ファ低優先割込要求のレベル２優先順位よりも高い優先
順位である。
てバッファに入れられたデータが、バッファが閾値レベ
ル以上に満杯にならないことを保証するレートで展開さ
れると、バッファされたＵＡＲＴデータの処理への要求
に対応するソフトウェア割込の優先順位は一般に低い優
先順位である。これは、図３の割込強制レジスタ２０１
について示されており、ここでＵＡＲＴバッファ低優先
指標は、割込強制レジスタ２０１内のビット位置２に対
応して示されている。この優先レベルのソフトウェア割
込を利用して、ＵＡＲＴバッファの処理を要求すると、
その処理はより高い優先順位を有する割込の不在に基づ
いて条件付けられる。このような高優先割込の一つとし
て、ハードウェア・タイマ割込がある。ハードウェア・
タイマ割込は優先レベル３を有し、これはＵＡＲＴバッ
ファ低優先割込要求のレベル２優先順位よりも高い優先
順位である。
【００３１】ある場合には、ＵＡＲＴバッファの処理を
高い優先順位に格上げすべきことをＣＰＵが検出するこ
とがある。これは、ＵＡＲＴハードウェア割込の処理が
大量のデータをＵＡＲＴバッファにダンプして、タイマ
によって発行される割込などより高優先順位の割込の処
理がＵＡＲＴバッファ・オーバフローの危険を生じる場
合に、発生することがある。
高い優先順位に格上げすべきことをＣＰＵが検出するこ
とがある。これは、ＵＡＲＴハードウェア割込の処理が
大量のデータをＵＡＲＴバッファにダンプして、タイマ
によって発行される割込などより高優先順位の割込の処
理がＵＡＲＴバッファ・オーバフローの危険を生じる場
合に、発生することがある。
【００３２】データ損失を防ぐために、ＵＡＲＴバッフ
ァの処理の優先順位は、割込強制レジスタ２０１内のＵ
ＡＲＴバッファ高優先指標によって指示されるようなよ
り高い優先順位に格上げできる。ＵＡＲＴバッファ高指
標は優先レベル４に対応し、これは割込ソース・レジス
タ２００内のタイマよりも高い優先順位である。従っ
て、タイマと、より高い優先レベルでのＵＡＲＴバッフ
ァの処理の両方について割込が保留中の場合、ＵＡＲＴ
バッファが優先して処理される。
ァの処理の優先順位は、割込強制レジスタ２０１内のＵ
ＡＲＴバッファ高優先指標によって指示されるようなよ
り高い優先順位に格上げできる。ＵＡＲＴバッファ高指
標は優先レベル４に対応し、これは割込ソース・レジス
タ２００内のタイマよりも高い優先順位である。従っ
て、タイマと、より高い優先レベルでのＵＡＲＴバッフ
ァの処理の両方について割込が保留中の場合、ＵＡＲＴ
バッファが優先して処理される。
【００３３】ＣＰＵは、ＵＡＲＴバッファの内容が優先
順位について格上げを必要とするかどうかについて判断
できる。ＵＡＲＴバッファ低またはＵＡＲＴバッファ高
優先レベルのいずれかの割込に基づいて、ＵＡＲＴバッ
ファの処理を促進するために、図４に示すジャンプ・テ
ーブル２１０を利用できる。ジャンプ・テーブル２１０
は、レベル２優先割込に対応するポインタ２１２を格納
する。ポインタ２１２は、ＵＡＲＴバッファを処理させ
る割込処理ルーチン２２０を指す。同様に、ジャンプ・
テーブル２１０は、レベル４優先割込に対応するポイン
タ２１４を格納する。ポインタ２１４も、ＵＡＲＴバッ
ファを処理させる割込処理ルーチン２２０を指す。
順位について格上げを必要とするかどうかについて判断
できる。ＵＡＲＴバッファ低またはＵＡＲＴバッファ高
優先レベルのいずれかの割込に基づいて、ＵＡＲＴバッ
ファの処理を促進するために、図４に示すジャンプ・テ
ーブル２１０を利用できる。ジャンプ・テーブル２１０
は、レベル２優先割込に対応するポインタ２１２を格納
する。ポインタ２１２は、ＵＡＲＴバッファを処理させ
る割込処理ルーチン２２０を指す。同様に、ジャンプ・
テーブル２１０は、レベル４優先割込に対応するポイン
タ２１４を格納する。ポインタ２１４も、ＵＡＲＴバッ
ファを処理させる割込処理ルーチン２２０を指す。
【００３４】ＣＰＵ１２が割込要求１７４を受信する
と、割込保留レジスタ１６０を読み出して、現在の最高
優先保留割込を確認する。この現在の最高優先保留割込
がレベル２またはレベル４優先割込である場合、ジャン
プ・テーブル２１０は、ＵＡＲＴバッファが処理される
ように、割込処理ルーチン２２０へのポインタを取得す
べく参照される。なお、ジャンプ・テーブル２１０は、
割込ソース・レジスタ２００について説明したハードウ
ェア割込に対応する各優先レベルにおけるポインタも格
納する。
と、割込保留レジスタ１６０を読み出して、現在の最高
優先保留割込を確認する。この現在の最高優先保留割込
がレベル２またはレベル４優先割込である場合、ジャン
プ・テーブル２１０は、ＵＡＲＴバッファが処理される
ように、割込処理ルーチン２２０へのポインタを取得す
べく参照される。なお、ジャンプ・テーブル２１０は、
割込ソース・レジスタ２００について説明したハードウ
ェア割込に対応する各優先レベルにおけるポインタも格
納する。
【００３５】図５は、図３について説明したのと同様な
シナリオに対応する割込ソース・レジスタ３００および
割込強制レジスタ３０１を示す。図５に関連する例で
は、アラーム・クロックに対応する追加のハードウェア
割込は、アラーム・クロックが割込優先レベル４を有す
るように、割込ソース・レジスタ３００に関連して示さ
れている。割込強制レジスタ３０１について図示するよ
うに、通常ＵＡＲＴバッファは、レベル２優先順位であ
るＵＡＲＴバッファ低優先レベルに基づいて処理され
る。ＵＡＲＴバッファが不適切に処理されており、その
処理レベルを向上させるために関連するより高い優先レ
ベルを有する必要があるとＣＰＵが判断した場合、通常
のＵＡＲＴバッファ低優先割込ではなく、ＵＡＲＴバッ
ファ高優先レベルに対応するソフトウェア割込をアサー
トできる。しかし、ＵＡＲＴバッファ高優先割込は、ア
ラーム・クロックに対応するハードウェア割込と同じ優
先順位であることが明らかである。両方はレベル４優先
割込を有する。
シナリオに対応する割込ソース・レジスタ３００および
割込強制レジスタ３０１を示す。図５に関連する例で
は、アラーム・クロックに対応する追加のハードウェア
割込は、アラーム・クロックが割込優先レベル４を有す
るように、割込ソース・レジスタ３００に関連して示さ
れている。割込強制レジスタ３０１について図示するよ
うに、通常ＵＡＲＴバッファは、レベル２優先順位であ
るＵＡＲＴバッファ低優先レベルに基づいて処理され
る。ＵＡＲＴバッファが不適切に処理されており、その
処理レベルを向上させるために関連するより高い優先レ
ベルを有する必要があるとＣＰＵが判断した場合、通常
のＵＡＲＴバッファ低優先割込ではなく、ＵＡＲＴバッ
ファ高優先レベルに対応するソフトウェア割込をアサー
トできる。しかし、ＵＡＲＴバッファ高優先割込は、ア
ラーム・クロックに対応するハードウェア割込と同じ優
先順位であることが明らかである。両方はレベル４優先
割込を有する。
【００３６】レベル４割込に応答してＣＰＵに適切な割
込処理ルーチンを実行させるために、図６に示すジャン
プ・テーブル３１０は、追加の判定を含む割込処理ルー
チン３３０へのポインタ３１４を含む。この割込処理ル
ーチン３３０は、割込強制レジスタ（ＩＦＲ）３０１を
読み出して、割込強制レジスタ３０１内のレベル４優先
ビットがセットされているかどうかを判定する判定ステ
ップ３３２を含む。レベル４優先に対応するビットが割
込強制レジスタ３０１内でセットされていると判断する
と、ステップ３３４に進み、ここでＵＡＲＴバッファが
処理される。
込処理ルーチンを実行させるために、図６に示すジャン
プ・テーブル３１０は、追加の判定を含む割込処理ルー
チン３３０へのポインタ３１４を含む。この割込処理ル
ーチン３３０は、割込強制レジスタ（ＩＦＲ）３０１を
読み出して、割込強制レジスタ３０１内のレベル４優先
ビットがセットされているかどうかを判定する判定ステ
ップ３３２を含む。レベル４優先に対応するビットが割
込強制レジスタ３０１内でセットされていると判断する
と、ステップ３３４に進み、ここでＵＡＲＴバッファが
処理される。
【００３７】割込強制レジスタ３０１内のレベル４優先
ビットがセットされていないと判断されると、レベル４
優先割込は、アラーム・クロックによる割込アサートに
よって生じたに違いない。なぜならば、レベル４優先割
込は、割込ソース・レジスタ３００および割込強制レジ
スタ３０１のレベル４優先ビットの論理和から生じるた
めである。割込強制レジスタ３０１内のレベル４優先ビ
ットがセットされていないと判断し、アラーム・クロッ
クが割込をアサートしたことを示すと、割込処理ルーチ
ンは、アラーム・クロックが処理されるように、ステッ
プ３３６を実行する。
ビットがセットされていないと判断されると、レベル４
優先割込は、アラーム・クロックによる割込アサートに
よって生じたに違いない。なぜならば、レベル４優先割
込は、割込ソース・レジスタ３００および割込強制レジ
スタ３０１のレベル４優先ビットの論理和から生じるた
めである。割込強制レジスタ３０１内のレベル４優先ビ
ットがセットされていないと判断し、アラーム・クロッ
クが割込をアサートしたことを示すと、割込処理ルーチ
ンは、アラーム・クロックが処理されるように、ステッ
プ３３６を実行する。
【００３８】なお、ポインタ３１４に対応する割込処理
ルーチン３３０は、アラーム・クロックからのハードウ
ェア割込に対応する割込ソース・レジスタ３００のレベ
ル４優先割込よりも、ソフトウェア割込に対応する割込
強制レジスタ３０１のレベル４優先割込を本質的に優先
する。これは、割込処理ルーチン３３０は、割込強制レ
ジスタ３０１の検査に基づいて、どの割込を処理すべき
かを判定するという事実に起因する。アラーム・クロッ
ク・ハードウェア割込と、ＵＡＲＴバッファ高優先ソフ
トウェア割込の両方が同時に保留中である場合、割込強
制レジスタ３０１の検査によって、ＵＡＲＴバッファ高
優先ソフトウェア割込が保留中であることが判明し、そ
のため割込処理ルーチン３３０はステップ３３４に進ん
で、このＵＡＲＴバッファを処理する。従って、アラー
ム・クロックがＵＡＲＴバッファ高優先ソフトウェア割
込と同じ優先レベルを有することが示されても、割込処
理ルーチン３３０は、判定ステップ３３２の実行によっ
て、ＵＡＲＴバッファ高優先ソフトウェア割込に対して
追加の優先順位を与える。
ルーチン３３０は、アラーム・クロックからのハードウ
ェア割込に対応する割込ソース・レジスタ３００のレベ
ル４優先割込よりも、ソフトウェア割込に対応する割込
強制レジスタ３０１のレベル４優先割込を本質的に優先
する。これは、割込処理ルーチン３３０は、割込強制レ
ジスタ３０１の検査に基づいて、どの割込を処理すべき
かを判定するという事実に起因する。アラーム・クロッ
ク・ハードウェア割込と、ＵＡＲＴバッファ高優先ソフ
トウェア割込の両方が同時に保留中である場合、割込強
制レジスタ３０１の検査によって、ＵＡＲＴバッファ高
優先ソフトウェア割込が保留中であることが判明し、そ
のため割込処理ルーチン３３０はステップ３３４に進ん
で、このＵＡＲＴバッファを処理する。従って、アラー
ム・クロックがＵＡＲＴバッファ高優先ソフトウェア割
込と同じ優先レベルを有することが示されても、割込処
理ルーチン３３０は、判定ステップ３３２の実行によっ
て、ＵＡＲＴバッファ高優先ソフトウェア割込に対して
追加の優先順位を与える。
【００３９】別の割込処理ルーチン３４０は、割込処理
ルーチン３４０内の判定ステップの固有の優先順位は、
アラーム・クロックに対応するハードウェア割込を優先
するという点を除いて、割込処理ルーチン３３０と同様
な結果を与える。ジャンプ・テーブル３１０は、ソフト
ウェア割込を優先する割込処理ルーチン３３０へのポイ
ンタ３１４を格納でき、あるいはハードウェア割込を優
先するポインタ３１６を格納できる。
ルーチン３４０内の判定ステップの固有の優先順位は、
アラーム・クロックに対応するハードウェア割込を優先
するという点を除いて、割込処理ルーチン３３０と同様
な結果を与える。ジャンプ・テーブル３１０は、ソフト
ウェア割込を優先する割込処理ルーチン３３０へのポイ
ンタ３１４を格納でき、あるいはハードウェア割込を優
先するポインタ３１６を格納できる。
【００４０】割込処理ルーチン３４０は、割込ソース・
レジスタ３００を読出し、アラーム・クロック・ハード
ウェア割込に対応する割込ソース・レジスタ３００内の
レベル４優先ビットがセットされているかどうかを判定
することによって開始する。割込ソース・レジスタ３０
０内のレベル４優先ビットがセットされていない場合、
割込強制レジスタ３０１内のレベル４優先ビットがセッ
トされているとＣＰＵは判断し、従ってＵＡＲＴバッフ
ァがステップ３４６にて処理される。割込ソース・レジ
スタ３００内のレベル４優先ビットがセットされている
と判断されると、ステップ３４４にてアラーム・クロッ
クが処理される。
レジスタ３００を読出し、アラーム・クロック・ハード
ウェア割込に対応する割込ソース・レジスタ３００内の
レベル４優先ビットがセットされているかどうかを判定
することによって開始する。割込ソース・レジスタ３０
０内のレベル４優先ビットがセットされていない場合、
割込強制レジスタ３０１内のレベル４優先ビットがセッ
トされているとＣＰＵは判断し、従ってＵＡＲＴバッフ
ァがステップ３４６にて処理される。割込ソース・レジ
スタ３００内のレベル４優先ビットがセットされている
と判断されると、ステップ３４４にてアラーム・クロッ
クが処理される。
【００４１】なお、ジャンプ・テーブル３１０は、割込
処理ルーチン３２０を指すレベル２優先割込に対応する
ポインタ３１２を格納することを留意されたい。割込処
理ルーチン３２０は、ＵＡＲＴバッファを処理させる。
割込処理ルーチン３２０を実行するのに、判定は必要な
い。なぜならば、システム内で発生できるのは一つのレ
ベル２優先割込しかないためである。これは、ＵＡＲＴ
バッファ低優先ソフトウェア割込である。割込ソース・
レジスタ３００は、レベル２優先ビット位置に対応する
ハードウェア割込を有さずに示されている。
処理ルーチン３２０を指すレベル２優先割込に対応する
ポインタ３１２を格納することを留意されたい。割込処
理ルーチン３２０は、ＵＡＲＴバッファを処理させる。
割込処理ルーチン３２０を実行するのに、判定は必要な
い。なぜならば、システム内で発生できるのは一つのレ
ベル２優先割込しかないためである。これは、ＵＡＲＴ
バッファ低優先ソフトウェア割込である。割込ソース・
レジスタ３００は、レベル２優先ビット位置に対応する
ハードウェア割込を有さずに示されている。
【００４２】図２に示す割込回路２８は、同様な優先レ
ベルのハードウェア割込およびソフトウェア割込の両方
をデータ処理システム内で共存させることができる。こ
れは、従来の割込ハンドラに比べて、割込保留レジスタ
によってサポートされる潜在的な割込の数を実質的に２
倍にする。従って、割込保留レジスタは、Ｎ個の優先レ
ベルに対応するＮ個のビット位置を含むことができ、こ
こでこれらのビット位置の任意の一つにおけるセット値
は、この優先レベルのハードウェア割込またはこの優先
レベルのソフトウェア割込に対応することができる。割
込保留レジスタ１６０内の値がソフトウェア生成割込ま
たはハードウェア生成割込に起因するのかを確認するた
めに、一つまたはそれ以上の割込ソース・レジスタ１１
０および割込強制レジスタ１２０を参照できる。
ベルのハードウェア割込およびソフトウェア割込の両方
をデータ処理システム内で共存させることができる。こ
れは、従来の割込ハンドラに比べて、割込保留レジスタ
によってサポートされる潜在的な割込の数を実質的に２
倍にする。従って、割込保留レジスタは、Ｎ個の優先レ
ベルに対応するＮ個のビット位置を含むことができ、こ
こでこれらのビット位置の任意の一つにおけるセット値
は、この優先レベルのハードウェア割込またはこの優先
レベルのソフトウェア割込に対応することができる。割
込保留レジスタ１６０内の値がソフトウェア生成割込ま
たはハードウェア生成割込に起因するのかを確認するた
めに、一つまたはそれ以上の割込ソース・レジスタ１１
０および割込強制レジスタ１２０を参照できる。
【００４３】割込ソース・レジスタ１１０によって受信
されるハードウェア割込は、割込ソース・レジスタ１１
０に結合された物理的な導体上で受信される信号に基づ
くので、これらの物理的な導体上で受信される割込の割
込優先レベルは、物理的導体が対応する特定のビット位
置に基づいて永久に割り当てられるか、固定される。し
かし、割込強制レジスタ１２０に与えられるソフトウェ
ア割込に関連する優先レベルは、ソフトウェア制御に基
づいて変更できる。
されるハードウェア割込は、割込ソース・レジスタ１１
０に結合された物理的な導体上で受信される信号に基づ
くので、これらの物理的な導体上で受信される割込の割
込優先レベルは、物理的導体が対応する特定のビット位
置に基づいて永久に割り当てられるか、固定される。し
かし、割込強制レジスタ１２０に与えられるソフトウェ
ア割込に関連する優先レベルは、ソフトウェア制御に基
づいて変更できる。
【００４４】上記の例で説明したように、ソフトウェア
割込の優先レベルの制御は、特定の優先レベルのソフト
ウェア割込が検出されたときに、実行すべきこの特定の
ソフトウェア割込に対応する割込処理ルーチンにジャン
プ・テーブルが命令するように、ジャンプ・テーブルを
修正することによって達成される。従って、ＵＡＲＴバ
ッファの処理に対応するソフトウェア割込は、最初は優
先レベル２であり、ジャンプ・テーブルは、レベル２優
先ソフトウェア割込がＵＡＲＴバッファを処理させるべ
きである旨の指標を格納する。ＵＡＲＴバッファをより
高い割込優先レベルで処理すべきであるとＣＰＵがその
後判断した場合、以降のＵＡＲＴバッファ・ソフトウェ
ア割込は、優先レベル２よりも高い優先順位を有する割
込強制レジスタ内のビットをセットすることによって、
アサートできる。より高い優先ソフトウェア割込がＵＡ
ＲＴバッファの所望の処理となることを保証するため
に、ジャンプ・テーブルは、高優先レベルに対応するソ
フトウェア割込の結果、ＵＡＲＴバッファを処理する割
込処理ルーチンが実行されるように構築される。
割込の優先レベルの制御は、特定の優先レベルのソフト
ウェア割込が検出されたときに、実行すべきこの特定の
ソフトウェア割込に対応する割込処理ルーチンにジャン
プ・テーブルが命令するように、ジャンプ・テーブルを
修正することによって達成される。従って、ＵＡＲＴバ
ッファの処理に対応するソフトウェア割込は、最初は優
先レベル２であり、ジャンプ・テーブルは、レベル２優
先ソフトウェア割込がＵＡＲＴバッファを処理させるべ
きである旨の指標を格納する。ＵＡＲＴバッファをより
高い割込優先レベルで処理すべきであるとＣＰＵがその
後判断した場合、以降のＵＡＲＴバッファ・ソフトウェ
ア割込は、優先レベル２よりも高い優先順位を有する割
込強制レジスタ内のビットをセットすることによって、
アサートできる。より高い優先ソフトウェア割込がＵＡ
ＲＴバッファの所望の処理となることを保証するため
に、ジャンプ・テーブルは、高優先レベルに対応するソ
フトウェア割込の結果、ＵＡＲＴバッファを処理する割
込処理ルーチンが実行されるように構築される。
【００４５】割込優先レベルをデータ処理システムの必
要性に適応させるために図２の割込回路２８の柔軟性を
利用する別の用途では、受信したハードウェア割込の有
効な優先レベルを変更できる。例えば、より高い優先順
位の以降に受信した割込によって割り込ませずに、ＣＰ
Ｕが処理すべきと判断した低優先のハードウェア割込を
受信すると、ＣＰＵはより高い優先レベルのソフトウェ
ア割込をアサートできる。このより高い優先順位のソフ
トウェア割込は、ジャンプ・テーブルの構築に基づい
て、低優先ハードウェア割込と同様な割込処理ルーチン
の実行をトリガする。高優先ソフトウェア割込が処理中
である場合、低優先割込はマスクオフされ、そのため低
優先ハードウェア割込によって当初指定された割込処理
ルーチンの実行は割り込めないことを保証する。
要性に適応させるために図２の割込回路２８の柔軟性を
利用する別の用途では、受信したハードウェア割込の有
効な優先レベルを変更できる。例えば、より高い優先順
位の以降に受信した割込によって割り込ませずに、ＣＰ
Ｕが処理すべきと判断した低優先のハードウェア割込を
受信すると、ＣＰＵはより高い優先レベルのソフトウェ
ア割込をアサートできる。このより高い優先順位のソフ
トウェア割込は、ジャンプ・テーブルの構築に基づい
て、低優先ハードウェア割込と同様な割込処理ルーチン
の実行をトリガする。高優先ソフトウェア割込が処理中
である場合、低優先割込はマスクオフされ、そのため低
優先ハードウェア割込によって当初指定された割込処理
ルーチンの実行は割り込めないことを保証する。
【００４６】同様に、受信したハードウェア割込の割込
処理ルーチンの実行の優先順位は実質低に格下げでき
る。これは、高優先ハードウェア割込の受信に応答し
て、低優先ソフトウェア割込をアサートすることによっ
て達成される。低優先ソフトウェア割込がアサートされ
ると、割込イネーブル・レジスタ１４０は、有効的な優
先順位が修正される高優先レベルのハードウェア割込に
対応する優先レベルをマスクオフするために利用でき
る。そのため、保留中のハードウェア割込はＣＰＵによ
って無視され、高レベルのハードウェア割込の当初の受
信に応答して生成された低レベルのソフトウェア割込
は、その低優先レベルに基づいて処理される。
処理ルーチンの実行の優先順位は実質低に格下げでき
る。これは、高優先ハードウェア割込の受信に応答し
て、低優先ソフトウェア割込をアサートすることによっ
て達成される。低優先ソフトウェア割込がアサートされ
ると、割込イネーブル・レジスタ１４０は、有効的な優
先順位が修正される高優先レベルのハードウェア割込に
対応する優先レベルをマスクオフするために利用でき
る。そのため、保留中のハードウェア割込はＣＰＵによ
って無視され、高レベルのハードウェア割込の当初の受
信に応答して生成された低レベルのソフトウェア割込
は、その低優先レベルに基づいて処理される。
【００４７】上記のデータ処理システムにおける割込処
理の優先順位の動的な変更は、データ処理システムが全
体的な性能を向上させるために柔軟に適応することを可
能にする。ジャンプ・テーブルおよび割込強制レジスタ
のソフトウェア構築能力とともにイネーブル・レジスタ
のマスキング機能を利用することによって、従来のシス
テムでは不可能だった、さまざまな優先順位の変更が可
能になる。
理の優先順位の動的な変更は、データ処理システムが全
体的な性能を向上させるために柔軟に適応することを可
能にする。ジャンプ・テーブルおよび割込強制レジスタ
のソフトウェア構築能力とともにイネーブル・レジスタ
のマスキング機能を利用することによって、従来のシス
テムでは不可能だった、さまざまな優先順位の変更が可
能になる。
【００４８】上記の明細書では、特定の実施例を参照し
て、本発明について説明した。ただし、当業者であれ
ば、特許請求の範囲に規定される本発明の範囲から逸脱
せずに、さまざまな修正および変更が可能なことが理解
されよう。従って、明細書および図面は、制限的な意味
ではなく、例示的な意味でみなすものとし、一切のかか
る修正は本発明の範囲に含まれるものとする。
て、本発明について説明した。ただし、当業者であれ
ば、特許請求の範囲に規定される本発明の範囲から逸脱
せずに、さまざまな修正および変更が可能なことが理解
されよう。従って、明細書および図面は、制限的な意味
ではなく、例示的な意味でみなすものとし、一切のかか
る修正は本発明の範囲に含まれるものとする。
【００４９】特定の実施例について、効果，他の利点お
よび課題の解決を説明した。ただし、効果，利点，課題
の解決および任意の効果，利点または解決を生じせしめ
る、あるいはより明確にせしめる任意の要素は、任意あ
るいは全ての請求項の重要，必要もしくは不可欠な特徴
または要素としてみなされるものではない。本明細書に
おいて、「構成する(comprise)」という用語およびその
任意の変形は、非包括的な含有を表すものとし、要素の
リストを構成するプロセス，方法，物品または装置は、
これらの要素のみを含むのではなく、明示的にリスとさ
れていない、あるいはかかるプロセス，方法，物品また
は装置に固有に備わっていない他の要素を含むことがで
きる。
よび課題の解決を説明した。ただし、効果，利点，課題
の解決および任意の効果，利点または解決を生じせしめ
る、あるいはより明確にせしめる任意の要素は、任意あ
るいは全ての請求項の重要，必要もしくは不可欠な特徴
または要素としてみなされるものではない。本明細書に
おいて、「構成する(comprise)」という用語およびその
任意の変形は、非包括的な含有を表すものとし、要素の
リストを構成するプロセス，方法，物品または装置は、
これらの要素のみを含むのではなく、明示的にリスとさ
れていない、あるいはかかるプロセス，方法，物品また
は装置に固有に備わっていない他の要素を含むことがで
きる。
【図１】本発明の特定の実施例によるデータ処理システ
ムのブロック図を示す。
ムのブロック図を示す。
【図２】本発明の特定の実施例による図１の割込回路の
一部のブロック図を示す。
一部のブロック図を示す。
【図３】本発明の特定の実施例による割込ソース・レジ
スタおよび割込強制レジスタのブロック図を示す。
スタおよび割込強制レジスタのブロック図を示す。
【図４】本発明の特定の実施例によるジャンプ・テーブ
ルおよび関連ポインタのブロック図を示す。
ルおよび関連ポインタのブロック図を示す。
【図５】本発明の別の実施例による別の割込ソース・レ
ジスタおよび割込強制レジスタを示す。
ジスタおよび割込強制レジスタを示す。
【図６】本発明の別の実施例による別のジャンプ・テー
ブルおよび関連ポインタのブロック図を示す。
ブルおよび関連ポインタのブロック図を示す。
１０ データ処理システム １２ 中央処理ユニット（ＣＰＵ）回路 １４ メモリ回路 １６ タイマ回路 １８ シリアル回路 ２０ 他の回路 ２２ システム統合回路 ２４，２６ バス ２８ 割込回路 ３０，３２，３４，３６，３８，４０集積回路端子 １０２ ハードウェア割込 １０４ ソフトウェア割込 １１０ 割込ソース・レジスタ １２０ 割込強制レジスタ １３１，１３２，１３３ ＯＲゲート １４０ 割込イネーブル・レジスタ １５１，１５２，１５３ ＡＮＤゲート １６０ 割込保留レジスタ １７２ ＯＲゲート １７４ 割込要求信号 ２００ 割込ソース・レジスタ ２０１ 割込強制レジスタ ２１０ ジャンプ・テーブル ２１２，２１４ ポインタ ２２０ 割込処理ルーチン ３００ 割込ソース・レジスタ ３０１ 割込強制レジスタ ３１０ ジャンプ・テーブル ３１２，３１４，３１６ ポインタ ３２０，３３０，３４０ 割込処理ルーチン
Claims (5)
- 【請求項１】 データ処理システムにおいて割込を実施
する方法であって：複数の入力を有する第１格納デバイ
スを設ける段階であって、前記複数の入力のそれぞれ
は、選択的にハードウェア割込を生成する複数のハード
ウェア生成割込ソースのうちの一つにそれｚぉレ物理的
導体によって結合され、かつ前記ハードウェア割込を選
択的に格納し、前記第１格納デバイスは、一つまたはそ
れ以上のハードウェア生成割込信号を与える、段階；一
つまたはそれ以上の入力を有する第２格納デバイスを設
ける段階であって、前記一つまたはそれ以上の入力のそ
れぞれは、複数のソフトウェア生成割込信号のうちの所
定の一つを受信・格納し、前記複数のソフトウェア生成
割込信号の少なくともいくつかは、前記ハードウェア割
込とは異なるソースからの、あるいは異なる種類の割込
を指示し、前記第２格納デバイスは、一つまたはそれ以
上のソフトウェア割込信号を与える、段階；および前記
一つまたはそれ以上のハードウェア生成割込信号および
前記一つまたはそれ以上のソフトウェア生成割込信号を
受信するために、論理回路を前記第１格納デバイスおよ
び前記第２格納デバイスに結合する段階であって、前記
論理回路は、前記データ処理システムにおいて割込を生
じさせる割込要求信号を与える、段階；によって構成さ
れることを特徴とする方法。 - 【請求項２】 前記第１格納デバイスおよび前記第２格
納デバイスの特定の格納位置に割込優先レベルを割り当
てる段階であって、前記第１格納デバイスに結合された
前記複数のハードウェア生成割込ソースの割込優先レベ
ルは永久に割り当てられるが、前記第２格納デバイスに
関連する割込ソースの割込優先レベルの割当はソフトウ
ェア制御によって変更可能である、段階；をさらに含ん
で構成されることを特徴とする請求項１記載の方法。 - 【請求項３】 第１割込はハードウェア生成であり、第
２割込はソフトウェア生成である、２つの割込が同じ優
先レベルを有する場合に、前記ハードウェア生成第１割
込または前記ソフトウェア生成第２割込のうち一方を処
理するべく選択することによって、２つの割込間の優先
順位を決定する段階；をさらに含んで構成されることを
特徴とする請求項１記載の方法。 - 【請求項４】 割込制御回路を有するデータ処理システ
ムであって：複数のハードウェア割込ソース；複数の入
力を有するハードウェア割込格納デバイスであって、前
記複数の入力のそれぞれは、複数のハードウェア割込ソ
ースの一つに導電体によって結合され、前記ハードウェ
ア割込格納デバイスは、ハードウェア生成割込を格納
し、各前記ハードウェア生成割込を所定の出力端子にて
与える、ハードウェア割込格納デバイス；複数の入力を
有するソフトウェア割込格納デバイスであって、前記複
数の入力のそれぞれは、複数のソフトウェア生成割込信
号のうちの所定の一つを受信し、前記ソフトウェア生成
割込信号の少なくとも一つは、ハードウェア割込ソース
として指定されていない前記データ処理システムの一部
の割込処理に対応する、ソフトウェア割込格納デバイ
ス；および前記ハードウェア割込格納デバイスおよび前
記ソフトウェア割込格納デバイスに結合され、ハードウ
ェア生成割込またはソフトウェア生成割込のいずれかの
受信に応答してデータ処理システム割込信号を与える論
理回路；によって構成されることを特徴とするデータ処
理システム。 - 【請求項５】 前記ハードウェア割込格納デバイスおよ
び前記ソフトウェア割込格納デバイスに結合され、ハー
ドウェア生成割込信号およびソフトウェア生成割込信号
が前記論理回路に伝播することを選択的に阻止するマス
ク・レジスタ；をさらに含んで構成されることを特徴と
する請求項４記載のデータ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/490,132 US6845419B1 (en) | 2000-01-24 | 2000-01-24 | Flexible interrupt controller that includes an interrupt force register |
| US490132 | 2000-01-24 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001229031A true JP2001229031A (ja) | 2001-08-24 |
| JP2001229031A5 JP2001229031A5 (ja) | 2008-03-06 |
| JP4749556B2 JP4749556B2 (ja) | 2011-08-17 |
Family
ID=23946756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001015501A Expired - Fee Related JP4749556B2 (ja) | 2000-01-24 | 2001-01-24 | 割込強制レジスタを含む柔軟な割込コントローラ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6845419B1 (ja) |
| JP (1) | JP4749556B2 (ja) |
| KR (1) | KR100734158B1 (ja) |
| CN (1) | CN1251077C (ja) |
| TW (1) | TW563029B (ja) |
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