JP2001216790A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性半導体装置の高速化及び消費電力の
低下を図るために有効なデータ書き込み・検証手法を提
供する。 【解決手段】 ソース・ドレイン間に発生させたホット
エレクトロンを浮遊ゲートに注入してデータを書き込
み、その検証をドレインに印加した電圧が保持されるか
否かを判定して行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的書換え機能
を備えた不揮発性半導体記憶装置に係り、特に、ホット
エレクトロン注入を利用して書込んだデータ情報を、ビ
ット線の電圧を検証することによって判定し、高速書換
え動作を実現した不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】フラッシュメモリは携帯性、耐衝撃性に
優れ、電気的に一括消去が可能なことから、近年、携帯
型パーソナルコンピュータやデジタルスチルカメラ等の
小型携帯情報機器のファイルとして急速に需要が拡大し
ている。その市場の拡大には、低消費電流での高速動作
が必須である。

【０００３】高速動作を実現するためには並列動作が必
要となるが、低消費電流でかつ並列動作を実現するため
には、各動作時の電流量を最小限に抑える必要がある。
その動作方法として、Fowler-Nordheim（FN）トンネル
現象を利用した書込み方法がある。

【０００４】この方法での書込み動作を図１２のメモリ
セル断面図を用いて説明する。図中１１は制御ゲート、
１２は浮遊ゲート、１３はソース、１４はドレイン、１
５はウェル、１６は基板である。この書込み方法では、
図１２の（a）に示すように、例えば書込み選択メモリ
セルのソース１３をOPEN、制御ゲート１１を１７V、ド
レイン１４を０Vにし、FNトンネル現象を利用して、電
子を浮遊ゲート１２に注入することでデータの書込みを
行なう。この際、書込み非選択のメモリセルにはFNトン
ネル現象が起こらないように、図１２の（b）に示すよ
うな書込み非選択電圧、例えば５Vをドレイン１４に印
加する。

【０００５】このFNトンネル現象を利用した書込み方法
は、書込み動作時において各メモリセルにはほとんど電
流が流れないため、並列動作を行ない同時にデータを書
込むメモリセル数を増やすことで、高速書込み動作を実
現することが可能となる。

【０００６】但し、書込み動作の後には必ず書込みデー
タの検証を行なう、いわゆるベリファイ動作が必要とな
るため、高速動作を実現するためにはこのベリファイ動
作にも並列動作が必要となる。このベリファイ方法に
は、電流センス方式と電圧センス方式がある。

【０００７】電流センス方式では、例えば図１３の
（ａ）に示すように、メモリセルのソース線SSを０V、
ビット線BLL、BLRに１Vを印加する。更に、ワード線WL
に検証電圧を印加し、この時にメモリセルMへ流れる電
流ＩｍとダミーメモリセルDMへ流れる電流Ｉｒｅｆとを
電流センス回路１９で比較する。

【０００８】一方、電圧センス方式では、例えば図１３
の（b）に示すように、メモリセルのソース線SSを０V、
内部電源VRPCLを３V、制御信号RPCLを１V＋N型MOSトラ
ンジスタのしきい値とし、ビット線BLLに１Vを印加す
る。その後、信号RPCLを０Vにし、更にワード線WLに検
証電圧を印加してビット線BLLの電圧変化を電圧センス
回路２１で検出する。すなわち、メモリセルＭのしきい
値が検証電圧よりも高く、電流が流れなければビット線
BLLに印加された電圧は変化せずに書込み完了、メモリ
セルＭのしきい値が検証電圧よりも低く、電流が流れれ
ばビット線BLLに印加された電圧は０Vに低下し書込み未
完了と判定する。

【０００９】いずれのベリファイ方法においても、メモ
リセルには電流が流れるが、電圧センス方式では内部電
源VRPCLからの電圧供給を、信号RPCLを０Vにすることに
よって遮断するため、低消費電流での動作が可能とな
る。従って、並列動作による高速化を図るためには、電
圧センス方式の方が有利と言える。

【００１０】以上のことから、FNトンネル現象を利用し
た書込み方法を用い、電圧センス方式によるベリファイ
を行なうことが、低消費電流での高速動作を実現するた
めには、最も良い方法である考えられてきた。

【００１１】

【発明が解決しようとする課題】しかし、FNトンネル現
象を利用した書込み方法は、低消費電流での動作が可能
である反面書込み動作が遅いため、並列動作を行なうに
しても高速化に限界が生じてしまう。

【００１２】そこで、本願出願人は書込み効率を改善す
ることで低消費電流での動作が可能であり、かつ書込み
動作が速い新たなメモリセルとして、平成１１年7月１
４日に特許出願した特願平１１−２００２４２に記載さ
れているセルを提案した。

【００１３】この新しいメモリセルにおける、書込み動
作の概略を図１４を用いて簡単に説明する。図中１０は
第３ゲート即ち、補助ゲート（ＡＧ）、１１は制御ゲー
ト、１２は浮遊ゲート、１３はソース、１４はドレイ
ン、１５はウェル、１６は基板である。このメモリセル
は、制御ゲート１１と浮遊ゲート１２を持つ従来のメモ
リセルに加え、図示したように第３の補助ゲート１０を
有している。

【００１４】書込み動作時には、図１４の（a）に示す
ように、例えば書込み選択メモリセルのソース１３を０
V、補助ゲート１０を２V、制御ゲート１１を１２V、ド
レイン１４を５Vにし、ソース１３とドレイン１４との
間のチャネル領域に発生したホットエレクトロンを浮遊
ゲート１２に注入することでデータの書込みを行なう。

【００１５】この際、書込み非選択のメモリセルにはホ
ットエレクトロンが発生しないように、図１４の（b）
に示すようにドレイン１４を０Vにする。このメモリセ
ルは、前記したように補助ゲート１０を有するため、書
込み時に浮遊ゲート１２と補助ゲート１０との境界部下
のチャネルに、大きな横方向及び縦方向の電界が形成さ
れる。これにより、ホットエレクトロンの発生及び注入
効率が増大し、従来のメモリセルよりもチャネル電流が
小さいにもかかわらず、高速の書込みが可能となる。な
お、もっと詳細には図１８乃至２１を用いて後で説明す
る。

【００１６】従って、この特願平１１−２００２４２に
記載された注入効率の優れたメモリセルを用い、更に電
圧センス方式のベリファイ方法を使用すれば、更なる高
速低消費電力動作が期待できるので、本発明者はそのた
めに有効なベリファイ方法を種々検討した。しかし、こ
れらの方法にも種々の問題が生じた。なお、以下の問題
点は本発明者によって初めて検討されたものである。

【００１７】前記したように、従来方法であるFNトンネ
ル現象を利用した書込み方法では、書込み選択のメモリ
セルのドレインに０V、書込み非選択のメモリセルのド
レインに５Vを印加する。これに対し、ホットエレクト
ロン注入による書込み方法では、書込み選択のメモリセ
ルのドレインに５V、書込み非選択のメモリセルのドレ
インに０Vを印加しなければならない。このため、ホッ
トエレクトロン注入による書込み方法を使用する際に
は、ＦＮトンネル現象による書込み方法で用いる書込み
・ベリファイ回路動作をそのまま適用することができな
い。次に、そのことを簡単に説明する。

【００１８】図１５を用いて、本発明者が検討したFNト
ンネル現象を利用した書き込み及びベリファイ動作方法
の概略を説明する。図１５の（a）にはその回路図、
（b）にはそのフローチャートを示す。

【００１９】初めに、データの書込みを行なう。例え
ば、YゲートＭＯＳＦＥＴ３１、YプリゲートＭＯＳＦＥ
Ｔ３２を介して、I／O線（I／OL）からノードSLLに書込
み選択データ０V、あるいは書込み非選択データ３.３V
を入力し、センスラッチ回路３３の電源VSLPを５V、VSL
Nを０Vにして、書込み選択のノードSLLを０V、書込み非
選択のノードSLLを５Vにする。

【００２０】次に、内部電源VPCLを３.３V、信号PCLを
３.３V＋N型MOSトランジスタのしきい値の電圧にする。
この動作により、ノードSLLが０Vとなっている書込み選
択の選択ビット線BLLは０V、ノードSLLが５Vとなってい
る書込み非選択の非選択ビット線BLLは３.３Vとなる。
ここで、更に信号TRLを５V＋N型MOSトランジスタのしき
い値の電圧にする。この動作により、書込み選択の選択
ビット線BLLは０V、書込み非選択の非選択ビット線BLL
は５Vとなる。この状態で、メモリセルＭのソース線SS
をOPEN状態にすると同時にワード線WLを１７Vにする。
以上の動作により、書込み選択のメモリセルにだけFNト
ンネル現象が起こり、データの書込みが行なわれる。

【００２１】次に、ベリファイ動作を行なう。メモリセ
ルＭのソース線SSを０Vにし、内部電源VRPCLを３.３V、
信号RPCLを１V＋N型MOSトランジスタのしきい値にする
ことでメモリセルのビット線BLLに１Vを印加する。

【００２２】その後、信号RPCLを０Vにすると同時にワ
ード線WLに検証電圧を印加する。この動作により、もし
メモリセルＭのしきい値が検証電圧よりも高く、電流が
流れなければビット線BLLの電圧は１Vに保持され、メモ
リセルＭのしきい値が検証電圧よりも低く、電流が流れ
れば０Vに低下する。

【００２３】その後、信号TRLを３.３Vにすることで、
ビット線BLLのデータをセンスラッチ回路３３の出力ノ
ードSLLに転送する。次に、センスラッチ回路３３の電
源VSLPを３.３V、VSLNを０Vにして、センスラッチ回路
３３の出力ノードSLLのデータを３.３Vと０Vに増幅す
る。次に、この状態で全メモリセルＭが書込みを完了し
たかを検証する。

【００２４】もし、ノードSLLが全て３.３Vであれば書
込み動作は終了する。１つでもノードSLLが０Vとなって
いれば、２回目の書込み動作の準備をする。すなわち、
センスラッチ回路３３の電源VSLPを５V、VSLNを０Vにす
ることで、前記したセンスラッチ回路３３の出力ノード
SLLの電圧３.３Vと０Vを、更に５Vと０Vに増幅する。

【００２５】この動作により、メモリセルＭのしきい値
が検証電圧よりも高く、書込みが充分の場合にはノード
SLLの電圧は５V、メモリセルＭのしきい値が検証電圧よ
りも低く、書込みが不充分の場合にはノードSLLの電圧
は０Vとなる。

【００２６】最後に、この状態で信号TRLを７Vにすれ
ば、１回目の書込みで所望のしきい値まで書込まれたメ
モリセルＭのビット線BLLには書込み非選択の５Vが印加
され、書込みが不充分であったメモリセルのビット線BL
Lには書込み選択の０Vが印加される。

【００２７】以上が、FNトンネル現象を利用した書込み
及びベリファイ動作の概略である。

【００２８】一方、特願平１１−２００２４２で提案し
たようなホットエレクトロン注入による書込み及びベリ
ファイ動作方法のフローチャートの一例を図１６に示
す。

【００２９】ホットエレクトロン注入による書込みで
は、図１４で説明したように、書込み選択のメモリセル
Ｍのドレインに５V、書込み非選択のメモリセルＭのド
レインに０Vを印加しなければならない。すなわち、書
込み時に印加されるビット線電圧が、上記ＦＮトンネル
注入の場合とは反転するので、上記図１５の（ａ）に示
した回路動作をそのまま適用することはできない。

【００３０】本発明の目的は、ホットエレクトロン注入
によって書込み動作を行いかつ電圧センス方式によるベ
リファイ方法を可能とし、もって低消費電流でかつ高速
動作が可能な不揮発性半導体記憶装置を提供することに
ある。

【００３１】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、浮遊ゲートへのホットエレクトロン注入に
よってデータの書込みを行ない、かつ書込みデータの検
証を行なうために、ビット線へ印加した電圧がメモリセ
ルのしきい値によって変化するか否かを検出する電圧セ
ンス回路を備えるものである。

【００３２】特に、特願平１１−２００２４２に記載さ
れたような第３の補助ゲートを設けた不揮発性半導体メ
モリでは、浮遊ゲートへのホットエレクトロンの注入に
よってデータの書込み動作を行った後にそのデータの書
き込み状態を検証する際に、この第３ゲートも有効に活
用した電圧センス方式とすることにより効率的に確実に
検証するものである。

【００３３】例えば、書込みデータの検証時に、浮遊ゲ
ート上部の制御ゲートには書込み時の電圧よりも小さい
検証電圧を印加し、第３ゲートには書込み時の電圧より
も大きい電圧を印加することによって効率的に確実に検
証することができる。

【００３４】また、本発明の代表的な実施形態によれ
ば、フリップフロップ型のセンスラッチ回路で構成され
た検証回路の出力ノードとメモリセルのビット線との間
にその間を結合するＭＯＳＦＥＴと検証回路によって検
証したデータを変換してビット線に転送するための複数
のＭＯＳＦＥＴからなる変換回路が接続され、例えば、
検証したデータが少なくとも１回反転され、書き込みが
不十分なメモリセルに対して継続して書き込み動作が可
能なようにされている。

【００３５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。なお、実施の形態を説明するため
の全図において、同一の機能を有するものには同一の符
号を付し、その繰り返しの説明は省略する。また、書込
み及びベリファイ動作の対象ビット線はBLLとし、レフ
ァレンス側のビット線をBLRとする。なお、タイミング
波形を示す図２、３、５、６、９、１１において、特に
数値が記載されていない電圧に関しては、低電位側を０
V高電位側を３.３Vとする。更に、N型MOSトランジスタ
のしきい値は１Vと仮定して説明する。なお、説明の中
で使用する電圧は一例であり、これに限定する必要はな
い。

【００３６】実施形態１ まず、図１と２を用いて、本発明の第１の実施の形態を
説明する。図１は図１４で説明したメモリセルＭに対す
る書込み・ベリファイ動作に必要な回路図で、図２はベ
リファイ動作のタイミング波形図である。

【００３７】まず、全メモリセルの書込みが完了したか
を検証した後、以下の書込み・ベリファイ動作を行な
う。

【００３８】最初に、タイミングt０で内部電源VRSAL、
VRSARを３.３V、VSLP、VSLNを０.５V、制御信号RSAL、R
SARを１V＋N型MOSトランジスタのしきい値となる１.５
V、DDCL、DDCRを３.３Vにする。これにより、書込み選
択、非選択にかかわらずセンスラッチ回路３３の出力ノ
ードSLL、SLRを０.５V、ビット線BLL、BLRを０Vにセッ
トする。次に、タイミングt１で制御信号RSAL、RSAR、D
DCL、DDCRを０Vにしてセンスラッチ回路３３の出力ノー
ドSLL、SLRとビット線BLL、BLRのセットを終了する。

【００３９】次に、タイミングt２でＭＯＳＦＥＴ３
１、３２、３７，３８を通して、即ち、Yゲート（ＹＧ
Ｌ、ＹＧＲ）とYプリゲート（ＹＰＧＬ、ＹＰＧＲ）に
電圧を印加して（簡略化のため図２では省略）、I／O線
（I／OLとI／OR）から各々書込み選択のノードSLLには
３.３V、書込み選択のレファレンスノードSLRには０V、
書込み非選択のノードSLLには０V、書込み非選択のレフ
ァレンスノードSLRには３.３Vを入力する。

【００４０】次に、タイミングt３で内部電源VSLP、VSL
Nを各々３.３Vと０Vにし、センスラッチ回路３３の出力
ノードSLL、SLRのデータを増幅する。これにより、書込
み選択のノードSLLは３.３V、書込み選択のレファレン
スノードSLRは０V、書込み非選択のノードSLLは０V、書
込み非選択のレファレンスノードSLRは３.３Vとなる。

【００４１】次に、タイミングt４で内部電源VSLP、VSL
Nを各々５Vと０Vにし、センスラッチ回路３３の出力ノ
ードSLL、SLRのデータを書込み動作に備えて増幅する。
これにより、書込み選択のノードSLLは５V、書込み選択
のレファレンスノードSLRは０V、書込み非選択のノード
SLLは０V、書込み非選択のレファレンスノードSLRは５
Ｖとなる。

【００４２】次に、タイミングｔ５で補助ゲートAG（即
ち、図１４の第３ゲート１０に相当する）に２V、ワー
ド線WLに１２Vを印加する。この時、制御信号TRL、TRR
はNMOSが充分にオンして、ビット線BLLに書込み電圧の
５Vが確実に印加されるような電圧、例えば７Vにする。
これにより、書込み選択のビット線BLLには５V、書込み
選択のレファレンス側のビット線BLRには０V、書込み非
選択のビット線BLLには０V、書込み非選択のレファレン
ス側のビット線BLRには５Vが印加され、書込み選択のメ
モリだけにデータが書込まれる。次に、タイミングt６
で補助ゲートAG、ワード線WL、制御信号TRL、TRRを０V
にして書込みを終了する。

【００４３】次に、タイミングt７で制御信号DDCL、DDC
Rを３.３Vにしてビット線BLL、BLRを０Vにリセットす
る。また、これと同時に、内部電源VSLPを３.３Vにす
る。これにより、書込み選択のノードSLLは３.３V、書
込み選択のレファレンスノードSLRは０V、書込み非選択
のノードSLLは０V、書込み非選択のレファレンスノード
SLRは３.３Vとなる。次に、タイミングt８で制御信号DD
CL、DDCRを０Vにして、ビット線BLL、BLRへの０Vの供給
を遮断する。

【００４４】次に、タイミングt９〜t１７の間で、セン
スラッチ回路の出力ノードSLLデータを反転させる。

【００４５】まず、タイミングt９で内部電源VRPCL、VR
PCRを３.３V、制御信号RPCL、RPCRを各々１V＋N型MOSト
ランジスタのしきい値となる２Vと０.５V＋N型MOSトラ
ンジスタのしきい値となる１.５Vにする。これにより、
書込み選択、非選択にかかわらず全てのビット線BLLを
１V、レファレンス側のビット線BLRを０.５Vにプリチャ
ージする。次に、タイミングt１０で制御信号RPCL、RPC
Rを０Vにして、プリチャージ電圧の供給を遮断する。

【００４６】次に、タイミングt１１で制御信号PCLを
３.３Vにする。この時、内部電源VPCLは０Vである。こ
のため、センスラッチ回路３３の出力ノードSLLが３.３
Vとなっている場合のビット線BLLだけが１Vから０Vに変
化する。このため、書込み選択のビット線BLLは０V、書
込み非選択のビット線BLLは１Vとなる。この時、レファ
レンス側のビット線BLRは書込み選択、非選択にかかわ
らず０.５Vが保持される。次に、タイミングt１２で制
御信号PCLを０Vにし、センスラッチ回路３３の出力ノー
ドSLLとビット線BLLとを遮断する。

【００４７】次に、タイミングt１３で内部電源VSLP、V
SLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSト
ランジスタのしきい値となる１.５Vにする。これによ
り、センスラッチ回路３３の出力ノードSLL、SLRは書込
み選択、非選択にかかわらず０.５Vにセットされる。次
に、タイミングt１４で制御信号RSAL、RSARを０Vにし
て、センスラッチ回路３３の出力ノードSLL、SLRへの
０.５Vの供給を遮断する。

【００４８】次に、タイミングt１５で制御信号TRL、TR
Rを３.３Vにし、ビット線のデータをセンスラッチ回路
３３の出力ノードに転送する。これにより、書込み選択
のセンスラッチ回路３３の出力ノードSLLは０V、書込み
選択のレファレンスノードSLRは０.５V、書込み非選択
のノードSLLは１V、書込み非選択のレファレンスノード
SLRは０.５Vとなる。次に、タイミングt１６で制御信号
TRL、TRRを０Vにし、ビット線とセンスラッチ回路の出
力ノードとを遮断する。

【００４９】次に、タイミングt１７で内部電源VSLP、V
SLNを各々３.３Vと０Vにすることで、センスラッチ回路
３３の出力ノードSLL、SLRのデータを増幅する。これに
より、書込み選択のノードSLLは０V、書込み選択のレフ
ァレンスノードSLRは３.３V、書込み非選択のノードSLL
は３.３V、書込み非選択のレファレンスノードSLRは０V
となる。また、これと同時に、制御信号DDCL、DDCRを
３.３Vにし、ビット線BLL、BLRを０Vにリセットする。

【００５０】以上タイミングt９〜t１７までの動作によ
り、センスラッチ回路３３の出力ノードSLL、SLRのデー
タを反転させる。次に、タイミングt１８で制御信号DDC
L、DDCRを０Vにし、ビット線BLL、BLRへの０Vの供給を
遮断する。

【００５１】次に、タイミングt１９で制御信号RPCL、R
PCRを各々１V＋N型MOSトランジスタのしきい値となる２
Vと０.５V＋N型MOSトランジスタのしきい値となる１.５
Vにする。これにより、書込み選択、非選択にかかわら
ず全てのビット線BLLを１V、レファレンス側のビット線
BLRを０.５Vにプリチャージする。次に、タイミングt２
０で制御信号RPCL、RPCRを０Vにして、プリチャージ電
圧の供給を遮断する。

【００５２】次に、タイミングt２１でメモリセルＭの
ワード線WLに上記書込み時の電圧１２Ｖより小さい検証
電圧（ベリファイ電圧）例えば１.５V、補助ゲートAGに
書込み時の電圧２Ｖよりも大きい３.３Vの電圧を印加
し、メモリディスチャージ動作を行なう。この時、メモ
リセルＭのビット線BLLには１Vの電圧がプリチャージさ
れているため、メモリセルＭのしきい値がベリファイ電
圧の１.５Vより高く、書込みが充分の状態であればメモ
リセルＭには電流が流れない。このため、ビット線BLL
の電圧は１Vが保持される。一方、メモリセルＭのしき
い値がベリファイ電圧の１.５Vより低く、書込みが不充
分の状態であればメモリセルＭには電流が流れる。この
ため、ビット線BLLの電圧は０Vにディスチャージされ
る。この時、レファレンス側のビット線BLRは書込み選
択、非選択にかかわらず０.５Vが保持される。次に、タ
イミングt２２でメモリセルのワード線WLと補助ゲートA
Gを０Vにし、メモリディスチャージを終了する。

【００５３】次に、タイミングt２３で内部電源VPCLを
３.３V、制御信号PCLを１V＋N型MOSトランジスタのしき
い値となる２Vにする。これにより、センスラッチ回路
３３の出力ノードSLLのデータが３.３Vとなっている場
合のビット線BLLだけが０Vから１Vに変化する。このた
め、書込み選択のビット線BLLは、前記メモリディスチ
ャージの結果がそのまま保持され、書込み非選択のビッ
ト線BLLは前記メモリディスチャージの結果にかかわら
ず１Vになる。この時、レファレンス側のビット線BLRは
書込み選択、非選択にかかわらず０.５Vが保持される。
次に、タイミングt２４で内部電源VPCLと制御信号PCLを
０Vにし、センスラッチ回路３３の出力ノードSLLとビッ
ト線BLLとを遮断する。

【００５４】次に、タイミングt２５で内部電源VSLP、V
SLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSト
ランジスタのしきい値となる１.５Vにする。これによ
り、センスラッチ回路３３の出力ノードSLL、SLRは書込
み選択、非選択にかかわらず０.５Vにセットされる。次
に、タイミングt２６で制御信号RSAL、RSARを０Vにし
て、センスラッチ回路３３の出力ノードSLL、SLRへの
０.５Vの供給を遮断する。

【００５５】次に、タイミングt２７で制御信号TRL、TR
Rを３.３Vにし、ビット線のデータをセンスラッチ回路
の出力ノードに転送する。これにより、書込み選択のセ
ンスラッチ回路の出力ノードSLLは、前記メモリディス
チャージ動作の結果、ビット線BLLが１Vに保持された場
合、すなわち書込みが充分であった場合には１V、ビッ
ト線BLLが０Vにディスチャージされた場合、すなわち書
込みが不充分であった場合には０Vとなる。また、書込
み非選択のビット線BLLはメモリディスチャージの結果
にかかわらず１Vとなっているため、書込み非選択のセ
ンスラッチ回路３３の出力ノードSLLは、メモリディス
チャージの結果にかかわらず１Vとなる。また、レファ
レンス側のセンスラッチ回路の出力ノードSLRは書込み
選択、非選択にかかわらず０.５Vとなる。次に、タイミ
ングt２８で制御信号TRL、TRRを０Vにする。これによ
り、ビット線とセンスラッチ回路の出力ノードとを遮断
する。

【００５６】次に、タイミングt２９で内部電源VSLP、V
SLNを各々３.３Vと０Vにし、センスラッチ回路の出力ノ
ードSLL、SLRのデータを増幅する。これにより、書込み
選択のセンスラッチ回路３３の出力ノードは、前記メモ
リディスチャージ動作の結果、書込みが充分であった場
合にはSLLが３.３V、レファレンスノードSLRが０Vとな
り、書込みが不充分であった場合には、SLLが０V、レフ
ァレンスノードSLRが３.３Vとなる。また、書込み非選
択のセンスラッチ回路３３の出力ノードは、前記メモリ
ディスチャージ動作の結果にかかわらず、SLLが３.３
V、レファレンスノードSLRが０Vとなる。更にこれと同
時に、制御信号DDCL、DDCRを３.３Vにし、ビット線BL
L、BLRを０Vにリセットする。次に、タイミングt３０で
制御信号DDCL、DDCRを０Vにし、ビット線BLL、BLRへの
０Vの供給を遮断する。

【００５７】次に、タイミングt３１〜t３９までの動作
により、センスラッチ回路３３の出力ノードSLLデータ
を反転させる。

【００５８】まず、タイミングt３１で制御信号RPCL、R
PCRを各々１V＋N型MOSトランジスタのしきい値となる２
Vと０.５V＋N型MOSトランジスタのしきい値となる１.５
Vにする。これにより、書込み選択、非選択にかかわら
ず全てのビット線BLLを１V、レファレンス側のビット線
BLRを０.５Vにプリチャージする。次に、タイミングt３
２で内部電源VRPCL、VRPCRと制御信号RPCL、RPCRを０V
にして、プリチャージ電圧の供給を遮断する。

【００５９】次に、タイミングt３３で制御信号PCLを
３.３Vにする。この時、内部電源VPCLは０Vである。こ
のため、センスラッチ回路３３の出力ノードSLLが３.３
Vとなっている場合のビット線BLLだけが１Vから０Vに変
化する。このため、書込み選択のビット線BLLは、前記
メモリディスチャージ動作の結果、書込みが充分であっ
た場合には０V、書込みが不充分であった場合には１Vと
なり、書込み非選択のビット線BLLは、前記メモリディ
スチャージ動作の結果にかかわらず０Vとなる。また、
レファレンス側のビット線BLRは書込み選択、非選択に
かかわらず０.５Vに保持される。次に、タイミングt３
４で制御信号PCLを０Vにし、センスラッチ回路３３の出
力ノードSLLとビット線BLLとを遮断する。

【００６０】次に、タイミングt３５で内部電源VSLP、V
SLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSト
ランジスタのしきい値となる１.５Vにする。これによ
り、センスラッチ回路３３の出力ノードSLL、SLRは書込
み選択、非選択にかかわらず０.５Vにセットされる。次
に、タイミングt３６で制御信号RSAL、RSARを０Vにし
て、センスラッチ回路３３の出力ノードSLL、SLRへの
０.５Vの供給を遮断する。

【００６１】次に、タイミングt３７で制御信号TRL、TR
Rを３.３Vにし、ビット線のデータをセンスラッチ回路
３３の出力ノードに転送する。これにより、書込み選択
のセンスラッチ回路３３の出力ノードSLLは、前記メモ
リディスチャージ動作の結果、書込みが充分であった場
合には０V、書込みが不充分であった場合には１Vとな
る。また、書込み非選択のビット線BLLはメモリディス
チャージの結果にかかわらず０Vとなっているため、書
込み非選択のセンスラッチ回路３３の出力ノードSLL
は、メモリディスチャージの結果にかかわらず０Vとな
る。また、レファレンス側のセンスラッチ回路の出力ノ
ードSLRは書込み選択、非選択にかかわらず０.５Vとな
る。次に、タイミングt３８で制御信号TRL、TRRを０Vに
する。これにより、ビット線とセンスラッチ回路３３の
出力ノードとを遮断する。

【００６２】次に、タイミングt３９で内部電源VSLP、V
SLNを各々３.３Vと０Vにし、センスラッチ回路３３の出
力ノードSLL、SLRのデータを増幅する。これにより、書
込み選択のセンスラッチ回路の出力ノードは、前記メモ
リディスチャージ動作の結果、書込みが充分であった場
合にはSLLが０V、レファレンスノードSLRが３.３Vとな
り、書込みが不充分であった場合には、SLLが３.３V、
レファレンスノードSLRが０Vとなる。また、書込み非選
択のセンスラッチ回路３３の出力ノードは、前記メモリ
ディスチャージ動作の結果にかかわらず、SLLが０V、レ
ファレンスノードSLRが３.３Vとなる。更にこれと同時
に、制御信号DDCL、DDCRを３.３Vにし、ビット線BLL、B
LRを０Vにリセットする。

【００６３】以上タイミングt３１〜t３９までの動作に
より、センスラッチ回路３３の出力ノードSLL、SLRのデ
ータを反転させる。次に、タイミングt４０で制御信号D
DCL、DDCRを０Vにし、ビット線BLL、BLRへの０Vの供給
を遮断する。また、これと同時に、内部電源VSLP、VSLN
を各々５Vと０Vにし、センスラッチ回路の出力ノードSL
L、SLRのデータを書込み動作に備えて増幅する。これに
より、書込み選択のセンスラッチ回路３３の出力ノード
は、前記メモリディスチャージ動作の結果、書込みが充
分であった場合にはSLLが０V、レファレンスノードSLR
が５Vとなり、書込みが不充分であった場合には、SLLが
５V、レファレンスノードSLRが０Vとなる。また、書込
み非選択のセンスラッチ回路３３の出力ノードは、前記
メモリディスチャージ動作の結果にかかわらず、SLLが
０V、レファレンスノードSLRが５Vとなる。

【００６４】次に、タイミングt４１で補助ゲートAGに
２V、ワード線WLに１２Vを印加する。この時、制御信号
TRL、TRRはNMOSが充分にオンして、ビット線BLLに書込
み電圧の５Vが確実に印加されるような電圧、例えば７V
にする。これにより、書込み選択のビット線は、前記メ
モリディスチャージ動作の結果、書込みが充分であった
場合にはBLLが０V、レファレンス側のBLRが５V、書込み
が不充分であった場合にはBLLが５V、レファレンス側の
ビット線BLRが０Vとなる。また、書込み非選択のビット
線は、前記メモリディスチャージ動作の結果にかかわら
ずBLLが０V、レファレンス側のビット線BLRが５Vとな
る。すなわち、書込み選択のメモリセルにおいて、最初
の書込み動作で書込みが不充分であったメモリセルのビ
ット線BLLにだけ５Vの電圧が印加され、再度書込み動作
が行なわれる。次に、タイミングt４２で補助ゲートA
G、ワード線WL、制御信号TRL、TRRを０Vにして書込みを
終了する。

【００６５】その後、全メモリセルの書込みが完了した
かを検証し、完了していれば書込み・ベリファイ動作を
終了し、完了していなければ完了するまでタイミングt
７〜t４３までの動作を繰り返す。

【００６６】以上が、実施の形態１における書込み・ベ
リファイ動作である。本実施形態では回路変更をするこ
となく、図１５の（ａ）の回路構成をそのまま使用する
ことができる。

【００６７】本実施の形態１では、Ｎ型ＭＯＳＦＥＴ２
２，２３はそれぞれセンスラッチ回路即ち、フリップフ
ロップ型の検証回路３３の出力ノード（ＳＬＬ、ＳＬＲ
に相当）とビットライン（ＢＬＬ，ＢＬＲ）を直列に結
合するための一種のスイッチの機能を有している。ま
た、ソース・ドレインが直列に接続されたＮ型ＭＯＳＦ
ＥＴ２４と３４及びＮ型ＭＯＳＦＥＴ２９と３９はビッ
トラインＢＬＬと内部電源ＶＰＣＬとの間に，ＢＬＲと
内部電源ＶＰＣＲとの間にそれぞれ接続され、またＭＯ
ＳＦＥＴ２４と２９のゲートはそれぞれ信号線ＰＣＬ、
ＰＣＲに接続され、ＭＯＳＦＥＴ３４と３９のゲートは
それぞれセンスラッチ回路（フリップフロップ型の検証
回路）３３の出力ノードＳＬＬ，ＳＬＲに接続されてお
り、これらのトランジスタ群はセンスラッチ回路３３に
よって検証したデータを変換してビット線ＢＬＬ，ＢＬ
Ｒに転送するために有効に機能している。

【００６８】また、センスラッチ回路３３以外の部分を
全てNMOSトランジスタで構成できるため、NMOSトランジ
スタとPMOSトランジスタ間のウェル分離領域を小さく抑
えることができ、レイアウト面積の縮小化が図れる。

【００６９】また、メモリセルＭの補助ゲートである第
３ゲートはデータ書込み時のみでなくベリファイ時にも
有効に活用され、特に、ベリファイ時の方が書き込みの
時よりも大きい電圧（絶対値が大きい電圧）が印加され
効率的に確実に書き込み状態を検証することができる。

【００７０】実施形態２ 次に、図１と３を用いて、本発明の第２の実施の形態を
説明する。図１は前記したように書込み・ベリファイ動
作に必要な回路図で、図３はベリファイ動作のタイミン
グ波形図である。

【００７１】本実施形態２は、メモリセルＭとして図１
４で説明したホットエレクトロン注入型のセルを用い、
上記第１の実施形態ではドレイン側から書込み電圧を印
加していたものを、ソース側から印加する方法である。
すなわち、書込み選択のメモリセルＭにはソース側に書
込み電圧を印加し、ドレイン側を０Vにする。この時、
書込み非選択のメモリセルにもソース側へ書込み電圧が
印加されるため、ドレイン側に書込み電圧と同じ電位の
書込み阻止電圧を印加し、書込みを防止する。

【００７２】詳細動作は省略するが、まず、全メモリセ
ルの書込みが完了したかを検証した後、以下の書込み・
ベリファイ動作を行なう。

【００７３】最初に、タイミングt０で内部電源VRSAL、
VRSARを３.３V、VSLP、VSLNを０.５V、制御信号RSAL、R
SARを１V＋N型MOSトランジスタのしきい値となる１.５
V、DDCL、DDCRを３.３Vにする。これにより、書込み選
択、非選択にかかわらずセンスラッチ回路の出力ノード
SLL、SLRを０.５V、ビット線BLL、BLRを０Vにセットす
る。次に、タイミングt１で制御信号RSAL、RSAR、DDC
L、DDCRを０Vにしてセンスラッチ回路の出力ノードSL
L、SLRとビット線BLL、BLRのセットを終了する。

【００７４】次に、タイミングt２でＭＯＳＦＥＴ３
１、３２、３７、３８とを通して、即ち、Yゲート（Ｙ
ＧＬ、ＹＧＲ）、Yプリゲート（ＹＰＧＬ、ＹＰＧＲ）
に電圧を印加して、I／O線（I／OLとI／OR）から各々書
込み選択のノードSLLには０V、書込み選択のレファレン
スノードSLRには３.３V、書込み非選択のノードSLLには
３.３V、書込み非選択のレファレンスノードSLRには０V
を入力する。

【００７５】次に、タイミングt３で内部電源VSLP、VSL
Nを各々３.３Vと０Vにし、センスラッチ回路３３の出力
ノードSLL、SLRのデータを増幅する。これにより、書込
み選択のノードSLLは０V、書込み選択のレファレンスノ
ードSLRは３.３V、書込み非選択のノードSLLは３.３V、
書込み非選択のレファレンスノードSLRは０Vとなる。

【００７６】次に、タイミングt４で内部電源VSLP、VSL
Nを各々５Vと０Vにし、センスラッチ回路の出力ノードS
LL、SLRのデータを書込み動作に備えて増幅する。これ
によって、書込み選択のノードSLLは０V、書込み選択の
レファレンスノードSLRは５V、書込み非選択のノードSL
Lは５V、書込み非選択のレファレンスノードSLRは０Vと
なる。

【００７７】次に、タイミングt５で補助ゲートAG（即
ち、図１４の第３ゲート１０）に２V、ワード線WLに１
２V、ソース線SSに書込み電圧５Vを印加する。この時、
制御信号TRL、TRRはNMOSが充分にオンして、ビット線BL
Lに書込み阻止電圧の５Vが確実に印加されるような電
圧、例えば７Vにする。これにより、書込み選択のビッ
ト線BLLには０V、書込み選択のレファレンス側のビット
線BLRには５V、書込み非選択のビット線BLLには５V、書
込み非選択のレファレンス側のビット線BLRには０Vが印
加され、書込み選択のメモリだけにデータが書込まれ
る。次に、タイミングt６で補助ゲートAG、ワード線W
L、ソース線SS、制御信号TRL、TRRを０Vにして書込みを
終了する。

【００７８】次に、タイミングt７で制御信号DDCL、DDC
Rを３.３Vにしてビット線BLL、BLRを０Vにリセットす
る。また、これと同時に、内部電源VSLPを３.３Vにす
る。これにより、書込み選択のノードSLLは０V、書込み
選択のレファレンスノードSLRは３.３V、書込み非選択
のノードSLLは３.３V、書込み非選択のレファレンスノ
ードSLRは０Vとなる。次に、タイミングt８で制御信号D
DCL、DDCRを０Vにして、ビット線BLL、BLRへの０Vの供
給を遮断する。

【００７９】次に、タイミングt９で制御信号RPCL、RPC
Rを各々１V＋N型MOSトランジスタのしきい値となる２V
と０.５V＋N型MOSトランジスタのしきい値となる１.５V
にする。これにより、書込み選択、非選択にかかわらず
全てのビット線BLLを１V、レファレンス側のビット線BL
Rを０.５Vにプリチャージする。次に、タイミングt１０
で内部電源VRPCL、VRPCRと制御信号RPCL、RPCRを０Vに
して、プリチャージ電圧の供給を遮断する。

【００８０】次に、タイミングt１１でメモリセルＭの
ワード線WLに書込み時の電圧１２Ｖよりも小さい検証電
圧（ベリファイ電圧）例えば１.５V、補助ゲートAGに書
込み時の電圧２Ｖよりも大きい３.３Vの電圧を印加し、
メモリディスチャージ動作を行なう。この時、メモリセ
ルのビット線BLLには１Vの電圧がプリチャージされてい
るため、メモリセルのしきい値がベリファイ電圧の１.
５Vより高く、書込みが充分の状態であればメモリセル
には電流が流れない。このため、ビット線BLLの電圧は
１Vが保持される。一方、メモリセルのしきい値がベリ
ファイ電圧の１.５Vより低く、書込みが不充分の状態で
あればメモリセルには電流が流れる。このため、ビット
線BLLの電圧は０Vにディスチャージされる。この時、レ
ファレンス側のビット線BLRは書込み選択、非選択にか
かわらず０.５Vが保持される。次に、タイミングt１２
でメモリセルのワード線WLと補助ゲートAGを０Vにし、
メモリディスチャージを終了する。

【００８１】次に、タイミングt１３で内部電源VPCLを
３.３V、制御信号PCLを１V＋N型MOSトランジスタのしき
い値となる２Vにする。これにより、センスラッチ回路
３３の出力ノードSLLのデータが３.３Vとなっている場
合のビット線BLLだけが０Vから１Vに変化する。このた
め、書込み選択のビット線BLLは、前記メモリディスチ
ャージの結果がそのまま保持され、書込み非選択のビッ
ト線BLLは前記メモリディスチャージの結果にかかわら
ず１Vになる。この時、レファレンス側のビット線BLRは
書込み選択、非選択にかかわらず０.５Vが保持される。
次に、タイミングt１４で内部電源VPCLと制御信号PCLを
０Vにし、センスラッチ回路３３の出力ノードSLLとビッ
ト線BLLとを遮断する。

【００８２】次に、タイミングt１５で内部電源VSLP、V
SLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSト
ランジスタのしきい値となる１.５Vにする。これによ
り、センスラッチ回路３３の出力ノードSLL、SLRは書込
み選択、非選択にかかわらず０.５Vにセットされる。次
に、タイミングt１６で制御信号RSAL、RSARを０Vにし
て、センスラッチ回路３３の出力ノードSLL、SLRへの
０.５Vの供給を遮断する。

【００８３】次に、タイミングt１７で制御信号TRL、TR
Rを３.３Vにし、ビット線のデータをセンスラッチ回路
３３の出力ノードに転送する。これにより、書込み選択
のセンスラッチ回路３３の出力ノードSLLは、前記メモ
リディスチャージ動作の結果、ビット線BLLが１Vに保持
された場合、すなわち書込みが充分であった場合には１
V、ビット線BLLが０Vにディスチャージされた場合、す
なわち書込みが不充分であった場合には０Vとなる。ま
た、書込み非選択のビット線BLLはメモリディスチャー
ジの結果にかかわらず１Vとなっているため、書込み非
選択のセンスラッチ回路の出力ノードSLLは、メモリデ
ィスチャージの結果にかかわらず１Vとなる。また、レ
ファレンス側のセンスラッチ回路の出力ノードSLRは書
込み選択、非選択にかかわらず０.５Vとなる。次に、タ
イミングt１８で制御信号TRL、TRRを０Vにする。これに
より、ビット線とセンスラッチ回路の出力ノードとを遮
断する。

【００８４】次に、タイミングt１９で内部電源VSLP、V
SLNを各々３.３Vと０Vにし、センスラッチ回路３３の出
力ノードSLL、SLRのデータを増幅する。これにより、書
込み選択のセンスラッチ回路３３の出力ノードは、前記
メモリディスチャージ動作の結果、書込みが充分であっ
た場合にはSLLが３.３V、レファレンスノードSLRが０V
となり、書込みが不充分であった場合には、SLLが０V、
レファレンスノードSLRが３.３Vとなる。また、書込み
非選択のセンスラッチ回路３３の出力ノードは、前記メ
モリディスチャージ動作の結果にかかわらず、SLLが３.
３V、レファレンスノードSLRが０Vとなる。更にこれと
同時に、制御信号DDCL、DDCRを３.３Vにし、ビット線BL
L、BLRを０Vにリセットする。次に、タイミングt２０で
制御信号DDCL、DDCRを０Vにし、ビット線BLL、BLRへの
０Vの供給を遮断する。また、これと同時に、内部電源V
SLP、VSLNを各々５Vと０Vにし、センスラッチ回路３３
の出力ノードSLL、SLRのデータを書込み動作に備えて増
幅する。これにより、書込み選択のセンスラッチ回路３
３の出力ノードは、前記メモリディスチャージ動作の結
果、書込みが充分であった場合にはSLLが５V、レファレ
ンスノードSLRが０Vとなり、書込みが不充分であった場
合には、SLLが０V、レファレンスノードSLRが５Vとな
る。また、書込み非選択のセンスラッチ回路３３の出力
ノードは、前記メモリディスチャージ動作の結果にかか
わらず、SLLが５V、レファレンスノードSLRが０Vとな
る。

【００８５】次に、タイミングt２１で補助ゲートAGに
２V、ワード線WLに１２V、ソース線SSに書込み電圧５V
を印加する。この時、制御信号TRL、TRRはNMOSが充分に
オンして、ビット線BLLに書込み阻止電圧の５Vが確実に
印加されるような電圧、例えば７Vにする。これによ
り、書込み選択のビット線BLLには０V、書込み選択のレ
ファレンス側のビット線BLRには５V、書込み非選択のビ
ット線BLLには５V、書込み非選択のレファレンス側のビ
ット線BLRには０Vが印加され、書込み選択のメモリだけ
にデータが書込まれる。すなわち、書込み選択のメモリ
セルＭにおいて、最初の書込み動作で書込みが不充分で
あったメモリセルＭのビット線BLLにだけ０Vの電圧が印
加され、再度書込み動作が行なわれる。次に、タイミン
グt２２で補助ゲートAG、ワード線WL、ソース線SS、制
御信号TRL、TRRを０Vにして書込みを終了する。

【００８６】その後、全メモリセルＭの書込みが完了し
たかを検証し、完了していれば書込み・ベリファイ動作
を終了し、完了していなければ完了するまでタイミング
t７〜t２３までの動作を繰り返す。

【００８７】以上が、実施の形態２における書込み・ベ
リファイ動作である。本実施形態では図１５の（ａ）に
示した回路構成の主要部を変更することなく、そのまま
使用することができる。

【００８８】また、センスラッチ回路３３以外の部分を
全てNMOSトランジスタのみで構成できるため、NMOSトラ
ンジスタとPMOSトランジスタ間のウェル分離領域を小さ
く抑えることができ、ＬＳＩを構成する上でレイアウト
面積の縮小化が図れる。更に、実施形態１において必要
であった、センスラッチ回路３３の出力ノードSLLデー
タを反転させる動作が不必要なため、一層の高速動作が
可能となる。

【００８９】また、実施の形態１と同様、メモリセルＭ
の補助ゲートである第３ゲートはデータ書込み時のみで
なくベリファイ時にも有効に活用され、特に、ベリファ
イ時の方が書き込みの時よりも大きい電圧（絶対値が大
きい電圧）が印加され効率的に確実に書き込み状態を検
証することができる。

【００９０】実施形態３ まず、図４と５とを用いて、本発明の第３の実施の形態
を説明する。図４は書込み・ベリファイ動作に必要な回
路図で、図５はベリファイ動作のタイミング波形図であ
る。

【００９１】本実施形態は、メモリセルＭとして図１４
で説明したホットエレクトロン注入型のセルを用い、図
１の回路構成の一部にP型MOSトランジスタ３５を使用す
るものである。詳細動作は省略するが、まず、全メモリ
セルの書込みが完了したかを検証した後、以下の書込み
・ベリファイ動作を行なう。

【００９２】最初に、タイミングt０で内部電源VRSAL、
VRSARを３.３V、VSLP、VSLNを０.５V、制御信号RSAL、R
SARを１V＋N型MOSトランジスタのしきい値となる１.５
V、DDCL、DDCRを３.３Vにする。これにより、書込み選
択、非選択にかかわらずセンスラッチ回路３３の出力ノ
ードSLL、SLRを０.５V、ビット線BLL、BLRを０Vにセッ
トする。次に、タイミングt１で制御信号RSAL、RSAR、D
DCL、DDCRを０Vにしてセンスラッチ回路３３の出力ノー
ドSLL、SLRとビット線BLL、BLRのセットを終了する。

【００９３】次に、タイミングt２で、前記した実施形
態と同様に、Yゲート（ＹＧＬ、ＹＧＲ）、Yプリゲート
（ＹＰＧＬ、ＹＰＧＲ）を介して、I／O線（I／OLとI／
OR）から各々書込み選択のノードSLLには３.３V、書込
み選択のレファレンスノードSLRには０V、書込み非選択
のノードSLLには０V、書込み非選択のレファレンスノー
ドSLRには３.３Vを入力する。

【００９４】次に、タイミングt３で内部電源VSLP、VSL
Nを各々３.３Vと０Vにし、センスラッチ回路の出力ノー
ドSLL、SLRのデータを増幅する。これにより、書込み選
択のノードSLLは３.３V、書込み選択のレファレンスノ
ードSLRは０V、書込み非選択のノードSLLは０V、書込み
非選択のレファレンスノードSLRは３.３Vとなる。

【００９５】次に、タイミングt４で内部電源VSLP、VSL
Nを各々５Vと０Vにし、センスラッチ回路の出力ノードS
LL、SLRのデータを書込み動作に備えて増幅する。これ
によって、書込み選択のノードSLLは５V、書込み選択の
レファレンスノードSLRは０V、書込み非選択のノードSL
Lは０V、書込み非選択のレファレンスノードSLRは５Vと
なる。

【００９６】次に、タイミングt５でメモリセルの補助
ゲートAG即ち、図１４の第３ゲート１０に２V、ワード
線WLに１２Vを印加する。この時、制御信号TRL、TRRはN
MOSが充分にオンして、ビット線BLLに書込み電圧の５V
が確実に印加されるような電圧、例えば７Vにする。こ
れにより、書込み選択のビット線BLLには５V、書込み選
択のレファレンス側のビット線BLRには０V、書込み非選
択のビット線BLLには０V、書込み非選択のレファレンス
側のビット線BLRには５Vが印加され、書込み選択のメモ
リだけにデータが書込まれる。次に、タイミングt６で
補助ゲートAG、ワード線WL、制御信号TRL、TRRを０Vに
して書込みを終了する。

【００９７】次に、タイミングt７で制御信号DDCL、DDC
Rを３.３Vにしてビット線BLL、BLRを０Vにリセットす
る。また、これと同時に、内部電源VSLPを３.３Vにす
る。これにより、書込み選択のノードSLLは３.３V、書
込み選択のレファレンスノードSLRは０V、書込み非選択
のノードSLLは０V、書込み非選択のレファレンスノード
SLRは３.３Vとなる。次に、タイミングt８で制御信号DD
CL、DDCRを０Vにして、ビット線BLL、BLRへの０Vの供給
を遮断する。

【００９８】次に、タイミングt９で内部電源VRPCL、VR
PCRを３.３V、制御信号RPCL、RPCRを各々１V＋N型MOSト
ランジスタのしきい値となる２Vと０.５V＋N型MOSトラ
ンジスタのしきい値となる１.５Vにする。これにより、
書込み選択、非選択にかかわらず全てのビット線BLLを
１V、レファレンス側のビット線BLRを０.５Vにプリチャ
ージする。次に、タイミングt１０で内部電源VRPCL、VR
PCRと制御信号RPCL、RPCRを０Vにして、プリチャージ電
圧の供給を遮断する。

【００９９】次に、タイミングt１１でメモリセルのワ
ード線WLに書込み時の電圧１２Ｖよりも小さい検証電圧
（ベリファイ電圧）例えば１.５V、補助ゲートAGに書込
み時の電圧２Ｖよりも大きい３.３Vの電圧を印加し、メ
モリディスチャージ動作を行なう。この時、メモリセル
のビット線BLLには１Vの電圧がプリチャージされている
ため、メモリセルのしきい値がベリファイ電圧の１.５V
より高く、書込みが充分の状態であればメモリセルには
電流が流れない。このため、ビット線BLLの電圧は１Vが
保持される。一方、メモリセルのしきい値がベリファイ
電圧の１.５Vより低く、書込みが不充分の状態であれば
メモリセルには電流が流れる。このため、ビット線BLL
の電圧は０Vにディスチャージされる。この時、レファ
レンス側のビット線BLRは書込み選択、非選択にかかわ
らず０.５Vが保持される。次に、タイミングt１２でメ
モリセルのワード線WLと補助ゲートAGを０Vにし、メモ
リディスチャージを終了する。

【０１００】次に、タイミングt１３で内部電源VPCLを
３.３V、制御信号PCLを１V＋N型MOSトランジスタのしき
い値となる２Vにする。これにより、センスラッチ回路
３３の出力ノードSLLのデータが０Vとなっている場合の
ビット線BLLだけが０Vから１Vに変化する。このため、
書込み選択のビット線BLLは、前記メモリディスチャー
ジの結果がそのまま保持され、書込み非選択のビット線
BLLは前記メモリディスチャージの結果にかかわらず１V
になる。この時、レファレンス側のビット線BLRは書込
み選択、非選択にかかわらず０.５Vが保持される。次
に、タイミングt１４で制御信号PCLを０Vにし、センス
ラッチ回路３３の出力ノードSLLとビット線BLLとを遮断
する。

【０１０１】次に、タイミングt１５で内部電源VSLP、V
SLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSト
ランジスタのしきい値となる１.５Vにする。これによ
り、センスラッチ回路３３の出力ノードSLL、SLRは書込
み選択、非選択にかかわらず０.５Vにセットされる。次
に、タイミングt１６で制御信号RSAL、RSARを０Vにし
て、センスラッチ回路の出力ノードSLL、SLRへの０.５V
の供給を遮断する。

【０１０２】次に、タイミングt１７で制御信号TRL、TR
Rを３.３Vにし、ビット線のデータをセンスラッチ回路
３３の出力ノードに転送する。これにより、書込み選択
のセンスラッチ回路３３の出力ノードSLLは、前記メモ
リディスチャージ動作の結果、ビット線BLLが１Vに保持
された場合、すなわち書込みが充分であった場合には１
V、ビット線BLLが０Vにディスチャージされた場合、す
なわち書込みが不充分であった場合には０Vとなる。ま
た、書込み非選択のビット線BLLはメモリディスチャー
ジの結果にかかわらず１Vとなっているため、書込み非
選択のセンスラッチ回路３３の出力ノードSLLは、メモ
リディスチャージの結果にかかわらず１Vとなる。ま
た、レファレンス側のセンスラッチ回路の出力ノードSL
Rは書込み選択、非選択にかかわらず０.５Vとなる。次
に、タイミングt１８で制御信号TRL、TRRを０Vにする。
これにより、ビット線とセンスラッチ回路の出力ノード
とを遮断する。

【０１０３】次に、タイミングt１９で内部電源VSLP、V
SLNを各々３.３Vと０Vにし、センスラッチ回路３３の出
力ノードSLL、SLRのデータを増幅する。これにより、書
込み選択のセンスラッチ回路３３の出力ノードは、前記
メモリディスチャージ動作の結果、書込みが充分であっ
た場合にはSLLが３.３V、レファレンスノードSLRが０V
となり、書込みが不充分であった場合には、SLLが０V、
レファレンスノードSLRが３.３Vとなる。また、書込み
非選択のセンスラッチ回路３３の出力ノードは、前記メ
モリディスチャージ動作の結果にかかわらず、SLLが３.
３V、レファレンスノードSLRが０Vとなる。更にこれと
同時に、制御信号DDCLを３.３V、RPCRを０.５V＋N型MOS
トランジスタのしきい値となる１.５Vにする。これによ
り、書込み選択、非選択にかかわらず全てのビット線BL
Lを０Vにリセットし、レファレンス側のビット線BLRを
０.５Vにプリチャージする。次に、タイミングt２０で
制御信号DDCL、RPCRを０Vにし、ビット線BLLへの０Vと
レファレンス側のビット線BLRへの０.５Vの供給を遮断
する。

【０１０４】次に、タイミングt２１〜t２７までの動作
により、センスラッチ回路の出力ノードSLLデータを反
転させる。

【０１０５】まず、タイミングt２１で制御信号PCLを１
V＋N型MOSトランジスタのしきい値となる２Vにする。こ
れにより、センスラッチ回路の出力ノードSLLのデータ
が０Vとなっている場合のビット線BLLだけが０Vから１V
に変化する。このため、書込み選択のビット線BLLは、
前記メモリディスチャージ動作の結果、書込みが充分で
あった場合には０V、書込みが不充分であった場合には
１Vとなり、書込み非選択のビット線BLLは、前記メモリ
ディスチャージ動作の結果にかかわらず０Vとなる。ま
た、レファレンス側のビット線BLRは書込み選択、非選
択にかかわらず０.５Vに保持される。次に、タイミング
t２２で内部電源VPCLと制御信号PCLを０Vにし、センス
ラッチ回路の出力ノードSLLとビット線BLLとを遮断す
る。

【０１０６】次に、タイミングt２３で内部電源VSLP、V
SLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSト
ランジスタのしきい値となる１.５Vにする。これによ
り、センスラッチ回路３３の出力ノードSLL、SLRは書込
み選択、非選択にかかわらず０.５Vにセットされる。次
に、タイミングt２４で制御信号RSAL、RSARを０Vにし
て、センスラッチ回路の出力ノードSLL、SLRへの０.５V
の供給を遮断する。

【０１０７】次に、タイミングt２５で制御信号TRL、TR
Rを３.３Vにし、ビット線のデータをセンスラッチ回路
３３の出力ノードに転送する。これにより、書込み選択
のセンスラッチ回路３３の出力ノードSLLは、前記メモ
リディスチャージ動作の結果、書込みが充分であった場
合には０V、書込みが不充分であった場合には１Vとな
る。また、書込み非選択のビット線BLLはメモリディス
チャージの結果にかかわらず０Vとなっているため、書
込み非選択のセンスラッチ回路３３の出力ノードSLL
は、メモリディスチャージの結果にかかわらず０Vとな
る。また、レファレンス側のセンスラッチ回路の出力ノ
ードSLRは書込み選択、非選択にかかわらず０.５Vとな
る。次に、タイミングt２６で制御信号TRL、TRRを０Vに
する。これにより、ビット線とセンスラッチ回路の出力
ノードとを遮断する。

【０１０８】次に、タイミングt２７で内部電源VSLP、V
SLNを各々３.３Vと０Vにし、センスラッチ回路３３の出
力ノードSLL、SLRのデータを増幅する。これにより、書
込み選択のセンスラッチ回路３３の出力ノードは、前記
メモリディスチャージ動作の結果、書込みが充分であっ
た場合にはSLLが０V、レファレンスノードSLRが３.３V
となり、書込みが不充分であった場合には、SLLが３.３
V、レファレンスノードSLRが０Vとなる。また、書込み
非選択のセンスラッチ回路３３の出力ノードは、前記メ
モリディスチャージ動作の結果にかかわらず、SLLが０
V、レファレンスノードSLRが３.３Vとなる。更にこれと
同時に、制御信号DDCL、DDCRを３.３Vにし、ビット線BL
L、BLRを０Vにリセットする。

【０１０９】以上タイミングt２１〜t２７までの動作に
より、センスラッチ回路３３の出力ノードSLL、SLRのデ
ータを反転させる。

【０１１０】次に、タイミングt２８で制御信号DDCL、D
DCRを０Vにし、ビット線BLL、BLRへの０Vの供給を遮断
する。また、これと同時に、内部電源VSLP、VSLNを各々
５Vと０Vにし、センスラッチ回路３３の出力ノードSL
L、SLRのデータを書込み動作に備えて増幅する。これに
より、書込み選択のセンスラッチ回路３３の出力ノード
は、前記メモリディスチャージ動作の結果、書込みが充
分であった場合にはSLLが０V、レファレンスノードSLR
が５Vとなり、書込みが不充分であった場合には、SLLが
５V、レファレンスノードSLRが０Vとなる。また、書込
み非選択のセンスラッチ回路３３の出力ノードは、前記
メモリディスチャージ動作の結果にかかわらず、SLLが
０V、レファレンスノードSLRが５Vとなる。

【０１１１】次に、タイミングt２９で補助ゲートAGに
２V、ワード線WLに１２Vを印加する。この時、制御信号
TRL、TRRはNMOSが充分にオンして、ビット線BLLに書込
み電圧の５Vが確実に印加されるような電圧、例えば７V
にする。これにより、書込み選択のビット線は、前記メ
モリディスチャージ動作の結果、書込みが充分であった
場合にはBLLが０V、レファレンス側のBLRが５V、書込み
が不充分であった場合にはBLLが５V、レファレンス側の
ビット線BLRが０Vとなる。また、書込み非選択のビット
線は、前記メモリディスチャージ動作の結果にかかわら
ずBLLが０V、レファレンス側のビット線BLRが５Vとな
る。すなわち、書込み選択のメモリセルにおいて、最初
の書込み動作で書込みが不充分であったメモリセルのビ
ット線BLLにだけ５Vの電圧が印加され、再度書込み動作
が行なわれる。次に、タイミングt３０で補助ゲートA
G、ワード線WL、制御信号TRL、TRRを０Vにして書込みを
終了する。

【０１１２】その後、全メモリセルの書込みが完了した
かを検証し、完了していれば書込み・ベリファイ動作を
終了し、完了していなければ完了するまでタイミングt
７〜t３１までの動作を繰り返す。

【０１１３】以上が、実施の形態３における書込み・ベ
リファイ動作である。

【０１１４】本実施の形態３では、Ｎ型ＭＯＳＦＥＴ２
２，２３はそれぞれセンスラッチ回路即ち、フリップフ
ロップ型の検証回路３３の出力ノード（ＳＬＬ、ＳＬＲ
に相当）とビットライン（ＢＬＬ，ＢＬＲ）を直列に結
合するための一種のスイッチの機能を有している。ま
た、ソース・ドレインが直列に接続されたＮ型ＭＯＳＦ
ＥＴ２４とＰ型ＭＯＳＦＥＴ３５及びＮ型ＭＯＳＦＥＴ
２９とＰ型ＭＯＳＦＥＴ３６はビットラインＢＬＬと内
部電源ＶＰＣＬとの間に，ＢＬＲと内部電源ＶＰＣＲと
の間にそれぞれ接続され、またＭＯＳＦＥＴ２４と２９
のゲートはそれぞれ信号線ＰＣＬ、ＰＣＲに接続され、
ＭＯＳＦＥＴ３５と３６のゲートはそれぞれセンスラッ
チ回路（フリップフロップ型の検証回路）３３の出力ノ
ードＳＬＬ，ＳＬＲに接続されており、これらのトラン
ジスタ群はセンスラッチ回路３３によって検証したデー
タを変換してビット線ＢＬＬ，ＢＬＲに転送するために
有効に機能している。

【０１１５】本実施形態では、実施形態１において２回
必要であったセンスラッチ回路の出力ノードSLLデータ
を反転させる動作が１回で済むため、高速動作が可能と
なる。

【０１１６】また、実施の形態１や２と同様、メモリセ
ルＭの補助ゲートである第３ゲートはデータ書込み時の
みでなくベリファイ時にも有効に活用され、特に、ベリ
ファイ時の方が書き込みの時よりも大きい電圧（絶対値
が大きい電圧）が印加され効率的に確実に書き込み状態
を検証することができる。

【０１１７】実施形態４ 次に、図４と６を用いて、本発明の第４の実施の形態を
説明する。図４は前記したように書込み・ベリファイ動
作に必要な回路図で、図６はベリファイ動作のタイミン
グ波形図である。

【０１１８】本実施形態では、実施形態３と同様の回路
を用い、書込み選択データを実施形態３とは反対の０
V、書込み非選択データを３.３Vとした際の動作方法を
説明する。詳細動作は省略するが、まず、全メモリセル
の書込みが完了したかを検証した後、以下の書込み・ベ
リファイ動作を行なう。

【０１１９】最初に、タイミングt０で内部電源VRSAL、
VRSARを３.３V、VSLP、VSLNを０.５V、制御信号RSAL、R
SARを１V＋N型MOSトランジスタのしきい値となる１.５
V、DDCL、DDCRを３.３Vにする。これにより、書込み選
択、非選択にかかわらずセンスラッチ回路３３の出力ノ
ードSLL、SLRを０.５V、ビット線BLL、BLRを０Vにセッ
トする。次に、タイミングt１で制御信号RSAL、RSAR、D
DCL、DDCRを０Vにしてセンスラッチ回路の出力ノードSL
L、SLRとビット線BLL、BLRのセットを終了する。

【０１２０】次に、タイミングt２で前記同様Yゲート、
Yプリゲートを介して、I／O線（I／OLとI／OR）から各
々書込み選択のノードSLLには０V、書込み選択のレファ
レンスノードSLRには３.３V、書込み非選択のノードSLL
には３.３V、書込み非選択のレファレンスノードSLRに
は０Vを入力する。

【０１２１】次に、タイミングt３で内部電源VSLP、VSL
Nを各々３.３Vと０Vにし、センスラッチ回路３３の出力
ノードSLL、SLRのデータを増幅する。これにより、書込
み選択のノードSLLは０V、書込み選択のレファレンスノ
ードSLRは３.３V、書込み非選択のノードSLLは３.３V、
書込み非選択のレファレンスノードSLRは０Vとなる。

【０１２２】次に、タイミングt４で内部電源VSLP、VSL
Nを各々５Vと０Vにし、センスラッチ回路３３の出力ノ
ードSLL、SLRのデータを書込み動作に備えて増幅する。
これにより、書込み選択のノードSLLは０V、書込み選択
のレファレンスノードSLRは５V、書込み非選択のノード
SLLは５V、書込み非選択のレファレンスノードSLRは０V
となる。

【０１２３】次に、タイミングt５で補助ゲートAGに２
V、ワード線WLに１２Vを印加する。この時、内部電源VP
CL、VPCRを書込み電圧の５V、制御信号PCL、PCRをNMOS
が充分にオンして、ビット線BLLに書込み電圧の５Vが確
実に印加されるような電圧、例えば７Vにする。これに
より、書込み選択のビット線BLLには５V、書込み選択の
レファレンス側のビット線BLRには０V、書込み非選択の
ビット線BLLには０V、書込み非選択のレファレンス側の
ビット線BLRには５Vが印加され、書込み選択のメモリだ
けにデータが書込まれる。次に、タイミングt６で補助
ゲートAG、ワード線WL、内部電源VPCL、VPCR、制御信号
PCL、PCRを０Vにして書込みを終了する。

【０１２４】次に、タイミングt７で内部電源VRPCRを
３.３V、制御信号DDCLを３.３V、RPCRを０.５V＋N型MOS
トランジスタのしきい値となる１.５Vにする。これによ
り、書込み選択、非選択にかかわらず全てのビット線BL
Lを０Vにリセットし、レファレンス側のビット線BLRを
０.５Vにプリチャージする。また、これと同時に、内部
電源VSLPを３.３Vにする。これにより、書込み選択のノ
ードSLLは０V、書込み選択のレファレンスノードSLRは
３.３V、書込み非選択のノードSLLは３.３V、書込み非
選択のレファレンスノードSLRは０Vとなる。次に、タイ
ミングt８で制御信号DDCL及びRPCRを０Vにし、ビット線
BLLへの０Vとレファレンス側のビット線BLRへの０.５V
の供給を遮断する。

【０１２５】次に、タイミングt９〜t１５までの動作に
より、センスラッチ回路３３の出力ノードSLLデータを
反転させる。

【０１２６】まず、タイミングt９で内部電源VPCLを３.
３V、制御信号PCLを１V＋N型MOSトランジスタのしきい
値となる２Vにする。これにより、センスラッチ回路３
３の出力ノードSLLのデータが０Vとなっている場合のビ
ット線BLLだけが０Vから１Vに変化する。このため、書
込み選択のビット線BLLは１V、書込み非選択のビット線
BLLは０Vとなる。また、レファレンス側のビット線BLR
は書込み選択、非選択にかかわらず０.５Vに保持され
る。次に、タイミングt１０で制御信号PCLを０Vにし、
センスラッチ回路３３の出力ノードSLLとビット線BLLと
を遮断する。

【０１２７】次に、タイミングt１１で内部電源VSLP、V
SLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSト
ランジスタのしきい値となる１.５Vにする。これによ
り、センスラッチ回路３３の出力ノードSLL、SLRは書込
み選択、非選択にかかわらず０.５Vにセットされる。次
に、タイミングt１２で制御信号RSAL、RSARを０Vにし
て、センスラッチ回路の出力ノードSLL、SLRへの０.５V
の供給を遮断する。

【０１２８】次に、タイミングt１３で制御信号TRL、TR
Rを３.３Vにし、ビット線のデータをセンスラッチ回路
３３の出力ノードに転送する。これにより、書込み選択
のセンスラッチ回路の出力ノードSLLは１V、書込み選択
のレファレンスノードSLRは０.５V、書込み非選択のノ
ードSLLは０V、書込み非選択のレファレンスノードSLR
は０.５Vとなる。次に、タイミングt１４で制御信号TR
L、TRRを０Vにし、ビット線とセンスラッチ回路の出力
ノードとを遮断する。

【０１２９】次に、タイミングt１５で内部電源VSLP、V
SLNを各々３.３Vと０Vにすることで、センスラッチ回路
３３の出力ノードSLL、SLRのデータを増幅する。これに
より、書込み選択のノードSLLは３.３V、書込み選択の
レファレンスノードSLRは０V、書込み非選択のノードSL
Lは０V、書込み非選択のレファレンスノードSLRは３.３
Vとなる。また、これと同時に、制御信号DDCL、DDCRを
３.３Vにし、ビット線BLL、BLRを０Vにリセットする。

【０１３０】以上タイミングt９〜t１５までの動作によ
り、センスラッチ回路の出力ノードSLL、SLRのデータを
反転させる。次に、タイミングt１６で制御信号DDCL、D
DCRを０Vにし、ビット線BLL、BLRへの０Vの供給を遮断
する。

【０１３１】次に、タイミングt１７で内部電源VRPCLを
３.３V、制御信号RPCL、RPCRを各々１V＋N型MOSトラン
ジスタのしきい値となる２Vと０.５V＋N型MOSトランジ
スタのしきい値となる１.５Vにする。これにより、書込
み選択、非選択にかかわらず全てのビット線BLLを１V、
レファレンス側のビット線BLRを０.５Vにプリチャージ
する。次に、タイミングt１８で内部電源VRPCL、VRPC
R、制御信号RPCL、RPCRを０Vにして、プリチャージ電圧
の供給を遮断する。

【０１３２】次に、タイミングt１９でメモリセルのワ
ード線WLに書込み時の電圧１２Ｖよりも小さい検証電圧
（ベリファイ電圧）例えば１.５V、補助ゲートAGに書込
み時の電圧２Ｖよりも大きい３.３Vの電圧を印加し、メ
モリディスチャージ動作を行なう。この時、メモリセル
のビット線BLLには１Vの電圧がプリチャージされている
ため、メモリセルのしきい値がベリファイ電圧の１.５V
より高く、書込みが充分の状態であればメモリセルには
電流が流れない。このため、ビット線BLLの電圧は１Vが
保持される。一方、メモリセルのしきい値がベリファイ
電圧の１.５Vより低く、書込みが不充分の状態であれば
メモリセルには電流が流れる。このため、ビット線BLL
の電圧は０Vにディスチャージされる。この時、レファ
レンス側のビット線BLRは書込み選択、非選択にかかわ
らず０.５Vが保持される。次に、タイミングt２０でメ
モリセルのワード線WLと補助ゲートAGを０Vにし、メモ
リディスチャージを終了する。

【０１３３】次に、タイミングt２１で制御信号PCLを１
V＋N型MOSトランジスタのしきい値となる２Vにする。こ
れにより、センスラッチ回路３３の出力ノードSLLのデ
ータが０Vとなっている場合のビット線BLLだけが０Vか
ら１Vに変化する。このため、書込み選択のビット線BLL
は、前記メモリディスチャージ動作の結果、書込みが充
分であった場合には１V、書込みが不充分であった場合
には０Vとなり、書込み非選択のビット線BLLは、前記メ
モリディスチャージ動作の結果にかかわらず１Vとな
る。また、レファレンス側のビット線BLRは書込み選
択、非選択にかかわらず０.５Vに保持される。次に、タ
イミングt２２で内部電源VPCLと制御信号PCLを０Vに
し、センスラッチ回路３３の出力ノードSLLとビット線B
LLとを遮断する。

【０１３４】次に、タイミングt２３で内部電源VSLP、V
SLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSト
ランジスタのしきい値となる１.５Vにする。これによ
り、センスラッチ回路３３の出力ノードSLL、SLRは書込
み選択、非選択にかかわらず０.５Vにセットされる。次
に、タイミングt２４で制御信号RSAL、RSARを０Vにし
て、センスラッチ回路の出力ノードSLL、SLRへの０.５V
の供給を遮断する。

【０１３５】次に、タイミングt２５で制御信号TRL、TR
Rを３.３Vにし、ビット線のデータをセンスラッチ回路
３３の出力ノードに転送する。これにより、書込み選択
のセンスラッチ回路３３の出力ノードSLLは、前記メモ
リディスチャージ動作の結果、書込みが充分であった場
合には１V、書込みが不充分であった場合には０Vとな
る。また、書込み非選択のビット線BLLはメモリディス
チャージの結果にかかわらず１Vとなっているため、書
込み非選択のセンスラッチ回路３３の出力ノードSLL
は、メモリディスチャージの結果にかかわらず１Vとな
る。また、レファレンス側のセンスラッチ回路３３の出
力ノードSLRは書込み選択、非選択にかかわらず０.５V
となる。次に、タイミングt２６で制御信号TRL、TRRを
０Vにする。これにより、ビット線とセンスラッチ回路
３３の出力ノードとを遮断する。

【０１３６】次に、タイミングt２７で内部電源VSLP、V
SLNを各々３.３Vと０Vにし、センスラッチ回路３３の出
力ノードSLL、SLRのデータを増幅する。これにより、書
込み選択のセンスラッチ回路３３の出力ノードは、前記
メモリディスチャージ動作の結果、書込みが充分であっ
た場合にはSLLが３.３V、レファレンスノードSLRが０V
となり、書込みが不充分であった場合には、SLLが０V、
レファレンスノードSLRが３.３Vとなる。また、書込み
非選択のセンスラッチ回路３３の出力ノードは、前記メ
モリディスチャージ動作の結果にかかわらず、SLLが３.
３V、レファレンスノードSLRが０Vとなる。更にこれと
同時に、制御信号DDCL、DDCRを３.３Vにし、ビット線BL
L、BLRを０Vにリセットする。次に、タイミングt２８で
制御信号DDCL、DDCRを０Vにし、ビット線BLL、BLRへの
０Vの供給を遮断する。

【０１３７】また、これと同時に、内部電源VSLP、VSLN
を各々５Vと０Vにし、センスラッチ回路の出力ノードSL
L、SLRのデータを書込み動作に備えて増幅する。これに
より、書込み選択のセンスラッチ回路３３の出力ノード
は、前記メモリディスチャージ動作の結果、書込みが充
分であった場合にはSLLが５V、レファレンスノードSLR
が０Vとなり、書込みが不充分であった場合には、SLLが
０V、レファレンスノードSLRが５Vとなる。また、書込
み非選択のセンスラッチ回路３３の出力ノードは、前記
メモリディスチャージ動作の結果にかかわらず、SLLが
５V、レファレンスノードSLRが０Vとなる。

【０１３８】次に、タイミングt２９で補助ゲートAGに
２V、ワード線WLに１２Vを印加する。この時、内部電源
VPCL、VPCRを書込み電圧の５V、制御信号PCL、PCRをNMO
Sが充分にオンして、ビット線BLLに書込み電圧の５Vが
確実に印加されるような電圧、例えば７Vにする。これ
により、書込み選択のビット線は、前記メモリディスチ
ャージ動作の結果、書込みが充分であった場合にはBLL
が０V、レファレンス側のBLRが５V、書込みが不充分で
あった場合にはBLLが５V、レファレンス側のビット線BL
Rが０Vとなる。また、書込み非選択のビット線は、前記
メモリディスチャージ動作の結果にかかわらずBLLが０
V、レファレンス側のビット線BLRが５Vとなる。すなわ
ち、書込み選択のメモリセルにおいて、最初の書込み動
作で書込みが不充分であったメモリセルのビット線BLL
にだけ５Vの電圧が印加され、再度書込み動作が行なわ
れる。次に、タイミングt３０で補助ゲートAG、ワード
線WL、内部電源VPCL、VPCR、制御信号PCL、PCRを０Vに
して書込みを終了する。

【０１３９】その後、全メモリセルの書込みが完了した
かを検証し、完了していれば書込み・ベリファイ動作を
終了し、完了していなければ完了するまでタイミングt
７〜t３１までの動作を繰り返す。

【０１４０】以上が、実施の形態４における書込み・ベ
リファイ動作である。本実施形態では、実施形態１にお
いて２回必要であった、センスラッチ回路の出力ノード
SLLデータを反転させる動作が１回で済むため、高速動
作が可能となる。

【０１４１】また、前記各実施の形態と同様、メモリセ
ルＭの補助ゲートである第３ゲートはデータ書込み時の
みでなくベリファイ時にも有効に活用され、特に、ベリ
ファイ時の方が書き込みの時よりも大きい電圧（絶対値
が大きい電圧）が印加され効率的に確実に書き込み状態
を検証することができる。

【０１４２】実施形態５ 図７は、実施形態５における書込み・ベリファイ動作に
必要な回路図である。この回路は、実施形態３で示した
図４の回路において、内部電源VPCLに接続されたP型MOS
トランジスタ３５をN型MOSトランジスタ４５に変更し、
センスラッチ回路３３の出力ノードSLLに接続されてい
た前記N型MOSトランジスタ４５のゲートをレファレンス
側のノードSLRに接続した。また、同様に内部電源VPCR
に接続されたP型MOSトランジスタ３６をN型MOSトランジ
スタ４６に変更し、センスラッチ回路３３の出力ノード
SLRに接続されていた前記N型MOSトランジスタ４６のゲ
ートをノードSLLに接続した。これにより、実施形態３
で示した図５とまったく同様の書込み・ベリファイ動作
が可能となる。従って、書込み・ベリファイ動作の詳細
説明は省略する。

【０１４３】本実施の形態５では、前述した通り、ソー
ス・ドレインが直列に接続されたＮ型ＭＯＳＦＥＴ２４
と４５及びＮ型ＭＯＳＦＥＴ２９と４６はビットライン
ＢＬＬと内部電源ＶＰＣＬとの間に，ＢＬＲと内部電源
ＶＰＣＲとの間にそれぞれ接続され、またＭＯＳＦＥＴ
２４と２９のゲートはそれぞれ信号線ＰＣＬ、ＰＣＲに
接続されている点は図１と同様であり、ＭＯＳＦＥＴ４
５と４６のゲートはそれぞれセンスラッチ回路（フリッ
プフロップ型の検証回路）３３の出力ノードＳＬＲ，Ｓ
ＬＬに接続されている点で異なるが、これらのトランジ
スタ群は図１と同様にセンスラッチ回路３３によって検
証したデータを変換してビット線ＢＬＬ，ＢＬＲに転送
するために有効に機能している。

【０１４４】また、本実施形態では、センスラッチ回路
３３以外の部分を全てNMOSトランジスタのみで構成でき
るため、NMOSトランジスタとPMOSトランジスタ間のウェ
ル分離領域を小さく抑えることができ、レイアウト面積
の縮小化が図れる。

【０１４５】また、実施形態１において２回必要であっ
た、センスラッチ回路３３の出力ノードSLLデータを反
転させる動作が１回で済むため、高速動作が可能とな
る。

【０１４６】実施形態６ 実施形態６は、実施形態５と同様の回路を用い、書込み
選択データを実施形態５とは反対の０V、書込み非選択
データを３.３Vとした際の動作方法である。動作的に
は、実施形態４で示した図６とまったく同様の書込み・
ベリファイ動作が可能となる。従って、書込み・ベリフ
ァイ動作の詳細説明は省略する。

【０１４７】本実施形態では、センスラッチ回路３３以
外の部分を全てNMOSトランジスタのみで構成できるた
め、NMOSトランジスタとPMOSトランジスタ間のウェル分
離領域を小さく抑えることができ、レイアウト面積の縮
小化が図れる。また、実施形態１において２回必要であ
った、センスラッチ回路３３の出力ノードSLLデータを
反転させる動作が１回で済むため、高速動作が可能とな
る。

【０１４８】実施形態７ 次に、図８と９を用いて、本発明の第７の実施の形態を
説明する。図８は書込み・ベリファイ動作に必要な回路
図で、図９はベリファイ動作のタイミング波形図であ
る。

【０１４９】本実施形態は、図１で説明した回路にP型M
OSトランジスタ５１，５３とN型MOSトランジスタ５２，
５４とを増設したものである。詳細動作は省略するが、
まず、全メモリセルの書込みが完了したかを検証した
後、以下の書込み・ベリファイ動作を行なう。

【０１５０】最初に、タイミングt０で内部電源VRSAL、
VRSARを３.３V、VSLP、VSLNを０.５V、制御信号RSAL、R
SARを１V＋N型MOSトランジスタのしきい値となる１.５
V、DDCL、DDCRを３.３Vにする。これにより、書込み選
択、非選択にかかわらずセンスラッチ回路３３の出力ノ
ードSLL、SLRを０.５V、ビット線BLL、BLRを０Vにセッ
トする。次に、タイミングt１で制御信号RSAL、RSAR、D
DCL、DDCRを０Vにしてセンスラッチ回路３３の出力ノー
ドSLL、SLRとビット線BLL、BLRのセットを終了する。

【０１５１】次に、タイミングt２でYゲート（ＹＧＬ、
ＹＧＲ）、Yプリゲート（ＹＰＧＬ，ＹＰＧＲ）を介し
て、I／O線（I／OLとI／OR）から各々書込み選択のノー
ドSLLには０V、書込み選択のレファレンスノードSLRに
は３.３V、書込み非選択のノードSLLには３.３V、書込
み非選択のレファレンスノードSLRには０Vを入力する。

【０１５２】次に、タイミングt３で内部電源VSLP、VSL
Nを各々３.３Vと０Vにし、センスラッチ回路３３の出力
ノードSLL、SLRのデータを増幅する。これにより、書込
み選択のノードSLLは０V、書込み選択のレファレンスノ
ードSLRは３.３V、書込み非選択のノードSLLは３.３V、
書込み非選択のレファレンスノードSLRは０Vとなる。

【０１５３】次に、タイミングt４で内部電源VSLP、VSL
Nを各々５Vと０Vにし、センスラッチ回路３３の出力ノ
ードSLL、SLRのデータを書込み動作に備えて増幅する。
これにより、書込み選択のノードSLLは０V、書込み選択
のレファレンスノードSLRは５V、書込み非選択のノード
SLLは５V、書込み非選択のレファレンスノードSLRは０V
となる。

【０１５４】次に、タイミングt５で補助ゲートAGに２
V、ワード線WLに１２Vを印加する。この時、内部電源VP
CL２、VPCR２を書込み電圧の５V、制御信号PCL２、PCR
２をNMOSが充分にオンして、ビット線BLLに書込み電圧
の５Vが確実に印加されるような電圧、例えば７Vにす
る。これにより、書込み選択のビット線BLLには５V、書
込み選択のレファレンス側のビット線BLRには０V、書込
み非選択のビット線BLLには０V、書込み非選択のレファ
レンス側のビット線BLRには５Vが印加され、書込み選択
のメモリだけにデータが書込まれる。次に、タイミング
t６で補助ゲートAG、ワード線WL、制御信号PCL２、PCR
２を０Vにして書込みを終了する。

【０１５５】次に、タイミングt７で制御信号DDCL、DDC
Rを３.３Vにしてビット線BLL、BLRを０Vにリセットす
る。また、これと同時に、内部電源VSLPを３.３Vにす
る。これにより、書込み選択のノードSLLは０V、書込み
選択のレファレンスノードSLRは３.３V、書込み非選択
のノードSLLは３.３V、書込み非選択のレファレンスノ
ードSLRは０Vとなる。次に、タイミングt８で制御信号D
DCL、DDCRを０Vにして、ビット線BLL、BLRへの０Vの供
給を遮断する。

【０１５６】次に、タイミングt９で内部電源VRPCL、VR
PCRを３.３V、制御信号RPCL、RPCRを各々１V＋N型MOSト
ランジスタのしきい値となる２Vと０.５V＋N型MOSトラ
ンジスタのしきい値となる１.５Vにする。これにより、
書込み選択、非選択にかかわらず全てのビット線BLLを
１V、レファレンス側のビット線BLRを０.５Vにプリチャ
ージする。次に、タイミングt１０で内部電源VRPCL、VR
PCR、制御信号RPCL、RPCRを０Vにして、プリチャージ電
圧の供給を遮断する。

【０１５７】次に、タイミングt１１でメモリセルＭの
ワード線WLに書込み時の電圧１２Ｖよりも小さい検証電
圧（ベリファイ電圧）例えば１.５V、補助ゲートAGに書
込み時の電圧より大きい３.３Vの電圧を印加し、メモリ
ディスチャージ動作を行なう。この時、メモリセルＭの
ビット線BLLには１Vの電圧がプリチャージされているた
め、メモリセルのしきい値がベリファイ電圧の１.５Vよ
り高く、書込みが充分の状態であればメモリセルには電
流が流れない。このため、ビット線BLLの電圧は１Vが保
持される。一方、メモリセルのしきい値がベリファイ電
圧の１.５Vより低く、書込みが不充分の状態であればメ
モリセルには電流が流れる。このため、ビット線BLLの
電圧は０Vにディスチャージされる。この時、レファレ
ンス側のビット線BLRは書込み選択、非選択にかかわら
ず０.５Vが保持される。次に、タイミングt１２でメモ
リセルＭのワード線WLと補助ゲートAGを０Vにし、メモ
リディスチャージを終了する。

【０１５８】次に、タイミングt１３で内部電源VPCLを
３.３V、制御信号PCLを１V＋N型MOSトランジスタのしき
い値となる２Vにする。これにより、センスラッチ回路
３３の出力ノードSLLのデータが３.３Vとなっている場
合のビット線BLLだけが０Vから１Vに変化する。このた
め、書込み選択のビット線BLLは、前記メモリディスチ
ャージの結果がそのまま保持され、書込み非選択のビッ
ト線BLLは前記メモリディスチャージの結果にかかわら
ず１Vになる。この時、レファレンス側のビット線BLRは
書込み選択、非選択にかかわらず０.５Vが保持される。
次に、タイミングt１４で内部電源VPCLと制御信号PCLを
０Vにし、センスラッチ回路の出力ノードSLLとビット線
BLLとを遮断する。

【０１５９】次に、タイミングt１５で内部電源VSLP、V
SLNを０.５V、制御信号RSAL、RSARを０.５V＋N型MOSト
ランジスタのしきい値となる１.５Vにする。これによ
り、センスラッチ回路３３の出力ノードSLL、SLRは書込
み選択、非選択にかかわらず０.５Vにセットされる。次
に、タイミングt１６で制御信号RSAL、RSARを０Vにし
て、センスラッチ回路の出力ノードSLL、SLRへの０.５V
の供給を遮断する。

【０１６０】次に、タイミングt１７で制御信号TRL、TR
Rを３.３Vにし、ビット線のデータをセンスラッチ回路
３３の出力ノードに転送する。これにより、書込み選択
のセンスラッチ回路３３の出力ノードSLLは、前記メモ
リディスチャージ動作の結果、書込みが充分であった場
合には１V、書込みが不充分であった場合には０Vとな
る。また、書込み非選択のビット線BLLはメモリディス
チャージの結果にかかわらず１Vとなっているため、書
込み非選択のセンスラッチ回路３３の出力ノードSLL
は、メモリディスチャージの結果にかかわらず１Vとな
る。また、レファレンス側のセンスラッチ回路３３の出
力ノードSLRは書込み選択、非選択にかかわらず０.５V
となる。次に、タイミングt１８で制御信号TRL、TRRを
０Vにする。これにより、ビット線とセンスラッチ回路
の出力ノードとを遮断する。

【０１６１】次に、タイミングt１９で内部電源VSLP、V
SLNを各々３.３Vと０Vにし、センスラッチ回路３３の出
力ノードSLL、SLRのデータを増幅する。これにより、書
込み選択のセンスラッチ回路３３の出力ノードは、前記
メモリディスチャージ動作の結果、書込みが充分であっ
た場合にはSLLが３.３V、レファレンスノードSLRが０V
となり、書込みが不充分であった場合には、SLLが０V、
レファレンスノードSLRが３.３Vとなる。また、書込み
非選択のセンスラッチ回路３３の出力ノードは、前記メ
モリディスチャージ動作の結果にかかわらず、SLLが３.
３V、レファレンスノードSLRが０Vとなる。更にこれと
同時に、制御信号DDCL、DDCRを３.３Vにし、ビット線BL
L、BLRを０Vにリセットする。次に、タイミングt２０で
制御信号DDCL、DDCRを０Vにし、ビット線BLL、BLRへの
０Vの供給を遮断する。

【０１６２】また、これと同時に、内部電源VSLP、VSLN
を各々５Vと０Vにし、センスラッチ回路３３の出力ノー
ドSLL、SLRのデータを書込み動作に備えて増幅する。こ
れにより、書込み選択のセンスラッチ回路３３の出力ノ
ードは、前記メモリディスチャージ動作の結果、書込み
が充分であった場合にはSLLが５V、レファレンスノード
SLRが０Vとなり、書込みが不充分であった場合には、SL
Lが０V、レファレンスノードSLRが５Vとなる。また、書
込み非選択のセンスラッチ回路３３の出力ノードは、前
記メモリディスチャージ動作の結果にかかわらず、SLL
が５V、レファレンスノードSLRが０Vとなる。

【０１６３】次に、タイミングt２１で補助ゲートAGに
２V、ワード線WLに１２Vを印加する。この時、制御信号
PCL２、PCR２をNMOSが充分にオンして、ビット線BLLに
書込み電圧の５Vが確実に印加されるような電圧、例え
ば７Vにする。これにより、書込み選択のビット線は、
前記メモリディスチャージ動作の結果、書込みが充分で
あった場合にはBLLが０V、レファレンス側のBLRが５V、
書込みが不充分であった場合にはBLLが５V、レファレン
ス側のビット線BLRが０Vとなる。また、書込み非選択の
ビット線は、前記メモリディスチャージ動作の結果にか
かわらずBLLが０V、レファレンス側のビット線BLRが５V
となる。すなわち、書込み選択のメモリセルにおいて、
最初の書込み動作で書込みが不充分であったメモリセル
のビット線BLLにだけ５Vの電圧が印加され、再度書込み
動作が行なわれる。次に、タイミングt２２で補助ゲー
トAG、ワード線WL、制御信号PCL２、PCR２を０Vにして
書込みを終了する。

【０１６４】その後、全メモリセルの書込みが完了した
かを検証し、完了していれば書込み・ベリファイ動作を
終了し、完了していなければ完了するまでタイミングt
７〜t２３までの動作を繰り返す。

【０１６５】以上が、実施の形態７における書込み・ベ
リファイ動作である。

【０１６６】本実施の形態７では、図１に追加して、ソ
ース・ドレインが直列に接続されたＮ型ＭＯＳＦＥＴ５
２とＰ型ＭＯＳＦＥＴ５１及びＮ型ＭＯＳＦＥＴ５４と
Ｐ型ＭＯＳＦＥＴ５３はビットラインＢＬＬと内部電源
ＶＰＣＬ２との間に，ＢＬＲと内部電源ＶＰＣＲ２との
間にそれぞれ接続され、またＭＯＳＦＥＴ５２と５４の
ゲートはそれぞれ信号線ＰＣＬ２、ＰＣＲ２に接続さ
れ、ＭＯＳＦＥＴ５１と５３のゲートはそれぞれセンス
ラッチ回路（フリップフロップ型の検証回路）３３の出
力ノードＳＬＬ，ＳＬＲに接続されており、上記したよ
うにこれらのトランジスタ群はセンスラッチ回路３３に
よって検証したデータを変換してビット線ＢＬＬ，ＢＬ
Ｒに転送するために有効に機能している。

【０１６７】即ち、本実施形態では、実施形態１におい
て必要であったセンスラッチ回路３３の出力ノードSLL
データを反転させる動作が不必要なため、高速動作が可
能となる。

【０１６８】実施形態８ 次に、図１０と図１１とを用いて、本発明の第８の実施
の形態を説明する。図１０は書込み・ベリファイ動作に
必要な回路図で、図１１はベリファイ動作のタイミング
波形図である。

【０１６９】本実施形態は、図１の回路構成においてソ
ースを内部電源VPCL、VPCRに接続したNMOSトランジスタ
３４、３９に相当するＮＭＯＳトランジスタ６４，６９
のゲートを、センスラッチ回路３３の出力ノードSLL、S
LRではなくビット線BLL、BLRに接続し、上記NMOSトラン
ジスタと直列に接続していたNMOSトランジスタ７４，７
９のソースをビット線BLL、BLRではなくセンスラッチ回
路の出力ノードSLL、SLRに接続するものである。

【０１７０】詳細動作は省略するが、まず、全メモリセ
ルＭの書込みが完了したかを検証した後、以下の書込み
・ベリファイ動作を行なう。

【０１７１】最初に、タイミングt０で内部電源VRSAL、
VRSARを３.３V、VSLP、VSLNを０.５V、制御信号RSAL、R
SARを１V＋N型MOSトランジスタのしきい値となる１.５
V、DDCL、DDCRを３.３Vにする。これにより、書込み選
択、非選択にかかわらずセンスラッチ回路の出力ノード
SLL、SLRを０.５V、ビット線BLL、BLRを０Vにセットす
る。次に、タイミングt１で制御信号RSAL、RSAR、DDC
L、DDCRを０Vにしてセンスラッチ回路の出力ノードSL
L、SLRとビット線BLL、BLRのセットを終了する。

【０１７２】次に、タイミングt２で前記同様Yゲート、
Yプリゲートを介して、I／O線（I／OLとI／OR）から各
々書込み選択のノードSLLには３.３V、書込み選択のレ
ファレンスノードSLRには０V、書込み非選択のノードSL
Lには０V、書込み非選択のレファレンスノードSLRには
３.３Vを入力する。

【０１７３】次に、タイミングt３で内部電源VSLP、VSL
Nを各々３.３Vと０Vにし、センスラッチ回路３３の出力
ノードSLL、SLRのデータを増幅する。これにより、書込
み選択のノードSLLは３.３V、書込み選択のレファレン
スノードSLRは０V、書込み非選択のノードSLLは０V、書
込み非選択のレファレンスノードSLRは３.３Vとなる。

【０１７４】次に、タイミングt４で内部電源VSLP、VSL
Nを各々５Vと０Vにし、センスラッチ回路３３の出力ノ
ードSLL、SLRのデータを書込み動作に備えて増幅する。
これにより、書込み選択のノードSLLは５V、書込み選択
のレファレンスノードSLRは０V、書込み非選択のノード
SLLは０V、書込み非選択のレファレンスノードSLRは５V
となる。

【０１７５】次に、タイミングt５で補助ゲートAGに２
V、ワード線WLに１２Vを印加する。この時、制御信号TR
L、TRRはNMOSが充分にオンして、ビット線BLLに書込み
電圧の５Vが確実に印加されるような電圧、例えば７Vに
する。これにより、書込み選択のビット線BLLには５V、
書込み選択のレファレンス側のビット線BLRには０V、書
込み非選択のビット線BLLには０V、書込み非選択のレフ
ァレンス側のビット線BLRには５Vが印加され、書込み選
択のメモリだけにデータが書込まれる。次に、タイミン
グt６で補助ゲートAG、ワード線WL、制御信号TRL、TRR
を０Vにして書込みを終了する。

【０１７６】次に、タイミングt７で制御信号DDCL、DDC
Rを３.３Vにしてビット線BLL、BLRを０Vにリセットす
る。また、これと同時に、内部電源VSLPを３.３Vにす
る。これにより、書込み選択のノードSLLは３.３V、書
込み選択のレファレンスノードSLRは０V、書込み非選択
のノードSLLは０V、書込み非選択のレファレンスノード
SLRは３.３Vとなる。次に、タイミングt８で制御信号DD
CL、DDCRを０Vにして、ビット線BLL、BLRへの０Vの供給
を遮断する。

【０１７７】次に、タイミングt９で制御信号TRL、TRR
を１V＋N型MOSトランジスタのしきい値となる２Vにす
る。これにより、書込み選択、非選択にかかわらず全て
のビット線BLLを１V、レファレンス側のビット線BLRを
０.５Vにプリチャージする。次に、タイミングt１０で
制御信号TRL、TRRを０Vにして、プリチャージ電圧の供
給を遮断する。

【０１７８】次に、タイミングt１１でメモリセルＭの
ワード線WLに書込み時の電圧１２Ｖよりも小さい検証電
圧（ベリファイ電圧）例えば１.５V、補助ゲートAGに書
込み時に印加した電圧よりも高電圧の３.３Vの電圧を印
加し、メモリディスチャージ動作を行なう。この時、メ
モリセルの書込み選択ビット線BLLには１Vの電圧がプリ
チャージされているため、メモリセルＭのしきい値がベ
リファイ電圧の１.５Vより高く、書込みが充分の状態で
あればメモリセルには電流が流れない。このため、ビッ
ト線BLLの電圧は１Vが保持される。一方、メモリセルＭ
のしきい値がベリファイ電圧の１.５Vより低く、書込み
が不充分の状態であればメモリセルには電流が流れる。
このため、ビット線BLLの電圧は０Vにディスチャージさ
れる。この時、書込み非選択ビット線BLLは０Vとなって
いるため、メモリディスチャージ動作は起こらず０Vが
保持される。また、レファレンス側のビット線BLRは書
込み選択の場合は０V、書込み非選択の場合は１Vが保持
される。次に、タイミングt１２でメモリセルのワード
線WLと補助ゲートAGを０Vにし、メモリディスチャージ
を終了する。

【０１７９】次に、タイミングt１３で制御信号PCLを
３.３Vにする。この時、内部電源VPCLは０Vである。こ
のため、ビット線BLLが１Vとなっている場合のセンスラ
ッチ回路の出力ノードSLLだけが３.３Vから０Vに変化す
る。これにより、書込み選択のセンスラッチ回路３３の
出力ノードSLLは、前記メモリディスチャージ動作の結
果、書込みが充分であった場合にはSLLが０V、レファレ
ンスノードSLRが３.３Vとなり、書込みが不充分であっ
た場合には、SLLが３.３V、レファレンスノードSLRが０
Vとなる。また、書込み非選択のセンスラッチ回路の出
力ノードは、前記メモリディスチャージ動作の結果にか
かわらず、SLLが０V、レファレンスノードSLRが３.３V
となる。次に、タイミングt１４で制御信号PCLを０Vに
し、センスラッチ回路３３の出力ノードSLLとビット線B
LLとを遮断する。

【０１８０】次に、タイミングt１５で制御信号DDCL、D
DCRを３.３Vにし、ビット線BLL、BLRを０Vにリセットす
る。また、これと同時に、内部電源VSLP、VSLNを各々５
Vと０Vにし、センスラッチ回路３３の出力ノードSLL、S
LRのデータを書込み動作に備えて増幅する。これによ
り、書込み選択のセンスラッチ回路３３の出力ノード
は、前記メモリディスチャージ動作の結果、書込みが充
分であった場合にはSLLが０V、レファレンスノードSLR
が５Vとなり、書込みが不充分であった場合には、SLLが
５V、レファレンスノードSLRが０Vとなる。また、書込
み非選択のセンスラッチ回路３３の出力ノードは、前記
メモリディスチャージ動作の結果にかかわらず、SLLが
０V、レファレンスノードSLRが５Vとなる。次に、タイ
ミングt１６で制御信号DDCL、DDCRを０Vにし、ビット線
BLL、BLRへの０Vの供給を遮断する。

【０１８１】次に、タイミングt１７で補助ゲートAGに
２V、ワード線WLに１２Vを印加する。この時、制御信号
TRL、TRRはNMOSが充分にオンして、ビット線BLLに書込
み電圧の５Vが確実に印加されるような電圧、例えば７V
にする。これにより、書込み選択のビット線は、前記メ
モリディスチャージ動作の結果、書込みが充分であった
場合にはBLLが０V、レファレンス側のBLRが５V、書込み
が不充分であった場合にはBLLが５V、レファレンス側の
ビット線BLRが０Vとなる。また、書込み非選択のビット
線は、前記メモリディスチャージ動作の結果にかかわら
ずBLLが０V、レファレンス側のビット線BLRが５Vとな
る。すなわち、書込み選択のメモリセルにおいて、最初
の書込み動作で書込みが不充分であったメモリセルのビ
ット線BLLにだけ５Vの電圧が印加され、再度書込み動作
が行なわれる。次に、タイミングt１８で補助ゲートA
G、ワード線WL、制御信号TRL、TRRを０Vにして書込みを
終了する。

【０１８２】その後、全メモリセルの書込みが完了した
かを検証し、完了していれば書込み・ベリファイ動作を
終了し、完了していなければ完了するまでタイミングt
７〜t１９までの動作を繰り返す。

【０１８３】以上が、実施の形態８における書込み・ベ
リファイ動作である。

【０１８４】本実施の形態８では、Ｎ型ＭＯＳＦＥＴ２
２，２３はそれぞれセンスラッチ回路即ち、フリップフ
ロップ型の検証回路３３の出力ノード（ＳＬＬ、ＳＬＲ
に相当）とビットライン（ＢＬＬ，ＢＬＲ）を直列に結
合するための一種のスイッチの機能を有している。ま
た、ソース・ドレインが直列に接続されたＮ型ＭＯＳＦ
ＥＴ７４と６４及びＮ型ＭＯＳＦＥＴ７９と６９はセン
スラッチ回路３３の出力ノードＳＬＬと内部電源ＶＰＣ
Ｌとの間に，ＳＬＲと内部電源ＶＰＣＲとの間にそれぞ
れ接続され、またＭＯＳＦＥＴ６４と７９のゲートはそ
れぞれ信号線ＰＣＬ、ＰＣＲに接続され、ＭＯＳＦＥＴ
６４と６９のゲートはそれぞれビット線ＢＬＬ，ＢＬＲ
に接続されており、これらのトランジスタ群は上述した
ようにセンスラッチ回路３３によって検証したデータを
変換してビット線ＢＬＬ，ＢＬＲに転送するために有効
に機能している。

【０１８５】本実施形態では、センスラッチ回路以外の
部分を全てNMOSトランジスタのみで構成できるため、NM
OSトランジスタとPMOSトランジスタ間のウェル分離領域
を小さく抑えることができ、レイアウト面積の縮小化が
図れる。また、実施形態１において必要であったセンス
ラッチ回路の出力ノードSLLデータを反転させる動作が
不必要なため、高速動作が可能となる。

【０１８６】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は２
値メモリだけではなく、４値以上の多値メモリにも対応
可能である。

【０１８７】図１７の（ａ）に、２値メモリの場合のし
きい値分布を示す。縦軸にメモリのしきい値、横軸にビ
ット数を示す。２値メモリでは、この図１７の（ａ）に
示すように、メモリセルのしきい値がある値より高いか
低いかの２つの状態に分割され、２値データを持つ。従
って、ベリファイを行なう場合には、前述したように、
ビット線に例えば１Ｖの電圧を印加し、ワード線にＶＷ
Ｖの検証電圧を印加することで、書込みデータの状態を
検出する。すなわち、メモリセルのしきい値が検証電圧
ＶＷＶよりも高く、電流が流れなければビット線に印加
された１Ｖは変化せずに書込み完了、メモリセルのしき
い値が検証電圧ＶＷＶよりも低く、電流が流れればビッ
ト線に印加された電圧１Ｖは０Vに低下し書込み未完了
と判定する。

【０１８８】これに対し、例えば、４値メモリでは図１
７の（ｂ）に示すように、メモリセルのしきい値は４つ
の状態に分割され、４値データを持つ。このような多値
メモリのベリファイでは、検証電圧を可変して書込みデ
ータの状態を検出する。それ以外の基本的な動作は２値
メモリと同様である。すなわち、例えば最初に検証電圧
ＶＷＶ１で書込みデータの状態を検出し、その後検証電
圧ＶＷＶ２で書込みデータの状態を検出し、最後に検証
電圧ＶＷＶ３で書込みデータの状態を検出すれば良い。
以上の方法により、本発明は２値メモリだけではなく、
多値メモリにも対応可能となる。

【０１８９】次に、本発明の種々の実施の形態で用いた
第３ゲート（補助ゲート）を有する半導体メモリについ
て説明する。詳細は先に延べたように特願平１１−２０
０２４２の図面及び明細書を参照されたい。

【０１９０】図１８は、このメモリセルが複数個縦横に
１枚の半導体基板表面に配置されたマット構成の部分平
面図であり、図１９の（ａ）（ｂ）（ｃ）はそれぞれ図
１８のＡ−Ａ，Ｂ−Ｂ，Ｃ−Ｃラインでの断面図であ
る。なお、これらの図は特願平１１−２００２４２の図
１、図１６に相当する。

【０１９１】Ｎ型Ｓｉ半導体基板１００の主表面にＰ型
のウエル１０１が形成され、そのウエル表面に一方向に
沿って複数のＮ型半導体領域１０５（ソース、ドレイン
領域となり、ビット線の一部を構成する）が形成され、
この主表面上にＳｉＯ２等の第１の絶縁膜１０２を介し
て浮遊ゲート１０３ｂ及び第３のゲート（補助ゲート）
１０７ａが形成され、浮遊ゲート１０３ｂ上には第２絶
縁膜１１０ａを介して制御ゲート１１１ａが形成されて
いる。複数の第３のゲート１０７ａはＮ型半導体領域１
０５の上記一方向に沿って延在し、また複数の制御ゲー
ト１１１ａはそれとは直交する方向に延在してワード線
を構成している。なお、図中１０６ａ、１０８ａは絶縁
膜であり，第３ゲートを浮遊ゲート１０３ｂや制御ゲー
ト１１１ａから絶縁分離している。１０９ｂポリシリコ
ン層であり浮遊ゲート１０３ｂの表面積を増大しメモリ
セルのカップリング比を増大させている。また、第３の
ゲート１０７ａを有効に働かせるために浮遊ゲート１０
３ｂと第３ゲート１０７ａとの下部にＮ型半導体領域２
０５がそれらを跨ぐように配置されている。

【０１９２】図２０はそれによって形成されたメモリセ
ルマトリクスアレイの構成を示した要部回路図であり、
特願平１１−２００２４２の図１８に相当する。図中Ｄ
ｎ−２〜Ｄｎ＋２はソース／ドレインとなるＮ型半導体
領域でありビット線の一部を構成し、ＷＬ０〜ＷＬｍは
制御ゲートに接続されたワード線であり、ソース線或い
はデータ線（ビット線）を選択する選択ＭＯＳＦＥＴ
（ＳＴＭＯＳ）で構成されている。なお、データ書き込
み動作や消去動作については簡略化のため説明を省略す
る。

【０１９３】図２１はかかるメモリアレイで集積回路を
構成した不揮発性半導体記憶装置の要部回路図であり、
特願平１１−２００２４２の図４７に相当する。この装
置はメモリセルアレイ８０、補助ゲートデコーダ４０、
ブロックデコーダ５０、サブデコーダ６０、ゲートデコ
ーダ２０、選択トランジスタ回路７０、及びセンス回路
３０を有している。ワードデコーダは高速化を図るため
にブロックデコーダ５０、サブデコーダ６０及びゲート
デコーダ２０というように階層化されている。この装置
の動作の詳細は省略する。

【０１９４】図２２はかかる不揮発性半導体記憶装置の
大まかな全体ブロック図であり、図２１とあわせて簡単
に各要素ブロックの機能を説明する。

【０１９５】ＡＧ．ＤＥＣは第３ゲート即ち、補助ゲー
ト（ＡＧ）のデコーダ回路で図２１の４０に相当する回
路である。Ｘ．ＤＥＣはＸデコーダ回路で図２１の２
０，５０，６０に相当する回路である。

【０１９６】メモリマットは複数のブロックに分割さ
れ、ブロックデコーダ回路５０によって複数のブロック
の中から一つのブロックを選択し、ゲートデコーダ回路
２０によって１ブロック内の１ワード線を選択する。こ
れは、非選択メモリセルのドレインに電圧がかかること
によって起こるデイスターブを緩和するためである。非
選択メモリセルにおいては、選択トランジスタがオフに
なりドレイン電圧が印加されない。

【０１９７】サブデコーダ回路６０はワード線の駆動能
力を上げるためのものである。メモリマットが大きくな
るとワード線長が長くなり、ワード線の駆動能力が低下
する。そこで、ワード線を分割し、各ワード線毎に回路
規模が小さなサブデコーダ（即ち、ドライバ）回路を設
置してワード線の駆動能力を上げることが好ましい。

【０１９８】ＹＳＬは、本発明の種々の実施の形態で説
明した回路図でメモリセルＭを除いた部分に全てのメモ
リセルが書き込まれたか否かを判定する回路（即ち、Ａ
ＬＬ判定回路）を加えたものに相当する回路である。

【０１９９】ＹＤＬは、書き込みデータを保持する回路
であり、回路構成はほぼＹＳＬと同じである。特に、多
値メモリの場合には複数個必要となり、例えば、４値メ
モリの場合にはＹＤＬは１ビット線に対して２つ必要に
なる。

【０２００】Ｙ．ＤＥＣはＹデコーダ回路であり、この
Ｙデコーダからの信号はＹＳＬ，ＹＤＬ内のＹゲート、
Ｙプリゲート（例えば、図１のＹＧＬ，ＹＰＧＬ）に接
続される。

【０２０１】以上のことから理解されるように、本発明
により高速で消費電力の少ない及び又は検証精度の高い
不揮発性半導体記憶装置及びそれを含む電子回路システ
ムが実現できる。例えば、本発明は不揮発性半導体記憶
素子を有するメモリセルアレイ部を備えたワンチップマ
イクロコンピュータ（半導体装置）に適用してもよい。

【０２０２】なお、本発明は前記実施形態に限定される
ものではなく、その要旨を逸脱しない範囲において変更
可能であることは勿論である。

【０２０３】付記 以上詳細に本発明を説明したが、下
記事項も本発明に含まれる。

【０２０４】（１）半導体基板の主面に形成された第１
導電型のウェルと、前記ウェル内に第１方向に延在して
形成された第２の半導体領域ソース／ドレイン拡散層領
域と、前記半導体基板上に第１絶縁膜を介して形成され
た第１ゲートと、前記第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートとからなるメモリセルと、前記
第２ゲートに接続されたワード線を駆動するワード線制
御回路と、Nビットの書込みデータを保持することが可
能な書込みデータ保持回路と、前記第２の半導体領域ソ
ース／ドレイン拡散層領域のドレインに接続されたビッ
ト線に書込み電圧を印加するための書込み電圧発生回路
と、前記書込みデータを検証するための判定回路を有
し、前記メモリセルへのデータの書込みは、前記第２ゲ
ートと前記第２の半導体領域のドレインにそれぞれ独立
した正の電圧を印加し、前記第１導電型のウェルと前記
第２の半導体領域のソースに０Vを印加した際にドレイ
ン近傍のチャネル部で発生したホットエレクトロンを前
記第１ゲートに注入し、前記メモリセルのしきい値を高
くすることで行ない、前記書込みデータの検証は、前記
第２ゲートに検証電圧を印加し、前記第２の半導体領域
のドレインに正の電圧を印加し、前記第１導電型のウェ
ルと前記第２の半導体領域のソースに０Vを印加し、前
記メモリセルのしきい値の高低に対応して、前記第２の
半導体領域のドレインに印加した正の電圧が保持される
か０Vになるかを、前記判定回路によって検証すること
を特徴とする不揮発性半導体記憶装置。

【０２０５】（２）前記判定回路は、フリップフロップ
型の検証回路と、前記検証回路と前記ビット線を直列に
接続するための第１のMOSトランジスタと、前記検証回
路によって検証したデータを変換して前記ビット線に転
送するための複数のMOSトランジスタ群１から構成さ
れ、前記書込みと前記検証の一連の動作において、検証
したデータを少なくとも１回は反転させることを特徴と
する上記（１）記載の不揮発性半導体記憶装置。

【０２０６】（３）前記第１のMOSトランジスタはN型MO
Sトランジスタで構成され、前記MOSトランジスタ群１
は、直列に接続された第２のN型MOSトランジスタと第３
のN型MOSトランジスタから構成され、前記第１のMOSト
ランジスタのゲートは第１の信号線に接続され、前記第
２のN型MOSトランジスタのソースは前記ビット線に接続
され、前記第３のN型MOSトランジスタのソースは内部電
源に接続され、前記第２のN型MOSトランジスタのゲート
は第２の信号線に接続され、前記第３のN型MOSトランジ
スタのゲートは前記フリップフロップ型の検証回路の第
１の出力ノードあるいは第２の出力ノードに接続されて
いることを特徴とする上記（２）記載の不揮発性半導体
記憶装置。

【０２０７】（４）前記第１のMOSトランジスタはN型MO
Sトランジスタで構成され、前記MOSトランジスタ群１
は、直列に接続された第２のN型MOSトランジスタとP型M
OSトランジスタから構成され、前記第１のMOSトランジ
スタのゲートは第１の信号線に接続され、前記第２のN
型MOSトランジスタのソースは前記ビット線に接続さ
れ、前記P型MOSトランジスタのソースは内部電源に接続
され、前記第２のN型MOSトランジスタのゲートは第２の
信号線に接続され、前記P型MOSトランジスタのゲートは
前記フリップフロップ型の検証回路の出力ノードに接続
されていることを特徴とする上記（２）記載の不揮発性
半導体記憶装置。

【０２０８】（５）前記判定回路は、フリップフロップ
型の検証回路と、前記検証回路と前記ビット線を直列に
接続するための第１のMOSトランジスタと、前記検証回
路によって検証したデータを変換して前記ビット線に転
送するための複数のMOSトランジスタ群１から構成さ
れ、前記第１のMOSトランジスタはN型MOSトランジスタ
で構成され、前記MOSトランジスタ群１は、直列に接続
された第２のN型MOSトランジスタと第３のN型MOSトラン
ジスタからなるMOSトランジスタ群２と、直列に接続さ
れた第４のN型MOSトランジスタとP型MOSトランジスタか
らなるMOSトランジスタ群３から構成され、前記第１のM
OSトランジスタのゲートは第１の信号線に接続され、前
記第２のN型MOSトランジスタのソースと前記第４のN型M
OSトランジスタのソースは前記ビット線に接続され、前
記第３のN型MOSトランジスタのソースは第１の内部電源
に接続され、前記P型MOSトランジスタのソースは第２の
内部電源に接続され、前記第２のN型MOSトランジスタの
ゲートは第２の信号線に接続され、前記第４のN型MOSト
ランジスタのゲートは第３の信号線に接続され、前記第
３のN型MOSトランジスタのゲートと前記P型MOSトランジ
スタのゲートは、前記フリップフロップ型の検証回路の
出力ノードに接続されていることを特徴とする上記
（１）記載の不揮発性半導体記憶装置。

【０２０９】（６）前記判定回路は、フリップフロップ
型の検証回路と、前記検証回路と前記ビット線を直列に
接続するための第１のMOSトランジスタと、ビット線の
データを変換して前記フリップフロップ型の検証回路へ
転送するための複数のMOSトランジスタ群１から構成さ
れ、前記第１のMOSトランジスタはN型MOSトランジスタ
で構成され、前記MOSトランジスタ群１は、直列に接続
された第２のN型MOSトランジスタと第３のN型MOSトラン
ジスタから構成され、前記第１のMOSトランジスタのゲ
ートは第１の信号線に接続され、前記第２のN型MOSトラ
ンジスタのソースは前記フリップフロップ型の検証回路
の出力ノードに接続され、前記第３のN型MOSトランジス
タのソースは内部電源に接続され、前記第２のN型MOSト
ランジスタのゲートは前記ビット線に接続されているこ
とを特徴とする上記（１）記載の不揮発性半導体記憶装
置。

【０２１０】（７）半導体基板の主面に形成された第１
導電型のウェルと、前記ウェル内に第１方向に延在して
形成された第２の半導体領域ソース／ドレイン拡散層領
域と、前記半導体基板上に第１絶縁膜を介して形成され
た第１ゲートと、前記第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートとからなるメモリセルと、前記
第２ゲートに接続されたワード線を駆動するワード線制
御回路と、Nビットの書込みデータを保持することが可
能な書込みデータ保持回路と、前記第２の半導体領域ソ
ース／ドレイン拡散層領域のドレインに接続されたビッ
ト線に書込み阻止電圧を印加するための書込み阻止電圧
発生回路と、前記書込みデータを検証するための判定回
路を有し、前記メモリセルへのデータの書込みは、前記
第２ゲートと前記第２の半導体領域のソースにそれぞれ
独立した正の電圧を印加し、前記第１導電型のウェルと
前記第２の半導体領域のドレインに０Vを印加した際に
ソース近傍のチャネル部で発生したホットエレクトロン
を前記第１ゲートに注入し、前記メモリセルのしきい値
を高くすることで行ない、前記書込みデータの検証は、
前記第２ゲートに検証電圧を印加し、前記第２の半導体
領域のドレインに正の電圧を印加し、前記第１導電型の
ウェルと前記第２の半導体領域のソースに０Vを印加
し、前記メモリセルのしきい値の高低に対応して、前記
第２の半導体領域のドレインに印加した正の電圧が保持
されるか０Vになるかを、前記判定回路によって検証す
ることを特徴とする不揮発性半導体記憶装置。

【０２１１】（８）前記判定回路は、フリップフロップ
型の検証回路と、前記検証回路と前記ビット線を直列に
接続するための第１のMOSトランジスタと、前記検証回
路によって検証したデータを変換して前記ビット線に転
送するための複数のMOSトランジスタ群１から構成さ
れ、前記第１のMOSトランジスタはN型MOSトランジスタ
で構成され、前記MOSトランジスタ群１は、直列に接続
された第２のN型MOSトランジスタと第３のN型MOSトラン
ジスタから構成され、前記第１のMOSトランジスタのゲ
ートは第１の信号線に接続され、前記第２のN型MOSトラ
ンジスタのソースは前記ビット線に接続され、前記第３
のN型MOSトランジスタのソースは内部電源に接続され、
前記第２のN型MOSトランジスタのゲートは第２の信号線
に接続され、前記第３のN型MOSトランジスタのゲートは
前記フリップフロップ型の検証回路の出力ノードに接続
されていることを特徴とする上記（７）記載の不揮発性
半導体記憶装置。

【０２１２】（９）半導体基板の主面に形成された第１
導電型のウェルと、前記ウェル内に第１方向に延在して
形成された第２の半導体領域ソース／ドレイン拡散層領
域と、前記半導体基板上に第１絶縁膜を介して形成され
た第１ゲートと、前記第１ゲート上に第２絶縁膜を介し
て形成された第２ゲートと、前記第１ゲートと第３絶縁
膜を介して形成された第３ゲートとを有し、前記第３ゲ
ートが前記第１方向に延在して形成され、前記第１ゲー
トの隙間に埋め込んで形成されているメモリセルと、前
記第２ゲートに接続されたワード線を駆動するワード線
制御回路と、前記第３ゲートを駆動する補助ゲート制御
回路と、Nビットの書込みデータを保持することが可能
な書込みデータ保持回路と、前記第２の半導体領域ソー
ス／ドレイン拡散層領域のドレインに接続されたビット
線に書込み電圧を印加するための書込み電圧発生回路
と、前記書込みデータを検証するための判定回路を有
し、前記メモリセルへのデータの書込みは、前記第２ゲ
ートと前記第２の半導体領域のドレインにそれぞれ独立
した正の電圧を印加し、前記第１導電型のウェルと前記
第２の半導体領域のソースに０Vを印加した際にドレイ
ン近傍のチャネル部で発生したホットエレクトロンを前
記第１ゲートに注入し、前記メモリセルのしきい値を高
くすることで行ない、前記書込みデータの検証は、前記
第２ゲートに検証電圧を印加し、前記第２の半導体領域
のドレインに正の電圧を印加し、前記第１導電型のウェ
ルと前記第２の半導体領域のソースに０Vを印加し、前
記メモリセルのしきい値の高低に対応して、前記第２の
半導体領域のドレインに印加した正の電圧が保持される
か０Vになるかを、前記判定回路によって検証すること
を特徴とする不揮発性半導体記憶装置。

【０２１３】（１０）前記判定回路は、フリップフロッ
プ型の検証回路と、前記検証回路と前記ビット線を直列
に接続するための第１のMOSトランジスタと、前記検証
回路によって検証したデータを変換して前記ビット線に
転送するための複数のMOSトランジスタ群１から構成さ
れ、前記書込みと前記検証の一連の動作において、検証
したデータを少なくとも１回は反転させることを特徴と
する（９）記載の不揮発性半導体記憶装置。

【０２１４】（１１）前記第１のMOSトランジスタはN型
MOSトランジスタで構成され、前記MOSトランジスタ群１
は、直列に接続された第２のN型MOSトランジスタと第３
のN型MOSトランジスタから構成され、前記第１のMOSト
ランジスタのゲートは第１の信号線に接続され、前記第
２のN型MOSトランジスタのソースは前記ビット線に接続
され、前記第３のN型MOSトランジスタのソースは内部電
源に接続され、前記第２のN型MOSトランジスタのゲート
は第２の信号線に接続され、前記第３のN型MOSトランジ
スタのゲートは前記フリップフロップ型の検証回路の第
１の出力ノードあるいは第２の出力ノードに接続されて
いることを特徴とする上記（１０）記載の不揮発性半導
体記憶装置。

【０２１５】（１２）前記第１のMOSトランジスタはN型
MOSトランジスタで構成され、前記MOSトランジスタ群１
は、直列に接続された第２のN型MOSトランジスタとP型M
OSトランジスタから構成され、前記第１のMOSトランジ
スタのゲートは第１の信号線に接続され、前記第２のN
型MOSトランジスタのソースは前記ビット線に接続さ
れ、前記P型MOSトランジスタのソースは内部電源に接続
され、前記第２のN型MOSトランジスタのゲートは第２の
信号線に接続され、前記P型MOSトランジスタのゲートは
前記フリップフロップ型の検証回路の出力ノードに接続
されていることを特徴とする上記（１０）記載の不揮発
性半導体記憶装置。

【０２１６】（１３）前記判定回路は、フリップフロッ
プ型の検証回路と、前記検証回路と前記ビット線を直列
に接続するための第１のMOSトランジスタと、前記検証
回路によって検証したデータを変換して前記ビット線に
転送するための複数のMOSトランジスタ群１から構成さ
れ、前記第１のMOSトランジスタはN型MOSトランジスタ
で構成され、前記MOSトランジスタ群１は、直列に接続
された第２のN型MOSトランジスタと第３のN型MOSトラン
ジスタからなるMOSトランジスタ群２と、直列に接続さ
れた第４のN型MOSトランジスタとP型MOSトランジスタか
らなるMOSトランジスタ群３から構成され、前記第１のM
OSトランジスタのゲートは第１の信号線に接続され、前
記第２のN型MOSトランジスタのソースと前記第４のN型M
OSトランジスタのソースは前記ビット線に接続され、前
記第３のN型MOSトランジスタのソースは第１の内部電源
に接続され、前記P型MOSトランジスタのソースは第２の
内部電源に接続され、前記第２のN型MOSトランジスタの
ゲートは第２の信号線に接続され、前記第４のN型MOSト
ランジスタのゲートは第３の信号線に接続され、前記第
３のN型MOSトランジスタのゲートと前記P型MOSトランジ
スタのゲートは、前記フリップフロップ型の検証回路の
出力ノードに接続されていることを特徴とする上記
（９）記載の不揮発性半導体記憶装置。

【０２１７】（１４）前記判定回路は、フリップフロッ
プ型の検証回路と、前記検証回路と前記ビット線を直列
に接続するための第１のMOSトランジスタと、ビット線
のデータを変換して前記フリップフロップ型の検証回路
へ転送するための複数のMOSトランジスタ群１から構成
され、前記第１のMOSトランジスタはN型MOSトランジス
タで構成され、前記MOSトランジスタ群１は、直列に接
続された第２のN型MOSトランジスタと第３のN型MOSトラ
ンジスタから構成され、前記第１のMOSトランジスタの
ゲートは第１の信号線に接続され、前記第２のN型MOSト
ランジスタのソースは前記フリップフロップ型の検証回
路の出力ノードに接続され、前記第３のN型MOSトランジ
スタのソースは内部電源に接続され、前記第２のN型MOS
トランジスタのゲートは前記ビット線に接続されている
ことを特徴とする上記（９）記載の不揮発性半導体記憶
装置。

【０２１８】（１５）半導体基板の主面に形成された第
１導電型のウェルと、前記ウェル内に第１方向に延在し
て形成された第２の半導体領域ソース／ドレイン拡散層
領域と、前記半導体基板上に第１絶縁膜を介して形成さ
れた第１ゲートと、前記第１ゲート上に第２絶縁膜を介
して形成された第２ゲートと、前記第１ゲートと第３絶
縁膜を介して形成された第３ゲートとを有し、前記第３
ゲートが前記第１方向に延在して形成され、前記第１ゲ
ートの隙間に埋め込んで形成されているメモリセルと、
前記第２ゲートに接続されたワード線を駆動するワード
線制御回路と、前記第３ゲートを駆動する補助ゲート制
御回路と、Nビットの書込みデータを保持することが可
能な書込みデータ保持回路と、前記第２の半導体領域ソ
ース／ドレイン拡散層領域のドレインに接続されたビッ
ト線に書込み阻止電圧を印加するための書込み阻止電圧
発生回路と、前記書込みデータを検証するための判定回
路を有し、前記メモリセルへのデータの書込みは、前記
第２ゲートと前記第２の半導体領域のソースにそれぞれ
独立した正の電圧を印加し、前記第１導電型のウェルと
前記第２の半導体領域のドレインに０Vを印加した際に
ソース近傍のチャネル部で発生したホットエレクトロン
を前記第１ゲートに注入し、前記メモリセルのしきい値
を高くすることで行ない、前記書込みデータの検証は、
前記第２ゲートに検証電圧を印加し、前記第２の半導体
領域のドレインに正の電圧を印加し、前記第１導電型の
ウェルと前記第２の半導体領域のソースに０Vを印加
し、前記メモリセルのしきい値の高低に対応して、前記
第２の半導体領域のドレインに印加した正の電圧が保持
されるか０Vになるかを、前記判定回路によって検証す
ることを特徴とする不揮発性半導体記憶装置。

【０２１９】（１６）前記判定回路は、フリップフロッ
プ型の検証回路と、前記検証回路と前記ビット線を直列
に接続するための第１のMOSトランジスタと、前記検証
回路によって検証したデータを変換して前記ビット線に
転送するための複数のMOSトランジスタ群１から構成さ
れ、前記第１のMOSトランジスタはN型MOSトランジスタ
で構成され、前記MOSトランジスタ群１は、直列に接続
された第２のN型MOSトランジスタと第３のN型MOSトラン
ジスタから構成され、前記第１のMOSトランジスタのゲ
ートは第１の信号線に接続され、前記第２のN型MOSトラ
ンジスタのソースは前記ビット線に接続され、前記第３
のN型MOSトランジスタのソースは内部電源に接続され、
前記第２のN型MOSトランジスタのゲートは第２の信号線
に接続され、前記第３のN型MOSトランジスタのゲートは
前記フリップフロップ型の検証回路の出力ノードに接続
されていることを特徴とする上記（１５）記載の不揮発
性半導体記憶装置。

【０２２０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果は以下の通りである。

【０２２１】不揮発性半導体記憶装置の低消費電流での
動作が可能である。

【０２２２】不揮発性半導体記憶装置の高速動作が可能
である。

【図面の簡単な説明】

【図１】 本発明の実施形態１及び２である書込み・ベ
リファイ動作の回路図。

【図２】 本発明の実施形態１であるベリファイ動作の
タイミング波形図。

【図３】 本発明の実施形態２であるベリファイ動作の
タイミング波形図。

【図４】 本発明の実施形態３及び４である書込み・ベ
リファイ動作の回路図。

【図５】 本発明の実施形態３及び５であるベリファイ
動作のタイミング波形図。

【図６】 本発明の実施形態４及び６であるベリファイ
動作のタイミング波形図。

【図７】 本発明の実施形態５及び６である書込み・ベ
リファイ動作の回路図。

【図８】 本発明の実施形態７である書込み・ベリファ
イ動作の回路図。

【図９】 本発明の実施形態７であるベリファイ動作の
タイミング波形図。

【図１０】 本発明の実施形態８である書込み・ベリフ
ァイ動作の回路図。

【図１１】 本発明の実施形態８であるベリファイ動作
のタイミング波形図。

【図１２】 ＦＮトンネルによる書込み動作を説明する
ためのメモリセルの要部断面図。

【図１３】 書込みデータ検証方法を説明するための概
略回路図。

【図１４】 ホットエレクトロン注入による書込み動作
を示したメモリセル要部断面図。

【図１５】 FNトンネルによる書込み・ベリファイ動作
を説明するための回路図及びフローチャート図。

【図１６】 ホットエレクトロン注入による書込み・ベ
リファイ動作を説明するためのフローチャート図。

【図１７】 多値メモリの動作を説明するための概略特
性図。

【図１８】 メモリマット要部の平面図。

【図１９】 メモリマット要部の断面図。

【図２０】 メモリマット要部の回路図。

【図２１】 メモリマット要部の回路図。

【図２２】 不揮発性半導体記憶装置の要部ブロック
図。

【符号の説明】

１０…補助ゲート（第３ゲート）、１１…制御ゲート、
１２…浮遊ゲート、１３…半導体領域（ソース領域）、
１４…半導体領域（ドレイン領域）、１５…半導体ウェ
ル、１６…半導体基板、１９…電流センス回路、２１…
電圧センス回路、３３…センスラッチ回路（フリップフ
ロップ型の検証回路）２０…ゲートデコーダ回路，３０
…センス回路，４０…補助ゲートのデコーダ回路，５０
…ブロックデコーダ回路，６０…サブデコーダ回路，７
０…選択トランジスタ回路、AG…補助ゲート線、WL…ワ
ード線、BLL、BLR…ビット線、SS…ソース線、VRPCL、V
RPCR、VPCL、VPCR、VPCL２、VPCR２、VRSAL、VRSAR、VS
LP、VSLN…内部電源、RPCL、RPCR、PCL、PCR、PCL２、P
CR２、RSAL、RSAR、DDCL、DDCR、TRL、TRR…制御信号、
SLL、SLR…センスラッチ回路の出力ノード、I／OL、I／
OR…I／O線、YGL、YGR…Yゲート信号、YPGL、YPGR…Yプ
リゲート信号、t０〜t４３…タイミング。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 倉田 英明 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小林 直樹 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD04 AD06 AD09 AE05 AE06 5F001 AA02 AB03 AB08 AC02 AC06 AD41 AE02 AF06 AF10 AF20 5F083 EP02 EP23 EP26 EP34 EP35 ER02 ER03 ER05 ER06 ER09 GA01 GA05 GA30 KA03 LA03 LA10 ZA13 ZA20 ZA21 5F101 BA02 BB04 BB05 BC02 BC11 BD22 BE05 BF02 BF05 BF10

Claims (5)

【特許請求の範囲】
1. 【請求項１】メモリセルのソース領域とドレイン領域と
   の間に発生させたホットエレクトロンを上記両領域間の
   半導体表面上部に設けられた浮遊ゲートに注入してデー
   タの書込み動作を行い、上記書込みデータの検証は上記
   メモリセルのしきい値の高低に対応して上記ドレインに
   印加した電圧が保持されるか否かを判定することによっ
   て行うことを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】第１導電型の第１半導体領域表面に離間し
   て設けられた第２導電型の第２及び第３半導体領域、上
   記第２半導体領域と第３半導体領域との間の上記第１半
   導体領域表面上部に第１絶縁膜を介して設けられた浮遊
   ゲート電極、上記浮遊ゲート電極上に第２絶縁膜を介し
   て設けられた制御ゲート電極、上記浮遊ゲート電極で覆
   われた上記第１半導体領域表面部と上記第１又は第２半
   導体領域との間の上記第１半導体領域表面上部に第３絶
   縁膜を介して設けられた第３ゲート電極とを有し、上記
   制御ゲート電極、上記第３ゲート電極及び上記第１半導
   体領域と上記第２半導体領域との間に電圧を印加して上
   記第１半導体領域と上記第２半導体領域との間の上記第
   １半導体領域表面に発生させたホットエレクトロンを上
   記浮遊ゲート電極に注入することによってデータの書き
   込み動作を行い、上記書込みデータの検証は、上記制御
   ゲート電極及び上記第３ゲート電極に電圧を印加して、
   上記浮遊ゲート電極の電位の高低に対応して上記第１半
   導体領域又は上記第２半導体領域に印加した電圧が保持
   されるか否かを判定することによって行うことを特徴と
   する不揮発性半導体記憶装置。
3. 【請求項３】上記書込みデータの検証は、上記制御ゲー
   ト電極に上記書込み時の電圧よりも小さい検証電圧を印
   加し、上記第３ゲート電極に上記書込み時の電圧より大
   きい電圧を印加することによって行うことを特徴とする
   請求項２記載の不揮発性半導体記憶装置。
4. 【請求項４】半導体基板の主面に形成された第１導電型
   の半導体ウェルと、上記ウェル内に第１方向に延在して
   形成された第２導電型の第１半導体領域及び第２半導体
   領域と、上記第１と第２半導体領域の間の上記ウエルの
   表面上に第１絶縁膜を介して形成された第１ゲート及び
   第３ゲートと、上記第１ゲート上に第２絶縁膜を介して
   形成された第２ゲートとを有し、上記第３ゲートは上記
   第１ゲート及び第２ゲートから分離されて上記第１方向
   に延在して形成され、上記第３ゲートは上記第１方向と
   は直交する方向に延在して形成されているメモリセル
   と、上記第２ゲートで構成されるワード線を駆動するワ
   ード線制御回路と、上記第３ゲートを駆動する補助ゲー
   ト制御回路と、Nビットの書込みデータを保持すること
   が可能な書込みデータ保持回路と、上記第２半導体領域
   で構成されるビット線に書込み電圧を印加するための書
   込み電圧発生回路と、上記メモリセルへの書込みデータ
   を検証するための判定回路を有し、上記メモリセルへの
   データの書込みは、上記第２ゲート、第３ゲート、上記
   第１半導体領域及び上記第２半導体領域に電圧を印加
   し、上記第１半導体領域と上記第２半導体領域との間の
   上記第１絶縁膜下のチャネル部に発生させたホットエレ
   クトロンを上記第１ゲートに注入して上記メモリセルの
   しきい値を高くすることで行ない、上記メモリセルへの
   書込みデータの検証は、上記第２ゲート、第３ゲート及
   び上記第２半導体領域に電圧を印加し、上記メモリセル
   のしきい値の高低に対応して上記第２半導体領域に印加
   した電圧が保持されるか否かを上記判定回路によって検
   証することを特徴とする不揮発性半導体記憶装置。
5. 【請求項５】前記判定回路は、フリップフロップ型の検
   証回路と、上記検証回路の出力ノードと前記ビット線と
   の間にその間を結合する絶縁ゲート型トランジスタと、
   上記検証回路によって検証したデータを変換して前記ビ
   ット線に転送するための複数の絶縁ゲート型トランジス
   タ群からなる回路を有し、前記書込みと前記検証の一連
   の動作において検証したデータを少なくとも１回は反転
   させることを特徴とする請求項４記載の不揮発性半導体
   記憶装置。