JP2001210711A

JP2001210711A - 半導体装置の構造及びその製造方法

Info

Publication number: JP2001210711A
Application number: JP2000015215A
Authority: JP
Inventors: Takeo Matsuki; 武雄松木; Yoshihiro Takaishi; 芳宏高石
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-01-25
Filing date: 2000-01-25
Publication date: 2001-08-03
Anticipated expiration: 2020-01-25
Also published as: JP3626058B2; US6914336B2; TW483033B; KR20010074554A; US20010010402A1

Abstract

(57)【要約】【課題】不良の発生やコンタクト抵抗の増大を招くこ
となく、コンタクトプラグの接続不良を少なくすること
が可能な半導体装置の構造を提供する。【解決手段】Ｐ型シリコン基板１上には選択的にｎ型
高濃度拡散層２が形成され、その表面には第１層間絶縁
膜３としてシリコン酸化膜が配置されている。ｎ型高濃
度拡散層２上にはポリシリコンプラグ４が配置されてい
る。ポリシリコンプラグ４の上面の端部にはシリサイド
パット５がポリシリコンプラグ４に対して自己整合的
に、かつその幅がポリシリコンプラグ４の幅よりも大き
くなるように配置されている。第１層間絶縁膜３及びシ
リサイドパット５を覆って第２層間絶縁膜６が配置さ
れ、シリサイドパッド５上にはタングステンプラグ７が
配置されている。第２層間絶縁膜上にはタングステンプ
ラグ７に接続されてアルミと銅との合金で形成された配
線８が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の構造及
びその製造方法に関し、特にシリコンＬＳＩ（大規模集
積回路の構造とその製造方法とに関する。

【０００２】

【従来の技術】従来、シリコンＬＳＩにおいては、スケ
ーリング則によるその設計ルールの縮小によってその性
能及び機能を向上させてきている。その製造歩留まりの
向上のためには、配線・コンタクト技術の向上が不可欠
である。

【０００３】シリコンＬＳＩにおいては、シリコン基板
の表面上に選択的に配置された複数のＭＯＳＦＥＴ（Ｍ
ｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ
ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）等
の素子を配線コンタクトプラグで結合することで、所望
の電子回路を構成している。

【０００４】また、複雑な回路を実現するために、配線
は層間絶縁膜を介して多層構造で、その各階層の配線を
電気伝導性の物質で充填したコンタクト孔で接続した構
造になっている。その接続部分で所定の位置にコンタク
ト孔が得られない場合には、回路のオープン不良とな
る。さらに、接触面積が小さい場合、コンタクト抵抗が
増大し、回路性能の劣化につながる。そこで、可能な限
りコンタクト抵抗を減少させ、かつ集積化することが望
まれている。

【０００５】まず、多層化した配線において、半導体基
板と上層の配線とを接続する構造の簡単な例を図５を参
照して説明する。図５（ａ）は第１のコンタクトプラグ
２４と第２のコンタクトプラグ２６とを直接接続する方
法を示している。

【０００６】図５（ａ）において、半導体基板２１上に
は素子分離絶縁膜２２と、第１層間絶縁膜２３と、第１
のコンタクトプラグ２４と、第２層間絶縁膜２５と、第
２のコンタクトプラグ２６とが配置されている。

【０００７】そこで、第１のコンタクトプラグ２４上端
に第２のコンタクトプラグ２６の下端が接触すること
で、第１のコンタクトプラグ２４と第２のコンタクトプ
ラグ２６とが直接接続されている。第１のコンタクトプ
ラグ２４と第２のコンタクトプラグ２６との間には距離
Ａ１だけずれが生じている。このずれは機械的誤差によ
って発生したものである。

【０００８】図５（ｂ）は第１のコンタクトプラグ３４
の上端と第２のコンタクトプラグ３７の下端との接触界
面に電気伝導性のパット３５を挿入することで、第１の
コンタクトプラグ３４と第２のコンタクトプラグ３７と
を接続する方法を示している。

【０００９】図５（ｂ）において、半導体基板３１上に
は素子分離絶縁膜３２と、第１層間絶縁膜３３と、第１
のコンタクトプラグ３４と、第２層間絶縁膜３６と、第
２のコンタクトプラグ３７とが配置されている。第１の
コンタクトプラグ３４とパット３５との間には距離Ａ２
のずれが生じている。また、パット３５と第２のコンタ
クトプラグ３７との間にも距離Ａ３のずれが生じてい
る。これらのずれは、図５（ａ）に示す例と同様に、機
械的誤差によって発生したものである。

【００１０】第１のコンタクトプラグ３４の上端と第２
のコンタクトプラグ３７の下端との接触界面に挿入され
るパット３５の投影面積は下層のコンタクト孔より大き
い。このパット３５は第１のコンタクトプラグ３４の形
成後、パット３５の材料膜を成膜し、露光技術を用いて
加工形成している。アライメントマージンはシリサイド
パッド寸法とコンタクトプラグ寸法との差分の半分だけ
拡大する。

【００１１】図５（ｃ）はコンタクト孔を形成せず、第
２のコンタクト孔を第２層間絶縁膜４４の表面から半導
体基板４１まで貫通させて一つのコンタクトプラグ４５
とする方法を示している。

【００１２】図５（ｃ）において、半導体基板４１上に
は素子分離絶縁膜４２と、第１層間絶縁膜４３と、第２
層間絶縁膜４４と、コンタクトプラグ４５とが配置され
ている。

【００１３】図５（ｃ）に示す方法の他の例としては、
従来よく知られているコンタクトプラグ構造のＤＲＡＭ
（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅ
ｍｏｒｙ）のメモリセルがある。断面構造の一例を図６
を用いて説明する。この例ではビット線または信号線と
呼ばれる信号呼出し用の配線が、電荷蓄積容量より下層
にある構造になっている。

【００１４】Ｐ型シリコン基板表面に選択的に形成され
た素子分離絶縁膜５２と、ＭＯＳＦＥＴとが形成され、
シリコン酸化のゲート絶縁膜を介してｎ型の伝導型のポ
リシリコンのゲート電極５３が配置されている。ゲート
電極５３の左右の基板表面にはソースドレイン５１とな
る不純物高濃度領域が形成されている。

【００１５】以上の素子分離絶縁膜５２及びＭＯＳＦＥ
Ｔを覆って第１層間絶縁膜５６が形成されている。上記
のソースドレイン領域と第１層間絶縁膜５６上に形成さ
れている第１の配線層とを接続するためのポリシリコン
プラグ５４，５５が設けられている。第１層間絶縁膜５
６上のビット配線５７はタングステンシリサイドであ
る。このビット配線５７を覆って第２の層間絶縁膜５８
と第２のコンタクトプラグ及び蓄積容量（蓄積電極５９
及び容量膜６０）とが形成されている。

【００１６】

【発明が解決しようとする課題】上述した従来のシリコ
ンＬＳＩでは、図５（ａ）に示す方法の場合、マスクア
ライメント精度が機械精度に強く依存し、それが完全に
なくなることはない。アライメントがコンタクトプラグ
径の半分以上ずれた場合には接触面積が減少することが
あり、その場合にはコンタクト抵抗の増大になる。

【００１７】したがって、第１のコンタクトプラグが形
成されている位置に第２のコンタクト孔を開口させる時
点で、マスクアライメントがコンタクトプラグの径以上
にずれると不良が発生する。また、そのずれはコンタク
ト抵抗の増大を招いてしまう。

【００１８】また、図５（ｂ）に示す方法の場合にはパ
ットを配置するためにマスクプロセスを用いると、アラ
イメント精度に左右されるようになるため、コンタクト
プラグの位置とパットの位置とでアライメントのずれが
生じる。

【００１９】さらに、図５（ｃ）に示す方法の場合には
コンタクト孔が深くなると、その開口におけるドライエ
ッチングの面内均一性を考慮してエッチング時間を過剰
に設定する。そのため、基板面内で基板シリコンがコン
タクトプラグ位置で電気特性に影響が出るほどに除去さ
れてしまうので、コンタクト孔形成を精度よく形成する
ことが困難になるという問題がある。この場合、コンタ
クトプラグ径が小さく、その深さが深い場合、つまりア
スペクト比が大きい場合にはスループットの低下、コン
タクト抵抗の増大を招いてしまう。

【００２０】高アスペクト比のコンタクト孔にプラグ材
料であるシリコンを充填しようとする場合、ＣＶＤ（Ｃ
ｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）
法が適当であるが、その場合でも空間での粒子の平均自
由工程を考慮すると、原料ガスの供給量を低下させなけ
れば、コンタクト孔内にシリコンが完全に充填されず、
孔内にボイドまたはシームが生じる。原料供給量を低下
させれば、スループットが低下する。

【００２１】そこで、本発明の目的は上記の問題点を解
消し、不良の発生やコンタクト抵抗の増大を招くことな
く、コンタクトプラグの接続不良を少なくすることがで
きる半導体装置の構造及びその製造方法を提供すること
にある。

【００２２】

【課題を解決するための手段】本発明による半導体装置
の構造は、シリコン基板上に設けられた第１層間絶縁膜
にコンタクト孔を開口し、前記コンタクト孔にＳｉを埋
め込んでプラグとしたコンタクトプラグを含む半導体装
置の構造であって、前記シリコンプラグ上端に自己整合
的に形成されかつその径が前記コンタクト孔の径より大
きいシリサイドのパットを備え、前記シリサイドのパッ
ドの上面が前記第１層間絶縁膜の上面より上方にあるよ
う構成している。

【００２３】本発明による半導体装置の製造方法は、シ
リコン基板上に設けられた第１層間絶縁膜にコンタクト
孔を開口し、前記コンタクト孔にＳｉを埋め込んでプラ
グとしたコンタクトプラグを含む半導体装置の製造方法
であって、前記シリコン基板上の第１層間絶縁膜を形成
する工程と、前記第１層間絶縁膜に前記コンタクト孔を
開口する工程と、前記コンタクト孔にＳｉプラグを埋め
込む工程と、前記シリコンプラグ上端に自己整合的に形
成されかつその径が前記コンタクト孔の径より大きいシ
リサイドのパットを形成する工程とを備え、前記シリサ
イドのパッドの上面が前記第１層間絶縁膜の上面より上
方にあるようにしている。

【００２４】すなわち、本発明の半導体装置の構造は、
Ｓｉをプラグにしたコンタクトプラグを有する半導体装
置において、シリコン基板上の第一層間絶縁膜に設けら
れたコンタクト孔に埋め込まれたシリコンプラグの上端
に自己整合的に形成されたシリサイドのパットを配置
し、そのシリサイドがコンタクト孔より大きい径を有し
かつそのパットの上面が第１層間絶縁膜の上面より上方
にあるようにしている。

【００２５】本発明の半導体装置の構造は、上記のシリ
サイドがチタンシリサイドまたはコバルトシリサイド等
の高融点金属シリサイドであるようにしている。

【００２６】本発明による半導体装置の製造方法は、シ
リコン基板上の層間絶縁膜を形成する工程と、層間絶縁
膜にコンタクト孔を開口する工程と、そのコンタクト孔
にＳｉプラグを埋め込む工程と、少なくともコンタクト
プラグ表面付近の絶縁膜をＳｉと選択的に一部除去しプ
ラグが突き出すようにする工程と、Ｔｉまたはコバルト
等高融点金属を成膜する工程と、それを熱処理してシリ
サイド化する工程と、シリサイド化されなかった高融点
金属または高融点金属と熱処理雰囲気ガスとの化合物を
除去する工程とを有している。

【００２７】より具体的に、本発明はシリコンを代表と
する半導体基板表面にトランジスタ等の能動素子、抵
抗、容量素子等の受動素子を集積配置した半導体集積回
路において、素子間を接続する配線と絶縁膜で分離され
た配線層間、配線と基板との間を接続する技術に関する
ものである。特に、半導体基板と上層の配線層との接続
方法に関するものである。

【００２８】Ｐ型またはＮ型の伝導型を用いかつその基
板の比抵抗が必要に応じて選択可能なシリコン基板の表
面に不純物を選択的に導入し、部分的に電動型を選択す
ることも、従来、ウェル形成として行われている。基板
表面は選択的に素子分離のためのシリコン酸化膜等の絶
縁膜が配置されている。

【００２９】この半導体装置ではＭＯＳＦＥＴに代表さ
れる能動素子が素子分離の間に配置されている。素子分
離及びトランジスタ等の表面に配置された素子を覆っ
て、第１層間絶縁膜が配置されている。第１層間絶縁膜
上には第１の配線が配置されている。

【００３０】第１層間絶縁膜上には配線のみならず、そ
の上層に存在する第２層間絶縁膜に隔てられた第２の配
線に接続するコンタクトプラグと下層のコンタクトプラ
グとを接続するためのパットが自己整合的にコの字形に
配置されている。このパットは金属とシリコンとの化合
物（シリサイド）である。

【００３１】これによって、ポリシリコンプラグの上端
に形成されたシリサイドパットはプラグより大きな投影
面積を有するため、このシリサイド上に接続されるコン
タクトプラグの配置において、シリサイドパットがない
場合に比べ、はみ出したぶんだけ設計の自由度の拡大に
つながる。

【００３２】また、第１のコンタクトプラグの上端部に
形成されたシリサイドパッドが自己整合的に配置される
ために、第１のコンタクトプラグに対してアライメント
ずれがなく、かつ第２のコンタクトプラグに対してもア
ライメントマージンがあるため、第１のコンタクトプラ
グと第２のコンタクトプラグとの接続不良を少なくする
ことが可能となる。

【００３３】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例による
半導体装置の構成を示す断面図である。ここでは、説明
の簡単化のため、半導体基板上に形成される集積回路の
うちの本発明にかかわる部分に着目して説明する。

【００３４】図１において、Ｐ型シリコン基板１上には
選択的に形成されたシリコン酸化膜の素子分離及びＮ型
不純物が高濃度に添加されたｎ型高濃度拡散層２が形成
されている。素子分離された表面には第１層間絶縁膜３
としてシリコン酸化膜［ＣＶＤ酸化膜、ＢＰＳＧ（Ｂｏ
ｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ−ｇｌａｓ
ｓ）膜等］が配置される。膜厚は５００ｎｍから１．５
μｍ程度である。ここでは５００ｎｍとする。

【００３５】上述したｎ型高濃度拡散層２上にはポリシ
リコンプラグ（ｎ型）４が配置されている。このポリシ
リコンには十分にｎ型不純物がドープされている。例え
ば、１〜５×１０20ｃｍ-3程度の濃度であるとよい。こ
の不純物濃度が低い場合、ポリシリコンプラグ４と接し
ている下層及び上層のシリサイドとの界面で電気的障壁
としてショットキー障壁が形成され、接触抵抗が増大す
る。

【００３６】このポリシリコンプラグ４の上面の端部に
はチタンシリサイド（ＴｉＳｉ2 ）のシリサイドパット
５がポリシリコンプラグ４に対して自己整合的にコの字
形に配置されている。シリサイドパット５を形成する高
融点金属はチタンのほかにコバルト、タングステン、モ
リブデン、タンタルでもよい。

【００３７】また、シリサイドパット５の幅はポリシリ
コンプラグ４の幅よりも大きいことが特徴である。第１
層間絶縁膜３及びシリサイドパット５を覆って第２層間
絶縁膜６が配置されている。シリサイドパッド５上には
バリア膜を介してタングステンで充填されたタングステ
ンプラグ７が配置されている。第２層間絶縁膜上にはタ
ングステンプラグ７に接続されてアルミと銅との合金で
形成された配線８が形成されている。

【００３８】ポリシリコンプラグ４の上端に形成された
シリサイドパット５はポリシリコンプラグ４より大きな
投影面積を有しているため、このシリサイドパッド５上
に接続されるタングステンプラグ７の配置において、シ
リサイドパッド５がない場合に比べ、はみ出したぶんだ
け設計の自由度の拡大につながる。

【００３９】ポリシリコンプラグ４の上端部に形成され
たシリサイドパッド５が自己整合的に配置されるため、
ポリシリコンプラグ４に対してアライメントずれがな
く、かつタングステンプラグ７に対してもアライメント
マージンがあるため、ポリシリコンプラグ４とタングス
テンプラグ７との接続不良が少なくなる。

【００４０】図２及び図３は本発明の一実施例による半
導体装置の製造工程を示す断面図である。これら図２及
び図３を参照しては本発明の一実施例による半導体装置
の製造方法について説明する。

【００４１】Ｐ型シリコン基板１１には、従来よく知ら
れている方法で、シリコン酸化膜の素子分離絶縁膜１３
が形成される。その方法としてはＬＯＣＯＳ（Ｌｏｃａ
ｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法また
はトレンチ分離法がある。

【００４２】ＭＯＳＦＥＴが必要な場合には、従来よく
知られている方法で、ゲート絶縁膜を介してポリシリコ
ンのゲート電極１４を形成する。トランジスタの短チャ
ネル化に対策するべく、ゲートにシリコン酸化膜または
シリコン窒化膜の側壁膜を形成する。その成膜方法はＣ
ＶＤ法が適当である。側壁膜の膜厚は必要に応じて３０
〜１００ｎｍ程度とする。

【００４３】Ｎ型不純物となる元素イオン（例えば、Ａ
ｓやＰ等）をイオン注入法で、Ｐ型シリコン基板１１に
導入し、基板表面にＮ型高濃度不純物領域を形成する。
これによって、ゲート電極１４をはさんでソースドレイ
ン領域１２が同時に形成される。

【００４４】イオン注入後、窒素雰囲気中で、熱処理
し、Ｐ型シリコン基板１１中に導入された不純物の電気
的活性化と結晶欠陥の回復とを行う。熱処理温度は７０
０〜９００℃が好ましく、ここでは８００℃とする［図
２（ａ）参照］。

【００４５】続いて、第１層間絶縁膜１５として、オゾ
ンを酸化剤としてＣＶＤ法でＢＰＳＧ膜を３００〜１０
００ｎｍ成膜する。膜中水分の拡散を防ぐために、下層
にＣＶＤ法でシリコン酸化膜を成膜して２層構造として
もよい。

【００４６】レジストマスクを用いてコンタクト孔を上
記の高濃度不純物層（ソースドレイン領域１２）上にな
るように開口形成する。コンタクト孔形成に用いたレジ
ストマスクを除去した後、ポリシリコン膜１６を前面に
ＣＶＤ法で成膜する。

【００４７】この時、同時にリンや砒素等を膜中に導入
するとよい。ＣＶＤの反応容器内に、原料ガスととも水
素化リンや水素化砒素等のガスを導入することで、膜中
にリンや砒素を導入することが可能である。成膜膜厚は
コンタクト孔の開口半径よりも大きな値とするのがよ
い。

【００４８】ポリシリコン膜１６に不純物を導入する方
法には、ほかにイオン注入及び熱拡散がある。イオン注
入の場合には不純物をポリシリコン膜１６全体に均等に
分布させるためにイオンを複数回注入し、７５０℃以上
の温度で熱処理するのがよい［図２（ｂ）参照］。

【００４９】ポリシリコン膜１６をドライエッチングに
よってエッチバックすることで、ポリシリコン膜１６
は、図２（ｃ）に示すように、第１層間絶縁膜１５に埋
め込まれ、ポリシリコンプラグ１７となる（図中の点線
が第１層間絶縁膜１５の表面）。

【００５０】第１層間絶縁膜１５の表面からシリコン酸
化膜を選択的に除去する、除去する層の厚みは２０〜１
００ｎｍがよく、例えば５０ｎｍとする。除去する方法
にはふっ酸水溶液、アンモニアや酢酸で緩衝されたふっ
酸水溶液が適当である。ドライエッチングによってポリ
シリコンの突起部を形成する場合、Ｃ4 Ｆ8 等の比較的
シリコンと選択性が確保できるガス系を用いたプロセス
を用いるのがよい［図２（ｃ）参照］。

【００５１】この後に、スパッタ法によってチタン（Ｔ
ｉ）１８を成膜する。チタン１８の膜厚は２０〜５０ｎ
ｍ程度がよく、ここではチタン１８を３０ｎｍとする。
尚、チタンに代えて、コバルト、タングステン、モリブ
デン、タンタルを成膜することもよい［図３（ａ）参
照］。

【００５２】さらに、窒素雰囲気中でＲＴＡ（Ｒａｐｉ
ｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）法によって
チタン１８を６５０℃に加熱する。チタン１８はシリコ
ンと反応し、チタンシリサイド（ＴｉＳｉ2 ）を形成し
てシリサイドパッド１９となる。この時、シリサイドパ
ット１９とプラグとの界面は、第１層間絶縁膜１５の上
面と同一、または下方の位置に存在してもよい。そし
て、どの場合でもプラグからパッド端までの距離は対称
となる。

【００５３】この時、チタン１８はシリコン及び窒素と
反応し、チタンシリサイド及び窒化チタンを形成する。
熱処理条件によっては未反応のチタンが残留することも
ある。ここで、反応雰囲気をアルゴン（Ａｒ）のような
不活性ガスとした場合、シリサイドと余剰の金属が残
る。

【００５４】チタンシリサイドに対して選択比の高い方
法で、加熱工程で窒化されたＴｉＮとシリサイド化反応
に寄与しなかったチタンとを除去する。これにはアンモ
ニアと過酸化水素との水溶液がよい。また、コバルトシ
リサイドを形成し、余剰のコバルト及び窒化物を除去す
る場合には、塩酸と過酸化水素との混合水溶液がよい
［図３（ｂ）参照］。

【００５５】これらの上に第２層間絶縁膜２０としてＢ
ＰＳＧ膜を５００ｎｍ程度成膜する。第２層間絶縁膜２
０に対しては第２のコンタクト孔を、よく知られている
フォトリソグラフィー技術及びドライエッチング技術に
よって開口する。密着層とシリコンに対するバリア膜と
して窒化チタンをスパッタ成膜し、タングステンプラグ
２１とする。この上にタングステンをＣＶＤ法で成膜
し、第２配線（タングステン）２２とする。

【００５６】上述した本発明の一実施例による半導体装
置の製造方法は、シリコンＬＳＩ全般の配線接続工程に
利用することができる。

【００５７】本発明の一実施例による半導体装置の製造
方法では、シリサイドパッド５，１９の位置がポリシリ
コンプラグ１８と自己整合的に決定する。このため、上
記のような効果が期待できる。その上、このシリサイド
パット５，１９を形成するためのマスクが不要であり、
工程の短縮につながる。

【００５８】マスクを用いる場合には、プラグ投影面か
らのはみ出し領域がマスクアライメントのずれによって
非対称になるが、本発明ではその自己整合性によって対
称になる。このことによって、図３に示すようなコンタ
クトプラグが複数隣接するような場合、または配線が隣
接するような場合でも、ミスアライメントによるショー
トの可能性を低減することができる。

【００５９】図４は本発明の他の実施例による半導体装
置の構成を示す断面図である。図４において、本発明の
他の実施例による半導体装置ではポリシリコンプラグ４
とタングステンプラグ７とを接続するためのシリサイド
パット５ａがコの字型にならない場合の例を示してい
る。

【００６０】すなわち、ポリシリコンプラグ４上端のシ
リサイドパット５ａは、図４に示すように、コの字型を
していない場合もある。ポリシリコンプラグ４とシリサ
イドパット５ａとの界面が第１層間絶縁膜３の上面と同
一面、またはそれより下方に存在してもよい。この場
合、ポリシリコンプラグ４の側面位置からのはみ出し量
が対称になっていることが特徴である。図５に示す例の
場合、上記のように、自己整合的に配置されないことか
ら、機械的誤差範囲でのずれが生ずる。つまり、断面で
見ると、プラグからパッド端間での距離が非対称にな
る。本発明では自己整合的に配置することで、そのはみ
出し量の非対称性が幾何的には生じない。

【００６１】

【発明の効果】以上説明したように本発明によれば、シ
リコン基板上に設けられた第１層間絶縁膜にコンタクト
孔を開口し、コンタクト孔にＳｉを埋め込んでプラグと
したコンタクトプラグを含む半導体装置の構造におい
て、その径がコンタクト孔の径より大きいシリサイドの
パットをシリコンプラグ上端に自己整合的に形成し、そ
のシリサイドのパッドの上面が第１層間絶縁膜の上面よ
り上方にあるようにすることによって、不良の発生やコ
ンタクト抵抗の増大を招くことなく、コンタクトプラグ
の接続不良を少なくすることができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体装置の構成を示
す断面図である。

【図２】（ａ）〜（ｃ）は本発明の一実施例による半導
体装置の製造工程を示す断面図である。

【図３】（ａ）〜（ｃ）は本発明の一実施例による半導
体装置の製造工程を示す断面図である。

【図４】本発明の一実施例による半導体装置の構成を示
す断面図である。

【図５】（ａ）〜（ｃ）は従来の半導体基板と上層の配
線とを接続する構造を示す図である。

【図６】従来の半導体装置の断面構造の一例を示す図で
ある。

【符号の説明】

１，１１Ｐ型シリコン基板２ｎ型高濃度拡散層３，１５第１層間絶縁膜４，１７ポリシリコンプラグ５，５ａ，１９シリサイドパット６，２０第２層間絶縁膜７，２１タングステンプラグ８配線１２ソースドレイン領域１３素子分離絶縁膜１４ゲート電極１６ポリシリコン膜１８チタン２２第２配線

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F033 HH09 HH19 JJ04 JJ19 JJ27 JJ28 JJ29 JJ30 JJ33 KK01 KK04 MM12 MM13 NN03 NN11 NN31 PP15 QQ09 QQ11 QQ19 QQ31 QQ37 QQ58 QQ59 QQ70 QQ73 RR04 RR15 SS11 TT02 XX09 XX34

Claims

【特許請求の範囲】

【請求項１】シリコン基板上に設けられた第１層間絶
縁膜にコンタクト孔を開口し、前記コンタクト孔にＳｉ
を埋め込んでプラグとしたコンタクトプラグを含む半導
体装置の構造であって、前記シリコンプラグ上端に自己
整合的に形成されかつその径が前記コンタクト孔の径よ
り大きいシリサイドのパットを有し、前記シリサイドの
パッドの上面が前記第１層間絶縁膜の上面より上方にあ
るよう構成したことを特徴とする半導体装置の構造。
【請求項２】前記シリサイドのパットは、高融点金属
シリサイドであることを特徴とする請求項１記載の半導
体装置の構造。
【請求項３】前記高融点金属シリサイドは、チタンシ
リサイド及びコバルトシリサイドの一方であることを特
徴とする請求項２記載の半導体装置の構造。
【請求項４】シリコン基板上に設けられた第１層間絶
縁膜にコンタクト孔を開口し、前記コンタクト孔にＳｉ
を埋め込んでプラグとしたコンタクトプラグを含む半導
体装置の製造方法であって、前記シリコン基板上の第１
層間絶縁膜を形成する工程と、前記第１層間絶縁膜に前
記コンタクト孔を開口する工程と、前記コンタクト孔に
Ｓｉプラグを埋め込む工程と、前記シリコンプラグ上端
に自己整合的に形成されかつその径が前記コンタクト孔
の径より大きいシリサイドのパットを形成する工程とを
有し、前記シリサイドのパッドの上面が前記第１層間絶
縁膜の上面より上方にあるようにしたことを特徴とする
半導体装置の製造方法。
【請求項５】前記シリサイドのパットを形成する工程
は、少なくとも前記コンタクトプラグ表面近傍の絶縁膜
をＳｉと選択的に一部除去しプラグとが突き出すように
する工程と、高融点金属を成膜する工程と、それを熱処
理してシリサイド化する工程と、シリサイド化されなか
った前記高融点金属及び前記高融点金属と熱処理雰囲気
ガスとの化合物を除去する工程とからなることを特徴と
する請求項４記載の半導体装置の製造方法。
【請求項６】前記高融点金属は、少なくともＴｉ及び
コバルトの一方であることを特徴とする請求項５記載の
半導体装置の製造方法。