JP2001202400A - 電源デカップリング回路生成システム及び電源デカップリング回路生成方法 - Google Patents
電源デカップリング回路生成システム及び電源デカップリング回路生成方法Info
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Abstract
(57)【要約】
【課題】 ＬＳＩ等の素子毎の電源デカップリング回路
の生成を容易に行うことができるようにする。 【解決手段】 キャパシタ部品ライブラリ５及び配線計
算パラメータファイル６に保持されている電源デカップ
リング回路Ｄ１の生成条件に関わる情報に基づき、電源
デカップリング回路生成部１により、電源プレーンへの
高周波ノイズの流出防止の対象となる素子１Ａ１の電源
端子１Ａ２に対して付加すべきデカップリングキャパシ
タ１Ｃ１，１Ｃ２とインダクタンスに相当する電源配線
１Ｂ１のπ型ローパスフィルタ構成をとる電源デカップ
リング回路Ｄ１を自動生成することで、電源デカップリ
ング回路Ｄ１の生成のための計算を不要とするようにす
る。
の生成を容易に行うことができるようにする。 【解決手段】 キャパシタ部品ライブラリ５及び配線計
算パラメータファイル６に保持されている電源デカップ
リング回路Ｄ１の生成条件に関わる情報に基づき、電源
デカップリング回路生成部１により、電源プレーンへの
高周波ノイズの流出防止の対象となる素子１Ａ１の電源
端子１Ａ２に対して付加すべきデカップリングキャパシ
タ１Ｃ１，１Ｃ２とインダクタンスに相当する電源配線
１Ｂ１のπ型ローパスフィルタ構成をとる電源デカップ
リング回路Ｄ１を自動生成することで、電源デカップリ
ング回路Ｄ１の生成のための計算を不要とするようにす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電源プレーンへの
高周波ノイズの流出防止を目的としたＬＳＩ等の素子に
対する電源デカップリング回路の自動生成に適する電源
デカップリング回路生成システム及び電源デカップリン
グ回路生成方法に関する。
高周波ノイズの流出防止を目的としたＬＳＩ等の素子に
対する電源デカップリング回路の自動生成に適する電源
デカップリング回路生成システム及び電源デカップリン
グ回路生成方法に関する。
【０００２】
【従来の技術】電気製品に対する電磁放射の規制が厳し
いことから、製品試作後に測定と対策とが繰返されてい
る。この場合、多大な時間と費用とが費やされる。ま
た、電気製品に対する電磁放射の原因を究明し、プリン
ト基板の設計段階での対策も検討されている。
いことから、製品試作後に測定と対策とが繰返されてい
る。この場合、多大な時間と費用とが費やされる。ま
た、電気製品に対する電磁放射の原因を究明し、プリン
ト基板の設計段階での対策も検討されている。
【０００３】このような電磁放射の原因究明や対策の検
討を行う場合、たとえば電磁放射シミュレーションを用
いた方法も模索されているが、シミュレーション精度や
実行時間の面で実用的ではないという問題が生じてい
る。
討を行う場合、たとえば電磁放射シミュレーションを用
いた方法も模索されているが、シミュレーション精度や
実行時間の面で実用的ではないという問題が生じてい
る。
【０００４】そこで、プリント基板の電磁放射の大きな
要因であるグランド〜電源プレーンの共振に着目し、共
振の原因となるＬＳＩ等の素子の電源端子からの電圧及
び電流の揺れを遮断する電源デカップリング手法が開発
されている。
要因であるグランド〜電源プレーンの共振に着目し、共
振の原因となるＬＳＩ等の素子の電源端子からの電圧及
び電流の揺れを遮断する電源デカップリング手法が開発
されている。
【０００５】このような手法を示すものとして、たとえ
ば特許第２９７０６６０号公報では、ＬＳＩ等の素子の
電源端子と電源プレーンとの間に、キャパシタ〜配線
（インダクタンス）〜キャパシタという形態の電源デカ
ップリング回路であるπ型ローパスフィルタを配置して
いる。
ば特許第２９７０６６０号公報では、ＬＳＩ等の素子の
電源端子と電源プレーンとの間に、キャパシタ〜配線
（インダクタンス）〜キャパシタという形態の電源デカ
ップリング回路であるπ型ローパスフィルタを配置して
いる。
【０００６】ここで、π型ローパスフィルタは、たとえ
ば図５の等価回路で示すように、ＬＳＩ等の素子３Ａ１
の電源端子３Ａ２と電源プレーンとの間に設けられるも
のであり、デカップリングキャパシタ３Ｃ１，３Ｃ２及
びインダクタンス３Ｂ１より構成されている。
ば図５の等価回路で示すように、ＬＳＩ等の素子３Ａ１
の電源端子３Ａ２と電源プレーンとの間に設けられるも
のであり、デカップリングキャパシタ３Ｃ１，３Ｃ２及
びインダクタンス３Ｂ１より構成されている。
【０００７】これは、デカップリングキャパシタ３Ｃ
１，３Ｃ２の間に、インダクタンス３Ｂ１と等価な成分
を有する配線を引くことで、フィルタ構成をとるように
したものである。
１，３Ｃ２の間に、インダクタンス３Ｂ１と等価な成分
を有する配線を引くことで、フィルタ構成をとるように
したものである。
【０００８】
【発明が解決しようとする課題】ところが、上述した先
行技術では、インダクタンス３Ｂ１を実現するための配
線の線幅や線長を、電源デカップリング回路であるπ型
ローパスフィルタを構成する回路毎に計算する必要があ
る。また、ＬＳＩ等の素子３Ａ１に必要なインダクタン
ス３Ｂ１において、計算した線幅や線長で配線した後、
π型ローパスフィルタを構成するデカップリングキャパ
シタ３Ｃ１，３Ｃ２を手動で配置する必要がある。
行技術では、インダクタンス３Ｂ１を実現するための配
線の線幅や線長を、電源デカップリング回路であるπ型
ローパスフィルタを構成する回路毎に計算する必要があ
る。また、ＬＳＩ等の素子３Ａ１に必要なインダクタン
ス３Ｂ１において、計算した線幅や線長で配線した後、
π型ローパスフィルタを構成するデカップリングキャパ
シタ３Ｃ１，３Ｃ２を手動で配置する必要がある。
【０００９】このようなことから、電源デカップリング
回路の生成（設計）が極めて煩雑であるという問題があ
った。
回路の生成（設計）が極めて煩雑であるという問題があ
った。
【００１０】本発明は、このような状況に鑑みてなされ
たものであり、ＬＳＩ等の素子毎の電源デカップリング
回路の生成を容易に行うことができる電源デカップリン
グ回路生成システム及び電源デカップリング回路生成方
法を提供することができるようにするものである。
たものであり、ＬＳＩ等の素子毎の電源デカップリング
回路の生成を容易に行うことができる電源デカップリン
グ回路生成システム及び電源デカップリング回路生成方
法を提供することができるようにするものである。
【００１１】
【課題を解決するための手段】請求項１に記載の電源デ
カップリング回路生成システムは、電源プレーンへの高
周波ノイズの流出防止の対象となる素子の電源端子に対
して付加すべき第１及び第２のデカップリングキャパシ
タとインダクタンスに相当する電源配線のπ型ローパス
フィルタ構成をとる電源デカップリング回路を生成する
電源デカップリング回路生成部と、電源デカップリング
回路の生成条件に関わる情報を保持する情報保持手段と
を備え、電源デカップリング回路生成手段は、素子の電
源端子に対して付加すべき電源デカップリング回路を、
情報保持手段の情報に基づいて自動生成することを特徴
とする。また、電源デカップリング回路生成部は、素子
の電源端子を選択するとともに、情報保持手段の情報に
基づき、電源端子に電源デカップリング回路の生成の条
件を付加する電源端子情報設定部と、電源デカップリン
グ回路の電源配線の線幅や線長を計算する電源配線計算
部と、計算された線幅や線長に基づいた電源配線を引く
とともに、電源端子情報設定部により付加された条件に
基づく第１のデカップリングキャパシタを電源配線の電
源端子側に配置し、電源配線の電源端子とは反対側に第
２のデカップリングキャパシタを配置するデカップリン
グ回路配置部とを備えるようにすることができる。ま
た、情報保持手段は、付加すべき第１及び第２のデカッ
プリングキャパシタのキャパシタ部品の形状と、キャパ
シタ部品の周波数特性とが定義されているキャパシタ部
品ライブラリと、素子が実装されるプリント基板の絶縁
体に用いられる材質の比誘電率と、プリント基板の層構
成とが定義されている配線計算パラメータファイルとを
備えるようにすることができる。また、キャパシタ部品
ライブラリには、キャパシタ部品自体が有する直列イン
ダクタンスと直列抵抗、そのキャパシタを実装するパッ
ドのインダクタンス、そのパッドと内層の電源層〜グラ
ンド層とをつなぐビアホールのインダクタンスを示す情
報が含まれ、配線計算パラメータファイルには、電源配
線の特性インピーダンスと第１及び第２のデカップリン
グキャパシタのインピーダンスとの比を示す情報が含ま
れるようにすることができる。また、電源配線計算部
は、電源配線の線幅や線長を計算する際、電源端子情報
設定部によって設定された対象とする素子の動作周波
数、電源デカップリング回路を構成する第１及び第２の
デカップリングキャパシタの特性、配線計算パラメータ
ファイルに定義されているプリント基板の絶縁体の比誘
電率やプリント基板の層構成情報を用いるようにするこ
とができる。また、電源端子情報設定部は、電源端子に
電源デカップリング回路の生成の条件を付加する際、キ
ャパシタ部品ライブラリに定義されているキャパシタ部
品に付随する寄生インダクタンスの値の極力小さいもの
を選択するようにすることができる。また、電源端子情
報設定部は、情報保持手段の情報に基づき、素子の複数
の電源端子に電源デカップリング回路の生成の条件を付
加し、電源配線計算部は、複数の電源端子間に引かれる
電源配線の線幅や線長を計算し、デカップリング回路配
置部は、計算された線幅や線長に基づいた電源配線を引
くとともに、電源端子情報設定部により付加された条件
に基づく第１及び第２のデカップリングキャパシタの配
置に加え、第３及び第４のデカップリングキャパシタ
を、第１及び第２のデカップリングキャパシタが配置さ
れていない残りの電源端子側に配置するようにすること
ができる。請求項８に記載の電源デカップリング回路生
成方法は、電源プレーンへの高周波ノイズの流出防止の
対象となる素子の電源端子に対して付加すべき第１及び
第２のデカップリングキャパシタとインダクタンスに相
当する電源配線のπ型ローパスフィルタ構成をとる電源
デカップリング回路を電源デカップリング回路生成部に
より生成する第１の工程と、電源デカップリング回路の
生成条件に関わる情報を情報保持手段に保持する第２の
工程とを備え、電源デカップリング回路生成手段によ
り、素子の電源端子に対して付加すべき電源デカップリ
ング回路を、情報保持手段の情報に基づいて自動生成す
ることを特徴とする。また、第１の工程には、電源端子
情報設定部により、素子の電源端子を選択するととも
に、情報保持手段の情報に基づき、電源端子に電源デカ
ップリング回路の生成の条件を付加する第３の工程と、
電源配線計算部により、電源デカップリング回路の電源
配線の線幅や線長を計算する第４の工程と、デカップリ
ング回路配置部により、計算された線幅や線長に基づい
た電源配線を引くとともに、電源端子情報設定部により
付加された条件に基づく第１のデカップリングキャパシ
タを電源配線の電源端子側に配置し、電源配線の電源端
子とは反対側に第２のデカップリングキャパシタを配置
する第５の工程とが含まれるようにすることができる。
また、第２の工程には、付加すべき第１及び第２のデカ
ップリングキャパシタのキャパシタ部品の形状と、キャ
パシタ部品の周波数特性とをキャパシタ部品ライブラリ
に定義する第６の工程と、素子が実装されるプリント基
板の絶縁体に用いられる材質の比誘電率と、プリント基
板の層構成とを配線計算パラメータファイルに定義する
第７の工程とが含まれるようにすることができる。ま
た、第６の工程には、キャパシタ部品自体が有する直列
インダクタンスと直列抵抗、そのキャパシタを実装する
パッドのインダクタンス、そのパッドと内層の電源層〜
グランド層とをつなぐビアホールのインダクタンスを示
す情報を含める第８の工程が含まれ、第７の工程には、
電源配線の特性インピーダンスと第１及び第２のデカッ
プリングキャパシタのインピーダンスとの比を示す情報
を含める第９の工程が含まれるようにすることができ
る。また、第４の工程には、電源配線の線幅や線長を計
算する際、電源端子情報設定部によって設定された対象
とする素子の動作周波数、電源デカップリング回路を構
成する第１及び第２のデカップリングキャパシタの特
性、配線計算パラメータファイルに定義されているプリ
ント基板の絶縁体の比誘電率やプリント基板の層構成情
報を用いる第１０の工程が含まれるようにすることがで
きる。また、第３の工程には、電源端子に電源デカップ
リング回路の生成の条件を付加する際、キャパシタ部品
ライブラリに定義されているキャパシタ部品に付随する
寄生インダクタンスの値の極力小さいものを選択する第
１１の工程が含まれるようにすることができる。また、
第３の工程には、情報保持手段の情報に基づき、素子の
複数の電源端子に電源デカップリング回路の生成の条件
を付加する第１２の工程が含まれ、第４の工程には、複
数の電源端子間に引かれる電源配線の線幅や線長を計算
する第１３の工程が含まれ、第５の工程には、計算され
た線幅や線長に基づいた電源配線を引くとともに、電源
端子情報設定部により付加された条件に基づく第１及び
第２のデカップリングキャパシタの配置に加え、第３及
び第４のデカップリングキャパシタを、第１及び第２の
デカップリングキャパシタが配置されていない残りの電
源端子側に配置する第１４の工程が含まれるようにする
ことができる。本発明に係る電源デカップリング回路生
成システム及び電源デカップリング回路生成方法におい
ては、情報保持手段に保持されている電源デカップリン
グ回路の生成条件に関わる情報に基づき、電源デカップ
リング回路生成部により、電源プレーンへの高周波ノイ
ズの流出防止の対象となる素子の電源端子に対して付加
すべき第１及び第２のデカップリングキャパシタとイン
ダクタンスに相当する電源配線のπ型ローパスフィルタ
構成をとる電源デカップリング回路を自動生成すること
で、電源デカップリング回路の生成のための計算を不要
とする。
カップリング回路生成システムは、電源プレーンへの高
周波ノイズの流出防止の対象となる素子の電源端子に対
して付加すべき第１及び第２のデカップリングキャパシ
タとインダクタンスに相当する電源配線のπ型ローパス
フィルタ構成をとる電源デカップリング回路を生成する
電源デカップリング回路生成部と、電源デカップリング
回路の生成条件に関わる情報を保持する情報保持手段と
を備え、電源デカップリング回路生成手段は、素子の電
源端子に対して付加すべき電源デカップリング回路を、
情報保持手段の情報に基づいて自動生成することを特徴
とする。また、電源デカップリング回路生成部は、素子
の電源端子を選択するとともに、情報保持手段の情報に
基づき、電源端子に電源デカップリング回路の生成の条
件を付加する電源端子情報設定部と、電源デカップリン
グ回路の電源配線の線幅や線長を計算する電源配線計算
部と、計算された線幅や線長に基づいた電源配線を引く
とともに、電源端子情報設定部により付加された条件に
基づく第１のデカップリングキャパシタを電源配線の電
源端子側に配置し、電源配線の電源端子とは反対側に第
２のデカップリングキャパシタを配置するデカップリン
グ回路配置部とを備えるようにすることができる。ま
た、情報保持手段は、付加すべき第１及び第２のデカッ
プリングキャパシタのキャパシタ部品の形状と、キャパ
シタ部品の周波数特性とが定義されているキャパシタ部
品ライブラリと、素子が実装されるプリント基板の絶縁
体に用いられる材質の比誘電率と、プリント基板の層構
成とが定義されている配線計算パラメータファイルとを
備えるようにすることができる。また、キャパシタ部品
ライブラリには、キャパシタ部品自体が有する直列イン
ダクタンスと直列抵抗、そのキャパシタを実装するパッ
ドのインダクタンス、そのパッドと内層の電源層〜グラ
ンド層とをつなぐビアホールのインダクタンスを示す情
報が含まれ、配線計算パラメータファイルには、電源配
線の特性インピーダンスと第１及び第２のデカップリン
グキャパシタのインピーダンスとの比を示す情報が含ま
れるようにすることができる。また、電源配線計算部
は、電源配線の線幅や線長を計算する際、電源端子情報
設定部によって設定された対象とする素子の動作周波
数、電源デカップリング回路を構成する第１及び第２の
デカップリングキャパシタの特性、配線計算パラメータ
ファイルに定義されているプリント基板の絶縁体の比誘
電率やプリント基板の層構成情報を用いるようにするこ
とができる。また、電源端子情報設定部は、電源端子に
電源デカップリング回路の生成の条件を付加する際、キ
ャパシタ部品ライブラリに定義されているキャパシタ部
品に付随する寄生インダクタンスの値の極力小さいもの
を選択するようにすることができる。また、電源端子情
報設定部は、情報保持手段の情報に基づき、素子の複数
の電源端子に電源デカップリング回路の生成の条件を付
加し、電源配線計算部は、複数の電源端子間に引かれる
電源配線の線幅や線長を計算し、デカップリング回路配
置部は、計算された線幅や線長に基づいた電源配線を引
くとともに、電源端子情報設定部により付加された条件
に基づく第１及び第２のデカップリングキャパシタの配
置に加え、第３及び第４のデカップリングキャパシタ
を、第１及び第２のデカップリングキャパシタが配置さ
れていない残りの電源端子側に配置するようにすること
ができる。請求項８に記載の電源デカップリング回路生
成方法は、電源プレーンへの高周波ノイズの流出防止の
対象となる素子の電源端子に対して付加すべき第１及び
第２のデカップリングキャパシタとインダクタンスに相
当する電源配線のπ型ローパスフィルタ構成をとる電源
デカップリング回路を電源デカップリング回路生成部に
より生成する第１の工程と、電源デカップリング回路の
生成条件に関わる情報を情報保持手段に保持する第２の
工程とを備え、電源デカップリング回路生成手段によ
り、素子の電源端子に対して付加すべき電源デカップリ
ング回路を、情報保持手段の情報に基づいて自動生成す
ることを特徴とする。また、第１の工程には、電源端子
情報設定部により、素子の電源端子を選択するととも
に、情報保持手段の情報に基づき、電源端子に電源デカ
ップリング回路の生成の条件を付加する第３の工程と、
電源配線計算部により、電源デカップリング回路の電源
配線の線幅や線長を計算する第４の工程と、デカップリ
ング回路配置部により、計算された線幅や線長に基づい
た電源配線を引くとともに、電源端子情報設定部により
付加された条件に基づく第１のデカップリングキャパシ
タを電源配線の電源端子側に配置し、電源配線の電源端
子とは反対側に第２のデカップリングキャパシタを配置
する第５の工程とが含まれるようにすることができる。
また、第２の工程には、付加すべき第１及び第２のデカ
ップリングキャパシタのキャパシタ部品の形状と、キャ
パシタ部品の周波数特性とをキャパシタ部品ライブラリ
に定義する第６の工程と、素子が実装されるプリント基
板の絶縁体に用いられる材質の比誘電率と、プリント基
板の層構成とを配線計算パラメータファイルに定義する
第７の工程とが含まれるようにすることができる。ま
た、第６の工程には、キャパシタ部品自体が有する直列
インダクタンスと直列抵抗、そのキャパシタを実装する
パッドのインダクタンス、そのパッドと内層の電源層〜
グランド層とをつなぐビアホールのインダクタンスを示
す情報を含める第８の工程が含まれ、第７の工程には、
電源配線の特性インピーダンスと第１及び第２のデカッ
プリングキャパシタのインピーダンスとの比を示す情報
を含める第９の工程が含まれるようにすることができ
る。また、第４の工程には、電源配線の線幅や線長を計
算する際、電源端子情報設定部によって設定された対象
とする素子の動作周波数、電源デカップリング回路を構
成する第１及び第２のデカップリングキャパシタの特
性、配線計算パラメータファイルに定義されているプリ
ント基板の絶縁体の比誘電率やプリント基板の層構成情
報を用いる第１０の工程が含まれるようにすることがで
きる。また、第３の工程には、電源端子に電源デカップ
リング回路の生成の条件を付加する際、キャパシタ部品
ライブラリに定義されているキャパシタ部品に付随する
寄生インダクタンスの値の極力小さいものを選択する第
１１の工程が含まれるようにすることができる。また、
第３の工程には、情報保持手段の情報に基づき、素子の
複数の電源端子に電源デカップリング回路の生成の条件
を付加する第１２の工程が含まれ、第４の工程には、複
数の電源端子間に引かれる電源配線の線幅や線長を計算
する第１３の工程が含まれ、第５の工程には、計算され
た線幅や線長に基づいた電源配線を引くとともに、電源
端子情報設定部により付加された条件に基づく第１及び
第２のデカップリングキャパシタの配置に加え、第３及
び第４のデカップリングキャパシタを、第１及び第２の
デカップリングキャパシタが配置されていない残りの電
源端子側に配置する第１４の工程が含まれるようにする
ことができる。本発明に係る電源デカップリング回路生
成システム及び電源デカップリング回路生成方法におい
ては、情報保持手段に保持されている電源デカップリン
グ回路の生成条件に関わる情報に基づき、電源デカップ
リング回路生成部により、電源プレーンへの高周波ノイ
ズの流出防止の対象となる素子の電源端子に対して付加
すべき第１及び第２のデカップリングキャパシタとイン
ダクタンスに相当する電源配線のπ型ローパスフィルタ
構成をとる電源デカップリング回路を自動生成すること
で、電源デカップリング回路の生成のための計算を不要
とする。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
て説明する。
【００１３】（第１の実施の形態）図１は、本発明の電
源デカップリング回路生成システムの第１の実施の形態
を示す図、図２は、図１の電源デカップリング回路生成
システムの動作を説明するためのフローチャートであ
る。
源デカップリング回路生成システムの第１の実施の形態
を示す図、図２は、図１の電源デカップリング回路生成
システムの動作を説明するためのフローチャートであ
る。
【００１４】図１に示す電源デカップリング回路生成シ
ステムは、電源デカップリング回路生成部１、キャパシ
タ部品ライブラリ５及び配線計算パラメータファイル６
を備えている。ここで、キャパシタ部品ライブラリ５及
び配線計算パラメータファイル６は、後述する電源デカ
ップリング回路Ｄ１の生成条件に関わる情報を保持する
情報保持手段である。
ステムは、電源デカップリング回路生成部１、キャパシ
タ部品ライブラリ５及び配線計算パラメータファイル６
を備えている。ここで、キャパシタ部品ライブラリ５及
び配線計算パラメータファイル６は、後述する電源デカ
ップリング回路Ｄ１の生成条件に関わる情報を保持する
情報保持手段である。
【００１５】電源デカップリング回路生成手段としての
電源デカップリング回路生成部１は、対象とするＬＳＩ
等の素子１Ａ１の電源端子１Ａ２に対する電源デカップ
リング回路Ｄ１を自動で付加した電源デカップリング回
路付加済素子１０を生成するものであり、電源端子情報
設定部２、電源配線計算部３及びデカップリング回路配
置部４を有している。ここで、電源デカップリング回路
Ｄ１は、π型ローパスフィルタ構成をとるものである。
電源デカップリング回路生成部１は、対象とするＬＳＩ
等の素子１Ａ１の電源端子１Ａ２に対する電源デカップ
リング回路Ｄ１を自動で付加した電源デカップリング回
路付加済素子１０を生成するものであり、電源端子情報
設定部２、電源配線計算部３及びデカップリング回路配
置部４を有している。ここで、電源デカップリング回路
Ｄ１は、π型ローパスフィルタ構成をとるものである。
【００１６】電源端子情報設定部２は、電源プレーンへ
の高周波ノイズの流出防止の対象となるＬＳＩ等の素子
１Ａ１の電源端子１Ａ２を選択するとともに、その電源
端子１Ａ２に電源デカップリング回路Ｄ１の生成の条件
を付加するものである。
の高周波ノイズの流出防止の対象となるＬＳＩ等の素子
１Ａ１の電源端子１Ａ２を選択するとともに、その電源
端子１Ａ２に電源デカップリング回路Ｄ１の生成の条件
を付加するものである。
【００１７】電源端子１Ａ２に付加される情報として
は、電源デカップリング回路Ｄ１を構成するデカップリ
ングキャパシタ１Ｃ１，１Ｃ２の部品種類及び対象とす
る素子１Ａ１の動作周波数等である。ここで、デカップ
リングキャパシタ１Ｃ１，１Ｃ２は、第１及び第２のデ
カップリングキャパシタである。またここで、デカップ
リングキャパシタ１Ｃ１，１Ｃ２を指定する場合、後述
のキャパシタ部品ライブラリ５に定義されているキャパ
シタから選択される。
は、電源デカップリング回路Ｄ１を構成するデカップリ
ングキャパシタ１Ｃ１，１Ｃ２の部品種類及び対象とす
る素子１Ａ１の動作周波数等である。ここで、デカップ
リングキャパシタ１Ｃ１，１Ｃ２は、第１及び第２のデ
カップリングキャパシタである。またここで、デカップ
リングキャパシタ１Ｃ１，１Ｃ２を指定する場合、後述
のキャパシタ部品ライブラリ５に定義されているキャパ
シタから選択される。
【００１８】さらにここで、デカップリングキャパシタ
１Ｃ１，１Ｃ２を指定する場合、キャパシタに付随する
寄生インダクタンスの値の極力小さいものがキャパシタ
部品ライブラリ５に定義されているキャパシタから選択
される。
１Ｃ１，１Ｃ２を指定する場合、キャパシタに付随する
寄生インダクタンスの値の極力小さいものがキャパシタ
部品ライブラリ５に定義されているキャパシタから選択
される。
【００１９】つまり、対象とするＬＳＩ等の素子１Ａ１
の動作周波数を基に、その動作周波数でのキャパシタの
インピーダンスが電源配線１Ｂ１のインダクタンス成分
によるインピーダンスよりも十分に小さいものであるか
どうかが分る。
の動作周波数を基に、その動作周波数でのキャパシタの
インピーダンスが電源配線１Ｂ１のインダクタンス成分
によるインピーダンスよりも十分に小さいものであるか
どうかが分る。
【００２０】言換えれば、その動作周波数がキャパシタ
のもつ共振周波数よりも高い場合、キャパシタのインピ
ーダンスは、キャパシタの寄生インダクタンスに依存す
ることになる。したがって、キャパシタのインピーダン
スが十分小さいということは、キャパシタの寄生インダ
クタンスが十分小さいということと等価となる。
のもつ共振周波数よりも高い場合、キャパシタのインピ
ーダンスは、キャパシタの寄生インダクタンスに依存す
ることになる。したがって、キャパシタのインピーダン
スが十分小さいということは、キャパシタの寄生インダ
クタンスが十分小さいということと等価となる。
【００２１】電源配線計算部３は、電源デカップリング
回路Ｄ１のインダクタンスに相当する電源配線１Ｂ１の
線幅や線長を計算するものである。これらの計算には、
電源端子情報設定部２によって設定された対象とする素
子１Ａ１の動作周波数、電源デカップリング回路Ｄ１を
構成するデカップリングキャパシタ１Ｃ１，１Ｃ２の特
性、後述する配線計算パラメータファイル６に定義され
ているプリント基板の絶縁体の比誘電率やプリント基板
の層構成情報が用いられる。
回路Ｄ１のインダクタンスに相当する電源配線１Ｂ１の
線幅や線長を計算するものである。これらの計算には、
電源端子情報設定部２によって設定された対象とする素
子１Ａ１の動作周波数、電源デカップリング回路Ｄ１を
構成するデカップリングキャパシタ１Ｃ１，１Ｃ２の特
性、後述する配線計算パラメータファイル６に定義され
ているプリント基板の絶縁体の比誘電率やプリント基板
の層構成情報が用いられる。
【００２２】デカップリング回路配置部４は、電源配線
計算部３により計算された線幅や線長に基づいた電源配
線１Ｂ１を引くとともに、電源端子情報設定部２により
指定されたデカップリングキャパシタ１Ｃ１を電源配線
１Ｂ１の電源端子１Ａ２側に配置し、電源配線１Ｂ１の
電源端子１Ａ２とは反対側にデカップリングキャパシタ
１Ｃ２を配置するものである。
計算部３により計算された線幅や線長に基づいた電源配
線１Ｂ１を引くとともに、電源端子情報設定部２により
指定されたデカップリングキャパシタ１Ｃ１を電源配線
１Ｂ１の電源端子１Ａ２側に配置し、電源配線１Ｂ１の
電源端子１Ａ２とは反対側にデカップリングキャパシタ
１Ｃ２を配置するものである。
【００２３】キャパシタ部品ライブラリ５には、（１）
キャパシタ部品の形状と、（２）キャパシタ部品の周波
数特性とが定義されている。ただし、本システムの計算
に必要となるキャパシタの周波数特性は、部品自体のキ
ャパシタ以外に、そのキャパシタ自体がもつ直列インダ
クタンスと直列抵抗、そのキャパシタを実装するパッド
のインダクタンス、そのパッドと内層の電源層〜グラン
ド層とをつなぐビアホールのインダクタンスとを含むも
のとする。
キャパシタ部品の形状と、（２）キャパシタ部品の周波
数特性とが定義されている。ただし、本システムの計算
に必要となるキャパシタの周波数特性は、部品自体のキ
ャパシタ以外に、そのキャパシタ自体がもつ直列インダ
クタンスと直列抵抗、そのキャパシタを実装するパッド
のインダクタンス、そのパッドと内層の電源層〜グラン
ド層とをつなぐビアホールのインダクタンスとを含むも
のとする。
【００２４】実際に用いるキャパシタ部品は、キャパシ
タ値以外に寄生的なインダクタンス値や抵抗値を有して
いる。すなわち、高周波域では、キャパシタは寄生的な
インダクタンスの成分が表面化するため、これらの情報
が必要となるためである。
タ値以外に寄生的なインダクタンス値や抵抗値を有して
いる。すなわち、高周波域では、キャパシタは寄生的な
インダクタンスの成分が表面化するため、これらの情報
が必要となるためである。
【００２５】配線計算パラメータファイル６には、
（１）プリント基板の絶縁体に用いられる材質の比誘電
率、（２）プリント基板の層構成（基板厚や導体の厚み
等）が定義されている。
（１）プリント基板の絶縁体に用いられる材質の比誘電
率、（２）プリント基板の層構成（基板厚や導体の厚み
等）が定義されている。
【００２６】また、電源配線１Ｂ１の線幅を決めるため
には、デカップリングキャパシタ１Ｃ１のインピーダン
スよりも電源配線１Ｂ１の特性インピーダンスの方が十
分大きい必要がある。そこで、（３）電源配線１Ｂ１の
特性インピーダンスとデカップリングキャパシタ１Ｃ１
のインピーダンスとの比も配線計算パラメータファイル
６に定義されている。
には、デカップリングキャパシタ１Ｃ１のインピーダン
スよりも電源配線１Ｂ１の特性インピーダンスの方が十
分大きい必要がある。そこで、（３）電源配線１Ｂ１の
特性インピーダンスとデカップリングキャパシタ１Ｃ１
のインピーダンスとの比も配線計算パラメータファイル
６に定義されている。
【００２７】次に、このような構成の電源デカップリン
グ回路生成システムの動作について説明する。
グ回路生成システムの動作について説明する。
【００２８】まず、図２に示すように、電源デカップリ
ング回路Ｄ１を付加する素子１Ａ１の電源端子１Ａ２
に、電源デカップリング回路Ｄ１の生成に必要な情報を
設定する（ステップ１Ｆ１）。
ング回路Ｄ１を付加する素子１Ａ１の電源端子１Ａ２
に、電源デカップリング回路Ｄ１の生成に必要な情報を
設定する（ステップ１Ｆ１）。
【００２９】この場合、図１の電源端子情報設定部２が
電源デカップリング回路Ｄ１を付加する対象の素子１Ａ
１の電源端子１Ａ２を選択する。ここで、電源端子１Ａ
２に付加する電源デカップリング回路Ｄ１に用いられる
デカップリングキャパシタ１Ｃ１，１Ｃ２の部品が選択
される。
電源デカップリング回路Ｄ１を付加する対象の素子１Ａ
１の電源端子１Ａ２を選択する。ここで、電源端子１Ａ
２に付加する電源デカップリング回路Ｄ１に用いられる
デカップリングキャパシタ１Ｃ１，１Ｃ２の部品が選択
される。
【００３０】このとき、デカップリングキャパシタ１Ｃ
１，１Ｃ２の部品は、キャパシタ部品ライブラリファイ
ル５に記述されているキャパシタ部品群の中から選択さ
れる。また、対象とする素子１Ａ１の動作周波数は、電
源端子１Ａ２の情報として指定される。
１，１Ｃ２の部品は、キャパシタ部品ライブラリファイ
ル５に記述されているキャパシタ部品群の中から選択さ
れる。また、対象とする素子１Ａ１の動作周波数は、電
源端子１Ａ２の情報として指定される。
【００３１】次いで、電源配線計算部３により、電源配
線１Ｂ１の線幅の計算が行われる（ステップ１Ｆ２）。
線幅の計算方法は、次の通りである。
線１Ｂ１の線幅の計算が行われる（ステップ１Ｆ２）。
線幅の計算方法は、次の通りである。
【００３２】すなわち、電源配線１Ｂ１は、電源デカッ
プリング回路Ｄ１であるπ型ローパスフィルタのインダ
クタンスとして機能するように設定する。そのインダク
タンスは、素子１Ａ１の動作周波数において、デカップ
リングキャパシタ１Ｃ１のインピーダンスに対し、イン
ピーダンス比であるＮ倍の値とされる。これにより、電
源端子１Ａ２の高周波ノイズの電源プレーンへの流出が
防げる。ここでのインピーダンス比Ｎは、予め配線計算
パラメータファイル６に定義されているものである。
プリング回路Ｄ１であるπ型ローパスフィルタのインダ
クタンスとして機能するように設定する。そのインダク
タンスは、素子１Ａ１の動作周波数において、デカップ
リングキャパシタ１Ｃ１のインピーダンスに対し、イン
ピーダンス比であるＮ倍の値とされる。これにより、電
源端子１Ａ２の高周波ノイズの電源プレーンへの流出が
防げる。ここでのインピーダンス比Ｎは、予め配線計算
パラメータファイル６に定義されているものである。
【００３３】そこで、電源端子情報設定部２により電源
端子１Ａ２に付加した動作周波数Ｆと同様に指定された
デカップリングキャパシタ１Ｃ１の周波数特性とから、
キャパシタ部品ライブラリ５よりデカップリングキャパ
シタ１Ｃ１の動作周波数Ｆ時のインピーダンスＺＣが得
られる。これより、電源配線１Ｂ１の特性インピーダン
スＺ０は、Ｚ０＝ＺＣ×Ｎとして計算される。
端子１Ａ２に付加した動作周波数Ｆと同様に指定された
デカップリングキャパシタ１Ｃ１の周波数特性とから、
キャパシタ部品ライブラリ５よりデカップリングキャパ
シタ１Ｃ１の動作周波数Ｆ時のインピーダンスＺＣが得
られる。これより、電源配線１Ｂ１の特性インピーダン
スＺ０は、Ｚ０＝ＺＣ×Ｎとして計算される。
【００３４】ここで、文献「PROCEEDING OF THE IEEE,
VOL.65 11, NOVEMBER 1977pp1611-1612」等に記載され
ているような配線の特性インピーダンスが求められる式
を参考にして、Ｚ０の特性インピーダンスを実現するた
めに必要な配線幅が特定される。
VOL.65 11, NOVEMBER 1977pp1611-1612」等に記載され
ているような配線の特性インピーダンスが求められる式
を参考にして、Ｚ０の特性インピーダンスを実現するた
めに必要な配線幅が特定される。
【００３５】ちなみに、上記の文献に記載されている式
は、たとえば次のようなものである。 Ｚ０＝６０／√（εｒｅｆｆ）ｌｎ｛（８／（Ｗｅ／ｈ））＋０．２５（Ｗ ｅ／ｈ）｝ ・・・（Ｗ／ｈ＜１のとき） Ｚ０＝１２０π／√（εｒｅｆｆ）｛（Ｗｅ／ｈ）＋１．３９３＋０．６６ ７ｌｎ（（Ｗｅ／ｈ）＋１．４４４）｝−１ ・・・（Ｗ／ｈ＞１のとき）
は、たとえば次のようなものである。 Ｚ０＝６０／√（εｒｅｆｆ）ｌｎ｛（８／（Ｗｅ／ｈ））＋０．２５（Ｗ ｅ／ｈ）｝ ・・・（Ｗ／ｈ＜１のとき） Ｚ０＝１２０π／√（εｒｅｆｆ）｛（Ｗｅ／ｈ）＋１．３９３＋０．６６ ７ｌｎ（（Ｗｅ／ｈ）＋１．４４４）｝−１ ・・・（Ｗ／ｈ＞１のとき）
【００３６】次いで、電源配線計算部３により、電源配
線１Ｂ１の線長の計算が行われる（ステップ１Ｆ３）。
電源配線１Ｂ１の線長は、短すぎるとインダクタンスと
しての機能を果たさないため、ある程度の長さが必要で
ある。ちなみに、電源配線長としては、特許第２９７０
６６０号公報に示されているように、２０［ｍｍ］×√
（比誘電率）以上とすることが望ましい。
線１Ｂ１の線長の計算が行われる（ステップ１Ｆ３）。
電源配線１Ｂ１の線長は、短すぎるとインダクタンスと
しての機能を果たさないため、ある程度の長さが必要で
ある。ちなみに、電源配線長としては、特許第２９７０
６６０号公報に示されているように、２０［ｍｍ］×√
（比誘電率）以上とすることが望ましい。
【００３７】以上のようにして計算された線幅や線長に
より電源配線１Ｂ１を引く（ステップ１Ｆ４）。電源デ
カップリング回路Ｄ１を付加する対象の素子１Ａ１の電
源端子１Ａ２から素子１Ａ１の外側に向かい、（ステッ
プ１Ｆ３）で計算された線長や（ステップ１Ｆ２）で計
算された線幅の電源配線１Ｂ１を引く。
より電源配線１Ｂ１を引く（ステップ１Ｆ４）。電源デ
カップリング回路Ｄ１を付加する対象の素子１Ａ１の電
源端子１Ａ２から素子１Ａ１の外側に向かい、（ステッ
プ１Ｆ３）で計算された線長や（ステップ１Ｆ２）で計
算された線幅の電源配線１Ｂ１を引く。
【００３８】最後に、デカップリングキャパシタ１Ｃ
１，１Ｃ２を配置する（ステップ１Ｆ５）。デカップリ
ングキャパシタ１Ｃ１は、電源配線１Ｂ１の電源端子１
Ａ２側に配置する。また、デカップリングキャパシタ１
Ｃ２は、電源配線１Ｂ１の電源端子１Ａ２側とは反対側
に配置する。
１，１Ｃ２を配置する（ステップ１Ｆ５）。デカップリ
ングキャパシタ１Ｃ１は、電源配線１Ｂ１の電源端子１
Ａ２側に配置する。また、デカップリングキャパシタ１
Ｃ２は、電源配線１Ｂ１の電源端子１Ａ２側とは反対側
に配置する。
【００３９】このように、第１の実施の形態では、キャ
パシタ部品ライブラリ５及び配線計算パラメータファイ
ル６に保持されている電源デカップリング回路Ｄ１の生
成条件に関わる情報に基づき、電源デカップリング回路
生成部１により、電源プレーンへの高周波ノイズの流出
防止の対象となる素子１Ａ１の電源端子１Ａ２に対して
付加すべきデカップリングキャパシタ１Ｃ１，１Ｃ２と
インダクタンスに相当する電源配線１Ｂ１のπ型ローパ
スフィルタ構成をとる電源デカップリング回路Ｄ１を自
動生成することで、電源デカップリング回路Ｄ１の生成
のための計算を不要としたので、ＬＳＩ等の素子１Ａ１
毎の電源デカップリング回路Ｄ１の生成を容易に行うこ
とができる。
パシタ部品ライブラリ５及び配線計算パラメータファイ
ル６に保持されている電源デカップリング回路Ｄ１の生
成条件に関わる情報に基づき、電源デカップリング回路
生成部１により、電源プレーンへの高周波ノイズの流出
防止の対象となる素子１Ａ１の電源端子１Ａ２に対して
付加すべきデカップリングキャパシタ１Ｃ１，１Ｃ２と
インダクタンスに相当する電源配線１Ｂ１のπ型ローパ
スフィルタ構成をとる電源デカップリング回路Ｄ１を自
動生成することで、電源デカップリング回路Ｄ１の生成
のための計算を不要としたので、ＬＳＩ等の素子１Ａ１
毎の電源デカップリング回路Ｄ１の生成を容易に行うこ
とができる。
【００４０】（第２の実施の形態）図３は、本発明の電
源デカップリング回路生成システムの第２の実施の形態
を示す図、図４は、図３の電源デカップリング回路生成
システムの動作を説明するためのフローチャートであ
る。なお、以下に説明する図において、図１と共通する
部分には同一符号を付し重複する説明を省略する。
源デカップリング回路生成システムの第２の実施の形態
を示す図、図４は、図３の電源デカップリング回路生成
システムの動作を説明するためのフローチャートであ
る。なお、以下に説明する図において、図１と共通する
部分には同一符号を付し重複する説明を省略する。
【００４１】第２の実施の形態は、対象とする素子の複
数の電源端子に対し１つの電源デカップリング回路を付
加するようにしたものである。
数の電源端子に対し１つの電源デカップリング回路を付
加するようにしたものである。
【００４２】すなわち、図３に示す電源デカップリング
回路生成システムは、上述したように、電源デカップリ
ング回路生成部１、キャパシタ部品ライブラリ５及び配
線計算パラメータファイル６を備えている。電源デカッ
プリング回路生成部１は、電源プレーンへの高周波ノイ
ズの流出防止の対象となるＬＳＩ等の素子２Ａ１の複数
の電源端子２Ａ２〜２Ａ４に対する電源デカップリング
回路（π型ローパスフィルタ）Ｄ２を自動で付加した電
源デカップリング回路付加済素子２０を生成するもので
あり、上述したように、電源端子情報設定部２、電源配
線計算部３及びデカップリング回路配置部４を有してい
る。
回路生成システムは、上述したように、電源デカップリ
ング回路生成部１、キャパシタ部品ライブラリ５及び配
線計算パラメータファイル６を備えている。電源デカッ
プリング回路生成部１は、電源プレーンへの高周波ノイ
ズの流出防止の対象となるＬＳＩ等の素子２Ａ１の複数
の電源端子２Ａ２〜２Ａ４に対する電源デカップリング
回路（π型ローパスフィルタ）Ｄ２を自動で付加した電
源デカップリング回路付加済素子２０を生成するもので
あり、上述したように、電源端子情報設定部２、電源配
線計算部３及びデカップリング回路配置部４を有してい
る。
【００４３】電源デカップリング回路付加済素子２０
は、複数の電源端子２Ａ２〜２Ａ４にデカップリングキ
ャパシタ２Ｃ１〜２Ｃ４及び電源配線２Ｂ１〜２Ｂ４か
らなる電源デカップリング回路Ｄ２が付加された構成と
されている。ここで、デカップリングキャパシタ２Ｃ
１，２Ｃ４は、第１及び第２のデカップリングキャパシ
タであり、デカップリングキャパシタ２Ｃ２，２Ｃ３
は、第３及び第４のデカップリングキャパシタである。
は、複数の電源端子２Ａ２〜２Ａ４にデカップリングキ
ャパシタ２Ｃ１〜２Ｃ４及び電源配線２Ｂ１〜２Ｂ４か
らなる電源デカップリング回路Ｄ２が付加された構成と
されている。ここで、デカップリングキャパシタ２Ｃ
１，２Ｃ４は、第１及び第２のデカップリングキャパシ
タであり、デカップリングキャパシタ２Ｃ２，２Ｃ３
は、第３及び第４のデカップリングキャパシタである。
【００４４】このような構成の電源デカップリング回路
生成システムは、次のような動作を行う。
生成システムは、次のような動作を行う。
【００４５】まず、対象とする素子２Ａ１の電源端子２
Ａ２〜２Ａ４に、電源デカップリング回路Ｄ２の生成に
必要な情報を設定する（ステップ２Ｆ１）。
Ａ２〜２Ａ４に、電源デカップリング回路Ｄ２の生成に
必要な情報を設定する（ステップ２Ｆ１）。
【００４６】この場合、電源端子情報設定部２により、
まず電源デカップリング回路Ｄ２を付加する対象の素子
２Ａ１の電源端子２Ａ２が選択される。ここで、電源端
子２Ａ２に付加する電源デカップリング回路Ｄ２のデカ
ップリングキャパシタ２Ｃ１，２Ｃ４の部品が選択され
る。このとき、デカップリングキャパシタ２Ｃ１，２Ｃ
４の部品は、キャパシタ部品ライブラリファイル５に記
述されているキャパシタ部品群の中から選択される。
まず電源デカップリング回路Ｄ２を付加する対象の素子
２Ａ１の電源端子２Ａ２が選択される。ここで、電源端
子２Ａ２に付加する電源デカップリング回路Ｄ２のデカ
ップリングキャパシタ２Ｃ１，２Ｃ４の部品が選択され
る。このとき、デカップリングキャパシタ２Ｃ１，２Ｃ
４の部品は、キャパシタ部品ライブラリファイル５に記
述されているキャパシタ部品群の中から選択される。
【００４７】また、対象とする素子２Ａ１の動作周波数
の内、電源端子２Ａ２に関与する動作周波数が電源端子
２Ａ２の情報として設定される。次いで、同様に、電源
端子２Ａ３が選択されるとともに、デカップリングキャ
パシタ２Ｃ２の部品も選択される。また、対象とする素
子２Ａ１の動作周波数の内、電源端子２Ａ３に関与する
周波数が電源端子２Ａ３の情報として設定される。
の内、電源端子２Ａ２に関与する動作周波数が電源端子
２Ａ２の情報として設定される。次いで、同様に、電源
端子２Ａ３が選択されるとともに、デカップリングキャ
パシタ２Ｃ２の部品も選択される。また、対象とする素
子２Ａ１の動作周波数の内、電源端子２Ａ３に関与する
周波数が電源端子２Ａ３の情報として設定される。
【００４８】さらに、同様に、電源端子２Ａ４が選択さ
れるとともに、デカップリングキャパシタ２Ｃ３の部品
が選択される。また、対象とする素子２Ａ１の動作周波
数の内、電源端子２Ａ４に関与する周波数が電源端子２
Ａ４の情報として設定される。
れるとともに、デカップリングキャパシタ２Ｃ３の部品
が選択される。また、対象とする素子２Ａ１の動作周波
数の内、電源端子２Ａ４に関与する周波数が電源端子２
Ａ４の情報として設定される。
【００４９】次いで、電源配線計算部３により、電源配
線２Ｂ１〜２Ｂ４の線幅の計算が行われる（ステップ２
Ｆ２）。線幅の計算法例は、次の通りである。
線２Ｂ１〜２Ｂ４の線幅の計算が行われる（ステップ２
Ｆ２）。線幅の計算法例は、次の通りである。
【００５０】すなわち、電源配線２Ｂ１は、電源デカッ
プリング回路Ｄ２としてのπ型ローパスフィルタのイン
ダクタンスとして機能する。つまり、そのインダクタン
スは、素子２Ａ１の各電源端子２Ａ２〜２Ａ４に関与す
る動作周波数において、各電源端子２Ａ２〜２Ａ４のデ
カップリングキャパシタ２Ｃ１〜２Ｃ４のインピーダン
スに対し、インピーダンス比であるＮ倍の値とされる。
これにより、各電源端子２Ａ２〜２Ａ４の高周波成分で
あるノイズの電源プレーンへの流出が防げる。
プリング回路Ｄ２としてのπ型ローパスフィルタのイン
ダクタンスとして機能する。つまり、そのインダクタン
スは、素子２Ａ１の各電源端子２Ａ２〜２Ａ４に関与す
る動作周波数において、各電源端子２Ａ２〜２Ａ４のデ
カップリングキャパシタ２Ｃ１〜２Ｃ４のインピーダン
スに対し、インピーダンス比であるＮ倍の値とされる。
これにより、各電源端子２Ａ２〜２Ａ４の高周波成分で
あるノイズの電源プレーンへの流出が防げる。
【００５１】そこで、電源端子２Ａ２の情報として設定
した周波数におけるデカップリングキャパシタ２Ｃ１の
インピーダンスと、電源端子２Ａ３の情報として設定し
た周波数におけるデカップリングキャパシタ２Ｃ２のイ
ンピーダンスと、電源端子２Ａ４の情報として設定した
周波数におけるデカップリングキャパシタ２Ｃ３のイン
ピーダンスとがキャパシタ部品ライブラリ５から求める
られる。
した周波数におけるデカップリングキャパシタ２Ｃ１の
インピーダンスと、電源端子２Ａ３の情報として設定し
た周波数におけるデカップリングキャパシタ２Ｃ２のイ
ンピーダンスと、電源端子２Ａ４の情報として設定した
周波数におけるデカップリングキャパシタ２Ｃ３のイン
ピーダンスとがキャパシタ部品ライブラリ５から求める
られる。
【００５２】この３つのインピーダンスの内、最も大き
なインピーダンスをＺＣとする。インピーダンス比Ｎ
は、予め配線計算パラメータファイル６に定義されてい
る。
なインピーダンスをＺＣとする。インピーダンス比Ｎ
は、予め配線計算パラメータファイル６に定義されてい
る。
【００５３】これにより、電源配線２Ｂ１〜２Ｂ４の特
性インピーダンスＺ０は、Ｚ０＝ＺＣ×Ｎとして計算さ
れる。
性インピーダンスＺ０は、Ｚ０＝ＺＣ×Ｎとして計算さ
れる。
【００５４】そして、上述した文献「PROCEEDING OF TH
E IEEE, VOL.65 11, NOVEMBER 1977pp1611-1612」等に
記載されているような配線の特性インピーダンスが求め
られる式を参考にして、Ｚ０の特性インピーダンスを実
現するために必要な配線幅が特定される。
E IEEE, VOL.65 11, NOVEMBER 1977pp1611-1612」等に
記載されているような配線の特性インピーダンスが求め
られる式を参考にして、Ｚ０の特性インピーダンスを実
現するために必要な配線幅が特定される。
【００５５】次いで、電源配線計算部３により、電源配
線２Ｂ１の線長の計算が行われる（ステップ２Ｆ３）。
電源配線２Ｂ１の線長は、短すぎるとインダクタンスと
しての機能を果たさないため、上述したように、ある程
度の長さが必要である。また、その長さは、上述したよ
うに、２０［ｍｍ］×√（比誘電率）以上とすることが
望ましい。以上より計算された線幅及び線長により配線
を引く（ステップ２Ｆ４）。
線２Ｂ１の線長の計算が行われる（ステップ２Ｆ３）。
電源配線２Ｂ１の線長は、短すぎるとインダクタンスと
しての機能を果たさないため、上述したように、ある程
度の長さが必要である。また、その長さは、上述したよ
うに、２０［ｍｍ］×√（比誘電率）以上とすることが
望ましい。以上より計算された線幅及び線長により配線
を引く（ステップ２Ｆ４）。
【００５６】電源デカップリング回路Ｄ２を付加する対
象の素子２Ａ１の電源端子２Ａ２〜２Ａ４の内、デカッ
プリングキャパシタ２Ｃ１，２Ｃ４を２個指定した電源
端子２Ａ２から素子２Ａ１の外側に向かい、（ステップ
２Ｆ３）で計算された線長、（ステップ２Ｆ２）で計算
された線幅の電源配線２Ｂ１を引く。この電源配線２Ｂ
１が電源デカップリング回路Ｄ２のインダクタンス成分
となる。
象の素子２Ａ１の電源端子２Ａ２〜２Ａ４の内、デカッ
プリングキャパシタ２Ｃ１，２Ｃ４を２個指定した電源
端子２Ａ２から素子２Ａ１の外側に向かい、（ステップ
２Ｆ３）で計算された線長、（ステップ２Ｆ２）で計算
された線幅の電源配線２Ｂ１を引く。この電源配線２Ｂ
１が電源デカップリング回路Ｄ２のインダクタンス成分
となる。
【００５７】次に、他の電源端子２Ａ３，２Ａ４から、
インダクタンス成分となる電源配線２Ｂ１に接続するた
めの電源配線２Ｂ２〜２Ｂ４を引く（ステップ２Ｆ
５）。
インダクタンス成分となる電源配線２Ｂ１に接続するた
めの電源配線２Ｂ２〜２Ｂ４を引く（ステップ２Ｆ
５）。
【００５８】この場合、電源端子２Ａ３から、デカップ
リングキャパシタ２Ｃ２を配置できる分の線長で、（ス
テップ２Ｆ２）で計算された線幅の電源配線２Ｂ２を引
く。
リングキャパシタ２Ｃ２を配置できる分の線長で、（ス
テップ２Ｆ２）で計算された線幅の電源配線２Ｂ２を引
く。
【００５９】同様に、電源端子２Ａ４から、デカップリ
ングキャパシタ２Ｃ３を配置できる分の線長で、（ステ
ップ２Ｆ２）で計算された線幅の電源配線２Ｂ３を引
く。
ングキャパシタ２Ｃ３を配置できる分の線長で、（ステ
ップ２Ｆ２）で計算された線幅の電源配線２Ｂ３を引
く。
【００６０】その後、電源配線２Ｂ２，２Ｂ３と、電源
配線２Ｂ１の電源端子２Ａ２側とを接続するように、
（ステップ２Ｆ２）で計算された線幅で電源配線２Ｂ４
を引く。最後に、デカップリングキャパシタ２Ｃ１〜２
Ｃ４を配置する（ステップ２Ｆ６）。
配線２Ｂ１の電源端子２Ａ２側とを接続するように、
（ステップ２Ｆ２）で計算された線幅で電源配線２Ｂ４
を引く。最後に、デカップリングキャパシタ２Ｃ１〜２
Ｃ４を配置する（ステップ２Ｆ６）。
【００６１】すなわち、デカップリングキャパシタ２Ｃ
１は電源配線２Ｂ１の電源端子２Ａ２側に配置し、デカ
ップリングキャパシタ２Ｃ２は電源配線２Ｂ２の電源端
子２Ａ３側に配置し、デカップリングキャパシタ２Ｃ３
は電源配線２Ｂ３の電源端子２Ａ４側に配置する。ま
た、デカップリングキャパシタ２Ｃ４は電源配線２Ｂ１
の電源端子２Ａ２側とは反対側に配置する。以上によ
り、電源デカップリング回路付加済素子２０が生成され
る。
１は電源配線２Ｂ１の電源端子２Ａ２側に配置し、デカ
ップリングキャパシタ２Ｃ２は電源配線２Ｂ２の電源端
子２Ａ３側に配置し、デカップリングキャパシタ２Ｃ３
は電源配線２Ｂ３の電源端子２Ａ４側に配置する。ま
た、デカップリングキャパシタ２Ｃ４は電源配線２Ｂ１
の電源端子２Ａ２側とは反対側に配置する。以上によ
り、電源デカップリング回路付加済素子２０が生成され
る。
【００６２】このように、第２の実施の形態では、キャ
パシタ部品ライブラリ５及び配線計算パラメータファイ
ル６に保持されている電源デカップリング回路Ｄ２の生
成条件に関わる情報に基づき、電源デカップリング回路
生成部１により、電源プレーンへの高周波ノイズの流出
防止の対象となる素子２Ａ１の電源端子２Ａ２〜２Ａ４
に対して付加すべきデカップリングキャパシタ２Ｃ１〜
２Ｃ４と、インダクタンスに相当する電源配線２Ｂ１の
π型ローパスフィルタ構成と、電源端子２Ａ２〜２Ａ４
間に配置される電源配線２Ｂ１〜２Ｂ４とからなる電源
デカップリング回路Ｄ２を自動生成することで、電源デ
カップリング回路Ｄ２の生成のための計算を不要とした
ので、ＬＳＩ等の素子２Ａ１毎の電源デカップリング回
路Ｄ２の生成を容易に行うことができるとともに、複数
の電源端子２Ａ２〜２Ａ４に対して付加すべきデカップ
リングキャパシタ２Ｃ１〜２Ｃ４の数を必要最小限とす
ることができる。
パシタ部品ライブラリ５及び配線計算パラメータファイ
ル６に保持されている電源デカップリング回路Ｄ２の生
成条件に関わる情報に基づき、電源デカップリング回路
生成部１により、電源プレーンへの高周波ノイズの流出
防止の対象となる素子２Ａ１の電源端子２Ａ２〜２Ａ４
に対して付加すべきデカップリングキャパシタ２Ｃ１〜
２Ｃ４と、インダクタンスに相当する電源配線２Ｂ１の
π型ローパスフィルタ構成と、電源端子２Ａ２〜２Ａ４
間に配置される電源配線２Ｂ１〜２Ｂ４とからなる電源
デカップリング回路Ｄ２を自動生成することで、電源デ
カップリング回路Ｄ２の生成のための計算を不要とした
ので、ＬＳＩ等の素子２Ａ１毎の電源デカップリング回
路Ｄ２の生成を容易に行うことができるとともに、複数
の電源端子２Ａ２〜２Ａ４に対して付加すべきデカップ
リングキャパシタ２Ｃ１〜２Ｃ４の数を必要最小限とす
ることができる。
【００６３】
【発明の効果】以上の如く本発明に係る電源デカップリ
ング回路生成システム及び電源デカップリング回路生成
方法によれば、情報保持手段に保持されている電源デカ
ップリング回路の生成条件に関わる情報に基づき、電源
デカップリング回路生成部により、電源プレーンへの高
周波ノイズの流出防止の対象となる素子の電源端子に対
して付加すべき第１及び第２のデカップリングキャパシ
タとインダクタンスに相当する電源配線のπ型ローパス
フィルタ構成をとる電源デカップリング回路を自動生成
することで、電源デカップリング回路の生成のための計
算を不要としたので、ＬＳＩ等の素子毎の電源デカップ
リング回路の生成を容易に行うことができる。
ング回路生成システム及び電源デカップリング回路生成
方法によれば、情報保持手段に保持されている電源デカ
ップリング回路の生成条件に関わる情報に基づき、電源
デカップリング回路生成部により、電源プレーンへの高
周波ノイズの流出防止の対象となる素子の電源端子に対
して付加すべき第１及び第２のデカップリングキャパシ
タとインダクタンスに相当する電源配線のπ型ローパス
フィルタ構成をとる電源デカップリング回路を自動生成
することで、電源デカップリング回路の生成のための計
算を不要としたので、ＬＳＩ等の素子毎の電源デカップ
リング回路の生成を容易に行うことができる。
【図１】本発明の電源デカップリング回路生成システム
の第１の実施の形態を示す図である。
の第１の実施の形態を示す図である。
【図２】図１の電源デカップリング回路生成システムの
動作を説明するためのフローチャートである。
動作を説明するためのフローチャートである。
【図３】本発明の電源デカップリング回路生成システム
の第２の実施の形態を示す図である。
の第２の実施の形態を示す図である。
【図４】図３の電源デカップリング回路生成システムの
動作を説明するためのフローチャートである。
動作を説明するためのフローチャートである。
【図５】従来の電源デカップリング手法に係るπ型ロー
パスフィルタを示す等価回路である。
パスフィルタを示す等価回路である。
１ 電源デカップリング回路生成部 １Ａ１，２Ａ１，３Ａ１ 素子 １Ａ２，２Ａ２〜２Ａ４，３Ａ２ 電源端子 １Ｃ１，１Ｃ２，２Ｃ１〜２Ｃ４，３Ｃ１，３Ｃ２ デ
カップリングキャパシタ １Ｂ１，２Ｂ１〜２Ｂ４ 電源配線 ２ 電源端子情報設定部 ３ 電源配線計算部 ３Ｂ１ インダクタンス ４ デカップリング回路配置部 ５ キャパシタ部品ライブラリ ６ 配線計算パラメータファイル １０，２０ 電源デカップリング回路付加済素子 Ｄ１，Ｄ２ 電源デカップリング回路
カップリングキャパシタ １Ｂ１，２Ｂ１〜２Ｂ４ 電源配線 ２ 電源端子情報設定部 ３ 電源配線計算部 ３Ｂ１ インダクタンス ４ デカップリング回路配置部 ５ キャパシタ部品ライブラリ ６ 配線計算パラメータファイル １０，２０ 電源デカップリング回路付加済素子 Ｄ１，Ｄ２ 電源デカップリング回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 英樹 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 原田 高志 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5B046 AA08 BA04 JA01 KA06 5E338 AA00 BB75 EE13 EE60 5J024 AA01 BA01 DA01 DA25 EA01 EA08
Claims (14)
- 【請求項１】 電源プレーンへの高周波ノイズの流出防
止の対象となる素子の電源端子に対して付加すべき第１
及び第２のデカップリングキャパシタとインダクタンス
に相当する電源配線のπ型ローパスフィルタ構成をとる
電源デカップリング回路を生成する電源デカップリング
回路生成部と、 前記電源デカップリング回路の生成条件に関わる情報を
保持する情報保持手段とを備え、 前記電源デカップリング回路生成手段は、前記素子の電
源端子に対して付加すべき電源デカップリング回路を、
前記情報保持手段の情報に基づいて自動生成することを
特徴とする電源デカップリング回路生成システム。 - 【請求項２】 前記電源デカップリング回路生成部は、 前記素子の電源端子を選択するとともに、前記情報保持
手段の情報に基づき、前記電源端子に前記電源デカップ
リング回路の生成の条件を付加する電源端子情報設定部
と、 前記電源デカップリング回路の電源配線の線幅や線長を
計算する電源配線計算部と、 前記計算された線幅や線長に基づいた前記電源配線を引
くとともに、前記電源端子情報設定部により付加された
条件に基づく前記第１のデカップリングキャパシタを前
記電源配線の電源端子側に配置し、前記電源配線の前記
電源端子とは反対側に前記第２のデカップリングキャパ
シタを配置するデカップリング回路配置部とを備えるこ
とを特徴とする請求項１に記載の電源デカップリング回
路生成システム。 - 【請求項３】 前記情報保持手段は、 前記付加すべき第１及び第２のデカップリングキャパシ
タのキャパシタ部品の形状と、前記キャパシタ部品の周
波数特性とが定義されているキャパシタ部品ライブラリ
と、 前記素子が実装されるプリント基板の絶縁体に用いられ
る材質の比誘電率と、前記プリント基板の層構成とが定
義されている配線計算パラメータファイルとを備えるこ
とを特徴とする請求項１又は２に記載の電源デカップリ
ング回路生成システム。 - 【請求項４】 前記キャパシタ部品ライブラリには、前
記キャパシタ部品自体が有する直列インダクタンスと直
列抵抗、そのキャパシタを実装するパッドのインダクタ
ンス、そのパッドと内層の電源層〜グランド層とをつな
ぐビアホールのインダクタンスを示す情報が含まれ、 前記配線計算パラメータファイルには、前記電源配線の
特性インピーダンスと前記第１及び第２のデカップリン
グキャパシタのインピーダンスとの比を示す情報が含ま
れることを特徴とする請求項３に記載の電源デカップリ
ング回路生成システム。 - 【請求項５】 前記電源配線計算部は、前記電源配線の
線幅や線長を計算する際、前記電源端子情報設定部によ
って設定された対象とする前記素子の動作周波数、前記
電源デカップリング回路を構成する前記第１及び第２の
デカップリングキャパシタの特性、前記配線計算パラメ
ータファイルに定義されているプリント基板の絶縁体の
比誘電率や前記プリント基板の層構成情報を用いること
を特徴とする請求項２に記載の電源デカップリング回路
生成システム。 - 【請求項６】 前記電源端子情報設定部は、前記電源端
子に前記電源デカップリング回路の生成の条件を付加す
る際、前記キャパシタ部品ライブラリに定義されている
キャパシタ部品に付随する寄生インダクタンスの値の極
力小さいものを選択することを特徴とする請求項２に記
載の電源デカップリング回路生成システム。 - 【請求項７】 前記電源端子情報設定部は、前記情報保
持手段の情報に基づき、前記素子の複数の電源端子に前
記電源デカップリング回路の生成の条件を付加し、 前記電源配線計算部は、前記複数の電源端子間に引かれ
る前記電源配線の線幅や線長を計算し、 前記デカップリング回路配置部は、前記計算された線幅
や線長に基づいた前記電源配線を引くとともに、前記電
源端子情報設定部により付加された条件に基づく前記第
１及び第２のデカップリングキャパシタの配置に加え、
第３及び第４のデカップリングキャパシタを、前記第１
及び第２のデカップリングキャパシタが配置されていな
い残りの前記電源端子側に配置することを特徴とする請
求項２に記載の電源デカップリング回路生成システム。 - 【請求項８】 電源プレーンへの高周波ノイズの流出防
止の対象となる素子の電源端子に対して付加すべき第１
及び第２のデカップリングキャパシタとインダクタンス
に相当する電源配線のπ型ローパスフィルタ構成をとる
電源デカップリング回路を電源デカップリング回路生成
部により生成する第１の工程と、 前記電源デカップリング回路の生成条件に関わる情報を
情報保持手段に保持する第２の工程とを備え、 前記電源デカップリング回路生成手段により、前記素子
の電源端子に対して付加すべき電源デカップリング回路
を、前記情報保持手段の情報に基づいて自動生成するこ
とを特徴とする電源デカップリング回路生成方法。 - 【請求項９】 前記第１の工程には、 電源端子情報設定部により、前記素子の電源端子を選択
するとともに、前記情報保持手段の情報に基づき、前記
電源端子に前記電源デカップリング回路の生成の条件を
付加する第３の工程と、 電源配線計算部により、前記電源デカップリング回路の
電源配線の線幅や線長を計算する第４の工程と、 デカップリング回路配置部により、前記計算された線幅
や線長に基づいた前記電源配線を引くとともに、前記電
源端子情報設定部により付加された条件に基づく前記第
１のデカップリングキャパシタを前記電源配線の電源端
子側に配置し、前記電源配線の前記電源端子とは反対側
に前記第２のデカップリングキャパシタを配置する第５
の工程とが含まれることを特徴とする請求項８に記載の
電源デカップリング回路生成方法。 - 【請求項１０】 前記第２の工程には、 前記付加すべき第１及び第２のデカップリングキャパシ
タのキャパシタ部品の形状と、前記キャパシタ部品の周
波数特性とをキャパシタ部品ライブラリに定義する第６
の工程と、 前記素子が実装されるプリント基板の絶縁体に用いられ
る材質の比誘電率と、前記プリント基板の層構成とを配
線計算パラメータファイルに定義する第７の工程とが含
まれることを特徴とする請求項８に記載の電源デカップ
リング回路生成方法。 - 【請求項１１】 前記第６の工程には、前記キャパシタ
部品自体が有する直列インダクタンスと直列抵抗、その
キャパシタを実装するパッドのインダクタンス、そのパ
ッドと内層の電源層〜グランド層とをつなぐビアホール
のインダクタンスを示す情報を含める第８の工程が含ま
れ、 前記第７の工程には、前記電源配線の特性インピーダン
スと前記第１及び第２のデカップリングキャパシタのイ
ンピーダンスとの比を示す情報を含める第９の工程が含
まれることを特徴とする請求項１０に記載の電源デカッ
プリング回路生成方法。 - 【請求項１２】 前記第４の工程には、前記電源配線の
線幅や線長を計算する際、前記電源端子情報設定部によ
って設定された対象とする前記素子の動作周波数、前記
電源デカップリング回路を構成する前記第１及び第２の
デカップリングキャパシタの特性、前記配線計算パラメ
ータファイルに定義されているプリント基板の絶縁体の
比誘電率や前記プリント基板の層構成情報を用いる第１
０の工程が含まれることを特徴とする請求項９に記載の
電源デカップリング回路生成方法。 - 【請求項１３】 前記第３の工程には、前記電源端子に
前記電源デカップリング回路の生成の条件を付加する
際、前記キャパシタ部品ライブラリに定義されているキ
ャパシタ部品に付随する寄生インダクタンスの値の極力
小さいものを選択する第１１の工程が含まれることを特
徴とする請求項９に記載の電源デカップリング回路生成
方法。 - 【請求項１４】 前記第３の工程には、前記情報保持手
段の情報に基づき、前記素子の複数の電源端子に前記電
源デカップリング回路の生成の条件を付加する第１２の
工程が含まれ、 前記第４の工程には、前記複数の電源端子間に引かれる
前記電源配線の線幅や線長を計算する第１３の工程が含
まれ、 前記第５の工程には、前記計算された線幅や線長に基づ
いた前記電源配線を引くとともに、前記電源端子情報設
定部により付加された条件に基づく前記第１及び第２の
デカップリングキャパシタの配置に加え、第３及び第４
のデカップリングキャパシタを、前記第１及び第２のデ
カップリングキャパシタが配置されていない残りの前記
電源端子側に配置する第１４の工程が含まれることを特
徴とする請求項９に記載の電源デカップリング回路生成
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000012904A JP2001202400A (ja) | 2000-01-21 | 2000-01-21 | 電源デカップリング回路生成システム及び電源デカップリング回路生成方法 |
| US09/764,282 US6519741B2 (en) | 2000-01-21 | 2001-01-19 | Power decoupling circuit generating system and power decoupling circuit generating method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000012904A JP2001202400A (ja) | 2000-01-21 | 2000-01-21 | 電源デカップリング回路生成システム及び電源デカップリング回路生成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001202400A true JP2001202400A (ja) | 2001-07-27 |
Family
ID=18540566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000012904A Pending JP2001202400A (ja) | 2000-01-21 | 2000-01-21 | 電源デカップリング回路生成システム及び電源デカップリング回路生成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6519741B2 (ja) |
| JP (1) | JP2001202400A (ja) |
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-
2000
- 2000-01-21 JP JP2000012904A patent/JP2001202400A/ja active Pending
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2001
- 2001-01-19 US US09/764,282 patent/US6519741B2/en not_active Expired - Lifetime
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| US6519741B2 (en) | 2003-02-11 |
| US20010010035A1 (en) | 2001-07-26 |
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