JP2001297600A - 半導体集積回路およびそのテスト方法 - Google Patents
半導体集積回路およびそのテスト方法Info
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路に関し、短時間のテストで多
数のメモリセルアレイに対するアクセスタイムを正確に
把握し、かつ、通常時に、代表ピンにおけるアクセスの
遅延を生じさせないことを目的とする。 【解決手段】 複数のメモリセルアレイCell0〜Cell3か
ら読み出した複数の出力信号が一致しているか否かを検
査する一致検出回路４２を設ける。複数の出力信号が一
致している場合にCell0の出力信号を代表ピンDQ0に出力
し、複数の出力信号が一致していない場合にCell0の出
力信号を遮断して代表ピンDQ0をハイインピーダンス状
態とする代表出力バッファ３６を設ける。入出力ピンDQ
1〜DQ3には、通常の出力バッファ３２を配置する。
数のメモリセルアレイに対するアクセスタイムを正確に
把握し、かつ、通常時に、代表ピンにおけるアクセスの
遅延を生じさせないことを目的とする。 【解決手段】 複数のメモリセルアレイCell0〜Cell3か
ら読み出した複数の出力信号が一致しているか否かを検
査する一致検出回路４２を設ける。複数の出力信号が一
致している場合にCell0の出力信号を代表ピンDQ0に出力
し、複数の出力信号が一致していない場合にCell0の出
力信号を遮断して代表ピンDQ0をハイインピーダンス状
態とする代表出力バッファ３６を設ける。入出力ピンDQ
1〜DQ3には、通常の出力バッファ３２を配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路お
よびそのテスト方法に係り、特に、短時間で高精度なテ
ストを実現するうえで好適な構造を有する半導体集積回
路、およびそのテストで用いられるテスト方法に関す
る。
よびそのテスト方法に係り、特に、短時間で高精度なテ
ストを実現するうえで好適な構造を有する半導体集積回
路、およびそのテストで用いられるテスト方法に関す
る。
【０００２】
【従来の技術】近年では、システムアプリケーションの
高機能化に伴い、半導体集積回路に内蔵されるメモリが
大容量化している。また、メモリの大容量化に伴って、
半導体集積回路では、データの読み書きを同時並列的に
行うための入出力ピンの数が増加する傾向にある。この
ような入出力ピンの増加に対処し、または、半導体集積
回路のテストを高速化する手法として、従来、複数のメ
モリセルアレイのテストを一つの代表ピンを用いて同時
に実行する技術が知られている。
高機能化に伴い、半導体集積回路に内蔵されるメモリが
大容量化している。また、メモリの大容量化に伴って、
半導体集積回路では、データの読み書きを同時並列的に
行うための入出力ピンの数が増加する傾向にある。この
ような入出力ピンの増加に対処し、または、半導体集積
回路のテストを高速化する手法として、従来、複数のメ
モリセルアレイのテストを一つの代表ピンを用いて同時
に実行する技術が知られている。
【０００３】図９（Ａ）および図９（Ｂ）は、従来の半
導体集積回路のテスト方法を説明するための図を示す。
より具体的には、図９（Ａ）は、従来の半導体集積回路
において、代表ピンDQ0に入力されたデータが複数のメ
モリセルアレイCell0〜Cell3に同時に書き込まれる手順
を説明するためのブロック図である。また、図９（Ｂ）
は、従来の半導体集積回路において、複数のメモリセル
アレイCell0〜Cell3の状態を表す信号が代表ピンDQ0か
ら出力される手順を説明ブロック図である。
導体集積回路のテスト方法を説明するための図を示す。
より具体的には、図９（Ａ）は、従来の半導体集積回路
において、代表ピンDQ0に入力されたデータが複数のメ
モリセルアレイCell0〜Cell3に同時に書き込まれる手順
を説明するためのブロック図である。また、図９（Ｂ）
は、従来の半導体集積回路において、複数のメモリセル
アレイCell0〜Cell3の状態を表す信号が代表ピンDQ0か
ら出力される手順を説明ブロック図である。
【０００４】図９（Ａ）に示すように、従来の半導体集
積回路は、Cell0〜Cell3のそれぞれに対応する入出力ピ
ンDQ0〜DQ3を備えている。DQ1、DQ2およびDQ3には、そ
れぞれ入出力バッファ１０が配置されている。入出力バ
ッファ１０には、インバータ１２を介して制御信号TCTR
Lが供給されている。TCTRLは、通常時にＬレベルに維持
され、テスト時にはＨレベルに維持される信号である。
入出力バッファ１０は、TCTRL信号がＬレベル（すなわ
ち通常時）である間は活性状態に維持され、TCTRLがＨ
レベル（すなわちテスト時）となると非活性化状態とな
る。従って、テスト時には、DQ1、DQ2およびDQ3からの
信号入出力は禁止される。代表ピンDQ0には、常時活性
状態を維持する入出力バッファ１１が配置されている。
従って、DQ0からの信号の入出力は、通常時およびテス
ト時の双方において許容される。
積回路は、Cell0〜Cell3のそれぞれに対応する入出力ピ
ンDQ0〜DQ3を備えている。DQ1、DQ2およびDQ3には、そ
れぞれ入出力バッファ１０が配置されている。入出力バ
ッファ１０には、インバータ１２を介して制御信号TCTR
Lが供給されている。TCTRLは、通常時にＬレベルに維持
され、テスト時にはＨレベルに維持される信号である。
入出力バッファ１０は、TCTRL信号がＬレベル（すなわ
ち通常時）である間は活性状態に維持され、TCTRLがＨ
レベル（すなわちテスト時）となると非活性化状態とな
る。従って、テスト時には、DQ1、DQ2およびDQ3からの
信号入出力は禁止される。代表ピンDQ0には、常時活性
状態を維持する入出力バッファ１１が配置されている。
従って、DQ0からの信号の入出力は、通常時およびテス
ト時の双方において許容される。
【０００５】Cell0とDQ0との間にはセレクタ１４が配置
されている。セレクタ１４には、DQ0とCell0とを直接的
に導通させる通常経路と、DQ0をバッファ回路１６を介
してCell0〜Cell3に導通させるテスト入力経路とが設け
られている。セレクタ１４は、TCTRLがＬレベルである
場合（すなわち通常時）は通常経路だけを導通状態と
し、TCTRLがＨレベルである場合（すなわちテスト時）
は通常経路を遮断してテスト入力経路を導通状態とす
る。TCTRLは、バッファ回路１６にも供給されている。
バッファ回路１６は、TCTRLがＬレベルである間（すな
わち通常時）は非活性状態を維持し、TCTRLがＨレベル
となると（すなわちテスト時）活性状態となる。従っ
て、テスト時には、DQ0に入力されたデータが、複数の
メモリセルアレイCell0〜Cell3の全てに等しく供給され
る。
されている。セレクタ１４には、DQ0とCell0とを直接的
に導通させる通常経路と、DQ0をバッファ回路１６を介
してCell0〜Cell3に導通させるテスト入力経路とが設け
られている。セレクタ１４は、TCTRLがＬレベルである
場合（すなわち通常時）は通常経路だけを導通状態と
し、TCTRLがＨレベルである場合（すなわちテスト時）
は通常経路を遮断してテスト入力経路を導通状態とす
る。TCTRLは、バッファ回路１６にも供給されている。
バッファ回路１６は、TCTRLがＬレベルである間（すな
わち通常時）は非活性状態を維持し、TCTRLがＨレベル
となると（すなわちテスト時）活性状態となる。従っ
て、テスト時には、DQ0に入力されたデータが、複数の
メモリセルアレイCell0〜Cell3の全てに等しく供給され
る。
【０００６】図９（Ｂ）に示すように、セレクタ１４に
は、一致検出回路１８の出力端子が接続されている。一
致検出回路１８は、Cell0〜Cell3に接続された４つの入
力端子を有する排他的論理和回路で構成されており、Ce
ll0〜Cell3から出力されるデータが全て一致する場合に
のみＨ出力を発生する。セレクタ１４は、上述した通常
経路およびテスト入力経路と共に、TCTRLがＨのとき
（テスト時）に一致検出回路１８とDQ0とを導通させる
テスト出力経路を備えている。従って、テスト時には、
Cell0〜Cell3のデータが一致しているか否かを表す信号
がDQ0に導かれる。
は、一致検出回路１８の出力端子が接続されている。一
致検出回路１８は、Cell0〜Cell3に接続された４つの入
力端子を有する排他的論理和回路で構成されており、Ce
ll0〜Cell3から出力されるデータが全て一致する場合に
のみＨ出力を発生する。セレクタ１４は、上述した通常
経路およびテスト入力経路と共に、TCTRLがＨのとき
（テスト時）に一致検出回路１８とDQ0とを導通させる
テスト出力経路を備えている。従って、テスト時には、
Cell0〜Cell3のデータが一致しているか否かを表す信号
がDQ0に導かれる。
【０００７】上述した従来の半導体集積回路によれば、
TCTRLをＨレベルとしてテストを開始した後、DQ0に適当
なデータを供給しつつ書き込み動作を行うことで、全て
のメモリセルアレイCell0〜Cell3に共通するデータを書
き込むことができる。また、その後読み出し動作を行う
と、DQ0からの出力信号に基づいて、Cell0〜Cell3から
同じデータが出力されているか否かが判断できる。この
ように、上述した従来の半導体集積回路によれば、複数
のメモリセルアレイCell0〜Cell3のテストを、１本の代
表ピンDQ0だけを使って効率的に行うことができる。
TCTRLをＨレベルとしてテストを開始した後、DQ0に適当
なデータを供給しつつ書き込み動作を行うことで、全て
のメモリセルアレイCell0〜Cell3に共通するデータを書
き込むことができる。また、その後読み出し動作を行う
と、DQ0からの出力信号に基づいて、Cell0〜Cell3から
同じデータが出力されているか否かが判断できる。この
ように、上述した従来の半導体集積回路によれば、複数
のメモリセルアレイCell0〜Cell3のテストを、１本の代
表ピンDQ0だけを使って効率的に行うことができる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体集積回路では、テスト時にCell0〜Cell3に書
き込まれるデータがＨレベルであるかＬレベルであるか
に関わらず、DQ0には、読み出されたデータが一致して
いるか否かに応じた信号が導かれる。つまり、データが
一致する場合にDQ0をＨレベルとする設定が施されてい
る場合には、Cell0〜Cell3に書き込まれているデータに
関わらず、それらが一致する場合には常にDQ0にＨレベ
ルの信号が導かれる。
来の半導体集積回路では、テスト時にCell0〜Cell3に書
き込まれるデータがＨレベルであるかＬレベルであるか
に関わらず、DQ0には、読み出されたデータが一致して
いるか否かに応じた信号が導かれる。つまり、データが
一致する場合にDQ0をＨレベルとする設定が施されてい
る場合には、Cell0〜Cell3に書き込まれているデータに
関わらず、それらが一致する場合には常にDQ0にＨレベ
ルの信号が導かれる。
【０００９】また、従来の半導体集積回路は、通常時に
は、Cell0→セレクタ１４→DQ0の経路で、または、Cell
0〜Cell3→DQ1〜DQ3の経路で信号を伝送するのに対し
て、テスト時には、Cell0〜Cell3→一致検出回路１８→
セレクタ１４→DQ0の経路で信号を伝送する。つまり、
従来の半導体集積回路では、通常時とテスト時とで信号
の伝搬経路が異なるという事態が生じている。
は、Cell0→セレクタ１４→DQ0の経路で、または、Cell
0〜Cell3→DQ1〜DQ3の経路で信号を伝送するのに対し
て、テスト時には、Cell0〜Cell3→一致検出回路１８→
セレクタ１４→DQ0の経路で信号を伝送する。つまり、
従来の半導体集積回路では、通常時とテスト時とで信号
の伝搬経路が異なるという事態が生じている。
【００１０】個々のメモリセルアレイに対するアクセス
タイムを正確に把握するためには、メモリセルアレイに
記憶されているデータと、入出力ピンに出力される信号
との関係が、通常時とテスト時とで異ならないことが望
ましい。また、アクセスタイムの正確な把握を可能とす
るためには、通常時とテスト時とで信号伝搬経路が異な
らないことも望まれる。この点、上述した従来のテスト
方法は、アクセスタイムを正確に把握するうえで問題を
有するものであった。
タイムを正確に把握するためには、メモリセルアレイに
記憶されているデータと、入出力ピンに出力される信号
との関係が、通常時とテスト時とで異ならないことが望
ましい。また、アクセスタイムの正確な把握を可能とす
るためには、通常時とテスト時とで信号伝搬経路が異な
らないことも望まれる。この点、上述した従来のテスト
方法は、アクセスタイムを正確に把握するうえで問題を
有するものであった。
【００１１】更に、従来の半導体集積回路では、Cell0
からの信号が、通常時にもセレクタ１４を介してDQ0に
伝送される。一方、他のメモリセルアレイCell1〜Cell3
からの信号は、通常時には、直接的にDQ1〜DQ3に伝送さ
れる。このため、従来の半導体集積回路では、通常時
に、DQ0においてのみアクセスの遅延が生ずるという問
題が生じていた。
からの信号が、通常時にもセレクタ１４を介してDQ0に
伝送される。一方、他のメモリセルアレイCell1〜Cell3
からの信号は、通常時には、直接的にDQ1〜DQ3に伝送さ
れる。このため、従来の半導体集積回路では、通常時
に、DQ0においてのみアクセスの遅延が生ずるという問
題が生じていた。
【００１２】本発明は、上記のような課題を解決するた
めになされたもので、短時間のテストで多数のメモリセ
ルアレイに対するアクセスタイムを正確に把握すること
ができ、かつ、通常時に、何れの入出力ピンにおいても
アクセスの遅延を生じさせない半導体集積回路を提供す
ることを第１の目的とする。また、本発明は、多数のメ
モリセルアレイを含む半導体集積回路を短時間で精度良
くテストするためのテスト方法を提供することを第２の
目的とする。
めになされたもので、短時間のテストで多数のメモリセ
ルアレイに対するアクセスタイムを正確に把握すること
ができ、かつ、通常時に、何れの入出力ピンにおいても
アクセスの遅延を生じさせない半導体集積回路を提供す
ることを第１の目的とする。また、本発明は、多数のメ
モリセルアレイを含む半導体集積回路を短時間で精度良
くテストするためのテスト方法を提供することを第２の
目的とする。
【００１３】
【課題を解決するための手段】請求項１記載の発明は、
複数の出力信号を同時に検査するための機構を有する半
導体集積回路であって、複数の出力信号が一致している
か否かを検査する一致検出回路と、前記複数の出力信号
が一致している場合に特定の出力信号を代表ピンのみに
出力し、前記複数の出力信号が一致していない場合に前
記特定の出力信号を遮断して前記代表ピンを含む全ての
ピンをハイインピーダンス状態とする代表出力バッファ
と、を備えることを特徴とするものである。
複数の出力信号を同時に検査するための機構を有する半
導体集積回路であって、複数の出力信号が一致している
か否かを検査する一致検出回路と、前記複数の出力信号
が一致している場合に特定の出力信号を代表ピンのみに
出力し、前記複数の出力信号が一致していない場合に前
記特定の出力信号を遮断して前記代表ピンを含む全ての
ピンをハイインピーダンス状態とする代表出力バッファ
と、を備えることを特徴とするものである。
【００１４】請求項２記載の発明は、請求項１記載の半
導体集積回路であって、前記特定の出力信号が前記代表
出力バッファに到達した後、前記代表出力バッファの状
態が決定されるまでの間に、所定の遅延時間を確保する
遅延回路を備えることを特徴とするものである。
導体集積回路であって、前記特定の出力信号が前記代表
出力バッファに到達した後、前記代表出力バッファの状
態が決定されるまでの間に、所定の遅延時間を確保する
遅延回路を備えることを特徴とするものである。
【００１５】請求項３記載の発明は、請求項１記載の半
導体集積回路であって、前記複数の出力信号はクロック
信号と同期して出力されると共に、前記複数の出力信号
が一致しているか否かに応じた信号を、前記複数の出力
信号が出力されてから所定のクロック数の後に、前記ク
ロック信号と同期して前記代表出力バッファに供給する
ラッチ回路を備えることを特徴とするものである。
導体集積回路であって、前記複数の出力信号はクロック
信号と同期して出力されると共に、前記複数の出力信号
が一致しているか否かに応じた信号を、前記複数の出力
信号が出力されてから所定のクロック数の後に、前記ク
ロック信号と同期して前記代表出力バッファに供給する
ラッチ回路を備えることを特徴とするものである。
【００１６】請求項４記載の発明は、請求項１乃至３の
何れか１項記載の半導体集積回路であって、前記複数の
出力信号のそれぞれに対応する出力バッファおよび入出
力ピンを備え、更に、テスト時に、複数の出力バッファ
の何れか１つを前記代表出力バッファとし、かつ、他の
出力バッファを非活性状態とする出力バッファ選択回路
を備えることを特徴とするものである。
何れか１項記載の半導体集積回路であって、前記複数の
出力信号のそれぞれに対応する出力バッファおよび入出
力ピンを備え、更に、テスト時に、複数の出力バッファ
の何れか１つを前記代表出力バッファとし、かつ、他の
出力バッファを非活性状態とする出力バッファ選択回路
を備えることを特徴とするものである。
【００１７】請求項５記載の発明は、請求項１乃至４の
何れか１項記載の半導体集積回路であって、前記複数の
出力信号を同時に出力する複数のメモリセルアレイと、
前記複数の出力信号を前記一致検出回路に導く複数の信
号出力経路と、前記複数の信号出力経路の少なくとも一
部は、前記メモリセルアレイの出力信号をそのまま前記
一致検出回路に伝達する非反転経路と、前記メモリセル
アレイの出力信号を反転させて前記一致検出回路に伝達
する反転経路とを備えることを特徴とするものである。
何れか１項記載の半導体集積回路であって、前記複数の
出力信号を同時に出力する複数のメモリセルアレイと、
前記複数の出力信号を前記一致検出回路に導く複数の信
号出力経路と、前記複数の信号出力経路の少なくとも一
部は、前記メモリセルアレイの出力信号をそのまま前記
一致検出回路に伝達する非反転経路と、前記メモリセル
アレイの出力信号を反転させて前記一致検出回路に伝達
する反転経路とを備えることを特徴とするものである。
【００１８】請求項６記載の発明は、請求項５記載の半
導体集積回路であって、前記複数の信号出力経路は、前
記非反転経路のみを備えるものと、前記非反転経路と前
記反転経路の双方を備えるものとがメモリセルアレイと
入出力バッファとの経路中の隣接配線間で交互に並ぶよ
うに配置されていることを特徴とするものである。
導体集積回路であって、前記複数の信号出力経路は、前
記非反転経路のみを備えるものと、前記非反転経路と前
記反転経路の双方を備えるものとがメモリセルアレイと
入出力バッファとの経路中の隣接配線間で交互に並ぶよ
うに配置されていることを特徴とするものである。
【００１９】請求項７記載の発明は、請求項４記載の半
導体集積回路のテスト方法であって、前記出力バッファ
選択回路によって前記代表出力バッファを順次切り替え
ながら、全ての入出力ピンを対象として電気的接続の検
査、およびアクセスタイムの測定検査を行うことを特徴
とするものである。
導体集積回路のテスト方法であって、前記出力バッファ
選択回路によって前記代表出力バッファを順次切り替え
ながら、全ての入出力ピンを対象として電気的接続の検
査、およびアクセスタイムの測定検査を行うことを特徴
とするものである。
【００２０】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００２１】実施の形態１．図１は本発明の実施の形態
１の半導体集積回路のブロック図を示す。より具体的に
は、図１（Ａ）は、本実施形態の半導体集積回路におい
て、代表ピンDQ0に入力されたデータが複数のメモリセ
ルアレイCell0〜Cell3に同時に書き込まれる手順を説明
するためのブロック図である。また、図１（Ｂ）は、本
実施形態の半導体集積回路において、複数のメモリセル
アレイCell0〜Cell3の状態を表す信号が代表ピンDQ0か
ら出力される手順を説明ブロック図である。
１の半導体集積回路のブロック図を示す。より具体的に
は、図１（Ａ）は、本実施形態の半導体集積回路におい
て、代表ピンDQ0に入力されたデータが複数のメモリセ
ルアレイCell0〜Cell3に同時に書き込まれる手順を説明
するためのブロック図である。また、図１（Ｂ）は、本
実施形態の半導体集積回路において、複数のメモリセル
アレイCell0〜Cell3の状態を表す信号が代表ピンDQ0か
ら出力される手順を説明ブロック図である。
【００２２】図１（Ａ）に示すように、本実施形態の半
導体集積回路は、Cell0〜Cell3のそれぞれに対応する入
出力ピンDQ0〜DQ3を備えている。DQ1、DQ2およびDQ3に
は、それぞれ入力バッファ２０が配置されている。入力
バッファ２０には、アンド回路２２の出力端子が接続さ
れている。アンド回路２２の一方の入力端子にはＷＥ
（Write Enable）信号が、また、他方の入力端子にはイ
ンバータ２４を介して制御信号TCTRLが供給されてい
る。TCTRLは、通常時にＬレベルに維持され、テスト時
にはＨレベルに維持される信号である。
導体集積回路は、Cell0〜Cell3のそれぞれに対応する入
出力ピンDQ0〜DQ3を備えている。DQ1、DQ2およびDQ3に
は、それぞれ入力バッファ２０が配置されている。入力
バッファ２０には、アンド回路２２の出力端子が接続さ
れている。アンド回路２２の一方の入力端子にはＷＥ
（Write Enable）信号が、また、他方の入力端子にはイ
ンバータ２４を介して制御信号TCTRLが供給されてい
る。TCTRLは、通常時にＬレベルに維持され、テスト時
にはＨレベルに維持される信号である。
【００２３】入力バッファ１０は、TCTRL信号がＬレベ
ル（すなわち通常時）であり、かつ、ＷＥ信号が入力さ
れた場合に活性状態となる。従って、ＷＥ信号の非入力
時、およびテスト時には、DQ1、DQ2およびDQ3からの信
号入力は禁止される。代表ピンDQ0には、ＷＥ信号の入
力時に活性状態となる入力バッファ２６が配置されてい
る。このため、DQ0からの信号の入出力は、通常時およ
びテスト時の双方においてＷＥ信号の入力時に許容され
る。
ル（すなわち通常時）であり、かつ、ＷＥ信号が入力さ
れた場合に活性状態となる。従って、ＷＥ信号の非入力
時、およびテスト時には、DQ1、DQ2およびDQ3からの信
号入力は禁止される。代表ピンDQ0には、ＷＥ信号の入
力時に活性状態となる入力バッファ２６が配置されてい
る。このため、DQ0からの信号の入出力は、通常時およ
びテスト時の双方においてＷＥ信号の入力時に許容され
る。
【００２４】Cell0とDQ0との間にはセレクタ２８が配置
されている。セレクタ２８には、DQ0とCell0とを直接的
に導通させる通常経路と、DQ0をバッファ回路３０を介
してCell0〜Cell3に導通させるテスト入力経路とが設け
られている。セレクタ２８は、TCTRLがＬレベルである
場合（すなわち通常時）は通常経路だけを導通状態と
し、TCTRLがＨレベルである場合（すなわちテスト時）
は通常経路を遮断してテスト入力経路を導通状態とす
る。TCTRLは、バッファ回路３０にも供給されている。
バッファ回路３０は、TCTRLがＬレベルである間（通常
時）は非活性状態を維持し、TCTRLがＨレベルとなると
（すなわちテスト時）活性状態となる。従って、テスト
時には、DQ0に入力されたデータが、複数のメモリセル
アレイCell0〜Cell3の全てに等しく供給される。
されている。セレクタ２８には、DQ0とCell0とを直接的
に導通させる通常経路と、DQ0をバッファ回路３０を介
してCell0〜Cell3に導通させるテスト入力経路とが設け
られている。セレクタ２８は、TCTRLがＬレベルである
場合（すなわち通常時）は通常経路だけを導通状態と
し、TCTRLがＨレベルである場合（すなわちテスト時）
は通常経路を遮断してテスト入力経路を導通状態とす
る。TCTRLは、バッファ回路３０にも供給されている。
バッファ回路３０は、TCTRLがＬレベルである間（通常
時）は非活性状態を維持し、TCTRLがＨレベルとなると
（すなわちテスト時）活性状態となる。従って、テスト
時には、DQ0に入力されたデータが、複数のメモリセル
アレイCell0〜Cell3の全てに等しく供給される。
【００２５】図１（Ｂ）に示すように、本実施形態の半
導体集積回路は、DQ1、DQ2およびDQ3のそれぞれに対応
する出力バッファ３２を備えている。出力バッファ３２
には、アンド回路３４の出力端子が接続されている。ア
ンド回路３４の非反転入力端子にはＯＥ（Output Enabl
e）信号が、また、その反転入力端子には制御信号TCTRL
がそれぞれ供給されている。従って、出力バッファ３２
は、TCTRLがＬレベル（すなわち通常時）であり、か
つ、ＯＥ信号の入力時に活性状態となる。そして、TCTR
LがＨレベル（すなわちテスト時）には、出力バッファ
３２は常に非活性状態となる。この場合、DQ1、DQ2およ
びDQ3はハイインピーダンス状態（Ｈｉ−Ｚ状態）とな
る。
導体集積回路は、DQ1、DQ2およびDQ3のそれぞれに対応
する出力バッファ３２を備えている。出力バッファ３２
には、アンド回路３４の出力端子が接続されている。ア
ンド回路３４の非反転入力端子にはＯＥ（Output Enabl
e）信号が、また、その反転入力端子には制御信号TCTRL
がそれぞれ供給されている。従って、出力バッファ３２
は、TCTRLがＬレベル（すなわち通常時）であり、か
つ、ＯＥ信号の入力時に活性状態となる。そして、TCTR
LがＨレベル（すなわちテスト時）には、出力バッファ
３２は常に非活性状態となる。この場合、DQ1、DQ2およ
びDQ3はハイインピーダンス状態（Ｈｉ−Ｚ状態）とな
る。
【００２６】代表ピンDQ0には、出力バッファ３６が配
置されている。出力バッファ３６には、アンド回路３８
の出力信号が供給されている。アンド回路３８の一方の
入力端子にはＯＥ信号が、また、アンド回路３８の他方
の入力端子には、ナンド回路４０の出力信号が供給され
ている。出力バッファ３６は、ナンド回路４０の出力信
号およびＯＥ信号の双方がＨレベルである場合に活性状
態となる。
置されている。出力バッファ３６には、アンド回路３８
の出力信号が供給されている。アンド回路３８の一方の
入力端子にはＯＥ信号が、また、アンド回路３８の他方
の入力端子には、ナンド回路４０の出力信号が供給され
ている。出力バッファ３６は、ナンド回路４０の出力信
号およびＯＥ信号の双方がＨレベルである場合に活性状
態となる。
【００２７】ナンド回路４０の非反転入力端子にはTCTR
Lが供給されている。一方、ナンド回路４０の反転入力
端子、一致検出回路４２の出力端子が接続されている。
一致検出回路４２は、Cell0〜Cell3に接続された４つの
入力端子を有する排他的論理和回路で構成されており、
Cell0〜Cell3から出力されるデータが全て一致する場合
にのみＨ出力を発生する。従って、ナンド回路４０の出
力信号は、TCTRLがＬレベルとなる通常時には常にＨレ
ベルとなり、TCTRLがＨレベルとなるテスト時には、Cel
l0〜Cell3から出力されるデータが全て一致する場合に
のみＨレベルとなる。
Lが供給されている。一方、ナンド回路４０の反転入力
端子、一致検出回路４２の出力端子が接続されている。
一致検出回路４２は、Cell0〜Cell3に接続された４つの
入力端子を有する排他的論理和回路で構成されており、
Cell0〜Cell3から出力されるデータが全て一致する場合
にのみＨ出力を発生する。従って、ナンド回路４０の出
力信号は、TCTRLがＬレベルとなる通常時には常にＨレ
ベルとなり、TCTRLがＨレベルとなるテスト時には、Cel
l0〜Cell3から出力されるデータが全て一致する場合に
のみＨレベルとなる。
【００２８】このため、代表ピンDQ0の出力バッファ３
６は、通常時にはＯＥ信号がＨレベルとなることで常に
活性状態となり、テスト時には、Cell0〜Cell3から出力
されるデータが全て一致し、かつ、ＯＥ信号がＨレベル
となった場合にのみ活性状態となる。そして、テスト時
にCell0〜Cell3から一致しない出力が発せられると、出
力バッファ３６は非活性状態となる。この場合、代表ピ
ン３６はＨｉ−Ｚ状態となる。
６は、通常時にはＯＥ信号がＨレベルとなることで常に
活性状態となり、テスト時には、Cell0〜Cell3から出力
されるデータが全て一致し、かつ、ＯＥ信号がＨレベル
となった場合にのみ活性状態となる。そして、テスト時
にCell0〜Cell3から一致しない出力が発せられると、出
力バッファ３６は非活性状態となる。この場合、代表ピ
ン３６はＨｉ−Ｚ状態となる。
【００２９】図２は、本実施形態の半導体集積回路をテ
ストするためのテストボード４４とテスター４６との結
線状態を表すブロック図である。図２に示すように、本
実施形態の構造によれば、代表ピンDQ0をテスター４６
の入出力ピンに接続するだけで、半導体集積回路のテス
トを行うことができる。以下、そのテストの内容につい
て具体的に説明する。
ストするためのテストボード４４とテスター４６との結
線状態を表すブロック図である。図２に示すように、本
実施形態の構造によれば、代表ピンDQ0をテスター４６
の入出力ピンに接続するだけで、半導体集積回路のテス
トを行うことができる。以下、そのテストの内容につい
て具体的に説明する。
【００３０】半導体集積回路をテストする場合、先ず図
２に示す結線状態を形成した後、制御信号TCTRLをＨレ
ベルとする。この状態でＷＥ信号をＨレベルとし書き込
み動作を行うと、全てのメモリセルアレイCell0〜Cell3
に、代表ピンDQ0を介して共通するデータを書き込むこ
とができる（図１（Ａ）参照）。
２に示す結線状態を形成した後、制御信号TCTRLをＨレ
ベルとする。この状態でＷＥ信号をＨレベルとし書き込
み動作を行うと、全てのメモリセルアレイCell0〜Cell3
に、代表ピンDQ0を介して共通するデータを書き込むこ
とができる（図１（Ａ）参照）。
【００３１】Cell0〜Cell3に共通するデータが書き込ま
れた後、ＯＥ信号をＨレベルとして読み出し動作を行う
と、Cell0〜Cell3のそれぞれから出力バッファ３２，３
６にデータが供給される。テスト時は出力バッファ３２
が非活性化状態であるため、Cell1、Cell2またはCell3
から出力されるデータは、入出力ピンDQ1、DQ2およびDQ
3に到達しない。この場合、入出力ピンDQ1、DQ2およびD
Q3はＨｉ−Ｚ状態となる。
れた後、ＯＥ信号をＨレベルとして読み出し動作を行う
と、Cell0〜Cell3のそれぞれから出力バッファ３２，３
６にデータが供給される。テスト時は出力バッファ３２
が非活性化状態であるため、Cell1、Cell2またはCell3
から出力されるデータは、入出力ピンDQ1、DQ2およびDQ
3に到達しない。この場合、入出力ピンDQ1、DQ2およびD
Q3はＨｉ−Ｚ状態となる。
【００３２】代表ピンDQ0の出力バッファ３６は、テス
ト時においても、Cell0〜Cell3から出力されるデータが
一致する場合は活性状態に維持される。従って、Cell0
〜Cell3から出力されるデータが一致する場合は、Cell0
のデータが代表ピンDQ0から出力される。一方、Cell0〜
Cell3から出力されるデータが一致していない場合は、
一致検出回路４２の出力がＬレベルとなり、その結果、
出力バッファ３６が非活性状態となる。従って、Cell0
〜Cell3からのデータが不一致である場合は、その不一
致の影響が出力バッファ３６まで到達した後、代表ピン
DQ0がＨｉ−Ｚ状態に変化する。このため、本実施形態
によれば、読み出し動作の後に代表ピンDQ0がＨまたは
Ｌレベルとなるか、或いはＨｉ−Ｚ状態となるかに基づ
いて、Cell0〜Cell3からの信号が一致しているか否かを
判断することができる。
ト時においても、Cell0〜Cell3から出力されるデータが
一致する場合は活性状態に維持される。従って、Cell0
〜Cell3から出力されるデータが一致する場合は、Cell0
のデータが代表ピンDQ0から出力される。一方、Cell0〜
Cell3から出力されるデータが一致していない場合は、
一致検出回路４２の出力がＬレベルとなり、その結果、
出力バッファ３６が非活性状態となる。従って、Cell0
〜Cell3からのデータが不一致である場合は、その不一
致の影響が出力バッファ３６まで到達した後、代表ピン
DQ0がＨｉ−Ｚ状態に変化する。このため、本実施形態
によれば、読み出し動作の後に代表ピンDQ0がＨまたは
Ｌレベルとなるか、或いはＨｉ−Ｚ状態となるかに基づ
いて、Cell0〜Cell3からの信号が一致しているか否かを
判断することができる。
【００３３】ところで、上述したテストでは、Cell0〜C
ell3から一致するデータが出力される場合、代表ピンDQ
0にCell0のデータが導かれる。つまり、本実施形態で
は、Cell0〜Cell3からのデータが一致する場合、代表ピ
ンDQ0には、通常時と同じ経路を辿って通常時と同じデ
ータが伝達される。このため、本実施形態のテスト方法
によれば、半導体集積回路の読み出し時におけるアクセ
スタイムを正確に検査することができる。
ell3から一致するデータが出力される場合、代表ピンDQ
0にCell0のデータが導かれる。つまり、本実施形態で
は、Cell0〜Cell3からのデータが一致する場合、代表ピ
ンDQ0には、通常時と同じ経路を辿って通常時と同じデ
ータが伝達される。このため、本実施形態のテスト方法
によれば、半導体集積回路の読み出し時におけるアクセ
スタイムを正確に検査することができる。
【００３４】また、本実施形態の半導体集積回路は、Ce
ll0の出力信号がセレクタを介さずに直接代表ピンDQ0に
到達するよう構成されている。つまり、本実施形態で
は、Cell0から代表ピンDQ0へ向かう出力信号が辿る経路
と、Cell1、Cell2またはCell3からDQ1、DQ2またはDQ3へ
向かう出力信号が辿る経路とが同じ構成とされている。
このため、本実施形態の半導体集積回路によれば、代表
ピンDQ0においてアクセスの遅延が生ずるのを防止する
ことができる。
ll0の出力信号がセレクタを介さずに直接代表ピンDQ0に
到達するよう構成されている。つまり、本実施形態で
は、Cell0から代表ピンDQ0へ向かう出力信号が辿る経路
と、Cell1、Cell2またはCell3からDQ1、DQ2またはDQ3へ
向かう出力信号が辿る経路とが同じ構成とされている。
このため、本実施形態の半導体集積回路によれば、代表
ピンDQ0においてアクセスの遅延が生ずるのを防止する
ことができる。
【００３５】また、本実施形態の半導体集積回路は、上
述したテスト時のデータ読み出し時に、Cell0のデータ
が出力バッファ３６に到達した後、Cell0〜Cell3のデー
タの一致または不一致が、所定の遅延時間を経てアンド
回路３８の出力値に反映されるように構成されている。
より具体的には、本実施形態の半導体集積回路は、Cell
0のデータがDQ0から出力され、更に、その値がテスター
４６で判別できる値にまで増幅された後に、出力バッフ
ァ３６の活性・非活性状態が決定されるように構成され
ている。
述したテスト時のデータ読み出し時に、Cell0のデータ
が出力バッファ３６に到達した後、Cell0〜Cell3のデー
タの一致または不一致が、所定の遅延時間を経てアンド
回路３８の出力値に反映されるように構成されている。
より具体的には、本実施形態の半導体集積回路は、Cell
0のデータがDQ0から出力され、更に、その値がテスター
４６で判別できる値にまで増幅された後に、出力バッフ
ァ３６の活性・非活性状態が決定されるように構成され
ている。
【００３６】Cell0のデータがDQ0から出力された直後に
出力バッファ３６が非活性状態とされると、DQ0からは
スパイクノイズが発せられることがある。これに対し
て、DQ0の電位が十分に増幅された段階で出力バッファ
３６が非活性状態とされる場合には、上記のスパイクノ
イズが十分に抑制される。従って、本実施形態の半導体
集積回路によれば、Cell0〜Cell3のデータが不一致であ
る場合に、スパイクノイズを十分に抑制することができ
る。尚、本実施形態では、上記の機能を実現するための
遅延時間を、一致検出回路４２、ナンド回路４０、およ
びアンド回路３８だけで発生させているが、必要に応じ
て、例えばアンド回路３８と出力バッファ３６との間に
遅延回路４８を配置してもよい。
出力バッファ３６が非活性状態とされると、DQ0からは
スパイクノイズが発せられることがある。これに対し
て、DQ0の電位が十分に増幅された段階で出力バッファ
３６が非活性状態とされる場合には、上記のスパイクノ
イズが十分に抑制される。従って、本実施形態の半導体
集積回路によれば、Cell0〜Cell3のデータが不一致であ
る場合に、スパイクノイズを十分に抑制することができ
る。尚、本実施形態では、上記の機能を実現するための
遅延時間を、一致検出回路４２、ナンド回路４０、およ
びアンド回路３８だけで発生させているが、必要に応じ
て、例えばアンド回路３８と出力バッファ３６との間に
遅延回路４８を配置してもよい。
【００３７】尚、上述した実施の形態１では、出力バッ
ファ３６が前記請求項１記載の「代表出力バッファ」に
相当している。
ファ３６が前記請求項１記載の「代表出力バッファ」に
相当している。
【００３８】実施の形態２．次に図３乃至図５を参照し
て、本発明の実施の形態２について説明する。図３は、
本実施形態の半導体集積回路のブロック図を示す。本実
施形態の半導体集積回路は、代表ピンDQ0の出力バッフ
ァ３６とアンド回路３８との間にＤ型フリップフロップ
５０を備えている。Ｄ型フリップフロップ５０は、内部
クロック信号の立ち上がりと同期してアンド回路３８の
出力信号を取り込んでラッチする。本実施形態の構成に
よれば、Cell0〜Cell3の信号が一致しない場合に、それ
らの信号が出力された次のサイクルにおいて、内部クロ
ック信号と同期するタイミングで出力バッファDQ0をＨ
ｉ−Ｚ状態とすることができる。
て、本発明の実施の形態２について説明する。図３は、
本実施形態の半導体集積回路のブロック図を示す。本実
施形態の半導体集積回路は、代表ピンDQ0の出力バッフ
ァ３６とアンド回路３８との間にＤ型フリップフロップ
５０を備えている。Ｄ型フリップフロップ５０は、内部
クロック信号の立ち上がりと同期してアンド回路３８の
出力信号を取り込んでラッチする。本実施形態の構成に
よれば、Cell0〜Cell3の信号が一致しない場合に、それ
らの信号が出力された次のサイクルにおいて、内部クロ
ック信号と同期するタイミングで出力バッファDQ0をＨ
ｉ−Ｚ状態とすることができる。
【００３９】図４は、本実施形態の半導体集積回路の動
作を説明するための第１のタイミングチャートを示す。
半導体集積回路は、/WE信号が無効（Ｈレベル）のまま/
RAS信号が入力されるとＸアドレスを取り込んでワード
線を活性化させる。次いで、/WE信号が無効のまま/CAS
信号が入力されると、Ｙアドレスを取り込んだ後、デー
タの読み出し動作を開始する。図４（Ｂ）〜図４（Ｄ）
は、半導体集積回路に対して２サイクル連続で読み出し
動作が要求された場合を示す。
作を説明するための第１のタイミングチャートを示す。
半導体集積回路は、/WE信号が無効（Ｈレベル）のまま/
RAS信号が入力されるとＸアドレスを取り込んでワード
線を活性化させる。次いで、/WE信号が無効のまま/CAS
信号が入力されると、Ｙアドレスを取り込んだ後、デー
タの読み出し動作を開始する。図４（Ｂ）〜図４（Ｄ）
は、半導体集積回路に対して２サイクル連続で読み出し
動作が要求された場合を示す。
【００４０】図４（Ｅ）は最初の読み出し動作によって
Cell0〜Cell3から一致する信号が出力された場合に代表
ピンDQ0に現れる信号波形を示す。この場合、代表ピンD
Q0には、２回の読み出し動作に対応して、メモリセルア
レイCell0から、指定されたアドレスに対応するデータ
が２サイクル連続で出力される。
Cell0〜Cell3から一致する信号が出力された場合に代表
ピンDQ0に現れる信号波形を示す。この場合、代表ピンD
Q0には、２回の読み出し動作に対応して、メモリセルア
レイCell0から、指定されたアドレスに対応するデータ
が２サイクル連続で出力される。
【００４１】図４（Ｆ）は最初の読み出し動作によって
Cell0〜Cell3から一致しない信号が出力された場合に代
表ピンDQ0に現れる信号波形を示す。この場合、代表ピ
ンDQ0には、初回の読み出し動作に対応するデータだけ
が現れ、２回目の読み出し動作の後には、Ｈｉ−Ｚ状態
を表す中間電位が現れる。
Cell0〜Cell3から一致しない信号が出力された場合に代
表ピンDQ0に現れる信号波形を示す。この場合、代表ピ
ンDQ0には、初回の読み出し動作に対応するデータだけ
が現れ、２回目の読み出し動作の後には、Ｈｉ−Ｚ状態
を表す中間電位が現れる。
【００４２】図５は、本実施形態の半導体集積回路の動
作を説明するための第２のタイミングチャートを示す。
図５（Ｂ）〜図５（Ｄ）に示す例では、/RASおよび/CAS
が順次入力されることにより、先ず、アドレス（Ｘ０，
Ｙ０）からのデータの読み出しが要求されている。次
に、/WEを有効として/RASを入力するコマンドにより、
活性化されているワード線を非活性状態とする処理が行
われている。その後、/RASおよび/CASが順次入力され、
アドレス（Ｘ１，Ｙ１）からのデータの読み出しが要求
されている。
作を説明するための第２のタイミングチャートを示す。
図５（Ｂ）〜図５（Ｄ）に示す例では、/RASおよび/CAS
が順次入力されることにより、先ず、アドレス（Ｘ０，
Ｙ０）からのデータの読み出しが要求されている。次
に、/WEを有効として/RASを入力するコマンドにより、
活性化されているワード線を非活性状態とする処理が行
われている。その後、/RASおよび/CASが順次入力され、
アドレス（Ｘ１，Ｙ１）からのデータの読み出しが要求
されている。
【００４３】図５（Ｅ）は最初の読み出し動作によって
Cell0〜Cell3から一致する信号が出力された場合に代表
ピンDQ0に現れる信号波形を示す。この場合、代表ピンD
Q0には、２回の読み出し動作に対応して、メモリセルア
レイCell0から、（Ｘ０，Ｙ０）に対応するデータ、お
よび（Ｘ１，Ｙ１）に対応するデータが共に出力され
る。
Cell0〜Cell3から一致する信号が出力された場合に代表
ピンDQ0に現れる信号波形を示す。この場合、代表ピンD
Q0には、２回の読み出し動作に対応して、メモリセルア
レイCell0から、（Ｘ０，Ｙ０）に対応するデータ、お
よび（Ｘ１，Ｙ１）に対応するデータが共に出力され
る。
【００４４】図５（Ｆ）は最初の読み出し動作によって
Cell0〜Cell3から一致しない信号が出力された場合に代
表ピンDQ0に現れる信号波形を示す。この場合、代表ピ
ンDQ0には、初回の読み出し動作に対応するデータは現
れるが、２回目の読み出し動作の後にはＨｉ−Ｚ状態を
表す中間電位が現れる。
Cell0〜Cell3から一致しない信号が出力された場合に代
表ピンDQ0に現れる信号波形を示す。この場合、代表ピ
ンDQ0には、初回の読み出し動作に対応するデータは現
れるが、２回目の読み出し動作の後にはＨｉ−Ｚ状態を
表す中間電位が現れる。
【００４５】上述の如く、本実施形態の半導体集積回路
によれば、あるサイクルの読み出し動作によってCell0
〜Cell3から一致しないデータが読み出された場合に、
その次に行われる読み出し動作の際に代表ピンDQ0をＨ
ｉ−Ｚ状態とすることができる。このため、本実施形態
の半導体集積回路によれば、クロック信号と同期したタ
イミングで代表ピンDQ0の電位を監視することで、メモ
リセルアレイの状態を正確に検知することができる。
によれば、あるサイクルの読み出し動作によってCell0
〜Cell3から一致しないデータが読み出された場合に、
その次に行われる読み出し動作の際に代表ピンDQ0をＨ
ｉ−Ｚ状態とすることができる。このため、本実施形態
の半導体集積回路によれば、クロック信号と同期したタ
イミングで代表ピンDQ0の電位を監視することで、メモ
リセルアレイの状態を正確に検知することができる。
【００４６】ところで、上述した実施の形態２では、Ｄ
型フリップフロップを出力バッファ３６の前段に一つだ
け配置し、あるサイクルで読み出されたデータの一致不
一致を、次の読み出し動作の際に代表ピンDQ0に反映さ
せることとしているが、本発明はこれに限定されるもの
ではい。すなわち、Ｄ型フリップフロップを複数段設け
て、あるサイクルで読み出されたデータの一致不一致
を、複数サイクル後の読み出し動作の際に代表ピンDQ0
に反映させることとしてもよい。
型フリップフロップを出力バッファ３６の前段に一つだ
け配置し、あるサイクルで読み出されたデータの一致不
一致を、次の読み出し動作の際に代表ピンDQ0に反映さ
せることとしているが、本発明はこれに限定されるもの
ではい。すなわち、Ｄ型フリップフロップを複数段設け
て、あるサイクルで読み出されたデータの一致不一致
を、複数サイクル後の読み出し動作の際に代表ピンDQ0
に反映させることとしてもよい。
【００４７】実施の形態３．次に、図６および図７を参
照して本発明の実施の形態３について説明する。図６
は、本実施形態の半導体集積回路のブロック図を示す。
また、図７は、本実施形態の半導体集積回路をテストす
るためのテストボード４４とテスター４６との結線状態
を表すブロック図である。図７に示すように、本実施形
態におけるテストは、半導体集積回路が備える全ての入
出力ピンDQ0〜DQ3を、テスター４６が備える１本の入出
力ピンに接続した状態で行われる。
照して本発明の実施の形態３について説明する。図６
は、本実施形態の半導体集積回路のブロック図を示す。
また、図７は、本実施形態の半導体集積回路をテストす
るためのテストボード４４とテスター４６との結線状態
を表すブロック図である。図７に示すように、本実施形
態におけるテストは、半導体集積回路が備える全ての入
出力ピンDQ0〜DQ3を、テスター４６が備える１本の入出
力ピンに接続した状態で行われる。
【００４８】図６に示すように、本実施形態の半導体集
積回路は、デコーダ５２およびレジスタ５４を備えてい
る。レジスタ５４は、テスト時に代表ピンとする入出力
ピンを特定する信号、すなわち、内部選択信号を記憶す
る。内部選択信号は、アドレスピンや入出力ピンを介し
て所定のタイミングで半導体集積回路に供給される。
積回路は、デコーダ５２およびレジスタ５４を備えてい
る。レジスタ５４は、テスト時に代表ピンとする入出力
ピンを特定する信号、すなわち、内部選択信号を記憶す
る。内部選択信号は、アドレスピンや入出力ピンを介し
て所定のタイミングで半導体集積回路に供給される。
【００４９】本実施形態において、全ての出力バッファ
３２，３６は、デコーダ５２を介してＤ型フリップフロ
ップ５０の出力信号を受けることができる。デコーダ５
２は、制御信号TCTRL0がＨレベルである場合（すなわち
テスト時）は、内部選択信号で特定される１つの出力バ
ッファだけにＤ型フリップフロップ５０の出力信号を供
給し、かつ、他の出力バッファを非活性状態とする。
尚、制御信号TCTRL0がＬレベルである場合（すなわち通
常時）、デコーダ５２は全ての出力バッファ３２，３６
を活性状態とする。
３２，３６は、デコーダ５２を介してＤ型フリップフロ
ップ５０の出力信号を受けることができる。デコーダ５
２は、制御信号TCTRL0がＨレベルである場合（すなわち
テスト時）は、内部選択信号で特定される１つの出力バ
ッファだけにＤ型フリップフロップ５０の出力信号を供
給し、かつ、他の出力バッファを非活性状態とする。
尚、制御信号TCTRL0がＬレベルである場合（すなわち通
常時）、デコーダ５２は全ての出力バッファ３２，３６
を活性状態とする。
【００５０】本実施形態の半導体集積回路によれば、内
部選択信号を切り替えることにより、メモリセルアレイ
Cell0〜Cell3の全てを直接的にテスター４６に接続する
ことができる。このため、本実施形態の半導体集積回路
によれば、全てのメモリセルアレイCell0〜Cell3に通じ
る配線の導通を直接的に確認することができ、更に、全
てのメモリセルアレイCell0〜Cell3について、アクセス
タイムを直接的に計測することができる。
部選択信号を切り替えることにより、メモリセルアレイ
Cell0〜Cell3の全てを直接的にテスター４６に接続する
ことができる。このため、本実施形態の半導体集積回路
によれば、全てのメモリセルアレイCell0〜Cell3に通じ
る配線の導通を直接的に確認することができ、更に、全
てのメモリセルアレイCell0〜Cell3について、アクセス
タイムを直接的に計測することができる。
【００５１】また、本実施形態の半導体集積回路は、図
７に示すように全ての入出力ピンDQ0〜DQ3がテスター４
６に接続された状態でテストされる。この場合、テスタ
ー４６は、全ての入出力ピンDQ0〜DQ3に同じデータを供
給することができる。従って、本実施形態の半導体集積
回路によれば、図１（Ａ）に示すような書き込み専用回
路、すなわち、代表ピンを介して全てのCell0〜Cell3に
同じデータを書き込むための回路を設けることなく、Ce
ll0〜Cell3に共通するデータを書き込むことができる。
７に示すように全ての入出力ピンDQ0〜DQ3がテスター４
６に接続された状態でテストされる。この場合、テスタ
ー４６は、全ての入出力ピンDQ0〜DQ3に同じデータを供
給することができる。従って、本実施形態の半導体集積
回路によれば、図１（Ａ）に示すような書き込み専用回
路、すなわち、代表ピンを介して全てのCell0〜Cell3に
同じデータを書き込むための回路を設けることなく、Ce
ll0〜Cell3に共通するデータを書き込むことができる。
【００５２】尚、上述した実施の形態３では、デコーダ
５２およびレジスタ５４が前記請求項４記載の「出力バ
ッファ選択回路」に相当している。
５２およびレジスタ５４が前記請求項４記載の「出力バ
ッファ選択回路」に相当している。
【００５３】実施の形態４．次に、図８を参照して、本
発明の実施の形態４について説明する。図８は、本実施
形態の半導体集積回路のブロック図を示す。尚、図８で
は、一致検出回路４２の出力信号を処理する出力回路が
省略されているが、その出力回路は、実施の形態１乃至
３の何れかで用いられたものと同じ回路で実現すること
ができる。
発明の実施の形態４について説明する。図８は、本実施
形態の半導体集積回路のブロック図を示す。尚、図８で
は、一致検出回路４２の出力信号を処理する出力回路が
省略されているが、その出力回路は、実施の形態１乃至
３の何れかで用いられたものと同じ回路で実現すること
ができる。
【００５４】本実施形態において、セレクタ２８とCell
0〜Cell3との間にはバッファ回路５６〜６２が配置され
ている。また、セレクタ２８とCell3十の間、およびセ
レクタ２８とCell1との間には、バッファ回路５６また
は６０と並列にそれぞれインバータ６４，６６が配置さ
れている。
0〜Cell3との間にはバッファ回路５６〜６２が配置され
ている。また、セレクタ２８とCell3十の間、およびセ
レクタ２８とCell1との間には、バッファ回路５６また
は６０と並列にそれぞれインバータ６４，６６が配置さ
れている。
【００５５】バッファ回路５６は、TCTRL0がＨレベルで
あり、かつ、TCTRL1がＨレベルである場合に活性状態と
なり、その状態でTCTRL1がＬレベルになると非活性状態
となるように設けられている。また、インバータ回路６
４は、TCTRL1がＬレベルである場合に活性化するように
設けられている。つまり、バッファ回路５６およびイン
バータ６４は、TCTRL1がＨレベルであるとバッファ回路
５６が有効となり、TCTRL1がＬレベルであるとインバー
タ６４が有効になるように設けられている。
あり、かつ、TCTRL1がＨレベルである場合に活性状態と
なり、その状態でTCTRL1がＬレベルになると非活性状態
となるように設けられている。また、インバータ回路６
４は、TCTRL1がＬレベルである場合に活性化するように
設けられている。つまり、バッファ回路５６およびイン
バータ６４は、TCTRL1がＨレベルであるとバッファ回路
５６が有効となり、TCTRL1がＬレベルであるとインバー
タ６４が有効になるように設けられている。
【００５６】同様に、バッファ回路６０とインバータ６
６も、TCTRL0がＨレベルである環境下で、TCTRL1がＨレ
ベルであるとバッファ回路６０が有効となり、TCTRL1が
Ｌレベルであるとインバータ６６が有効になるように設
けられている。これに対して、Cell2またはCell0に通じ
るバッファ回路５８，６２は、TCTRL0がＨレベルである
場合に常に活性状態となるように設けられている。
６も、TCTRL0がＨレベルである環境下で、TCTRL1がＨレ
ベルであるとバッファ回路６０が有効となり、TCTRL1が
Ｌレベルであるとインバータ６６が有効になるように設
けられている。これに対して、Cell2またはCell0に通じ
るバッファ回路５８，６２は、TCTRL0がＨレベルである
場合に常に活性状態となるように設けられている。
【００５７】上記の構造によれば、TCTRL0をＨレベルと
してTCTRL1をＬレベルとすると、セレクタ２８を介し
て、Cell0〜Cell3に共通するデータを書き込むことがで
きる。また、TCTRL0をＨレベルとしてTCTRL1をＨレベル
とすると、セレクタ２８を介して、Cell0およびCell2の
グループと、Cell1およびCell3のグループとに、互いに
反転するデータを書き込むことができる。
してTCTRL1をＬレベルとすると、セレクタ２８を介し
て、Cell0〜Cell3に共通するデータを書き込むことがで
きる。また、TCTRL0をＨレベルとしてTCTRL1をＨレベル
とすると、セレクタ２８を介して、Cell0およびCell2の
グループと、Cell1およびCell3のグループとに、互いに
反転するデータを書き込むことができる。
【００５８】本実施形態の半導体集積回路は、Cell0〜C
ell3と一致検出回路４２との間にバッファ回路６８〜７
４を備えている。また、Cell3と一致検出回路４２との
間、およびCell1と一致検出回路４２との間には、バッ
ファ回路６８または７２と並列にそれぞれインバータ７
６，７８が配置されている。
ell3と一致検出回路４２との間にバッファ回路６８〜７
４を備えている。また、Cell3と一致検出回路４２との
間、およびCell1と一致検出回路４２との間には、バッ
ファ回路６８または７２と並列にそれぞれインバータ７
６，７８が配置されている。
【００５９】バッファ回路６８は、TCTRL0がＨレベルで
あり、かつ、TCTRL1がＨレベルである場合に活性状態と
なり、その状態でTCTRL1がＬレベルになると非活性状態
となるように設けられている。また、インバータ回路７
６は、TCTRL1がＬレベルである場合に活性化するように
設けられている。つまり、バッファ回路６８およびイン
バータ７６は、TCTRL1がＨレベルであるとバッファ回路
６８が有効となり、TCTRL1がＬレベルであるとインバー
タ７６が有効になるように設けられている。
あり、かつ、TCTRL1がＨレベルである場合に活性状態と
なり、その状態でTCTRL1がＬレベルになると非活性状態
となるように設けられている。また、インバータ回路７
６は、TCTRL1がＬレベルである場合に活性化するように
設けられている。つまり、バッファ回路６８およびイン
バータ７６は、TCTRL1がＨレベルであるとバッファ回路
６８が有効となり、TCTRL1がＬレベルであるとインバー
タ７６が有効になるように設けられている。
【００６０】同様に、バッファ回路７２とインバータ７
８も、TCTRL0がＨレベルである環境下で、TCTRL1がＨレ
ベルであるとバッファ回路７２が有効となり、TCTRL1が
Ｌレベルであるとインバータ７８が有効になるように設
けられている。これに対して、Cell2またはCell0に通じ
るバッファ回路７０，７４は、TCTRL0がＨレベルである
場合に常に活性状態となるように設けられている。
８も、TCTRL0がＨレベルである環境下で、TCTRL1がＨレ
ベルであるとバッファ回路７２が有効となり、TCTRL1が
Ｌレベルであるとインバータ７８が有効になるように設
けられている。これに対して、Cell2またはCell0に通じ
るバッファ回路７０，７４は、TCTRL0がＨレベルである
場合に常に活性状態となるように設けられている。
【００６１】上記の構造によれば、TCTRL0をＨレベルと
してTCTRL1をＬレベルとすると、Cell0〜Cell3から読み
出されたデータを、そのままの状態で一致検出回路４２
に到達させることができる。また、TCTRL0をＨレベルと
してTCTRL1をＨレベルとすると、Cell0およびCell2から
読み出されたデータをそのままの状態で一致検出回路４
２に到達させ、かつ、Cell1およびCell3から読み出され
たデータを反転させた状態で一致検出回路４２に到達さ
せることができる。
してTCTRL1をＬレベルとすると、Cell0〜Cell3から読み
出されたデータを、そのままの状態で一致検出回路４２
に到達させることができる。また、TCTRL0をＨレベルと
してTCTRL1をＨレベルとすると、Cell0およびCell2から
読み出されたデータをそのままの状態で一致検出回路４
２に到達させ、かつ、Cell1およびCell3から読み出され
たデータを反転させた状態で一致検出回路４２に到達さ
せることができる。
【００６２】本実施形態の半導体集積回路によれば、TC
TRL0がＨレベルとなるテスト時に、TCTRL1をＬレベルと
してデータの書き込みおよび読み出しを行うと、実施の
形態１乃至３の場合と同様に、Cell0〜Cell3の全てに共
通データを書き込んだうえでそれらのデータが適正に読
み出されるかを判定することができる。そして、TCTRL1
をＨレベルとしてデータの書き込みおよび読み出しを行
うと、隣接するメモリセルアレイに反転する信号を書き
込んだうえでそれらのデータが適正に読み出されるかを
判定することができる。
TRL0がＨレベルとなるテスト時に、TCTRL1をＬレベルと
してデータの書き込みおよび読み出しを行うと、実施の
形態１乃至３の場合と同様に、Cell0〜Cell3の全てに共
通データを書き込んだうえでそれらのデータが適正に読
み出されるかを判定することができる。そして、TCTRL1
をＨレベルとしてデータの書き込みおよび読み出しを行
うと、隣接するメモリセルアレイに反転する信号を書き
込んだうえでそれらのデータが適正に読み出されるかを
判定することができる。
【００６３】隣接するメモリセルアレイに反転信号が書
き込まれる場合、それらの信号に、伝送過程で干渉が生
ずることがある。このため、そのような干渉の影響を考
慮してアクセスタイムを計測するためには、隣接するメ
モリセルアレイに反転データを書き込んでテストを行う
必要がある。本実施形態の半導体集積回路によれば、こ
のようなテストを簡単に行うことができる。
き込まれる場合、それらの信号に、伝送過程で干渉が生
ずることがある。このため、そのような干渉の影響を考
慮してアクセスタイムを計測するためには、隣接するメ
モリセルアレイに反転データを書き込んでテストを行う
必要がある。本実施形態の半導体集積回路によれば、こ
のようなテストを簡単に行うことができる。
【００６４】尚、上述した実施の形態４では、バッファ
回路６８〜７４を備える信号出力経路が前記請求項５記
載の「非反転経路」に相当すると共に、インバータ７
６，７８を備える信号出力経路が前記請求項５記載の
「反転経路」に相当している。
回路６８〜７４を備える信号出力経路が前記請求項５記
載の「非反転経路」に相当すると共に、インバータ７
６，７８を備える信号出力経路が前記請求項５記載の
「反転経路」に相当している。
【００６５】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
記載の発明によれば、特定の出力信号が代表ピンに現れ
るか否かに基づいて、複数の出力信号が一致しているか
否かを判断することができる。この場合、代表ピンに
は、通常時と同様に出力信号がそのまま伝達されるた
め、代表ピンのアクセスタイムを正確に検査することが
できる。また、特定の出力信号が代表ピンに至る経路に
セレクタ等が配置されないため、通常時に、代表ピンに
おいてのみアクセスの遅延が生ずるのを防ぐことができ
る。
ているので、以下に示すような効果を奏する。請求項１
記載の発明によれば、特定の出力信号が代表ピンに現れ
るか否かに基づいて、複数の出力信号が一致しているか
否かを判断することができる。この場合、代表ピンに
は、通常時と同様に出力信号がそのまま伝達されるた
め、代表ピンのアクセスタイムを正確に検査することが
できる。また、特定の出力信号が代表ピンに至る経路に
セレクタ等が配置されないため、通常時に、代表ピンに
おいてのみアクセスの遅延が生ずるのを防ぐことができ
る。
【００６６】請求項２記載の発明によれば、代表ピンに
特定の出力信号が到達した後、所定の遅延時間の後に代
表出力バッファの状態が決定されるため、複数の出力信
号が不一致である場合に、代表ピンにスパイクノイズが
生ずるのを避けることができる。
特定の出力信号が到達した後、所定の遅延時間の後に代
表出力バッファの状態が決定されるため、複数の出力信
号が不一致である場合に、代表ピンにスパイクノイズが
生ずるのを避けることができる。
【００６７】請求項３記載の発明によれば、複数の出力
信号が一致しているか否かに応じた信号が、それらが出
力されてから所定のクロック数の後に、クロック信号と
同期して代表出力バッファに供給される。このため、本
発明によれば、クロック信号と同期したタイミングで代
表ピンの状態を判断することで、複数の出力信号が一致
しているか否かを正確に判断することができる。
信号が一致しているか否かに応じた信号が、それらが出
力されてから所定のクロック数の後に、クロック信号と
同期して代表出力バッファに供給される。このため、本
発明によれば、クロック信号と同期したタイミングで代
表ピンの状態を判断することで、複数の出力信号が一致
しているか否かを正確に判断することができる。
【００６８】請求項４記載の発明によれば、出力バッフ
ァ選択回路によって、代表出力ピンおよび代表ピンを任
意に変更することができる。このため、本発明によれ
ば、全ての出力ピンを対象として、電気的接続の検査や
アクセスタイムの検査を行うことができる。
ァ選択回路によって、代表出力ピンおよび代表ピンを任
意に変更することができる。このため、本発明によれ
ば、全ての出力ピンを対象として、電気的接続の検査や
アクセスタイムの検査を行うことができる。
【００６９】請求項５記載の発明によれば、信号出力経
路の少なくとも一部が非反転経路と反転経路とを備えて
いる。全ての出力信号が一致することが期待される場合
は、非反転経路で出力信号を伝送させることにより、一
致検出回路において、全ての出力信号が適正であるか否
かを判断することができる。一部の出力信号が反転信号
であることが期待される場合は、それらの信号だけを反
転経路で伝送することにより、一致検出回路において、
全ての出力信号が適正であるか否かを判断することがで
きる。このように、本発明によれば、全ての出力信号の
一致が期待される場合の他、それらの一部について反転
が期待される場合も、出力信号が適正に出力されている
か否かを判断することができる。
路の少なくとも一部が非反転経路と反転経路とを備えて
いる。全ての出力信号が一致することが期待される場合
は、非反転経路で出力信号を伝送させることにより、一
致検出回路において、全ての出力信号が適正であるか否
かを判断することができる。一部の出力信号が反転信号
であることが期待される場合は、それらの信号だけを反
転経路で伝送することにより、一致検出回路において、
全ての出力信号が適正であるか否かを判断することがで
きる。このように、本発明によれば、全ての出力信号の
一致が期待される場合の他、それらの一部について反転
が期待される場合も、出力信号が適正に出力されている
か否かを判断することができる。
【００７０】請求項６記載の発明によれば、非反転経路
のみを備える信号出力経路と、非反転経路と反転経路の
双方を備える信号出力経路とが交互に並んでいるため、
隣接する信号出力経路を流れる出力信号が互いに反転信
号である場合に、それらが適正であるか否かを一致検出
回路で正確に判断することができる。このため、本発明
によれば、アクセスタイムに隣接反転信号の干渉が影響
する場合において、正確な検査を行うことができる。
のみを備える信号出力経路と、非反転経路と反転経路の
双方を備える信号出力経路とが交互に並んでいるため、
隣接する信号出力経路を流れる出力信号が互いに反転信
号である場合に、それらが適正であるか否かを一致検出
回路で正確に判断することができる。このため、本発明
によれば、アクセスタイムに隣接反転信号の干渉が影響
する場合において、正確な検査を行うことができる。
【００７１】請求項７記載の発明によれば、請求項４記
載の半導体集積回路を対象として、全ての入出力ピンを
対象として、電気的接続の検査およびアクセスタイムの
測定検査を行うことができる。
載の半導体集積回路を対象として、全ての入出力ピンを
対象として、電気的接続の検査およびアクセスタイムの
測定検査を行うことができる。
【図１】 本発明の実施の形態１の半導体集積回路のブ
ロック図である。
ロック図である。
【図２】 実施の形態１の半導体集積回路をテストする
ためのテストボードとテスターとの結線状態を表すブロ
ック図である。
ためのテストボードとテスターとの結線状態を表すブロ
ック図である。
【図３】 本発明の実施の形態２の半導体集積回路のブ
ロック図である。
ロック図である。
【図４】 実施の形態２の半導体集積回路の動作を説明
するための第１のタイミングチャートである。
するための第１のタイミングチャートである。
【図５】 実施の形態２の半導体集積回路の動作を説明
するための第２のタイミングチャートである。
するための第２のタイミングチャートである。
【図６】 本発明の実施の形態３の半導体集積回路のブ
ロック図である。
ロック図である。
【図７】 実施の形態３の半導体集積回路をテストする
ためのテストボードとテスターとの結線状態を表すブロ
ック図である。
ためのテストボードとテスターとの結線状態を表すブロ
ック図である。
【図８】 本発明の実施の形態４の半導体集積回路のブ
ロック図である。
ロック図である。
【図９】 従来の半導体集積回路のブロック図である。
Cell0〜Cell3 メモリセルアレイ、 DQ0〜DQ3 入出
力ピン（DQ0 代表ピン）、 ２０，２６ 入力バッ
ファ、 ３２，３６ 出力バッファ、 ４２一致検
出回路、 ５０ Ｄ型フリップフロップ、 ５２
デコーダ、５４ レジスタ、 ５６〜６２，６８〜７
４ バッファ回路、 ６４，６６，７６，７８ イン
バータ。
力ピン（DQ0 代表ピン）、 ２０，２６ 入力バッ
ファ、 ３２，３６ 出力バッファ、 ４２一致検
出回路、 ５０ Ｄ型フリップフロップ、 ５２
デコーダ、５４ レジスタ、 ５６〜６２，６８〜７
４ バッファ回路、 ６４，６６，７６，７８ イン
バータ。
フロントページの続き Ｆターム(参考） 2G032 AA07 AD06 AE07 AE08 AG07 AH04 AK11 5B018 GA03 HA32 HA33 JA05 NA10 QA13 RA04 5L106 DD02 DD32 EE02 EE03 GG03 GG06 GG07 9A001 BB05 JJ49 KK54 LL05
Claims (7)
- 【請求項１】 複数の出力信号を同時に検査するための
機構を有する半導体集積回路であって、 複数の出力信号が一致しているか否かを検査する一致検
出回路と、 前記複数の出力信号が一致している場合に特定の出力信
号を代表ピンのみに出力し、前記複数の出力信号が一致
していない場合に前記特定の出力信号を遮断して前記代
表ピンを含む全てのピンをハイインピーダンス状態とす
る代表出力バッファと、 を備えることを特徴とする半導体集積回路。 - 【請求項２】 前記特定の出力信号が前記代表出力バッ
ファに到達した後、前記代表出力バッファの状態が決定
されるまでの間に、所定の遅延時間を確保する遅延回路
を備えることを特徴とする請求項１記載の半導体集積回
路。 - 【請求項３】 前記複数の出力信号はクロック信号と同
期して出力されると共に、 前記複数の出力信号が一致しているか否かに応じた信号
を、前記複数の出力信号が出力されてから所定のクロッ
ク数の後に、前記クロック信号と同期して前記代表出力
バッファに供給するラッチ回路を備えることを特徴とす
る請求項１記載の半導体集積回路。 - 【請求項４】 前記複数の出力信号のそれぞれに対応す
る出力バッファおよび入出力ピンを備え、更に、 テスト時に、複数の出力バッファの何れか１つを前記代
表出力バッファとし、かつ、他の出力バッファを非活性
状態とする出力バッファ選択回路を備えることを特徴と
する請求項１乃至３の何れか１項記載の半導体集積回
路。 - 【請求項５】 前記複数の出力信号を同時に出力する複
数のメモリセルアレイと、 前記複数の出力信号を前記一致検出回路に導く複数の信
号出力経路と、 前記複数の信号出力経路の少なくとも一部は、前記メモ
リセルアレイの出力信号をそのまま前記一致検出回路に
伝達する非反転経路と、前記メモリセルアレイの出力信
号を反転させて前記一致検出回路に伝達する反転経路と
を備えることを特徴とする請求項１乃至４の何れか１項
記載の半導体集積回路。 - 【請求項６】 前記複数の信号出力経路は、前記非反転
経路のみを備えるものと、前記非反転経路と前記反転経
路の双方を備えるものとがメモリセルアレイと入出力バ
ッファとの経路中の隣接配線間で交互に並ぶように配置
されていることを特徴とする請求項５記載の半導体集積
回路。 - 【請求項７】 請求項４記載の半導体集積回路のテスト
方法であって、前記出力バッファ選択回路によって前記
代表出力バッファを順次切り替えながら、全ての入出力
ピンを対象として電気的接続の検査、およびアクセスタ
イムの測定検査を行うことを特徴とする半導体集積回路
のテスト方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000109917A JP2001297600A (ja) | 2000-04-11 | 2000-04-11 | 半導体集積回路およびそのテスト方法 |
| US09/666,479 US6479363B1 (en) | 2000-04-11 | 2000-09-20 | Semiconductor integrated circuit and method for testing the same |
| KR10-2000-0072239A KR100391068B1 (ko) | 2000-04-11 | 2000-12-01 | 반도체 집적회로 |
| DE10062081A DE10062081A1 (de) | 2000-04-11 | 2000-12-13 | Integrierte Halbleiterschaltung und Verfahren zum Testen der integrierten Halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000109917A JP2001297600A (ja) | 2000-04-11 | 2000-04-11 | 半導体集積回路およびそのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001297600A true JP2001297600A (ja) | 2001-10-26 |
| JP2001297600A5 JP2001297600A5 (ja) | 2007-03-29 |
Family
ID=18622525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000109917A Pending JP2001297600A (ja) | 2000-04-11 | 2000-04-11 | 半導体集積回路およびそのテスト方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6479363B1 (ja) |
| JP (1) | JP2001297600A (ja) |
| KR (1) | KR100391068B1 (ja) |
| DE (1) | DE10062081A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006073153A (ja) * | 2004-09-06 | 2006-03-16 | Renesas Technology Corp | 入出力縮退回路 |
| KR100822980B1 (ko) * | 2001-11-29 | 2008-04-16 | 후지쯔 가부시끼가이샤 | 압축 테스트 기능을 갖는 메모리 회로 |
| JP2009070456A (ja) * | 2007-09-12 | 2009-04-02 | Renesas Technology Corp | 半導体記憶装置 |
| JP2009093776A (ja) * | 2007-10-07 | 2009-04-30 | United Memories Inc | 集積回路メモリ検査用のデータ反転レジスタ技術 |
| JP2009181647A (ja) * | 2008-01-31 | 2009-08-13 | Elpida Memory Inc | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564033B1 (ko) * | 2003-12-05 | 2006-03-23 | 삼성전자주식회사 | 단일 버퍼 선택 입력 단자를 가지는 반도체 메모리 및반도체 메모리 테스트 방법 |
| KR100583152B1 (ko) * | 2004-02-19 | 2006-05-23 | 주식회사 하이닉스반도체 | 데이터 억세스타임 측정모드를 갖는 반도체 메모리 소자 |
| DE102004024668A1 (de) * | 2004-05-18 | 2005-12-15 | Infineon Technologies Ag | Verfahren zum Testen von elektronischen Schaltungseinheiten und Testvorrichtung |
| KR20080033671A (ko) * | 2006-10-13 | 2008-04-17 | 삼성전자주식회사 | 테스트 사이클을 감소시키는 반도체 메모리 장치 및 테스트방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5301155A (en) * | 1990-03-20 | 1994-04-05 | Mitsubishi Denki Kabushiki Kaisha | Multiblock semiconduction storage device including simultaneous operation of a plurality of block defect determination circuits |
| JP3409527B2 (ja) | 1995-08-17 | 2003-05-26 | 富士通株式会社 | 半導体記憶装置 |
| JP2833563B2 (ja) | 1996-01-23 | 1998-12-09 | 日本電気株式会社 | 半導体記憶装置 |
| US6046943A (en) * | 1998-03-10 | 2000-04-04 | Texas Instuments Incorporated | Synchronous semiconductor device output circuit with reduced data switching |
-
2000
- 2000-04-11 JP JP2000109917A patent/JP2001297600A/ja active Pending
- 2000-09-20 US US09/666,479 patent/US6479363B1/en not_active Expired - Fee Related
- 2000-12-01 KR KR10-2000-0072239A patent/KR100391068B1/ko not_active Expired - Fee Related
- 2000-12-13 DE DE10062081A patent/DE10062081A1/de not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100822980B1 (ko) * | 2001-11-29 | 2008-04-16 | 후지쯔 가부시끼가이샤 | 압축 테스트 기능을 갖는 메모리 회로 |
| JP2006073153A (ja) * | 2004-09-06 | 2006-03-16 | Renesas Technology Corp | 入出力縮退回路 |
| JP2009070456A (ja) * | 2007-09-12 | 2009-04-02 | Renesas Technology Corp | 半導体記憶装置 |
| JP2009093776A (ja) * | 2007-10-07 | 2009-04-30 | United Memories Inc | 集積回路メモリ検査用のデータ反転レジスタ技術 |
| USRE44726E1 (en) | 2007-10-07 | 2014-01-21 | Invensas Corporation | Data inversion register technique for integrated circuit memory testing |
| JP2009181647A (ja) * | 2008-01-31 | 2009-08-13 | Elpida Memory Inc | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| KR100391068B1 (ko) | 2003-07-12 |
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