JP2001292119A - タイミング抽出回路 - Google Patents

Abstract

(57)【要約】 【課題】 複数のビットレートの信号から希望するビッ
トレートの信号に対応するクロック信号を抽出する。 【解決手段】 区切り信号により一定の時間間隔で区切
った各々の区間に異なったビットレートの信号を含ませ
たフレーム構成の信号を受信するとき、その区切り信号
の周波数信号をフィルタ回路１２で取り出し、その区切
り信号の周波数を希望するビットレートの周波数にまで
逓倍回路１８で逓倍してＰＬＬ回路（１３，１４，１
５）に基準信号として入力し、その希望するビットレー
トの信号に対応するクロック信号を抽出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のビットレー
トの信号の中から希望するビットレートのデータを再生
するための１つのクロック信号を取り出すタイミング抽
出回路に関するものである。

【０００２】

【従来の技術】１つの主装置と複数の従属装置が１つの
信号分岐／多重装置を介して繋がった伝送システムにお
いて、従来の従属装置内の受信装置に設けられるタイミ
ング抽出回路の構成例を図８を用いて説明する。図８
(a)において、５０は従属装置、６０はケーブルであ
る。

【０００３】主装置内の送信装置（図示せず）より伝送
された単一のビットレートＸbpsの信号７０は、従属装
置５０内において増幅器により十分なレベルにまで増幅
された後に、図８(b)に示すタイミング抽出回路に入力
される。

【０００４】図８(b)において、入力端子５１に入力さ
れた信号Ｄinは、フィルタ回路５２に取り込まれる。こ
のフィルタ回路５２では、入力信号Ｄin中に含まれる
Ｘ’Hzの周波数成分に応答して、その入力信号Ｄinの位
相に一致したＸ’Hzの正弦波の連続信号を生成し、位相
比較器５３に出力する。

【０００５】一方、タイミング抽出回路内には、Ｘ’Hz
の近傍の周波数（Ｘ”Hz）で自走発振する電圧制御発振
器（ＶＣＯ）（又は電圧制御水晶発振器（ＶＣＸＯ））
５５が設けられており、この電圧制御発振器５５より出
力されたＸ”Hzの正弦波の一部は、位相比較器５３に入
力される。

【０００６】この位相比較器５３では、フィルタ回路５
２からの信号と電圧制御発振器５５からの信号の位相と
周波数が比較され、その差に応じた誤差信号Ｓｅが生成
される。この誤差信号Ｓｅはチャージポンプを含むルー
プフィルタ回路５４に入力され、そこから誤差信号Ｓｅ
に応じた直流電圧Ｖｒが生成される。そして、この電圧
Ｖｒが電圧制御発振器５５に入力してその発振周波数を
変化させる。

【０００７】以上の操作を繰り返すことで、ＰＬＬ作用
により次第に電圧制御発振器５５の出力の位相と周波数
が入力信号Ｄinのそれ（Ｘbps）に近づき、最後には一
致する（同期状態）。一旦同期すると、入力信号Ｄinの
状態がタイミング抽出回路の制御範囲にある限りは、そ
の同期状態が保持される。

【０００８】

【発明が解決しようとする課題】ところが、主装置内の
送信装置より伝送される信号が、図９に示すように異な
る複数のビットレート７１１〜７１ｎの信号により構成
されている場合には、従属装置内の受信装置に従来のタ
イミング抽出回路を用いると、希望するビットレートＸ
bpsの信号以外の信号までもその回路に入力することに
なり、同期状態が外れる。

【０００９】一旦同期が外れると、その後に希望するビ
ットレートの信号Ｘbpsが入力したとしても、同期状態
に至るまでには有限の時間を要し、また同期状態に復帰
したとしても、再度他の信号が入力されることで同期状
態が崩れてしまう。

【００１０】この様に複数のビットレートの信号が入力
されると、タイミング抽出回路の動作は安定せず、希望
するビットレートの信号を正しく受信することが困難に
なるという問題が生じてしまう。

【００１１】そこで、希望するビットレートＸbps以外
の信号を排除するような回路をタイミング抽出回路の前
段に付加すれば、タイミング抽出回路の同期状態を乱さ
ないようにすることは可能である。しかし、参照すべき
希望のビットレートＸbpsの信号が入力されない期間が
生じるので、その期間に同期が外れてしまう。

【００１２】本発明は以上のような点に鑑みてなされた
もので、その目的は、複数のビットレートの信号の中の
希望するビットレートの信号に対応した１つのクロック
信号を正確に抽出できるようにしたタイミング抽出回路
を提供することである。

【００１３】

【課題を解決するための手段】このために第１の発明
は、１つの主装置と複数の従属装置が１つの信号分岐／
多重装置を介して繋がり、前記主装置から前記従属装置
へ信号を伝送するとき、信号列を一定時間間隔で区切り
その区切りを示す信号が付加された伝送フレームを用い
て複数のビットレートの信号を時間多重で伝送する伝送
システムにおけるタイミング抽出回路であって、前記伝
送フレームの信号を入力し前記区切りを示す信号の周期
で繰り返す周波数信号を出力するフィルタ回路と、希望
するビットレートから定まる周波数で発振する電圧制御
発振器と、該電圧制御発振器の出力信号の周波数を前記
区切りを示す信号の周波数に分周する分周器と、該分周
器の出力信号と前記フィルタ回路の出力信号を入力して
両者の周波数と位相の差に応じた誤差信号を出力する位
相比較器と、該位相比較器の出力信号から直流成分を取
り出し前記電圧制御発振器に出力するループフィルタ回
路と、を具備し、前記複数のビットレートの信号の内か
ら前記希望するビットレートの信号に対応したクロック
信号を前記電圧制御発振器から出力するように構成し
た。

【００１４】第２の発明は、１つの主装置と複数の従属
装置が１つの信号分岐／多重装置を介して繋がり、前記
主装置から前記従属装置へ信号を伝送するとき、信号列
を一定時間間隔で区切りその区切りを示す信号が付加さ
れた伝送フレームを用いて複数のビットレートの信号を
時間多重で伝送する伝送システムにおけるタイミング抽
出回路であって、前記伝送フレームの信号を入力し前記
区切りを示す信号の周期で繰り返す周波数信号を出力す
るフィルタ回路と、該フィルタ回路の出力信号の周波数
を希望するビットレートの周波数に逓倍する逓倍器と、
該希望するビットレートから定まる周波数で発振する電
圧制御発振器と、該電圧制御発振器の出力信号と前記逓
倍器の出力信号を入力して両者の周波数と位相の差に応
じた誤差信号を出力する位相比較器と、該位相比較器の
出力信号から直流成分を取り出し前記電圧制御発振器に
出力するループフィルタ回路と、を具備し、前記複数の
ビットレートの信号の内から前記希望するビットレート
の信号に対応したクロック信号を前記電圧制御発振器か
ら出力するように構成した。

【００１５】第３の発明は、１つの主装置と複数の従属
装置が１つの信号分岐／多重装置を介して繋がり、前記
主装置から前記従属装置へ信号を伝送するとき、信号列
を一定時間間隔で区切りその区切りを示す信号が付加さ
れた伝送フレームを用いて複数のビットレートの信号を
時間多重で伝送する伝送システムにおけるタイミング抽
出回路であって、前記伝送フレームの信号を入力し前記
区切りを示す信号の周期で繰り返す周波数信号を出力す
るフィルタ回路と、希望するビットレートから定まる周
波数で発振し、前記フィルタ回路からの信号の変化時毎
に瞬時に発振出力信号の位相が前記フィルタ回路からの
信号の変化点に合致する第１の電圧制御発振器と、該第
１の電圧制御発振器の出力信号の周波数を前記区切りを
示す信号の周期の周波数に分周する分周器と、該分周器
の出力信号と前記フィルタ回路の出力信号を入力して両
者の周波数と位相の差に応じた誤差信号を出力する位相
比較器と、該位相比較器の出力信号から直流成分を取り
出し前記第１の電圧制御発振器に出力するループフィル
タ回路と、該ループフィルタ回路の出力信号に応じて前
記第１の電圧制御発振器と同じ周波数の信号を発振し、
前記伝送フレームの符号の変化時毎に瞬時に発振出力信
号の位相が該符号の変化点に合致する第２の電圧制御発
振器と、を具備し、前記複数のビットレートの信号の内
から前記希望するビットレートの信号に対応したクロッ
ク信号を前記第２の電圧制御発振器から出力するように
構成した。

【００１６】第４の発明は、１つの主装置と複数の従属
装置が１つの信号分岐／多重装置を介して繋がり、前記
主装置から前記従属装置へ信号を伝送するとき、信号列
を一定時間間隔で区切りその区切りを示す信号が付加さ
れた伝送フレームを用いて複数のビットレートの信号を
時間多重で伝送する伝送システムにおけるタイミング抽
出回路であって、前記伝送フレームの信号を入力し前記
区切りを示す信号の周期で繰り返す周波数信号を出力す
るフィルタ回路と、希望するビットレートから定まる周
波数で発振し、前記フィルタ回路からの信号の変化時毎
に瞬時に発振出力信号の位相が前記フィルタ回路からの
信号の変化点に合致する第１の電圧制御発振器と、前記
フィルタ回路の出力信号の周波数を前記希望するビット
レートの周波数に逓倍する逓倍器と、該逓倍器の出力信
号と前記第１の電圧制御発振器の出力信号を入力して両
者の周波数と位相の差に応じた誤差信号を出力する位相
比較器と、該位相比較器の出力信号から直流成分を取り
出し前記第１の電圧制御発振器に出力するループフィル
タ回路と、該ループフィルタ回路の出力信号に応じて前
記第１の電圧制御発振器と同じ周波数の信号を発振し、
前記伝送フレームの符号の変化時毎に瞬時に発振出力信
号の位相が該符号の変化点に合致する第２の電圧制御発
振器と、を具備し、前記複数のビットレートの信号の内
から前記希望するビットレートの信号に対応したクロッ
ク信号を前記第２の電圧制御発振器から出力するように
構成した。

【００１７】第５の発明は、第１又は第３の発明におい
て、前記分周器を前記フィルタ回路の出力信号でリセッ
トするように構成した。

【００１８】

【発明の実施の形態】［本発明で扱う伝送フレーム］図
１(a)は本発明のタイミング抽出回路で扱う伝送フレー
ムの構成を示す図である。従属装置１０には伝送ケーブ
ル３０より下り信号列の複数のパケット４１１〜４１ｎ
よりなるフレーム信号が入力される。各パケット４１１
〜４１ｎは固定時間長Ｔで区切られており、様々なビッ
トレートＸbps、Ｊbps、Ｌbps、・・・・、Ｙbps、Ｚbp
s等の信号となっている。パケット４１１〜４１ｎは常
に連続して入力され、各パケット４１１〜４１ｎの先頭
にはパケットの区切りを示す区切り信号としての特定パ
ターン信号（ONビット：「１」、「０」の例えば
「１」）４２が付加されている。パケット４１１〜４１
ｎは連続しているので、特定パターン信号４２は各ビッ
トレートの信号に関係なく、周期Ｔ毎に必ず発生する。

【００１９】図１(b)は別の伝送フレームの例を示す図
である。このフレームでは図１(a)におけるビットレー
トがＬbpsのパケット４１３が伝送されないが、この場
合でも各パケットの区切りを示す特定パターン信号４２
は必ず送信する。こうすることにより、特定パターン信
号４２が周期Ｔ毎に必ず発生するようにする。

【００２０】［第１の実施形態］図２は本発明の第１の
実施形態のタイミング抽出回路の構成を示す図である。
入力端子１１から入力された受信信号Ｄinは、前記した
特定パターン信号４２による周期Ｔの繰り返しパルスに
応答して周波数１／Ｔの連続信号を生成するフィルタ回
路１２に入力される。このフィルタ１２の出力信号の一
部が比較器１３に入力される。

【００２１】一方、希望するビットレートＸbpsの信号
のデータの再生に適した周波数付近のクロック信号を自
走発振する電圧制御発振器ＶＣＯ（または電圧制御水晶
発振器ＶＣＸＯ）１５で生成されたクロック信号の一部
は、分周器１６で１／Ｎ分周されて位相比較器１３に入
力する。この分周器１６の分周比Ｎは、抽出すべきビッ
トレートＸbpsの信号用のクロック信号の周波数をＦｘ
とすると、Ｎ＝Ｆｘ・Ｔとなるように設定されている。

【００２２】位相比較器１３では、フィルタ回路１２の
出力信号と分周器１６の出力信号の周波数と位相を比較
して、その差に応じた誤差信号Ｓｅをチャージポンプを
有するループフィルタ回路１４に出力する。このループ
フィルタ回路１４では、誤差信号Ｓｅに応じて直流電圧
Ｖｒを生成し、電圧制御発振器１５に周波数制御信号と
して出力する。また、フィルタ回路１２の出力の一部
は、位相比較器１３での比較の精度を高めるために、分
周器１６にリセット信号として入力している。よって、
分周器１６は周期Ｔ毎にリセットされる。

【００２３】以上の行程を繰り返すことで、ＰＬＬルー
プの作用により次第にフィルタ回路１２の出力と電圧制
御発振器１５の出力は一致し、同期状態に到達する。こ
れより、出力端子１７から希望するビットレートＸbps
のデータの再生に適したクロック信号が取り出される。
このクロック信号の周波数Ｆｘは、Ｆｘ＝Ｎ／Ｔであ
る。

【００２４】［第２の実施形態］図３は本発明の第２の
実施形態のタイミング抽出回路の構成を示す図である。
図２に示したものと同じものには同じ符号を付けた。こ
こでは、フィルタ回路１２と位相比較器１３との間に入
力信号周波数をＮ逓倍する逓倍回路１８を介挿し、さら
に電圧制御発振器１５と位相比較器１３との間に接続し
ていた分周器１６を削除している。

【００２５】ここでは、フィルタ回路１２から出力する
周期Ｔの繰り返しパルスに応答して周波数１／Ｔの連続
信号が、逓倍回路１８においてＮ倍されてその周波数が
Ｎ／Ｔになり、位相比較器１３に入力する。そして、こ
の位相比較器１３、ループフィルタ回路１４、電圧制御
発振器１５からなるＰＬＬループが同期状態に入ると、
出力端子１７から希望するビットレートがＸbpsのデー
タの再生に適したクロック信号が取り出される。このク
ロック信号の周波数Ｆｘは、Ｆｘ＝Ｎ／Ｔである。

【００２６】［第３の実施形態］図４は本発明の第３の
実施形態のタイミング抽出回路の構成を示す図である。
入力端子１１より入力された信号Ｄinはバーストタイミ
ング部１９と周波数調整部２０とにそれぞれ入力する。
周波数調整部２０に入力した信号は、フィルタ回路１２
において、特定パターン信号４２による周期Ｔの繰り返
しパルスに応答した周波数１／Ｔの連続信号となり、こ
の信号の一部が位相比較器１３に入力する。

【００２７】２１は電圧制御発振器（ＧＶＣＯ）であ
り、希望するビットレートＸbpsの信号の再生に適した
周波数付近の周波数で自走発振し、かつフィルタ回路１
２から入力された信号の変化時（「０」→「１」、
「１」→「０」）毎に発振信号の位相がそのフィルタ回
路１２からの信号と瞬時に合致する発振器である。この
電圧制御発振器２１で生成されたクロック信号の出力
は、分周器１６で１／Ｎ分周されてから位相比較器１３
に入力される。この位相比較器１３でフィルタ回路１２
の出力と分周器１６の出力はその周波数と位相が比較さ
れ、その差に応じて生成された誤差信号Ｓｅがループフ
ィルタ回路１４に入力する。このループフィルタ回路１
４では信号Ｓｅに応じて電圧Ｖｒを生成し、これを電圧
制御発振器２１に入力する。これにより、電圧制御発振
器２１の出力信号は、区切りを示す特定パターン信号４
２と瞬時に位相調整が行われる。

【００２８】以上の行程を繰り返すことで、ＰＬＬルー
プの作用により電圧制御発振器２１の出力クロック信号
は入力信号Ｄinの希望するビットレートＸbpsの信号に
周波数と位相が合致した信号となる。そのクロック信号
の周波数Ｆｘは、Ｆｘ＝Ｎ／Ｔとなる。なお、フィルタ
回路１２の出力の一部は、位相比較器１３での比較の精
度を高めるために、分周器１６にリセット信号として入
力している。よって、分周器１６は周期Ｔ毎にリセット
される。

【００２９】一方、バーストタイミング部１９では、前
記した電圧制御発振器２１と同じ構成の電圧制御発振器
２２が設けられ、この電圧制御発振器２２にループフィ
ルタ回路１４から同じ電圧Ｖｒが入力されているので、
ここでも前記した電圧制御発振器２１で発振するクロッ
ク信号と同じ周波数Ｆｘの信号が発振することになる。
発振出力信号の位相については、入力信号Ｄinが直接的
に電圧制御発振器２２に入力されているので、その入力
信号Ｄinの符号変化毎にその発振出力信号の位相がその
符号の変化点に合致するよう調整される。

【００３０】よって、入力する信号Ｄinが希望するビッ
トレートＸbpsの信号のときは、その信号に位相が一致
し、且つ周波数も一致したクロック信号が出力端子１７
から取り出される。なお、他のビットレートの信号が入
力するときもその電圧制御発振器２２から信号が出力す
るが、希望するビットレートＸbpsに対応したクロック
信号とは異なってくる。しかし、他のビットレートの信
号を再生するのではないので、問題ない。

【００３１】［第４の実施形態］図５は本発明の第４の
実施形態のタイミング抽出回路の構成を示す図である。
図４に示したタイミング抽出回路とは、周波数調整部２
０’において、フィルタ回路１２と位相比較器１３との
間にＮ逓倍の逓倍回路１８を設けたことと、電圧制御発
振器２１の出力信号をそのまま位相比較器１３に入力さ
せるようにした点が異なる。

【００３２】ここでは、フィルタ回路１２の出力信号を
Ｎ倍した信号と電圧制御発振器２１の出力信号が直接位
相比較され、両者の位相と周波数が等しくなるようにル
ープフィルタ１４の出力電圧Ｖｒが決まり、この電圧Ｖ
ｒによってバーストタイミング回路１９の発振器２２の
出力信号の周波数が決まる。

【００３３】ＰＬＬループの同期が確立すると、電圧制
御発振器２１が希望するビットレートＸbpsの再生に適
した周波数と位相のクロック信号を発振する。よって、
図４の回路と同様に、入力する信号Ｄinが希望するビッ
トレートＸbpsの信号のときは、その信号に位相が一致
し、且つ周波数も一致したクロック信号が出力端子１７
から取り出される。なお、他のビットレートの信号が入
力するときもその発振器２２から信号が出力するが、希
望するビットレートＸbpsに対応したクロック信号とは
異なってくる。しかし、他のビットレートの信号を再生
するのではないので、問題ない。

【００３４】［電圧制御発振器２１の構成］図６は前記
した図４，図５のタイミング抽出回路の電圧制御発振器
２１の構成を示す図である。なお、電圧制御発振器２２
の構成もこれと全く同じである。

【００３５】２１１はバッファ回路であり、フィルタ回
路１２からの１／Ｔの周波数の信号が入力端子２１７を
介して入力し、その非反転信号と反転信号をリングオシ
レータ２１２Ａ，２１２Ｂに各々出力する。リングオシ
レータ２１２ＡはＮＯＲ回路２１３Ａと可変遅延回路２
１４Ａから構成され、ループフィルタ回路１４の出力電
圧Ｖｒを入力端子２１６を介して取り込み可変遅延回路
２１４Ａに印加することにより、発振周波数が制御され
るようになっている。他方のリングオシレータ２１２Ｂ
についても、ＮＯＲ回路２１３Ｂと可変遅延回路２１４
Ｂから構成され、ループフィルタ回路１４の出力電圧Ｖ
ｒを入力端子２１６を介して取り込み可変遅延回路２１
４Ｂに印加することにより、発振周波数が制御されるよ
うになっている。２１５は両リングオシレータ２１２
Ａ，２１２Ｂの出力信号の論理和をとり出力端子２１８
に出力するＯＲ回路である。

【００３６】この電圧制御発振器２１では、リングオシ
レータ２１２Ａ、２１２Ｂは、バッファ回路２１１から
の出力信号が「Ｌ」になるとき発振動作を行うので、こ
れらリングオシレータ２１２Ａ、２１２Ｂはバッファ回
路２１１に入力する１／Ｔの周波数信号により交互に発
振動作を行う。その発振出力は、バッファ回路２１１か
らの出力信号が「Ｌ」になると同時に立ち上がり両者の
位相が合致する。そしてその出力がＯＲ回路２１５で合
成されるので、出力端子２１６からは連続した発振信号
が出力する。この発振出力信号の周波数はループフィル
タ１４からの信号電圧Ｖｒに基づいた周波数となる。ま
た、発振出力信号の位相はバッファ回路２１１に入力す
る信号の符号の変化点（「１」→「０」、「０」→
「１」）に合致するよう絶えず修正される。

【００３７】［生成クロック信号の精度について］図７
は第１，第２の実施形態のタイミング抽出回路（図２，
図３）と、第３，第４の実施形態のタイミング抽出回路
（図４，図５）の適用範囲を説明するための図である。
横軸が区切りの特定パターン信号４２の周期Ｔの長さを
示しており、ビットレートを与えることでビット数に相
当する。縦軸がタイミング抽出回路（第３，第４の実施
形態では周波数調整部２０）で生成されるクロック信号
の精度を表す。

【００３８】第１，第２の実施形態のタイミング抽出回
路（図２，図３）では、パケット内のビットに対しては
同期処理を行なっていない。周期Ｔの信号を用いて同期
を確立しているが、その際、生成クロック信号の周波数
は僅かに揺らいでいるため、パケットの先頭で入力信号
に対して生成クロック信号が最適な位相にあったとして
も、次第に位相はズレていく。そのため、周期Ｔがある
値以上に大きくなると同期が外れ、データを正しく再生
できなくなる。第１，第２の実施形態のタイミング抽出
回路の適用限界はＬ１で示され、それ以下の範囲が適用
範囲となる。

【００３９】これに対し、第３，第４のタイミング抽出
回路（図４，図５）では、その周波数調整部２０での生
成クロック周波数の精度は、第１，第２の実施形態のタ
イミング抽出回路と同等であるが、バーストタイミング
部１９を有するために、適用範囲が拡大する。バースト
タイミング部１９の電圧制御発振器２２は入力信号に符
号の変化が生じる毎に、出力信号の位相を最適な位相に
戻すからである。

【００４０】クロックの精度（第３，第４の実施形態の
タイミング抽出回路では周波数調整部２０の精度）が同
じである（例えばＡ１）とき、第１，第２の実施形態の
タイミング抽出回路の限界がＴ１であるとすると、第
３，第４の実施形態のタイミング抽出回路では、Ｔ２内
に入るビット数だけ、同符号連続に対して耐えられる。
逆にＴ１だけ耐えられるようにすると、クロック精度が
Ａ２まで低下しても、第３，第４の実施形態のタイミン
グ抽出回路の方がクロックの精度に余裕を持たせること
が可能である。つまり、Ｔ１の繰り返し周波数で受信可
能とするには、第１，第２の実施形態ではＡ１のクロッ
ク精度が必要であるが、第３，第４の実施形態ではＡ１
より精度の低いＡ２でも受信可能である。

【００４１】

【発明の効果】以上のように本発明によれば、一定の周
期の区切り信号で区切られ複数のビットレートの信号が
時間多重されたフレーム構成の信号を入力することによ
り、希望するビットレートの信号を再生するためのクロ
ック信号を抽出でき、これを利用して希望するビットレ
ートのデータを正しく再生できるようになる。

【図面の簡単な説明】

【図１】 (a)、(b)は本発明で扱う伝送フレームの説明
図である。

【図２】 本発明の第１の実施形態のタイミング抽出回
路の回路図である。

【図３】 本発明の第２の実施形態のタイミング抽出回
路の回路図である。

【図４】 本発明の第３の実施形態のタイミング抽出回
路の回路図である。

【図５】 本発明の第４の実施形態のタイミング抽出回
路の回路図である。

【図６】 電圧制御発振器（ＧＶＣＯ）の回路図であ
る。

【図７】 各実施形態の周期Ｔに対するタイミング抽出
回路のクロック精度の特性図である。

【図８】 (a)は一定のビットレートの伝送フレームの
説明図、(b)は従来のタイミング抽出回路の回路図であ
る。

【図９】 複数のビットレートの伝送フレームの説明図
である。

【符号の説明】

１０：従属装置、１１：入力端子、１２：フィルタ回
路、１３：位相比較器、１４：ループフィルタ回路、１
５：電圧制御発振器（ＶＣＯ）、１６：分周器、１７：
出力端子、１８：逓倍器、１９：バーストタイミング
部、２０、２０’：周波数調整部、２１，２２：電圧制
御発振器（ＧＶＣＯ）。

フロントページの続き Ｆターム(参考） 5J106 AA04 CC02 CC21 CC37 CC41 CC52 CC54 FF06 GG01 HH01 KK30 LL01 5K028 AA01 EE12 KK01 KK03 KK16 LL15 MM16 NN01 NN32 5K047 AA01 CC02 GG11 GG16 HH01 HH12 HH42 HH55 MM33 MM46 MM50 MM55 MM63

Claims (5)

【特許請求の範囲】
1. 【請求項１】１つの主装置と複数の従属装置が１つの信
   号分岐／多重装置を介して繋がり、前記主装置から前記
   従属装置へ信号を伝送するとき、信号列を一定時間間隔
   で区切りその区切りを示す信号が付加された伝送フレー
   ムを用いて複数のビットレートの信号を時間多重で伝送
   する伝送システムにおけるタイミング抽出回路であっ
   て、 前記伝送フレームの信号を入力し前記区切りを示す信号
   の周期で繰り返す周波数信号を出力するフィルタ回路
   と、 希望するビットレートから定まる周波数で発振する電圧
   制御発振器と、 該電圧制御発振器の出力信号の周波数を前記区切りを示
   す信号の周波数に分周する分周器と、 該分周器の出力信号と前記フィルタ回路の出力信号を入
   力して両者の周波数と位相の差に応じた誤差信号を出力
   する位相比較器と、 該位相比較器の出力信号から直流成分を取り出し前記電
   圧制御発振器に出力するループフィルタ回路と、 を具備し、前記複数のビットレートの信号の内から前記
   希望するビットレートの信号に対応したクロック信号を
   前記電圧制御発振器から出力するようにしたことを特徴
   とするタイミング抽出回路。
2. 【請求項２】１つの主装置と複数の従属装置が１つの信
   号分岐／多重装置を介して繋がり、前記主装置から前記
   従属装置へ信号を伝送するとき、信号列を一定時間間隔
   で区切りその区切りを示す信号が付加された伝送フレー
   ムを用いて複数のビットレートの信号を時間多重で伝送
   する伝送システムにおけるタイミング抽出回路であっ
   て、 前記伝送フレームの信号を入力し前記区切りを示す信号
   の周期で繰り返す周波数信号を出力するフィルタ回路
   と、 該フィルタ回路の出力信号の周波数を希望するビットレ
   ートの周波数に逓倍する逓倍器と、 該希望するビットレートから定まる周波数で発振する電
   圧制御発振器と、 該電圧制御発振器の出力信号と前記逓倍器の出力信号を
   入力して両者の周波数と位相の差に応じた誤差信号を出
   力する位相比較器と、 該位相比較器の出力信号から直流成分を取り出し前記電
   圧制御発振器に出力するループフィルタ回路と、 を具備し、前記複数のビットレートの信号の内から前記
   希望するビットレートの信号に対応したクロック信号を
   前記電圧制御発振器から出力するようにしたことを特徴
   とするタイミング抽出回路。
3. 【請求項３】１つの主装置と複数の従属装置が１つの信
   号分岐／多重装置を介して繋がり、前記主装置から前記
   従属装置へ信号を伝送するとき、信号列を一定時間間隔
   で区切りその区切りを示す信号が付加された伝送フレー
   ムを用いて複数のビットレートの信号を時間多重で伝送
   する伝送システムにおけるタイミング抽出回路であっ
   て、 前記伝送フレームの信号を入力し前記区切りを示す信号
   の周期で繰り返す周波数信号を出力するフィルタ回路
   と、 希望するビットレートから定まる周波数で発振し、前記
   フィルタ回路からの信号の変化時毎に瞬時に発振出力信
   号の位相が前記フィルタ回路からの信号の変化点に合致
   する第１の電圧制御発振器と、 該第１の電圧制御発振器の出力信号の周波数を前記区切
   りを示す信号の周期の周波数に分周する分周器と、 該分周器の出力信号と前記フィルタ回路の出力信号を入
   力して両者の周波数と位相の差に応じた誤差信号を出力
   する位相比較器と、 該位相比較器の出力信号から直流成分を取り出し前記第
   １の電圧制御発振器に出力するループフィルタ回路と、 該ループフィルタ回路の出力信号に応じて前記第１の電
   圧制御発振器と同じ周波数の信号を発振し、前記伝送フ
   レームの符号の変化時毎に瞬時に発振出力信号の位相が
   該符号の変化点に合致する第２の電圧制御発振器と、 を具備し、前記複数のビットレートの信号の内から前記
   希望するビットレートの信号に対応したクロック信号を
   前記第２の電圧制御発振器から出力するようにしたこと
   を特徴とするタイミング抽出回路。
4. 【請求項４】１つの主装置と複数の従属装置が１つの信
   号分岐／多重装置を介して繋がり、前記主装置から前記
   従属装置へ信号を伝送するとき、信号列を一定時間間隔
   で区切りその区切りを示す信号が付加された伝送フレー
   ムを用いて複数のビットレートの信号を時間多重で伝送
   する伝送システムにおけるタイミング抽出回路であっ
   て、 前記伝送フレームの信号を入力し前記区切りを示す信号
   の周期で繰り返す周波数信号を出力するフィルタ回路
   と、 希望するビットレートから定まる周波数で発振し、前記
   フィルタ回路からの信号の変化時毎に瞬時に発振出力信
   号の位相が前記フィルタ回路からの信号の変化点に合致
   する第１の電圧制御発振器と、 前記フィルタ回路の出力信号の周波数を前記希望するビ
   ットレートの周波数に逓倍する逓倍器と、 該逓倍器の出力信号と前記第１の電圧制御発振器の出力
   信号を入力して両者の周波数と位相の差に応じた誤差信
   号を出力する位相比較器と、 該位相比較器の出力信号から直流成分を取り出し前記第
   １の電圧制御発振器に出力するループフィルタ回路と、 該ループフィルタ回路の出力信号に応じて前記第１の電
   圧制御発振器と同じ周波数の信号を発振し、前記伝送フ
   レームの符号の変化時毎に瞬時に発振出力信号の位相が
   該符号の変化点に合致する第２の電圧制御発振器と、 を具備し、前記複数のビットレートの信号の内から前記
   希望するビットレートの信号に対応したクロック信号を
   前記第２の電圧制御発振器から出力するようにしたこと
   を特徴とするタイミング抽出回路。
5. 【請求項５】請求項１又は３において、前記分周器を前
   記フィルタ回路の出力信号でリセットするようにしたこ
   とを特徴とするタイミング抽出回路。