JP2001286130A

JP2001286130A - 力率改善回路

Info

Publication number: JP2001286130A
Application number: JP2000099612A
Authority: JP
Inventors: Masaki Kiyokawa; 正貴清川
Original assignee: TDK Lambda Corp
Current assignee: TDK Lambda Corp
Priority date: 2000-03-31
Filing date: 2000-03-31
Publication date: 2001-10-12

Abstract

(57)【要約】【課題】主スイッチング素子のクロスロスを低減し
て、効率の向上並びに回路の小型化を実現する。【解決手段】ＭＯＳ型ＦＥＴ５と共振用インダクタン
ス13と補助スイッチング素子であるＭＯＳ型ＦＥＴ18と
による閉回路を形成する。ＭＯＳ型ＦＥＴ18をオンする
ことにより、ＭＯＳ型ＦＥＴ５の両端すなわちドレイン
−ソース間に接続したキャパシタンス11と共振用インダ
クタンス13とを共振させ、この共振中にＭＯＳ型ＦＥＴ
５をオンするように構成する。こうすると、ＭＯＳ型Ｆ
ＥＴ５に流れ込む電流はなく、ＭＯＳ型ＦＥＴ５のター
ンオン時におけるクロスロスがなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源装置などの力
率を改善するためのいわゆる昇圧コンバータ型の力率改
善回路に関する。

【０００２】

【発明が解決しようとする課題】近年、電源装置などか
ら発生する高調波を抑制するために、アクティブ高調波
フィルタと称する昇圧コンバータ型の力率改善回路が組
み込まれるようになっている。図１４はこうした力率改
善回路の一例を示すもので、同図において１，２は入力
端子であり、ここには商用電源からの交流入力電圧を全
波整流して入力電圧Ｖinを供給する例えばブリッジダイ
オードなどの全波整流部３が接続される。入力端子１，
２の両端間には、インダクタンス４と主スイッチング素
子であるＭＯＳ型ＦＥＴ５の直列回路が接続され、ＭＯ
Ｓ型ＦＥＴ５の両端間すなわちドレイン−ソース間に、
ダイオード６と平滑用コンデンサ７の直列回路が接続さ
れる。そして、平滑用コンデンサ７の両端間には、一定
の出力電圧Ｖoutを取り出すための出力端子８，９が接
続される。

【０００３】上記構成の力率改善回路では、ＭＯＳ型Ｆ
ＥＴ５がオンすると、入力端子１，２間の入力電圧Ｖin
がインダクタンス４に印加され、このインダクタンス４
を流れるインダクタ電流が傾斜上昇するのに伴なって、
インダクタンス４にエネルギーが蓄えられる。これに対
して、ＭＯＳ型ＦＥＴ５がオフすると、前記入力電圧Ｖ
inによるエネルギーと共に、インダクタンス４に蓄えら
れたエネルギーがダイオード６より出力側の平滑用コン
デンサ７に送り出され、インダクタンス４を流れるイン
ダクタ電流は傾斜下降し、かつ入力電圧Ｖinよりも高い
出力電圧Ｖoutが出力端子８，９の両端間から取り出さ
れる。このとき、インダクタンス４を流れるインダクタ
電流が入力電圧Ｖinの脈動に比例した全波整流波形とな
るように、ＭＯＳ型ＦＥＴ５をスイッチング制御すれ
ば、出力端子８，９間に接続される例えば電源装置が商
用電源に対して純抵抗負荷と等価になり、力率の向上を
図ることが可能になる。

【０００４】ところで、上記従来の力率改善回路では、
ＭＯＳ型ＦＥＴ５をスイッチングする際に、直流バイア
スされた電流Ｉが存在するために、ターンオフ時および
ターンオン時におけるクロスロスが大きい。すなわち、
図１５に示すように，ＭＯＳ型ＦＥＴ５のオフ期間に
は、ＭＯＳ型ＦＥＴ５のドレイン−ソース間に電圧ＶDS
が発生し、ＭＯＳ型ＦＥＴ５のオン期間には、ＭＯＳ型
ＦＥＴ５のドレイン−ソース間に電流ＩＤが流れるが、
ＭＯＳ型ＦＥＴ５がオフからオンに切り換わった直後、
およびオンからオフに切り換わった直後は、これらの電
流ＩＤと電圧ＶDSが交差した状態となり、これがＭＯＳ
型ＦＥＴ５の損失（クロスロス）となる。こうした問題
は、力率改善回路全体の効率の低下を招くと共に、ＭＯ
Ｓ型ＦＥＴ５の発熱の増大に伴なって放熱面積を大きく
取らざるを得ず、回路を小型化させることが困難になっ
ていた。

【０００５】そこで、本発明は上記問題点を解決して、
主スイッチング素子のクロスロスを低減して、効率の向
上並びに回路の小型化を実現できる力率改善回路を提供
することをその目的とする。

【０００６】

【課題を解決するための手段】本発明の請求項１の力率
改善回路は、前記目的を達成するために、全波整流部に
主スイッチング素子とインダクタンスとの直列回路を接
続し、前記主スイッチング素子の両端間に第１のダイオ
ードと平滑用コンデンサとの直列回路を接続し、前記イ
ンダクタンスを流れるインダクタ電流が前記全波整流部
からの入力電圧に比例した全波整流波形となるように、
前記主スイッチング素子をスイッチング制御する力率改
善回路において、前記主スイッチング素子と共振用イン
ダクタンスと補助スイッチング素子とによる閉回路を形
成し、前記補助スイッチング素子をオンすることによ
り、前記主スイッチング素子の両端間に接続したキャパ
シタンスと前記共振用インダクタンスとを共振させ、こ
の共振中に前記主スイッチング素子をオンするように構
成している。

【０００７】この場合、主スイッチング素子をスイッチ
ング制御することにより、インダクタンスを流れるイン
ダクタ電流が全波整流部からの入力電圧に比例した全波
整流波形に比例し、力率の改善が図られる。また、主ス
イッチング素子および補助スイッチング素子がいずれも
オフの状態から、補助スイッチング素子を先ずオンする
と、キャパシタンスと共振用インダクタンスが共振し
て、キャパシタンスから共振用インダクタンスを経てキ
ャパシタンスに戻る共振電流が発生するので、この共振
中に主スイッチング素子をオンすれば、主スイッチング
素子そのものに流れ込む電流はなく、主スイッチング素
子のターンオン時におけるクロスロスがなくなる。これ
により、力率改善回路としての効率が向上し、主スイッ
チング素子の発熱が少なくなる分、回路の小型化が容易
に実現できる。

【０００８】本発明の請求項２の力率改善回路は、請求
項１に記載した構成に加えて、前記主スイッチング素子
の両端間電圧が０Ｖになったときに、該主スイッチング
素子をオンするように構成したものである。

【０００９】補助スイッチング素子がオンした後、共振
用インダクタンスとの共振によりキャパシタンスが完全
に放電すると、前記主スイッチング素子の両端間電圧が
０Ｖになる。この時点では主スイッチング素子への電流
の流れ込みはなく、ここで主スイッチング素子をオンす
れば、確実に主スイッチング素子のクロスロスを低減で
きる。

【００１０】本発明の請求項３の力率改善回路は、請求
項１または２に記載した構成に加えて、前記キャパシタ
ンスが前記主スイッチング素子に寄生する出力容量であ
ることを特徴とする。

【００１１】このようにすれば、主スイッチング素子の
両端間に外付けの容量性素子を接続する必要がなく、部
品実装数を低減できる。

【００１２】本発明の請求項４の力率改善回路は、請求
項１〜３のいずれか一つに記載した構成に加えて、前記
インダクタンスの一端と、前記主スイッチング素子およ
び前記第１のダイオードの接続点との間に、前記共振用
インダクタンスが挿入接続される。

【００１３】この場合、主スイッチング素子および補助
スイッチング素子がいずれもオフの状態から、補助スイ
ッチング素子をオンした瞬間に、共振用インダクタンス
に誘導起電力が生じ、この共振用インダクタンスに蓄え
られたエネルギーが出力側の平滑用コンデンサに送り出
される。

【００１４】本発明の請求項５の力率改善回路は、請求
項４に記載した構成に加えて、前記インダクタンスの一
端と、前記主スイッチング素子および前記第１のダイオ
ードの接続点との間に、第２のダイオードと電圧クラン
プ用コンデンサとの直列回路を接続したものである。

【００１５】補助スイッチング素子がオンからオフの状
態に移行したとき、インダクタンスおよび共振用インダ
クタンスに蓄えられたエネルギーによって、補助スイッ
チング素子の両端間電圧が上昇しようとする。しかし、
これらのエネルギーは第２のダイオードを経由して電圧
クランプ用コンデンサに蓄えられ、補助スイッチング素
子の両端間電圧の跳ね上がりが防止される。よって、補
助スイッチング素子のターンオフ時における損失も低減
する。

【００１６】本発明の請求項６の力率改善回路は、請求
項５に記載した構成に加えて、前記第２のダイオードが
同一特性のものを複数直列接続して構成されることを特
徴とする。

【００１７】これにより、第２のダイオードのリカバリ
ータイムを速めて、逆電流の流れを抑えることができ
る。

【００１８】本発明の請求項７の力率改善回路は、請求
項５または６に記載した構成に加えて、前記第２のダイ
オードおよび前記電圧クランプ用コンデンサの接続点
と、前記第１のダイオードおよび前記平滑用コンデンサ
の接続点との間に、第３のダイオードを接続したもので
ある。

【００１９】この場合、補助スイッチング素子をオフし
たときに、電圧クランプ用コンデンサの充電電圧が、平
滑用コンデンサの充電電圧から第３のダイオードの順方
向電圧降下を足した値よりも大きくなると、この電圧ク
ランプ用コンデンサの充電電圧をクランプしたまま、イ
ンダクタンスおよび共振用インダクタンスのエネルギー
を平滑コンデンサに無駄なく送り出すことができる。

【００２０】

【発明の実施形態】以下、添付図面に基づき、本発明に
おける力率改善回路の一実施例を説明する。なお、従来
例と同一箇所には同一符号を付し、その共通する部分の
説明は重複するため省略する。回路の全体構成をあらわ
した図１において、昇圧コンバータとしての基本的な構
成は従来例と同一であり、全波整流された直流入力電圧
Ｖingaが印加される入力端子１，２の両端間に、インダ
クタンス４と主スイッチング素子であるＭＯＳ型ＦＥＴ
５の直列回路が接続され、ＭＯＳ型ＦＥＴ５の両端間す
なわちドレイン−ソース間に、第１のダイオードである
ダイオード６と平滑用コンデンサ７の直列回路が接続さ
れ、さらにこの平滑用コンデンサ７の両端間に、出力電
圧Ｖoutを取り出すための出力端子８，９を接続して構
成される。なお、前記ＭＯＳ型ＦＥＴ５のドレイン−ソ
ース間に接続されるキャパシタンス11は、このＭＯＳ型
ＦＥＴ５に寄生する出力容量である。また、同じＭＯＳ
型ＦＥＴ５のドレインソース間に接続されるダイオード
12は、ＭＯＳ型ＦＥＴ５に存在する内蔵ダイオードであ
る。

【００２１】本実施例では、上記昇圧コンバータの回路
構成に加えて、入力端子１に接続していないインダクタ
ンス４の一端と、ＭＯＳ型ＦＥＴ５およびダイオード６
の接続点との間に挿入接続した共振用インダクタンス13
と、この共振用インダクタンス13の両端間に接続される
第２のダイオードとしてのダイオード14，15と電圧クラ
ンプ用コンデンサ16との直列回路と、インダクタンス４
とインダクタ13との接続点に一端を接続し、ＭＯＳ型Ｆ
ＥＴ５のソースと平滑用コンデンサ７との接続点に他端
を接続したダイオード17と補助スイッチング素子である
ＭＯＳ型ＦＥＴ18との直列回路と、前記ダイオード15と
電圧クランプ用コンデンサ16との接続点にアノードを接
続し、ダイオード６と平滑用コンデンサ７の接続点にカ
ソードを接続したダイオード19と、動作を安定化させる
ために、ダイオード17のアノードに一端を接続し、ＭＯ
Ｓ型ＦＥＴ５のソースと平滑用コンデンサ７との接続点
に他端を接続したダイオード20と抵抗21との直列回路と
を備えている。そして、ＭＯＳ型ＦＥＴ18のドレイン−
ソース間には、前記ＭＯＳ型ＦＥＴ５と同様に、出力容
量に相当するキャパシタンス22と、内蔵ダイオードに相
当するダイオード23が接続される。

【００２２】次に、図２〜図１３の各図を参照しなが
ら、上記構成についてその作用を説明する。先ず、ＭＯ
Ｓ型ＦＥＴ５，18がいずれもオフの場合、入力端子１，
２間に印加される入力電圧Ｖinによって、図２に示すよ
うに、入力端子１→インダクタンス４→共振用インダク
タンス13→ダイオード６→平滑用コンデンサ７→入力端
子２の経路で電流Ｉ１が流れる。ここで、主スイッチン
グ素子であるＭＯＳ型ＦＥＴ５がオフ状態のまま、補助
スイッチング素子であるＭＯＳ型ＦＥＴ18がオンする
と、入力端子１，２間に印加される入力電圧Ｖinによっ
て、図３に示すように、入力端子１→インダクタンス４
→ダイオード17→ＭＯＳ型ＦＥＴ18→入力端子２の経路
で電流Ｉ２が流れ、インダクタンス４にエネルギーが蓄
えられる。

【００２３】一方、共振用インダクタンス13はそれまで
図２に示す電流Ｉ１によりエネルギーが蓄えられている
ので、ＭＯＳ型ＦＥＴ５がオフの状態で、ＭＯＳ型ＦＥ
Ｔ18がオンした瞬間に、図４に示す向きの誘導起電力Ｖ
３が共振用インダクタンス13に発生する。これにより、
共振用インダクタンス13のエネルギーが全て放出するま
で、共振用インダクタンス13→ダイオード６→平滑用コ
ンデンサ７→入力端子２の経路で、共振用インダクタン
ス13の慣性電流Ｉ３が流れる。その後、共振用インダク
タンス13に発生した誘導起電力Ｖ３によるエネルギーが
なくなると、図５に示すように、共振用インダクタンス
13はＭＯＳ型ＦＥＴ５の出力容量であるキャパシタンス
11と共振して、キャパシタンス11→共振用インダクタン
ス13→ダイオード17→ＭＯＳ型ＦＥＴ18→キャパシタン
ス11により形成される閉回路で共振電流Ｉ４が流れる。

【００２４】このときの、ＭＯＳ型ＦＥＴ５側から見た
共振用インダクタンス13を流れる電流の変化を図６に示
す。この図６において、ＭＯＳ型ＦＥＴ５がオフの状態
で、ＭＯＳ型ＦＥＴ18がオンすると、共振用インダクタ
ンス13に蓄えられていたエネルギーが入力側に戻され、
慣性電流Ｉ３も傾斜減少する（期間ｔ１）。その後、共
振用インダクタンス13に蓄えられていたエネルギーが全
て放出すると、今度は逆向きの共振電流Ｉ４が略正弦波
状に増加する（期間ｔ２）。本実施例では、図５に示す
共振用インダクタンス13とＭＯＳ型ＦＥＴ５との接続点
Ａの電圧が０Ｖ、すなわち前記共振電流Ｉ４が略最大と
なるタイミングＢで、ＭＯＳ型ＦＥＴ５がオンする制御
シーケンスとなっている。これはいずれも図示しない
が、ＭＯＳ型ＦＥＴ５の両端間電圧（ドレイン−ソース
間電圧ＶDS）を検出する電圧検出回路と、この電圧検出
回路によりＭＯＳ型ＦＥＴ５の両端間電圧が０Ｖになっ
たことを検出すると、ＭＯＳ型ＦＥＴ５をオンさせる制
御回路とにより実現する。

【００２５】このＭＯＳ型ＦＥＴ５がオンした時の、Ｍ
ＯＳ型ＦＥＴ５のドレイン−ソース間電圧ＶDSとドレイ
ン電流ＩＤを図７に示す。なお、この図７において、Ｂ
はＭＯＳ型ＦＥＴ５がオンするタイミングである。この
図７からも明らかなように、ＭＯＳ型ＦＥＴ５がオンし
て、ＭＯＳ型ＦＥＴ５のドレイン−ソース間電圧ＶDSが
０Ｖに降下するまでの間、共振用インダクタンス13とキ
ャパシタンス11とによる共振電流Ｉ４によって、ＭＯＳ
型ＦＥＴ５に流れ込む電流はゼロとなり、このＭＯＳ型
ＦＥＴ５のターンオン時における損失（クロスロス）は
なくなる。

【００２６】その後、ＭＯＳ型ＦＥＴ５がオンすると、
別のＭＯＳ型ＦＥＴ18はターンオフし、図８に示すよう
に、入力端子１→インダクタンス４→ダイオード14→ダ
イオード15→電圧クランプ用コンデンサ16→ＭＯＳ型Ｆ
ＥＴ５→入力端子２の経路で電流Ｉ５が流れると共に、
共振用インダクタンス13の特性により、共振用インダク
タンス13→ダイオード14→ダイオード15→電圧クランプ
用コンデンサ16→共振用インダクタンス13により形成さ
れる閉回路でも電流Ｉ６が流れ、電圧クランプ用コンデ
ンサ16が充電される。そして、この電圧クランプ用コン
デンサ16の両端間の充電電圧が、平滑用コンデンサ７の
充電電圧からダイオード19の順方向電圧降下ＶＦを足し
た値よりも大きくなると、電圧クランプ用コンデンサ16
の両端間電圧ひいてはＭＯＳ型ＦＥＴ18のドレイン−ソ
ース間がクランプされる。このとき、図９に示すように
電圧クランプ用コンデンサ16を流れる電流Ｉ５，Ｉ６は
いずれも遮断され、これに代わってダイオード19が導通
状態となり、入力端子１→インダクタンス４→ダイオー
ド14→ダイオード15→ダイオード19→平滑用コンデンサ
７→入力端子２の経路で電流Ｉ７が流れる。また、図１
０に示すように、電流Ｉ７が流れるのと同時に、共振用
インダクタンス13に蓄えられたエネルギーにより、共振
用インダクタンス13→ダイオード14→ダイオード15→ダ
イオード19→平滑用コンデンサ７→ダイオード12→イン
ダクタンス13の経路で別の電流Ｉ８が流れ、これらの電
流Ｉ７，Ｉ８によりインダクタンス４および共振用イン
ダクタンス13のエネルギーが、出力側の平滑用コンデン
サ７に無駄なく送り出される。

【００２７】つまり、ＭＯＳ型ＦＥＴ18がオフすると、
インダクタンス４や共振用インダクタンス13のエネルギ
ーによりＭＯＳ型ＦＥＴ18のドレイン−ソース間電圧が
上昇しようとするが、このＭＯＳ型ＦＥＴ18のドレイン
−ソース間電圧を電圧クランプ用コンデンサ16によりク
ランプすることで、ＭＯＳ型ＦＥＴ18のオフ時における
電圧の跳ね上がりを防止し、ひいてはＭＯＳ型ＦＥＴ18
のターンオフ時の損失を低減している。また特に本実施
例では、第２のダイオードとして、特性の同じ２つのダ
イオード14，15を直列接続することで、ダイオード14，
15のリカバリータイムを速めて、逆電流の流れを抑える
ようにしている。

【００２８】その後、共振用インダクタンス13のエネル
ギーがなくなると、図１１に示すように、共振用インダ
クタンス13→ＭＯＳ型ＦＥＴ５→入力端子２の経路で電
流Ｉ９が流れ、共振用インダクタンス13にエネルギーが
蓄えられると共に、前記インダクタンス４に蓄えられた
エネルギーにより、引き続き前記電流Ｉ７が流れる。そ
して、この電流Ｉ７が流れなくなると、図１２に示すよ
うに、入力端子１，２間に印加される入力電圧Ｖinによ
って、入力端子１→インダクタンス４→共振用インダク
タンス13→ＭＯＳ型ＦＥＴ５→入力端子２の経路で電流
Ｉ10が流れ、インダクタンス４および共振用インダクタ
ンス13にエネルギーが蓄えられる。

【００２９】ＭＯＳ型ＦＥＴ５はその後ターンオフし、
ＭＯＳ型ＦＥＴ５，18がいずれもオフになって、図２の
状態に戻る。その時に、電圧クランプ用コンデンサ16に
蓄えられていた電荷は、インダクタンス４および共振用
インダクタンス13の誘導起電力によりＭＯＳ型ＦＥＴ５
のドレイン電圧が上昇することで、ダイオード19→平滑
用コンデンサ７→入力端子２へと移動し放電する。これ
と同時に、キャパシタンス１１は充電される。そして、
こうした一連の動作が繰り返し行なわれる。最終的に、
ＭＯＳ型ＦＥＴ５のドレイン電流ＩＤとドレイン−ソー
ス間電圧ＶDSは図１３に示すようになる。

【００３０】以上のように本実施例では、全波整流部３
に主スイッチング素子であるＭＯＳ型ＦＥＴ５とインダ
クタンス４との直列回路を接続し、ＭＯＳ型ＦＥＴ５の
両端間に第１のダイオードであるダイオード６と平滑用
コンデンサ７との直列回路を接続し、インダクタンス４
を流れるインダクタ電流が全波整流部３からの入力電圧
Ｖinに比例した全波整流波形となるように、ＭＯＳ型Ｆ
ＥＴ５をスイッチング制御する力率改善回路において、
ＭＯＳ型ＦＥＴ５と共振用インダクタンス13と補助スイ
ッチング素子であるＭＯＳ型ＦＥＴ18とによる閉回路を
形成し、ＭＯＳ型ＦＥＴ18をオンすることにより、ＭＯ
Ｓ型ＦＥＴ５の両端すなわちドレイン−ソース間に接続
したキャパシタンス11と共振用インダクタンス13とを共
振させ、この共振中にＭＯＳ型ＦＥＴ５をオンするよう
に構成している。

【００３１】この場合、ＭＯＳ型ＦＥＴ５をスイッチン
グ制御することにより、インダクタンス４を流れるイン
ダクタ電流が全波整流部３からの入力電圧Ｖinに比例し
た全波整流波形に比例し、力率の改善が図られる。ま
た、ＭＯＳ型ＦＥＴ５およびＭＯＳ型ＦＥＴ18がいずれ
もオフの状態から、ＭＯＳ型ＦＥＴ18を先ずオンする
と、キャパシタンス11と共振用インダクタンス13が共振
して、キャパシタンス11から共振用インダクタンス13を
経てキャパシタンス11に戻る共振電流Ｉ４が発生するの
で、この共振中にＭＯＳ型ＦＥＴ５をオンすれば、ＭＯ
Ｓ型ＦＥＴ５そのものに流れ込む電流はなく、ＭＯＳ型
ＦＥＴ５のターンオン時におけるクロスロスがなくな
る。これにより、力率改善回路としての効率が向上し、
ＭＯＳ型ＦＥＴ５の発熱が少なくなる分、回路の小型化
が容易に実現できる。

【００３２】また本実施例では、ＭＯＳ型ＦＥＴ５のド
レイン−ソース間電圧が０Ｖになったときに、このＭＯ
Ｓ型ＦＥＴ５をオンするように構成している。この場
合、ＭＯＳ型ＦＥＴ18がオンした後、共振用インダクタ
ンス13との共振によりキャパシタンス11が完全に放電す
ると、ＭＯＳ型ＦＥＴ５のドレイン−ソース間電圧が０
Ｖになる。この時点ではＭＯＳ型ＦＥＴ５への電流の流
れ込みはなく、ここでＭＯＳ型ＦＥＴ５をオンすれば、
確実にＭＯＳ型ＦＥＴ５のクロスロスを低減できる。

【００３３】さらに本実施例では、キャパシタンス11が
ＭＯＳ型ＦＥＴ５に寄生する出力容量で構成され、この
場合は、ＭＯＳ型ＦＥＴ５のドレイン−ソース間に外付
けの容量性素子を接続する必要がなく、部品実装数を低
減できる。

【００３４】また、本実施例では、インダクタンス４の
一端と、ＭＯＳ型ＦＥＴ５およびダイオード６の接続点
との間に、共振用インダクタンス13が挿入接続される。
この場合、ＭＯＳ型ＦＥＴ５およびＭＯＳ型ＦＥＴ18が
いずれもオフの状態から、ＭＯＳ型ＦＥＴ18をオンした
瞬間に、共振用インダクタンス13に誘導起電力が生じ、
この共振用インダクタンス13に蓄えられたエネルギーが
出力側の平滑用コンデンサ７に送り出される。

【００３５】さらに本実施例では、インダクタンス４の
一端と、ＭＯＳ型ＦＥＴ５およびダイオード６の接続点
との間に、第２のダイオードであるダイオード14，15と
電圧クランプ用コンデンサ16との直列回路を接続してい
る。この場合、ＭＯＳ型ＦＥＴ５がオンし、それと同時
にＭＯＳ型ＦＥＴ18がオフするので、ＭＯＳ型ＦＥＴ18
がオフになると、インダクタンス４および共振用インダ
クタンス13に蓄えられたエネルギーによって、ＭＯＳ型
ＦＥＴ18のドレイン−ソース間電圧が上昇しようとす
る。しかし、これらのエネルギーはダイオード14，15を
経由して電圧クランク用コンデンサ16に蓄えられ、ＭＯ
Ｓ型ＦＥＴ18のドレイン−ソース間電圧の跳ね上がりが
防止される。よって、ＭＯＳ型ＦＥＴ18のターンオフ時
における損失も低減する。

【００３６】また本実施例では、第２のダイオードが同
一特性のダイオード14，15を複数直列接続して構成され
る。これにより、第２のダイオードとしてのリカバリー
タイムを速めて、逆電流の流れを抑えることができる。

【００３７】さらに本実施例では、ダイオード15および
電圧クランプ用コンデンサ16の接続点と、ダイオード６
および平滑用コンデンサ７の接続点との間に、第３のダ
イオードであるダイオード19を接続している。

【００３８】この場合、ＭＯＳ型ＦＥＴ18をオフしたと
きに、電圧クランプ用コンデンサ16の充電電圧が、平滑
用コンデンサ７の充電電圧からダイオード19の順方向電
圧降下ＶＦを足した値よりも大きくなると、この電圧ク
ランプ用コンデンサ19の充電電圧をクランプしたまま、
インダクタンス４および共振用インダクタンス13のエネ
ルギーを平滑コンデンサ７に無駄なく送り出すことがで
きる。

【００３９】本発明は上記実施例に限定されるものでは
なく、本発明の要旨の範囲において種々の変形実施が可
能である。例えば、ＭＯＳ型ＦＥＴ５，18のキャパシタ
ンス11，22およびダイオード12、23は、いずれも外付け
の素子を用いてもよい。

【００４０】

【発明の効果】本発明の請求項１の力率改善回路は、全
波整流部に主スイッチング素子とインダクタンスとの直
列回路を接続し、前記主スイッチング素子の両端間に第
１のダイオードと平滑用コンデンサとの直列回路を接続
し、前記インダクタンスを流れるインダクタ電流が前記
全波整流部からの入力電圧に比例した全波整流波形とな
るように、前記主スイッチング素子をスイッチング制御
する力率改善回路において、前記主スイッチング素子と
共振用インダクタンスと補助スイッチング素子とによる
閉回路を形成し、前記補助スイッチング素子をオンする
ことにより、前記主スイッチング素子の両端間に接続し
たキャパシタンスと前記共振用インダクタンスとを共振
させ、この共振中に前記主スイッチング素子をオンする
ように構成したものであり、主スイッチング素子のクロ
スロスを低減して、効率の向上並びに回路の小型化を実
現できる。

【００４１】本発明の請求項２の力率改善回路は、請求
項１に記載した構成に加えて、前記主スイッチング素子
の両端間電圧が０Ｖになったときに、該主スイッチング
素子をオンするように構成したものであり、この場合は
確実に主スイッチング素子のクロスロスを低減できる。

【００４２】本発明の請求項３の力率改善回路は、請求
項１または２に記載した構成に加えて、前記キャパシタ
ンスが前記主スイッチング素子に寄生する出力容量であ
ることを特徴し、この場合は部品実装数を低減できる。

【００４３】本発明の請求項４の力率改善回路は、請求
項１〜３のいずれか一つに記載した構成に加えて、前記
インダクタンスの一端と、前記主スイッチング素子およ
び前記第１のダイオードの接続点との間に、前記共振用
インダクタンスが挿入接続されたものであり、補助スイ
ッチング素子をオンした瞬間に、共振用インダクタンス
に蓄えられたエネルギーを出力側の平滑用コンデンサに
送り出すことができる。

【００４４】本発明の請求項５の力率改善回路は、請求
項４に記載した構成に加えて、前記インダクタンスの一
端と、前記主スイッチング素子および前記第１のダイオ
ードの接続点との間に、第２のダイオードと電圧クラン
プ用コンデンサとの直列回路を接続したものであり、補
助スイッチング素子のターンオフ時における損失を低減
できる。

【００４５】本発明の請求項６の力率改善回路は、請求
項５に記載した構成に加えて、前記第２のダイオードが
同一特性のものを複数直列接続して構成されることを特
徴とし、第２のダイオードにおける逆電流の流れを抑制
できる。

【００４６】本発明の請求項７の力率改善回路は、請求
項５または６に記載した構成に加えて、前記第２のダイ
オードおよび前記電圧クランプ用コンデンサの接続点
と、前記第１のダイオードおよび前記平滑用コンデンサ
の接続点との間に、第３のコンデンサを接続したもので
あり、補助スイッチング素子をオフしたときに、インダ
クタンスおよび共振用インダクタンスのエネルギーを平
滑コンデンサに無駄なく送り出すことができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す力率改善回路の全体回
路図である。

【図２】同上主スイッチング素子および補助スイッチン
グ素子がいずれもオフの場合の電流の流れを示す概略説
明図である。

【図３】同上主スイッチング素子がオフ状態のまま、補
助スイッチング素子がオンした場合の電流の流れを示す
概略説明図である。

【図４】同上補助スイッチング素子がオンした瞬間の電
流の流れを示す概略説明図である。

【図５】同上図４において、共振用インダクタンスに発
生する誘導起電力のエネルギーがなくなった後の電流の
流れを示す概略説明図である。

【図６】同上主スイッチング素子側から見た共振用イン
ダクタンスを流れる電流の変化を示す波形図である。

【図７】同上主スイッチング素子のターンオン時におけ
る主スイッチング素子のドレイン−ソース間電圧とドレ
イン電流を示す波形図である。

【図８】同上主スイッチング素子がオンし、補助スイッ
チング素子がオフした場合の電流の流れを示す概略説明
図である。

【図９】同上図８において、電圧クランプ用コンデンサ
の電圧がクランプされた後の電流の流れを示す概略説明
図である。

【図１０】同上図８において、電圧クランプ用コンデン
サの電圧がクランプされた後の別の電流の流れを示す概
略説明図である。

【図１１】同上図９および図１０において、共振用イン
ダクタンスのエネルギーがなくなった後の電流の流れを
示す概略説明図である。

【図１２】同上図１１において、電流Ｉ７が流れなくな
った後の電流の流れを示す概略説明図である。

【図１３】同上主スイッチング素子のドレイン電流とド
レイン−ソース間電圧を示す波形図である。

【図１４】従来例を示す力率改善回路の全体回路図であ
る。

【図１５】従来例を示す主スイッチング素子のスイッチ
ング波形である。

【符号の説明】

３全波整流部４インダクタンス５ＭＯＳ型ＦＥＴ（主スイッチング素子）６ダイオード（第１のダイオード）７平滑用コンデンサ 11 キャパシタンス 13 共振用コンデンサ 14 ダイオード（第２のダイオード） 15 ダイオード（第２のダイオード） 16 電圧クランプ用コンデンサ 19 ダイオード（第３のダイオード）

Claims

【特許請求の範囲】

【請求項１】全波整流部に主スイッチング素子とイン
ダクタンスとの直列回路を接続し、前記主スイッチング
素子の両端間に第１のダイオードと平滑用コンデンサと
の直列回路を接続し、前記インダクタンスを流れるイン
ダクタ電流が前記全波整流部からの入力電圧に比例した
全波整流波形となるように、前記主スイッチング素子を
スイッチング制御する力率改善回路において、前記主ス
イッチング素子と共振用インダクタンスと補助スイッチ
ング素子とによる閉回路を形成し、前記補助スイッチン
グ素子をオンすることにより、前記主スイッチング素子
の両端間に接続したキャパシタンスと前記共振用インダ
クタンスとを共振させ、この共振中に前記主スイッチン
グ素子をオンするように構成したことを特徴とする力率
改善回路。
【請求項２】前記主スイッチング素子の両端間電圧が
０Ｖになったときに、該主スイッチング素子をオンする
ように構成したことを特徴とする請求項１記載の力率改
善回路。
【請求項３】前記キャパシタンスが前記主スイッチン
グ素子に寄生する出力容量であることを特徴とする請求
項１または２記載の力率改善回路。
【請求項４】前記インダクタンスの一端と、前記主ス
イッチング素子および前記第１のダイオードの接続点と
の間に、前記共振用インダクタンスが挿入接続されるこ
とを特徴とする請求項１〜３にいずれか一つに記載の力
率改善回路。
【請求項５】前記インダクタンスの一端と、前記主ス
イッチング素子および前記第１のダイオードの接続点と
の間に、第２のダイオードと電圧クランプ用コンデンサ
との直列回路を接続したことを特徴とする請求項４記載
の力率改善回路。
【請求項６】前記第２のダイオードは同一特性のもの
を複数直列接続して構成されることを特徴とする請求項
５記載の力率改善回路。
【請求項７】前記第２のダイオードおよび前記電圧ク
ランプ用コンデンサの接続点と、前記第１のダイオード
および前記平滑用コンデンサの接続点との間に、第３の
ダイオードを接続したことを特徴とする請求項５または
６記載の力率改善回路。