JP2001274641A - 差動増幅器及びこれを用いたフィルタ回路 - Google Patents
差動増幅器及びこれを用いたフィルタ回路Info
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Abstract
(57)【要約】
【課題】広い線形範囲と高い同相除去比を有しながら、
直線性が良く、高周波特性に優れ、回路規模が小さく、
消費電流が少ない差動増幅器を提供することを目的とし
ている。 【解決手段】同じ導電型の第１のＭＯＳトランジスタＭ
41のソースと第２のＭＯＳトランジスタＭ42のソースと
第３のＭＯＳトランジスタＭ43のドレインを互いに接続
し、一端が電源またはグランドに接続された電流源Ｉb
の他端を第１のＭＯＳトランジスタのドレインと第３の
ＭＯＳトランジスタのゲートに接続し、第３のＭＯＳト
ランジスタのソースは電源またはグランドに接続し、第
１のＭＯＳトランジスタのゲートと第２のＭＯＳトラン
ジスタのゲートに差動入力信号Ｖin1、Ｖin2を供給し、
第２のＭＯＳトランジスタのドレインより出力を得るこ
とを特徴としている。
直線性が良く、高周波特性に優れ、回路規模が小さく、
消費電流が少ない差動増幅器を提供することを目的とし
ている。 【解決手段】同じ導電型の第１のＭＯＳトランジスタＭ
41のソースと第２のＭＯＳトランジスタＭ42のソースと
第３のＭＯＳトランジスタＭ43のドレインを互いに接続
し、一端が電源またはグランドに接続された電流源Ｉb
の他端を第１のＭＯＳトランジスタのドレインと第３の
ＭＯＳトランジスタのゲートに接続し、第３のＭＯＳト
ランジスタのソースは電源またはグランドに接続し、第
１のＭＯＳトランジスタのゲートと第２のＭＯＳトラン
ジスタのゲートに差動入力信号Ｖin1、Ｖin2を供給し、
第２のＭＯＳトランジスタのドレインより出力を得るこ
とを特徴としている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型半導体集
積回路においてアナログ信号処理を行う場合の基本とな
る差動増幅器、及びこの差動増幅器をトランスコンダク
タンス回路として用いたフィルタ回路に関するものであ
る。
積回路においてアナログ信号処理を行う場合の基本とな
る差動増幅器、及びこの差動増幅器をトランスコンダク
タンス回路として用いたフィルタ回路に関するものであ
る。
【０００２】
【従来の技術】アナログ信号を高品位に処理するのに
は、回路を線形動作させることが必須である。ところ
が、一般的にＣＭＯＳ回路は線形性の良いアナログ回路
の実現が難しい。これは、ＭＯＳトランジスタがバイポ
ーラトランジスタと比べてｇｍ（トランスコンダクタン
ス）が低いために、抵抗を用いて線形範囲を拡大させる
手法が有効でないこと、またＭＯＳトランジスタ自身が
通常の動作領域で２乗特性を有することに起因する。そ
こでＭＯＳトランジスタ自身の持つ２乗特性を逆に利用
して線形動作範囲の広い増幅回路を実現するような手法
が提案されている。
は、回路を線形動作させることが必須である。ところ
が、一般的にＣＭＯＳ回路は線形性の良いアナログ回路
の実現が難しい。これは、ＭＯＳトランジスタがバイポ
ーラトランジスタと比べてｇｍ（トランスコンダクタン
ス）が低いために、抵抗を用いて線形範囲を拡大させる
手法が有効でないこと、またＭＯＳトランジスタ自身が
通常の動作領域で２乗特性を有することに起因する。そ
こでＭＯＳトランジスタ自身の持つ２乗特性を逆に利用
して線形動作範囲の広い増幅回路を実現するような手法
が提案されている。
【０００３】この手法の基本的なものが、例えば特開平
１０−６５４６１号に提案されている。この原理図を図
２１に示す。この回路はソースを接地したペアＭＯＳト
ランジスタＭ1、Ｍ2から成る。この回路に完全差動信号
を入力した場合を考える。両トランジスタＭ1、Ｍ2はい
ずれも飽和領域（ピンチオフ領域）で動作しているもの
とし、説明を簡単化するために短チャネル効果は考慮し
ない。この時、各ＭＯＳトランジスタＭ1、Ｍ2の特性は
主要なパラメータであるｋとＶthの値を用いて、 Ｉ＝（ｋ／２）（ＶGS−Ｖth）２ …（１） と表わすことができる。ここでＩはドレイン電流、ＶGS
はゲート・ソース間電圧、Ｖthはトランジスタ固有の閾
値電圧、ｋはゲート幅をＷ、ゲート長をＬ、ゲート容量
をＣox、チャネルのキャリア移動度をμとして「μＣox
Ｗ／Ｌ」で表わされる定数である。これを用いて、トラ
ンジスタＭ1とＭ2の動作の記述式は次のように表わせ
る。
１０−６５４６１号に提案されている。この原理図を図
２１に示す。この回路はソースを接地したペアＭＯＳト
ランジスタＭ1、Ｍ2から成る。この回路に完全差動信号
を入力した場合を考える。両トランジスタＭ1、Ｍ2はい
ずれも飽和領域（ピンチオフ領域）で動作しているもの
とし、説明を簡単化するために短チャネル効果は考慮し
ない。この時、各ＭＯＳトランジスタＭ1、Ｍ2の特性は
主要なパラメータであるｋとＶthの値を用いて、 Ｉ＝（ｋ／２）（ＶGS−Ｖth）２ …（１） と表わすことができる。ここでＩはドレイン電流、ＶGS
はゲート・ソース間電圧、Ｖthはトランジスタ固有の閾
値電圧、ｋはゲート幅をＷ、ゲート長をＬ、ゲート容量
をＣox、チャネルのキャリア移動度をμとして「μＣox
Ｗ／Ｌ」で表わされる定数である。これを用いて、トラ
ンジスタＭ1とＭ2の動作の記述式は次のように表わせ
る。
【０００４】 Ｍ1：Ｉout+＝（ｋ／２）（ＶGS1−Ｖth）２ …（２） Ｍ2：Ｉout-＝（ｋ／２）（ＶGS2−Ｖth）２ …（３） ここで、（２）式−（３）式を計算すると Ｉout+−Ｉout-＝（ｋ／２）（ＶGS1＋ＶGS2−２Ｖth）（ＶGS1−ＶGS2） ＝ｋ（ＶB−Ｖth）Ｖin …（４） となる。ただし、ＶGS1、ＶGS2はそれぞれＭＯＳトラン
ジスタＭ1、Ｍ2のゲート・ソース間電圧、Ｖinは入力信
号（差動入力電圧）、ＶBは入力信号の中点電圧であ
る。また、入力信号は完全差動信号と仮定しているの
で、「ＶGS1＋ＶGS2＝２ＶB＝一定」という関係を用い
た。
ジスタＭ1、Ｍ2のゲート・ソース間電圧、Ｖinは入力信
号（差動入力電圧）、ＶBは入力信号の中点電圧であ
る。また、入力信号は完全差動信号と仮定しているの
で、「ＶGS1＋ＶGS2＝２ＶB＝一定」という関係を用い
た。
【０００５】（４）式において「ｋ（ＶB−Ｖth）」は
定数なので、出力の差電流は入力電圧に完全に比例す
る、ということがわかる。つまり出力を差電流で取り出
せば、入出力特性としては完全な線形特性が実現できそ
の範囲も広い。実際にもトランジスタＭ1とＭ2が飽和領
域を維持できるような、入力条件いっぱいまで線形範囲
を広げることができる。
定数なので、出力の差電流は入力電圧に完全に比例す
る、ということがわかる。つまり出力を差電流で取り出
せば、入出力特性としては完全な線形特性が実現できそ
の範囲も広い。実際にもトランジスタＭ1とＭ2が飽和領
域を維持できるような、入力条件いっぱいまで線形範囲
を広げることができる。
【０００６】アナログ信号を高精度で処理するためのも
う一つの必要条件として、差動回路は同相除去能力が高
くなければならない。図２１に示した回路は差動動作を
するが、同相ゲインは明らかに単独のソース接地ＭＯＳ
トランジスタの電圧利得に等しく非常に高い。言い換え
れば、同相除去能力は低い。よって、入力信号が同相分
を全く含まないような場合なら問題ないが、入力信号に
同相分を含んでいる場合はそれがそのまま増幅されて出
力に現れる。従って、図２１に示したような回路のまま
では、同相除去能力が低いために用途が限られてしま
う。
う一つの必要条件として、差動回路は同相除去能力が高
くなければならない。図２１に示した回路は差動動作を
するが、同相ゲインは明らかに単独のソース接地ＭＯＳ
トランジスタの電圧利得に等しく非常に高い。言い換え
れば、同相除去能力は低い。よって、入力信号が同相分
を全く含まないような場合なら問題ないが、入力信号に
同相分を含んでいる場合はそれがそのまま増幅されて出
力に現れる。従って、図２１に示したような回路のまま
では、同相除去能力が低いために用途が限られてしま
う。
【０００７】そこで、線形範囲を広くとれるという特徴
を維持しつつ、高い同相除去能力を持つ回路方式が特開
平８−３２３７２号（第２６３８４９２号）に提案され
ている。この公報に記載されている回路を図２２に示
す。回路に高い同相除去能力を持たせるには、入力部を
差動回路で構成するのが一般的な手法である。図２２に
示す従来回路では、入力部をＭＯＳトランジスタＭ11と
Ｍ12、ＭＯＳトランジスタＭ13とＭ14の２組の差動回路
で構成し、それぞれのソース結合端を電流源10、11でバ
イアスすることによってこれを実現している。
を維持しつつ、高い同相除去能力を持つ回路方式が特開
平８−３２３７２号（第２６３８４９２号）に提案され
ている。この公報に記載されている回路を図２２に示
す。回路に高い同相除去能力を持たせるには、入力部を
差動回路で構成するのが一般的な手法である。図２２に
示す従来回路では、入力部をＭＯＳトランジスタＭ11と
Ｍ12、ＭＯＳトランジスタＭ13とＭ14の２組の差動回路
で構成し、それぞれのソース結合端を電流源10、11でバ
イアスすることによってこれを実現している。
【０００８】ところが、通常このように構成すると、入
力信号電圧Ｖ１はＭＯＳトランジスタＭ11とＭ12、ＭＯ
ＳトランジスタＭ13とＭ14にそれぞれゲート・ソース間
電圧の変化分として分配されるが、その分配の比率が入
力信号電圧Ｖ１によってダイナミックに変化するため、
それぞれのドレイン電流からは入力に対する線形出力が
取り出せない。このため、図２１に示した回路のような
線形化の手法が適用できない。
力信号電圧Ｖ１はＭＯＳトランジスタＭ11とＭ12、ＭＯ
ＳトランジスタＭ13とＭ14にそれぞれゲート・ソース間
電圧の変化分として分配されるが、その分配の比率が入
力信号電圧Ｖ１によってダイナミックに変化するため、
それぞれのドレイン電流からは入力に対する線形出力が
取り出せない。このため、図２１に示した回路のような
線形化の手法が適用できない。
【０００９】そこで、この解決法として、図２２の例で
は、ＭＯＳトランジスタＭ12のドレイン電流をＭＯＳト
ランジスタＭ15とＭ16で構成されるカレントミラー回
路、およびＭＯＳトランジスタＭ18とＭ17で構成される
カレントミラー回路の２つのカレントミラー回路で折り
返して電流源10に加算している。また、ＭＯＳトランジ
スタＭ13のドレイン電流もＭＯＳトランジスタＭ20とＭ
21で構成されるカレントミラー回路、およびＭＯＳトラ
ンジスタＭ23とＭ22で構成されるカレントミラー回路で
折り返して電流源11に加算している。
は、ＭＯＳトランジスタＭ12のドレイン電流をＭＯＳト
ランジスタＭ15とＭ16で構成されるカレントミラー回
路、およびＭＯＳトランジスタＭ18とＭ17で構成される
カレントミラー回路の２つのカレントミラー回路で折り
返して電流源10に加算している。また、ＭＯＳトランジ
スタＭ13のドレイン電流もＭＯＳトランジスタＭ20とＭ
21で構成されるカレントミラー回路、およびＭＯＳトラ
ンジスタＭ23とＭ22で構成されるカレントミラー回路で
折り返して電流源11に加算している。
【００１０】このように構成すると、ＭＯＳトランジス
タＭ12のドレイン電流は、信号変動分も含めて全てＭＯ
ＳトランジスタＭ17から供給を受けることになるため、
ＭＯＳトランジスタＭ11を流れる電流は定電流Ｉ0とな
る。同様にＭＯＳトランジスタＭ13のドレイン電流は、
信号変動分も含めて全てＭＯＳトランジスタＭ22から供
給を受けることになるため、ＭＯＳトランジスタＭ14を
流れる電流は定電流Ｉ0となる。この結果、ＭＯＳトラ
ンジスタＭ11のゲート・ソース間電圧は、定電流Ｉ0だ
けに依存し、入力信号電圧Ｖ１には無関係な定電圧とな
り、ＭＯＳトランジスタＭ14のゲート・ソース間電圧は
定電流Ｉ0だけに依存し、入力信号電圧Ｖ１には無関係
な定電圧となる。
タＭ12のドレイン電流は、信号変動分も含めて全てＭＯ
ＳトランジスタＭ17から供給を受けることになるため、
ＭＯＳトランジスタＭ11を流れる電流は定電流Ｉ0とな
る。同様にＭＯＳトランジスタＭ13のドレイン電流は、
信号変動分も含めて全てＭＯＳトランジスタＭ22から供
給を受けることになるため、ＭＯＳトランジスタＭ14を
流れる電流は定電流Ｉ0となる。この結果、ＭＯＳトラ
ンジスタＭ11のゲート・ソース間電圧は、定電流Ｉ0だ
けに依存し、入力信号電圧Ｖ１には無関係な定電圧とな
り、ＭＯＳトランジスタＭ14のゲート・ソース間電圧は
定電流Ｉ0だけに依存し、入力信号電圧Ｖ１には無関係
な定電圧となる。
【００１１】したがって、入力信号電圧Ｖ１は、全てＭ
ＯＳトランジスタＭ12のゲート・ソース間、およびＭＯ
ＳトランジスタＭ13のゲート・ソース間に加わる。ＭＯ
ＳトランジスタＭ11からＭ14までの各トランジスタのゲ
ート・ソース間にかかる電圧を式で表わすと、 Ｍ11：Ｉ0＝（ｋ／２）（ＶGS11−Ｖth）２ …（５） Ｍ12：Ｉd12＝（ｋ／２）（ＶGS11−Ｖ1−Ｖth）２ …（６） Ｍ13：Ｉd13＝（ｋ／２）（ＶGS14＋Ｖ1−Ｖth）２ …（７） Ｍ14：Ｉ0＝（ｋ／２）（ＶGS14−Ｖth）２ …（８） となる。ここで、Ｉd12、Ｉd13はそれぞれＭＯＳトラン
ジスタＭ12、Ｍ13のドレイン電流である。
ＯＳトランジスタＭ12のゲート・ソース間、およびＭＯ
ＳトランジスタＭ13のゲート・ソース間に加わる。ＭＯ
ＳトランジスタＭ11からＭ14までの各トランジスタのゲ
ート・ソース間にかかる電圧を式で表わすと、 Ｍ11：Ｉ0＝（ｋ／２）（ＶGS11−Ｖth）２ …（５） Ｍ12：Ｉd12＝（ｋ／２）（ＶGS11−Ｖ1−Ｖth）２ …（６） Ｍ13：Ｉd13＝（ｋ／２）（ＶGS14＋Ｖ1−Ｖth）２ …（７） Ｍ14：Ｉ0＝（ｋ／２）（ＶGS14−Ｖth）２ …（８） となる。ここで、Ｉd12、Ｉd13はそれぞれＭＯＳトラン
ジスタＭ12、Ｍ13のドレイン電流である。
【００１２】（５）式と（８）式よりＶGS14＝ＶGS11で
あるので、これを考慮して（７）式−（６）式を計算す
ると Ｉd13−Ｉd12＝２ｋ（ＶGS11−Ｖth）Ｖ1 …（９） ということになり、ＶGS11＝一定なので（９）式は
（４）式と同様に、「出力の差電流は入力電圧に完全に
比例する」ということを意味する。つまり、出力を差電
流で取り出せば、入出力特性としては完全な線形特性が
実現できその範囲も広い。
あるので、これを考慮して（７）式−（６）式を計算す
ると Ｉd13−Ｉd12＝２ｋ（ＶGS11−Ｖth）Ｖ1 …（９） ということになり、ＶGS11＝一定なので（９）式は
（４）式と同様に、「出力の差電流は入力電圧に完全に
比例する」ということを意味する。つまり、出力を差電
流で取り出せば、入出力特性としては完全な線形特性が
実現できその範囲も広い。
【００１３】なお、トランジスタＭ19、Ｍ24は出力用で
あり、これらのトランジスタＭ19、Ｍ24のドレインを共
通接続し、トランジスタＭ11、Ｍ12、Ｍ15、Ｍ16、Ｍ1
7、Ｍ18及び電流源10からなる差動回路と、トランジス
タＭ13、Ｍ14、Ｍ20、Ｍ21、Ｍ22、Ｍ23及び電流源11か
らなる差動回路に入力信号電圧Ｖ１を逆相で印加し、こ
れらの差動回路の出力電流（ＭＯＳトランジスタＭ12、
Ｍ13のドレイン電流Ｉd12、Ｉd13）の和をとって出力電
流Ｉｓｑを得るようにしている。
あり、これらのトランジスタＭ19、Ｍ24のドレインを共
通接続し、トランジスタＭ11、Ｍ12、Ｍ15、Ｍ16、Ｍ1
7、Ｍ18及び電流源10からなる差動回路と、トランジス
タＭ13、Ｍ14、Ｍ20、Ｍ21、Ｍ22、Ｍ23及び電流源11か
らなる差動回路に入力信号電圧Ｖ１を逆相で印加し、こ
れらの差動回路の出力電流（ＭＯＳトランジスタＭ12、
Ｍ13のドレイン電流Ｉd12、Ｉd13）の和をとって出力電
流Ｉｓｑを得るようにしている。
【００１４】このように、図２２に示した回路は、入力
部を差動回路で構成しているため同相除去比が高いとい
う特徴を備えながら、広い入力電圧範囲に亘って良好な
直線性を有するという、ＣＭＯＳ回路では難しいとされ
ていた２つの課題を同時に解決している。
部を差動回路で構成しているため同相除去比が高いとい
う特徴を備えながら、広い入力電圧範囲に亘って良好な
直線性を有するという、ＣＭＯＳ回路では難しいとされ
ていた２つの課題を同時に解決している。
【００１５】しかしながら、この回路は片側に２つのカ
レントミラー回路、両側では４つのカレントミラー回路
を必要とし、これらのカレントミラー回路の精度が悪い
と直線性が悪化するという欠点がある。また、カレント
ミラー回路によって周波数特性が劣化し易いため、高周
波領域では直線性補正の効果が低下してひずみを発生し
易くなるという問題を抱えている。さらにはカレントミ
ラーによる折り返し回路によって、回路規模の増大、消
費電流の増大という問題もある。
レントミラー回路、両側では４つのカレントミラー回路
を必要とし、これらのカレントミラー回路の精度が悪い
と直線性が悪化するという欠点がある。また、カレント
ミラー回路によって周波数特性が劣化し易いため、高周
波領域では直線性補正の効果が低下してひずみを発生し
易くなるという問題を抱えている。さらにはカレントミ
ラーによる折り返し回路によって、回路規模の増大、消
費電流の増大という問題もある。
【００１６】このように、図２２に示した回路は、原理
的には従来のＣＭＯＳ型差動増幅回路が持っていた問題
を解決できるものの、現実の回路としては上に述べたよ
うな実用上の多くの問題点があった。
的には従来のＣＭＯＳ型差動増幅回路が持っていた問題
を解決できるものの、現実の回路としては上に述べたよ
うな実用上の多くの問題点があった。
【００１７】ところで、半導体集積回路において、アナ
ログ信号をフィルタ処理するにはトランスコンダクタン
ス回路（以下ｇｍ回路と称する）とキャパシタ（コンデ
ンサ）とから成る積分回路をいくつか組み合わせて構成
する「フィルタ回路」を用いるのが一般的である。アナ
ログ信号を低ノイズ且つ低ひずみでフィルタ処理するに
は、各ｇｍ回路が広い入力ダイナミックレンジを持ち、
線形性が良いことが必要である。ところが、上述したよ
うに、一般的にＣＭＯＳ型の回路構成では線形性の良い
アナログ回路の実現が難しい。
ログ信号をフィルタ処理するにはトランスコンダクタン
ス回路（以下ｇｍ回路と称する）とキャパシタ（コンデ
ンサ）とから成る積分回路をいくつか組み合わせて構成
する「フィルタ回路」を用いるのが一般的である。アナ
ログ信号を低ノイズ且つ低ひずみでフィルタ処理するに
は、各ｇｍ回路が広い入力ダイナミックレンジを持ち、
線形性が良いことが必要である。ところが、上述したよ
うに、一般的にＣＭＯＳ型の回路構成では線形性の良い
アナログ回路の実現が難しい。
【００１８】たとえば、図２３に示すような一般的な差
動回路を、フィルタ回路を構成するｇｍ回路として用い
た場合を考える。この回路は、ソースを結合したペアＭ
ＯＳトランジスタＭ31、Ｍ32と、これらのＭＯＳトラン
ジスタＭ31、Ｍ32をバイアスするＭＯＳトランジスタＭ
33（電流源２Ｉｂ）から成る。ＭＯＳトランジスタＭ31
のドレイン電流Ｉd31をカレントミラー回路12で折り返
して、ＭＯＳトランジスタＭ32のドレインに与えること
で、ＭＯＳトランジスタＭ32のドレイン電流Ｉd32との
差をとり、これを出力電流Ｉoutとしている。この出力
電流ＩoutでコンデンサＣＡを充放電して積分動作させ
る。
動回路を、フィルタ回路を構成するｇｍ回路として用い
た場合を考える。この回路は、ソースを結合したペアＭ
ＯＳトランジスタＭ31、Ｍ32と、これらのＭＯＳトラン
ジスタＭ31、Ｍ32をバイアスするＭＯＳトランジスタＭ
33（電流源２Ｉｂ）から成る。ＭＯＳトランジスタＭ31
のドレイン電流Ｉd31をカレントミラー回路12で折り返
して、ＭＯＳトランジスタＭ32のドレインに与えること
で、ＭＯＳトランジスタＭ32のドレイン電流Ｉd32との
差をとり、これを出力電流Ｉoutとしている。この出力
電流ＩoutでコンデンサＣＡを充放電して積分動作させ
る。
【００１９】この回路に差動信号を入力した場合を考
え、両トランジスタは同じサイズ、同じ形状でいずれも
飽和領域（ピンチオフ領域）で動作しているものとし、
簡単化のため短チャネル効果は考慮しない。飽和領域で
はＭＯＳトランジスタの特性は主要なパラメータである
ｋとＶthの値を用いて、上記（１）式のように表せる。
また、ＭＯＳトランジスタＭ31とＭ32の記述式は、次式
（１０）、（１１）のように表せる。
え、両トランジスタは同じサイズ、同じ形状でいずれも
飽和領域（ピンチオフ領域）で動作しているものとし、
簡単化のため短チャネル効果は考慮しない。飽和領域で
はＭＯＳトランジスタの特性は主要なパラメータである
ｋとＶthの値を用いて、上記（１）式のように表せる。
また、ＭＯＳトランジスタＭ31とＭ32の記述式は、次式
（１０）、（１１）のように表せる。
【００２０】 Ｍ31：Ｉd31＝（ｋ／２）（ＶGS31−Ｖth）２ …（１０） Ｍ32：Ｉd32＝（ｋ／２）（ＶGS32−Ｖth）２ …（１１） ここで、 ＶGS31−ＶGS32＝Ｖin …（１２） Ｉd31−Ｉd32＝Ｉout …（１３） である。ただし、ＶGS31、ＶGS32はそれぞれＭＯＳトラ
ンジスタＭ31、Ｍ32のゲート・ソース間電圧、Ｖinは差
動入力電圧である。これを解くと Ｉout＝ｋＶin（ＶGS31−Ｖth−Ｖin／２） …（１４） ２Ｉb＝ｋ｛（ＶGS31−Ｖth）２−Ｖin（ＶGS31−Ｖth）＋Ｖin２／２｝ … （１５） となる。（１５）式を解いて得られるＶGS31を（１４）
式に代入することにより入力電圧Ｖinに対する出力電流
Ｉoutが求まるが、非常に複雑な式になる。これはＶin
の値に応じてＶGS31とＶGS32が変化することに起因して
いる。出力電流Ｉoutがこのような複雑な式になるとい
うことは、出力が複雑なひずみ成分を持つことを意味す
る。
ンジスタＭ31、Ｍ32のゲート・ソース間電圧、Ｖinは差
動入力電圧である。これを解くと Ｉout＝ｋＶin（ＶGS31−Ｖth−Ｖin／２） …（１４） ２Ｉb＝ｋ｛（ＶGS31−Ｖth）２−Ｖin（ＶGS31−Ｖth）＋Ｖin２／２｝ … （１５） となる。（１５）式を解いて得られるＶGS31を（１４）
式に代入することにより入力電圧Ｖinに対する出力電流
Ｉoutが求まるが、非常に複雑な式になる。これはＶin
の値に応じてＶGS31とＶGS32が変化することに起因して
いる。出力電流Ｉoutがこのような複雑な式になるとい
うことは、出力が複雑なひずみ成分を持つことを意味す
る。
【００２１】したがって、図２３に示したような差動回
路をｇｍ回路として用いてフィルタ回路を構成したとし
ても、ひずみを発生し易く高品位の信号性能を維持しな
がらフィルタ処理を行うことはできない。
路をｇｍ回路として用いてフィルタ回路を構成したとし
ても、ひずみを発生し易く高品位の信号性能を維持しな
がらフィルタ処理を行うことはできない。
【００２２】
【発明が解決しようとする課題】上述したように、従来
の差動増幅回路（トランスコンダクタンス回路）は、広
い線形範囲と高い同相除去比を両立できる回路は存在し
ていたものの、製造ばらつきにより直線性が劣化しやす
い、高周波領域で直線性が悪い、回路規模が大きい、消
費電流が多い、などの欠点があり、改善が望まれてい
た。
の差動増幅回路（トランスコンダクタンス回路）は、広
い線形範囲と高い同相除去比を両立できる回路は存在し
ていたものの、製造ばらつきにより直線性が劣化しやす
い、高周波領域で直線性が悪い、回路規模が大きい、消
費電流が多い、などの欠点があり、改善が望まれてい
た。
【００２３】また、ＣＭＯＳ素子で構成する連続時間の
フィルタ回路の構成要素として、従来型の差動回路をｇ
ｍ回路として用いるのは、ひずみを発生しやすく、信号
性能を維持しながらフィルタ処理ができないという問題
があった。
フィルタ回路の構成要素として、従来型の差動回路をｇ
ｍ回路として用いるのは、ひずみを発生しやすく、信号
性能を維持しながらフィルタ処理ができないという問題
があった。
【００２４】本発明は上記のような事情に鑑みてなされ
たもので、第１の目的は、広い線形範囲と高い同相除去
比を有しながら、直線性が良く、高周波特性に優れ、回
路規模が小さく、消費電流が少ない多目的に利用できる
差動増幅器を提供することにある。
たもので、第１の目的は、広い線形範囲と高い同相除去
比を有しながら、直線性が良く、高周波特性に優れ、回
路規模が小さく、消費電流が少ない多目的に利用できる
差動増幅器を提供することにある。
【００２５】また、本発明の第２の目的は、広い線形範
囲を持ち、直線性が良く、高周波特性に優れたフィルタ
回路を提供することにある。
囲を持ち、直線性が良く、高周波特性に優れたフィルタ
回路を提供することにある。
【００２６】
【課題を解決するための手段】上記第１の目的を達成す
るため、本発明の第１の差動増幅器は、一端が電源また
はグランドに接続される電流源と、ドレインが前記電流
源の他端に接続され、ゲートに第１の信号が入力される
第１のＭＯＳトランジスタと、前記第１のＭＯＳトラン
ジスタと同じ導電型で、ソースが前記第１のＭＯＳトラ
ンジスタのソースに接続され、ゲートに第２の信号が入
力される第２のＭＯＳトランジスタと、前記第１及び第
２のＭＯＳトランジスタと同じ導電型で、ドレインが前
記第１及び第２のＭＯＳトランジスタのソースに接続さ
れ、ソースがグランドまたは電源に接続され、ゲートが
前記電流源の他端に接続される第３のＭＯＳトランジス
タとを具備し、前記第２のＭＯＳトランジスタのドレイ
ンから出力を得ることを特徴としている。
るため、本発明の第１の差動増幅器は、一端が電源また
はグランドに接続される電流源と、ドレインが前記電流
源の他端に接続され、ゲートに第１の信号が入力される
第１のＭＯＳトランジスタと、前記第１のＭＯＳトラン
ジスタと同じ導電型で、ソースが前記第１のＭＯＳトラ
ンジスタのソースに接続され、ゲートに第２の信号が入
力される第２のＭＯＳトランジスタと、前記第１及び第
２のＭＯＳトランジスタと同じ導電型で、ドレインが前
記第１及び第２のＭＯＳトランジスタのソースに接続さ
れ、ソースがグランドまたは電源に接続され、ゲートが
前記電流源の他端に接続される第３のＭＯＳトランジス
タとを具備し、前記第２のＭＯＳトランジスタのドレイ
ンから出力を得ることを特徴としている。
【００２７】また、上記第１の目的を達成するため、本
発明の第２の差動増幅器は、一端が電源またはグランド
に接続される電流源と、ドレインが前記電流源の他端に
接続され、ゲートに第１の信号が入力される第１のＭＯ
Ｓトランジスタと、前記第１のＭＯＳトランジスタと同
じ導電型で、ソースが前記第１のＭＯＳトランジスタの
ソースに接続され、ゲートに第２の信号が入力される第
２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳ
トランジスタと同じ導電型で、ドレインが前記第１及び
第２のＭＯＳトランジスタのソースに接続され、ソース
がグランドまたは電源に接続される第３のＭＯＳトラン
ジスタと、前記電流源の他端と前記第３のＭＯＳトラン
ジスタのゲート間に設けられるレベルシフト手段とを具
備し、前記第２のＭＯＳトランジスタのドレインから出
力を得ることを特徴としている。
発明の第２の差動増幅器は、一端が電源またはグランド
に接続される電流源と、ドレインが前記電流源の他端に
接続され、ゲートに第１の信号が入力される第１のＭＯ
Ｓトランジスタと、前記第１のＭＯＳトランジスタと同
じ導電型で、ソースが前記第１のＭＯＳトランジスタの
ソースに接続され、ゲートに第２の信号が入力される第
２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳ
トランジスタと同じ導電型で、ドレインが前記第１及び
第２のＭＯＳトランジスタのソースに接続され、ソース
がグランドまたは電源に接続される第３のＭＯＳトラン
ジスタと、前記電流源の他端と前記第３のＭＯＳトラン
ジスタのゲート間に設けられるレベルシフト手段とを具
備し、前記第２のＭＯＳトランジスタのドレインから出
力を得ることを特徴としている。
【００２８】上記第１、第２の差動増幅器において、下
記（ａ）〜（ｃ）のような特徴を備えている。
記（ａ）〜（ｃ）のような特徴を備えている。
【００２９】（ａ）前記第１の信号と前記第２の信号は
差動信号である。
差動信号である。
【００３０】（ｂ）前記第１の信号と第２の信号の一方
は、時間的に変化する入力信号であり、他方は前記入力
信号の直流電圧分と実質的に等しい電圧の直流信号であ
る。
は、時間的に変化する入力信号であり、他方は前記入力
信号の直流電圧分と実質的に等しい電圧の直流信号であ
る。
【００３１】（ｃ）前記電流源の電流値を変化させるこ
とにより利得を制御できる。
とにより利得を制御できる。
【００３２】さらに、上記第１の目的を達成するため、
本発明の第３の差動増幅器は、一端が電源またはグラン
ドに接続される第１の電流源と、ドレインが前記第１の
電流源の他端に接続され、ゲートに第１の入力端子が接
続される第１導電型の第１のＭＯＳトランジスタと、ソ
ースが前記第１のＭＯＳトランジスタのソースに接続さ
れ、ゲートに第２の入力端子が接続される第１導電型の
第２のＭＯＳトランジスタと、ドレインが前記第１及び
第２のＭＯＳトランジスタのソースに接続され、ソース
がグランドまたは電源に接続され、ゲートが前記第１の
電流源の他端に接続される第１導電型の第３のＭＯＳト
ランジスタと、一端が電源またはグランドに接続される
第２の電流源と、ドレインが前記第２の電流源の他端に
接続され、ゲートに前記第２の入力端子が接続される第
１導電型の第４のＭＯＳトランジスタと、ソースが前記
第４のＭＯＳトランジスタのソースに接続され、ゲート
に前記第１の入力端子が接続される第１導電型の第５の
ＭＯＳトランジスタと、ドレインが前記第４及び第５の
ＭＯＳトランジスタのソースに接続され、ソースがグラ
ンドまたは電源に接続され、ゲートが前記第２の電流源
の他端に接続される第１導電型の第６のＭＯＳトランジ
スタとを具備し、前記第１及び前記第２の入力端子に差
動信号を入力し、前記第２及び第５のＭＯＳトランジス
タのドレインから差動出力を得ることを特徴としてい
る。
本発明の第３の差動増幅器は、一端が電源またはグラン
ドに接続される第１の電流源と、ドレインが前記第１の
電流源の他端に接続され、ゲートに第１の入力端子が接
続される第１導電型の第１のＭＯＳトランジスタと、ソ
ースが前記第１のＭＯＳトランジスタのソースに接続さ
れ、ゲートに第２の入力端子が接続される第１導電型の
第２のＭＯＳトランジスタと、ドレインが前記第１及び
第２のＭＯＳトランジスタのソースに接続され、ソース
がグランドまたは電源に接続され、ゲートが前記第１の
電流源の他端に接続される第１導電型の第３のＭＯＳト
ランジスタと、一端が電源またはグランドに接続される
第２の電流源と、ドレインが前記第２の電流源の他端に
接続され、ゲートに前記第２の入力端子が接続される第
１導電型の第４のＭＯＳトランジスタと、ソースが前記
第４のＭＯＳトランジスタのソースに接続され、ゲート
に前記第１の入力端子が接続される第１導電型の第５の
ＭＯＳトランジスタと、ドレインが前記第４及び第５の
ＭＯＳトランジスタのソースに接続され、ソースがグラ
ンドまたは電源に接続され、ゲートが前記第２の電流源
の他端に接続される第１導電型の第６のＭＯＳトランジ
スタとを具備し、前記第１及び前記第２の入力端子に差
動信号を入力し、前記第２及び第５のＭＯＳトランジス
タのドレインから差動出力を得ることを特徴としてい
る。
【００３３】上記第１の目的を達成するため、本発明の
第４の差動増幅器は、一端が電源またはグランドに接続
される第１の電流源と、ドレインが前記第１の電流源の
他端に接続され、ゲートに第１の入力端子が接続される
第１導電型の第１のＭＯＳトランジスタと、ソースが前
記第１のＭＯＳトランジスタのソースに接続され、ゲー
トに第２の入力端子が接続される第１導電型の第２のＭ
ＯＳトランジスタと、ドレインが前記第１及び第２のＭ
ＯＳトランジスタのソースに接続され、ソースがグラン
ドまたは電源に接続され、ゲートが前記第１の電流源の
他端に接続される第１導電型の第３のＭＯＳトランジス
タと、一端が電源またはグランドに接続される第２の電
流源と、ドレインが前記第２の電流源の他端に接続さ
れ、ゲートに前記第１の入力端子が接続される第１導電
型の第４のＭＯＳトランジスタと、ソースが前記第４の
ＭＯＳトランジスタのソースに接続され、ゲートに第３
の入力端子が接続される第１導電型の第５のＭＯＳトラ
ンジスタと、ドレインが前記第４及び第５のＭＯＳトラ
ンジスタのソースに接続され、ソースがグランドまたは
電源に接続され、ゲートが前記第２の電流源の他端に接
続される第１導電型の第６のＭＯＳトランジスタとを具
備し、前記第２及び前記第３の入力端子に差動信号を入
力し、前記第１の入力端子に前記差動信号の直流電圧分
に実質的に等しい電圧を入力し、前記第２及び第５のＭ
ＯＳトランジスタのドレインから差動出力を得ることを
特徴としている。
第４の差動増幅器は、一端が電源またはグランドに接続
される第１の電流源と、ドレインが前記第１の電流源の
他端に接続され、ゲートに第１の入力端子が接続される
第１導電型の第１のＭＯＳトランジスタと、ソースが前
記第１のＭＯＳトランジスタのソースに接続され、ゲー
トに第２の入力端子が接続される第１導電型の第２のＭ
ＯＳトランジスタと、ドレインが前記第１及び第２のＭ
ＯＳトランジスタのソースに接続され、ソースがグラン
ドまたは電源に接続され、ゲートが前記第１の電流源の
他端に接続される第１導電型の第３のＭＯＳトランジス
タと、一端が電源またはグランドに接続される第２の電
流源と、ドレインが前記第２の電流源の他端に接続さ
れ、ゲートに前記第１の入力端子が接続される第１導電
型の第４のＭＯＳトランジスタと、ソースが前記第４の
ＭＯＳトランジスタのソースに接続され、ゲートに第３
の入力端子が接続される第１導電型の第５のＭＯＳトラ
ンジスタと、ドレインが前記第４及び第５のＭＯＳトラ
ンジスタのソースに接続され、ソースがグランドまたは
電源に接続され、ゲートが前記第２の電流源の他端に接
続される第１導電型の第６のＭＯＳトランジスタとを具
備し、前記第２及び前記第３の入力端子に差動信号を入
力し、前記第１の入力端子に前記差動信号の直流電圧分
に実質的に等しい電圧を入力し、前記第２及び第５のＭ
ＯＳトランジスタのドレインから差動出力を得ることを
特徴としている。
【００３４】上記第１の目的を達成するため、本発明の
第５の差動増幅器は、一端が電源またはグランドに接続
される第１の電流源と、ドレインが前記第１の電流源の
他端に接続され、ゲートに第１の入力端子が接続される
第１導電型の第１のＭＯＳトランジスタと、ソースが前
記第１のＭＯＳトランジスタのソースに接続され、ゲー
トに第２の入力端子が接続される第１導電型の第２のＭ
ＯＳトランジスタと、ドレインが前記第１及び第２のＭ
ＯＳトランジスタのソースに接続され、ソースがグラン
ドまたは電源に接続され、ゲートが前記第１の電流源の
他端に接続される第１導電型の第３のＭＯＳトランジス
タと、一端が電源またはグランドに接続される第２の電
流源と、ドレインが前記第２の電流源の他端に接続さ
れ、ゲートに第３の入力端子が接続される第１導電型の
第４のＭＯＳトランジスタと、ソースが前記第４のＭＯ
Ｓトランジスタのソースに接続され、ゲートに前記第２
の入力端子が接続される第１導電型の第５のＭＯＳトラ
ンジスタと、ドレインが前記第４及び第５のＭＯＳトラ
ンジスタのソースに接続され、ソースがグランドまたは
電源に接続され、ゲートが前記第２の電流源の他端に接
続される第１導電型の第６のＭＯＳトランジスタとを具
備し、前記第１及び前記第３の入力端子に差動信号を入
力し、前記第２の入力端子に前記差動信号の直流電圧分
に実質的に等しい電圧を入力し、前記第２及び第５のＭ
ＯＳトランジスタのドレインから差動出力を得ることを
特徴としている。
第５の差動増幅器は、一端が電源またはグランドに接続
される第１の電流源と、ドレインが前記第１の電流源の
他端に接続され、ゲートに第１の入力端子が接続される
第１導電型の第１のＭＯＳトランジスタと、ソースが前
記第１のＭＯＳトランジスタのソースに接続され、ゲー
トに第２の入力端子が接続される第１導電型の第２のＭ
ＯＳトランジスタと、ドレインが前記第１及び第２のＭ
ＯＳトランジスタのソースに接続され、ソースがグラン
ドまたは電源に接続され、ゲートが前記第１の電流源の
他端に接続される第１導電型の第３のＭＯＳトランジス
タと、一端が電源またはグランドに接続される第２の電
流源と、ドレインが前記第２の電流源の他端に接続さ
れ、ゲートに第３の入力端子が接続される第１導電型の
第４のＭＯＳトランジスタと、ソースが前記第４のＭＯ
Ｓトランジスタのソースに接続され、ゲートに前記第２
の入力端子が接続される第１導電型の第５のＭＯＳトラ
ンジスタと、ドレインが前記第４及び第５のＭＯＳトラ
ンジスタのソースに接続され、ソースがグランドまたは
電源に接続され、ゲートが前記第２の電流源の他端に接
続される第１導電型の第６のＭＯＳトランジスタとを具
備し、前記第１及び前記第３の入力端子に差動信号を入
力し、前記第２の入力端子に前記差動信号の直流電圧分
に実質的に等しい電圧を入力し、前記第２及び第５のＭ
ＯＳトランジスタのドレインから差動出力を得ることを
特徴としている。
【００３５】また、上記第３乃至第５の差動増幅器にお
いて、下記（ｄ）〜（ｈ）のような特徴を備えいてる。
いて、下記（ｄ）〜（ｈ）のような特徴を備えいてる。
【００３６】（ｄ）前記第１の電流源の他端と前記第３
のＭＯＳトランジスタのゲートとの間に設けられる第１
のレベルシフト手段と、前記第２の電流源の他端と前記
第６のＭＯＳトランジスタのゲートとの間に設けられる
第２のレベルシフト手段とを更に具備する。
のＭＯＳトランジスタのゲートとの間に設けられる第１
のレベルシフト手段と、前記第２の電流源の他端と前記
第６のＭＯＳトランジスタのゲートとの間に設けられる
第２のレベルシフト手段とを更に具備する。
【００３７】（ｅ）一端が電源またはグランドに接続さ
れ、他端が前記第２のＭＯＳトランジスタのドレイン及
び第１の出力端子に接続された第１の抵抗と、一端が電
源またはグランドに接続され、他端が前記第５のＭＯＳ
トランジスタのドレイン及び第２の出力端子に接続され
た第２の抵抗とを更に具備し、前記第１及び第２の出力
端子から差動出力を得る。
れ、他端が前記第２のＭＯＳトランジスタのドレイン及
び第１の出力端子に接続された第１の抵抗と、一端が電
源またはグランドに接続され、他端が前記第５のＭＯＳ
トランジスタのドレイン及び第２の出力端子に接続され
た第２の抵抗とを更に具備し、前記第１及び第２の出力
端子から差動出力を得る。
【００３８】（ｆ）ソースが前記電源またはグランドに
接続され、ドレインが前記第２のＭＯＳトランジスタの
ドレイン及び第１の出力端子に接続される第２導電型の
第７のＭＯＳトランジスタと、ソースが前記電源または
グランドに接続され、ドレインが前記第５のＭＯＳトラ
ンジスタのドレイン及び第２の出力端子に接続され、ゲ
ートが前記第７のＭＯＳトランジスタのゲートに接続さ
れた第２導電型の第８のＭＯＳトランジスタと、一端が
前記第７及び第８のＭＯＳトランジスタのゲートに接続
され、他端が前記第２及び第７のＭＯＳトランジスタの
ドレインに接続された第１の抵抗と、一端が前記第７及
び第８のＭＯＳトランジスタのゲートに接続され、他端
が前記第５及び第８のＭＯＳトランジスタのドレインに
接続された第２の抵抗とを更に具備する。
接続され、ドレインが前記第２のＭＯＳトランジスタの
ドレイン及び第１の出力端子に接続される第２導電型の
第７のＭＯＳトランジスタと、ソースが前記電源または
グランドに接続され、ドレインが前記第５のＭＯＳトラ
ンジスタのドレイン及び第２の出力端子に接続され、ゲ
ートが前記第７のＭＯＳトランジスタのゲートに接続さ
れた第２導電型の第８のＭＯＳトランジスタと、一端が
前記第７及び第８のＭＯＳトランジスタのゲートに接続
され、他端が前記第２及び第７のＭＯＳトランジスタの
ドレインに接続された第１の抵抗と、一端が前記第７及
び第８のＭＯＳトランジスタのゲートに接続され、他端
が前記第５及び第８のＭＯＳトランジスタのドレインに
接続された第２の抵抗とを更に具備する。
【００３９】（ｇ）前記第２及び第５のＭＯＳトランジ
スタのドレインの一方が入力端、他方が出力端となるカ
レントミラー回路を更に具備し、前記カレントミラー回
路の出力端から出力を得る。
スタのドレインの一方が入力端、他方が出力端となるカ
レントミラー回路を更に具備し、前記カレントミラー回
路の出力端から出力を得る。
【００４０】（ｈ）前記第１の電流源と第２の電流源の
電流値を略同じ比率で変化させることにより利得を制御
できる。
電流値を略同じ比率で変化させることにより利得を制御
できる。
【００４１】このような回路構成にすることにより、入
力信号は差動ペアである一対のＭＯＳトランジスタのゲ
ート間電圧として入力されることになる。差動ペアの一
方のＭＯＳトランジスタは定電流でバイアスされるた
め、そのゲート・ソース間電圧は一定である。したがっ
て入力信号はもう一方のＭＯＳトランジスタにのみかか
る。このように後者のＭＯＳトランジスタはソース接地
トランジスタと同じ動作をする。ただし、その動作点は
入力信号電圧には依存せず電流源だけで決まる。
力信号は差動ペアである一対のＭＯＳトランジスタのゲ
ート間電圧として入力されることになる。差動ペアの一
方のＭＯＳトランジスタは定電流でバイアスされるた
め、そのゲート・ソース間電圧は一定である。したがっ
て入力信号はもう一方のＭＯＳトランジスタにのみかか
る。このように後者のＭＯＳトランジスタはソース接地
トランジスタと同じ動作をする。ただし、その動作点は
入力信号電圧には依存せず電流源だけで決まる。
【００４２】したがって、上記第１、第２の差動増幅器
においては、入力信号の直流電圧に依存しない増幅動作
が得られる。このような増幅回路を２組組み合わせて差
動動作をさせる第３乃至第５の差動増幅器は、従来ソー
ス接地トランジスタ対で構成した差動増幅回路と同じ効
果を持つことになり、広い入力範囲に亘って直線性の良
い特性を持つ回路が実現できる。しかも、２組の差動ペ
アの各ＭＯＳトランジスタの動作点は、入力信号電圧に
は依存せず電流源だけで決まるという特徴は維持される
ため、高い同相電圧除去比が得られる。
においては、入力信号の直流電圧に依存しない増幅動作
が得られる。このような増幅回路を２組組み合わせて差
動動作をさせる第３乃至第５の差動増幅器は、従来ソー
ス接地トランジスタ対で構成した差動増幅回路と同じ効
果を持つことになり、広い入力範囲に亘って直線性の良
い特性を持つ回路が実現できる。しかも、２組の差動ペ
アの各ＭＯＳトランジスタの動作点は、入力信号電圧に
は依存せず電流源だけで決まるという特徴は維持される
ため、高い同相電圧除去比が得られる。
【００４３】実際には、上記第１乃至第５のいずれの差
動増幅器においても、電圧出力を得るには、出力端子に
負荷として抵抗を接続して用いる。そして、上記第１乃
至第５の差動増幅器における電流源または第１の電流源
と第２の電流源の電流値を変化させることにより、入力
振幅に対する出力振幅の比を制御することも可能であ
る。
動増幅器においても、電圧出力を得るには、出力端子に
負荷として抵抗を接続して用いる。そして、上記第１乃
至第５の差動増幅器における電流源または第１の電流源
と第２の電流源の電流値を変化させることにより、入力
振幅に対する出力振幅の比を制御することも可能であ
る。
【００４４】また、上記第２の目的を達成するため、本
発明の第１のフィルタ回路は、一端が電源またはグラン
ドに接続される第１及び第２の電流源と、ドレインが前
記第１の電流源の他端に接続され、ゲートに第１の入力
端子が接続される第１のＭＯＳトランジスタと、前記第
１のＭＯＳトランジスタと同じ導電型で、ドレインが前
記第２の電流源の他端及び出力端子に接続され、ソース
が前記第１のＭＯＳトランジスタのソースに接続され、
ゲートに第２の入力端子が接続される第２のＭＯＳトラ
ンジスタと、前記第１及び第２のＭＯＳトランジスタと
同じ導電型で、ドレインが前記第１及び第２のＭＯＳト
ランジスタのソースに接続され、ソースがグランドまた
は電源に接続され、ゲートが前記第１の電流源の他端に
接続される第３のＭＯＳトランジスタと、一方の電極が
前記出力端子に接続されたキャパシタとを具備する単位
積分回路を備えることを特徴としている。
発明の第１のフィルタ回路は、一端が電源またはグラン
ドに接続される第１及び第２の電流源と、ドレインが前
記第１の電流源の他端に接続され、ゲートに第１の入力
端子が接続される第１のＭＯＳトランジスタと、前記第
１のＭＯＳトランジスタと同じ導電型で、ドレインが前
記第２の電流源の他端及び出力端子に接続され、ソース
が前記第１のＭＯＳトランジスタのソースに接続され、
ゲートに第２の入力端子が接続される第２のＭＯＳトラ
ンジスタと、前記第１及び第２のＭＯＳトランジスタと
同じ導電型で、ドレインが前記第１及び第２のＭＯＳト
ランジスタのソースに接続され、ソースがグランドまた
は電源に接続され、ゲートが前記第１の電流源の他端に
接続される第３のＭＯＳトランジスタと、一方の電極が
前記出力端子に接続されたキャパシタとを具備する単位
積分回路を備えることを特徴としている。
【００４５】上記第２の目的を達成するため、本発明の
第２のフィルタ回路は、一端が電源またはグランドに接
続される第１及び第２の電流源と、ドレインが前記第１
の電流源の他端に接続され、ゲートに第１の入力端子が
接続される第１のＭＯＳトランジスタと、前記第１のＭ
ＯＳトランジスタと同じ導電型で、ドレインが前記第２
の電流源の他端及び出力端子に接続され、ソースが前記
第１のＭＯＳトランジスタのソースに接続され、ゲート
に第２の入力端子が接続される第２のＭＯＳトランジス
タと、前記第１及び第２のＭＯＳトランジスタと同じ導
電型で、ドレインが前記第１及び第２のＭＯＳトランジ
スタのソースに接続され、ソースがグランドまたは電源
に接続される第３のＭＯＳトランジスタと、前記第１の
電流源の他端と前記第３のＭＯＳトランジスタのゲート
との間に設けられるレベルシフト手段と、一方の電極が
前記出力端子に接続されたキャパシタとを具備する単位
積分回路を備えることを特徴としている。
第２のフィルタ回路は、一端が電源またはグランドに接
続される第１及び第２の電流源と、ドレインが前記第１
の電流源の他端に接続され、ゲートに第１の入力端子が
接続される第１のＭＯＳトランジスタと、前記第１のＭ
ＯＳトランジスタと同じ導電型で、ドレインが前記第２
の電流源の他端及び出力端子に接続され、ソースが前記
第１のＭＯＳトランジスタのソースに接続され、ゲート
に第２の入力端子が接続される第２のＭＯＳトランジス
タと、前記第１及び第２のＭＯＳトランジスタと同じ導
電型で、ドレインが前記第１及び第２のＭＯＳトランジ
スタのソースに接続され、ソースがグランドまたは電源
に接続される第３のＭＯＳトランジスタと、前記第１の
電流源の他端と前記第３のＭＯＳトランジスタのゲート
との間に設けられるレベルシフト手段と、一方の電極が
前記出力端子に接続されたキャパシタとを具備する単位
積分回路を備えることを特徴としている。
【００４６】そして、上記第１、第２のフィルタ回路に
おいて、下記（ｉ）のような特徴を備えている。
おいて、下記（ｉ）のような特徴を備えている。
【００４７】（ｉ）前記第１の電流源と前記第２の電流
源の電流値の比を実質的に一定に保ちつつその値を変化
させることにより、前記単位積分回路の積分定数を調整
できる。
源の電流値の比を実質的に一定に保ちつつその値を変化
させることにより、前記単位積分回路の積分定数を調整
できる。
【００４８】また、上記第２の目的を達成するため、本
発明の第３のフィルタ回路は、一端が電源またはグラン
ドに接続される第１乃至第４の電流源と、ドレインが前
記第１の電流源の他端に接続され、ゲートに第１の入力
端子が接続される第１のＭＯＳトランジスタと、前記第
１のＭＯＳトランジスタと同じ導電型で、ドレインが前
記第２の電流源の他端及び第１の出力端子に接続され、
ソースが前記第１のＭＯＳトランジスタのソースに接続
され、ゲートに第２の入力端子が接続される第２のＭＯ
Ｓトランジスタと、前記第１及び第２のＭＯＳトランジ
スタと同じ導電型で、ドレインが前記第１及び第２のＭ
ＯＳトランジスタのソースに接続され、ソースがグラン
ドまたは電源に接続され、ゲートが前記第１の電流源の
他端に接続される第３のＭＯＳトランジスタと、前記第
１乃至第３のＭＯＳトランジスタと同じ導電型で、ドレ
インが前記第３の電流源の他端に接続され、ゲートに前
記第２の入力端子が接続される第４のＭＯＳトランジス
タと、前記第１乃至第４のＭＯＳトランジスタと同じ導
電型で、ドレインが前記第４の電流源の他端及び第２の
出力端子に接続され、ソースが前記第４のＭＯＳトラン
ジスタのソースに接続され、ゲートに前記第１の入力端
子が接続される第５のＭＯＳトランジスタと、前記第１
乃至第５のＭＯＳトランジスタと同じ導電型で、ドレイ
ンが前記第４及び第５のＭＯＳトランジスタのソースに
接続され、ソースがグランドまたは電源に接続され、ゲ
ートが前記第３の電流源の他端に接続される第６のＭＯ
Ｓトランジスタと、前記第１及び第２の出力端子に接続
されたキャパシタとを具備する単位積分回路を備えるこ
とを特徴としている。
発明の第３のフィルタ回路は、一端が電源またはグラン
ドに接続される第１乃至第４の電流源と、ドレインが前
記第１の電流源の他端に接続され、ゲートに第１の入力
端子が接続される第１のＭＯＳトランジスタと、前記第
１のＭＯＳトランジスタと同じ導電型で、ドレインが前
記第２の電流源の他端及び第１の出力端子に接続され、
ソースが前記第１のＭＯＳトランジスタのソースに接続
され、ゲートに第２の入力端子が接続される第２のＭＯ
Ｓトランジスタと、前記第１及び第２のＭＯＳトランジ
スタと同じ導電型で、ドレインが前記第１及び第２のＭ
ＯＳトランジスタのソースに接続され、ソースがグラン
ドまたは電源に接続され、ゲートが前記第１の電流源の
他端に接続される第３のＭＯＳトランジスタと、前記第
１乃至第３のＭＯＳトランジスタと同じ導電型で、ドレ
インが前記第３の電流源の他端に接続され、ゲートに前
記第２の入力端子が接続される第４のＭＯＳトランジス
タと、前記第１乃至第４のＭＯＳトランジスタと同じ導
電型で、ドレインが前記第４の電流源の他端及び第２の
出力端子に接続され、ソースが前記第４のＭＯＳトラン
ジスタのソースに接続され、ゲートに前記第１の入力端
子が接続される第５のＭＯＳトランジスタと、前記第１
乃至第５のＭＯＳトランジスタと同じ導電型で、ドレイ
ンが前記第４及び第５のＭＯＳトランジスタのソースに
接続され、ソースがグランドまたは電源に接続され、ゲ
ートが前記第３の電流源の他端に接続される第６のＭＯ
Ｓトランジスタと、前記第１及び第２の出力端子に接続
されたキャパシタとを具備する単位積分回路を備えるこ
とを特徴としている。
【００４９】上記第２の目的を達成するため、本発明の
第４のフィルタ回路は、一端が電源またはグランドに接
続される第１乃至第４の電流源と、ドレインが前記第１
の電流源の他端に接続され、ゲートに第１の入力端子が
接続される第１のＭＯＳトランジスタと、前記第１のＭ
ＯＳトランジスタと同じ導電型で、ドレインが前記第２
の電流源の他端及び第１の出力端子に接続され、ソース
が前記第１のＭＯＳトランジスタのソースに接続され、
ゲートに第２の入力端子が接続される第２のＭＯＳトラ
ンジスタと、前記第１及び第２のＭＯＳトランジスタと
同じ導電型で、ドレインが前記第１及び第２のＭＯＳト
ランジスタのソースに接続され、ソースがグランドまた
は電源に接続され、ゲートが前記第１の電流源の他端に
接続される第３のＭＯＳトランジスタと、前記第１乃至
第３のＭＯＳトランジスタと同じ導電型で、ドレインが
前記第３の電流源の他端に接続され、ゲートに第３の入
力端子が接続される第４のＭＯＳトランジスタと、前記
第１乃至第４のＭＯＳトランジスタと同じ導電型で、ド
レインが前記第４の電流源の他端及び第２の出力端子に
接続され、ソースが前記第４のＭＯＳトランジスタのソ
ースに接続され、ゲートに第４の入力端子が接続される
第５のＭＯＳトランジスタと、前記第１乃至第５のＭＯ
Ｓトランジスタと同じ導電型で、ドレインが前記第４及
び第５のＭＯＳトランジスタのソースに接続され、ソー
スがグランドまたは電源に接続され、ゲートが前記第３
の電流源の他端に接続される第６のＭＯＳトランジスタ
と、前記第１及び第２の出力端子に接続されたキャパシ
タとを具備する単位積分回路を備え、前記第２及び第４
の入力端子の組並びに前記第１及び第３の入力端子の組
のうちの一方の組に第１の差動信号を入力し、他方の組
には第２の差動信号を入力するか、もしくは入力端子同
士を接続して直流入力端子として用いることを特徴とし
ている。
第４のフィルタ回路は、一端が電源またはグランドに接
続される第１乃至第４の電流源と、ドレインが前記第１
の電流源の他端に接続され、ゲートに第１の入力端子が
接続される第１のＭＯＳトランジスタと、前記第１のＭ
ＯＳトランジスタと同じ導電型で、ドレインが前記第２
の電流源の他端及び第１の出力端子に接続され、ソース
が前記第１のＭＯＳトランジスタのソースに接続され、
ゲートに第２の入力端子が接続される第２のＭＯＳトラ
ンジスタと、前記第１及び第２のＭＯＳトランジスタと
同じ導電型で、ドレインが前記第１及び第２のＭＯＳト
ランジスタのソースに接続され、ソースがグランドまた
は電源に接続され、ゲートが前記第１の電流源の他端に
接続される第３のＭＯＳトランジスタと、前記第１乃至
第３のＭＯＳトランジスタと同じ導電型で、ドレインが
前記第３の電流源の他端に接続され、ゲートに第３の入
力端子が接続される第４のＭＯＳトランジスタと、前記
第１乃至第４のＭＯＳトランジスタと同じ導電型で、ド
レインが前記第４の電流源の他端及び第２の出力端子に
接続され、ソースが前記第４のＭＯＳトランジスタのソ
ースに接続され、ゲートに第４の入力端子が接続される
第５のＭＯＳトランジスタと、前記第１乃至第５のＭＯ
Ｓトランジスタと同じ導電型で、ドレインが前記第４及
び第５のＭＯＳトランジスタのソースに接続され、ソー
スがグランドまたは電源に接続され、ゲートが前記第３
の電流源の他端に接続される第６のＭＯＳトランジスタ
と、前記第１及び第２の出力端子に接続されたキャパシ
タとを具備する単位積分回路を備え、前記第２及び第４
の入力端子の組並びに前記第１及び第３の入力端子の組
のうちの一方の組に第１の差動信号を入力し、他方の組
には第２の差動信号を入力するか、もしくは入力端子同
士を接続して直流入力端子として用いることを特徴とし
ている。
【００５０】さらに、上記第２の目的を達成するため、
本発明の第５のフィルタ回路は、一端が電源またはグラ
ンドに接続される第１及び第２の電流源と、ドレインが
前記第１の電流源の他端に接続され、ゲートに第１の入
力端子が接続される第１のＭＯＳトランジスタと、電源
またはグランドに接続されたカレントミラー回路と、前
記第１のＭＯＳトランジスタと同じ導電型で、ドレイン
が出力端子及び前記カレントミラー回路の出力ノードに
接続され、ソースが前記第１のＭＯＳトランジスタのソ
ースに接続され、ゲートに第２の入力端子が接続される
第２のＭＯＳトランジスタと、前記第１及び第２のＭＯ
Ｓトランジスタと同じ導電型で、ドレインが前記第１及
び第２のＭＯＳトランジスタのソースに接続され、ソー
スがグランドまたは電源に接続され、ゲートが前記第１
の電流源の他端に接続される第３のＭＯＳトランジスタ
と、前記第１乃至第３のＭＯＳトランジスタと同じ導電
型で、ドレインが前記第２の電流源の他端に接続され、
ゲートに前記第２の入力端子が接続される第４のＭＯＳ
トランジスタと、前記第１乃至第４のＭＯＳトランジス
タと同じ導電型で、ドレインが前記カレントミラー回路
の入力ノードに接続され、ソースが前記第４のＭＯＳト
ランジスタのソースに接続され、ゲートに前記第１の入
力端子が接続される第５のＭＯＳトランジスタと、前記
第１乃至第５のＭＯＳトランジスタと同じ導電型で、ド
レインが前記第４及び第５のＭＯＳトランジスタのソー
スに接続され、ソースがグランドまたは電源に接続さ
れ、ゲートが前記第２の電流源の他端に接続される第６
のＭＯＳトランジスタと、一方の電極が前記出力端子に
接続されたキャパシタとを具備する単位積分回路を備え
ることを特徴としている。
本発明の第５のフィルタ回路は、一端が電源またはグラ
ンドに接続される第１及び第２の電流源と、ドレインが
前記第１の電流源の他端に接続され、ゲートに第１の入
力端子が接続される第１のＭＯＳトランジスタと、電源
またはグランドに接続されたカレントミラー回路と、前
記第１のＭＯＳトランジスタと同じ導電型で、ドレイン
が出力端子及び前記カレントミラー回路の出力ノードに
接続され、ソースが前記第１のＭＯＳトランジスタのソ
ースに接続され、ゲートに第２の入力端子が接続される
第２のＭＯＳトランジスタと、前記第１及び第２のＭＯ
Ｓトランジスタと同じ導電型で、ドレインが前記第１及
び第２のＭＯＳトランジスタのソースに接続され、ソー
スがグランドまたは電源に接続され、ゲートが前記第１
の電流源の他端に接続される第３のＭＯＳトランジスタ
と、前記第１乃至第３のＭＯＳトランジスタと同じ導電
型で、ドレインが前記第２の電流源の他端に接続され、
ゲートに前記第２の入力端子が接続される第４のＭＯＳ
トランジスタと、前記第１乃至第４のＭＯＳトランジス
タと同じ導電型で、ドレインが前記カレントミラー回路
の入力ノードに接続され、ソースが前記第４のＭＯＳト
ランジスタのソースに接続され、ゲートに前記第１の入
力端子が接続される第５のＭＯＳトランジスタと、前記
第１乃至第５のＭＯＳトランジスタと同じ導電型で、ド
レインが前記第４及び第５のＭＯＳトランジスタのソー
スに接続され、ソースがグランドまたは電源に接続さ
れ、ゲートが前記第２の電流源の他端に接続される第６
のＭＯＳトランジスタと、一方の電極が前記出力端子に
接続されたキャパシタとを具備する単位積分回路を備え
ることを特徴としている。
【００５１】そして、上記第３または第４のフィルタ回
路において下記（ｊ），（ｋ）、上記第５のフィルタ回
路において下記（ｌ），（ｍ）のような特徴を備えてい
る。
路において下記（ｊ），（ｋ）、上記第５のフィルタ回
路において下記（ｌ），（ｍ）のような特徴を備えてい
る。
【００５２】（ｊ）前記第１の電流源の他端と前記第３
のＭＯＳトランジスタのゲートとの間に設けられる第１
のレベルシフト手段と、前記第３の電流源の他端と前記
第６のＭＯＳトランジスタのゲートとの間に設けられる
第２のレベルシフト手段とを更に具備する。
のＭＯＳトランジスタのゲートとの間に設けられる第１
のレベルシフト手段と、前記第３の電流源の他端と前記
第６のＭＯＳトランジスタのゲートとの間に設けられる
第２のレベルシフト手段とを更に具備する。
【００５３】（ｋ）前記第１乃至第４の電流源の電流値
の比を実質的に一定に保ちつつその値を変化させること
により、前記単位積分回路の積分定数を調整できる。
の比を実質的に一定に保ちつつその値を変化させること
により、前記単位積分回路の積分定数を調整できる。
【００５４】（ｌ）前記第１の電流源の他端と前記第３
のＭＯＳトランジスタのゲートとの間に設けられる第１
のレベルシフト手段と、前記第２の電流源の他端と前記
第６のＭＯＳトランジスタのゲートとの間に設けられる
第２のレベルシフト手段とを更に具備する。
のＭＯＳトランジスタのゲートとの間に設けられる第１
のレベルシフト手段と、前記第２の電流源の他端と前記
第６のＭＯＳトランジスタのゲートとの間に設けられる
第２のレベルシフト手段とを更に具備する。
【００５５】（ｍ）前記第１及び第２の電流源の電流
値、及び前記カレントミラー回路を流れる電流の電流値
の比を実質的に一定に保ちつつその値を変化させること
により、前記単位積分回路の積分定数を調整できる。
値、及び前記カレントミラー回路を流れる電流の電流値
の比を実質的に一定に保ちつつその値を変化させること
により、前記単位積分回路の積分定数を調整できる。
【００５６】このような回路構成は、差動回路の形式を
取りつつも、第１のＭＯＳトランジスタと第４のＭＯＳ
トランジスタに流れる電流は、定電流源から供給される
電流だけであり、入力信号に関わらず常に一定のため、
そのゲート・ソース間電圧は常に一定である。したがっ
て、入力電圧は第２のＭＯＳトランジスタと第５のＭＯ
Ｓトランジスタにだけ掛かることになる。つまり差動の
構成ではあるが、第１のＭＯＳトランジスタと第４のＭ
ＯＳトランジスタはそれぞれ、第２のＭＯＳトランジス
タと第５のＭＯＳトランジスタにバイアス電圧を与える
だけの役割であり、実際の信号の電圧電流変換に関わっ
ているのは片側の第２のＭＯＳトランジスタと第５のＭ
ＯＳトランジスタだけである。したがって、上記第１お
よび第２のフィルタ回路における入力信号の電圧電流変
換は、実質的には単独のトランジスタだけで実行される
ことになり、その変換式は非常に単純な形になる。また
これを２組組み合わせた第３乃至第５のフィルタ回路で
は、後述するような原理でひずみ成分を取り除くことが
でき、広い入力範囲に亘って直線性の良い特性を持つ回
路が実現できる。しかも、この場合のｇｍ値は第１乃至
第４の電流源の電流値の平方根に比例するために、この
電流値を変えることによってフィルタの特性を調整する
ことも可能となる。
取りつつも、第１のＭＯＳトランジスタと第４のＭＯＳ
トランジスタに流れる電流は、定電流源から供給される
電流だけであり、入力信号に関わらず常に一定のため、
そのゲート・ソース間電圧は常に一定である。したがっ
て、入力電圧は第２のＭＯＳトランジスタと第５のＭＯ
Ｓトランジスタにだけ掛かることになる。つまり差動の
構成ではあるが、第１のＭＯＳトランジスタと第４のＭ
ＯＳトランジスタはそれぞれ、第２のＭＯＳトランジス
タと第５のＭＯＳトランジスタにバイアス電圧を与える
だけの役割であり、実際の信号の電圧電流変換に関わっ
ているのは片側の第２のＭＯＳトランジスタと第５のＭ
ＯＳトランジスタだけである。したがって、上記第１お
よび第２のフィルタ回路における入力信号の電圧電流変
換は、実質的には単独のトランジスタだけで実行される
ことになり、その変換式は非常に単純な形になる。また
これを２組組み合わせた第３乃至第５のフィルタ回路で
は、後述するような原理でひずみ成分を取り除くことが
でき、広い入力範囲に亘って直線性の良い特性を持つ回
路が実現できる。しかも、この場合のｇｍ値は第１乃至
第４の電流源の電流値の平方根に比例するために、この
電流値を変えることによってフィルタの特性を調整する
ことも可能となる。
【００５７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 ［第１の実施形態］本発明の第１の実施形態に係る差動
増幅器を図１に示す。この回路は、ＮＭＯＳ（Ｎチャネ
ル型ＭＯＳ）トランジスタＭ41〜Ｍ43および電流源15で
構成する最も基本的な差動増幅回路である。この回路
は、差動トランジスタＭ41のゲートに接続された入力端
子13と差動トランジスタＭ42のゲートに接続された入力
端子14間に差動入力信号Ｖin1、Ｖin2を与え、トランジ
スタＭ42のドレインより出力電流Ｉoutを得るものであ
る。この回路のバイアス電流Ｉbは、電流源15からトラ
ンジスタＭ41のドレインに供給する。これによって、ト
ランジスタＭ41を流れる電流は常に一定値Ｉbとなる。
て図面を参照して説明する。 ［第１の実施形態］本発明の第１の実施形態に係る差動
増幅器を図１に示す。この回路は、ＮＭＯＳ（Ｎチャネ
ル型ＭＯＳ）トランジスタＭ41〜Ｍ43および電流源15で
構成する最も基本的な差動増幅回路である。この回路
は、差動トランジスタＭ41のゲートに接続された入力端
子13と差動トランジスタＭ42のゲートに接続された入力
端子14間に差動入力信号Ｖin1、Ｖin2を与え、トランジ
スタＭ42のドレインより出力電流Ｉoutを得るものであ
る。この回路のバイアス電流Ｉbは、電流源15からトラ
ンジスタＭ41のドレインに供給する。これによって、ト
ランジスタＭ41を流れる電流は常に一定値Ｉbとなる。
【００５８】上記差動トランジスタ対Ｍ41とＭ42のドレ
イン電流の比は、差動入力信号Ｖin1とＶin2の差電圧に
よってほぼ決まる。一方、トランジスタＭ41のドレイン
が、トランジスタ対Ｍ41とＭ42のソース共通接続点にド
レインが接続されたソース接地のトランジスタＭ43のゲ
ートに接続されている。したがって、Ｖin1とＶin2のあ
る差動電圧に対して、その条件下でトランジスタＭ41の
ドレイン電流がＩbとなるようにトランジスタＭ43のゲ
ートに帰還がかかる。
イン電流の比は、差動入力信号Ｖin1とＶin2の差電圧に
よってほぼ決まる。一方、トランジスタＭ41のドレイン
が、トランジスタ対Ｍ41とＭ42のソース共通接続点にド
レインが接続されたソース接地のトランジスタＭ43のゲ
ートに接続されている。したがって、Ｖin1とＶin2のあ
る差動電圧に対して、その条件下でトランジスタＭ41の
ドレイン電流がＩbとなるようにトランジスタＭ43のゲ
ートに帰還がかかる。
【００５９】トランジスタＭ41に流れる電流はＩbで一
定であるので、このトランジスタＭ41のゲート・ソース
間電圧ＶGS41は一定であり、トランジスタＭ41とＭ42の
ソース結合端電圧は、常にＶin1から一定電圧だけ下が
った電圧で固定される。したがって、電圧Ｖin1とＶin2
の差電圧の平均が０であれば、トランジスタＭ42はこの
降下電圧分でバイアスされ、トランジスタＭ41とＭ42の
チャネル長／チャネル幅比や特性が実質的に等しければ
トランジスタＭ42の直流電流はＩbと等しくなる。ま
た、トランジスタＭ41のゲート・ソース間電圧は一定な
ので電圧Ｖin1とＶin2の差電圧は全てトランジスタＭ42
に加わることになる。
定であるので、このトランジスタＭ41のゲート・ソース
間電圧ＶGS41は一定であり、トランジスタＭ41とＭ42の
ソース結合端電圧は、常にＶin1から一定電圧だけ下が
った電圧で固定される。したがって、電圧Ｖin1とＶin2
の差電圧の平均が０であれば、トランジスタＭ42はこの
降下電圧分でバイアスされ、トランジスタＭ41とＭ42の
チャネル長／チャネル幅比や特性が実質的に等しければ
トランジスタＭ42の直流電流はＩbと等しくなる。ま
た、トランジスタＭ41のゲート・ソース間電圧は一定な
ので電圧Ｖin1とＶin2の差電圧は全てトランジスタＭ42
に加わることになる。
【００６０】したがって、交流的には「Ｖin2−Ｖin1」
を入力電圧とするソース接地トランジスタの動作と等価
になる。単なるソース接地トランジスタの動作と異なる
のは、トランジスタＭ42を入力に依存しない任意の電流
Ｉbでバイアスできるという点であり、これによって入
力の同相電圧除去を実現できる。
を入力電圧とするソース接地トランジスタの動作と等価
になる。単なるソース接地トランジスタの動作と異なる
のは、トランジスタＭ42を入力に依存しない任意の電流
Ｉbでバイアスできるという点であり、これによって入
力の同相電圧除去を実現できる。
【００６１】いま、トランジスタＭ41とＭ42は同一サイ
ズおよび同一形状のトランジスタであり、両トランジス
タはいずれも飽和領域（ピンチオフ領域）で動作してい
るものとし、簡単化のため短チャネル効果は考慮しない
とすると、電圧Ｖin1、Ｖin2と電流Ｉoutとの関係は次
式で表わすことができる。
ズおよび同一形状のトランジスタであり、両トランジス
タはいずれも飽和領域（ピンチオフ領域）で動作してい
るものとし、簡単化のため短チャネル効果は考慮しない
とすると、電圧Ｖin1、Ｖin2と電流Ｉoutとの関係は次
式で表わすことができる。
【００６２】 Ｍ41：Ｉb＝（ｋ／２）（ＶGS41−Ｖth）２ …（１６）
【００６３】
【数１】
【００６４】ただしＶin＝Ｖin2−Ｖin1 なお、図１に示した回路では、基本となる差動トランジ
スタＭ41、Ｍ42並びにトランジスタＭ43をそれぞれＮＭ
ＯＳで構成した例を示したが、電源ＶccをグランドＧＮ
Ｄに、グランドＧＮＤを電源Ｖccに、ＮＭＯＳトランジ
スタをＰＭＯＳ（Ｐチャネル型ＭＯＳ）トランジスタに
それぞれ置き換えても全く同じ動作をさせることができ
る。また、入力端子13、14に差動入力信号Ｖin1、Ｖin2
を入力することを前提に説明したが、入力端子13、14の
どちらか一方にだけ時間的に変化する入力信号を与え、
他方の入力端子には、例えばこの入力信号の直流電圧分
と実質的に等しい電圧のバイアスを供給しておく、とい
う使い方も可能である。
スタＭ41、Ｍ42並びにトランジスタＭ43をそれぞれＮＭ
ＯＳで構成した例を示したが、電源ＶccをグランドＧＮ
Ｄに、グランドＧＮＤを電源Ｖccに、ＮＭＯＳトランジ
スタをＰＭＯＳ（Ｐチャネル型ＭＯＳ）トランジスタに
それぞれ置き換えても全く同じ動作をさせることができ
る。また、入力端子13、14に差動入力信号Ｖin1、Ｖin2
を入力することを前提に説明したが、入力端子13、14の
どちらか一方にだけ時間的に変化する入力信号を与え、
他方の入力端子には、例えばこの入力信号の直流電圧分
と実質的に等しい電圧のバイアスを供給しておく、とい
う使い方も可能である。
【００６５】［第２の実施形態］本発明の第２の実施形
態に係る差動増幅器を図２に示す。この回路は、図１に
示した第１の実施形態におけるトランジスタＭ41のドレ
インとトランジスタＭ43のゲート間にレベルシフト回路
ＬＳを挿入したものである。図１の回路では、トランジ
スタＭ41とＭ42とが飽和領域で動作するというのが前提
条件になっている。トランジスタＭ43に必要とされる電
流によって、このトランジスタＭ43のゲート・ソース間
電圧が決まり、この電圧によってトランジスタＭ41のド
レイン電圧が決まる。入力信号Ｖin1のレベルが高い場
合、トランジスタＭ41のソース結合端電圧が上昇して、
トランジスタＭ41において十分なドレイン・ソース間電
圧が確保できない、という問題が起こる。これは入力の
ダイナミックレンジを挟め、線形範囲を減少させる。
態に係る差動増幅器を図２に示す。この回路は、図１に
示した第１の実施形態におけるトランジスタＭ41のドレ
インとトランジスタＭ43のゲート間にレベルシフト回路
ＬＳを挿入したものである。図１の回路では、トランジ
スタＭ41とＭ42とが飽和領域で動作するというのが前提
条件になっている。トランジスタＭ43に必要とされる電
流によって、このトランジスタＭ43のゲート・ソース間
電圧が決まり、この電圧によってトランジスタＭ41のド
レイン電圧が決まる。入力信号Ｖin1のレベルが高い場
合、トランジスタＭ41のソース結合端電圧が上昇して、
トランジスタＭ41において十分なドレイン・ソース間電
圧が確保できない、という問題が起こる。これは入力の
ダイナミックレンジを挟め、線形範囲を減少させる。
【００６６】そこで、この問題を回避するために、上記
レベルシフト回路ＬＳを設けている。レベルシフト回路
ＬＳを設けることにより、トランジスタＭ41のドレイン
電圧は、このレベルシフト回路ＬＳによるレベルシフト
電圧分だけ上昇し、その分だけドレイン・ソース間電圧
に余裕が生まれ、線形範囲の減少を抑えることができ
る。
レベルシフト回路ＬＳを設けている。レベルシフト回路
ＬＳを設けることにより、トランジスタＭ41のドレイン
電圧は、このレベルシフト回路ＬＳによるレベルシフト
電圧分だけ上昇し、その分だけドレイン・ソース間電圧
に余裕が生まれ、線形範囲の減少を抑えることができ
る。
【００６７】［第３の実施形態］本発明の第３の実施形
態に係る差動増幅器を図３に示す。この回路は、ＭＯＳ
トランジスタＭ41〜Ｍ43と電流源15とで構成した図１の
回路を２組並列に接続し、入力端子同士を交差させて接
続することにより完全差動型の回路を構成したものであ
る。つまりトランジスタＭ41〜Ｍ43と電流源15とから成
る第１の差動回路17と、トランジスタＭ44〜Ｍ46と電流
源16とから成る第２の差動回路18とで構成し、トランジ
スタＭ41、Ｍ45のゲートを入力端子19に接続してこれに
差動入力信号の正極信号Ｖin+を入力し、トランジスタ
Ｍ42、Ｍ44のゲートを入力端子20に接続してこれに差動
入力信号の負極信号Ｖin-を入力している。そして、上
記第１の差動回路17のトランジスタＭ42のドレインに出
力端子21を接続し、上記第２の差動回路18のトランジス
タＭ45のドレインに出力端子22を接続し、出力端子21か
ら負極信号の出力電流Ｉout-、出力端子22から正極信号
の出力電流Ｉout+をそれぞれ得るようにしたものであ
る。
態に係る差動増幅器を図３に示す。この回路は、ＭＯＳ
トランジスタＭ41〜Ｍ43と電流源15とで構成した図１の
回路を２組並列に接続し、入力端子同士を交差させて接
続することにより完全差動型の回路を構成したものであ
る。つまりトランジスタＭ41〜Ｍ43と電流源15とから成
る第１の差動回路17と、トランジスタＭ44〜Ｍ46と電流
源16とから成る第２の差動回路18とで構成し、トランジ
スタＭ41、Ｍ45のゲートを入力端子19に接続してこれに
差動入力信号の正極信号Ｖin+を入力し、トランジスタ
Ｍ42、Ｍ44のゲートを入力端子20に接続してこれに差動
入力信号の負極信号Ｖin-を入力している。そして、上
記第１の差動回路17のトランジスタＭ42のドレインに出
力端子21を接続し、上記第２の差動回路18のトランジス
タＭ45のドレインに出力端子22を接続し、出力端子21か
ら負極信号の出力電流Ｉout-、出力端子22から正極信号
の出力電流Ｉout+をそれぞれ得るようにしたものであ
る。
【００６８】このように構成すれば、出力電流Ｉout+と
Ｉout-は、上記（１７）式を用いて次式のように表わす
ことができる。
Ｉout-は、上記（１７）式を用いて次式のように表わす
ことができる。
【００６９】
【数２】
【００７０】
【数３】
【００７１】ここで、Ｉb1＝Ｉb2＝Ｉbとおいて、出力
の差電流「Ｉout+−Ｉout-」を計算すると、
の差電流「Ｉout+−Ｉout-」を計算すると、
【００７２】
【数４】
【００７３】ということになる。この式は出力の差電流
が入力電圧Ｖinに完全に比例することを表わしている。
しかも各トランジスタが飽和領域で動作するという条件
下であれば、（２０）式が常に成り立つので、広い線形
動作範囲を持つ。入力電圧に対する出力電流への変換係
数（トランスコンダクタンス）ｇｍはｋとＩbで決ま
り、
が入力電圧Ｖinに完全に比例することを表わしている。
しかも各トランジスタが飽和領域で動作するという条件
下であれば、（２０）式が常に成り立つので、広い線形
動作範囲を持つ。入力電圧に対する出力電流への変換係
数（トランスコンダクタンス）ｇｍはｋとＩbで決ま
り、
【００７４】
【数５】
【００７５】となる。この式からも明らかなように、ｇ
ｍはバイアス電流Ｉbの平方根に比例する。
ｍはバイアス電流Ｉbの平方根に比例する。
【００７６】したがって、バイアス電流を変化させるこ
とにより、ｇｍを制御することができ、可変利得アンプ
などにも応用することができる。また、この回路は図１
の差動回路を２組用いて構成したものなので、差動回路
の特徴である入力信号の同相分を除去する能力に優れて
いるという利点はそのまま有している。さらに、この回
路は、図２２に示した従来技術の回路の利点は全て備え
ている。しかも、図２２に示したようなカレントミラー
回路を多用するものではないので、素子の製造ばらつき
で直線性が悪化するようなこともなく、高周波領域で特
性が劣化するようなこともない。さらに図２２に示した
回路と比べて、素子数が約半分と少なく、回路規模が小
さく消費電流も少ないという利点がある。
とにより、ｇｍを制御することができ、可変利得アンプ
などにも応用することができる。また、この回路は図１
の差動回路を２組用いて構成したものなので、差動回路
の特徴である入力信号の同相分を除去する能力に優れて
いるという利点はそのまま有している。さらに、この回
路は、図２２に示した従来技術の回路の利点は全て備え
ている。しかも、図２２に示したようなカレントミラー
回路を多用するものではないので、素子の製造ばらつき
で直線性が悪化するようなこともなく、高周波領域で特
性が劣化するようなこともない。さらに図２２に示した
回路と比べて、素子数が約半分と少なく、回路規模が小
さく消費電流も少ないという利点がある。
【００７７】図４は、上記図３に示した回路の変形例で
ある。この回路は、２組の差動回路17、18を並列に接続
して完全差動型の回路を構成した点は同じであるが、ト
ランジスタＭ41、Ｍ42、Ｍ44およびＭ45のゲートに差動
入力信号の正極信号、負極信号およびこれらの差動信号
の直流電圧分に実質的に等しい電圧を与えるようにして
いる。すなわち、トランジスタＭ41のゲートとトランジ
スタＭ44のゲートを入力端子23に接続し、この入力端子
23に直流電源24から基準電圧Ｖindcを印加する。また、
トランジスタＭ42のゲートを入力端子19に接続して正極
信号Ｖin+を与えるとともに、この入力端子19と上記入
力端子23間に抵抗Ｒin+を接続する。さらに、トランジ
スタＭ45のゲートを入力端子20に接続して負極信号Ｖin
-を与えるとともに、この入力端子20と上記入力端子23
間に抵抗Ｒin-を接続している。
ある。この回路は、２組の差動回路17、18を並列に接続
して完全差動型の回路を構成した点は同じであるが、ト
ランジスタＭ41、Ｍ42、Ｍ44およびＭ45のゲートに差動
入力信号の正極信号、負極信号およびこれらの差動信号
の直流電圧分に実質的に等しい電圧を与えるようにして
いる。すなわち、トランジスタＭ41のゲートとトランジ
スタＭ44のゲートを入力端子23に接続し、この入力端子
23に直流電源24から基準電圧Ｖindcを印加する。また、
トランジスタＭ42のゲートを入力端子19に接続して正極
信号Ｖin+を与えるとともに、この入力端子19と上記入
力端子23間に抵抗Ｒin+を接続する。さらに、トランジ
スタＭ45のゲートを入力端子20に接続して負極信号Ｖin
-を与えるとともに、この入力端子20と上記入力端子23
間に抵抗Ｒin-を接続している。
【００７８】このように構成しても基本的な動作は同じ
であるが、ｇｍは（２１）式の半分となる。
であるが、ｇｍは（２１）式の半分となる。
【００７９】また、図５に示すように構成しても、図３
および図４に示した回路と同じ動作が可能である。図５
に示す回路では、トランジスタＭ42のゲートとトランジ
スタＭ45のゲートを入力端子23に接続し、この入力端子
23に直流電源24から基準電圧Ｖindcを印加する。また、
トランジスタＭ41のゲートを入力端子19に接続して正極
信号Ｖin+を与えるとともに、この入力端子19と上記入
力端子23間に抵抗Ｒin+を接続する。さらに、トランジ
スタＭ44のゲートを入力端子20に接続して負極信号Ｖin
-を与えるとともに、この入力端子20と上記入力端子23
間に抵抗Ｒin-を接続する。
および図４に示した回路と同じ動作が可能である。図５
に示す回路では、トランジスタＭ42のゲートとトランジ
スタＭ45のゲートを入力端子23に接続し、この入力端子
23に直流電源24から基準電圧Ｖindcを印加する。また、
トランジスタＭ41のゲートを入力端子19に接続して正極
信号Ｖin+を与えるとともに、この入力端子19と上記入
力端子23間に抵抗Ｒin+を接続する。さらに、トランジ
スタＭ44のゲートを入力端子20に接続して負極信号Ｖin
-を与えるとともに、この入力端子20と上記入力端子23
間に抵抗Ｒin-を接続する。
【００８０】図６は上記図３に示した回路の他の変形例
について示すもので、図３の回路の電流出力端子21、22
に負荷として抵抗Ｒo1とＲo2をそれぞれ接続し、電圧出
力としたものである。この回路の入力から出力までのゲ
インは（２１）式のｇｍに負荷の抵抗値を掛けた値とな
り、Ｒo1＝Ｒo2＝Ｒoとすると、
について示すもので、図３の回路の電流出力端子21、22
に負荷として抵抗Ｒo1とＲo2をそれぞれ接続し、電圧出
力としたものである。この回路の入力から出力までのゲ
インは（２１）式のｇｍに負荷の抵抗値を掛けた値とな
り、Ｒo1＝Ｒo2＝Ｒoとすると、
【００８１】
【数６】
【００８２】となる。
【００８３】図７は、上記図６に示した差動増幅器の変
形例である。変形点の１つは、入力部の２組の差動回路
17、18には図２のタイプの回路を用いていることであ
る。すなわち、差動回路17、18に電流を供給するトラン
ジスタＭ43とＭ46のゲートに、トランジスタＭ41とＭ44
のドレイン電圧をそれぞれレベルシフト回路ＬＳ1、Ｌ
Ｓ2を介して一定の電圧だけレベルシフトして与えてい
る。これにより入力部の２組の差動回路17、18の線形動
作範囲をさらに広げている。
形例である。変形点の１つは、入力部の２組の差動回路
17、18には図２のタイプの回路を用いていることであ
る。すなわち、差動回路17、18に電流を供給するトラン
ジスタＭ43とＭ46のゲートに、トランジスタＭ41とＭ44
のドレイン電圧をそれぞれレベルシフト回路ＬＳ1、Ｌ
Ｓ2を介して一定の電圧だけレベルシフトして与えてい
る。これにより入力部の２組の差動回路17、18の線形動
作範囲をさらに広げている。
【００８４】上記レベルシフト回路ＬＳ1、ＬＳ2は、ド
レイン・ゲートをショートしたトランジスタＭ49、Ｍ50
と電流源25、26を用いて構成している。上記各トランジ
スタＭ49、Ｍ50に、電流源25、26による電流Ｉ0を流す
ことによって発生するゲート・ソース電圧を用いて、こ
の電圧分だけレベルシフトさせている。この際には、差
動回路17、18に電源Ｖcc側から電流を供給する電流源1
5、16はそれぞれ、電流Ｉbにレベルシフト用の電流Ｉo
を加えた電流値Ｉa（Ｉa＝Ｉb＋Ｉo）としている。
レイン・ゲートをショートしたトランジスタＭ49、Ｍ50
と電流源25、26を用いて構成している。上記各トランジ
スタＭ49、Ｍ50に、電流源25、26による電流Ｉ0を流す
ことによって発生するゲート・ソース電圧を用いて、こ
の電圧分だけレベルシフトさせている。この際には、差
動回路17、18に電源Ｖcc側から電流を供給する電流源1
5、16はそれぞれ、電流Ｉbにレベルシフト用の電流Ｉo
を加えた電流値Ｉa（Ｉa＝Ｉb＋Ｉo）としている。
【００８５】なお、この例ではレベルシフトにトランジ
スタを用いたが、トランジスタＭ49とＭ50の代わりに抵
抗を用いてレベルシフトする方法もあり、同様の効果を
得ることができる。
スタを用いたが、トランジスタＭ49とＭ50の代わりに抵
抗を用いてレベルシフトする方法もあり、同様の効果を
得ることができる。
【００８６】変形点のもうひとつは、電流出力端子21、
22に、負荷として抵抗Ｒ1とＲ2に加えてＰＭＯＳトラン
ジスタＭ47とＭ48を接続したことである。すなわち、ト
ランジスタＭ47、Ｍ48のソースを電源Ｖccに接続し、ド
レインをトランジスタＭ42、Ｍ45のドレインおよび出力
端子21、22にそれぞれ接続し、ゲートを共通接続してい
る。また、抵抗Ｒ1の一端はＭＯＳトランジスタＭ47、
Ｍ48のゲート共通点に接続し、他端をＭＯＳトランジス
タＭ42、Ｍ47のドレインに接続している。上記抵抗Ｒ2
の一端はＭＯＳトランジスタＭ47、Ｍ48のゲート共通点
に接続し、他端をＭＯＳトランジスタＭ45、Ｍ48のドレ
インに接続している。
22に、負荷として抵抗Ｒ1とＲ2に加えてＰＭＯＳトラン
ジスタＭ47とＭ48を接続したことである。すなわち、ト
ランジスタＭ47、Ｍ48のソースを電源Ｖccに接続し、ド
レインをトランジスタＭ42、Ｍ45のドレインおよび出力
端子21、22にそれぞれ接続し、ゲートを共通接続してい
る。また、抵抗Ｒ1の一端はＭＯＳトランジスタＭ47、
Ｍ48のゲート共通点に接続し、他端をＭＯＳトランジス
タＭ42、Ｍ47のドレインに接続している。上記抵抗Ｒ2
の一端はＭＯＳトランジスタＭ47、Ｍ48のゲート共通点
に接続し、他端をＭＯＳトランジスタＭ45、Ｍ48のドレ
インに接続している。
【００８７】出力の直流電圧は、トランジスタＭ47とＭ
48のゲート・ソース間電圧によって決まるので、電流源
15、16の出力電流Ｉaを変えてゲインを変化させたとし
てもその直流電圧の変動は少ない。一方、ゲインを決め
る負荷抵抗は、ほとんど抵抗Ｒ1とＲ2の抵抗値だけで決
まるので高いゲインが実現できることになる。
48のゲート・ソース間電圧によって決まるので、電流源
15、16の出力電流Ｉaを変えてゲインを変化させたとし
てもその直流電圧の変動は少ない。一方、ゲインを決め
る負荷抵抗は、ほとんど抵抗Ｒ1とＲ2の抵抗値だけで決
まるので高いゲインが実現できることになる。
【００８８】図８は、上記図７に示した回路の入出力特
性を示したものである。横軸は入力電圧Ｖin（＝Ｖin+
−Ｖin-）であり、縦軸は出力電圧−Ｖout（＝Ｖout-−
Ｖout+）であり、電源電圧Ｖccは５Ｖである。電流源1
5、16の電流値としてはＩb＝２０μＡ、Ｉb＝５０μ
Ａ、Ｉb＝１００μＡの３通りを示した。
性を示したものである。横軸は入力電圧Ｖin（＝Ｖin+
−Ｖin-）であり、縦軸は出力電圧−Ｖout（＝Ｖout-−
Ｖout+）であり、電源電圧Ｖccは５Ｖである。電流源1
5、16の電流値としてはＩb＝２０μＡ、Ｉb＝５０μ
Ａ、Ｉb＝１００μＡの３通りを示した。
【００８９】この図８から分かるように、入力電圧に対
して直線的に変化する出力電圧の範囲は「±３Ｖ」程度
であり、非常に広い。しかも、この直線の傾きは電流源
15、16の電流値Ｉbによって変化し、その傾斜は電流値
Ｉbの平方根にほぼ比例する。これを利用して本発明に
よる各回路を可変利得増幅回路として利用することもで
きる。
して直線的に変化する出力電圧の範囲は「±３Ｖ」程度
であり、非常に広い。しかも、この直線の傾きは電流源
15、16の電流値Ｉbによって変化し、その傾斜は電流値
Ｉbの平方根にほぼ比例する。これを利用して本発明に
よる各回路を可変利得増幅回路として利用することもで
きる。
【００９０】図９は、上記図７に示した回路の入力電圧
依存性を示したものであり、入力電圧Ｖin（Ｖin+−Ｖi
n-）を一定値「−０．３Ｖ」とする条件下で、入力電圧
の直流値（Ｖin+＋Ｖin-）／２を変えていった時の出力
電圧−Ｖout（＝Ｖout-−Ｖout+）の変化を表してい
る。この場合も電流源15、16の電流値としてはＩb＝２
０μＡ、Ｉb＝５０μＡ、Ｉb＝１００μＡの３通りを示
した。
依存性を示したものであり、入力電圧Ｖin（Ｖin+−Ｖi
n-）を一定値「−０．３Ｖ」とする条件下で、入力電圧
の直流値（Ｖin+＋Ｖin-）／２を変えていった時の出力
電圧−Ｖout（＝Ｖout-−Ｖout+）の変化を表してい
る。この場合も電流源15、16の電流値としてはＩb＝２
０μＡ、Ｉb＝５０μＡ、Ｉb＝１００μＡの３通りを示
した。
【００９１】この図８からも明らかなように、入力電圧
の直流値が低いところを除けば、出力電圧の入力電圧依
存性はほとんどない。入力電圧の直流値が低いところで
はトランジスタＭ43とＭ46のドレイン電圧が下がり、飽
和領域動作をしなくなるからである。その他の領域では
出力電圧はほぼフラットである。これは実際の回路動作
においては同相電圧の除去比が大きいことを意味する。
このように、本発明に係る回路では、図２１の回路が持
っていた同相除去比が小さいという欠点は完全に解消さ
れる。
の直流値が低いところを除けば、出力電圧の入力電圧依
存性はほとんどない。入力電圧の直流値が低いところで
はトランジスタＭ43とＭ46のドレイン電圧が下がり、飽
和領域動作をしなくなるからである。その他の領域では
出力電圧はほぼフラットである。これは実際の回路動作
においては同相電圧の除去比が大きいことを意味する。
このように、本発明に係る回路では、図２１の回路が持
っていた同相除去比が小さいという欠点は完全に解消さ
れる。
【００９２】なお、上述した図３乃至図７に示した２組
の差動回路17、18を用いた回路構成では全て差動で入力
し、差動で出力するような全差動構成としたが、必ずし
も全差動である必要はない。例えば、図１０に示すよう
に、図３に示した回路における差動出力端子21、22に、
トランジスタＭ57とＭ58とで構成したカレントミラー回
路27を接続してシングル出力に変換し、出力端子28から
電流Ｉout+として出力するように構成しても良い。この
シングル出力構成は、同様にして他の回路にも適用でき
るのは勿論である。
の差動回路17、18を用いた回路構成では全て差動で入力
し、差動で出力するような全差動構成としたが、必ずし
も全差動である必要はない。例えば、図１０に示すよう
に、図３に示した回路における差動出力端子21、22に、
トランジスタＭ57とＭ58とで構成したカレントミラー回
路27を接続してシングル出力に変換し、出力端子28から
電流Ｉout+として出力するように構成しても良い。この
シングル出力構成は、同様にして他の回路にも適用でき
るのは勿論である。
【００９３】［第４の実施形態］次に、上述した第１乃
至第３の実施形態に係る差動増幅器をトランスコンダク
タンス回路としてフィルタ回路に適用する場合について
説明する。
至第３の実施形態に係る差動増幅器をトランスコンダク
タンス回路としてフィルタ回路に適用する場合について
説明する。
【００９４】本発明に係るフィルタ回路に用いるｇｍ回
路の第４の実施形態を図１１に示す。この回路は、ＮＭ
ＯＳトランジスタＭ61〜Ｍ63、コンデンサＣ1および電
流源31、32で構成した本発明の最も基本的なｇｍ回路で
ある。この回路は、差動トランジスタＭ61のゲートに接
続した入力端子33と、差動トランジスタＭ62のゲートに
接続した入力端子34間に差動入力信号Ｖin1、Ｖin2を与
え、トランジスタＭ62のドレインより出力電流を得るも
のである。上記各トランジスタＭ61、Ｍ62のドレインに
は、電流源31、32から電流Ｉb1、Ｉb2がそれぞれ供給さ
れる。これらトランジスタＭ61、Ｍ62のソースは共通接
続され、ソース共通接続点にトランジスタＭ63のドレイ
ンが接続される。このトランジスタＭ63のゲートはトラ
ンジスタＭ61のドレインに接続され、ソースはグランド
ＧＮＤに接続されている。そして、上記トランジスタＭ
62のドレインにはコンデンサＣの一方の電極が接続さ
れ、出力電流をこのコンデンサＣで積分して得た電圧Ｖ
outを出力する。
路の第４の実施形態を図１１に示す。この回路は、ＮＭ
ＯＳトランジスタＭ61〜Ｍ63、コンデンサＣ1および電
流源31、32で構成した本発明の最も基本的なｇｍ回路で
ある。この回路は、差動トランジスタＭ61のゲートに接
続した入力端子33と、差動トランジスタＭ62のゲートに
接続した入力端子34間に差動入力信号Ｖin1、Ｖin2を与
え、トランジスタＭ62のドレインより出力電流を得るも
のである。上記各トランジスタＭ61、Ｍ62のドレインに
は、電流源31、32から電流Ｉb1、Ｉb2がそれぞれ供給さ
れる。これらトランジスタＭ61、Ｍ62のソースは共通接
続され、ソース共通接続点にトランジスタＭ63のドレイ
ンが接続される。このトランジスタＭ63のゲートはトラ
ンジスタＭ61のドレインに接続され、ソースはグランド
ＧＮＤに接続されている。そして、上記トランジスタＭ
62のドレインにはコンデンサＣの一方の電極が接続さ
れ、出力電流をこのコンデンサＣで積分して得た電圧Ｖ
outを出力する。
【００９５】この出力電圧Ｖoutが他のｇｍ回路の入力
になり、このような積分回路をいくつか組み合わせるこ
とでフィルタ回路を構成する。
になり、このような積分回路をいくつか組み合わせるこ
とでフィルタ回路を構成する。
【００９６】上記トランジスタＭ61とＭ62はそれぞれ、
電源Ｖccに接続された電流源31、32から定電流Ｉb1とＩ
b2の供給を受けてバイアスされている。これによって、
トランジスタＭ61を流れる電流は常に一定値Ｉb1とな
る。差動トランジスタ対Ｍ61とＭ62のドレイン電流の比
は、差動入力信号Ｖin1とＶin2の差電圧によってほぼ決
まる。したがって、電圧Ｖin1とＶin2のある差電圧に対
して、その条件下でトランジスタＭ61のドレイン電流が
Ｉb1となるようにトランジスタＭ63のゲートに帰還がか
かる。トランジスタＭ61に流れる電流は一定なので、こ
のトランジスタＭ61のゲート・ソース間電圧ＶGS1は入
力に関わらず常に一定であり、トランジスタＭ61とＭ62
のソース結合端電圧は常にＶin1から一定電圧だけ下が
った電圧で固定される。これはトランジスタＭ62がＭ61
でバイアスされることを意味し、トランジスタＭ61とＭ
62が同一サイズ、同一形状であればトランジスタＭ62の
直流電流はＩb1と等しくなる。
電源Ｖccに接続された電流源31、32から定電流Ｉb1とＩ
b2の供給を受けてバイアスされている。これによって、
トランジスタＭ61を流れる電流は常に一定値Ｉb1とな
る。差動トランジスタ対Ｍ61とＭ62のドレイン電流の比
は、差動入力信号Ｖin1とＶin2の差電圧によってほぼ決
まる。したがって、電圧Ｖin1とＶin2のある差電圧に対
して、その条件下でトランジスタＭ61のドレイン電流が
Ｉb1となるようにトランジスタＭ63のゲートに帰還がか
かる。トランジスタＭ61に流れる電流は一定なので、こ
のトランジスタＭ61のゲート・ソース間電圧ＶGS1は入
力に関わらず常に一定であり、トランジスタＭ61とＭ62
のソース結合端電圧は常にＶin1から一定電圧だけ下が
った電圧で固定される。これはトランジスタＭ62がＭ61
でバイアスされることを意味し、トランジスタＭ61とＭ
62が同一サイズ、同一形状であればトランジスタＭ62の
直流電流はＩb1と等しくなる。
【００９７】また、電圧Ｖin1とＶin2の差電圧はすべて
トランジスタＭ62に加わることになり、このｇｍ回路は
交流的にはトランジスタＭ62だけで電圧電流変換を実行
していることになる。上記トランジスタＭ61の役割は、
トランジスタＭ62との差動回路構成によって差動入力の
同相電圧を除去すること、並びにトランジスタＭ62をバ
イアスすることである。上記トランジスタＭ62を流れる
電流はＩb1なので、トランジスタＭ62のドレインに供給
する定電流Ｉb2をＩb1と同じ電流値にすれば、トランジ
スタＭ62のドレインからは入力電圧の「信号分」だけに
依存した電流を出力させることができる。この電流を出
力端子に接続したコンデンサＣで積分することによって
積分電圧Ｖoutを出力する。
トランジスタＭ62に加わることになり、このｇｍ回路は
交流的にはトランジスタＭ62だけで電圧電流変換を実行
していることになる。上記トランジスタＭ61の役割は、
トランジスタＭ62との差動回路構成によって差動入力の
同相電圧を除去すること、並びにトランジスタＭ62をバ
イアスすることである。上記トランジスタＭ62を流れる
電流はＩb1なので、トランジスタＭ62のドレインに供給
する定電流Ｉb2をＩb1と同じ電流値にすれば、トランジ
スタＭ62のドレインからは入力電圧の「信号分」だけに
依存した電流を出力させることができる。この電流を出
力端子に接続したコンデンサＣで積分することによって
積分電圧Ｖoutを出力する。
【００９８】いま、トランジスタＭ61とＭ62は同一サイ
ズ、同一形状のトランジスタであり、両トランジスタは
いずれも飽和領域（ピンチオフ領域）で動作しているも
のとし、簡単化のため短チャネル効果は考慮しないとす
ると、差動入力信号Ｖin1、Ｖin2と出力電流Ｉoutとの
関係は次式で表わすことができる。
ズ、同一形状のトランジスタであり、両トランジスタは
いずれも飽和領域（ピンチオフ領域）で動作しているも
のとし、簡単化のため短チャネル効果は考慮しないとす
ると、差動入力信号Ｖin1、Ｖin2と出力電流Ｉoutとの
関係は次式で表わすことができる。
【００９９】 Ｍ61：Ｉd61＝（ｋ／２）（ＶGS1−Ｖth）２ …（２３）
【０１００】
【数７】
【０１０１】ただし、Ｖin＝Ｖin1−Ｖin2、Ｉb1＝Ｉb2
＝Ｉbとした。
＝Ｉbとした。
【０１０２】したがって
【０１０３】
【数８】
【０１０４】となる。このように図１１のｇｍ回路の入
力電圧Ｖinと出力電流Ｉoutとの関係は（２５）式のよ
うな簡単な式で表わすことができる。この式には第２項
にＶinの２乗項が残るため無ひずみではないが、
力電圧Ｖinと出力電流Ｉoutとの関係は（２５）式のよ
うな簡単な式で表わすことができる。この式には第２項
にＶinの２乗項が残るため無ひずみではないが、
【０１０５】
【数９】
【０１０６】という条件下では第１項に比べ第２項は十
分小さいとして、第２項を除いて
分小さいとして、第２項を除いて
【０１０７】
【数１０】
【０１０８】と近似することができる。つまり微小振幅
の領域では出力電流Ｉoutは入力電圧Ｖinに比例し、こ
の時のｇｍは、
の領域では出力電流Ｉoutは入力電圧Ｖinに比例し、こ
の時のｇｍは、
【０１０９】
【数１１】
【０１１０】ということになる。
【０１１１】このｇｍ回路は、カレントミラー回路等の
折り返し回路を用いないため周波数特性が良く、高周波
用のフィルタ回路としても適している。またトランジス
タＭ63のドレイン電圧もグランドＧＮＤ近くまで下げて
使用しても問題ないため、低電圧ＩＣのフィルタにも適
している。しかも、トランジスタＭ61のドレイン電圧は
ほぼ一定なので、電源ＶccとトランジスタＭ61のドレイ
ンとの間に、電流源31の代わりに抵抗を挿入し、これを
定電流源とすることも可能である。
折り返し回路を用いないため周波数特性が良く、高周波
用のフィルタ回路としても適している。またトランジス
タＭ63のドレイン電圧もグランドＧＮＤ近くまで下げて
使用しても問題ないため、低電圧ＩＣのフィルタにも適
している。しかも、トランジスタＭ61のドレイン電圧は
ほぼ一定なので、電源ＶccとトランジスタＭ61のドレイ
ンとの間に、電流源31の代わりに抵抗を挿入し、これを
定電流源とすることも可能である。
【０１１２】なお、図１１の例では、基本となる差動ト
ランジスタをＮＭＯＳで構成した例を示すが、電源Ｖcc
をグランドＧＮＤに、グランドＧＮＤを電源Ｖccに、Ｎ
ＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え
ても全く同じ動作をさせることができる。また、この回
路は入力端子33、34に差動入力信号Ｖin1とＶin2を入力
することを前提に説明したが、入力端子33、34のどちら
か一方にだけ時間的に変化する入力信号を与え、他方の
入力端子には、例えばこの入力信号の直流電圧分と実質
的に等しい電圧のバイアスを供給しておくという使い方
も可能である。
ランジスタをＮＭＯＳで構成した例を示すが、電源Ｖcc
をグランドＧＮＤに、グランドＧＮＤを電源Ｖccに、Ｎ
ＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え
ても全く同じ動作をさせることができる。また、この回
路は入力端子33、34に差動入力信号Ｖin1とＶin2を入力
することを前提に説明したが、入力端子33、34のどちら
か一方にだけ時間的に変化する入力信号を与え、他方の
入力端子には、例えばこの入力信号の直流電圧分と実質
的に等しい電圧のバイアスを供給しておくという使い方
も可能である。
【０１１３】［第５の実施形態］本発明に係るフィルタ
回路に用いるｇｍ回路の第５の実施形態を図１２に示
す。これは図１１に示した第４の実施形態におけるトラ
ンジスタＭ61のドレインとトランジスタＭ63のゲート間
にレベルシフト回路ＬＳを挿入したものである。この図
１１の回路では、トランジスタＭ61とＭ62とが飽和領域
で動作するというのが前提条件になっている。トランジ
スタＭ63に必要とされる電流によって、トランジスタＭ
63のゲート・ソース間電圧が決まり、この電圧によって
トランジスタＭ61のドレイン電圧が決まる。入力信号Ｖ
in1のレベルが高い場合、トランジスタＭ61のソース結
合端電圧が上昇してトランジスタＭ61において十分なド
レイン・ソース間電圧が確保できない、という問題が起
こる。これは入力のダイナミックレンジを狭め、線形範
囲を減少させる。
回路に用いるｇｍ回路の第５の実施形態を図１２に示
す。これは図１１に示した第４の実施形態におけるトラ
ンジスタＭ61のドレインとトランジスタＭ63のゲート間
にレベルシフト回路ＬＳを挿入したものである。この図
１１の回路では、トランジスタＭ61とＭ62とが飽和領域
で動作するというのが前提条件になっている。トランジ
スタＭ63に必要とされる電流によって、トランジスタＭ
63のゲート・ソース間電圧が決まり、この電圧によって
トランジスタＭ61のドレイン電圧が決まる。入力信号Ｖ
in1のレベルが高い場合、トランジスタＭ61のソース結
合端電圧が上昇してトランジスタＭ61において十分なド
レイン・ソース間電圧が確保できない、という問題が起
こる。これは入力のダイナミックレンジを狭め、線形範
囲を減少させる。
【０１１４】この問題を回避するために、上記レベルシ
フト回路ＬＳを設けている。このレベルシフト回路ＬＳ
を設けることにより、トランジスタＭ61のドレイン電圧
はレベルシフト電圧分だけ上昇し、その分だけトランジ
スタＭ61のドレイン・ソース間電圧に余裕が生まれ、線
形範囲の減少を抑えることができる。
フト回路ＬＳを設けている。このレベルシフト回路ＬＳ
を設けることにより、トランジスタＭ61のドレイン電圧
はレベルシフト電圧分だけ上昇し、その分だけトランジ
スタＭ61のドレイン・ソース間電圧に余裕が生まれ、線
形範囲の減少を抑えることができる。
【０１１５】［第６の実施形態］本発明に係るフィルタ
回路に用いるｇｍ回路の第６の実施形態を図１３に示
す。この回路は、図１１の回路を２組並列に接続し、入
力端子同士を交差させて接続することにより、完全差動
型のｇｍ回路を構成したものである。つまりトランジス
タＭ61〜Ｍ63、電流源31、32で構成した第１の差動回路
37とトランジスタＭ64〜Ｍ66、電流源35、36で構成した
第２の差動回路38とで構成している。上記トランジスタ
Ｍ61、Ｍ65のゲートを入力端子33に接続して差動入力信
号の正極信号Ｖin1を入力し、上記トランジスタＭ62、
Ｍ64のゲートを入力端子34に接続して差動入力信号の負
極信号Ｖin2を入力している。また、第１の差動回路37
の出力端子39と第２の差動回路38の出力端子40との間に
コンデンサＣを接続し、トランジスタＭ62、Ｍ65のドレ
イン電流Ｉout+、Ｉout-を積分して、出力端子39、40か
ら出力電圧Ｖout1、Ｖout2を取り出す。
回路に用いるｇｍ回路の第６の実施形態を図１３に示
す。この回路は、図１１の回路を２組並列に接続し、入
力端子同士を交差させて接続することにより、完全差動
型のｇｍ回路を構成したものである。つまりトランジス
タＭ61〜Ｍ63、電流源31、32で構成した第１の差動回路
37とトランジスタＭ64〜Ｍ66、電流源35、36で構成した
第２の差動回路38とで構成している。上記トランジスタ
Ｍ61、Ｍ65のゲートを入力端子33に接続して差動入力信
号の正極信号Ｖin1を入力し、上記トランジスタＭ62、
Ｍ64のゲートを入力端子34に接続して差動入力信号の負
極信号Ｖin2を入力している。また、第１の差動回路37
の出力端子39と第２の差動回路38の出力端子40との間に
コンデンサＣを接続し、トランジスタＭ62、Ｍ65のドレ
イン電流Ｉout+、Ｉout-を積分して、出力端子39、40か
ら出力電圧Ｖout1、Ｖout2を取り出す。
【０１１６】上記のような構成において、トランジスタ
Ｍ62、Ｍ65のドレイン電流Ｉout+、Ｉout-はそれぞれ、
前記（２４）式を用いて次式のように表わすことができ
る。
Ｍ62、Ｍ65のドレイン電流Ｉout+、Ｉout-はそれぞれ、
前記（２４）式を用いて次式のように表わすことができ
る。
【０１１７】
【数１２】
【０１１８】
【数１３】
【０１１９】ただしＩb1＝Ｉb2＝Ｉb3＝Ｉb4＝Ｉbとし
た。出力の差電流Ｉout+−Ｉout-を計算すると、
た。出力の差電流Ｉout+−Ｉout-を計算すると、
【０１２０】
【数１４】
【０１２１】ということになり、この電流はコンデンサ
Ｃに流れる。この式は出力の差電流が入力電圧Ｖinに完
全に比例することを表わしている。したがって、入力信
号が無ひずみであればコンデンサＣには入力電圧に比例
したひずみ成分を全く持たない電流が流れることにな
る。しかも、各トランジスタが飽和領域で動作するとい
う条件下であれば（２９）式が常に成り立つので、この
ｇｍ回路は入力電圧に対して広い線形動作範囲を持つ。
入力電圧に対する出力電流への変換係数（トランスコン
ダクタンス）ｇｍはｋとＩbで決まり、
Ｃに流れる。この式は出力の差電流が入力電圧Ｖinに完
全に比例することを表わしている。したがって、入力信
号が無ひずみであればコンデンサＣには入力電圧に比例
したひずみ成分を全く持たない電流が流れることにな
る。しかも、各トランジスタが飽和領域で動作するとい
う条件下であれば（２９）式が常に成り立つので、この
ｇｍ回路は入力電圧に対して広い線形動作範囲を持つ。
入力電圧に対する出力電流への変換係数（トランスコン
ダクタンス）ｇｍはｋとＩbで決まり、
【０１２２】
【数１５】
【０１２３】ということになる。
【０１２４】この式からも明らかなように、ｇｍはバイ
アス電流Ｉbの平方根に比例する。したがって、バイア
ス電流を変化させることにより、ｇｍを制御することが
できフィルタの周波数特性の調整が可能である。この回
路はトランジスタＭ61とＭ62、Ｍ64とＭ65のそれぞれの
差動回路に差動入力信号を供給しているため、入力信号
の同相分はそれぞれの差動回路で除去され、全体として
も高い同相除去能力は維持される。しかも、図１１の第
４の実施形態で述べたような、高周波特性にすぐれてい
る点、低電圧に向いている点、などの特長はすべて備え
ている。
アス電流Ｉbの平方根に比例する。したがって、バイア
ス電流を変化させることにより、ｇｍを制御することが
できフィルタの周波数特性の調整が可能である。この回
路はトランジスタＭ61とＭ62、Ｍ64とＭ65のそれぞれの
差動回路に差動入力信号を供給しているため、入力信号
の同相分はそれぞれの差動回路で除去され、全体として
も高い同相除去能力は維持される。しかも、図１１の第
４の実施形態で述べたような、高周波特性にすぐれてい
る点、低電圧に向いている点、などの特長はすべて備え
ている。
【０１２５】図１４は、上記図１３に示した回路の変形
例である。変形点として入力部の２組の差動回路37、38
には図１２のタイプの回路を用いている。すなわち、各
差動回路37、38に電流を供給するトランジスタＭ63とＭ
66のゲート電圧はトランジスタＭ61とＭ64のドレイン電
圧をそれぞれレベルシフト回路41、42を介して一定の電
圧だけレベルシフトして与えている。これにより入力部
の２組の差動回路37、38の線形動作範囲をさらに広げて
いる。
例である。変形点として入力部の２組の差動回路37、38
には図１２のタイプの回路を用いている。すなわち、各
差動回路37、38に電流を供給するトランジスタＭ63とＭ
66のゲート電圧はトランジスタＭ61とＭ64のドレイン電
圧をそれぞれレベルシフト回路41、42を介して一定の電
圧だけレベルシフトして与えている。これにより入力部
の２組の差動回路37、38の線形動作範囲をさらに広げて
いる。
【０１２６】上記レベルシフト回路41、42はそれぞれ、
ドレイン・ゲートをショートしたトランジスタＭ69、Ｍ
70と電流源43、44を用いて構成している。これらのトラ
ンジスタＭ69、Ｍ70に電流源43、44による電流Ｉoを流
すことによって発生するゲート・ソース電圧を用いて、
この電圧分だけレベルシフトさせている。そして、差動
回路37、38に電源Ｖcc側から電流を供給する電流源31、
35は、電流源32、36の電流Ｉbにレベルシフト用の電流
Ｉoを加えた電流値Ｉa（Ｉa＝Ｉb＋Ｉo）としている。
ドレイン・ゲートをショートしたトランジスタＭ69、Ｍ
70と電流源43、44を用いて構成している。これらのトラ
ンジスタＭ69、Ｍ70に電流源43、44による電流Ｉoを流
すことによって発生するゲート・ソース電圧を用いて、
この電圧分だけレベルシフトさせている。そして、差動
回路37、38に電源Ｖcc側から電流を供給する電流源31、
35は、電流源32、36の電流Ｉbにレベルシフト用の電流
Ｉoを加えた電流値Ｉa（Ｉa＝Ｉb＋Ｉo）としている。
【０１２７】この例ではレベルシフトにトランジスタを
用いたが、トランジスタＭ69とＭ70の代わりに抵抗を用
いてレベルシフトする方法もあり、同様の効果を得るこ
とができる。
用いたが、トランジスタＭ69とＭ70の代わりに抵抗を用
いてレベルシフトする方法もあり、同様の効果を得るこ
とができる。
【０１２８】［第７の実施形態］本発明に係るフィルタ
回路に用いるｇｍ回路の第７の実施形態を図１５に示
す。この回路は、２組の差動回路37、38を並列に接続し
て完全差動型の回路を構成した点は先の第６の実施形態
と同じであるが、２組の差動入力信号を入力し、１組の
差動出力信号を得るようにしている。すなわち、第１の
差動回路37におけるトランジスタＭ62のゲートを入力端
子45に接続し、第２の差動回路38におけるトランジスタ
Ｍ65のゲートを入力端子46に接続し、これら入力端子4
5、46に第１の差動入力信号Ｖin1、Ｖin2を入力してい
る。また、第１の差動回路37におけるトランジスタＭ61
のゲートを入力端子47に接続し、第２の差動回路38にお
けるトランジスタＭ64のゲートを入力端子48に接続し、
これら入力端子47、48に第２の差動入力信号Ｖin3、Ｖi
n4を入力している。そして、出力端子39、40にそれぞれ
キャパシタＣ1、Ｃ2の一方の電極を接続し、これら出力
端子39、40から差動出力信号Ｖout1、Ｖout2を出力す
る。
回路に用いるｇｍ回路の第７の実施形態を図１５に示
す。この回路は、２組の差動回路37、38を並列に接続し
て完全差動型の回路を構成した点は先の第６の実施形態
と同じであるが、２組の差動入力信号を入力し、１組の
差動出力信号を得るようにしている。すなわち、第１の
差動回路37におけるトランジスタＭ62のゲートを入力端
子45に接続し、第２の差動回路38におけるトランジスタ
Ｍ65のゲートを入力端子46に接続し、これら入力端子4
5、46に第１の差動入力信号Ｖin1、Ｖin2を入力してい
る。また、第１の差動回路37におけるトランジスタＭ61
のゲートを入力端子47に接続し、第２の差動回路38にお
けるトランジスタＭ64のゲートを入力端子48に接続し、
これら入力端子47、48に第２の差動入力信号Ｖin3、Ｖi
n4を入力している。そして、出力端子39、40にそれぞれ
キャパシタＣ1、Ｃ2の一方の電極を接続し、これら出力
端子39、40から差動出力信号Ｖout1、Ｖout2を出力す
る。
【０１２９】図１３と図１４の実施形態が１組の差動入
力と１組の差動出力を備えたｇｍ回路であったのに対
し、この変形例は２組の差動入力と１組の差動出力を備
えたｇｍ回路である。この回路の場合の各差動入力に対
するｇｍ値は（３０）式の半分となる。これ以外に、こ
の図１５に示す回路が図１３や図１４の実施形態と異な
るのは、図１３や図１４のｇｍ回路が同相除去能力を持
っていたのと異なり、差動出力が第１の差動入力信号Ｖ
in1、Ｖin2に対し高い負の同相利得を持ち、第２の差動
入力信号Ｖin3、Ｖin4に対し高い正の同相利得を持つこ
とである。この同相利得が高いという点を逆に利用し
て、フィルタ回路を構成することで自己バイアスをか
け、全差動型のフィルタ回路にバイアス回路として必要
な「コモンモードフィードバック回路（同相帰還回
路）」を不要にすることができる。コモンモードフィー
ドバック回路は、フィルタの次数分だけ必要でありフィ
ルタ回路全体のかなりの割合を占めるため、これを不要
にできるという効果は大きい。
力と１組の差動出力を備えたｇｍ回路であったのに対
し、この変形例は２組の差動入力と１組の差動出力を備
えたｇｍ回路である。この回路の場合の各差動入力に対
するｇｍ値は（３０）式の半分となる。これ以外に、こ
の図１５に示す回路が図１３や図１４の実施形態と異な
るのは、図１３や図１４のｇｍ回路が同相除去能力を持
っていたのと異なり、差動出力が第１の差動入力信号Ｖ
in1、Ｖin2に対し高い負の同相利得を持ち、第２の差動
入力信号Ｖin3、Ｖin4に対し高い正の同相利得を持つこ
とである。この同相利得が高いという点を逆に利用し
て、フィルタ回路を構成することで自己バイアスをか
け、全差動型のフィルタ回路にバイアス回路として必要
な「コモンモードフィードバック回路（同相帰還回
路）」を不要にすることができる。コモンモードフィー
ドバック回路は、フィルタの次数分だけ必要でありフィ
ルタ回路全体のかなりの割合を占めるため、これを不要
にできるという効果は大きい。
【０１３０】図１５のｇｍ回路を利用して、２次のＢＰ
Ｆ（バンドパスフィルタ）を構成したものを図１６に示
す。この回路は、第１の単位積分回路50と第２の単位積
分回路51とから成る。第１の単位積分回路50は、トラン
ジスタＭ61〜Ｍ66、定電流源31、32、35、36、直流電源
49およびキャパシタＣ1、Ｃ2等で構成される。また、第
２の単位積分回路51は、トランジスタＭ71〜Ｍ76、定電
流源54〜57およびキャパシタＣ3等で構成される。
Ｆ（バンドパスフィルタ）を構成したものを図１６に示
す。この回路は、第１の単位積分回路50と第２の単位積
分回路51とから成る。第１の単位積分回路50は、トラン
ジスタＭ61〜Ｍ66、定電流源31、32、35、36、直流電源
49およびキャパシタＣ1、Ｃ2等で構成される。また、第
２の単位積分回路51は、トランジスタＭ71〜Ｍ76、定電
流源54〜57およびキャパシタＣ3等で構成される。
【０１３１】第１の単位積分回路50におけるトランジス
タＭ65、Ｍ62のゲートには、出力端子52、53から差動出
力信号Ｖout1、Ｖout2を帰還し、トランジスタＭ61、Ｍ
64のゲートには、直流電源49から基準電圧Ｖbを与え
る。第２の単位積分回路51におけるトランジスタＭ72、
Ｍ75のゲートには、上記出力端子52、53から差動出力信
号Ｖout1、Ｖout2を帰還し、トランジスタＭ74、Ｍ71の
ゲートには、第１の単位積分回路50のトランジスタＭ6
2、Ｍ65のドレインから差動出力信号を与える。そし
て、上記第１の単位積分回路50におけるトランジスタＭ
62、Ｍ65のドレインにはそれぞれ、入力端子50、51から
コンデンサＣ1、Ｃ2を介して差動入力信号Ｖin1、Ｖin2
を与えるようにしている。
タＭ65、Ｍ62のゲートには、出力端子52、53から差動出
力信号Ｖout1、Ｖout2を帰還し、トランジスタＭ61、Ｍ
64のゲートには、直流電源49から基準電圧Ｖbを与え
る。第２の単位積分回路51におけるトランジスタＭ72、
Ｍ75のゲートには、上記出力端子52、53から差動出力信
号Ｖout1、Ｖout2を帰還し、トランジスタＭ74、Ｍ71の
ゲートには、第１の単位積分回路50のトランジスタＭ6
2、Ｍ65のドレインから差動出力信号を与える。そし
て、上記第１の単位積分回路50におけるトランジスタＭ
62、Ｍ65のドレインにはそれぞれ、入力端子50、51から
コンデンサＣ1、Ｃ2を介して差動入力信号Ｖin1、Ｖin2
を与えるようにしている。
【０１３２】このように構成すると、第１の単位積分回
路50の差動出力の同相分は第２の単位積分回路51で非反
転増幅され、これが第１の単位積分回路50の入力に戻り
反転増幅されて第１の単位積分回路50の出力に帰還され
る。このようにして、この一巡ループでは同相利得が全
体で負帰還となるため、結局、第２の単位積分回路51の
トランジスタＭ72、Ｍ75のドレインから出力される差動
出力信号Ｖout1、Ｖout2の直流値は第１の単位積分回路
50の第２の差動入力である基準電圧Ｖbと等しくなるよ
うに制御される。このようにして、特別なバイアス回路
なしでｇｍ回路の帰還動作だけで出力電圧の安定化を図
ることができる。しかも、各動作点電圧は差動入力信号
の電圧とは独立した基準電圧Ｖbで設定することができ
る。
路50の差動出力の同相分は第２の単位積分回路51で非反
転増幅され、これが第１の単位積分回路50の入力に戻り
反転増幅されて第１の単位積分回路50の出力に帰還され
る。このようにして、この一巡ループでは同相利得が全
体で負帰還となるため、結局、第２の単位積分回路51の
トランジスタＭ72、Ｍ75のドレインから出力される差動
出力信号Ｖout1、Ｖout2の直流値は第１の単位積分回路
50の第２の差動入力である基準電圧Ｖbと等しくなるよ
うに制御される。このようにして、特別なバイアス回路
なしでｇｍ回路の帰還動作だけで出力電圧の安定化を図
ることができる。しかも、各動作点電圧は差動入力信号
の電圧とは独立した基準電圧Ｖbで設定することができ
る。
【０１３３】なお、この同相帰還ループは、高い利得を
持つ第１の単位積分回路50の出力端に接続されているコ
ンデンサＣ1とＣ2とがループの位相補償を兼ねるため、
高周波領域まで安定に動作させることができる。このよ
うに構成することにより、差動入力信号に対してＢＰＦ
特性でフィルタ処理した差動出力信号Ｖout1、Ｖout2を
出力端子52、53から取り出すことができる。
持つ第１の単位積分回路50の出力端に接続されているコ
ンデンサＣ1とＣ2とがループの位相補償を兼ねるため、
高周波領域まで安定に動作させることができる。このよ
うに構成することにより、差動入力信号に対してＢＰＦ
特性でフィルタ処理した差動出力信号Ｖout1、Ｖout2を
出力端子52、53から取り出すことができる。
【０１３４】このようなフィルタ回路は、各コンデンサ
Ｃ1、Ｃ2、Ｃ3の容量と各ｇｍ回路のｇｍを選ぶことで
フィルタ特性を任意に設定することができる。各差動入
力に対するｇｍは（３０）式で表わされるｇｍの半分と
なるので
Ｃ1、Ｃ2、Ｃ3の容量と各ｇｍ回路のｇｍを選ぶことで
フィルタ特性を任意に設定することができる。各差動入
力に対するｇｍは（３０）式で表わされるｇｍの半分と
なるので
【０１３５】
【数１６】
【０１３６】ということになる。したがって、ｇｍ回路
を構成するトランジスタの形状やサイズ（Ｗ／Ｌ）によ
りｋの値を選び、電流Ｉbを選んで各ｇｍ値を設定す
る。このようにして決めたフィルタ特性は、各電流源3
1、32、35、36、54〜57の電流Ｉbを連動させて、これら
の電流値の比が一定に保たれるよう制御することにより
調整することができる。この場合、周波数特性は電流Ｉ
bの値の平方根に比例して周波数軸方向に移動する。周
波数特性を簡単に調整することができるのもこのフィル
タ回路の利点である。
を構成するトランジスタの形状やサイズ（Ｗ／Ｌ）によ
りｋの値を選び、電流Ｉbを選んで各ｇｍ値を設定す
る。このようにして決めたフィルタ特性は、各電流源3
1、32、35、36、54〜57の電流Ｉbを連動させて、これら
の電流値の比が一定に保たれるよう制御することにより
調整することができる。この場合、周波数特性は電流Ｉ
bの値の平方根に比例して周波数軸方向に移動する。周
波数特性を簡単に調整することができるのもこのフィル
タ回路の利点である。
【０１３７】図１７は、図１６に示したフィルタ回路に
おいて電流Ｉbを１０μＡから１００μＡまで変えたと
きのＢＰＦの周波数特性の変化を表わしたものである。
おいて電流Ｉbを１０μＡから１００μＡまで変えたと
きのＢＰＦの周波数特性の変化を表わしたものである。
【０１３８】［第８の実施形態］本発明に係るフィルタ
回路に用いるｇｍ回路の第８の実施形態を図１８に示
す。この実施形態は、図１１の回路を２組並列に接続
し、入力端子同士を交差させて接続することによりｇｍ
回路を構成したもので、この点は図１３に示した第６の
実施形態と同じである。つまり、トランジスタＭ61〜Ｍ
63および電流源31で構成する第１の差動回路37とトラン
ジスタＭ64〜Ｍ66および電流源35で構成する第２の差動
回路38とで構成し、トランジスタＭ61とＭ65のゲートを
入力端子33に接続して差動入力信号の正極信号Ｖin1を
入力し、トランジスタＭ62とＭ64のゲートを入力端子34
に接続して差動入力信号の負極信号Ｖin2を入力する。
回路に用いるｇｍ回路の第８の実施形態を図１８に示
す。この実施形態は、図１１の回路を２組並列に接続
し、入力端子同士を交差させて接続することによりｇｍ
回路を構成したもので、この点は図１３に示した第６の
実施形態と同じである。つまり、トランジスタＭ61〜Ｍ
63および電流源31で構成する第１の差動回路37とトラン
ジスタＭ64〜Ｍ66および電流源35で構成する第２の差動
回路38とで構成し、トランジスタＭ61とＭ65のゲートを
入力端子33に接続して差動入力信号の正極信号Ｖin1を
入力し、トランジスタＭ62とＭ64のゲートを入力端子34
に接続して差動入力信号の負極信号Ｖin2を入力する。
【０１３９】この図１８のｇｍ回路が図１３に示したｇ
ｍ回路と異なるのは、カレントミラー回路60を設け、ト
ランジスタＭ65から出力される第２の差動回路38の出力
電流Ｉoutをカレントミラーで折り返してトランジスタ
Ｍ62のドレインに流すことにより、第２の差動回路38の
出力電流Ｉoutと第１の差動回路37の出力電流Ｉoutを減
算して出力している点である。そして、この差信号を積
分用のコンデンサＣに入力して、出力端子61から積分電
圧Ｖoutを得ている。よって、この回路は、１組の差動
入力と１つのシングル出力を備えたｇｍ回路ということ
になる。
ｍ回路と異なるのは、カレントミラー回路60を設け、ト
ランジスタＭ65から出力される第２の差動回路38の出力
電流Ｉoutをカレントミラーで折り返してトランジスタ
Ｍ62のドレインに流すことにより、第２の差動回路38の
出力電流Ｉoutと第１の差動回路37の出力電流Ｉoutを減
算して出力している点である。そして、この差信号を積
分用のコンデンサＣに入力して、出力端子61から積分電
圧Ｖoutを得ている。よって、この回路は、１組の差動
入力と１つのシングル出力を備えたｇｍ回路ということ
になる。
【０１４０】上述した図１８のｇｍ回路を利用して２次
のＢＰＦ（バンドパスフィルタ）を構成したものを図１
９に示す。この回路は、第１の単位積分回路62と第２の
単位積分回路63とから成る。第１の単位積分回路62は、
トランジスタＭ61〜Ｍ66、定電流源31、35、直流電源4
9、キャパシタＣ1およびカレントミラー回路60等で構成
される。また、第２の単位積分回路63は、トランジスタ
Ｍ71〜Ｍ76、定電流源54、57、キャパシタＣ2およびカ
レントミラー回路64等で構成される。
のＢＰＦ（バンドパスフィルタ）を構成したものを図１
９に示す。この回路は、第１の単位積分回路62と第２の
単位積分回路63とから成る。第１の単位積分回路62は、
トランジスタＭ61〜Ｍ66、定電流源31、35、直流電源4
9、キャパシタＣ1およびカレントミラー回路60等で構成
される。また、第２の単位積分回路63は、トランジスタ
Ｍ71〜Ｍ76、定電流源54、57、キャパシタＣ2およびカ
レントミラー回路64等で構成される。
【０１４１】第１の単位積分回路62におけるトランジス
タＭ61、Ｍ65のゲートには、直流電源49から基準電圧Ｖ
bを与え、トランジスタＭ62、Ｍ64のゲートには、出力
端子65から出力電圧Ｖoutを帰還する。また、第２の単
位積分回路63におけるトランジスタＭ71，Ｍ75のゲート
には、第１の単位積分回路62のトランジスタＭ62のドレ
インから出力を与え、第２の単位積分回路63のトランジ
スタＭ72、74のゲートには、出力端子65から出力電圧Ｖ
outを帰還する。そして、第１の単位積分回路62の出力
端（トランジスタＭ62のドレイン）には、コンデンサＣ
1を介して入力信号Ｖinを与える。
タＭ61、Ｍ65のゲートには、直流電源49から基準電圧Ｖ
bを与え、トランジスタＭ62、Ｍ64のゲートには、出力
端子65から出力電圧Ｖoutを帰還する。また、第２の単
位積分回路63におけるトランジスタＭ71，Ｍ75のゲート
には、第１の単位積分回路62のトランジスタＭ62のドレ
インから出力を与え、第２の単位積分回路63のトランジ
スタＭ72、74のゲートには、出力端子65から出力電圧Ｖ
outを帰還する。そして、第１の単位積分回路62の出力
端（トランジスタＭ62のドレイン）には、コンデンサＣ
1を介して入力信号Ｖinを与える。
【０１４２】このようなシングル構成のフィルタ回路で
は、図１６に示したような全差動構成の場合と異なり、
同相電圧を考慮する必要はない。このように構成するこ
とにより、入力信号Ｖinに対してＢＰＦ特性でフィルタ
処理した出力信号Ｖoutを出力端子65（トランジスタＭ7
2のドレイン）から取り出すことができる。
は、図１６に示したような全差動構成の場合と異なり、
同相電圧を考慮する必要はない。このように構成するこ
とにより、入力信号Ｖinに対してＢＰＦ特性でフィルタ
処理した出力信号Ｖoutを出力端子65（トランジスタＭ7
2のドレイン）から取り出すことができる。
【０１４３】このようにして決めたフィルタ特性は、図
１６に示した第７の実施形態のフィルタ回路と同様に、
各電流Ｉbを連動させて制御することにより、フィルタ
特性を制御することができ、電流Ｉbの値の平方根に比
例して周波数特性を簡単に調整することができる。
１６に示した第７の実施形態のフィルタ回路と同様に、
各電流Ｉbを連動させて制御することにより、フィルタ
特性を制御することができ、電流Ｉbの値の平方根に比
例して周波数特性を簡単に調整することができる。
【０１４４】図２０は、上記図１９のフィルタ回路にお
いて、電流Ｉbを１０μＡから１００μＡまで変えたと
きのＢＰＦの周波数特性の変化を表わしたものである。
いて、電流Ｉbを１０μＡから１００μＡまで変えたと
きのＢＰＦの周波数特性の変化を表わしたものである。
【０１４５】なお、以上の実施形態並びにその変形例
は、基本構成部を全てＮＭＯＳトランジスタで構成した
回路で説明したが、ＮＭＯＳトランジスタをＰＭＯＳト
ランジスタに変え、電源ＶccをグランドＧＮＤに、グラ
ンドＧＮＤを電源Ｖccに置き換えることにより、全く同
様にしてＰＭＯＳ型のトランスコンダクタンス回路（差
動増幅回路）やフィルタ回路が構成できる。このような
ＰＭＯＳトランジスタで構成した回路も機能的にはＮＭ
ＯＳトランジスタで構成した回路と全く同じ動作とな
り、全く同じ効果を得ることができることは言うまでも
ない。
は、基本構成部を全てＮＭＯＳトランジスタで構成した
回路で説明したが、ＮＭＯＳトランジスタをＰＭＯＳト
ランジスタに変え、電源ＶccをグランドＧＮＤに、グラ
ンドＧＮＤを電源Ｖccに置き換えることにより、全く同
様にしてＰＭＯＳ型のトランスコンダクタンス回路（差
動増幅回路）やフィルタ回路が構成できる。このような
ＰＭＯＳトランジスタで構成した回路も機能的にはＮＭ
ＯＳトランジスタで構成した回路と全く同じ動作とな
り、全く同じ効果を得ることができることは言うまでも
ない。
【０１４６】
【発明の効果】以上説明したように、本発明によれば、
広い線形範囲と高い同相除去比を両立できるという特徴
を持ちながら、素子の製造ばらつきによる直線性劣化が
少なく、高周波領域でもすぐれた直線性を有しており、
さらに回路規模が小さく、消費電流が少ないという長所
を併せ持つ差動増幅器が得られる。これによって、多目
的な差動増幅器として極めて利用価値が高い。
広い線形範囲と高い同相除去比を両立できるという特徴
を持ちながら、素子の製造ばらつきによる直線性劣化が
少なく、高周波領域でもすぐれた直線性を有しており、
さらに回路規模が小さく、消費電流が少ないという長所
を併せ持つ差動増幅器が得られる。これによって、多目
的な差動増幅器として極めて利用価値が高い。
【０１４７】また、上記差動増幅器をトランスコンダク
タンス回路として用いたフィルタ回路では、低ひずみで
広い線形範囲を持つ新しいタイプのｇｍ回路を用いるこ
とにより、低周波領域、高周波領域にかかわらず優れた
直線性を有し、低電圧での動作にも適しているという長
所を持つ。このフィルタ回路は、半導体集積回路に内蔵
するフィルタ回路として万能性があり利用価値が高い。
タンス回路として用いたフィルタ回路では、低ひずみで
広い線形範囲を持つ新しいタイプのｇｍ回路を用いるこ
とにより、低周波領域、高周波領域にかかわらず優れた
直線性を有し、低電圧での動作にも適しているという長
所を持つ。このフィルタ回路は、半導体集積回路に内蔵
するフィルタ回路として万能性があり利用価値が高い。
【図１】本発明の第１の実施形態に係る差動増幅器を示
す回路図。
す回路図。
【図２】本発明の第２の実施形態に係る差動増幅器を示
す回路図。
す回路図。
【図３】本発明の第３の実施形態に係る差動増幅器を示
す回路図。
す回路図。
【図４】図３に示した差動増幅器の変形例を示す回路
図。
図。
【図５】図３に示した差動増幅器の別の変形例を示す回
路図。
路図。
【図６】図３に示した差動増幅器の他の変形例を示す回
路図。
路図。
【図７】図６に示した差動増幅器の変形例を示す回路
図。
図。
【図８】図７に示した差動増幅器の入出力特性を示す特
性図。
性図。
【図９】図７に示した差動増幅器の入力電圧依存性を示
すもので、同相入力に対する特性図。
すもので、同相入力に対する特性図。
【図１０】本発明の他の差動増幅器について説明するた
めの回路図。
めの回路図。
【図１１】本発明の第４の実施形態について説明するた
めのもので、フィルタ回路にトランスコンダクタンス回
路として用いる差動増幅器の構成例を示す回路図。
めのもので、フィルタ回路にトランスコンダクタンス回
路として用いる差動増幅器の構成例を示す回路図。
【図１２】本発明の第５の実施形態について説明するた
めのもので、フィルタ回路にトランスコンダクタンス回
路として用いる差動増幅器の構成例を示す回路図。
めのもので、フィルタ回路にトランスコンダクタンス回
路として用いる差動増幅器の構成例を示す回路図。
【図１３】本発明の第６の実施形態について説明するた
めのもので、フィルタ回路にトランスコンダクタンス回
路として用いる差動増幅器の構成例を示す回路図。
めのもので、フィルタ回路にトランスコンダクタンス回
路として用いる差動増幅器の構成例を示す回路図。
【図１４】図１３に示した回路の変形例を示す回路図。
【図１５】本発明の第７の実施形態について説明するた
めのもので、フィルタ回路にトランスコンダクタンス回
路として用いる差動増幅器の構成例を示す回路図。
めのもので、フィルタ回路にトランスコンダクタンス回
路として用いる差動増幅器の構成例を示す回路図。
【図１６】図１５の差動増幅器を利用して、２次のＢＰ
Ｆ（バンドパスフィルタ）を構成した具体例を示す回路
図。
Ｆ（バンドパスフィルタ）を構成した具体例を示す回路
図。
【図１７】図１６に示したフィルタ回路の周波数特性を
示す特性図。
示す特性図。
【図１８】本発明の第８の実施形態について説明するた
めのもので、フィルタ回路にトランスコンダクタンス回
路として用いる差動増幅器の構成例を示す回路図。
めのもので、フィルタ回路にトランスコンダクタンス回
路として用いる差動増幅器の構成例を示す回路図。
【図１９】図１８の差動増幅器を利用して、２次のＢＰ
Ｆ（バンドパスフィルタ）を構成した具体例を示す回路
図。
Ｆ（バンドパスフィルタ）を構成した具体例を示す回路
図。
【図２０】図１９に示したフィルタ回路の周波数特性を
示す特性図。
示す特性図。
【図２１】従来の差動増幅器について説明するための回
路図。
路図。
【図２２】改良された従来の差動増幅器について説明す
るための回路図。
るための回路図。
【図２３】従来のフィルタ回路について説明するための
もので、フィルタ回路にトランスコンダクタンス回路と
して用いる差動増幅器の構成例を示す回路図。
もので、フィルタ回路にトランスコンダクタンス回路と
して用いる差動増幅器の構成例を示す回路図。
Ｍ41〜Ｍ50，Ｍ57，Ｍ58，Ｍ61〜Ｍ66，Ｍ69〜Ｍ76…Ｍ
ＯＳトランジスタ 15，16，25，26，31，32，35，36，43，44，54〜57…電
流源 13，14，19，20，23，33，34，45〜47，50，51…入力端
子 21，22，28，39，40，52，53，61，65…出力端子 ＬＳ，ＬＳ1，ＬＳ2…レベルシフト回路 Ｒin+，Ｒin-，Ｒo1，Ｒo2，Ｒ1，Ｒ2…抵抗 17，18，37，38…差動回路 24，49…直流電源 27，60，64…カレントミラー回路 50，62…第１の単位積分回路 51，63…第２の単位積分回路 Ｃ，Ｃ1，Ｃ2，Ｃ3…コンデンサ Ｖin，Ｖin1，Ｖin2，Ｖin+，Ｖin-…入力電圧 Ｉout，Ｉout+，Ｉout-…出力電流 Ｖcc…電源 ＧＮＤ…グランド
ＯＳトランジスタ 15，16，25，26，31，32，35，36，43，44，54〜57…電
流源 13，14，19，20，23，33，34，45〜47，50，51…入力端
子 21，22，28，39，40，52，53，61，65…出力端子 ＬＳ，ＬＳ1，ＬＳ2…レベルシフト回路 Ｒin+，Ｒin-，Ｒo1，Ｒo2，Ｒ1，Ｒ2…抵抗 17，18，37，38…差動回路 24，49…直流電源 27，60，64…カレントミラー回路 50，62…第１の単位積分回路 51，63…第２の単位積分回路 Ｃ，Ｃ1，Ｃ2，Ｃ3…コンデンサ Ｖin，Ｖin1，Ｖin2，Ｖin+，Ｖin-…入力電圧 Ｉout，Ｉout+，Ｉout-…出力電流 Ｖcc…電源 ＧＮＤ…グランド
フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 CA15 CA21 CA36 CA53 CA61 CA92 FA10 FA17 HA10 HA17 HA25 HA29 KA05 KA06 KA09 KA12 KA17 KA18 KA31 MA00 MA11 MA21 MD04 ND01 ND12 ND22 ND23 PD01 TA02 TA03 5J090 AA01 AA12 CA15 CA21 CA36 CA53 CA61 CA92 FA10 FA17 GN01 HA10 HA17 HA25 HA29 KA05 KA06 KA09 KA12 KA17 KA18 KA31 MA00 MA11 MA21 TA02 TA03 5J098 AA03 AA14 AB03 AB13 AD02 AD05 CA05 CB06
Claims (23)
- 【請求項１】 一端が電源またはグランドに接続される
電流源と、 ドレインが前記電流源の他端に接続され、ゲートに第１
の信号が入力される第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタと同じ導電型で、ソース
が前記第１のＭＯＳトランジスタのソースに接続され、
ゲートに第２の信号が入力される第２のＭＯＳトランジ
スタと、 前記第１及び第２のＭＯＳトランジスタと同じ導電型
で、ドレインが前記第１及び第２のＭＯＳトランジスタ
のソースに接続され、ソースがグランドまたは電源に接
続され、ゲートが前記電流源の他端に接続される第３の
ＭＯＳトランジスタとを具備し、 前記第２のＭＯＳトランジスタのドレインから出力を得
ることを特徴とする差動増幅器。 - 【請求項２】 一端が電源またはグランドに接続される
電流源と、 ドレインが前記電流源の他端に接続され、ゲートに第１
の信号が入力される第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタと同じ導電型で、ソース
が前記第１のＭＯＳトランジスタのソースに接続され、
ゲートに第２の信号が入力される第２のＭＯＳトランジ
スタと、 前記第１及び第２のＭＯＳトランジスタと同じ導電型
で、ドレインが前記第１及び第２のＭＯＳトランジスタ
のソースに接続され、ソースがグランドまたは電源に接
続される第３のＭＯＳトランジスタと、 前記電流源の他端と前記第３のＭＯＳトランジスタのゲ
ート間に設けられるレベルシフト手段とを具備し、 前記第２のＭＯＳトランジスタのドレインから出力を得
ることを特徴とする差動増幅器。 - 【請求項３】 前記第１の信号と前記第２の信号は差動
信号であることを特徴とする請求項１または請求項２に
記載の差動増幅器。 - 【請求項４】 前記第１の信号と第２の信号の一方は、
時間的に変化する入力信号であり、他方は前記入力信号
の直流電圧分と実質的に等しい電圧の直流信号であるこ
とを特徴とする請求項１または請求項２に記載の差動増
幅器。 - 【請求項５】 一端が電源またはグランドに接続される
第１の電流源と、 ドレインが前記第１の電流源の他端に接続され、ゲート
に第１の入力端子が接続される第１導電型の第１のＭＯ
Ｓトランジスタと、 ソースが前記第１のＭＯＳトランジスタのソースに接続
され、ゲートに第２の入力端子が接続される第１導電型
の第２のＭＯＳトランジスタと、 ドレインが前記第１及び第２のＭＯＳトランジスタのソ
ースに接続され、ソースがグランドまたは電源に接続さ
れ、ゲートが前記第１の電流源の他端に接続される第１
導電型の第３のＭＯＳトランジスタと、 一端が電源またはグランドに接続される第２の電流源
と、 ドレインが前記第２の電流源の他端に接続され、ゲート
に前記第２の入力端子が接続される第１導電型の第４の
ＭＯＳトランジスタと、 ソースが前記第４のＭＯＳトランジスタのソースに接続
され、ゲートに前記第１の入力端子が接続される第１導
電型の第５のＭＯＳトランジスタと、 ドレインが前記第４及び第５のＭＯＳトランジスタのソ
ースに接続され、ソースがグランドまたは電源に接続さ
れ、ゲートが前記第２の電流源の他端に接続される第１
導電型の第６のＭＯＳトランジスタとを具備し、 前記第１及び前記第２の入力端子に差動信号を入力し、
前記第２及び第５のＭＯＳトランジスタのドレインから
差動出力を得ることを特徴とする差動増幅器。 - 【請求項６】 一端が電源またはグランドに接続される
第１の電流源と、 ドレインが前記第１の電流源の他端に接続され、ゲート
に第１の入力端子が接続される第１導電型の第１のＭＯ
Ｓトランジスタと、 ソースが前記第１のＭＯＳトランジスタのソースに接続
され、ゲートに第２の入力端子が接続される第１導電型
の第２のＭＯＳトランジスタと、 ドレインが前記第１及び第２のＭＯＳトランジスタのソ
ースに接続され、ソースがグランドまたは電源に接続さ
れ、ゲートが前記第１の電流源の他端に接続される第１
導電型の第３のＭＯＳトランジスタと、 一端が電源またはグランドに接続される第２の電流源
と、 ドレインが前記第２の電流源の他端に接続され、ゲート
に前記第１の入力端子が接続される第１導電型の第４の
ＭＯＳトランジスタと、 ソースが前記第４のＭＯＳトランジスタのソースに接続
され、ゲートに第３の入力端子が接続される第１導電型
の第５のＭＯＳトランジスタと、 ドレインが前記第４及び第５のＭＯＳトランジスタのソ
ースに接続され、ソースがグランドまたは電源に接続さ
れ、ゲートが前記第２の電流源の他端に接続される第１
導電型の第６のＭＯＳトランジスタとを具備し、 前記第２及び前記第３の入力端子に差動信号を入力し、
前記第１の入力端子に前記差動信号の直流電圧分に実質
的に等しい電圧を入力し、前記第２及び第５のＭＯＳト
ランジスタのドレインから差動出力を得ることを特徴と
する差動増幅器。 - 【請求項７】 一端が電源またはグランドに接続される
第１の電流源と、 ドレインが前記第１の電流源の他端に接続され、ゲート
に第１の入力端子が接続される第１導電型の第１のＭＯ
Ｓトランジスタと、 ソースが前記第１のＭＯＳトランジスタのソースに接続
され、ゲートに第２の入力端子が接続される第１導電型
の第２のＭＯＳトランジスタと、 ドレインが前記第１及び第２のＭＯＳトランジスタのソ
ースに接続され、ソースがグランドまたは電源に接続さ
れ、ゲートが前記第１の電流源の他端に接続される第１
導電型の第３のＭＯＳトランジスタと、 一端が電源またはグランドに接続される第２の電流源
と、 ドレインが前記第２の電流源の他端に接続され、ゲート
に第３の入力端子が接続される第１導電型の第４のＭＯ
Ｓトランジスタと、 ソースが前記第４のＭＯＳトランジスタのソースに接続
され、ゲートに前記第２の入力端子が接続される第１導
電型の第５のＭＯＳトランジスタと、 ドレインが前記第４及び第５のＭＯＳトランジスタのソ
ースに接続され、ソースがグランドまたは電源に接続さ
れ、ゲートが前記第２の電流源の他端に接続される第１
導電型の第６のＭＯＳトランジスタとを具備し、 前記第１及び前記第３の入力端子に差動信号を入力し、
前記第２の入力端子に前記差動信号の直流電圧分に実質
的に等しい電圧を入力し、前記第２及び第５のＭＯＳト
ランジスタのドレインから差動出力を得ることを特徴と
する差動増幅器。 - 【請求項８】 前記第１の電流源の他端と前記第３のＭ
ＯＳトランジスタのゲートとの間に設けられる第１のレ
ベルシフト手段と、前記第２の電流源の他端と前記第６
のＭＯＳトランジスタのゲートとの間に設けられる第２
のレベルシフト手段とを更に具備することを特徴とする
請求項５乃至７いずれか１つの項に記載の差動増幅器。 - 【請求項９】 一端が電源またはグランドに接続され、
他端が前記第２のＭＯＳトランジスタのドレイン及び第
１の出力端子に接続された第１の抵抗と、一端が電源ま
たはグランドに接続され、他端が前記第５のＭＯＳトラ
ンジスタのドレイン及び第２の出力端子に接続された第
２の抵抗とを更に具備し、前記第１及び第２の出力端子
から差動出力を得ることを特徴とする請求項５乃至８い
ずれか１つの項に記載の差動増幅器。 - 【請求項１０】 ソースが前記電源またはグランドに接
続され、ドレインが前記第２のＭＯＳトランジスタのド
レイン及び第１の出力端子に接続される第２導電型の第
７のＭＯＳトランジスタと、ソースが前記電源またはグ
ランドに接続され、ドレインが前記第５のＭＯＳトラン
ジスタのドレイン及び第２の出力端子に接続され、ゲー
トが前記第７のＭＯＳトランジスタのゲートに接続され
た第２導電型の第８のＭＯＳトランジスタと、一端が前
記第７及び第８のＭＯＳトランジスタのゲートに接続さ
れ、他端が前記第２及び第７のＭＯＳトランジスタのド
レインに接続された第１の抵抗と、一端が前記第７及び
第８のＭＯＳトランジスタのゲートに接続され、他端が
前記第５及び第８のＭＯＳトランジスタのドレインに接
続された第２の抵抗とを更に具備することを特徴とする
請求項５乃至８いずれか１つの項に記載の差動増幅器。 - 【請求項１１】 前記第２及び第５のＭＯＳトランジス
タのドレインの一方が入力端、他方が出力端となるカレ
ントミラー回路を更に具備し、前記カレントミラー回路
の出力端から出力を得ることを特徴とする請求項５乃至
８いずれか１つの項に記載の差動増幅器。 - 【請求項１２】 前記電流源の電流値を変化させること
により利得が制御されることを特徴とする請求項１乃至
４いずれか１つの項に記載の差動増幅器。 - 【請求項１３】 前記第１の電流源と第２の電流源の電
流値を略同じ比率で変化させることにより利得が制御さ
れることを特徴とする請求項５乃至１１いずれか１つの
項に記載の差動増幅器。 - 【請求項１４】 一端が電源またはグランドに接続され
る第１及び第２の電流源と、 ドレインが前記第１の電流源の他端に接続され、ゲート
に第１の入力端子が接続される第１のＭＯＳトランジス
タと、 前記第１のＭＯＳトランジスタと同じ導電型で、ドレイ
ンが前記第２の電流源の他端及び出力端子に接続され、
ソースが前記第１のＭＯＳトランジスタのソースに接続
され、ゲートに第２の入力端子が接続される第２のＭＯ
Ｓトランジスタと、 前記第１及び第２のＭＯＳトランジスタと同じ導電型
で、ドレインが前記第１及び第２のＭＯＳトランジスタ
のソースに接続され、ソースがグランドまたは電源に接
続され、ゲートが前記第１の電流源の他端に接続される
第３のＭＯＳトランジスタと、 一方の電極が前記出力端子に接続されたキャパシタと を具備する単位積分回路を備えることを特徴とするフィ
ルタ回路。 - 【請求項１５】 一端が電源またはグランドに接続され
る第１及び第２の電流源と、 ドレインが前記第１の電流源の他端に接続され、ゲート
に第１の入力端子が接続される第１のＭＯＳトランジス
タと、 前記第１のＭＯＳトランジスタと同じ導電型で、ドレイ
ンが前記第２の電流源の他端及び出力端子に接続され、
ソースが前記第１のＭＯＳトランジスタのソースに接続
され、ゲートに第２の入力端子が接続される第２のＭＯ
Ｓトランジスタと、 前記第１及び第２のＭＯＳトランジスタと同じ導電型
で、ドレインが前記第１及び第２のＭＯＳトランジスタ
のソースに接続され、ソースがグランドまたは電源に接
続される第３のＭＯＳトランジスタと、 前記第１の電流源の他端と前記第３のＭＯＳトランジス
タのゲートとの間に設けられるレベルシフト手段と、 一方の電極が前記出力端子に接続されたキャパシタと を具備する単位積分回路を備えることを特徴とするフィ
ルタ回路。 - 【請求項１６】 前記第１の電流源と前記第２の電流源
の電流値の比を実質的に一定に保ちつつその値を変化さ
せることにより、前記単位積分回路の積分定数が調整さ
れることを特徴とする請求項１４または１５に記載のフ
ィルタ回路。 - 【請求項１７】 一端が電源またはグランドに接続され
る第１乃至第４の電流源と、 ドレインが前記第１の電流源の他端に接続され、ゲート
に第１の入力端子が接続される第１のＭＯＳトランジス
タと、 前記第１のＭＯＳトランジスタと同じ導電型で、ドレイ
ンが前記第２の電流源の他端及び第１の出力端子に接続
され、ソースが前記第１のＭＯＳトランジスタのソース
に接続され、ゲートに第２の入力端子が接続される第２
のＭＯＳトランジスタと、 前記第１及び第２のＭＯＳトランジスタと同じ導電型
で、ドレインが前記第１及び第２のＭＯＳトランジスタ
のソースに接続され、ソースがグランドまたは電源に接
続され、ゲートが前記第１の電流源の他端に接続される
第３のＭＯＳトランジスタと、 前記第１乃至第３のＭＯＳトランジスタと同じ導電型
で、ドレインが前記第３の電流源の他端に接続され、ゲ
ートに前記第２の入力端子が接続される第４のＭＯＳト
ランジスタと、 前記第１乃至第４のＭＯＳトランジスタと同じ導電型
で、ドレインが前記第４の電流源の他端及び第２の出力
端子に接続され、ソースが前記第４のＭＯＳトランジス
タのソースに接続され、ゲートに前記第１の入力端子が
接続される第５のＭＯＳトランジスタと、 前記第１乃至第５のＭＯＳトランジスタと同じ導電型
で、ドレインが前記第４及び第５のＭＯＳトランジスタ
のソースに接続され、ソースがグランドまたは電源に接
続され、ゲートが前記第３の電流源の他端に接続される
第６のＭＯＳトランジスタと、 前記第１及び第２の出力端子に接続されたキャパシタと
を具備する単位積分回路を備えることを特徴とするフィ
ルタ回路。 - 【請求項１８】 一端が電源またはグランドに接続され
る第１乃至第４の電流源と、 ドレインが前記第１の電流源の他端に接続され、ゲート
に第１の入力端子が接続される第１のＭＯＳトランジス
タと、 前記第１のＭＯＳトランジスタと同じ導電型で、ドレイ
ンが前記第２の電流源の他端及び第１の出力端子に接続
され、ソースが前記第１のＭＯＳトランジスタのソース
に接続され、ゲートに第２の入力端子が接続される第２
のＭＯＳトランジスタと、 前記第１及び第２のＭＯＳトランジスタと同じ導電型
で、ドレインが前記第１及び第２のＭＯＳトランジスタ
のソースに接続され、ソースがグランドまたは電源に接
続され、ゲートが前記第１の電流源の他端に接続される
第３のＭＯＳトランジスタと、 前記第１乃至第３のＭＯＳトランジスタと同じ導電型
で、ドレインが前記第３の電流源の他端に接続され、ゲ
ートに第３の入力端子が接続される第４のＭＯＳトラン
ジスタと、 前記第１乃至第４のＭＯＳトランジスタと同じ導電型
で、ドレインが前記第４の電流源の他端及び第２の出力
端子に接続され、ソースが前記第４のＭＯＳトランジス
タのソースに接続され、ゲートに第４の入力端子が接続
される第５のＭＯＳトランジスタと、 前記第１乃至第５のＭＯＳトランジスタと同じ導電型
で、ドレインが前記第４及び第５のＭＯＳトランジスタ
のソースに接続され、ソースがグランドまたは電源に接
続され、ゲートが前記第３の電流源の他端に接続される
第６のＭＯＳトランジスタと、 前記第１及び第２の出力端子に接続されたキャパシタと
を具備する単位積分回路を備え、 前記第２及び第４の入力端子の組並びに前記第１及び第
３の入力端子の組のうちの一方の組に第１の差動信号を
入力し、他方の組には第２の差動信号を入力するか、も
しくは入力端子同士を接続して直流入力端子として用い
ることを特徴とするフィルタ回路。 - 【請求項１９】 一端が電源またはグランドに接続され
る第１及び第２の電流源と、 ドレインが前記第１の電流源の他端に接続され、ゲート
に第１の入力端子が接続される第１のＭＯＳトランジス
タと、 電源またはグランドに接続されたカレントミラー回路
と、 前記第１のＭＯＳトランジスタと同じ導電型で、ドレイ
ンが出力端子及び前記カレントミラー回路の出力ノード
に接続され、ソースが前記第１のＭＯＳトランジスタの
ソースに接続され、ゲートに第２の入力端子が接続され
る第２のＭＯＳトランジスタと、 前記第１及び第２のＭＯＳトランジスタと同じ導電型
で、ドレインが前記第１及び第２のＭＯＳトランジスタ
のソースに接続され、ソースがグランドまたは電源に接
続され、ゲートが前記第１の電流源の他端に接続される
第３のＭＯＳトランジスタと、 前記第１乃至第３のＭＯＳトランジスタと同じ導電型
で、ドレインが前記第２の電流源の他端に接続され、ゲ
ートに前記第２の入力端子が接続される第４のＭＯＳト
ランジスタと、 前記第１乃至第４のＭＯＳトランジスタと同じ導電型
で、ドレインが前記カレントミラー回路の入力ノードに
接続され、ソースが前記第４のＭＯＳトランジスタのソ
ースに接続され、ゲートに前記第１の入力端子が接続さ
れる第５のＭＯＳトランジスタと、 前記第１乃至第５のＭＯＳトランジスタと同じ導電型
で、ドレインが前記第４及び第５のＭＯＳトランジスタ
のソースに接続され、ソースがグランドまたは電源に接
続され、ゲートが前記第２の電流源の他端に接続される
第６のＭＯＳトランジスタと、 一方の電極が前記出力端子に接続されたキャパシタとを
具備する単位積分回路を備えることを特徴とするフィル
タ回路。 - 【請求項２０】 前記第１の電流源の他端と前記第３の
ＭＯＳトランジスタのゲートとの間に設けられる第１の
レベルシフト手段と、前記第３の電流源の他端と前記第
６のＭＯＳトランジスタのゲートとの間に設けられる第
２のレベルシフト手段とを更に具備することを特徴とす
る請求項１７または１８に記載のフィルタ回路。 - 【請求項２１】 前記第１の電流源の他端と前記第３の
ＭＯＳトランジスタのゲートとの間に設けられる第１の
レベルシフト手段と、前記第２の電流源の他端と前記第
６のＭＯＳトランジスタのゲートとの間に設けられる第
２のレベルシフト手段とを更に具備することを特徴とす
る請求項１９に記載のフィルタ回路。 - 【請求項２２】 前記第１乃至第４の電流源の電流値の
比を実質的に一定に保ちつつその値を変化させることに
より、前記単位積分回路の積分定数が調整されることを
特徴とする請求項１７または１８に記載のフィルタ回
路。 - 【請求項２３】 前記第１及び第２の電流源の電流値、
及び前記カレントミラー回路を流れる電流の電流値の比
を実質的に一定に保ちつつその値を変化させることによ
り、前記単位積分回路の積分定数が調整されることを特
徴とする請求項１９に記載のフィルタ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000086381A JP2001274641A (ja) | 2000-03-27 | 2000-03-27 | 差動増幅器及びこれを用いたフィルタ回路 |
| KR10-2001-0015135A KR100521922B1 (ko) | 2000-03-27 | 2001-03-23 | 차동증폭기 및 이 차동증폭기를 상호컨덕턴스회로로서이용한 필터회로 |
| US09/817,043 US6552611B2 (en) | 2000-03-27 | 2001-03-27 | Differential amplifier and filter circuit using the same |
| US10/393,916 US6753730B2 (en) | 2000-03-27 | 2003-03-24 | Differential amplifier and filter circuit using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000086381A JP2001274641A (ja) | 2000-03-27 | 2000-03-27 | 差動増幅器及びこれを用いたフィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001274641A true JP2001274641A (ja) | 2001-10-05 |
Family
ID=18602559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000086381A Abandoned JP2001274641A (ja) | 2000-03-27 | 2000-03-27 | 差動増幅器及びこれを用いたフィルタ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6552611B2 (ja) |
| JP (1) | JP2001274641A (ja) |
| KR (1) | KR100521922B1 (ja) |
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- 2001-03-27 US US09/817,043 patent/US6552611B2/en not_active Expired - Fee Related
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|---|---|
| US20030206061A1 (en) | 2003-11-06 |
| US6753730B2 (en) | 2004-06-22 |
| US20010026192A1 (en) | 2001-10-04 |
| KR100521922B1 (ko) | 2005-10-13 |
| KR20010090731A (ko) | 2001-10-19 |
| US6552611B2 (en) | 2003-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040916 |
|
| A131 | Notification of reasons for refusal |
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|
| A762 | Written abandonment of application |
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