[go: up one dir, main page]

JP2001268142A - データ転送制御装置及び電子機器 - Google Patents

データ転送制御装置及び電子機器

Info

Publication number
JP2001268142A
JP2001268142A JP2000073622A JP2000073622A JP2001268142A JP 2001268142 A JP2001268142 A JP 2001268142A JP 2000073622 A JP2000073622 A JP 2000073622A JP 2000073622 A JP2000073622 A JP 2000073622A JP 2001268142 A JP2001268142 A JP 2001268142A
Authority
JP
Japan
Prior art keywords
data
bit
circuit
parallel
bits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000073622A
Other languages
English (en)
Other versions
JP3603732B2 (ja
Inventor
Takuya Ishida
卓也 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2000073622A priority Critical patent/JP3603732B2/ja
Priority to US09/805,029 priority patent/US6732204B2/en
Priority to CN01122059.7A priority patent/CN1269049C/zh
Priority to TW090106255A priority patent/TW540208B/zh
Publication of JP2001268142A publication Critical patent/JP2001268142A/ja
Application granted granted Critical
Publication of JP3603732B2 publication Critical patent/JP3603732B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
    • G06F13/4059—Coupling between buses using bus bridges where the bridge performs a synchronising function where the synchronisation uses buffers, e.g. for speed matching between buses

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Dc Digital Transmission (AREA)

Abstract

(57)【要約】 【課題】 ビット挿入、エンコード、デコード、ビット
削除処理を低速のクロック周波数で実現できるデータ転
送制御装置及び電子機器を提供すること。 【解決手段】 送信側ではビットスタッフィング回路１
０及びＮＲＺＩデコーダ１２をパラレル−シリアル変換
回路の前段に設け、受信側ではＮＲＺＩデコーダ１４及
びビットアンスタッフィング回路１６をシリアル−パラ
レル変換回路の後段に設け、ビットスタッフィング、Ｎ
ＲＺＩエンコード、ＮＲＺＩデコード、ビットアンスタ
ッフィングを、シリアルデータ処理ではなくパラレルデ
ータ処理で実現する。ビット挿入によりあふれたビット
を次のクロックサイクルのデータに繰り越したり、ビッ
ト削除により足りなくなったビットを次のクロックサイ
クルのデータから繰り上げる。演算されたきビットスタ
ッフィング（ビットアンスタッフィング）位置に基づき
ビットを挿入（削除）し、あふれ（縮み）ビット数の累
積値に基づき出力すべきパラレルデータの範囲を決定す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ転送制御装
置及び電子機器に関し、特に、ＵＳＢ規格に準じたデー
タ転送を行うためのデータ転送制御装置及び電子機器に
関する。
【０００２】
【背景技術及び発明が解決しようとする課題】近年、パ
ーソナルコンピュータと周辺機器（広義には電子機器）
とを接続するためのインターフェース規格として、ＵＳ
Ｂ（Universal Serial Bus)が注目を集めている。
【０００３】このＵＳＢには、パーソナルコンピュータ
とその周辺機器をシリアルバスを介して最大で１２７台
まで接続できるという利点がある。また、従来は別々の
規格のコネクタで接続されていたマウスやキーボードや
プリンタなどの周辺機器を、同じ規格のコネクタで接続
できると共に、いわゆるプラグ＆プレイやホットプラグ
を実現できるという利点もある。
【０００４】さて、ＵＳＢにおいては、転送データは、
ＮＲＺＩ（Non Return to Zero Invert）と呼ばれる方
式でエンコードされて転送される。このＮＲＺＩは、一
般的なデータでは"０"のビットの発生比率が"１"のビッ
トの発生比率に比べてはるかに高いことに着目し、シリ
アルバス上の信号レベルの変化の頻度を増やして同期は
ずれを防ごうとするエンコード方式である。このため、
ＮＲＺＩでは、元データのビットが"１"の場合には前の
信号レベルを維持し、元データのビットが"０"の場合に
は前の信号レベルを反転させる。
【０００５】従って、ＮＲＺＩのエンコードを行うと、
元データに"０"のビットが並んでいる場合には、エンコ
ード後のデータはビット毎に信号レベルが変化するよう
になる。
【０００６】ところが、元データに"１"のビットが並ん
でいる場合には、エンコード後のデータの信号レベルが
変化しない状態が長時間続くことになり、同期はずれの
問題が生じてしまう。
【０００７】このためＵＳＢでは、元データに対して、
ビットスタッフィング（広義にはビット挿入）と呼ばれ
る処理を施すようにしている。即ち、"１"のビットが連
続して６回続くと、その後に必ず"０"のビットを挿入す
るようにする。そして、このようにビットスタッフされ
たデータを、上述のＮＲＺＩでエンコードする。このよ
うにすることで、元データに"１"のビットが並んでいた
場合にも、信号レベルが変化しない状態が長時間続かな
いようになる。
【０００８】さて、ＵＳＢには前述のように種々の利点
はあるが、同じくシリアルバスインターフェース規格と
して脚光を浴びているＩＥＥＥ１３９４に比べて、転送
速度が遅いという不利点がある。
【０００９】そこで、ＵＳＢ１．１規格に比べて格段に
高速な４８０Ｍｂｐｓ（ハイスピードモード）のデータ
転送速度を実現できるＵＳＢ２．０規格の策定が、現在
急ピッチで進められている。
【００１０】ところが、このようにデータ転送速度が高
速化されると、前述のビットスタッフィングやＮＲＺＩ
の処理を１クロックサイクル内で完了することが難しい
という問題があることが判明した。
【００１１】即ち、ビットスタッフィングやＮＲＺＩは
シリアルデータ処理（シリアルデータで行う処理）に適
している。従って、パラレルデータをパラレル−シリア
ル変換回路によりシリアルデータに変換し、変換後のシ
リアルデータに対してビットスタッフィング処理が行わ
れ、その後にＮＲＺＩのエンコードが行われることにな
る。このため、データ転送速度が前述のように４８０Ｍ
ｂｐｓである場合には、ビットスタッフィングやＮＲＺ
Ｉの処理に使用されるクロックの周波数も４８０ＭＨｚ
にしなければならない。従って、微細加工が可能な最新
の半導体プロセスが必要となり、このような半導体プロ
セスを使用できない場合には、データ転送速度が４８０
ＭＨｚとなるハイスピードモードでのビットスタッフィ
ングやＮＲＺＩの処理を実現するのは非常に困難にな
る。
【００１２】また、配線遅延が信号タイミングのクリテ
ィカルパスの支配的な要因になる微細半導体プロセスで
は、４８０ＭＨｚで動作する論理回路を構成するために
は、クロックスキューを最小化して同期動作を保証する
ために手作業による配置、配線が必要になるという問題
もある。
【００１３】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、ビッ
ト挿入、エンコード、デコード、ビット削除処理を低速
のクロック周波数で実現できるデータ転送制御装置及び
電子機器を提供することにある。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に本発明は、シリアルバスを介したデータ転送のための
データ転送制御装置であって、第１の信号レベルのビッ
トが所与の個数だけ連続したことを条件に第２の信号レ
ベルのビットを挿入するビット挿入回路と、パラレルデ
ータを前記シリアルバスで転送されるシリアルデータに
変換するためのパラレル−シリアル変換回路とを含み、
前記ビット挿入回路が、前記パラレル−シリアル変換回
路の前段に設けられると共に、前記ビット挿入回路が、
前段の回路から所与のクロックサイクルで入力されたＮ
ビットのパラレル入力データを受け、ビット挿入された
Ｎビットのパラレル出力データを出力することを特徴と
する。
【００１５】本発明によれば、ビット挿入回路がパラレ
ル−シリアル変換回路の前段に設けられる。従って、シ
リアルデータに変換される前のパラレルデータの状態
で、ビット挿入処理を行うことができるようになる。こ
れにより、シリアルデータの状態のままで処理する場合
に比べて、例えば１／Ｎのクロック周波数でビット挿入
回路は動作すればよいことになる。従って、微細加工が
可能な最新の半導体プロセスを使う必要が無くなるた
め、データ転送制御装置の低コスト化を図れる。また、
信号タイミングに関するクリティカルパスが減るため、
データ転送制御装置の開発期間を短縮化できると共に、
データ転送制御装置の動作の信頼性を高めることが可能
になる。また、データ転送制御装置の回路パターンの生
成に、既存の自動配置配線手法を使用できるようにな
る。更に、演算に要する時間に余裕が生まれるため、Ｈ
ＤＬ（Hardware Description Language）を用いた回路
合成により論理回路を生成する手法も使用できるように
なる。
【００１６】また本発明は、前記ビット挿入回路が、ビ
ット挿入によりあふれたビットを次のクロックサイクル
のデータに繰り越すための処理を行うことを特徴とす
る。
【００１７】このようにすれば、所与のクロックサイク
ルでＮビットのパラレル入力データが順次入力されてき
た場合に、ビット挿入されたＮビットのパラレル出力デ
ータを、例えば同一のクロックサイクルで適正に順次出
力できるようになる。
【００１８】また本発明は、前記ビット挿入回路が、前
記第２の信号レベルのビットの挿入位置とビット挿入に
よりあふれたビットの数とを演算する演算回路と、演算
されたあふれビット数を累積的に加算又は減算すること
で得られるあふれ累積値を記憶するあふれ累積値記憶回
路とを含み、前記ビット挿入回路が、前記ビット挿入位
置に基づいて、前記第２の信号レベルのビットを挿入し
ながら、前記あふれ累積値に基づいて、出力すべきパラ
レル出力データを決定することを特徴とする。
【００１９】このようにすれば、ビット挿入位置や出力
すべきパラレル出力データの範囲を簡素な処理で決める
ことができるようになる。
【００２０】また本発明は、前記ビット挿入回路が、前
記パラレル出力データの末尾における第１の信号レベル
のビットの連続数を記憶する連続数記憶回路を含み、前
記演算回路が、前回のクロックサイクルにおいて記憶さ
れた前記連続数に基づいて、前記ビット挿入位置を演算
することを特徴とする。
【００２１】このようにすれば、適正なビット挿入位置
に第２の信号レベルのビットを挿入できるようになる。
【００２２】また本発明は、前記ビット挿入回路が、少
なくとも１クロックサイクル前のパラレル入力データを
記憶するデータ記憶回路と、記憶された前記少なくとも
１クロックサイクル前のパラレル入力データと現在のク
ロックサイクルのパラレル入力データとを合成した合成
データを出力するデータ合成回路と、前記あふれ累積値
に基づいて、前記合成データの中から、ビット挿入され
たパラレル出力データを選択するセレクタとを含むこと
を特徴とする。
【００２３】このようにすれば、前段の回路から所与の
クロックサイクルでパラレル入力データが順次入力され
てきた場合にも、これらのパラレル入力データをデータ
記憶回路に一時的に保持しながら、ビット挿入処理を行
うことができるようになる。
【００２４】また本発明は、前記ビット挿入回路が、前
記あふれ累積値が所与の値になった場合に、パラレル入
力データの入力を少なくとも１クロックサイクル期間だ
け停止させる信号を前段の回路に対して出力することを
特徴とする。
【００２５】このようにすれば、前段の回路から所与の
クロックサイクルでパラレル入力データが次々と入力さ
れることで、処理が追いつかなくなった場合にも、前段
の回路によるパラレル入力データの出力を停止させるこ
とができるようになる。これにより、前段の回路からの
パラレル入力データが喪失されてしまう事態を防止でき
る。
【００２６】また本発明は、前記ビット挿入回路と前記
パラレル−シリアル変換回路の間に設けられ、前記ビッ
ト挿入回路からのＮビットのパラレル出力データを、物
理層用のＮビットのパラレルエンコードデータに変換す
るエンコーダを含むことを特徴とする。
【００２７】このようにすれば、シリアルデータに変換
される前のパラレルデータの状態で、データのエンコー
ド処理を行うことができるようになる。これにより、シ
リアルデータの状態で処理する場合に比べて、例えば１
／Ｎのクロック周波数でエンコーダは動作すればよいこ
とになる。従って、データ転送制御装置の低コスト化、
開発期間の短縮化、信頼性の向上を図れるようになる。
【００２８】また本発明は、シリアルバスを介したデー
タ転送のためのデータ転送制御装置であって、前記シリ
アルバスで転送されるシリアルデータをパラレルデータ
に変換するためのシリアル−パラレル変換回路と、第１
の信号レベルのビットが所与の個数だけ連続したことを
条件に挿入された第２の信号レベルのビットを削除する
ビット削除回路とを含み、前記ビット削除回路が、前記
シリアル−パラレル変換回路の後段に設けられると共
に、前記ビット削除回路が、前記シリアル−パラレル変
換回路を介して所与のクロックサイクルで入力されたＮ
ビットのパラレル入力データを受け、ビット削除された
Ｎビットのパラレル出力データを出力することを特徴と
する。
【００２９】本発明によれば、ビット削除回路がシリア
ル−パラレル変換回路の後段に設けられる。従って、パ
ラレルデータの状態で、ビット削除処理を行うことがで
きるようになる。これにより、シリアルデータの状態の
ままで処理する場合に比べて、例えば１／Ｎのクロック
周波数でビット削除回路は動作すればよいことになる。
従って、微細加工が可能な最新の半導体プロセスを使う
必要が無くなるため、データ転送制御装置の低コスト化
を図れる。また、信号タイミングに関するクリティカル
パスが減るため、データ転送制御装置の開発期間を短縮
化できると共に、データ転送制御装置の動作の信頼性を
高めることができるようになる。
【００３０】また本発明は、前記ビット削除回路が、ビ
ット削除によるデータ長の縮みにより足りなくなったビ
ットを次のクロックサイクルのデータから繰り上げるた
めの処理を行うことを特徴とする。
【００３１】このようにすれば、所与のクロックサイク
ルでＮビットのパラレル入力データが順次入力されてき
た場合に、ビット削除されたＮビットのパラレル出力デ
ータを、例えば同一のクロックサイクルで適正に順次出
力できるようになる。
【００３２】また本発明は、前記ビット削除回路が、前
記第２の信号レベルのビットの削除位置とビット削除に
よるデータ長の縮みビット数とを演算する演算回路と、
演算された縮みビット数を累積的に加算又は減算するこ
とで得られる縮み累積値を記憶する縮み累積値記憶回路
とを含み、前記ビット削除回路が、前記ビット削除位置
に基づいて、前記第２の信号レベルのビットを削除しな
がら、前記縮み累積値に基づいて、出力すべきパラレル
出力データを決定することを特徴とする。
【００３３】このようにすれば、ビット削除位置や出力
すべきパラレル出力データの範囲を簡素な処理で決める
ことができるようになる。
【００３４】また本発明は、前記ビット削除回路が、ビ
ット削除される前のパラレル出力データの末尾における
第１の信号レベルのビットの連続数を記憶する連続数記
憶回路を含み、前記演算回路が、前回のクロックサイク
ルにおいて記憶された前記連続数に基づいて、前記ビッ
ト削除位置を演算することを特徴とする。
【００３５】このようにすれば、ビット削除位置にある
第２の信号レベルのビットを適正に削除できるようにな
る。
【００３６】また本発明は、前記ビット削除回路が、少
なくとも１クロックサイクル前のパラレル入力データを
記憶するデータ記憶回路と、記憶された前記少なくとも
１クロックサイクル前のパラレル入力データと現在のク
ロックサイクルのパラレル入力データとを合成した合成
データを出力するデータ合成回路と、前記縮み累積値に
基づいて、前記合成データの中から、ビット削除された
パラレル出力データを選択するセレクタとを含むことを
特徴とする。
【００３７】このようにすれば、シリアル−パラレル変
換回路を介して所与のクロックサイクルでパラレル入力
データが順次入力されてきた場合にも、これらのパラレ
ル入力データをデータ記憶回路に一時的に保持しなが
ら、ビット削除処理を行うことができるようになる。
【００３８】また本発明は、前記ビット削除回路が、前
記縮み累積値が所与の値になった場合に、パラレル出力
データの取り込みを少なくとも１クロックサイクル期間
だけ停止させる信号を後段の回路に対して出力すること
を特徴とする。
【００３９】このようにすれば、ビット削除により、後
段の回路に出力すべきパラレル出力データが無くなった
場合にも、後段の回路によるパラレル出力データの取り
込みを停止させることができるようになる。これによ
り、誤ったパラレル出力データが後段の回路に出力され
る事態を防止できる。
【００４０】また本発明は、前記シリアル−パラレル変
換回路と前記ビット削除回路との間に設けられ、物理層
用に変換されたＮビットのパラレルエンコードデータを
デコードし、Ｎビットのパラレル入力データとして前記
ビット削除回路に出力するデコーダを含むことを特徴と
する。
【００４１】このようにすれば、パラレルデータの状態
で、エンコードデータのデコード処理を行うことができ
るようになる。これにより、シリアルデータの状態で処
理する場合に比べて、例えば１／Ｎのクロック周波数で
デコーダは動作すればよいことになる。従って、データ
転送制御装置の低コスト化、開発期間の短縮化、信頼性
の向上を図れるようになる。
【００４２】なお本発明では、前記第１の信号レベルの
ビットが所与の個数だけ連続したことを条件に前記第２
の信号レベルのビットを挿入する処理が、ＵＳＢ（Univ
ersal Serial Bus)規格におけるビットスタッフィング
処理であることが望ましい。
【００４３】また本発明に係る電子機器は、上記のいず
れかのデータ転送制御装置と、前記データ転送制御装置
及び前記シリアルバスを介して相手デバイスから受信し
たデータに所与の処理を施す装置と、処理が施されたデ
ータを出力又は記憶するための装置とを含むことを特徴
とする。また本発明に係る電子機器は、上記のいずれか
のデータ転送制御装置と、前記データ転送制御装置及び
前記シリアルバスを介して相手デバイスに転送するデー
タに所与の処理を施す装置と、処理が施されるデータを
取り込むための装置とを含むことを特徴とする。
【００４４】本発明によれば、電子機器に使用されるデ
ータ転送制御装置の低コスト化、信頼性の向上を図れる
ため、電子機器の低コスト化、信頼性の向上も図ること
ができるようになる。また、本発明によれば、高速な転
送モードでデータ転送を行うことができるようになるた
め、電子機器の処理の高速化を図れるようになる。
【００４５】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて詳細に説明する。
【００４６】１．全体構成 図１に本実施形態のデータ転送制御装置の全体構成の例
を示す。
【００４７】本実施形態のデータ転送制御装置は、デー
タ処理回路２００、パケット処理回路２０２、ＨＳ（ハ
イスピードモード）用エンコーダ＆デコーダ２０４、Ｆ
Ｓ（フルスピードモード）用エンコーダ＆デコーダ２０
６、シグナリング回路２０８を含む。なお、データ処理
回路２００、パケット処理回路２０２、ＦＳ用エンコー
ダ＆デコーダ２０６は任意の構成要素であり、本実施形
態のデータ転送制御装置は、これらの構成要素を全て含
む必要はない。
【００４８】データ処理回路２００は、ＵＳＢ規格のト
ランザクション層の処理や、ＦＩＦＯ（送受信バッフ
ァ）を用いたエンドポイントの管理処理などを行う回路
である。また、データ処理回路２００は、外部のＣＰＵ
やＤＭＡコントローラとのインターフェース回路として
の機能も有する。
【００４９】パケット処理回路２０２は、ＵＳＢにより
送受信されるパケットを組み立てたり分解したりする処
理を行う回路である。より具体的には、送信時には、Ｓ
ＯＰ（Start Of Packet）やＥＯＰ（End Of Packet）を
付加する処理などを行い、受信時には、ＳＯＰやＥＯＰ
を削除する処理などを行う。またパケット処理回路２０
２は、データの送受信を制御するための各種のタイミン
グ信号を生成する処理も行う。
【００５０】ＨＳ用エンコーダ＆デコーダ２０４、ＦＳ
用エンコーダ＆デコーダ２０６は、ＵＳＢで転送される
データのエンコード（送信時）やデコード（受信時）を
行う回路である。そして、ＨＳ用エンコーダ＆デコーダ
２０４は、データ転送速度が４８０Ｍｂｐｓとなるハイ
スピードモード用のエンコーダ、デコーダであり、ＦＳ
用エンコーダ＆デコーダ２０６は、データ転送速度が１
２Ｍｂｐｓとなるフルスピードモード用のエンコーダ、
デコーダである。
【００５１】ここで、ハイスピードモードは、ＵＳＢ
２．０により規格化される予定の転送モードである。一
方、フルスピードモードは、従来のＵＳＢ１．１で規格
化されている転送モードである。
【００５２】ＵＳＢ２．０では、このようなハイスピー
ドモードが用意されているため、プリンタ、オーディ
オ、カメラなどにおけるデータ転送のみならず、ハード
ディスクドライブや光ディスクドライブ（ＣＤＲＯＭ、
ＤＶＤ）などのストレージ機器におけるデータ転送も実
現できるようになる。
【００５３】シグナリング回路２０８は、ＵＳＢを介し
て他のデバイスに送信する信号の波形を調整したり、Ｕ
ＳＢを介して他のデバイスから受信した信号の同期化処
理や、データやクロックを抽出する処理などを行う。
【００５４】そして、シグナリング回路２０８は、送信
時にＨＳ用エンコーダ＆デコーダ２０４又はＦＳ用エン
コーダ＆デコーダ２０６から出力されるパラレルデータ
を、シリアルデータに変換するパラレル−シリアル変換
回路２１０を含む。また、受信時にＵＳＢを介して転送
されるシリアルデータをパラレルデータに変換し、ＨＳ
用エンコーダ＆デコーダ２０４又はＦＳ用エンコーダ＆
デコーダ２０６に出力するシリアル−パラレル変換回路
２１２を含む。
【００５５】図２に、本実施形態の要部であるＨＳ用エ
ンコーダ＆デコーダ２０４の構成例を示す。
【００５６】ＨＳ用エンコーダ＆デコーダ２０４は、ビ
ットスタッフィング回路１０（広義にはビット挿入回
路）、ＮＲＺＩエンコーダ１２（広義には、パラレルデ
ータを物理層用のパラレルエンコードデータに変換する
エンコーダ）、ＮＲＺＩデコーダ１４（広義には、物理
層用に変換されたパラレルエンコードデータをデコード
し、パラレルデータを出力するデコーダ）、ビットアン
スタッフィング回路１６（広義にはビット削除回路）を
含む。
【００５７】ここで、ビットスタッフィング回路１０、
ＮＲＺＩエンコーダ１２は、データの送信（ＴＸ）時に
動作する回路であり、ＮＲＺＩデコーダ１４、ビットア
ンスタッフィング回路１６は、データの受信（ＲＸ）時
に動作する回路である。
【００５８】まず、ＮＲＺＩ（Non Return to Zero Inv
ert）、ビットスタッフィング（BitStuffing）について
図３（Ａ）、（Ｂ）を用いて簡単に説明する。
【００５９】ＮＲＺＩでは、図３（Ａ）のＡ１、Ａ２に
示すように、元データのビットが"０"である場合には信
号レベルを反転させ、Ａ３に示すように、元データのビ
ットが"１"である場合には信号レベルを維持する。この
ようなエンコード方式を採用すれば、元データに"０"の
ビットが続くことで、信号レベルが長時間変化しなかっ
た場合にも、ＮＲＺＩ後のデータの信号レベルはビット
毎に信号レベルが変化するようになる。従って、元デー
タの"０"のビットの発生比率が"１"のビットの発生比率
に比べて十分に高い場合には、クロック抽出に最適なデ
ータにエンコードできるようになる。
【００６０】しかしながら、図３（Ａ）のＡ３から明ら
かなように、元データに"１"のビットが連続して並ぶ
と、ＮＲＺＩ後のデータの信号レベルが変化しない状態
が長時間続くことになり、ＰＬＬの同期はずれの問題が
生じてしまう。
【００６１】このためＵＳＢでは、ビットスタッフィン
グ（広義にはビット挿入）と呼ばれる処理を採用してい
る。即ち図３（Ｂ）のＡ４に示すように、"１"のビット
が連続して６個続くと、その後に必ず"０"のビットを挿
入するようにする。そしてＡ５に示すように、ビットス
タッフ後のデータをＮＲＺＩでエンコードする。
【００６２】このようにすることで、元データに"１"の
ビットが並んでいた場合にも、図３（Ｂ）のＡ６に示す
ようにＮＲＺＩエンコードデータの信号レベルが反転す
るようになる。従って、信号レベルが長時間変化しない
状態が続く問題を解決でき、クロック抽出に最適なデー
タを得ることができる。
【００６３】なお、受信側においては、送信側のビット
スタッフィングにより挿入された"０"のビットを削除す
るビットアンスタッフィング処理を行う。即ち、"１"の
ビットが連続して６個続き、その後に"０"のビットが挿
入されていた場合には、その"０"のビットを削除する。
【００６４】さて、このようなＮＲＺＩやビットスタッ
フィングやビットアンスタッフィングは、前のビットの
信号レベルの状態を見て現在のビットの信号レベルの状
態を決めるため、シリアルデータ処理に最適な処理とな
る。
【００６５】このため送信側においては、図４の比較例
に示すように、ビットスタッフィング回路３０２やＮＲ
ＺＩエンコーダ３０４は、通常、パラレル−シリアル変
換回路３００の後段に設けられる。そして、パラレル−
シリアル変換回路３００による変換により得られたシリ
アルデータに対して、ビットスタッフィングやＮＲＺＩ
エンコードの処理が行われる。
【００６６】一方、受信側においては、ＮＲＺＩデコー
ダ３０６やビットアンスタッフィング回路３０８は、通
常、シリアル−パラレル変換回路３１０の前段に設けら
れる。そして、シリアルデータの状態でビットアンタッ
フィングやＮＲＺＩデコードの処理を行い、処理後のシ
リアルデータをシリアル−パラレル変換回路３１０に入
力して、パラレルデータを得る。
【００６７】ところが、ＵＳＢ２．０で採用予定のハイ
スピードモードでは、データ転送速度が４８０Ｍｂｐｓ
となるため、図４の構成では、Ｂ１、Ｂ２に示すシリア
ルデータ処理（ＮＲＺＩ、ビットスタッフィング、ビッ
トアンスタッフィング）を４８０ＭＨｚのクロック周波
数で実現しなければならなくなる。
【００６８】この場合、微細加工が可能な最新の半導体
プロセスを採用すれば、Ｂ１、Ｂ２に示すシリアルデー
タ処理を４８０ＭＨｚで実現することも可能である。
【００６９】しかしながら、ＡＳＩＣ（Application Sp
ecific Integrated Circuit）などでは、コストとの兼
ね合いから、このような最新の半導体プロセスではな
く、通常の半導体プロセスを採用する方が望ましい。
【００７０】また、例えば、ビットスタッフィング回路
３０２、ＮＲＺＩエンコーダ３０４、ＮＲＺＩデコーダ
３０６、ビットアンスタッフィング回路３０８の回路パ
ターンを、配線容量が最適になるように手作業でレイア
ウトすれば、通常の半導体プロセスを用いても、これら
の回路を４８０ＭＨｚで動作させ得る可能性はある。
【００７１】しかしながら、このような手作業レイアウ
トは、ＩＣの開発期間の長期化の問題やＩＣの誤動作の
問題を招く。
【００７２】そこで、本実施形態では図２に示すよう
に、送信側においては、ビットスタッフィング回路１０
（ビット挿入回路）を、パラレル−シリアル変換回路
（図１の２１０）の前段に設けるようにしている。そし
て、このビットスタッフィング回路１０が、前段のパケ
ット処理回路（図１の２０２）から所与のクロックサイ
クルで入力された８ビット（広義にはＮビット）のtx_d
ata（パラレル入力データ）を受け、ビットスタッフ
（ビット挿入）された８ビットのtx_bs_data（パラレル
出力データ）を例えば上記クロックサイクルで出力する
ようにしている。
【００７３】更に、ビットスタッフィング回路１０から
の８ビットのtx_bs_dataを、８ビットのtx_en_data（物
理層用のパラレルエンコードデータ）に変換するＮＲＺ
Ｉエンコーダ１２を、ビットスタッフィング回路１０と
パラレル−シリアル変換回路の間に設けるようにしてい
る。
【００７４】一方、受信側においては、ビットアンスタ
ッフィング回路１６（ビット削除回路）を、シリアル−
パラレル変換回路（図１の２１２）の後段に設けるよう
にしている。そして、このビットアンスタッフィング回
路１６が、シリアル−パラレル変換回路を介して所与の
クロックサイクルで入力された８ビット（Ｎビット）の
rx_bs_data（パラレル入力データ）を受け、ビットアン
スタッフ（ビット削除）された８ビットのrx_data（パ
ラレル出力データ）を例えば上記クロックサイクルで出
力するようにしている。
【００７５】更に、８ビットのrx_en_data（物理層用に
変換されたパラレルエンコードデータ）をデコードし、
８ビットのrx_bs_data（パラレル入力データ）としてビ
ットアンスタッフィング回路１６に出力するＮＲＺＩデ
コーダ１４を、シリアル−パラレル変換回路とビットア
ンスタッフィング回路１６との間に設けるようにしてい
る。
【００７６】以上のような構成にすることで、ＮＲＺ
Ｉ、ビットスタッフィング、ビットアンスタッフィング
の処理をパラレルデータの状態のままで実現できるよう
になる。従って、例えばＮ＝８ビットの場合には４８０
ＭＨｚ／８＝６０ＭＨｚという低いクロック周波数で、
ビットスタッフィング回路１０、ＮＲＺＩエンコーダ１
２、ＮＲＺＩデコーダ１４、ビットアンスタッフィング
回路１６は動作すればよいことになる。
【００７７】従って、微細加工が可能な最新の半導体プ
ロセスを用いなくても、ＮＲＺＩ、ビットスタッフィン
グ、ビットアンスタッフィングの処理を実現できるよう
になる。この結果、データ転送制御装置の低コスト化を
図れる。
【００７８】また、これらの回路１０〜１６のパターン
を手作業でレイアウトしなくても済むようになる。従っ
て、回路１０〜１６のパターンをゲートアレイなどの自
動配置配線で生成できるようになり、開発期間の短縮
化、データ転送制御装置の低コスト化を図れる。
【００７９】また、回路１０〜１６は、６０ＭＨｚとい
う低速のクロック周波数で動作すればよいため、データ
のスキューやジッタに対する耐性を高めることができ、
データ転送の信頼性を大幅に向上できる。
【００８０】図５に、送信側におけるビットスタッフィ
ング及びＮＲＺＩエンコードの様子を示す。
【００８１】なお、ＵＳＢにおいてはＬＳＢファースト
でデータが入出力される。また、ＵＳＢ２．０において
はＥＯＰ（ＦＥｈ）についてはビットスタッフされな
い。
【００８２】また、説明を簡単にするために、ＳＯＰと
して３バイトの（０００００００８ｈ）が付加され、Ｅ
ＯＰとして１バイトの（ＦＥｈ）が付加された場合につ
いて示してある。また、ＵＳＢのパケット書式ではあり
得ないデータではあるが、パケット本体として８バイト
の（ＦＦＦＦＦＦＦＦＦＦＦＦＦＦＦＦｈ）のデータが
入力された場合について示してある。
【００８３】また、図５において、点網掛け部分はその
値が不問であることを意味する。
【００８４】例えば図５のＣ１に示すようにtx_dataと
して（ＦＦｈ）が図２のビットスタッフィング回路１０
に入力された場合を考える。この場合には、前のクロッ
クサイクルでの末尾（ＭＳＢ側）の"１"のビットの連続
数はＣ２に示すように１であるため、"１"のビットの連
続数が５になったところでＣ３に示すようにビットスタ
ッフィングにより"０"のビットが挿入される。
【００８５】従って、図２のビットスタッフィング回路
１０から出力されるtx_bs_dataは、Ｃ４に示すように
（ＤＦｈ）になる。そして、この（ＤＦｈ）はＮＲＺＩ
エンコーダ１２にエンコードされ、tx_en_dataとしてＣ
５に示すように（１Ｆｈ）が出力されることになる。即
ち、Ｃ６に示すように"０"のビットがビットスタッフィ
ングにより挿入されることで、Ｃ７に示すようにtx_en_
dataの信号レベルが反転する。従って、"１"のビットが
続いた場合にも、tx_en_dataの信号レベルが反転するよ
うになり、受信側でのクロックの抽出が容易になる。
【００８６】なお、Ｃ３に示すように"０"のビットが挿
入されると、Ｃ８に示すビットがあふれることになる。
そこで本実施形態では、このあふれたビットを、Ｃ９に
示すように次のクロックサイクルのデータに繰り越すよ
うにしている。
【００８７】また図５のＣ１０では、前のクロックサイ
クルでの末尾の"１"のビットの連続数は２（Ｃ８のビッ
トが繰り越されているため）であるため、"１"のビット
の連続数が４になったところでＣ１１に示すように"０"
のビットが挿入される。
【００８８】従って、ビットスタッフィング回路１０か
ら出力されるtx_bs_dataは、Ｃ１２に示すように（ＥＦ
ｈ）になる。またＮＲＺＩエンコーダ１２から出力され
るtx_en_dataはＣ１３に示すように（Ｆ０ｈ）になる。
即ち、Ｃ１４に示すように"０"のビットが挿入されるこ
とで、Ｃ１５に示すようにtx_en_dataの信号レベルが反
転し、受信側でのクロックの抽出が容易になる。
【００８９】また図５のＣ１６では、ビットの挿入数の
累積値（あふれビット数の累積値）が８個以上になった
ため、前段のパケット処理回路（図１の２０２）からの
tx_dataの入力が停止される。これは、前段のパケット
処理回路に出力される図２の信号tx_readyを非アクティ
ブにすることで実現される。
【００９０】図６に、受信側におけるＮＲＺＩデコード
及びビットアンスタッフィングの様子を示す。
【００９１】図６では、図５と同様に、ＵＳＢのパケッ
ト書式ではあり得ないデータではあるが、パケット本体
として８バイトの（ＦＦＦＦＦＦＦＦＦＦＦＦＦＦＦＦ
ｈ）のデータが入力された場合について示してある。
【００９２】また、図６において点網掛け部分はその値
が不問であることを意味し、斜線網掛け部分はビットス
タッフィングにより"０"が挿入されているビットを表
す。
【００９３】例えば図６のＤ１に示すようにrx_en_data
として（１Ｆｈ）が図２のＮＲＺＩデコーダ１４に入力
された場合には、ＮＲＺＩデコーダ１４から出力される
rx_bs_dataはＤ２に示すように（ＤＦｈ）になる。この
（ＤＦｈ）は、送信側のビットスタッフィングによりＤ
３に示す位置に"０"が挿入されたデータである（図５の
Ｃ６参照）。
【００９４】そして、この（ＤＦｈ）が図２のビットア
ンスタッフィング回路１６に入力されると、Ｄ３に示
す"０"のビットが削除される。即ち、この場合には、前
のクロックサイクルでの末尾の"１"のビットの連続数は
Ｄ４に示すように１であるため、"１"のビットの連続数
が５になったところでビットアンスタッフィングにより
次の"０"のビットが削除される。これにより、ビットア
ンスタッフィング回路１６から出力されるrx_dataはＤ
５に示すように（ＦＦｈ）になる。
【００９５】なお、Ｄ３に示すように"０"のビットが削
除されると、データ長が縮んでしまい、データ長が８ビ
ットに満たなくなってしまう。そこで本実施形態では、
Ｄ６に示すビットを次のクロックサイクルのデータから
繰り上げるようにしている。
【００９６】また図６のＤ７に示すようにrx_en_dataと
して（Ｆ０ｈ）がＮＲＺＩデコーダ１４に入力された場
合には、ＮＲＺＩデコーダ１４から出力されるrx_bs_da
taはＤ８に示すように（ＥＦｈ）になる。この（ＥＦ
ｈ）は、送信側のビットスタッフィングによりＤ９に示
す位置に"０"が挿入されたデータである（図５のＣ１４
参照）。
【００９７】そして、この（ＥＦｈ）がビットアンスタ
ッフィング回路１６に入力されると、Ｄ９に示す"０"の
ビットが削除される。即ち、この場合には、前のクロッ
クサイクルでの末尾の"１"のビットの連続数は３（Ｄ６
に示すビットが繰り上げられているため）であるた
め、"１"のビットの連続数が３になったところで次の"
０"のビットが削除される。これにより、ビットアンス
タッフィング回路１６から出力されるrx_dataはＤ１０
に示すように（ＦＦｈ）になる。
【００９８】また図６のＤ１１では、ビットの削除数の
累積値（縮みビット数の累積値）が８以上になったた
め、後段のパケット処理回路（図１の２０２）によるrx
_dataの取り込み処理が停止される。これは、後段のパ
ケット処理回路に出力される図２の信号rx_strbを非ア
クティブにすることで実現される。
【００９９】２．詳細な構成例 次に、図２の各回路ブロックの詳細な構成例について説
明する。
【０１００】２．１ ビットスタッフィング回路 図７に、図２のビットスタッフィング回路１０の構成例
を示す。
【０１０１】ビットスタッフィング回路１０は、ビット
スタッフィング処理回路２０と、データ記憶回路３２
と、データ合成回路３４と、プリセレクタ３６（プリシ
フター）及びポストセレクタ３８（ポストシフター）を
有するセレクタ３５を含む。
【０１０２】ここで、ビットスタッフィング処理回路２
０は、ビット挿入によりあふれたビットを次のクロック
サイクルのデータに繰り越すための処理を行うものであ
り、送信シーケンサ２２、ビットスタッフ位置＆あふれ
演算回路２４、あふれ累積値記憶回路２６、連続数演算
回路２８、連続数記憶回路３０を含む。
【０１０３】送信シーケンサ２２は、ビットスタッフィ
ング処理や送信処理のための各種の信号を生成する。具
体的には、ビットスタッフィング処理回路２０内の各回
路ブロックに対する制御信号を生成する。また、前段の
パケット処理回路（図１の２０２）からの送信要求信号
tx_reqやビットスタッフィングの禁止指示信号dis_bsを
受け、送信レディ信号tx_readyを出力する。また、後段
のＮＲＺＩエンコーダ（図２の１２）に対して、tx_bs_
dataが有効か否かを表す信号tx_validやクリア信号clea
rを出力する。
【０１０４】ビットスタッフ位置＆あふれ演算回路２４
は、ビットスタッフ位置（第２の信号レベルのビットの
挿入位置）と、ビットスタッフィング（ビット挿入）に
よりあふれたビットの数を演算する処理を行う。
【０１０５】あふれ累積値記憶回路２６は、ビットスタ
ッフ位置＆あふれ演算回路２４により演算されたあふれ
ビット数を累積的に加算（減算でもよい）することで得
られるあふれ累積値を記憶する。
【０１０６】本実施形態では、演算されたビットスタッ
フ位置に基づいて、ビットスタッフィングのための"０"
のビットが挿入される。また、記憶されたあふれ累積値
に基づいて、出力すべきtx_bs_dataの範囲が決定され
る。
【０１０７】連続数演算回路２８は、tx_bs_dataの末尾
における"1"のビットの連続数を演算し、この連続数を
連続数記憶回路３０が記憶する。
【０１０８】ビットスタッフ位置＆あふれ演算回路２４
は、前回のクロックサイクルにおいて連続数記憶回路３
０に記憶された末尾の"1"の連続数に基づいて、ビット
スタッフ位置を演算することになる。
【０１０９】データ記憶回路３２は、１クロックサイク
ル前のtx_dataの全ビットを記憶する回路である。な
お、必要であれば、２クロックサイクル前のtx_dataの
一部又は全部のビットや、３〜Ｍ（Ｍ＞４）クロックサ
イクル前のtx_dataの一部又は全部のビットを記憶する
ようにしてもよい。
【０１１０】データ合成回路３４は、データ記憶回路３
２に記憶された１クロックサイクル前のtx_dataの全ビ
ットと、現在のクロックサイクルのtx_dataの全ビット
とを合成し、１６ビットの合成データを出力する。
【０１１１】プリセレクタ３６は、あふれ累積値記憶回
路２６からのあふれ累積値に基づいて、この１６ビット
の合成データから８ビットのデータを選択して、ポスト
セレクタ３８に出力する。
【０１１２】ポストセレクタ３８は、プリセレクタ３６
からの８ビットのデータを受け、ビットスタッフ位置＆
あふれ演算回路２４により演算されたビットスタッフ位
置に"０"のビットを挿入し、ビット挿入された８ビット
のtx_bs_dataを出力する。
【０１１３】次に図８を用いて、図７の回路の動作につ
いて詳細に説明する。
【０１１４】例えば図８のＥ１では、現在のクロックサ
イクルのtx_dataであるＩ２＝（ＦＦｈ）と、１クロッ
クサイクル前のtx_dataであり、データ記憶回路３２に
記憶されているＩ１＝（８０ｈ）とが、データ合成回路
３４に入力される。データ合成回路３４は、これらの
（ＦＦｈ）と（８０ｈ）からなる合成データをプリセレ
クタ３６に出力する。
【０１１５】この時、あふれ累積値記憶回路２６に記憶
されるあふれ累積値は図８のＥ２に示すように０になっ
ている。従って、このあふれ累積値をあふれ累積値記憶
回路２６から受けたプリセレクタ３６は、合成データの
中から、Ｅ３に示す位置を先頭ビットとする８ビットの
データを選択して出力する。
【０１１６】また、連続数記憶回路３０に記憶される末
尾の"１"の連続数は図８のＥ４、Ｅ５に示すように１で
あるため、ビットスタッフ位置＆あふれ演算回路２４
は、６−１＝５の計算を行い、Ｅ６に示す位置をビット
スタッフ位置としてポストセレクタ３８に知らせる。
【０１１７】すると、プリセレクタ３６からの８ビット
のデータとビットスタッフ位置＆あふれ演算回路２４か
らのビットスタッフ位置を受けたポストセレクタ３８
は、指定されたビットスタッフ位置に"０"のビットを挿
入する。これにより、Ｅ７に示す８ビットのデータ（Ｄ
Ｆｈ）が、Ｅ８に示すようにtx_bs_dataとして出力され
るようになる。
【０１１８】なお、この場合、プリセレクタ３６から出
力された８ビットのデータのうちＥ９に示すビットは、
ビットスタッフィングによりあふれビットになるため、
Ｅ１０に示すように次のクロックサイクルのデータに繰
り越されることになる。
【０１１９】図８のＥ１１では、データ合成回路３４
は、Ｉ３＝（ＦＦｈ）とＩ２＝（ＦＦｈ）を合成し、プ
リセレクタ３６に出力する。
【０１２０】この時、あふれ累積値は１つ加算されて図
８のＥ１２に示すように１になっている。従って、プリ
セレクタ３６は、合成データの中から、Ｅ１３に示す位
置を先頭ビットとする８ビットのデータを選択して出力
する。
【０１２１】また、末尾の"１"の連続数はＥ１４に示す
ように２であるため、Ｅ１５に示す位置がビットスタッ
フ位置としてポストセレクタ３８に知らされる。
【０１２２】すると、ポストセレクタ３８は、指定され
たビットスタッフ位置に"０"のビットを挿入する。これ
により、Ｅ１６に示す（ＥＦｈ）が、Ｅ１７に示すよう
にtx_bs_dataとして出力されるようになる。
【０１２３】以上のようにして、ビットスタッフされた
tx_bs_dataがクロックサイクル毎に順次出力される。そ
して、ビットスタッフィングにより"０"のビットが挿入
される毎に、あふれ累積値が例えばＥ１８、Ｅ１９、Ｅ
２０、Ｅ２１、Ｅ２２に示すように増加して行く。そし
て、これに伴い、８ビットのデータを取り出す位置もＥ
２３、Ｅ２４、Ｅ２５、Ｅ２６、Ｅ２７に示すように変
化して行く。
【０１２４】そして、Ｅ２８に示すようにあふれ累積値
が８になると、あふれ累積値は０に初期化される（９の
場合には１に初期化される）。すると、図７の送信シー
ケンサ２２が、前段のパケット処理回路に出力する送信
レディ信号tx_readyを、図８のＥ２９に示すように１ク
ロックサイクル期間だけ非アクティブにする。これによ
り、Ｅ３０、Ｅ３１に示すように、tx_dataの入力が、
１クロックサイクル期間だけ停止される。また、Ｅ３
２、Ｅ３３に示すように、図７のデータ記憶回路３２へ
のデータの取り込みも停止される。
【０１２５】そして、次のＥ３４のクロックサイクルで
は、あふれ累積値が０に初期化されているため、Ｅ３５
に示す位置から８ビットのデータが取り出されることに
なる。
【０１２６】以上のようにすることで、本実施形態で
は、あふれ累積値が８又は９（所与の値）になった場合
にも合成データの中から８ビットのデータを矛盾無く取
り出すことに成功している。
【０１２７】２．２ ＮＲＺＩエンコーダ 図９に、図２のＮＲＺＩエンコーダ１２の構成例を示
す。
【０１２８】ＮＲＺＩエンコーダ１２は、ＮＲＺＩエン
コード演算回路５０と末尾ビット記憶回路５２を含む。
【０１２９】ここで、ＮＲＺＩエンコード演算回路５０
は、前段のビットスタッフィング回路１０からのtx_bs_
dataと末尾ビット記憶回路５２からのlast1bitを受け、
エンコード後のtx_en_dataを出力する回路である。
【０１３０】末尾ビット記憶回路５２は、tx_en_dataの
末尾の１ビットの信号レベルを記憶し、これをlast1bit
としてＮＲＺＩエンコード演算回路５０に出力する回路
である。
【０１３１】なお、末尾ビット記憶回路５２は、前段の
ビットスタッフィング回路１０からの信号clearがアク
ティブになるとリセットされる。また、信号tx_validに
１が立っていることを条件に、tx_en_dataの末尾の１ビ
ットを記憶する。
【０１３２】図１０に、ＮＲＺＩエンコード演算回路５
０の動作を表すフローチャートを示す。
【０１３３】まず、前段のビットスタッフィング回路１
０からのtx_bs_data[0]（tx_bs_dataのビット０）が１
か否かを判断する（ステップＳ１）。
【０１３４】そして、tx_bs_data[0]＝１の場合には、t
x_en_data[0]の信号レベルをlast１bitと同一信号レベ
ルに設定する（ステップＳ２）。例えば図１１のＦ１で
は、tx_bs_data[0]＝１でありlast１bit＝１であるた
め、tx_en_data[0]＝１（last１bit＝１と同一信号レベ
ル）になる。
【０１３５】一方、tx_bs_data[0]＝０の場合には、tx_
en_data[0]の信号レベルをlast１bitの反転信号レベル
に設定する（ステップＳ３）。例えば図１１のＦ２で
は、tx_bs_data[0]＝０でありlast１bit＝０であるた
め、tx_en_data[0]＝１（last１bit＝０の反転信号レベ
ル）になる。
【０１３６】次に、ｎ＝１に設定し、tx_bs_data[n]が
１か否かを判断する（ステップＳ４、Ｓ５）。
【０１３７】そして、tx_bs_data[n]＝１の場合には、t
x_en_data[n]の信号レベルをtx_en_data[n-1]と同一信
号レベルに設定する（ステップＳ６）。例えば図１１の
Ｆ３では、tx_bs_data[1]＝１でありtx_en_data[0]＝１
であるため、tx_en_data[1]＝１（tx_en_data[0]＝１と
同一信号レベル）になる。
【０１３８】一方、tx_bs_data[n]＝０の場合には、tx_
en_data[n]の信号レベルをtx_en_data[n-1]の反転信号
レベルに設定する（ステップＳ７）。例えば図１１のＦ
４では、tx_bs_data[1]＝０でありtx_en_data[0]＝１で
あるため、tx_en_data[1]＝０（tx_en_data[0]＝１の反
転信号レベル）になる。
【０１３９】次に、ｎを１つインクリメントする（ステ
ップＳ８）。そして、ステップＳ５〜Ｓ８の処理をｎ＞
８になるまで繰り返すことで（ステップＳ９）、全ての
tx_en_data[n]を得る。
【０１４０】図１２に、ビットスタッフィング回路１
０、ＮＲＺＩエンコーダ１４において入出力される各種
の信号の波形例を示す。なお、図１２のtx_bs_dataは、
波形を整えるためにクロックでサンプリングされている
ため、図８のtx_bs_dataよりも１クロックサイクルだけ
遅れた信号になっている。
【０１４１】図１２のＧ１、Ｇ２に示すように、あふれ
累積値が８又は９になると、送信レディ信号tx_readyが
非アクティブになり、tx_dataの入力が１クロックサイ
クル期間だけ停止する（図８のＥ２９、Ｅ３０、Ｅ３１
参照）。
【０１４２】また、図１２のＧ３に示すように、ＥＯＰ
＝（ＦＥｈ）の入力時にdis_bsがアクティブになり、ビ
ットスタッフィングが禁止される。
【０１４３】また、Ｇ４、Ｇ５に示すように、送信要求
信号tx_reqが非アクティブになってから、例えば２クロ
ックサイクル後に信号clearがアクティブになり、図９
の末尾ビット記憶回路５２がリセットされる。
【０１４４】また、Ｇ６に示す信号tx_validは、tx_bs_
dataが有効な時にだけ１になる。
【０１４５】２．３ ＮＲＺＩデコーダ 図１３に、図２のＮＲＺＩデコーダ１４の構成例を示
す。
【０１４６】ＮＲＺＩデコーダ１４は、ＮＲＺＩデコー
ド演算回路６０と末尾ビット記憶回路６２を含む。
【０１４７】ここで、ＮＲＺＩデコード演算回路６０
は、前段のシリアル−パラレル変換回路（図１の２１
２）からのrx_en_dataと末尾ビット記憶回路６２からの
last1bitを受け、デコード後のrx_bs_dataを出力する回
路である。
【０１４８】末尾ビット記憶回路６２は、rx_en_dataの
末尾の１ビットの信号レベルを記憶し、これをlast1bit
としてＮＲＺＩデコード演算回路６０に出力する回路で
ある。
【０１４９】なお、末尾ビット記憶回路６２は、信号cl
earがアクティブになるとリセットされる。また、信号r
x_validに１が立っていることを条件に、rx_en_dataの
末尾の１ビットを記憶する。
【０１５０】図１４に、ＮＲＺＩデコード演算回路６０
の動作を表すフローチャートを示す。
【０１５１】まず、前段のシリアル−パラレル変換回路
からのrx_en_data[0]（rx_en_dataのビット０）の信号
レベルがlast1bitの信号レベルと等しいか否かを判断す
る（ステップＳ１１）。
【０１５２】そして、rx_en_data[0]の信号レベルがlas
t1bitと等しい場合には、rx_bs_data[0]＝１にする（ス
テップＳ１２）。例えば図１５のＧ１では、rx_en_data
[0]＝last１bit＝１であるため、rx_bs_data[0]＝１に
なる。
【０１５３】一方、rx_en_data[0]の信号レベルがlast1
bitと等しくない場合には、rx_bs_data[0]＝０にする
（ステップＳ１３）。例えば図１５のＧ２では、rx_en_
data[0]＝１、last１bit＝０であるため、rx_bs_data
[0]＝０になる。
【０１５４】次に、ｎ＝１に設定し、rx_en_data[n]の
信号レベルがrx_en_data[n-1]の信号レベルに等しいか
否かを判断する（ステップＳ１４、Ｓ１５）。
【０１５５】そして、rx_en_data[n]の信号レベルがrx_
en_data[n-1]と等しい場合には、rx_bs_data[n]＝１に
する（ステップＳ１６）。例えば図１５のＧ３では、rx
_en_data[1]＝rx_en_data[0]＝１であるため、rx_bs_da
ta[1]＝１になる。
【０１５６】一方、rx_en_data[n]の信号レベルがrx_en
_data[n-1]と等しくない場合には、rx_bs_data[n]＝０
にする（ステップＳ１７）。例えば図１５のＧ４では、
rx_en_data[1]＝０、rx_en_data[0]＝１であるため、rx
_bs_data[1]＝０になる。
【０１５７】次に、ｎを１つインクリメントする（ステ
ップＳ１８）。そして、ステップＳ１５〜Ｓ１８の処理
をｎ＞８になるまで繰り返すことで（ステップＳ１
９）、全てのrx_bs_data[n]を得る。
【０１５８】２．４ ビットアンスタッフィング回路 図１６に、図２のビットアンスタッフィング回路１６の
構成例を示す。
【０１５９】ビットアンスタッフィング回路１６は、ビ
ットアンスタッフィング処理回路７０と、データ記憶回
路８２と、データ合成回路８４と、プリセレクタ８６
（プリシフター）及びポストセレクタ８８（ポストシフ
ター）を有するセレクタ８５を含む。
【０１６０】ここで、ビットアンスタッフィング処理回
路７０は、ビット削除によるデータ長の縮みにより足り
なくなったビットを次のクロックサイクルのデータから
繰り上げるための処理を行うものであり、受信シーケン
サ７２、ビットアンスタッフ位置＆縮み演算回路７４、
縮み累積値記憶回路７６、連続数演算回路７８、連続数
記憶回路８０を含む。
【０１６１】受信シーケンサ７２は、ビットアンスタッ
フィング処理や受信処理のための各種の信号を生成す
る。具体的には、ビットアンスタッフィング処理回路７
０内の各回路ブロックに対する制御信号を生成する。ま
た、前段のシリアル−パラレル変換回路（図１の２１
２）から信号rx_validを受け、信号clear、rx_in、rx_s
trbを出力する。
【０１６２】ビットアンスタッフ位置＆縮み演算回路７
４は、ビットアンスタッフ位置（第２の信号レベルのビ
ットの削除位置）と、ビットアンスタッフィング（ビッ
ト削除）によるデータ長の縮みビット数を演算する処理
を行う。
【０１６３】縮み累積値記憶回路７６は、ビットアンス
タッフ位置＆縮み演算回路７４により演算された縮みビ
ット数を初期値から累積的に減算（加算でもよい）する
ことで得られる縮み累積値を記憶する。
【０１６４】本実施形態では、演算されたビットアンス
タッフ位置に基づいて、送信側のビットスタッフィング
により挿入された"０"のビットが削除される。また、記
憶された縮み累積値に基づいて、出力すべきrx_dataの
範囲が決定される。
【０１６５】連続数演算回路７８は、ビットアンスタッ
フされる前のrx_dataの末尾における"1"のビットの連続
数（プリセレクタ８６の出力のうちポストセレクタ８８
により選択されるデータの末尾における"1"のビットの
連続数）を演算し、この連続数を連続数記憶回路８０が
記憶する。
【０１６６】ビットアンスタッフ位置＆縮み演算回路７
４は、前回のクロックサイクルにおいて連続数記憶回路
８０に記憶された末尾の"1"の連続数に基づいて、ビッ
トアンスタッフ位置を演算することになる。
【０１６７】データ記憶回路８２は、２クロックサイク
ル前のrx_bs_dataのbit7（末尾ビット）と１クロックサ
イクル前のrx_bs_dataの全ビットを記憶する回路であ
る。なお、必要であれば、２クロックサイクル前のrx_b
s_dataの全部のビットや、３〜Ｍ（Ｍ＞４）クロックサ
イクル前のrx_bs_dataの一部又は全部のビットを記憶す
るようにしてもよい。
【０１６８】データ合成回路８４は、データ記憶回路８
２に記憶された２クロックサイクル前のrx_bs_dataのbi
t7及び１クロックサイクル前のrx_bs_dataの全ビット
と、現在のクロックサイクルのrx_bs_dataの全ビットと
を合成し、１７ビットの合成データを出力する。
【０１６９】プリセレクタ８６は、縮み累積値記憶回路
７６からの縮み累積値に基づいて、この１７ビットの合
成データから１０ビットのデータを選択して、ポストセ
レクタ８８に出力する。
【０１７０】ポストセレクタ８８は、プリセレクタ８６
からの１０ビットのデータを受け、ビットアンスタッフ
位置＆縮み演算回路７４により演算されたビットアンス
タッフ位置にある"０"のビットを削除し、ビット削除さ
れた８ビットのrx_dataを出力する。
【０１７１】次に図１７を用いて、図１６の回路の動作
について詳細に説明する。
【０１７２】例えば図１７のＨ１では、現在のクロック
サイクルのrx_bs_dataであるＩ３＝（ＥＦｈ）と、１ク
ロックサイクル前のＩ２＝（ＤＦｈ）と、２クロックサ
イクル前のＩ１の末尾ビットである"１”が、データ合
成回路８４により合成され、その合成データがプリセレ
クタ８６に出力される。
【０１７３】この時、縮み累積値記憶回路７６に記憶さ
れる縮み累積値は図１７のＨ２に示すように８（初期
値）になっている。従って、この縮み累積値を受けたプ
リセレクタ８６は、合成データの中から、Ｈ３に示す位
置を先頭ビットとする１０ビットのデータを選択して出
力する。
【０１７４】また、連続数記憶回路８０に記憶される末
尾の"１"の連続数は図１７のＨ４、Ｈ５に示すように１
であるため、ビットアンスタッフ位置＆縮み演算回路７
４は、６−１＝５の計算を行い、Ｈ６に示す位置をビッ
トアンスタッフ位置としてポストセレクタ８８に知らせ
る。
【０１７５】すると、プリセレクタ８６からの１０ビッ
トのデータとビットアンスタッフ位置＆縮み演算回路７
４からのビットアンスタッフ位置を受けたポストセレク
タ８８は、指定されたビットアンスタッフ位置にある"
０"のビットを削除する。これにより、Ｈ７に示す８ビ
ットのデータ（ＦＦｈ）が、Ｈ８に示すようにrx_data
として出力されるようになる。
【０１７６】なお、この場合に、ビット削除により足り
なくなったＨ９に示すビットは、データＩ２の次のクロ
ックサイクルのデータＩ３から繰り上げられることにな
る。
【０１７７】図１７のＨ１０では、データ合成回路８４
は、Ｉ４＝（Ｆ７ｈ）、Ｉ３＝（ＥＦｈ）、Ｉ２の末尾
ビットである"1"を合成し、プリセレクタ８６に出力す
る。
【０１７８】この時、縮み累積値は１つ減算されてＨ１
１に示すように７になっている。従って、プリセレクタ
８６は、合成データの中から、Ｈ１２に示す位置を先頭
ビットとする１０ビットのデータを選択して出力する。
【０１７９】また、末尾の"１"の連続数はＨ１３に示す
ように３であるため、Ｈ１４に示す位置がビットアンス
タッフ位置としてポストセレクタ８８に知らされる。
【０１８０】すると、ポストセレクタ８８は、指定され
たビットアンスタッフ位置にある"０"のビットを削除す
る。これにより、Ｈ１５に示す（ＦＦｈ）が、Ｈ１６に
示すようにrx_dataとして出力されるようになる。
【０１８１】以上のようにして、ビットアンスタッフさ
れたrx_dataがクロックサイクル毎に順次出力される。
そして、ビットアンスタッフィングにより"０"のビット
が削除される毎に縮み累積値が例えばＨ１７、Ｈ１８、
Ｈ１９に示すように減少して行く。そして、これに伴
い、１０ビットのデータを取り出す位置もＨ２０、Ｈ２
１、Ｈ２２に示すように変化して行く。
【０１８２】そして、Ｈ２３に示すように縮み累積値が
０になると、縮み累積値は８に初期化される（１の場合
には９に初期化される）。すると、図１６の受信シーケ
ンサ７２が、後段のパケット処理回路に出力する受信ス
トローブ信号rx_strbを、図１７のＨ２４に示すように
１クロックサイクル期間だけ非アクティブにする。これ
により、Ｈ２５に示すように、rx_dataの取り込みが、
１クロックサイクル期間だけ停止される。
【０１８３】そして、次のＨ２６のクロックサイクルで
は、縮み累積値が８に初期化されているため、Ｈ２７に
示す位置から１０ビットのデータが取り出されることに
なる。
【０１８４】以上のようにすることで、本実施形態で
は、縮み累積値が０又は１（所与の値）になった場合に
も合成データの中から１０ビットのデータを矛盾無く取
り出すことに成功している。
【０１８５】図１８に、ＮＲＺＩデコーダ１４、ビット
アンスタッフィング回路１６で入出力される各種の信号
の波形例を示す。なお、図１８のrx_data、rx_strbは、
波形を整えるためにクロックでサンプリングされている
ため、図１７のrx_data、rx_strbよりも１クロックサイ
クルだけ遅れた信号になっている。
【０１８６】図１８のＪ１、Ｊ２に示すように、縮み累
積値が８又は９になると、受信ストローブ信号rx_strb
が非アクティブになり、rx_dataの取り込みが１クロッ
クサイクル期間だけ停止する（図１７のＨ２４、Ｈ２５
参照）。
【０１８７】また、図１２のＧ３で説明したように送信
側ではＥＯＰに対するビットスタッフィング処理が行わ
れない。従って、ＥＯＰを受け取った時に受信側ではビ
ットスタッフィングエラーが生じ、図１８のＪ３に示す
ように、受信エラー信号rx_errがアクティブになる。即
ち、受信側は、ビットスタッフィングエラーを検出する
ことで、ＥＯＰを検出することになる。
【０１８８】３．電子機器 次に、本実施形態のデータ転送制御装置を含む電子機器
の例について説明する。
【０１８９】例えば図１９（Ａ）に電子機器の１つであ
るプリンタの内部ブロック図を示し、図２０（Ａ）にそ
の外観図を示す。ＣＰＵ（マイクロコンピュータ）５１
０はシステム全体の制御などを行う。操作部５１１はプ
リンタをユーザが操作するためのものである。ＲＯＭ５
１６には、制御プログラム、フォントなどが格納され、
ＲＡＭ５１７はＣＰＵ５１０のワーク領域として機能す
る。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずにデータ
転送を行うためのＤＭＡコントローラである。表示パネ
ル５１９はプリンタの動作状態をユーザに知らせるため
のものである。
【０１９０】ＵＳＢを介してパーソナルコンピュータな
どの他のデバイスから送られてきたシリアルの印字デー
タは、データ転送制御装置５００によりパラレルの印字
データに変換される。そして、変換後のパラレル印字デ
ータは、ＣＰＵ５１０又はＤＭＡＣ５１８により、印字
処理部（プリンタエンジン）５１２に送られる。そし
て、印字処理部５１２においてパラレル印字データに対
して所与の処理が施され、プリントヘッダなどからなる
印字部（データを出力するための装置）５１４により紙
に印字されて出力される。
【０１９１】図１９（Ｂ）に電子機器の１つであるスキ
ャナの内部ブロック図を示し、図２０（Ｂ）にその外観
図を示す。ＣＰＵ５２０はシステム全体の制御などを行
う。操作部５２１はスキャナをユーザが操作するための
ものである。ＲＯＭ５２６には制御プログラムなどが格
納され、ＲＡＭ５２７はＣＰＵ５２０のワーク領域とし
て機能する。ＤＭＡＣ５２８はＤＭＡコントローラであ
る。
【０１９２】光源、光電変換器などからなる画像読み取
り部（データを取り込むための装置）５２２により原稿
の画像が読み取られ、読み取られた画像のデータは画像
処理部（スキャナエンジン）５２４により処理される。
そして、処理後の画像データは、ＣＰＵ５２０又はＤＭ
ＡＣ５２８によりデータ転送制御装置５００に送られ
る。データ転送制御装置５００は、このパラレルの画像
データをシリアルデータに変換し、ＵＳＢを介してパー
ソナルコンピュータなどの他のデバイスに送信する。
【０１９３】図１９（Ｃ）に電子機器の１つであるＣＤ
−ＲＷドライブの内部ブロック図を示し、図２０（Ｃ）
にその外観図を示す。ＣＰＵ５３０はシステム全体の制
御などを行う。操作部５３１はＣＤ−ＲＷをユーザが操
作するためのものである。ＲＯＭ５３６には制御プログ
ラムなどが格納され、ＲＡＭ５３７はＣＰＵ５３０のワ
ーク領域として機能する。ＤＭＡＣ５３８はＤＭＡコン
トローラである。
【０１９４】レーザ、モータ、光学系などからなる読み
取り＆書き込み部（データを取り込むための装置又はデ
ータを記憶するための装置）５３３によりＣＤ−ＲＷ５
３２から読み取られたデータは、信号処理部５３４に入
力され、エラー訂正処理などの所与の信号処理が施され
る。そして、信号処理が施されたデータが、ＣＰＵ５３
０又はＤＭＡＣ５３８によりデータ転送制御装置５００
に送られる。データ転送制御装置５００は、このパラレ
ルのデータをシリアルデータに変換し、ＵＳＢを介して
パーソナルコンピュータなどの他のデバイスに送信す
る。
【０１９５】一方、ＵＳＢを介して他のデバイスから送
られてきたシリアルのデータは、データ転送制御装置５
００によりパラレルのデータに変換される。そして、こ
のパラレルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８
により信号処理部５３４に送られる。そして、信号処理
部５３４においてこのパラレルデータに対して所与の信
号処理が施され、読み取り＆書き込み部５３３によりＣ
Ｄ−ＲＷ５３２に記憶される。
【０１９６】なお、図１９（Ａ）、（Ｂ）、（Ｃ）にお
いて、ＣＰＵ５１０、５２０、５３０の他に、データ転
送制御装置５００でのデータ転送制御のためのＣＰＵを
別に設けるようにしてもよい。
【０１９７】本実施形態のデータ転送制御装置を電子機
器に用いれば、ＵＳＢ２．０におけるハイスピードモー
ドでのデータ転送が可能になる。従って、ユーザがパー
ソナルコンピュータなどによりプリントアウトの指示を
行った場合に、少ないタイムラグで印字が完了するよう
になる。また、スキャナへの画像取り込みの指示の後
に、少ないタイムラグで読み取り画像をユーザは見るこ
とができるようになる。また、ＣＤ−ＲＷからのデータ
の読み取りや、ＣＤ−ＲＷへのデータの書き込みを高速
に行うことができるようになる。
【０１９８】また、本実施形態のデータ転送制御装置を
電子機器に用いれば、製造コストが安い通常の半導体プ
ロセスでデータ転送制御装置のＩＣを製造できるように
なる。従って、データ転送制御装置の低コスト化を図
れ、電子機器の低コスト化も図れるようになる。また、
データ転送制御の中で高速で動作する部分を少なくする
ことができるため、データ転送の信頼性を向上でき、電
子機器の信頼性も向上できるようになる。
【０１９９】なお本実施形態のデータ転送制御装置を適
用できる電子機器としては、上記以外にも例えば、種々
の光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁
気ディスクドライブ（ＭＯ）、ハードディスクドライ
ブ、ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電
話機、プロジェクタ、パーソナルコンピュータ、電子手
帳、ワードプロセッサなど種々のものを考えることがで
きる。
【０２００】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。
【０２０１】例えば、本発明のデータ転送制御装置の構
成は、図１や図２に示す構成に限定されるものではな
い。
【０２０２】また、ビット挿入回路、エンコーダ、デコ
ーダ、ビット削除回路の構成も、図７、図９、図１３、
図１６で説明した構成が特に望ましいが、これらと均等
な種々の構成を採用できる。
【０２０３】また、本発明は、ＵＳＢ２．０でのデータ
転送に適用されることが特に望ましいが、これに限定さ
れるものではない。例えばＵＳＢ２．０と同様の思想に
基づく規格やＵＳＢ２．０を発展させた規格におけるデ
ータ転送にも本発明は適用できる。
【図面の簡単な説明】
【図１】本実施形態のデータ転送制御装置の全体構成例
を示す図である。
【図２】本実施形態の要部であるＨＳ用エンコーダ＆デ
コーダの構成例を示す図である。
【図３】図３（Ａ）、（Ｂ）は、ＮＲＺＩ及びビットス
タッフィングについて説明するための図である。
【図４】比較例について説明するための図である。
【図５】送信側におけるビットスタッフィング及びＮＲ
ＺＩエンコードの様子について示す図である。
【図６】受信側におけるビットアンスタッフィング及び
ＮＲＺＩデコードの様子について示す図である。
【図７】ビットスタッフィング回路（ビット挿入回路）
の構成例を示す図である。
【図８】ビットスタッフィング回路の動作について説明
するための図である。
【図９】ＮＲＺＩエンコーダの構成例を示す図である。
【図１０】ＮＲＺＩエンコーダの動作について説明する
ためのフローチャートである。
【図１１】ＮＲＺＩエンコーダの動作について説明する
ための図である。
【図１２】ビットスタッフィング回路、ＮＲＺＩエンコ
ーダで入出力される各種の信号の波形例である。
【図１３】ＮＲＺＩデコーダの構成例を示す図である。
【図１４】ＮＲＺＩデコーダの動作について説明するた
めのフローチャートである。
【図１５】ＮＲＺＩデコーダの動作について説明するた
めの図である。
【図１６】ビットアンスタッフィング回路（ビット削除
回路）の構成例を示す図である。
【図１７】ビットアンスタッフィング回路の動作につい
て説明するための図である。
【図１８】ビットアンスタッフィング回路、ＮＲＺＩデ
コーダで入出力される各種の信号の波形例である。
【図１９】図１９（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の内部ブロック図の例である。
【図２０】図２０（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の外観図の例である。
【符号の説明】
１０ ビットスタッフィング回路（ビット挿入回路） １２ ＮＲＺＩエンコーダ １４ ＮＲＺＩデコーダ １６ ビットアンスタッフィング回路（ビット削除回
路） ２０ ビットスタッフィング処理回路 ２２ 送信シーケンサ ２４ ビットスタッフ位置＆あふれ演算回路 ２６ 縮み累積値記憶回路 ２８ 連続数演算回路 ３０ 連続数記憶回路 ３２ データ記憶回路 ３４ データ合成回路 ３５ セレクタ ３６ プリセレクタ ３８ ポストセレクタ ５０ ＮＲＺＩエンコード演算回路 ５２ 末尾ビット記憶回路 ６０ ＮＲＺＩデコード演算回路 ６２ 末尾ビット記憶回路 ７０ ビットアンスタッフィング処理回路 ７２ 受信シーケンサ ７４ ビットアンスタッフ位置＆縮み演算回路 ７６ 縮み累積値記憶回路 ７８ 連続数演算回路 ８０ 連続数記憶回路 ８２ データ記憶回路 ８４ データ合成回路 ８５ セレクタ ８６ プリセレクタ ８８ ポストセレクタ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 シリアルバスを介したデータ転送のため
    のデータ転送制御装置であって、 第１の信号レベルのビットが所与の個数だけ連続したこ
    とを条件に第２の信号レベルのビットを挿入するビット
    挿入回路と、 パラレルデータを前記シリアルバスで転送されるシリア
    ルデータに変換するためのパラレル−シリアル変換回路
    とを含み、 前記ビット挿入回路が、 前記パラレル−シリアル変換回路の前段に設けられると
    共に、 前記ビット挿入回路が、 前段の回路から所与のクロックサイクルで入力されたＮ
    ビットのパラレル入力データを受け、ビット挿入された
    Ｎビットのパラレル出力データを出力することを特徴と
    するデータ転送制御装置。
  2. 【請求項２】 請求項１において、 前記ビット挿入回路が、 ビット挿入によりあふれたビットを次のクロックサイク
    ルのデータに繰り越すための処理を行うことを特徴とす
    るデータ転送制御装置。
  3. 【請求項３】 請求項１又は２において、 前記ビット挿入回路が、 前記第２の信号レベルのビットの挿入位置とビット挿入
    によりあふれたビットの数とを演算する演算回路と、 演算されたあふれビット数を累積的に加算又は減算する
    ことで得られるあふれ累積値を記憶するあふれ累積値記
    憶回路とを含み、 前記ビット挿入回路が、 前記ビット挿入位置に基づいて、前記第２の信号レベル
    のビットを挿入しながら、前記あふれ累積値に基づい
    て、出力すべきパラレル出力データを決定することを特
    徴とするデータ転送制御装置。
  4. 【請求項４】 請求項３において、 前記ビット挿入回路が、 前記パラレル出力データの末尾における第１の信号レベ
    ルのビットの連続数を記憶する連続数記憶回路を含み、 前記演算回路が、 前回のクロックサイクルにおいて記憶された前記連続数
    に基づいて、前記ビット挿入位置を演算することを特徴
    とするデータ転送制御装置。
  5. 【請求項５】 請求項３又は４において、 前記ビット挿入回路が、 少なくとも１クロックサイクル前のパラレル入力データ
    を記憶するデータ記憶回路と、 記憶された前記少なくとも１クロックサイクル前のパラ
    レル入力データと現在のクロックサイクルのパラレル入
    力データとを合成した合成データを出力するデータ合成
    回路と、 前記あふれ累積値に基づいて、前記合成データの中か
    ら、ビット挿入されたパラレル出力データを選択するセ
    レクタとを含むことを特徴とするデータ転送制御装置。
  6. 【請求項６】 請求項３乃至５のいずれかにおいて、 前記ビット挿入回路が、 前記あふれ累積値が所与の値になった場合に、パラレル
    入力データの入力を少なくとも１クロックサイクル期間
    だけ停止させる信号を前段の回路に対して出力すること
    を特徴とするデータ転送制御装置。
  7. 【請求項７】 請求項１乃至６のいずれかにおいて、 前記ビット挿入回路と前記パラレル−シリアル変換回路
    の間に設けられ、前記ビット挿入回路からのＮビットの
    パラレル出力データを、物理層用のＮビットのパラレル
    エンコードデータに変換するエンコーダを含むことを特
    徴とするデータ転送制御装置。
  8. 【請求項８】 シリアルバスを介したデータ転送のため
    のデータ転送制御装置であって、 前記シリアルバスで転送されるシリアルデータをパラレ
    ルデータに変換するためのシリアル−パラレル変換回路
    と、 第１の信号レベルのビットが所与の個数だけ連続したこ
    とを条件に挿入された第２の信号レベルのビットを削除
    するビット削除回路とを含み、 前記ビット削除回路が、 前記シリアル−パラレル変換回路の後段に設けられると
    共に、 前記ビット削除回路が、 前記シリアル−パラレル変換回路を介して所与のクロッ
    クサイクルで入力されたＮビットのパラレル入力データ
    を受け、ビット削除されたＮビットのパラレル出力デー
    タを出力することを特徴とするデータ転送制御装置。
  9. 【請求項９】 請求項８において、 前記ビット削除回路が、 ビット削除によるデータ長の縮みにより足りなくなった
    ビットを次のクロックサイクルのデータから繰り上げる
    ための処理を行うことを特徴とするデータ転送制御装
    置。
  10. 【請求項１０】 請求項８又は９において、 前記ビット削除回路が、 前記第２の信号レベルのビットの削除位置とビット削除
    によるデータ長の縮みビット数とを演算する演算回路
    と、 演算された縮みビット数を累積的に加算又は減算するこ
    とで得られる縮み累積値を記憶する縮み累積値記憶回路
    とを含み、 前記ビット削除回路が、 前記ビット削除位置に基づいて、前記第２の信号レベル
    のビットを削除しながら、前記縮み累積値に基づいて、
    出力すべきパラレル出力データを決定することを特徴と
    するデータ転送制御装置。
  11. 【請求項１１】 請求項１０において、 前記ビット削除回路が、 ビット削除される前のパラレル出力データの末尾におけ
    る第１の信号レベルのビットの連続数を記憶する連続数
    記憶回路を含み、 前記演算回路が、 前回のクロックサイクルにおいて記憶された前記連続数
    に基づいて、前記ビット削除位置を演算することを特徴
    とするデータ転送制御装置。
  12. 【請求項１２】 請求項１０又は１１において、 前記ビット削除回路が、 少なくとも１クロックサイクル前のパラレル入力データ
    を記憶するデータ記憶回路と、 記憶された前記少なくとも１クロックサイクル前のパラ
    レル入力データと現在のクロックサイクルのパラレル入
    力データとを合成した合成データを出力するデータ合成
    回路と、 前記縮み累積値に基づいて、前記合成データの中から、
    ビット削除されたパラレル出力データを選択するセレク
    タとを含むことを特徴とするデータ転送制御装置。
  13. 【請求項１３】 請求項１０乃至１２のいずれかにおい
    て、 前記ビット削除回路が、 前記縮み累積値が所与の値になった場合に、パラレル出
    力データの取り込みを少なくとも１クロックサイクル期
    間だけ停止させる信号を後段の回路に対して出力するこ
    とを特徴とするデータ転送制御装置。
  14. 【請求項１４】 請求項８乃至１３のいずれかにおい
    て、 前記シリアル−パラレル変換回路と前記ビット削除回路
    との間に設けられ、物理層用に変換されたＮビットのパ
    ラレルエンコードデータをデコードし、Ｎビットのパラ
    レル入力データとして前記ビット削除回路に出力するデ
    コーダを含むことを特徴とするデータ転送制御装置。
  15. 【請求項１５】 請求項１乃至１４のいずれかにおい
    て、 前記第１の信号レベルのビットが所与の個数だけ連続し
    たことを条件に前記第２の信号レベルのビットを挿入す
    る処理が、ＵＳＢ（Universal Serial Bus)規格におけ
    るビットスタッフィング処理であることを特徴とするデ
    ータ転送制御装置。
  16. 【請求項１６】 請求項１乃至１５のいずれかのデータ
    転送制御装置と、 前記データ転送制御装置及び前記シリアルバスを介して
    相手デバイスから受信したデータに所与の処理を施す装
    置と、 処理が施されたデータを出力又は記憶するための装置と
    を含むことを特徴とする電子機器。
  17. 【請求項１７】 請求項１乃至１５のいずれかのデータ
    転送制御装置と、 前記データ転送制御装置及び前記シリアルバスを介して
    相手デバイスに転送するデータに所与の処理を施す装置
    と、 処理が施されるデータを取り込むための装置とを含むこ
    とを特徴とする電子機器。
JP2000073622A 2000-03-16 2000-03-16 データ転送制御装置及び電子機器 Expired - Fee Related JP3603732B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000073622A JP3603732B2 (ja) 2000-03-16 2000-03-16 データ転送制御装置及び電子機器
US09/805,029 US6732204B2 (en) 2000-03-16 2001-03-14 Data transfer control device and electronic equipment
CN01122059.7A CN1269049C (zh) 2000-03-16 2001-03-16 数据传送控制装置及电子设备
TW090106255A TW540208B (en) 2000-03-16 2001-03-16 Data transfer control device and electronic equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000073622A JP3603732B2 (ja) 2000-03-16 2000-03-16 データ転送制御装置及び電子機器

Publications (2)

Publication Number Publication Date
JP2001268142A true JP2001268142A (ja) 2001-09-28
JP3603732B2 JP3603732B2 (ja) 2004-12-22

Family

ID=18591842

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000073622A Expired - Fee Related JP3603732B2 (ja) 2000-03-16 2000-03-16 データ転送制御装置及び電子機器

Country Status (4)

Country Link
US (1) US6732204B2 (ja)
JP (1) JP3603732B2 (ja)
CN (1) CN1269049C (ja)
TW (1) TW540208B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6911843B2 (en) 2002-08-07 2005-06-28 Renesas Technology Corp. Data transfer device for transferring data between blocks of different clock domains
JP2011186582A (ja) * 2010-03-05 2011-09-22 Seiko Epson Corp データ転送制御装置及び電子機器

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3646644B2 (ja) * 2000-10-31 2005-05-11 セイコーエプソン株式会社 データ転送制御装置及び電子機器
US6901471B2 (en) * 2001-03-01 2005-05-31 Synopsys, Inc. Transceiver macrocell architecture allowing upstream and downstream operation
CN1156783C (zh) * 2001-03-27 2004-07-07 国际商业机器公司 在网页上加载广告的服务器及方法和网页显示装置及方法
US6883047B2 (en) * 2001-05-25 2005-04-19 Intel Corporation Concurrent asynchronous USB data stream destuffer with variable width bit-wise memory controller
US7003599B2 (en) * 2001-10-24 2006-02-21 Intel Corporation Pipelined, universal serial bus parallel frame delineator and NRZI decoder
US7039106B2 (en) * 2002-03-25 2006-05-02 Intel Corporation Processing digital data prior to compression
KR100579838B1 (ko) * 2003-07-14 2006-05-15 삼성전자주식회사 피코넷 간의 상호 간섭을 완화 시키는 초광대역 통신을위한 ｔｆｉ-ｏｆｄｍ 전송/수신 시스템 및 그의전송/수신 방법
JP2005071273A (ja) * 2003-08-27 2005-03-17 Canon Inc 電子機器及びそのインターフェース制御方法
US8667194B2 (en) * 2003-12-15 2014-03-04 Finisar Corporation Two-wire interface in which a master component monitors the data line during the preamble generation phase for synchronization with one or more slave components
US8225024B2 (en) * 2004-03-05 2012-07-17 Finisar Corporation Use of a first two-wire interface communication to support the construction of a second two-wire interface communication
TWI261174B (en) * 2004-04-02 2006-09-01 Jtek Technology Corp Universal serial bus (USB) physical layer apparatus and its method
JP4750379B2 (ja) * 2004-05-31 2011-08-17 キヤノン株式会社 電子機器
US20060190655A1 (en) * 2005-02-24 2006-08-24 International Business Machines Corporation Apparatus and method for transaction tag mapping between bus domains
US7469312B2 (en) * 2005-02-24 2008-12-23 International Business Machines Corporation Computer system bus bridge
US8514894B2 (en) 2005-08-02 2013-08-20 Elliptic Technologies Inc. Method for inserting/removal padding from packets
KR100969748B1 (ko) * 2007-01-29 2010-07-13 삼성전자주식회사 직렬 통신 시스템에서 직렬 데이터의 송수신 방법 및 장치와 이를 위한 직렬 통신 시스템
US8959182B1 (en) * 2008-04-15 2015-02-17 Crimson Corporation Systems and methods for computer data recovery and destruction
DE102009033085B4 (de) * 2009-07-14 2012-04-19 Infineon Technologies Ag Schaltungsanordnung, Vorrichtung zum Übertragen eines seriellen Datenstroms und Pixel-Matrix-Anzeige
US9264287B2 (en) 2010-10-07 2016-02-16 Marvell World Trade Ltd. Encoding parameters for a wireless communication system
CN102486760A (zh) * 2010-12-03 2012-06-06 上海华虹集成电路有限责任公司 一种实现位抽取的并行设计电路
CN102541784A (zh) * 2010-12-21 2012-07-04 上海华虹集成电路有限责任公司 一种实现位填充的并行设计电路
CN102684702A (zh) * 2011-03-15 2012-09-19 上海华虹集成电路有限责任公司 一种nrzi编码的并行设计电路
CN102904577A (zh) * 2011-07-26 2013-01-30 上海华虹集成电路有限责任公司 一种nrzi编解码并行电路
KR20150038389A (ko) * 2012-08-01 2015-04-08 마벨 월드 트레이드 리미티드 무선 통신 시스템을 위한 파라미터들 인코딩
US9517737B2 (en) * 2013-07-01 2016-12-13 Continental Automotive Systems, Inc. Relay control between power distribution center and body control module
US10289600B2 (en) 2013-08-08 2019-05-14 Qualcomm Incorporated Reducing transmitter encoding jitter in a C-PHY interface using multiple clock phases to launch symbols
US9276731B2 (en) 2013-08-08 2016-03-01 Qualcomm Incorporated N-phase signal transition alignment
EP3036835B1 (en) 2013-08-23 2021-06-16 Myriota Pty Ltd Enhanced automatic identification system
GB2526512B (en) * 2014-03-19 2017-07-26 Dyson Technology Ltd Cleaning appliance
US10742390B2 (en) * 2016-07-13 2020-08-11 Novatek Microelectronics Corp. Method of improving clock recovery and related device
US11947480B2 (en) * 2021-12-20 2024-04-02 Synopsys, Inc. Universal serial bus scheduling using real time data
CN116781207A (zh) * 2022-03-10 2023-09-19 恩智浦美国有限公司 一种通用串行总线标准下的数据通信解码设备

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3654392B2 (ja) * 1996-09-02 2005-06-02 ソニー株式会社 データ受信装置および方法
DE19733748C2 (de) * 1997-08-04 1999-07-15 Bosch Gmbh Robert Datenübertragungsvorrichtung
US6567423B1 (en) * 1999-11-10 2003-05-20 Intel Corporation Parallel bit stuffing for a serial data transfer protocol

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6911843B2 (en) 2002-08-07 2005-06-28 Renesas Technology Corp. Data transfer device for transferring data between blocks of different clock domains
JP2011186582A (ja) * 2010-03-05 2011-09-22 Seiko Epson Corp データ転送制御装置及び電子機器

Also Published As

Publication number Publication date
CN1320865A (zh) 2001-11-07
JP3603732B2 (ja) 2004-12-22
CN1269049C (zh) 2006-08-09
US6732204B2 (en) 2004-05-04
TW540208B (en) 2003-07-01
US20030018839A1 (en) 2003-01-23

Similar Documents

Publication Publication Date Title
JP3603732B2 (ja) データ転送制御装置及び電子機器
JP3646644B2 (ja) データ転送制御装置及び電子機器
JP3580242B2 (ja) シリアル／パラレル変換回路、データ転送制御装置及び電子機器
US6218969B1 (en) Universal serial bus to parallel bus signal converter and method of conversion
JP5252292B2 (ja) インタフェース装置及び電子装置
US20090222601A1 (en) Concurrent asynchronous usb data stream destuffer with variable width bit-wise memory controller
EP1764940A1 (en) A media converter and a system for converting a packet-based data stream into a serial data stream und vice versa
KR20010051014A (ko) 데이터 전송 제어 장치 및 전자 기기
EP3920498B1 (en) Transmission device, transmission method, reception device, reception method, and transmission/reception device
CN1890627A (zh) 通过用于点到点链路的非数据符号处理的缓冲器管理
US7920079B2 (en) Serial signal receiving device, serial transmission system and serial transmission method
CN100561454C (zh) 接收器符号对准的方法、集成电路装置和系统
US5734341A (en) Encoding digital data
JP2003143117A (ja) データ同期化回路及び通信インターフェース回路
CN100484056C (zh) 数据传输控制装置和电子设备
CN118508975A (zh) 一种基于jesd204c协议的发送电路
JP2006074075A (ja) 差動シリアル・ディジタル出力ａ／ｄ変換手段および撮像装置
CN119052186B (zh) 一种数据转换方法、系统以及车辆
US20090265484A1 (en) Method for enhancing usb transmission rate
JP2004056376A (ja) 半導体装置及びデータ転送制御方法
CN118740958A (zh) 一种串行解串器及网络设备
JP2001168730A (ja) データ送受信装置
JP2000036804A (ja) 同期化回路
JP2005137022A (ja) データ処理方法及びデータ処理装置
JP2007258977A (ja) 光受信装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040507

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040601

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040802

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040907

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040920

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081008

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091008

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101008

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101008

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111008

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121008

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121008

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131008

Year of fee payment: 9

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees