JP2001264798A - Active matrix substrate and optical modulator using the same - Google Patents
Active matrix substrate and optical modulator using the sameInfo
- Publication number
- JP2001264798A JP2001264798A JP2000084678A JP2000084678A JP2001264798A JP 2001264798 A JP2001264798 A JP 2001264798A JP 2000084678 A JP2000084678 A JP 2000084678A JP 2000084678 A JP2000084678 A JP 2000084678A JP 2001264798 A JP2001264798 A JP 2001264798A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- active matrix
- interlayer insulating
- matrix substrate
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】TFTアクティブマトリックス基板において、配
線と画素電極間に層間絶縁層を設けることにより画素電
極―配線間のカップリング容量を低減でき、開口率や画
質を向上できる。しかし、この効果を得るためには、比
較的厚い層間絶縁層が必要となり、周辺回路チップを端
子部に接続する際、その信頼性が低下する。このため、
この信頼性の向上が課題となる。
【解決手段】前期層間絶縁層の端子部周辺の膜厚を薄く
する。これにより、周辺回路接続の障害を低減できる。
【効果】TFTアクティブマトリックス基板において、配
線と画素電極間に層間絶縁層を設けることにより画素電
極―配線間のカップリング容量を低減でき、開口率や画
質を向上でき、周辺回路接続の信頼性を向上した液晶表
示装置を提供できる。
(57) Abstract: In a TFT active matrix substrate, by providing an interlayer insulating layer between a wiring and a pixel electrode, the coupling capacitance between the pixel electrode and the wiring can be reduced, and the aperture ratio and image quality can be improved. However, in order to obtain this effect, a relatively thick interlayer insulating layer is required, and when connecting the peripheral circuit chip to the terminal portion, the reliability is reduced. For this reason,
The challenge is to improve the reliability. The thickness of the interlayer insulating layer around the terminal is reduced. As a result, it is possible to reduce failures in connection with the peripheral circuits. [Effect] In a TFT active matrix substrate, by providing an interlayer insulating layer between the wiring and the pixel electrode, the coupling capacitance between the pixel electrode and the wiring can be reduced, the aperture ratio and image quality can be improved, and the reliability of the peripheral circuit connection can be improved. An improved liquid crystal display device can be provided.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、光学変調素子用の
アクティブマトリックス基板、それを用いた光学変調素
子及び直視型、投射型液晶表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix substrate for an optical modulator, an optical modulator using the same, and a direct-view and projection-type liquid crystal display device.
【０００２】[0002]
【従来の技術】近年、薄型で軽量の表示装置として、液
晶ディスプレイが広く用いられるようになってきてい
る。また、大画面の映像を得るためには、投射型液晶デ
ィスプレイが用いられている。液晶ディスプレイは大別
して単純マトリックス方式とアクティブマトリックス方
式がある。2. Description of the Related Art In recent years, liquid crystal displays have been widely used as thin and lightweight display devices. In addition, a projection-type liquid crystal display is used to obtain a large-screen image. Liquid crystal displays are roughly classified into a simple matrix type and an active matrix type.
【０００３】このうち、アクティブマトリックス型液晶
ディスプレイは、各画素にTFT (Thin Film Transistor)
などのスイッチング素子を形成し、液晶に印加される電
圧を保持することによりコントラストや応答性の優れた
良好な画質を得ることができる。Among them, the active matrix type liquid crystal display has a TFT (Thin Film Transistor) for each pixel.
By forming a switching element such as the above and holding the voltage applied to the liquid crystal, it is possible to obtain good image quality with excellent contrast and responsiveness.
【０００４】TFTは、ゲート配線、ゲート絶縁層、半導
体層、ソース電極、ドレイン配線、画素電極から構成さ
れる。液晶表示装置の明るさを向上するためには画素電
極をできるだけ大きくする必要がある。この場合、画素
電極をゲート配線やドレイン配線に重畳させることによ
り、配線を遮光層として利用し開口率を向上する構造が
ある。しかし、この構成では画素電極と配線間のカップ
リング容量が増大し画質劣化を招く恐れがある。このた
め、ドレイン配線と画素電極の間に有機樹脂からなる層
間絶縁層を導入しこのカップリング容量を低減する構成
が提案されている(I. Washizuka et al. New TFT−LCD
Structure without Black Matrix, Proceedings of The
Fourth International Display Workshop(1997),
p.227)。A TFT includes a gate wiring, a gate insulating layer, a semiconductor layer, a source electrode, a drain wiring, and a pixel electrode. In order to improve the brightness of the liquid crystal display device, it is necessary to make the pixel electrode as large as possible. In this case, there is a structure in which a pixel electrode is overlapped with a gate wiring or a drain wiring to use the wiring as a light-shielding layer and improve an aperture ratio. However, in this configuration, the coupling capacitance between the pixel electrode and the wiring increases, and there is a possibility that the image quality is deteriorated. Therefore, a configuration has been proposed in which an interlayer insulating layer made of an organic resin is introduced between the drain wiring and the pixel electrode to reduce the coupling capacitance (I. Washizuka et al. New TFT-LCD).
Structure without Black Matrix, Proceedings of The
Fourth International Display Workshop (1997),
p.227).
【０００５】[0005]
【発明が解決しようとする課題】しかし、上記従来技術
では、層間絶縁層を2mm以上と厚くする必要がある。こ
のため端子部における周辺回路チップの接続の信頼性に
問題があった。すなわち、端子部で層間絶縁層の厚さが
段差となりチップ接続の信頼性が低下する。However, in the above prior art, it is necessary to make the interlayer insulating layer as thick as 2 mm or more. For this reason, there is a problem in the reliability of connection of the peripheral circuit chip in the terminal portion. That is, the thickness of the interlayer insulating layer at the terminal portion becomes a step, and the reliability of chip connection is reduced.
【０００６】本発明の目的は、この端子部の接続の信頼
性を向上したアクティブマトリックス基板を提供するこ
とにある。An object of the present invention is to provide an active matrix substrate in which the connection reliability of the terminals is improved.
【０００７】[0007]
【課題を解決するための手段】本発明では、端子部のチ
ップ実装における接続の信頼性を向上するため、前記層
間絶縁層の端子部周辺における膜厚を画素部における膜
厚より薄くする構成を考案した。本発明の構成により、
端子部における段差を低減でき、チップ実装における接
続の信頼性が向上する。また、画素部においては、層間
絶縁層は十分な膜厚を有しており、画素電極―配線のカ
ップリング容量を低減できる。According to the present invention, in order to improve the reliability of connection of the terminal portion in chip mounting, the thickness of the interlayer insulating layer around the terminal portion is made smaller than that in the pixel portion. Devised. With the configuration of the present invention,
The step in the terminal portion can be reduced, and the reliability of connection in chip mounting can be improved. Further, in the pixel portion, the interlayer insulating layer has a sufficient thickness, so that the coupling capacitance between the pixel electrode and the wiring can be reduced.
【０００８】この構成では、カップリング容量を低減す
るため、画素部における膜厚は2mm以上が必要である。
また、画素部における膜厚の上限はスルーホールの加工
性の確保により、5mm以下が望ましい。また、端子部周
辺の膜厚は段差低減のため1.5mm以下、好ましくは1mm以
下とする。また、端子部周辺の膜厚の下限は、ドライエ
ッチング耐性、あるいは配線の保護特性の確保のため、
0.05mm以上、好ましくは0.1mm以上となる。In this configuration, the film thickness in the pixel portion needs to be 2 mm or more in order to reduce the coupling capacitance.
Further, the upper limit of the film thickness in the pixel portion is preferably 5 mm or less in order to ensure the workability of the through hole. The film thickness around the terminal portion is 1.5 mm or less, preferably 1 mm or less in order to reduce the step. In addition, the lower limit of the film thickness around the terminal portion is set to ensure dry etching resistance or wiring protection characteristics.
It becomes 0.05 mm or more, preferably 0.1 mm or more.
【０００９】層間絶縁層に感光性樹脂あるいは感光性SO
Gを用い、半透明部を有するホトマスクあるいはグリッ
ドパターンを有するホトマスクを用いた露光により、端
子部における膜厚を薄くすることができる。A photosensitive resin or photosensitive SO is used for the interlayer insulating layer.
The thickness of the terminal portion can be reduced by performing exposure using a photomask having a translucent portion or a photomask having a grid pattern using G.
【００１０】[0010]
【発明の実施の形態】以下、本発明の実施の形態につい
て、後述する実施例の図面を参照して説明する。TFTと
して逆スタガ構造を採用する場合、まず絶縁性基板１上
に金属層をスパッタリング法などで形成する。金属とし
てはAl、Cr、Mo、Ta、Ti、Ｗ、Nb、Fe、Co、Ni及びそれ
らの合金などが挙げられる。この、金属膜をホトリソグ
ラフィー工程などにより加工しゲート配線２を形成す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings of embodiments described later. When employing an inverted staggered structure as a TFT, first, a metal layer is formed on the insulating substrate 1 by a sputtering method or the like. Examples of the metal include Al, Cr, Mo, Ta, Ti, W, Nb, Fe, Co, Ni, and alloys thereof. The metal film is processed by a photolithography process or the like to form the gate wiring 2.
【００１１】ついで、CVD (Chemical Vaper Depositio
n)法などでゲート絶縁膜３、半導体層４を形成する。絶
縁層としてはSiN膜、SiO2膜などが挙げられる。また、
半導体層４としては非晶質Si膜、結晶質Si膜、微結晶Si
膜などが挙げられる。さらにコンタクト層５をCVD法な
どで形成する。コンタクト層としては、リンをドープし
た非晶質Si膜、結晶質Si膜、微結晶Si膜などが挙げられ
る。ホトリソグラフィー法などにより半導体層４、コン
タクト層５を島状に加工する。Next, CVD (Chemical Vaper Depositio)
The gate insulating film 3 and the semiconductor layer 4 are formed by an n) method or the like. Examples of the insulating layer include a SiN film and a SiO 2 film. Also,
As the semiconductor layer 4, an amorphous Si film, a crystalline Si film, a microcrystalline Si
And the like. Further, a contact layer 5 is formed by a CVD method or the like. Examples of the contact layer include a phosphorus-doped amorphous Si film, a crystalline Si film, and a microcrystalline Si film. The semiconductor layer 4 and the contact layer 5 are processed into an island shape by photolithography or the like.
【００１２】ついで、スパッタリング法などで金属膜を
形成する。この金属としてはAl、Cr、Mo、Ta、Ti、Ｗ、
Nb、Fe、Co、Ni及びそれらの合金などが挙げられる。金
属膜をホトリソグラフィー工程などにより加工しドレイ
ン配線６及びソース電極７を形成する。さらに、エッチ
ングによりチャネル部のコンタクト層を除去する。Next, a metal film is formed by a sputtering method or the like. The metals include Al, Cr, Mo, Ta, Ti, W,
Examples include Nb, Fe, Co, Ni, and alloys thereof. The drain film 6 and the source electrode 7 are formed by processing the metal film by a photolithography process or the like. Further, the contact layer in the channel portion is removed by etching.
【００１３】ついで、CVD法などにより保護性絶縁層８
を形成する。この保護性絶縁層としては、SiN膜、SiO2
などが挙げられる。Next, the protective insulating layer 8 is formed by a CVD method or the like.
To form As this protective insulating layer, a SiN film, SiO 2
And the like.
【００１４】さらに、塗布法などにより層間絶縁層９を
形成する。層間絶縁層９としては感光性有機樹脂、感光
性SOG(Spin On Glass)などが挙げられる。この層間絶縁
層９にホトリソグラフィー工程により、コンタクトホー
ル１０を形成する。この際、配線端子部周辺の層間絶縁
層を薄くするため、グリッド状のパターン１３を有する
マスクあるいは半透明部１６を有するマスクを使用す
る。それらのマスクを用いた露光の様子を模式的に図３
および図４に示した。これらの図では、感光性樹脂ある
いは感光性SOGはポジ型としている。露光量が大きい部
分層間絶縁層をすべて除去することができる。一方、露
光量が小さい部分では層間絶縁層はすべて除去されず、
未露光の部分より薄い膜として残すことができる。この
図の例では、ポジ型の場合について示したが、本発明で
はネガ型の感光性樹脂あるいは感光性SOGを用いること
も可能である。この場合、マスクのパターンは図３およ
び図４のマスクのパターンを反転する。Further, an interlayer insulating layer 9 is formed by a coating method or the like. Examples of the interlayer insulating layer 9 include photosensitive organic resin and photosensitive SOG (Spin On Glass). A contact hole 10 is formed in the interlayer insulating layer 9 by a photolithography process. At this time, a mask having a grid-shaped pattern 13 or a mask having a translucent portion 16 is used in order to reduce the thickness of the interlayer insulating layer around the wiring terminal portion. FIG. 3 schematically shows the state of exposure using these masks.
And FIG. In these figures, the photosensitive resin or photosensitive SOG is of a positive type. All the partial interlayer insulating layers having a large exposure amount can be removed. On the other hand, in the portion where the exposure amount is small, all the interlayer insulating layers are not removed,
It can be left as a thinner film than the unexposed portion. In the example of this figure, the case of a positive type is shown, but in the present invention, a negative type photosensitive resin or photosensitive SOG can be used. In this case, the pattern of the mask reverses the pattern of the mask of FIGS.
【００１５】ついで、ドライエッチングにより層間絶縁
層にコンタクトホールを形成する。この上に透明導電膜
をスパッタリング法などで形成する。透明導電膜として
はITO(Indium Tin Oxide), ZnOなどが挙げられる。さら
に、ホトリソグラフィー工程により画素電極１１と配線
端子部被覆１２に加工する。Then, a contact hole is formed in the interlayer insulating layer by dry etching. A transparent conductive film is formed thereon by a sputtering method or the like. Examples of the transparent conductive film include ITO (Indium Tin Oxide) and ZnO. Further, it is processed into a pixel electrode 11 and a wiring terminal portion coating 12 by a photolithography process.
【００１６】以上の説明では、保護性絶縁層８を有する
構成となっている。しかし、図５、６に示すように保護
性絶縁層を省略する構成も可能である。この場合、以上
の工程から、保護性絶縁層の形成工程を削除すれば良
い。また、逆スタガ構造のTFTの例を説明したが、本発
明の構造は図８、９に示すようにコプラナー型TFTにも
適用可能である。In the above description, the structure has the protective insulating layer 8. However, a configuration in which the protective insulating layer is omitted as shown in FIGS. In this case, the step of forming the protective insulating layer may be omitted from the above steps. Although the example of the TFT having the inverted stagger structure has been described, the structure of the present invention can be applied to a coplanar type TFT as shown in FIGS.
【００１７】このアクテフィブマトリックス基板１７上
に配向膜１８を形成し、スペーサ１９を介して対向基板
２０を張り合わせ液晶２１を封入し周辺回路チップ２２
を実装し、図４に示す液晶パネルを完成する。この、液
晶パネルでは、層間絶縁層により画素電極と配線のカッ
プリング容量を低減できる。このため、開口率を向上で
き明るいディスプレイを提供することができる。また、
画素電極電位への配線電位の影響を低減でき高画質のデ
ィスプレイを提供することができる。そして、この液晶
パネルにドライバーなどの周辺回路チップを実装する
際、端子部周辺の層間絶縁層の段差を低減したため、信
頼性の高い接続が可能となる。An alignment film 18 is formed on the active matrix substrate 17, an opposing substrate 20 is bonded via a spacer 19, a liquid crystal 21 is sealed, and a peripheral circuit chip 22 is formed.
To complete the liquid crystal panel shown in FIG. In this liquid crystal panel, the coupling capacitance between the pixel electrode and the wiring can be reduced by the interlayer insulating layer. For this reason, an aperture ratio can be improved and a bright display can be provided. Also,
The effect of the wiring potential on the pixel electrode potential can be reduced, and a high-quality display can be provided. When a peripheral circuit chip such as a driver is mounted on the liquid crystal panel, a step of the interlayer insulating layer around the terminal portion is reduced, so that a highly reliable connection is possible.
【００１８】以下、本発明の実施例を図面を用いて説明
する。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
【００１９】（実施例１）図１に本発明による一実施例
のアクティブマトリックス基板の画素部の平面図、図２
に要部断面図（A−A)を示す。これらの図面を用いて実
施例を説明する。(Embodiment 1) FIG. 1 is a plan view of a pixel portion of an active matrix substrate according to an embodiment of the present invention, and FIG.
Fig. 2 shows a cross-sectional view (AA) of a main part. An embodiment will be described with reference to these drawings.
【００２０】絶縁性基板１上にスパッタリング法により
Cr膜を200nmの厚さに成膜した。ついで、ホトリソグラ
フィー工程によりゲート配線２に加工した。次に、基板
をプラズマCVD装置中に設置し、ゲート絶縁層３としてS
iN膜を350nm、半導体層４としてa−Si膜を200nm、さら
にコンタクト層５として n+a−Si膜を30nmの厚さに形成
した。原料ガスとして、SiN膜の成膜には、SiH4、NH3、
H2の混合ガス、a−Siの成膜にはSiH4、H2の混合ガス、n
+a−Siの成膜にはSiH4、H2の混合ガスにPH3を添加した
ものを用いた。ついで、ホトリソグラフィー工程により
a−Si、n+a−Siを島状に加工しTFT部を形成した。On the insulating substrate 1 by a sputtering method
A Cr film was formed to a thickness of 200 nm. Next, the gate wiring 2 was processed by a photolithography process. Next, the substrate is placed in a plasma CVD apparatus, and S
An iN film was formed to a thickness of 350 nm, an a-Si film as the semiconductor layer 4 was formed to a thickness of 200 nm, and an n + a-Si film was formed to a contact layer 5 to a thickness of 30 nm. As a source gas, SiH 4 , NH 3 ,
A mixed gas of H 2, SiH 4 is the formation of a-Si, a mixed gas of H 2, n
For + a-Si film formation, a mixed gas of SiH 4 and H 2 to which PH 3 was added was used. Then, by the photolithography process
a-Si and n + a-Si were processed into an island shape to form a TFT portion.
【００２１】次にスパッタリング法によりCr膜を200nm
の厚さに成膜し、ホトリソグラフィー工程により、ドレ
イン配線６、ソース電極７に加工した。その後、n+a−S
i膜をドライエッチングにより除去した。この上に保護
性絶縁層８としてプラズマCVD法により成膜した。Next, a Cr film is formed to a thickness of 200 nm by a sputtering method.
And formed into a drain wiring 6 and a source electrode 7 by a photolithography process. Then, n + a−S
The i film was removed by dry etching. A protective insulating layer 8 was formed thereon by a plasma CVD method.
【００２２】さらに、この上に感光性有機樹脂（JSR製
オプトマーPC）を塗布法で形成した。図３に示すグリッ
ドパターン１３を有するマスクを用いた露光、現像によ
り、スルーホールを形成した。また、配線端子部周辺の
層間絶縁層９を薄くした。さらに、ドライエッチングに
より、ゲート絶縁層３、保護性絶縁層８のSiNにソース
電極、ドレイン配線端子部、ゲート配線端子部のコンタ
クトホール１０を形成した。Further, a photosensitive organic resin (Optomer PC manufactured by JSR) was formed thereon by a coating method. Through holes were formed by exposure and development using a mask having a grid pattern 13 shown in FIG. Further, the thickness of the interlayer insulating layer 9 around the wiring terminal portion was reduced. Furthermore, the source electrode, the drain wiring terminal portion, and the contact hole 10 for the gate wiring terminal portion were formed in the SiN of the gate insulating layer 3 and the protective insulating layer 8 by dry etching.
【００２３】ついで、スパッタリング法によりITO膜を1
40nmの厚さに成膜した。ホトリソグラフィー工程により
ITO膜を加工し画素電極１１、配線端子部の被覆１２を
形成した。Next, the ITO film is removed by sputtering.
A film was formed to a thickness of 40 nm. By photolithography process
The ITO film was processed to form a pixel electrode 11 and a coating 12 for a wiring terminal portion.
【００２４】作製したアクティブマトリックス基板１７
上に配向膜１８を形成し、スペーサ１９を介して透明電
極付きの対向基板２０と張り合わせて液晶２１を封入
し、周辺回路のチップ２２を実装し図４に示す液晶表示
装置を作製した。得られた液晶表示装置では明るく高画
質の表示を得ることができるとともに周辺回路チップの
接続の信頼性が向上した。The manufactured active matrix substrate 17
An alignment film 18 was formed thereon, bonded to a counter substrate 20 with a transparent electrode via a spacer 19, sealed with a liquid crystal 21, and mounted with a chip 22 of a peripheral circuit to produce a liquid crystal display device shown in FIG. In the obtained liquid crystal display device, a bright and high-quality display can be obtained, and the reliability of connection of the peripheral circuit chip has been improved.
【００２５】（実施例２）図６に本発明による一実施例
のアクティブマトリックス基板の画素部の平面図を示
す。図７に要部断面(B−B)を示す。これらの図面を用い
て実施例を説明する。(Embodiment 2) FIG. 6 is a plan view of a pixel portion of an active matrix substrate according to an embodiment of the present invention. FIG. 7 shows a cross section (BB) of a main part. An embodiment will be described with reference to these drawings.
【００２６】実施例１と同様の方法で絶縁性基板１上に
ゲート配線２、ゲート絶縁層３、半導体層４、コンタク
ト層５、ドレイン配線６、ソース電極７に形成した。そ
の後、n+a−Si膜をドライエッチングにより除去した。In the same manner as in Example 1, a gate wiring 2, a gate insulating layer 3, a semiconductor layer 4, a contact layer 5, a drain wiring 6, and a source electrode 7 were formed on an insulating substrate 1. Thereafter, the n + a-Si film was removed by dry etching.
【００２７】さらに、この上に感光性有機樹脂（JSR製
オプトマーPC）を塗布法で形成した。ついで、図４に示
す半透明のパターン１６を有するマスクを用いた露光、
現像により、スルーホールを形成した。また、配線端子
部周辺の層間絶縁層を薄くした。さらに、ドライエッチ
ングにより、ゲート絶縁層のSiNにソース電極、ゲート
配線端子部のコンタクトホール１０を形成した。Further, a photosensitive organic resin (Optomer PC manufactured by JSR) was formed thereon by a coating method. Next, exposure using a mask having a translucent pattern 16 shown in FIG.
Through holes were formed by development. Further, the thickness of the interlayer insulating layer around the wiring terminal portion was reduced. Further, a source electrode and a contact hole 10 in a gate wiring terminal portion were formed in SiN of the gate insulating layer by dry etching.
【００２８】ついで、スパッタリング法によりITO膜を1
40nmの厚さに成膜した。ホトリソグラフィー工程により
ITO膜を加工し画素電極１１、配線端子部の被覆１２を
形成した。Next, the ITO film is removed by sputtering.
A film was formed to a thickness of 40 nm. By photolithography process
The ITO film was processed to form a pixel electrode 11 and a coating 12 for a wiring terminal portion.
【００２９】作製したアクティブマトリックス基板上に
配向膜を形成し、スペーサを介して透明電極付きの対向
基板と張り合わせて液晶を封入し、周辺回路のチップを
実装し図５に示す液晶表示装置を作製した。得られた液
晶表示装置では明るく高画質の表示を得ることができる
とともに周辺回路チップの接続の信頼性が向上した。An alignment film is formed on the manufactured active matrix substrate, bonded to a counter substrate with a transparent electrode via a spacer, and filled with liquid crystal, and a peripheral circuit chip is mounted to manufacture a liquid crystal display device shown in FIG. did. In the obtained liquid crystal display device, a bright and high-quality display can be obtained, and the reliability of connection of the peripheral circuit chip has been improved.
【００３０】（実施例３）図８に本発明による一実施例
のアクティブマトリックス基板の画素部の平面図を示
す。図９に要部断面(C−C)を示す。これらの図面を用い
て実施例を説明する。(Embodiment 3) FIG. 8 is a plan view of a pixel portion of an active matrix substrate according to an embodiment of the present invention. FIG. 9 shows a cross section (CC) of a main part. An embodiment will be described with reference to these drawings.
【００３１】絶縁層基板上にSiO2からなる下地膜２３を
形成する。SiO2膜は、Si(C2H5O)4とO2を原料としたプラ
ズマCVD法で作製した。この上にa−Si膜を50nmの厚さに
形成した。a−Si膜は基板温度450℃でSi2H6を原料とし
た低圧CVDで作製した。この膜にエキシマーレーザを照
射してpoly−Si膜を作製した。このpoly−Si膜をフォト
リソグラフィー工程により所定の形状に加工し半導体層
４を形成した。A base film 23 made of SiO2 is formed on the insulating layer substrate. The SiO2 film was formed by a plasma CVD method using Si (C2H5O) 4 and O2 as raw materials. An a-Si film was formed thereon with a thickness of 50 nm. The a-Si film was formed at a substrate temperature of 450 ° C. by low-pressure CVD using Si 2 H 6 as a raw material. This film was irradiated with an excimer laser to produce a poly-Si film. This poly-Si film was processed into a predetermined shape by a photolithography process to form a semiconductor layer 4.
【００３２】この上に下地層と同様の方法でSiO2からな
るゲート絶縁層を形成した。さらにスパッタリング法で
Nb膜を形成し、ホトリソグラフィー工程によりゲート配
線を加工した。さらにゲート絶縁層３を加工した。On this, a gate insulating layer made of SiO2 was formed in the same manner as the underlayer. In addition, by sputtering method
An Nb film was formed, and a gate wiring was processed by a photolithography process. Further, the gate insulating layer 3 was processed.
【００３３】ついで、ホト工程でレジストマスクを形成
し、イオンドープによりpoly−Si膜にリンをドープし、
n領域２５を形成した。レジストマスク除去後、再度レ
ジストマスクを別の形状で形成しイオンドープによりpo
ly−Si膜にボロンをドープしp領域を形成した。さらに
エキシマーレーザを照射しドーパントを活性化した。Next, a resist mask is formed in a photo process, and the poly-Si film is doped with phosphorus by ion doping.
An n region 25 was formed. After removing the resist mask, a resist mask is formed in another shape again, and po
The ly-Si film was doped with boron to form a p region. Further, excimer laser irradiation was performed to activate the dopant.
【００３４】ついで、層間絶縁層２６としてSiO2膜を下
地膜と同様の方法で形成した。さらに、プラズマ水素に
より処理した。ホトリソグラフィー工程でコンタクトホ
ールを形成した後、Cr膜をスパッタリング法で形成し、
ホトリソグラフィー工程でドレイン配線６、ソース電極
７を形成した。Next, an SiO 2 film was formed as the interlayer insulating layer 26 in the same manner as the base film. Further, the substrate was treated with plasma hydrogen. After forming a contact hole in the photolithography process, a Cr film is formed by a sputtering method,
The drain wiring 6 and the source electrode 7 were formed by a photolithography process.
【００３５】この上に、塗布法で層間絶縁層９として感
光性SOGを形成した。実施例１と同様の方法で露光現像
し、コンタクトホール１０を形成すると同時に、端子部
周辺の層間絶縁層を薄くした。On this, a photosensitive SOG was formed as an interlayer insulating layer 9 by a coating method. Exposure and development were performed in the same manner as in Example 1 to form the contact hole 10 and, at the same time, the thickness of the interlayer insulating layer around the terminal portion was reduced.
【００３６】ついで、スパッタリング法によりITO膜を1
40nmの厚さに成膜した。ホトリソグラフィー工程により
ITO膜を加工し画素電極１１、配線端子部の被覆１２を
形成した。Next, the ITO film is removed by sputtering.
A film was formed to a thickness of 40 nm. By photolithography process
The ITO film was processed to form a pixel electrode 11 and a coating 12 for a wiring terminal portion.
【００３７】作製したアクティブマトリックス基板上に
配向膜を形成し、スペーサを介して透明電極付きの対向
基板と張り合わせて液晶を封入し、周辺回路のチップを
実装した。この液晶表示装置を用いて図１０に示す投射
型液晶表示装置を作製した。得られた液晶表示装置では
明るく高画質の表示を得ることができるとともに周辺回
路チップの接続の信頼性が向上した。An alignment film was formed on the manufactured active matrix substrate, bonded to a counter substrate with a transparent electrode via a spacer, sealed with liquid crystal, and mounted with a peripheral circuit chip. Using this liquid crystal display device, a projection type liquid crystal display device shown in FIG. 10 was produced. In the obtained liquid crystal display device, a bright and high-quality display can be obtained, and the reliability of connection of the peripheral circuit chip has been improved.
【００３８】[0038]
【発明の効果】上記発明によれば、明るく高画質の表示
を得ることができるとともに周辺回路チップの接続の信
頼性が向上した液晶ディスプレイを得ることができる。According to the present invention, it is possible to obtain a liquid crystal display in which a bright and high-quality display can be obtained and the connection reliability of the peripheral circuit chip is improved.
【図１】本発明の実施例のアクティブ基板のの平面図。FIG. 1 is a plan view of an active substrate according to an embodiment of the present invention.
【図２】本発明の実施例のアクティブ基板の要部断面図
（図１のA−A断面)。FIG. 2 is a sectional view of a main part of the active substrate according to the embodiment of the present invention (a sectional view taken along line AA in FIG. 1).
【図３】本発明の実施例で使用したマスクの模式図。FIG. 3 is a schematic view of a mask used in an embodiment of the present invention.
【図４】本発明の実施例で使用したマスクの模式図。FIG. 4 is a schematic view of a mask used in an example of the present invention.
【図５】本発明の液晶表示装置の模式図。FIG. 5 is a schematic view of a liquid crystal display device of the present invention.
【図６】本発明の実施例のアクティブ基板の平面図。FIG. 6 is a plan view of an active substrate according to an embodiment of the present invention.
【図７】本発明の実施例のアクティブ基板の要部断面図
（図６のB−B断面)。FIG. 7 is a sectional view of a main part of the active substrate according to the embodiment of the present invention (a sectional view taken along the line BB in FIG. 6).
【図８】本発明の実施例のアクティブ基板の平面図。FIG. 8 is a plan view of an active substrate according to an embodiment of the present invention.
【図９】本発明の実施例のアクティブ基板の要部断面図
（図８のC−C断面)。FIG. 9 is a sectional view of a principal part of the active substrate according to the embodiment of the present invention (a sectional view taken along line CC in FIG. 8).
【図１０】本発明の投写型液晶表示装置を示す図。FIG. 10 is a diagram showing a projection type liquid crystal display device of the present invention.
１…絶縁性基板、２…ゲート配線、３…ゲート絶縁層、
４…半導体層、５…コンタクト層、６…ドレイン配線、
７…ソース電極、８…保護性絶縁層、９…層間絶縁層、
１０…コンタクトホール、１１…画素電極、１２…配線
端子部被覆、１３…グリッドパターン、１４…透明部、
１５…不透明部、１６…半透明部、１７…アクティブマ
トリックス基板、１８…配向膜、１９…スペーサ、２０
…対向基板、２１…液晶、２２…周辺回路チップ、２３
…下地層、２４…コモン配線、２５…ｎ領域、２６…層
間絶縁層、２７…光源、２８…赤外カットフィルタ、２
９…偏光ビームスプリッタ、３０…集光レンズ、３１…
ダイクロイックミラー、３２…ミラー、３３…液晶パネ
ル、３４…投射レンズ。DESCRIPTION OF SYMBOLS 1 ... Insulating substrate, 2 ... Gate wiring, 3 ... Gate insulating layer,
4 semiconductor layer, 5 contact layer, 6 drain wiring,
7: source electrode, 8: protective insulating layer, 9: interlayer insulating layer,
10 contact hole, 11 pixel electrode, 12 wiring terminal portion covering, 13 grid pattern, 14 transparent portion,
15 opaque part, 16 translucent part, 17 active matrix substrate, 18 alignment film, 19 spacer, 20
... counter substrate, 21 ... liquid crystal, 22 ... peripheral circuit chip, 23
... underlying layer, 24 ... common wiring, 25 ... n region, 26 ... interlayer insulating layer, 27 ... light source, 28 ... infrared cut filter, 2
9: polarization beam splitter, 30: condenser lens, 31 ...
Dichroic mirror, 32 mirror, 33 liquid crystal panel, 34 projection lens.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿部 誠 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 2H090 HA03 HB07X HD03 LA04 2H092 JA26 JA29 JA33 JA34 JA35 JA38 JA39 JA42 JA43 JA44 JA46 JB13 JB23 JB27 JB32 JB33 JB36 JB38 JB51 JB57 JB63 JB69 KA05 KA12 KA16 KA18 KB25 MA05 MA08 MA13 MA18 MA19 MA20 MA27 NA13 NA25 NA27 NA30 PA03 PA06 RA05 5F110 BB01 BB20 CC02 CC07 DD13 EE02 EE03 EE04 EE44 FF02 FF03 FF30 GG02 GG13 GG14 GG15 GG24 GG25 GG44 GG45 GG47 HJ01 HJ12 HJ23 HK02 HK03 HK04 HK09 HK14 HK15 HK16 HK21 HK25 HK33 HK35 HL04 HL07 HL23 NN03 NN04 NN23 NN24 NN27 NN35 NN36 NN40 NN72 PP03 QQ09 QQ11 QQ25 ────────────────────────────────────────────────── ─── Continued on the front page (72) Inventor Makoto Abe 7-1-1, Omika-cho, Hitachi City, Ibaraki Prefecture F-term in Hitachi Research Laboratory, Hitachi Ltd. 2H090 HA03 HB07X HD03 LA04 2H092 JA26 JA29 JA33 JA34 JA35 JA38 JA39 JA42 JA43 JA44 JA46 JB13 JB23 JB27 JB32. GG13 GG14 GG15 GG24 GG25 GG44 GG45 GG47 HJ01 HJ12 HJ23 HK02 HK03 HK04 HK09 HK14 HK15 HK16 HK21 HK25 HK33 HK35 HL04 HL07 HL23 NN03 NN04 NN23 NN24 NN27 QNNQ NN40
Claims (12)
イッチング素子、画素電極を具備し、画素電極より基板
側に層間絶縁層を具備したアクティブマトリックス基板
において、層間絶縁層が走査線あるいは信号線の少なく
とも一方の端子部周辺で薄くなっていることを特徴とす
るアクティブマトリックス基板。1. An active matrix substrate having a plurality of scanning lines and signal lines, switching elements, and pixel electrodes on an insulating substrate, and having an interlayer insulating layer on the substrate side of the pixel electrodes, wherein the interlayer insulating layer is formed of a scanning line or An active matrix substrate, wherein the thickness is reduced around at least one terminal of a signal line.
層の厚さが1.5mm以下であることを特徴とするアクティ
ブマトリックス基板。2. The active matrix substrate according to claim 1, wherein the thickness of the interlayer insulating layer around the terminal portion is 1.5 mm or less.
素電極周辺で2mm以上であることを特徴とするアクティ
ブマトリックス基板。3. The active matrix substrate according to claim 1, wherein the thickness of the interlayer insulating layer is 2 mm or more around the pixel electrode.
ることを特徴とするアクティブマトリックス基板。4. The active matrix substrate according to claim 1, wherein the interlayer insulating layer is made of an organic resin.
用いて形成することを特徴とするアクティブマトリック
ス基板の製造方法。5. A method for manufacturing an active matrix substrate, wherein the interlayer insulating layer according to claim 1 is formed using a coating method.
脂あるいは感光性無機膜からなることを特徴とするアク
ティブマトリックス基板。6. The active matrix substrate according to claim 1, wherein the interlayer insulating layer is made of a photosensitive resin or a photosensitive inorganic film.
を有するマスクを用いて露光し加工することを特徴とす
るアクティブマトリックス基板の製造方法。7. A method for manufacturing an active matrix substrate, comprising: exposing and processing the interlayer insulating layer according to claim 6 using a mask having a translucent portion.
パターンを有するマスクを用いて露光し加工することを
特徴とするアクティブマトリックス基板の製造方法。8. A method for manufacturing an active matrix substrate, wherein the interlayer insulating layer according to claim 5 is exposed and processed using a mask having a grid pattern.
ス基板を用いたことを特徴とする表示装置。9. A display device using the active matrix substrate according to claim 1.
クス基板を用い液晶を駆動することを特徴とする光学変
調素子。10. An optical modulation element for driving a liquid crystal using the active matrix substrate according to claim 1.
ライトを組み合わせたことを特徴とする直視型ディスプ
レイ。11. A direct-view display in which a backlight is combined with the display device according to claim 10.
光学系を組み合わせたことを特徴とする投射型ディスプ
レイ。12. The display device according to claim 10, wherein:
Projection display characterized by combining optical systems.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000084678A JP2001264798A (en) | 2000-03-22 | 2000-03-22 | Active matrix substrate and optical modulator using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000084678A JP2001264798A (en) | 2000-03-22 | 2000-03-22 | Active matrix substrate and optical modulator using the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001264798A true JP2001264798A (en) | 2001-09-26 |
Family
ID=18601126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000084678A Pending JP2001264798A (en) | 2000-03-22 | 2000-03-22 | Active matrix substrate and optical modulator using the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001264798A (en) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005539393A (en) * | 2002-09-18 | 2005-12-22 | 学校法人東京理科大学 | Surface processing method |
| CN1295555C (en) * | 2002-06-13 | 2007-01-17 | 怗福丕帝股份有限公司 | Circuit array lining for display device and method for making said lining |
| KR100864486B1 (en) * | 2001-10-18 | 2008-10-20 | 삼성전자주식회사 | Thin film transistor substrate for liquid crystal display device and manufacturing method thereof |
| JP2008281813A (en) * | 2007-05-11 | 2008-11-20 | Mitsubishi Electric Corp | Display device and method of manufacturing display device |
| WO2010058738A1 (en) * | 2008-11-21 | 2010-05-27 | シャープ株式会社 | Substrate for display panel, and display panel |
| WO2010058739A1 (en) * | 2008-11-21 | 2010-05-27 | シャープ株式会社 | Display panel substrate and display panel |
| US8223284B2 (en) | 2007-12-19 | 2012-07-17 | Sharp Kabushiki Kaisha | Liquid crystal device and television receiver |
| CN104112710A (en) * | 2014-07-08 | 2014-10-22 | 深圳市华星光电技术有限公司 | Manufacturing method of array substrates, array substrates and liquid crystal display device |
| WO2015064426A1 (en) * | 2013-10-31 | 2015-05-07 | 堺ディスプレイプロダクト株式会社 | Active-matrix substrate, display device, and method for manufacturing active-matrix substrate |
| KR20160121426A (en) | 2015-04-09 | 2016-10-19 | 제이에스알 가부시끼가이샤 | Liquid crystal display device, radiation-sensitive resin composition, interlayer insulating film, method for forming the interlayer insulating film, and manufacturing method for the liquid crystal display device |
| US20160313622A1 (en) * | 2013-08-22 | 2016-10-27 | Boe Technology Group Co., Ltd. | Display substrate, its manufacturing method, and display device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1124101A (en) * | 1997-07-01 | 1999-01-29 | Matsushita Electric Ind Co Ltd | Active element array substrate and method of manufacturing the same |
| JPH1124094A (en) * | 1997-06-30 | 1999-01-29 | Matsushita Electric Ind Co Ltd | Liquid crystal display |
| JPH11153809A (en) * | 1997-11-20 | 1999-06-08 | Matsushita Electric Ind Co Ltd | Method for manufacturing photomask and active element array substrate |
-
2000
- 2000-03-22 JP JP2000084678A patent/JP2001264798A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1124094A (en) * | 1997-06-30 | 1999-01-29 | Matsushita Electric Ind Co Ltd | Liquid crystal display |
| JPH1124101A (en) * | 1997-07-01 | 1999-01-29 | Matsushita Electric Ind Co Ltd | Active element array substrate and method of manufacturing the same |
| JPH11153809A (en) * | 1997-11-20 | 1999-06-08 | Matsushita Electric Ind Co Ltd | Method for manufacturing photomask and active element array substrate |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100864486B1 (en) * | 2001-10-18 | 2008-10-20 | 삼성전자주식회사 | Thin film transistor substrate for liquid crystal display device and manufacturing method thereof |
| CN1295555C (en) * | 2002-06-13 | 2007-01-17 | 怗福丕帝股份有限公司 | Circuit array lining for display device and method for making said lining |
| JP2005539393A (en) * | 2002-09-18 | 2005-12-22 | 学校法人東京理科大学 | Surface processing method |
| JP2008281813A (en) * | 2007-05-11 | 2008-11-20 | Mitsubishi Electric Corp | Display device and method of manufacturing display device |
| US8223284B2 (en) | 2007-12-19 | 2012-07-17 | Sharp Kabushiki Kaisha | Liquid crystal device and television receiver |
| WO2010058739A1 (en) * | 2008-11-21 | 2010-05-27 | シャープ株式会社 | Display panel substrate and display panel |
| WO2010058738A1 (en) * | 2008-11-21 | 2010-05-27 | シャープ株式会社 | Substrate for display panel, and display panel |
| RU2474006C1 (en) * | 2008-11-21 | 2013-01-27 | Шарп Кабусики Кайся | Display panel substrate and display panel |
| US20160313622A1 (en) * | 2013-08-22 | 2016-10-27 | Boe Technology Group Co., Ltd. | Display substrate, its manufacturing method, and display device |
| US10663820B2 (en) * | 2013-08-22 | 2020-05-26 | Boe Technology Group Co., Ltd. | Display substrate, its manufacturing method, and display device |
| WO2015064426A1 (en) * | 2013-10-31 | 2015-05-07 | 堺ディスプレイプロダクト株式会社 | Active-matrix substrate, display device, and method for manufacturing active-matrix substrate |
| CN104112710A (en) * | 2014-07-08 | 2014-10-22 | 深圳市华星光电技术有限公司 | Manufacturing method of array substrates, array substrates and liquid crystal display device |
| WO2016004633A1 (en) * | 2014-07-08 | 2016-01-14 | 深圳市华星光电技术有限公司 | Array substrate manufacturing method, array substrate and liquid crystal display apparatus |
| US9733536B2 (en) | 2014-07-08 | 2017-08-15 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Array substrate manufacturing method, array substrate formed thereby and liquid crystal display apparatus |
| KR20160121426A (en) | 2015-04-09 | 2016-10-19 | 제이에스알 가부시끼가이샤 | Liquid crystal display device, radiation-sensitive resin composition, interlayer insulating film, method for forming the interlayer insulating film, and manufacturing method for the liquid crystal display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7351623B2 (en) | Liquid crystal display device and fabricating method thereof | |
| EP2881785B1 (en) | Array substrate, manufacturing method therefor, and display apparatus | |
| US5976902A (en) | Method of fabricating a fully self-aligned TFT-LCD | |
| US7468527B2 (en) | Liquid crystal display device and fabricating method thereof | |
| CN100504524C (en) | Array substrate for liquid crystal display device and method for manufacturing same | |
| TWI418930B (en) | Photomask for forming thin film transistor, thin film transistor substrate manufactured by using the mask, and method for manufacturing thin film transistor substrate using the same | |
| US20130001579A1 (en) | Array Substrate for Fringe Field Switching Mode Liquid Crystal Display and Method of Manufacturing the Same | |
| KR20010092358A (en) | Liquid crystal display device | |
| JP2001339072A (en) | Liquid crystal display device | |
| JP2001119027A (en) | Thin film transistor for liquid crystal display device and manufacturing method thereof | |
| KR100464204B1 (en) | Gray tone mask and manufacturing method for liquid crystal display using it | |
| KR100653467B1 (en) | Method of manufacturing thin film transistor-liquid crystal display device | |
| JP2001264798A (en) | Active matrix substrate and optical modulator using the same | |
| CN100395598C (en) | Array substrate of liquid crystal display device and manufacturing method thereof | |
| JP2002250934A (en) | Manufacturing method of matrix substrate for liquid crystal | |
| JP2008042218A (en) | Method for manufacturing thin film transistor panel | |
| KR20030040706A (en) | A method of doping semiconductor without remaining inferiority of photoresist and a liquid crystal display device fabricating method using thereof | |
| JPH10319433A (en) | Tft array substrate and electrooptical display device using the same and production method for tft array substrate | |
| KR100648221B1 (en) | Array substrate manufacturing method of thin film transistor liquid crystal display | |
| CN100501515C (en) | A method of manufacturing a liquid crystal display device | |
| US8435722B2 (en) | Method for fabricating liquid crystal display device | |
| JP3071964B2 (en) | Manufacturing method of liquid crystal display device | |
| JP2978176B2 (en) | Method for manufacturing active matrix substrate and method for manufacturing display device | |
| KR100507283B1 (en) | A method for manufacturing of thin film transistor liquid crystal display | |
| JPH11119251A (en) | Active matrix substrate manufacturing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051114 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051129 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060411 |