JP2001243791A - データ記憶装置、データ測定装置、半導体解析装置および半導体装置 - Google Patents
データ記憶装置、データ測定装置、半導体解析装置および半導体装置Info
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- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C2029/5606—Error catch memory
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明は複数の機能ブロックが搭載された半
導体装置の解析に適したデータ記憶装置に関し、スクラ
ンブル回路の設定を半導体装置の検査過程でリアルタイ
ムに変更できるようにすることを目的とする。 【解決手段】 テスタ２４から出力されるアドレス信号
やエラーデータを所望の形式に変換するスクランブル回
路３４と、変換後のデータを記憶する記憶装置２８とを
設ける。スクランブル回路は、テスタ２４からの信号を
互いに異なる規則で変換する複数の変換回路４０，４
２，４４と、それらの変換回路４０，４２，４４から出
力される信号の一つを選択して記憶装置に供給するセレ
クタ４６とを備える。
導体装置の解析に適したデータ記憶装置に関し、スクラ
ンブル回路の設定を半導体装置の検査過程でリアルタイ
ムに変更できるようにすることを目的とする。 【解決手段】 テスタ２４から出力されるアドレス信号
やエラーデータを所望の形式に変換するスクランブル回
路３４と、変換後のデータを記憶する記憶装置２８とを
設ける。スクランブル回路は、テスタ２４からの信号を
互いに異なる規則で変換する複数の変換回路４０，４
２，４４と、それらの変換回路４０，４２，４４から出
力される信号の一つを選択して記憶装置に供給するセレ
クタ４６とを備える。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ記憶装置、
データ測定装置、半導体解析装置および半導体装置に係
り、特に、特定の機能を実現する機能ブロックが複数搭
載された半導体装置の解析に適したデータ記憶装置、デ
ータ測定装置、および半導体解析装置、並びにその半導
体解析装置を用いて製造された半導体装置に関する。
データ測定装置、半導体解析装置および半導体装置に係
り、特に、特定の機能を実現する機能ブロックが複数搭
載された半導体装置の解析に適したデータ記憶装置、デ
ータ測定装置、および半導体解析装置、並びにその半導
体解析装置を用いて製造された半導体装置に関する。
【０００２】
【従来の技術】図８は、従来のデータ測定装置１０と、
その装置１０に接続されたメモリ混載デバイス１２とを
表すブロック図を示す。メモリ混載デバイス１２は、複
数の機能ブロックを内蔵する半導体装置であり、図８で
は、ＳＲＡＭ（Static RandomAccess Memory)として機
能するＳＲＡＭ部１４、ＤＲＡＭ（Dynamic Random Acc
ess Memory)として機能するＤＲＡＭ部１６、フラッシ
ュメモリとして機能するＦＬＡＳＨ部１８、所定のアナ
ログ回路で構成されるアナログ部２０、および所定のロ
ジック回路で構成されるロジック部２２を備えている。
その装置１０に接続されたメモリ混載デバイス１２とを
表すブロック図を示す。メモリ混載デバイス１２は、複
数の機能ブロックを内蔵する半導体装置であり、図８で
は、ＳＲＡＭ（Static RandomAccess Memory)として機
能するＳＲＡＭ部１４、ＤＲＡＭ（Dynamic Random Acc
ess Memory)として機能するＤＲＡＭ部１６、フラッシ
ュメモリとして機能するＦＬＡＳＨ部１８、所定のアナ
ログ回路で構成されるアナログ部２０、および所定のロ
ジック回路で構成されるロジック部２２を備えている。
【０００３】データ測定装置１０は、テスタ２４、スク
ランブル回路２６、および記憶装置２８を備えている。
テスタ２４の内部には、メモリ混載デバイス１２を解析
するために必要なテストパターンを発生するパターンジ
ェネレータ３０と、メモリ混載デバイス１２が正常に機
能しているか否かを判定する判定回路３２とが搭載され
ている。
ランブル回路２６、および記憶装置２８を備えている。
テスタ２４の内部には、メモリ混載デバイス１２を解析
するために必要なテストパターンを発生するパターンジ
ェネレータ３０と、メモリ混載デバイス１２が正常に機
能しているか否かを判定する判定回路３２とが搭載され
ている。
【０００４】パターンジェネレータ３０は、より具体的
には、メモリ混載デバイス１２に対して、検査対象部位
を特定するアドレス信号や種々の入力データを供給す
る。更に、パターンジェネレータ３０は、メモリ混載デ
バイス１２に供給するものと同じアドレスをスクランブ
ル回路２６にも供給し、かつ、判定回路３２に対して、
データ判定用の期待値を供給する。
には、メモリ混載デバイス１２に対して、検査対象部位
を特定するアドレス信号や種々の入力データを供給す
る。更に、パターンジェネレータ３０は、メモリ混載デ
バイス１２に供給するものと同じアドレスをスクランブ
ル回路２６にも供給し、かつ、判定回路３２に対して、
データ判定用の期待値を供給する。
【０００５】メモリ混載デバイス１２のＳＲＡＭ部１４
やＤＲＡＭ部１６或いはＦＬＡＳＨ部１８に含まれるメ
モリセルには、パターンジェネレータ３０の要求に応じ
て適当なデータが書き込まれる。このようにしてメモリ
セルに書き込まれたデータは、パターンジェネレータ３
０の要求に応じて読み出され、判定回路３２に供給され
る。判定回路３２は、メモリ混載デバイス１２の出力信
号とデータ判定用期待値とを比較して、メモリ混載デバ
イス１２が正常に機能しているか否かを判断し、その結
果をスクランブル回路２６に供給する。
やＤＲＡＭ部１６或いはＦＬＡＳＨ部１８に含まれるメ
モリセルには、パターンジェネレータ３０の要求に応じ
て適当なデータが書き込まれる。このようにしてメモリ
セルに書き込まれたデータは、パターンジェネレータ３
０の要求に応じて読み出され、判定回路３２に供給され
る。判定回路３２は、メモリ混載デバイス１２の出力信
号とデータ判定用期待値とを比較して、メモリ混載デバ
イス１２が正常に機能しているか否かを判断し、その結
果をスクランブル回路２６に供給する。
【０００６】スクランブル回路２６は、パターンジェネ
レータ３０から供給されるアドレスを所定の規則に従っ
て変換したり、判定回路３２から供給されるエラーデー
タ等を所定の規則に従って加工したりする回路である。
スクランブル回路２６は、上記の処理により生成される
変換後のアドレス信号や加工後のエラーデータ等を記憶
装置２８に供給する。その結果、記憶装置２８には、加
工後のエラーデータ等が、変換後のアドレス信号で特定
される位置に記憶される。
レータ３０から供給されるアドレスを所定の規則に従っ
て変換したり、判定回路３２から供給されるエラーデー
タ等を所定の規則に従って加工したりする回路である。
スクランブル回路２６は、上記の処理により生成される
変換後のアドレス信号や加工後のエラーデータ等を記憶
装置２８に供給する。その結果、記憶装置２８には、加
工後のエラーデータ等が、変換後のアドレス信号で特定
される位置に記憶される。
【０００７】メモリ混載デバイス１２に搭載されている
数種のメモリブロックでは、それぞれ異なるアドレス指
定方法が採られるのが通常である。また、それら数種の
メモリブロックは、一般に、それぞれ異なる容量を有し
ている。従って、パターンジェネレータ３０から発せら
れるアドレス信号をそのまま記憶装置２８に供給してエ
ラーデータ等の記録位置を特定したのでは、複数種類の
メモリブロックに関する情報を効率的に記録することは
できない。
数種のメモリブロックでは、それぞれ異なるアドレス指
定方法が採られるのが通常である。また、それら数種の
メモリブロックは、一般に、それぞれ異なる容量を有し
ている。従って、パターンジェネレータ３０から発せら
れるアドレス信号をそのまま記憶装置２８に供給してエ
ラーデータ等の記録位置を特定したのでは、複数種類の
メモリブロックに関する情報を効率的に記録することは
できない。
【０００８】スクランブル回路２６は、それら複数種類
のメモリブロックに関する情報を、効率的に記憶装置２
８に記憶させるための回路であり、測定の対象であるメ
モリブロックの種類に応じて、それぞれ適切な規則でア
ドレス信号の変換やエラーデータ等の加工を行うことの
できる複数の状態を実現することができる。より具体的
には、スクランブル回路２６は、外部から供給される切
り替え信号に応じて、ＳＲＡＭ部１４に関するデータを
効率的に記憶させるための設定Ａ、ＤＲＡＭ部１６に関
するデータを効率的に記憶させるための設定Ｂ、および
ＦＬＡＳＨ部１８に関するデータを効率的に記憶させる
ための設定Ｃを適宜実現することができる。従って、デ
ータ測定装置１０によれば、スクランブル回路２６の設
定を適当に変更することで、複数種類のメモリデバイス
を内蔵するメモリ混載デバイス１２の状態を連続的に測
定し、また、その測定結果を効率的に記憶装置２８に記
憶させることができる。
のメモリブロックに関する情報を、効率的に記憶装置２
８に記憶させるための回路であり、測定の対象であるメ
モリブロックの種類に応じて、それぞれ適切な規則でア
ドレス信号の変換やエラーデータ等の加工を行うことの
できる複数の状態を実現することができる。より具体的
には、スクランブル回路２６は、外部から供給される切
り替え信号に応じて、ＳＲＡＭ部１４に関するデータを
効率的に記憶させるための設定Ａ、ＤＲＡＭ部１６に関
するデータを効率的に記憶させるための設定Ｂ、および
ＦＬＡＳＨ部１８に関するデータを効率的に記憶させる
ための設定Ｃを適宜実現することができる。従って、デ
ータ測定装置１０によれば、スクランブル回路２６の設
定を適当に変更することで、複数種類のメモリデバイス
を内蔵するメモリ混載デバイス１２の状態を連続的に測
定し、また、その測定結果を効率的に記憶装置２８に記
憶させることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
スクランブル回路２６は、その設定の変更に少なくとも
数μsecを必要としていた。また、現実に設定を変更す
る際には、その数μsecの他に、設定情報の処理などに
起因してより長期の停止時間が必要となる。半導体装置
の検査は、数十nsec程度のテスト周期で行われるのが通
常である。このため、従来のスクランブル回路２６にお
いては、半導体装置の検査の過程でリアルタイムに設定
変更を行うことができなかった。
スクランブル回路２６は、その設定の変更に少なくとも
数μsecを必要としていた。また、現実に設定を変更す
る際には、その数μsecの他に、設定情報の処理などに
起因してより長期の停止時間が必要となる。半導体装置
の検査は、数十nsec程度のテスト周期で行われるのが通
常である。このため、従来のスクランブル回路２６にお
いては、半導体装置の検査の過程でリアルタイムに設定
変更を行うことができなかった。
【００１０】また、従来のスクランブル回路２６では、
実現可能な設定の種類が予め決定されている。このた
め、従来のスクランブル回路２６は、種々の半導体装置
に対して汎用的に用いることができなかった。スクラン
ブル回路２６の汎用性は、例えば、実現可能な設定の種
類を数多く準備することで高めることができる。しかし
ながら、設定の種類を増やすためには、その切り替えに
必要となるピン数等も増やす必要がある。このため、予
め設定の種類を数多く準備してスクランブル回路２６の
汎用性を高める手法にも一定の限界が存在する。
実現可能な設定の種類が予め決定されている。このた
め、従来のスクランブル回路２６は、種々の半導体装置
に対して汎用的に用いることができなかった。スクラン
ブル回路２６の汎用性は、例えば、実現可能な設定の種
類を数多く準備することで高めることができる。しかし
ながら、設定の種類を増やすためには、その切り替えに
必要となるピン数等も増やす必要がある。このため、予
め設定の種類を数多く準備してスクランブル回路２６の
汎用性を高める手法にも一定の限界が存在する。
【００１１】本発明は、上記のような課題を解決するた
めになされたもので、複数の機能ブロックに対応する設
定を半導体装置の検査の過程でリアルタイムに変更し得
るスクランブル回路を含むデータ記憶装置、データ測定
装置、および半導体解析装置を提供することを第１の目
的とする。また、本発明は、実現可能な設定の内容およ
び種類を、検査対象となる半導体装置の仕様に合わせて
自由に構成することのできるスクランブル回路を含むデ
ータ記憶装置、データ測定装置、および半導体解析装置
を提供することを第２の目的とする。更に、本発明は、
上述したスクランブル回路を含む半導体解析装置を用い
て製造される半導体装置を提供することを第３の目的と
する。
めになされたもので、複数の機能ブロックに対応する設
定を半導体装置の検査の過程でリアルタイムに変更し得
るスクランブル回路を含むデータ記憶装置、データ測定
装置、および半導体解析装置を提供することを第１の目
的とする。また、本発明は、実現可能な設定の内容およ
び種類を、検査対象となる半導体装置の仕様に合わせて
自由に構成することのできるスクランブル回路を含むデ
ータ記憶装置、データ測定装置、および半導体解析装置
を提供することを第２の目的とする。更に、本発明は、
上述したスクランブル回路を含む半導体解析装置を用い
て製造される半導体装置を提供することを第３の目的と
する。
【００１２】
【課題を解決するための手段】請求項１記載の発明は、
入力信号を所望の形式に変換するスクランブル回路と、
変換後のデータを記憶する記憶装置とを備えるデータ記
憶装置であって、前記スクランブル回路は、前記入力信
号を互いに異なる規則で変換する複数の変換回路と、前
記複数の変換回路から出力される信号の一つを選択して
前記記憶装置に供給するセレクタと、を備えることを特
徴とするものである。
入力信号を所望の形式に変換するスクランブル回路と、
変換後のデータを記憶する記憶装置とを備えるデータ記
憶装置であって、前記スクランブル回路は、前記入力信
号を互いに異なる規則で変換する複数の変換回路と、前
記複数の変換回路から出力される信号の一つを選択して
前記記憶装置に供給するセレクタと、を備えることを特
徴とするものである。
【００１３】請求項２記載の発明は、入力信号を所望の
形式に変換するスクランブル回路と、変換後のデータを
記憶する記憶装置とを備えるデータ記憶装置であって、
前記スクランブル回路は、書き換え可能型デバイスで構
成されることを特徴とするものである。
形式に変換するスクランブル回路と、変換後のデータを
記憶する記憶装置とを備えるデータ記憶装置であって、
前記スクランブル回路は、書き換え可能型デバイスで構
成されることを特徴とするものである。
【００１４】請求項３記載の発明は、請求項２記載のデ
ータ記憶装置であって、前記スクランブル回路は、前記
入力信号を互いに異なる規則で変換する複数の変換回路
と、前記複数の変換回路から出力される信号の一つを選
択して前記記憶装置に供給するセレクタと、を含むこと
を特徴とするものである。
ータ記憶装置であって、前記スクランブル回路は、前記
入力信号を互いに異なる規則で変換する複数の変換回路
と、前記複数の変換回路から出力される信号の一つを選
択して前記記憶装置に供給するセレクタと、を含むこと
を特徴とするものである。
【００１５】請求項４記載の発明は、請求項１乃至３の
何れか１項記載のデータ記憶装置であって、前記スクラ
ンブル回路は、ＡＤコンバータの出力信号を処理するデ
ジタルシグナルプロセッサを含むことを特徴とするもの
である。
何れか１項記載のデータ記憶装置であって、前記スクラ
ンブル回路は、ＡＤコンバータの出力信号を処理するデ
ジタルシグナルプロセッサを含むことを特徴とするもの
である。
【００１６】請求項５記載の発明は、請求項１乃至４の
何れか１項記載のデータ記憶装置であって、前記スクラ
ンブル回路は、外部から供給される指令に応じて、前記
記憶装置の記憶位置を特定するアドレス信号を自動的に
発生する自動アドレス発生回路を含むことを特徴とする
ものである。
何れか１項記載のデータ記憶装置であって、前記スクラ
ンブル回路は、外部から供給される指令に応じて、前記
記憶装置の記憶位置を特定するアドレス信号を自動的に
発生する自動アドレス発生回路を含むことを特徴とする
ものである。
【００１７】請求項６記載の発明は、請求項１乃至５の
何れか１項記載のデータ記憶装置であって、前記スクラ
ンブル回路は、前記記憶装置に記憶されているデータ
を、所望の形式に圧縮して出力する圧縮回路を含むこと
を特徴とするものである。
何れか１項記載のデータ記憶装置であって、前記スクラ
ンブル回路は、前記記憶装置に記憶されているデータ
を、所望の形式に圧縮して出力する圧縮回路を含むこと
を特徴とするものである。
【００１８】請求項７記載の発明は、データ測定装置で
あって、請求項１乃至６の何れか１項記載のデータ記憶
装置と、半導体装置を検査すると共に、その検査の結果
を前記スクランブル回路に供給するテスタと、を備える
ことを特徴とするものである。
あって、請求項１乃至６の何れか１項記載のデータ記憶
装置と、半導体装置を検査すると共に、その検査の結果
を前記スクランブル回路に供給するテスタと、を備える
ことを特徴とするものである。
【００１９】請求項８記載の発明は、半導体解析装置で
あって、請求項１乃至６の何れか１項記載のデータ記憶
装置と、半導体装置を検査すると共に、その検査の結果
を前記スクランブル回路に供給するテスタと、前記記憶
装置に記憶されているデータを読み出して解析するため
の解析用コンピュータと、を備えることを特徴とするも
のである。
あって、請求項１乃至６の何れか１項記載のデータ記憶
装置と、半導体装置を検査すると共に、その検査の結果
を前記スクランブル回路に供給するテスタと、前記記憶
装置に記憶されているデータを読み出して解析するため
の解析用コンピュータと、を備えることを特徴とするも
のである。
【００２０】請求項９記載の発明は、半導体装置であっ
て、請求項８記載の半導体解析装置を用いて製造された
ことを特徴とするものである。
て、請求項８記載の半導体解析装置を用いて製造された
ことを特徴とするものである。
【００２１】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００２２】実施の形態１．図１は、本発明の実施の形
態１の半導体解析装置と、その半導体解析装置に接続さ
れたメモリ混載デバイス１２とを表すブロック図を示
す。半導体解析装置は、測定装置２４、スクランブル回
路３４、記憶回路２８、第２記憶回路３６、および解析
用コンピュータ３８を備えている。尚、本明細書では、
上述した構成要素から第２記憶装置３６と解析用コンピ
ュータ３８を除いたものを「データ測定装置」と称し、
また、データ測定装置から更に測定装置２４を除いたも
のを「データ記憶装置」と称す。
態１の半導体解析装置と、その半導体解析装置に接続さ
れたメモリ混載デバイス１２とを表すブロック図を示
す。半導体解析装置は、測定装置２４、スクランブル回
路３４、記憶回路２８、第２記憶回路３６、および解析
用コンピュータ３８を備えている。尚、本明細書では、
上述した構成要素から第２記憶装置３６と解析用コンピ
ュータ３８を除いたものを「データ測定装置」と称し、
また、データ測定装置から更に測定装置２４を除いたも
のを「データ記憶装置」と称す。
【００２３】半導体解析装置は、メモリ混載デバイス１
２の検査を実行し、例えばメモリ混載デバイス１２に含
まれるメモリセルの欠陥情報などを記憶装置２８に記憶
する。記憶装置２８に記憶された情報は、適当なタイミ
ングで第２記憶装置３６に転送されて解析用コンピュー
タ３８により解析される。尚、解析用コンピュータ３８
では、例えば、メモリ混載デバイス１２を救済するため
の冗長救済解析、すなわち、欠陥のあるメモリセルを予
め準備されている冗長セルに置き換えるために必要な解
析などが行われる。
２の検査を実行し、例えばメモリ混載デバイス１２に含
まれるメモリセルの欠陥情報などを記憶装置２８に記憶
する。記憶装置２８に記憶された情報は、適当なタイミ
ングで第２記憶装置３６に転送されて解析用コンピュー
タ３８により解析される。尚、解析用コンピュータ３８
では、例えば、メモリ混載デバイス１２を救済するため
の冗長救済解析、すなわち、欠陥のあるメモリセルを予
め準備されている冗長セルに置き換えるために必要な解
析などが行われる。
【００２４】図２は、本実施形態のデータ測定装置と、
その装置に接続されたメモリ混載デバイス１２とを表す
ブロック図を示す。メモリ混載デバイス１２は、複数の
機能ブロックを内蔵する半導体装置であり、ＳＲＡＭと
して機能するＳＲＡＭ部１４、ＤＲＡＭとして機能する
ＤＲＡＭ部１６、フラッシュメモリとして機能するＦＬ
ＡＳＨ部１８、所定のアナログ回路で構成されるアナロ
グ部２０、および所定のロジック回路で構成されるロジ
ック部２２を備えている。
その装置に接続されたメモリ混載デバイス１２とを表す
ブロック図を示す。メモリ混載デバイス１２は、複数の
機能ブロックを内蔵する半導体装置であり、ＳＲＡＭと
して機能するＳＲＡＭ部１４、ＤＲＡＭとして機能する
ＤＲＡＭ部１６、フラッシュメモリとして機能するＦＬ
ＡＳＨ部１８、所定のアナログ回路で構成されるアナロ
グ部２０、および所定のロジック回路で構成されるロジ
ック部２２を備えている。
【００２５】データ測定装置は、上記の如く、テスタ２
４、スクランブル回路３４、および記憶装置２８を備え
ている。テスタ２４の内部には、メモリ混載デバイス１
２を解析するために必要なテストパターンを発生するパ
ターンジェネレータ３０と、メモリ混載デバイス１２が
正常に機能しているか否かを判定する判定回路３２とが
搭載されている。
４、スクランブル回路３４、および記憶装置２８を備え
ている。テスタ２４の内部には、メモリ混載デバイス１
２を解析するために必要なテストパターンを発生するパ
ターンジェネレータ３０と、メモリ混載デバイス１２が
正常に機能しているか否かを判定する判定回路３２とが
搭載されている。
【００２６】パターンジェネレータ３０は、より具体的
には、メモリ混載デバイス１２に対して、検査対象部位
を特定するアドレス信号や種々の入力データを供給す
る。更に、パターンジェネレータ３０は、メモリ混載デ
バイス１２に供給するものと同じアドレスをスクランブ
ル回路３４にも供給し、かつ、判定回路３２に対して、
データ判定用の期待値を供給する。
には、メモリ混載デバイス１２に対して、検査対象部位
を特定するアドレス信号や種々の入力データを供給す
る。更に、パターンジェネレータ３０は、メモリ混載デ
バイス１２に供給するものと同じアドレスをスクランブ
ル回路３４にも供給し、かつ、判定回路３２に対して、
データ判定用の期待値を供給する。
【００２７】メモリ混載デバイス１２のＳＲＡＭ部１４
やＤＲＡＭ部１６或いはＦＬＡＳＨ部１８に含まれるメ
モリセルには、パターンジェネレータ３０の要求に応じ
て適当なデータが書き込まれる。このようにしてメモリ
セルに書き込まれたデータは、パターンジェネレータ３
０の要求に応じて読み出され、判定回路３２に供給され
る。判定回路３２は、メモリ混載デバイス１２の出力信
号とデータ判定用期待値とを比較して、メモリ混載デバ
イス１２が正常に機能しているか否かを判断し、その結
果をスクランブル回路３４に供給する。
やＤＲＡＭ部１６或いはＦＬＡＳＨ部１８に含まれるメ
モリセルには、パターンジェネレータ３０の要求に応じ
て適当なデータが書き込まれる。このようにしてメモリ
セルに書き込まれたデータは、パターンジェネレータ３
０の要求に応じて読み出され、判定回路３２に供給され
る。判定回路３２は、メモリ混載デバイス１２の出力信
号とデータ判定用期待値とを比較して、メモリ混載デバ
イス１２が正常に機能しているか否かを判断し、その結
果をスクランブル回路３４に供給する。
【００２８】スクランブル回路３４は、パターンジェネ
レータ３０から供給されるアドレスを所定の規則に従っ
て変換したり、判定回路３２から供給されるエラーデー
タ等を所定の規則に従って加工したりする回路であり、
本実施形態では、３つの変換回路４０，４２，４４とセ
レクタ４６とを備えている。尚、スクランブル回路３４
は、それぞれ変換回路４０，４２，４４やセレクタ４６
として機能する複数のＩＣの組み合わせであっても、或
いはそれらが集約された１つのＩＣであってもよい。
レータ３０から供給されるアドレスを所定の規則に従っ
て変換したり、判定回路３２から供給されるエラーデー
タ等を所定の規則に従って加工したりする回路であり、
本実施形態では、３つの変換回路４０，４２，４４とセ
レクタ４６とを備えている。尚、スクランブル回路３４
は、それぞれ変換回路４０，４２，４４やセレクタ４６
として機能する複数のＩＣの組み合わせであっても、或
いはそれらが集約された１つのＩＣであってもよい。
【００２９】変換回路４０は、ＳＲＡＭ部１４に関する
アドレスやエラーデータ等を所定の形式に変換するため
の「設定Ａ」が施された回路である。変換回路４２は、
ＤＲＡＭ部１６に関するアドレスやエラーデータ等を所
定の形式に変換するための「設定Ｂ」が施された回路で
ある。また、変換回路４４は、ＦＬＡＳＨ部１８に関す
るアドレスやエラーデータ等を所定の形式に変換するた
めの「設定Ｃ」が施された回路である。
アドレスやエラーデータ等を所定の形式に変換するため
の「設定Ａ」が施された回路である。変換回路４２は、
ＤＲＡＭ部１６に関するアドレスやエラーデータ等を所
定の形式に変換するための「設定Ｂ」が施された回路で
ある。また、変換回路４４は、ＦＬＡＳＨ部１８に関す
るアドレスやエラーデータ等を所定の形式に変換するた
めの「設定Ｃ」が施された回路である。
【００３０】パターンジェネレータ３０から出力される
アドレス信号や、判定回路３２から出力されるエラーデ
ータ等は、常に３つの変換回路４０，４２，４４に供給
されており、それらの内部で並列に処理された後、セレ
クタ４６が備える３つの入力端子に伝送される。セレク
タ４６には、テスタ２４の検査の対象であるメモリブロ
ックの種類に応じたセレクト信号が供給されている。セ
レクタ４６は、そのセレクト信号に応じて、３つの変換
回路４０，４２，４４から出力される信号の何れかを選
択して出力する。
アドレス信号や、判定回路３２から出力されるエラーデ
ータ等は、常に３つの変換回路４０，４２，４４に供給
されており、それらの内部で並列に処理された後、セレ
クタ４６が備える３つの入力端子に伝送される。セレク
タ４６には、テスタ２４の検査の対象であるメモリブロ
ックの種類に応じたセレクト信号が供給されている。セ
レクタ４６は、そのセレクト信号に応じて、３つの変換
回路４０，４２，４４から出力される信号の何れかを選
択して出力する。
【００３１】セレクタ４４から出力される信号、すなわ
ち、変換回路４０，４２，４４の何れかにより変換され
た後のアドレス信号やエラーデータ等は記憶装置２８に
供給される。その結果、記憶装置２８には、加工後のエ
ラーデータ等が、変換後のアドレス信号で特定される位
置に記憶される。
ち、変換回路４０，４２，４４の何れかにより変換され
た後のアドレス信号やエラーデータ等は記憶装置２８に
供給される。その結果、記憶装置２８には、加工後のエ
ラーデータ等が、変換後のアドレス信号で特定される位
置に記憶される。
【００３２】メモリ混載デバイス１２に搭載されている
数種のメモリブロックでは、それぞれ異なるアドレス指
定方法が採られるのが通常である。また、それら数種の
メモリブロックは、一般に、それぞれ異なる容量を有し
ている。従って、パターンジェネレータ３０から発せら
れるアドレス信号をそのまま記憶装置２８に供給してエ
ラーデータ等の記録位置を特定したのでは、複数種類の
メモリブロックに関する情報を効率的に記録することは
できない。
数種のメモリブロックでは、それぞれ異なるアドレス指
定方法が採られるのが通常である。また、それら数種の
メモリブロックは、一般に、それぞれ異なる容量を有し
ている。従って、パターンジェネレータ３０から発せら
れるアドレス信号をそのまま記憶装置２８に供給してエ
ラーデータ等の記録位置を特定したのでは、複数種類の
メモリブロックに関する情報を効率的に記録することは
できない。
【００３３】本実施形態では、スクランブル回路３４
が、アドレス信号やエラーデータ等を検査対象のメモリ
ブロックの種類に応じて適正に変換して記憶装置２８に
供給する。このため、本実施形態によれば、複数種類の
メモリブロックに関する情報を、効率的に記憶装置２８
に記憶させることができる。
が、アドレス信号やエラーデータ等を検査対象のメモリ
ブロックの種類に応じて適正に変換して記憶装置２８に
供給する。このため、本実施形態によれば、複数種類の
メモリブロックに関する情報を、効率的に記憶装置２８
に記憶させることができる。
【００３４】以下、ＳＲＡＭ部１４に関するデータ、Ｄ
ＲＡＭ部１６に関するデータ、およびＦＬＡＳＨ部１８
に関するデータが、どのようにして記憶装置２８に記憶
されるかについて、図３を参照して具体的に説明する。
図３（Ａ）は記憶装置２８のメモリ領域を２次元の平面
で表した図である。また、図３（Ｂ）は、本実施形態に
おいて、記憶装置２８のメモリ領域中に形成される区分
の１例を表す図である。図３（Ａ）に示すように、記憶
装置２８は３２Ｍbitの容量を有しているとする。記憶
装置２８のメモリセルは、２５ビットのアドレス信号で
特定することができる。以下、そのアドレス信号の各ビ
ットを、最小位ビットから順にＡ０〜Ａ２４と称す。
ＲＡＭ部１６に関するデータ、およびＦＬＡＳＨ部１８
に関するデータが、どのようにして記憶装置２８に記憶
されるかについて、図３を参照して具体的に説明する。
図３（Ａ）は記憶装置２８のメモリ領域を２次元の平面
で表した図である。また、図３（Ｂ）は、本実施形態に
おいて、記憶装置２８のメモリ領域中に形成される区分
の１例を表す図である。図３（Ａ）に示すように、記憶
装置２８は３２Ｍbitの容量を有しているとする。記憶
装置２８のメモリセルは、２５ビットのアドレス信号で
特定することができる。以下、そのアドレス信号の各ビ
ットを、最小位ビットから順にＡ０〜Ａ２４と称す。
【００３５】図３（Ｂ）に示す区分の例では、Ａ２３＝
０の領域（１６Ｍbit）がＤＲＡＭ用に割り当てられ、
Ａ２３＝１かつＡ２４＝０の領域（８Ｍbit）がＦＬＡ
ＳＨ用に割り当てられ、また、Ａ２３＝１かつＡ２４＝
１の領域（８Ｍbit）がＳＲＡＭ用に割り当てられてい
る。このような区分が用いられる場合、ＤＲＡＭ用の設
定Ｂが施されている変換回路４２では、Ａ２３が“０”
に固定され、Ａ０〜Ａ２２を対象としてアドレス信号の
スクランブル処理が実行される。また、ＦＬＡＳＨ用の
設定Ｃが施されている変換回路４４では、Ａ２３が
“１”に、かつ、Ａ２４が“０”に固定され、Ａ０〜Ａ
２２を対象としてアドレス信号のスクランブル処理が実
行される。そして、ＳＲＡＭ用の設定Ａが施されている
変換回路４０では、Ａ２３が“１”に、かつ、Ａ２４が
“１”に固定され、Ａ０〜Ａ２２を対象としてアドレス
信号のスクランブル処理が実行される。その結果、ＳＲ
ＡＭ部１４に関するエラーデータ、ＤＲＡＭ部１６に関
するエラーデータ、およびＦＬＡＳＨ部４４に関するエ
ラーデータ等は、それぞれ記憶装置２８中の異なる領域
に記憶される。
０の領域（１６Ｍbit）がＤＲＡＭ用に割り当てられ、
Ａ２３＝１かつＡ２４＝０の領域（８Ｍbit）がＦＬＡ
ＳＨ用に割り当てられ、また、Ａ２３＝１かつＡ２４＝
１の領域（８Ｍbit）がＳＲＡＭ用に割り当てられてい
る。このような区分が用いられる場合、ＤＲＡＭ用の設
定Ｂが施されている変換回路４２では、Ａ２３が“０”
に固定され、Ａ０〜Ａ２２を対象としてアドレス信号の
スクランブル処理が実行される。また、ＦＬＡＳＨ用の
設定Ｃが施されている変換回路４４では、Ａ２３が
“１”に、かつ、Ａ２４が“０”に固定され、Ａ０〜Ａ
２２を対象としてアドレス信号のスクランブル処理が実
行される。そして、ＳＲＡＭ用の設定Ａが施されている
変換回路４０では、Ａ２３が“１”に、かつ、Ａ２４が
“１”に固定され、Ａ０〜Ａ２２を対象としてアドレス
信号のスクランブル処理が実行される。その結果、ＳＲ
ＡＭ部１４に関するエラーデータ、ＤＲＡＭ部１６に関
するエラーデータ、およびＦＬＡＳＨ部４４に関するエ
ラーデータ等は、それぞれ記憶装置２８中の異なる領域
に記憶される。
【００３６】本実施形態のデータ記憶装置では、メモリ
混載デバイス１２のＳＲＡＭ部１４、ＤＲＡＭ部１６、
およびＦＬＡＳＨ部１８がテスタ２４により順次検査さ
れる過程で、変換回路４０，４２，４４の何れかで生成
されたスクランブル結果をセレクタ４６で選択して記憶
回路２８に供給することができる。セレクタ４６の切り
替えは、半導体装置の検査に用いられるテスト周期（数
nsec）と同等以下の時間で行うことができる。従って、
本実施形態のデータ記憶装置によれば、メモリ混載デバ
イス１２の検査が進められる過程で、検査対象であるメ
モリブロックの変更とセレクタ４６の切り替えとを同期
させながら、個々のメモリブロックに関するエラーデー
タ等を記録することができる。
混載デバイス１２のＳＲＡＭ部１４、ＤＲＡＭ部１６、
およびＦＬＡＳＨ部１８がテスタ２４により順次検査さ
れる過程で、変換回路４０，４２，４４の何れかで生成
されたスクランブル結果をセレクタ４６で選択して記憶
回路２８に供給することができる。セレクタ４６の切り
替えは、半導体装置の検査に用いられるテスト周期（数
nsec）と同等以下の時間で行うことができる。従って、
本実施形態のデータ記憶装置によれば、メモリ混載デバ
イス１２の検査が進められる過程で、検査対象であるメ
モリブロックの変更とセレクタ４６の切り替えとを同期
させながら、個々のメモリブロックに関するエラーデー
タ等を記録することができる。
【００３７】上述の如く、本実施形態のデータ測定装置
によれば、種類の異なる複数のメモリブロックを含むメ
モリ混載デバイス１２の検査を連続的に実行しつつ、個
々のメモリブロックについて得られるエラーデータ等
を、メモリブロック毎に異なる領域に、高速で記憶させ
ることができる。
によれば、種類の異なる複数のメモリブロックを含むメ
モリ混載デバイス１２の検査を連続的に実行しつつ、個
々のメモリブロックについて得られるエラーデータ等
を、メモリブロック毎に異なる領域に、高速で記憶させ
ることができる。
【００３８】従来のデータ測定装置では、スクランブル
回路の設定を切り替えるのにある程度の時間が必要であ
るため、高速記憶を可能とするためにはスクランブル回
路の設定を単一の設定に固定しておく必要がある。この
場合、メモリ混載デバイス１２に含まれる複数のメモリ
ブロックに関するエラーデータ等を、メモリブロック毎
に識別し得る状態で記憶装置２８に記憶させることは必
ずしも容易ではない。また、個々のメモリブロックにつ
いて救済解析を行うためには、通常のセルに関するエラ
ーデータと、冗長セルに関するエラーデータとを区別し
て認識する必要があるが、スクランブル回路の設定が単
一である場合は、それらのデータを区別し得る状態で記
憶装置２８に記憶させることも容易ではない。このた
め、従来のデータ測定装置を用いてエラーデータ等の高
速記録を行おうとする場合には、テストパターンの作成
が極めて難しくなるといった問題が生じていた。
回路の設定を切り替えるのにある程度の時間が必要であ
るため、高速記憶を可能とするためにはスクランブル回
路の設定を単一の設定に固定しておく必要がある。この
場合、メモリ混載デバイス１２に含まれる複数のメモリ
ブロックに関するエラーデータ等を、メモリブロック毎
に識別し得る状態で記憶装置２８に記憶させることは必
ずしも容易ではない。また、個々のメモリブロックにつ
いて救済解析を行うためには、通常のセルに関するエラ
ーデータと、冗長セルに関するエラーデータとを区別し
て認識する必要があるが、スクランブル回路の設定が単
一である場合は、それらのデータを区別し得る状態で記
憶装置２８に記憶させることも容易ではない。このた
め、従来のデータ測定装置を用いてエラーデータ等の高
速記録を行おうとする場合には、テストパターンの作成
が極めて難しくなるといった問題が生じていた。
【００３９】これに対して、本実施形態のデータ測定装
置では、メモリブロックの種類に応じて、スクランブル
回路３４が自動的に処理の内容を変化させるため、テス
トパターンを作成する際に、エラーデータの記憶領域の
分割等を考慮する必要がない。このため、本実施形態の
データ測定装置によれば、メモリ混載デバイス１２の検
査プログラムの開発時間を短縮し得るといった効果も得
ることができる。
置では、メモリブロックの種類に応じて、スクランブル
回路３４が自動的に処理の内容を変化させるため、テス
トパターンを作成する際に、エラーデータの記憶領域の
分割等を考慮する必要がない。このため、本実施形態の
データ測定装置によれば、メモリ混載デバイス１２の検
査プログラムの開発時間を短縮し得るといった効果も得
ることができる。
【００４０】ところで、上述した実施の形態１では、セ
レクタ４６が、テスタから発せられるセレクト信号に基
づいて変換回路４０，４２，４４の選択を行っている
が、本発明はこれに限定されるものではない。すなわ
ち、スクランブル回路３４は、パターンジェネレータ３
０から供給されるアドレス信号に基づいて、検査対象の
メモリブロックの種類を識別することができる。このた
め、セレクタ４６の切り替えは、パターンジェネレータ
３０から供給されるアドレス信号に基づいて行うことと
してもよい。
レクタ４６が、テスタから発せられるセレクト信号に基
づいて変換回路４０，４２，４４の選択を行っている
が、本発明はこれに限定されるものではない。すなわ
ち、スクランブル回路３４は、パターンジェネレータ３
０から供給されるアドレス信号に基づいて、検査対象の
メモリブロックの種類を識別することができる。このた
め、セレクタ４６の切り替えは、パターンジェネレータ
３０から供給されるアドレス信号に基づいて行うことと
してもよい。
【００４１】実施の形態２．次に、図４を参照して本発
明の実施の形態２について説明する。図４（Ａ）は、従
来のデータ記憶装置の構造を模式的に表した図を示す。
また、図４（Ｂ）は、本実施形態のデータ記憶装置の構
造を模式的に表した図を示す。図４（Ａ）に示すよう
に、従来のデータ記憶装置では、外部から設定値（スク
ランブル用のパラメータ）の供給を受けて設定を変化さ
せるスクランブル回路２６が用いられている。このよう
なスクランブル回路２６は、予め準備されているいくつ
かの選択肢の中で機能を変化させることができる。
明の実施の形態２について説明する。図４（Ａ）は、従
来のデータ記憶装置の構造を模式的に表した図を示す。
また、図４（Ｂ）は、本実施形態のデータ記憶装置の構
造を模式的に表した図を示す。図４（Ａ）に示すよう
に、従来のデータ記憶装置では、外部から設定値（スク
ランブル用のパラメータ）の供給を受けて設定を変化さ
せるスクランブル回路２６が用いられている。このよう
なスクランブル回路２６は、予め準備されているいくつ
かの選択肢の中で機能を変化させることができる。
【００４２】図４（Ｂ）に示すように、本実施形態のデ
ータ記憶装置では、ＦＰＧＡ（Field Programmable Gat
e Array)やＣＰＬＤ（Complex Programmable Logic Dev
ice）といった書き換え可能型デバイスで構成されたス
クランブル回路５０が用いられる。本実施形態では、測
定対象（半導体装置）の仕様に応じたスクランブル処理
の実行に適した回路構造をスクランブル回路５０の外で
設計・構成し、その構造を書き換え可能型デバイスに書
き込むことでスクランブル回路５０を実現することがで
きる。
ータ記憶装置では、ＦＰＧＡ（Field Programmable Gat
e Array)やＣＰＬＤ（Complex Programmable Logic Dev
ice）といった書き換え可能型デバイスで構成されたス
クランブル回路５０が用いられる。本実施形態では、測
定対象（半導体装置）の仕様に応じたスクランブル処理
の実行に適した回路構造をスクランブル回路５０の外で
設計・構成し、その構造を書き換え可能型デバイスに書
き込むことでスクランブル回路５０を実現することがで
きる。
【００４３】書き換え可能型デバイスは、何度でも内部
の回路構成を変更することができ、また、内蔵するゲー
ト数が許す限り様々な同期式論理回路を構成できるとい
う利点を有している。従って、スクランブル回路５０に
よれば、種々の半導体装置に最適な回路構造を繰り返し
実現することができる。このため、本実施形態の構造に
よれば、自由度が高く、汎用性に優れたデータ測定装置
を実現することができる。
の回路構成を変更することができ、また、内蔵するゲー
ト数が許す限り様々な同期式論理回路を構成できるとい
う利点を有している。従って、スクランブル回路５０に
よれば、種々の半導体装置に最適な回路構造を繰り返し
実現することができる。このため、本実施形態の構造に
よれば、自由度が高く、汎用性に優れたデータ測定装置
を実現することができる。
【００４４】ところで、本実施形態のスクランブル回路
５０には、実施の形態１の場合と同様に、複数の変換回
路やセレクタなどを内蔵させることができる。従って、
スクランブル回路５０によれば、実施の形態１における
スクランブル回路３４が奏するのと同様の効果を得るこ
とができる。
５０には、実施の形態１の場合と同様に、複数の変換回
路やセレクタなどを内蔵させることができる。従って、
スクランブル回路５０によれば、実施の形態１における
スクランブル回路３４が奏するのと同様の効果を得るこ
とができる。
【００４５】実施の形態３．次に、図５を参照して本発
明の実施の形態３について説明する。図５は、本実施形
態のデータ測定装置と、その装置に接続されたメモリ混
載デバイス１２とを表すブロック図を示す。データ測定
装置は、ＡＤコンバータ５２を内蔵するテスタ５４と、
書き換え可能型デバイスで構成されたスクランブル回路
５０と、記憶装置２８とを備えている。本実施形態にお
いて、スクランブル回路５０には、複数の変換回路５６
−１〜５６−ｎと、ＤＳＰ（Digital Signal Processo
r）回路５８とが構成されている。
明の実施の形態３について説明する。図５は、本実施形
態のデータ測定装置と、その装置に接続されたメモリ混
載デバイス１２とを表すブロック図を示す。データ測定
装置は、ＡＤコンバータ５２を内蔵するテスタ５４と、
書き換え可能型デバイスで構成されたスクランブル回路
５０と、記憶装置２８とを備えている。本実施形態にお
いて、スクランブル回路５０には、複数の変換回路５６
−１〜５６−ｎと、ＤＳＰ（Digital Signal Processo
r）回路５８とが構成されている。
【００４６】本実施形態のデータ測定装置は、実施の形
態１または２の場合と同様の手順で、メモリ混載デバイ
ス１２に搭載されるメモリブロック１４，１６，１８に
関するエラーデータ等を記憶装置２８に記憶することが
できる。また、本実施形態のデータ測定装置は、メモリ
混載デバイス１２のロジック部２２（図２参照）から出
力される信号をスクランブル回路５０内のＤＳＰ回路５
８で処理した後に記憶装置２８に記憶することができ
る。更に、本実施形態のデータ測定装置は、メモリ混載
デバイス１２のアナログ部２０から出力される信号を、
テスタ５４内のＡＤコンバータ５２およびスクランブル
回路５０内のＤＳＰ回路５８で処理した後に、記憶装置
２８に記憶することができる。つまり、本実施形態のデ
ータ測定装置は、メモリブロック１４，１６，１８に含
まれるメモリセルの欠陥情報を記憶装置２８に記憶させ
ることができると共に、所定の入力に対してアナログ部
２０やロジック部２２が出力する信号を、記憶装置２８
に記憶することができる。
態１または２の場合と同様の手順で、メモリ混載デバイ
ス１２に搭載されるメモリブロック１４，１６，１８に
関するエラーデータ等を記憶装置２８に記憶することが
できる。また、本実施形態のデータ測定装置は、メモリ
混載デバイス１２のロジック部２２（図２参照）から出
力される信号をスクランブル回路５０内のＤＳＰ回路５
８で処理した後に記憶装置２８に記憶することができ
る。更に、本実施形態のデータ測定装置は、メモリ混載
デバイス１２のアナログ部２０から出力される信号を、
テスタ５４内のＡＤコンバータ５２およびスクランブル
回路５０内のＤＳＰ回路５８で処理した後に、記憶装置
２８に記憶することができる。つまり、本実施形態のデ
ータ測定装置は、メモリブロック１４，１６，１８に含
まれるメモリセルの欠陥情報を記憶装置２８に記憶させ
ることができると共に、所定の入力に対してアナログ部
２０やロジック部２２が出力する信号を、記憶装置２８
に記憶することができる。
【００４７】メモリブロックと共にアナログ部やロジッ
ク部が単一の半導体装置に含まれている場合、メモリブ
ロックの検査と、アナログ部の検査と、ロジック部の検
査とは、従来、異なるテスタを用いて別々に行われてい
た。これに対して、本実施形態のデータ測定装置によれ
ば、複数のメモリブロック１４，１６，１８の検査と、
アナログ部２０の検査と、ロジック部２２の検査とを連
続的に実行し、かつ、それらの検査の結果を高速で記憶
装置２８に記憶することができる。従って、本実施形態
のデータ測定装置によれば、メモリ混載デバイスの検査
を効率的に実行することができる。
ク部が単一の半導体装置に含まれている場合、メモリブ
ロックの検査と、アナログ部の検査と、ロジック部の検
査とは、従来、異なるテスタを用いて別々に行われてい
た。これに対して、本実施形態のデータ測定装置によれ
ば、複数のメモリブロック１４，１６，１８の検査と、
アナログ部２０の検査と、ロジック部２２の検査とを連
続的に実行し、かつ、それらの検査の結果を高速で記憶
装置２８に記憶することができる。従って、本実施形態
のデータ測定装置によれば、メモリ混載デバイスの検査
を効率的に実行することができる。
【００４８】ところで、上述した実施の形態３では、変
換回路５６−１〜５６−ｎ、セレクタ４６、およびＤＳ
Ｐ回路５８を含むスクランブル回路５０を書き換え可能
型デバイスで構成しているが、本発明はこれに限定され
るものではなく、スクランブル回路５０の全部或いは一
部は、書き換えのできない固定型デバイスで構成しても
よい。
換回路５６−１〜５６−ｎ、セレクタ４６、およびＤＳ
Ｐ回路５８を含むスクランブル回路５０を書き換え可能
型デバイスで構成しているが、本発明はこれに限定され
るものではなく、スクランブル回路５０の全部或いは一
部は、書き換えのできない固定型デバイスで構成しても
よい。
【００４９】実施の形態４．次に、図６を参照して本発
明の実施の形態４について説明する。図６は、本実施形
態のデータ記憶装置の構造を説明するためのブロック図
を示す。本実施形態のデータ記憶装置は、書き換え可能
型デバイスで構成されたスクランブル回路５０と記憶装
置２８とを備えている。本実施形態において、スクラン
ブル回路５０には、外部からの指令に応じて自動的にア
ドレスやデータを発生して記憶装置２８に供給する自動
アドレス発生回路６０が含まれている。
明の実施の形態４について説明する。図６は、本実施形
態のデータ記憶装置の構造を説明するためのブロック図
を示す。本実施形態のデータ記憶装置は、書き換え可能
型デバイスで構成されたスクランブル回路５０と記憶装
置２８とを備えている。本実施形態において、スクラン
ブル回路５０には、外部からの指令に応じて自動的にア
ドレスやデータを発生して記憶装置２８に供給する自動
アドレス発生回路６０が含まれている。
【００５０】記憶装置２８が正常にデータを記憶できる
状態にあるか否かを検査する場合、従来は、スクランブ
ル回路５０等とは異なる他の機器を記憶装置２８に接続
し、その機器からアドレス信号やデータを記憶装置２８
に供給した後に、記憶内容が期待値と一致するか否かを
診断していた。これに対して、本実施形態のようにスク
ランブル回路５０に自動アドレス発生回路６０を内蔵さ
せると、データ記憶装置単体で記憶装置２８の診断を実
行することができる。このように、本実施形態の構造に
よれば、記憶装置２８の自動診断機能をスクランブル回
路５０に付加することができ、動作前の簡易チェックな
どを高速に実行し得るデータ記憶装置を実現することが
できる。
状態にあるか否かを検査する場合、従来は、スクランブ
ル回路５０等とは異なる他の機器を記憶装置２８に接続
し、その機器からアドレス信号やデータを記憶装置２８
に供給した後に、記憶内容が期待値と一致するか否かを
診断していた。これに対して、本実施形態のようにスク
ランブル回路５０に自動アドレス発生回路６０を内蔵さ
せると、データ記憶装置単体で記憶装置２８の診断を実
行することができる。このように、本実施形態の構造に
よれば、記憶装置２８の自動診断機能をスクランブル回
路５０に付加することができ、動作前の簡易チェックな
どを高速に実行し得るデータ記憶装置を実現することが
できる。
【００５１】ところで、上述した実施の形態４では、自
動アドレス発生回路６０を含むスクランブル回路５０を
書き換え可能型デバイスで構成しているが、本発明はこ
れに限定されるものではなく、スクランブル回路５０の
全部或いは一部は、書き換えのできない固定型デバイス
で構成してもよい。
動アドレス発生回路６０を含むスクランブル回路５０を
書き換え可能型デバイスで構成しているが、本発明はこ
れに限定されるものではなく、スクランブル回路５０の
全部或いは一部は、書き換えのできない固定型デバイス
で構成してもよい。
【００５２】実施の形態５．次に、図７を参照して本発
明の実施の形態５について説明する。図７は、本実施形
態の半導体解析装置のブロック図を示す。本実施形態の
半導体解析装置は、書き換え可能型デバイスで構成され
たスクランブル回路５０の中に、圧縮回路６２を備えて
いる。圧縮回路６２は、記憶装置２８に記憶されている
データを、解析用コンピュータ３８にとって扱い易い形
式に圧縮して出力するためのハードウェア構成を有して
いる。
明の実施の形態５について説明する。図７は、本実施形
態の半導体解析装置のブロック図を示す。本実施形態の
半導体解析装置は、書き換え可能型デバイスで構成され
たスクランブル回路５０の中に、圧縮回路６２を備えて
いる。圧縮回路６２は、記憶装置２８に記憶されている
データを、解析用コンピュータ３８にとって扱い易い形
式に圧縮して出力するためのハードウェア構成を有して
いる。
【００５３】スクランブル回路５０は、実施の形態１乃
至４の場合と同様に、テスタ２４から供給されるアドレ
ス信号やエラーデータ等を処理して記憶装置２８に供給
する。記憶装置２８に記憶されたデータは、適当なタイ
ミングで解析用コンピュータ３８に読み出されて解析さ
れる。ここで、記憶装置２８が大きな容量を有している
場合は、解析用コンピュータ３８が読み出すべきデータ
量が膨大となり、解析データをファイル化する際などに
データの圧縮が必要となる。
至４の場合と同様に、テスタ２４から供給されるアドレ
ス信号やエラーデータ等を処理して記憶装置２８に供給
する。記憶装置２８に記憶されたデータは、適当なタイ
ミングで解析用コンピュータ３８に読み出されて解析さ
れる。ここで、記憶装置２８が大きな容量を有している
場合は、解析用コンピュータ３８が読み出すべきデータ
量が膨大となり、解析データをファイル化する際などに
データの圧縮が必要となる。
【００５４】従来の半導体解析装置では、記憶装置２８
内のデータが解析用コンピュータ３８に読み出された後
に、解析用コンピュータ３８の内部でソフトウェアを利
用した圧縮処理が行われていた。これに対して、本実施
形態の半導体解析装置は、記憶装置２８から解析用コン
ピュータ３８にデータが読み出される際に、スクランブ
ル回路５０内の圧縮回路６２でそのデータをハードウェ
ア的に圧縮することができる。このため、本実施形態に
よれば、解析用コンピュータ３８の処理負荷を軽減し
て、解析用コンピュータ３８によるデータ解析に必要な
時間を短縮することができる。
内のデータが解析用コンピュータ３８に読み出された後
に、解析用コンピュータ３８の内部でソフトウェアを利
用した圧縮処理が行われていた。これに対して、本実施
形態の半導体解析装置は、記憶装置２８から解析用コン
ピュータ３８にデータが読み出される際に、スクランブ
ル回路５０内の圧縮回路６２でそのデータをハードウェ
ア的に圧縮することができる。このため、本実施形態に
よれば、解析用コンピュータ３８の処理負荷を軽減し
て、解析用コンピュータ３８によるデータ解析に必要な
時間を短縮することができる。
【００５５】ところで、上述した実施の形態５では、変
換回路４０，４２，４４、セレクタ４６、および圧縮回
路６２を含むスクランブル回路５０を書き換え可能型デ
バイスで構成しているが、本発明はこれに限定されるも
のではなく、スクランブル回路５０の全部或いは一部
は、書き換えのできない固定型デバイスで構成してもよ
い。
換回路４０，４２，４４、セレクタ４６、および圧縮回
路６２を含むスクランブル回路５０を書き換え可能型デ
バイスで構成しているが、本発明はこれに限定されるも
のではなく、スクランブル回路５０の全部或いは一部
は、書き換えのできない固定型デバイスで構成してもよ
い。
【００５６】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
または３記載の発明によれば、入力信号を複数の変換回
路で並列的に処理し、セレクタで適当な信号を選択して
記憶装置に記憶させることができる。入力信号に対する
所望の変換規則が変化した場合に、セレクタの切り替え
は高速で行うことができる。このため、本発明によれ
ば、入力信号の種類が変化するような場合にも、それぞ
れの入力信号を適切に変換して記憶装置に高速で記憶さ
せることができる。
ているので、以下に示すような効果を奏する。請求項１
または３記載の発明によれば、入力信号を複数の変換回
路で並列的に処理し、セレクタで適当な信号を選択して
記憶装置に記憶させることができる。入力信号に対する
所望の変換規則が変化した場合に、セレクタの切り替え
は高速で行うことができる。このため、本発明によれ
ば、入力信号の種類が変化するような場合にも、それぞ
れの入力信号を適切に変換して記憶装置に高速で記憶さ
せることができる。
【００５７】請求項２記載の発明によれば、スクランブ
ル回路が書き換え可能型デバイスで構成されるため、ス
クランブル回路のハードウェア構成に高い自由度を確保
することができる。このため、本発明によれば、汎用性
に優れたデータ測定装置を実現することができる。
ル回路が書き換え可能型デバイスで構成されるため、ス
クランブル回路のハードウェア構成に高い自由度を確保
することができる。このため、本発明によれば、汎用性
に優れたデータ測定装置を実現することができる。
【００５８】請求項４記載の発明によれば、スクランブ
ル回路に、ＡＤコンバータからの出力信号を処理し得る
デジタルシグナルプロセッサが含まれている。このた
め、本発明によれば、アナログ信号に含まれる情報を適
当な形式に変換して記憶装置に記憶することができる。
ル回路に、ＡＤコンバータからの出力信号を処理し得る
デジタルシグナルプロセッサが含まれている。このた
め、本発明によれば、アナログ信号に含まれる情報を適
当な形式に変換して記憶装置に記憶することができる。
【００５９】請求項５記載の発明によれば、スクランブ
ル回路に自動アドレス発生回路が含まれている。このた
め、本発明によれば、スクランブル回路に適当な指令を
供給することで、記憶装置のアドレスを自動的に指定す
ることができる。従って、本発明によれば、記憶装置の
自動診断機能を有するデータ記憶装置を実現することが
できる。
ル回路に自動アドレス発生回路が含まれている。このた
め、本発明によれば、スクランブル回路に適当な指令を
供給することで、記憶装置のアドレスを自動的に指定す
ることができる。従って、本発明によれば、記憶装置の
自動診断機能を有するデータ記憶装置を実現することが
できる。
【００６０】請求項６記載の発明によれば、スクランブ
ル回路に、記憶装置内のデータを適当な形式に圧縮する
圧縮回路が含まれている。このため、本発明によれば、
記憶装置内のデータを適当な形式に圧縮して出力するデ
ータ測定装置を実現することができる。
ル回路に、記憶装置内のデータを適当な形式に圧縮する
圧縮回路が含まれている。このため、本発明によれば、
記憶装置内のデータを適当な形式に圧縮して出力するデ
ータ測定装置を実現することができる。
【００６１】請求項７記載の発明によれば、請求項１乃
至６の何れか１項記載のデータ記憶装置を備えるデータ
測定装置を提供することができる。
至６の何れか１項記載のデータ記憶装置を備えるデータ
測定装置を提供することができる。
【００６２】請求項８記載の発明によれば、請求項１乃
至６の何れか１項記載のデータ記憶装置を備える半導体
解析装置を提供することができる。
至６の何れか１項記載のデータ記憶装置を備える半導体
解析装置を提供することができる。
【００６３】請求項９記載の発明によれば、請求項８記
載の半導体解析装置を用いて製造される半導体装置を提
供することができる。
載の半導体解析装置を用いて製造される半導体装置を提
供することができる。
【図１】 本発明の実施の形態１の半導体解析装置と、
その半導体解析装置に接続されたメモリ混載デバイスと
を表すブロック図である。
その半導体解析装置に接続されたメモリ混載デバイスと
を表すブロック図である。
【図２】 実施の形態１の半導体解析装置に含まれるデ
ータ測定装置と、その装置に接続されたメモリ混載デバ
イスとを表すブロック図である。
ータ測定装置と、その装置に接続されたメモリ混載デバ
イスとを表すブロック図である。
【図３】 実施の形態１の半導体解析装置に含まれる記
憶装置のメモリ領域と、その中に形成される区分の１例
を表す図である。
憶装置のメモリ領域と、その中に形成される区分の１例
を表す図である。
【図４】 従来のデータ記憶装置の構造を模式的に表し
た図、および本発明の実施の形態２のデータ記憶装置の
構造を模式的に表した図である。
た図、および本発明の実施の形態２のデータ記憶装置の
構造を模式的に表した図である。
【図５】 本発明の実施の形態３のデータ測定装置と、
その装置に接続されたメモリ混載デバイスとを表すブロ
ック図である。
その装置に接続されたメモリ混載デバイスとを表すブロ
ック図である。
【図６】 本発明の実施の形態４のデータ記憶装置の構
造を説明するためのブロック図を示す。
造を説明するためのブロック図を示す。
【図７】 本発明の実施の形態５の半導体解析装置のブ
ロック図を示す。
ロック図を示す。
【図８】 従来のデータ測定装置と、その装置に接続さ
れたメモリ混載デバイスとを表すブロック図である。
れたメモリ混載デバイスとを表すブロック図である。
【符号の説明】 １２ メモリ混載デバイス、 １４ ＳＲＡＭ部、
１６ ＤＲＡＭ部、１８ ＦＬＡＳＨ部、 ２０
アナログ部、 ２２ ロジック部、 ２４；５４
テスタ、 ２８ 記憶装置、 ３０ パターンジェ
ネレータ、３２ 判定回路、 ３４；５０ スクラン
ブル回路、 ３６ 第２記憶装置、 ３８ 解析用
コンピュータ、 ４０，４２，４４；５６−１〜５６
−ｎ 変換回路、 ４６ セレクタ、 ５２ ＡＤ
コンバータ、 ５８ ＤＳＰ（デジタルシグナルプロ
セッサ）、 ６０ 自動アドレス発生回路、６２ 圧
縮回路。
１６ ＤＲＡＭ部、１８ ＦＬＡＳＨ部、 ２０
アナログ部、 ２２ ロジック部、 ２４；５４
テスタ、 ２８ 記憶装置、 ３０ パターンジェ
ネレータ、３２ 判定回路、 ３４；５０ スクラン
ブル回路、 ３６ 第２記憶装置、 ３８ 解析用
コンピュータ、 ４０，４２，４４；５６−１〜５６
−ｎ 変換回路、 ４６ セレクタ、 ５２ ＡＤ
コンバータ、 ５８ ＤＳＰ（デジタルシグナルプロ
セッサ）、 ６０ 自動アドレス発生回路、６２ 圧
縮回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 船倉 輝彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 杉浦 和史 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 森 長也 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 Ｆターム(参考） 2G032 AA07 AA09 AB20 AE10 AG01 5L106 DD24 9A001 BB03 BB05 BB06 EE02 EE04 EE05 EE07 KK31 KK37 KK54 LL05
Claims (9)
- 【請求項１】 入力信号を所望の形式に変換するスクラ
ンブル回路と、変換後のデータを記憶する記憶装置とを
備えるデータ記憶装置であって、 前記スクランブル回路は、 前記入力信号を互いに異なる規則で変換する複数の変換
回路と、 前記複数の変換回路から出力される信号の一つを選択し
て前記記憶装置に供給するセレクタと、 を備えることを特徴とするデータ記憶装置。 - 【請求項２】 入力信号を所望の形式に変換するスクラ
ンブル回路と、変換後のデータを記憶する記憶装置とを
備えるデータ記憶装置であって、 前記スクランブル回路は、書き換え可能型デバイスで構
成されることを特徴とするデータ記憶装置。 - 【請求項３】 前記スクランブル回路は、 前記入力信号を互いに異なる規則で変換する複数の変換
回路と、 前記複数の変換回路から出力される信号の一つを選択し
て前記記憶装置に供給するセレクタと、 を含むことを特徴とする請求項２記載のデータ記憶装
置。 - 【請求項４】 前記スクランブル回路は、ＡＤコンバー
タの出力信号を処理するデジタルシグナルプロセッサを
含むことを特徴とする請求項１乃至３の何れか１項記載
のデータ記憶装置。 - 【請求項５】 前記スクランブル回路は、外部から供給
される指令に応じて、前記記憶装置の記憶位置を特定す
るアドレス信号を自動的に発生する自動アドレス発生回
路を含むことを特徴とする請求項１乃至４の何れか１項
記載のデータ記憶装置。 - 【請求項６】 前記スクランブル回路は、前記記憶装置
に記憶されているデータを、所望の形式に圧縮して出力
する圧縮回路を含むことを特徴とする請求項１乃至５の
何れか１項記載のデータ記憶装置。 - 【請求項７】 請求項１乃至６の何れか１項記載のデー
タ記憶装置と、 半導体装置を検査すると共に、その検査の結果を前記ス
クランブル回路に供給するテスタと、 を備えることを特徴とするデータ測定装置。 - 【請求項８】 請求項１乃至６の何れか１項記載のデー
タ記憶装置と、 半導体装置を検査すると共に、その検査の結果を前記ス
クランブル回路に供給するテスタと、 前記記憶装置に記憶されているデータを読み出して解析
するための解析用コンピュータと、 を備えることを特徴とする半導体解析装置。 - 【請求項９】 請求項８記載の半導体解析装置を用いて
製造されたことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000049150A JP2001243791A (ja) | 2000-02-25 | 2000-02-25 | データ記憶装置、データ測定装置、半導体解析装置および半導体装置 |
| US09/641,352 US6990614B1 (en) | 2000-02-25 | 2000-08-18 | Data storage apparatus and data measuring apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000049150A JP2001243791A (ja) | 2000-02-25 | 2000-02-25 | データ記憶装置、データ測定装置、半導体解析装置および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001243791A true JP2001243791A (ja) | 2001-09-07 |
Family
ID=18571132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000049150A Pending JP2001243791A (ja) | 2000-02-25 | 2000-02-25 | データ記憶装置、データ測定装置、半導体解析装置および半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6990614B1 (ja) |
| JP (1) | JP2001243791A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7693223B2 (en) | 2005-11-18 | 2010-04-06 | Sharp Kabushiki Kaisha | Testing methods of a semiconductor integrated incorporating a high-frequency receiving circuit and a demodulation circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101403314B1 (ko) | 2008-05-23 | 2014-06-05 | 삼성전자주식회사 | 메모리 장치 및 데이터 비트 저장 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680791A (en) * | 1984-05-31 | 1987-07-14 | Nec Corporation | Digital video signal process apparatus for use in a video tape recorder |
| US5410677A (en) * | 1991-12-30 | 1995-04-25 | Apple Computer, Inc. | Apparatus for translating data formats starting at an arbitrary byte position |
| JP3187539B2 (ja) * | 1992-07-28 | 2001-07-11 | 株式会社東芝 | データ転送装置 |
| JP3393345B2 (ja) * | 1992-10-31 | 2003-04-07 | ソニー株式会社 | デイスク再生装置、メモリ制御回路及びメモリ制御方法 |
| JP3636487B2 (ja) * | 1994-06-20 | 2005-04-06 | キヤノン株式会社 | 画像処理装置およびその方法 |
| FR2723223B1 (fr) * | 1994-07-29 | 1996-08-30 | Sgs Thomson Microelectronics | Procede de brouillage numerique et application a un circuit programmable |
| US5610925A (en) * | 1995-03-27 | 1997-03-11 | Advantest Corporation | Failure analyzer for semiconductor tester |
| US5970236A (en) * | 1995-11-14 | 1999-10-19 | Compaq Computer Corporation | Circuit for selectively performing data format conversion |
| US6032147A (en) * | 1996-04-24 | 2000-02-29 | Linguateq, Inc. | Method and apparatus for rationalizing different data formats in a data management system |
| JP3871384B2 (ja) * | 1996-11-01 | 2007-01-24 | 株式会社アドバンテスト | 半導体メモリ試験装置用不良解析メモリ |
| JP3283771B2 (ja) * | 1996-11-07 | 2002-05-20 | 日本電気株式会社 | 映像送信方法 |
| JPH10142298A (ja) * | 1996-11-15 | 1998-05-29 | Advantest Corp | 集積回路デバイス試験装置 |
| US6389525B1 (en) * | 1999-01-08 | 2002-05-14 | Teradyne, Inc. | Pattern generator for a packet-based memory tester |
-
2000
- 2000-02-25 JP JP2000049150A patent/JP2001243791A/ja active Pending
- 2000-08-18 US US09/641,352 patent/US6990614B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7693223B2 (en) | 2005-11-18 | 2010-04-06 | Sharp Kabushiki Kaisha | Testing methods of a semiconductor integrated incorporating a high-frequency receiving circuit and a demodulation circuit |
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| Publication number | Publication date |
|---|---|
| US6990614B1 (en) | 2006-01-24 |
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