JP2001118808A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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Landscapes
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- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
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Abstract
(57)【要約】
【課題】 半導体装置の製造工程で、絶縁膜に配線用溝
を形成し、その溝内に銅被膜配線を形成する場合に、パ
ターニングの工程数を少なくしてマスクずれの問題を生
じることなく、微細なパターンを正確に形成することが
でき、高集積化することができる半導体装置の製法を提
供する。 【解決手段】 半導体基板１上の絶縁膜２上にレジスト
膜８を設けてパターニングしエッチングをすることによ
りコンタクト孔２ａおよび配線用溝２ｂを形成し、全面
に銅の無電解メッキ用の反応開始層５を成膜し、レジス
ト膜８上の反応開始層５をレジスト膜８と共に除去する
ことにより配線の形成場所のみに反応開始層５を残存さ
せ、ついで無電解メッキ法により反応開始層５上に銅被
膜６を形成する。
を形成し、その溝内に銅被膜配線を形成する場合に、パ
ターニングの工程数を少なくしてマスクずれの問題を生
じることなく、微細なパターンを正確に形成することが
でき、高集積化することができる半導体装置の製法を提
供する。 【解決手段】 半導体基板１上の絶縁膜２上にレジスト
膜８を設けてパターニングしエッチングをすることによ
りコンタクト孔２ａおよび配線用溝２ｂを形成し、全面
に銅の無電解メッキ用の反応開始層５を成膜し、レジス
ト膜８上の反応開始層５をレジスト膜８と共に除去する
ことにより配線の形成場所のみに反応開始層５を残存さ
せ、ついで無電解メッキ法により反応開始層５上に銅被
膜６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（ＩＣ）やＬＳＩのように微細配線が形成される半導体
装置の製法に関する。さらに詳しくは、微細化に伴って
も配線抵抗を小さく抑えられる銅被膜を所定のパターン
で効率よく形成する半導体装置の製法に関する。
（ＩＣ）やＬＳＩのように微細配線が形成される半導体
装置の製法に関する。さらに詳しくは、微細化に伴って
も配線抵抗を小さく抑えられる銅被膜を所定のパターン
で効率よく形成する半導体装置の製法に関する。
【０００２】
【従来の技術】近年半導体装置の高集積化に伴い、配線
も非常に細く微細なものが要求されてきており、半導体
装置用配線として従来のＡｌなどに代えて抵抗の小さい
銅被膜を用いることが検討されている。しかし、銅はエ
ッチングが困難であるため、全面に被膜してパターニン
グすることにより形成するのが困難である。そのため、
このような銅被膜の成膜法として、無電解メッキ法が考
えられる。しかし、無電解メッキ法を利用して前記銅被
膜を成膜する場合、下地層として反応開始層となるパラ
ジウム被膜などのシード層が予め基板上に設けられてい
ることが必要である。
も非常に細く微細なものが要求されてきており、半導体
装置用配線として従来のＡｌなどに代えて抵抗の小さい
銅被膜を用いることが検討されている。しかし、銅はエ
ッチングが困難であるため、全面に被膜してパターニン
グすることにより形成するのが困難である。そのため、
このような銅被膜の成膜法として、無電解メッキ法が考
えられる。しかし、無電解メッキ法を利用して前記銅被
膜を成膜する場合、下地層として反応開始層となるパラ
ジウム被膜などのシード層が予め基板上に設けられてい
ることが必要である。
【０００３】従来、パラジウム被膜などの反応開始層は
スパッタ法により形成されることが一般的である。ま
た、たとえば特開平７−３２１１１１号公報に、半導体
装置用配線を無電解メッキ法により形成する場合に、酸
化亜鉛層を形成し、この酸化亜鉛よりもイオン化傾向の
小さい金属、たとえばパラジウムを溶解した溶液中で無
電解メッキをして酸化亜鉛層を導電体としての金属層と
し、その上面に銅などの配線を無電解メッキ法により形
成する方法が開示されている。しかし、これらの場合で
も、銅被膜を形成してからパターニングをすることはで
きず、反応開始層の状態でパターニングをしなければな
らない。一方、反応開始層を精度よくエッチングするに
はある程度の厚さが必要となる。
スパッタ法により形成されることが一般的である。ま
た、たとえば特開平７−３２１１１１号公報に、半導体
装置用配線を無電解メッキ法により形成する場合に、酸
化亜鉛層を形成し、この酸化亜鉛よりもイオン化傾向の
小さい金属、たとえばパラジウムを溶解した溶液中で無
電解メッキをして酸化亜鉛層を導電体としての金属層と
し、その上面に銅などの配線を無電解メッキ法により形
成する方法が開示されている。しかし、これらの場合で
も、銅被膜を形成してからパターニングをすることはで
きず、反応開始層の状態でパターニングをしなければな
らない。一方、反応開始層を精度よくエッチングするに
はある程度の厚さが必要となる。
【０００４】
【発明が解決しようとする課題】前述のように、無電解
メッキをするためには反応開始層を設ける必要があ
り、、反応開始層としてスパッタ法などによりパラジウ
ム層などを設けると、その厚さが厚くなってしまう。ま
た、一方において精度よくパターニングをするために
は、ある程度の膜厚が必要となる。しかし、膜厚の厚い
反応開始層を用いて、無電解メッキ法により銅被膜を成
膜すると、銅被膜の成膜工程において、この銅被膜中に
反応開始層を構成するパラジウムなどの元素が多量に拡
散してしまう。このパラジウムなどの反応開始層を構成
する元素は銅に比べて比抵抗が大きく、せっかく比抵抗
の小さい銅被膜を用いても拡散したパラジウムなどによ
り、この銅被膜の電気抵抗率を引上げてしまい、微細化
する配線膜の低抵抗化を充分に満たすことができず、配
線を細くすることができない。そのため、高集積化に限
界があるという問題がある。
メッキをするためには反応開始層を設ける必要があ
り、、反応開始層としてスパッタ法などによりパラジウ
ム層などを設けると、その厚さが厚くなってしまう。ま
た、一方において精度よくパターニングをするために
は、ある程度の膜厚が必要となる。しかし、膜厚の厚い
反応開始層を用いて、無電解メッキ法により銅被膜を成
膜すると、銅被膜の成膜工程において、この銅被膜中に
反応開始層を構成するパラジウムなどの元素が多量に拡
散してしまう。このパラジウムなどの反応開始層を構成
する元素は銅に比べて比抵抗が大きく、せっかく比抵抗
の小さい銅被膜を用いても拡散したパラジウムなどによ
り、この銅被膜の電気抵抗率を引上げてしまい、微細化
する配線膜の低抵抗化を充分に満たすことができず、配
線を細くすることができない。そのため、高集積化に限
界があるという問題がある。
【０００５】一方、この種の高集積度の半導体装置にお
いては、配線による盛り上がりを防止し平坦化するため
配線パターンの部分にエッチングにより配線用溝を形成
し、その溝内に配線を形成する方法が採られる場合があ
る。このような場合、絶縁膜に配線用溝を形成するパタ
ーニング工程が必要で、しかも配線のパターニングが必
要となり、両者のマスクずれのマージンを必要とする。
そのため配線の微細化の妨げになると共に、別々にパタ
ーニングをしなければならないため、工数増になってコ
スト高になるという問題がある。
いては、配線による盛り上がりを防止し平坦化するため
配線パターンの部分にエッチングにより配線用溝を形成
し、その溝内に配線を形成する方法が採られる場合があ
る。このような場合、絶縁膜に配線用溝を形成するパタ
ーニング工程が必要で、しかも配線のパターニングが必
要となり、両者のマスクずれのマージンを必要とする。
そのため配線の微細化の妨げになると共に、別々にパタ
ーニングをしなければならないため、工数増になってコ
スト高になるという問題がある。
【０００６】本発明は、このような状況に鑑みてなされ
たもので、半導体装置の製造工程で、絶縁膜に配線用溝
を形成し、その溝内に銅被膜配線を形成する場合に、パ
ターニングの工程数を少なくしてマスクずれの問題を生
じることなく、微細なパターンを正確に形成することが
でき、高集積化することができる半導体装置の製法を提
供することにある。また、工程の簡略化と共に、反応開
始層の金属の銅被膜中への拡散を防止し、抵抗が小さく
導電性に優れた銅被膜配線を信頼性よく成膜し、配線の
一層の微細化により、さらなる高集積化をなし得るよう
にする。
たもので、半導体装置の製造工程で、絶縁膜に配線用溝
を形成し、その溝内に銅被膜配線を形成する場合に、パ
ターニングの工程数を少なくしてマスクずれの問題を生
じることなく、微細なパターンを正確に形成することが
でき、高集積化することができる半導体装置の製法を提
供することにある。また、工程の簡略化と共に、反応開
始層の金属の銅被膜中への拡散を防止し、抵抗が小さく
導電性に優れた銅被膜配線を信頼性よく成膜し、配線の
一層の微細化により、さらなる高集積化をなし得るよう
にする。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
法は、基板上の絶縁膜にコンタクト孔を設けると共に配
線の形成場所の前記絶縁膜の一部をエッチングして配線
用溝を形成し、該コンタクト孔により露出する部分に接
続すると共に前記絶縁膜の配線用溝内に配線を形成する
場合に、前記絶縁膜上にレジスト膜を設けてパターニン
グしエッチングをすることにより前記コンタクト孔およ
び配線用溝を形成し、全面に銅の無電解メッキ用の反応
開始層を成膜し、前記レジスト膜上の前記反応開始層を
該レジスト膜と共に除去することにより前記配線の形成
場所のみに前記反応開始層を残存させ、ついで無電解メ
ッキ法により前記反応開始層上に銅被膜を形成すること
を特徴とする。
法は、基板上の絶縁膜にコンタクト孔を設けると共に配
線の形成場所の前記絶縁膜の一部をエッチングして配線
用溝を形成し、該コンタクト孔により露出する部分に接
続すると共に前記絶縁膜の配線用溝内に配線を形成する
場合に、前記絶縁膜上にレジスト膜を設けてパターニン
グしエッチングをすることにより前記コンタクト孔およ
び配線用溝を形成し、全面に銅の無電解メッキ用の反応
開始層を成膜し、前記レジスト膜上の前記反応開始層を
該レジスト膜と共に除去することにより前記配線の形成
場所のみに前記反応開始層を残存させ、ついで無電解メ
ッキ法により前記反応開始層上に銅被膜を形成すること
を特徴とする。
【０００８】この方法によると、配線パターンの溝を絶
縁膜に形成するためのレジスト膜をそのまま使用して、
無電解メッキの下地となる反応開始層を形成することが
できるため、パターニングの工程を増やすことなく、し
かもマスクずれのマージンも必要とすることなく、少な
い工数でパターン精度よく反応開始層を形成することが
できる。さらにその反応開始層の上に無電解メッキによ
り銅被膜を設けるため、反応開始層のない部分には銅被
膜が形成されず最初のパターニングのままで正確に銅被
膜を形成することができる。
縁膜に形成するためのレジスト膜をそのまま使用して、
無電解メッキの下地となる反応開始層を形成することが
できるため、パターニングの工程を増やすことなく、し
かもマスクずれのマージンも必要とすることなく、少な
い工数でパターン精度よく反応開始層を形成することが
できる。さらにその反応開始層の上に無電解メッキによ
り銅被膜を設けるため、反応開始層のない部分には銅被
膜が形成されず最初のパターニングのままで正確に銅被
膜を形成することができる。
【０００９】前記反応開始層の形成を、スズの被膜を形
成し、ついで該スズ被膜の形成された部分をパラジウム
イオン（Ｐｄ2+）を含む溶液に浸漬することにより、表
面にパラジウム被膜を形成することにより行えば、スズ
被膜の表面のスズと置換してパラジウム被膜が設けられ
るため、非常に薄い層として形成される。そのため、そ
の表面に銅被膜を無電解メッキにより形成しても、その
形成中にパラジウムが銅被膜中に拡散することが殆どな
く、低抵抗の銅被膜を成膜することができる。
成し、ついで該スズ被膜の形成された部分をパラジウム
イオン（Ｐｄ2+）を含む溶液に浸漬することにより、表
面にパラジウム被膜を形成することにより行えば、スズ
被膜の表面のスズと置換してパラジウム被膜が設けられ
るため、非常に薄い層として形成される。そのため、そ
の表面に銅被膜を無電解メッキにより形成しても、その
形成中にパラジウムが銅被膜中に拡散することが殆どな
く、低抵抗の銅被膜を成膜することができる。
【００１０】前記スズ被膜の形成を、スズイオン（Ｓｎ
2+）を含む溶液中に前記コンタクト孔および配線溝が形
成された基板を浸漬してスズを吸着させることにより行
えば、前記配線形成場所にスズ被膜をモノレイヤーに近
い薄い層で形成しやすいため好ましい。
2+）を含む溶液中に前記コンタクト孔および配線溝が形
成された基板を浸漬してスズを吸着させることにより行
えば、前記配線形成場所にスズ被膜をモノレイヤーに近
い薄い層で形成しやすいため好ましい。
【００１１】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の半導体装置の製法について説明をする。
明の半導体装置の製法について説明をする。
【００１２】本発明の半導体装置の製法は、通常の製造
工程でトランジスタなどの半導体素子を種々形成すると
共に、その素子間を接続したり、その素子と電極パッド
などとを接続するため、絶縁膜上に配線を形成する場合
の配線の形成方法に特徴がある。したがって、この配線
を形成する工程について説明をするが、それ以外の半導
体素子の製造法などについては通常の製法を種々採用す
ることができる。
工程でトランジスタなどの半導体素子を種々形成すると
共に、その素子間を接続したり、その素子と電極パッド
などとを接続するため、絶縁膜上に配線を形成する場合
の配線の形成方法に特徴がある。したがって、この配線
を形成する工程について説明をするが、それ以外の半導
体素子の製造法などについては通常の製法を種々採用す
ることができる。
【００１３】図１には、本発明の製法の一実施形態の配
線の形成工程を示す断面説明図が示されている。図１に
示される例では、絶縁膜２が第１〜第３の絶縁膜からな
る３層で形成された例である。まず、たとえば半導体基
板１の上にＳｉＯｘからなる第１の絶縁膜２１、ＳｉＮ
ｘからなる第２の絶縁膜２２を形成してコンタクト孔２
ａを形成する。そして、その上にさらにＳｉＯｘからな
る第３の絶縁膜２３を形成し、その表面にレジスト膜８
を形成する。そして、コンタクト孔２ａおよび配線形成
用の溝部２ｂ部分を目抜くパターニングをし、図１
（ａ）に示されるように、第３の絶縁膜２３をエッチン
グしてコンタクト孔２ａ部の半導体基板１を露出させる
と共に、配線形成用溝２ｂを形成する。この絶縁膜２を
３層にして、一旦コンタクト孔２ａを形成した後に、再
度第３の絶縁膜２３を設けて配線用溝２ｂと共にコンタ
クト孔２ａをパターニングする方法は、配線を絶縁膜２
に設ける配線用溝２ｂ内に形成する構造の場合に従来行
われている１つの方法で、他の方法によってもよい。
線の形成工程を示す断面説明図が示されている。図１に
示される例では、絶縁膜２が第１〜第３の絶縁膜からな
る３層で形成された例である。まず、たとえば半導体基
板１の上にＳｉＯｘからなる第１の絶縁膜２１、ＳｉＮ
ｘからなる第２の絶縁膜２２を形成してコンタクト孔２
ａを形成する。そして、その上にさらにＳｉＯｘからな
る第３の絶縁膜２３を形成し、その表面にレジスト膜８
を形成する。そして、コンタクト孔２ａおよび配線形成
用の溝部２ｂ部分を目抜くパターニングをし、図１
（ａ）に示されるように、第３の絶縁膜２３をエッチン
グしてコンタクト孔２ａ部の半導体基板１を露出させる
と共に、配線形成用溝２ｂを形成する。この絶縁膜２を
３層にして、一旦コンタクト孔２ａを形成した後に、再
度第３の絶縁膜２３を設けて配線用溝２ｂと共にコンタ
クト孔２ａをパターニングする方法は、配線を絶縁膜２
に設ける配線用溝２ｂ内に形成する構造の場合に従来行
われている１つの方法で、他の方法によってもよい。
【００１４】半導体基板１としては、たとえばシリコン
基板などが用いられ、その導電形は製造される半導体素
子に応じてｎ形やｐ形に形成されている。また、絶縁膜
２１〜２３としては、通常の半導体装置の製造工程によ
り用いられるＳｉＯｘやＳｉＮｘなどの組合せなど、エ
ッチングレートの異なる材料の積層構造にすることによ
り、配線用溝２ｂを深さの精度よく簡単に形成すること
ができる。また、ＳｉＮｘが用いられることにより、銅
の拡散を防止することができ、バリアメタル層がなくて
も半導体層への影響をなくすることができる。
基板などが用いられ、その導電形は製造される半導体素
子に応じてｎ形やｐ形に形成されている。また、絶縁膜
２１〜２３としては、通常の半導体装置の製造工程によ
り用いられるＳｉＯｘやＳｉＮｘなどの組合せなど、エ
ッチングレートの異なる材料の積層構造にすることによ
り、配線用溝２ｂを深さの精度よく簡単に形成すること
ができる。また、ＳｉＮｘが用いられることにより、銅
の拡散を防止することができ、バリアメタル層がなくて
も半導体層への影響をなくすることができる。
【００１５】つぎに、図１（ｂ）に示されるように、半
導体基板１をスズイオン（Ｓｎ2+）を含む溶液に浸漬
し、表面にスズを吸着させてスズ被膜（図示せず）を非
常に薄く形成する。さらに、パラジウムイオン（Ｐ
ｄ2+）を含む溶液に浸漬することにより、スズとパラジ
ウムイオンとの間に起こるイオン交換反応によりパラジ
ウムを析出させ、パラジウム被膜５をモノレイヤー程度
に形成する。この場合、スズ被膜がモノレイヤーになっ
ておればそのままモノレイヤーのパラジウム被膜５が形
成されるが、スズ被膜がモノレイヤーになっていなくて
も、パラジウムイオン（Ｐｄ2+）を含む溶液に浸漬する
時間を制御することにより、パラジウムのモノレイヤー
に近い非常に薄いパラジウム被膜５を形成することがで
きる。
導体基板１をスズイオン（Ｓｎ2+）を含む溶液に浸漬
し、表面にスズを吸着させてスズ被膜（図示せず）を非
常に薄く形成する。さらに、パラジウムイオン（Ｐ
ｄ2+）を含む溶液に浸漬することにより、スズとパラジ
ウムイオンとの間に起こるイオン交換反応によりパラジ
ウムを析出させ、パラジウム被膜５をモノレイヤー程度
に形成する。この場合、スズ被膜がモノレイヤーになっ
ておればそのままモノレイヤーのパラジウム被膜５が形
成されるが、スズ被膜がモノレイヤーになっていなくて
も、パラジウムイオン（Ｐｄ2+）を含む溶液に浸漬する
時間を制御することにより、パラジウムのモノレイヤー
に近い非常に薄いパラジウム被膜５を形成することがで
きる。
【００１６】スズイオン（Ｓｎ2+）を含む溶液として
は、たとえば塩化スズ（ＳｎＣｌ2 ）などの水溶液を用
いることができる。このＳｎ2+を含む溶液に浸漬するこ
とにより、吸着作用によりＳｎのモノレイヤー（単原子
層）などの薄い被膜を形成しやすいためとくに好まし
い。しかし、スパッタ法など他の方法により形成しても
よい。パラジウムイオン（Ｐｄ2+）を含む溶液として
は、塩化パラジウム（ＰｄＣｌ2 ）などの水溶液を用い
ることができる。
は、たとえば塩化スズ（ＳｎＣｌ2 ）などの水溶液を用
いることができる。このＳｎ2+を含む溶液に浸漬するこ
とにより、吸着作用によりＳｎのモノレイヤー（単原子
層）などの薄い被膜を形成しやすいためとくに好まし
い。しかし、スパッタ法など他の方法により形成しても
よい。パラジウムイオン（Ｐｄ2+）を含む溶液として
は、塩化パラジウム（ＰｄＣｌ2 ）などの水溶液を用い
ることができる。
【００１７】つぎに、酸素プラズマまたは溶剤などによ
りレジスト膜８を除去する。この際、レジスト膜８上に
付着したスズおよびそのスズと置換されたパラジウムも
一緒に除去されて、図１（ｃ）に示されるように、コン
タクト孔２ａおよび配線用溝２ｂの部分に薄いパラジウ
ム被膜５が形成された構造が得られる。
りレジスト膜８を除去する。この際、レジスト膜８上に
付着したスズおよびそのスズと置換されたパラジウムも
一緒に除去されて、図１（ｃ）に示されるように、コン
タクト孔２ａおよび配線用溝２ｂの部分に薄いパラジウ
ム被膜５が形成された構造が得られる。
【００１８】つぎに、このパラジウム被膜５を反応開始
層として、銅イオンを含むメッキ液を用いて無電解メッ
キを施すことにより、図１（ｄ）に示されるように、コ
ンタクト孔と配線用溝の部分にのみ銅がメッキされて銅
被膜６をパラジウム被膜５の表面に形成することができ
る。
層として、銅イオンを含むメッキ液を用いて無電解メッ
キを施すことにより、図１（ｄ）に示されるように、コ
ンタクト孔と配線用溝の部分にのみ銅がメッキされて銅
被膜６をパラジウム被膜５の表面に形成することができ
る。
【００１９】前記銅イオンを含むメッキ液としては、硫
酸銅溶液などを用いることができる。また、還元剤とし
ては、通常、ホルムアルデヒドなどのアルデヒド類が好
適に使用される。
酸銅溶液などを用いることができる。また、還元剤とし
ては、通常、ホルムアルデヒドなどのアルデヒド類が好
適に使用される。
【００２０】本発明の半導体装置の製法によれば、配線
を形成する場所の絶縁膜をパターニングするためにレジ
スト膜が用いられるが、そのレジスト膜をそのまま用い
て、反応開始層のパターニングをしている。そして、そ
の反応開始層をシードとして無電解メッキにより銅被膜
を形成しているため、反応開始層のない部分には銅は成
膜されず、１回のマスクパターンで絶縁膜のエッチング
と銅被膜配線を所望の形状に形成することができる。そ
の結果、マスクずれが生じることがなく、微細化された
配線を最小限の幅で形成することができ、高密度化に貢
献することができる。
を形成する場所の絶縁膜をパターニングするためにレジ
スト膜が用いられるが、そのレジスト膜をそのまま用い
て、反応開始層のパターニングをしている。そして、そ
の反応開始層をシードとして無電解メッキにより銅被膜
を形成しているため、反応開始層のない部分には銅は成
膜されず、１回のマスクパターンで絶縁膜のエッチング
と銅被膜配線を所望の形状に形成することができる。そ
の結果、マスクずれが生じることがなく、微細化された
配線を最小限の幅で形成することができ、高密度化に貢
献することができる。
【００２１】さらに、反応開始層をパラジウムイオン溶
液によりスズと置換して形成することにより、モノレイ
ヤー程度の非常に薄い被膜として形成することができ、
銅を無電解メッキにより形成している最中に反応開始層
の元素が銅被膜中に拡散することがなく、銅の抵抗を上
げないで非常に低抵抗の銅被膜を形成することができ
る。その結果、配線を非常に細くすることができ、一層
高集積化に寄与する。
液によりスズと置換して形成することにより、モノレイ
ヤー程度の非常に薄い被膜として形成することができ、
銅を無電解メッキにより形成している最中に反応開始層
の元素が銅被膜中に拡散することがなく、銅の抵抗を上
げないで非常に低抵抗の銅被膜を形成することができ
る。その結果、配線を非常に細くすることができ、一層
高集積化に寄与する。
【００２２】前述のパラジウム被膜の厚さは薄いほど銅
被膜への拡散を抑制することができるため好ましく、モ
ノレイヤーに形成されることが好ましい。このパラジウ
ム被膜の薄い層を形成するには、前述のようにＰｄ2+溶
液への浸漬時間を制御することにより行えるが、スズ被
膜をモノレイヤー程度の薄さに形成することにより、確
実にパラジウムの薄い層を形成することができる。その
点からもスズ被膜の形成を、Ｓｎ2+溶液への浸漬による
吸着法を用いることにより、Ｓｎ2+の性質によりモノレ
イヤー程度の薄いスズ被膜を形成することができるため
好ましい。
被膜への拡散を抑制することができるため好ましく、モ
ノレイヤーに形成されることが好ましい。このパラジウ
ム被膜の薄い層を形成するには、前述のようにＰｄ2+溶
液への浸漬時間を制御することにより行えるが、スズ被
膜をモノレイヤー程度の薄さに形成することにより、確
実にパラジウムの薄い層を形成することができる。その
点からもスズ被膜の形成を、Ｓｎ2+溶液への浸漬による
吸着法を用いることにより、Ｓｎ2+の性質によりモノレ
イヤー程度の薄いスズ被膜を形成することができるため
好ましい。
【００２３】前述の例では、スズ被膜を非常に薄い層で
形成し、その全体をパラジウムに置換してパラジウム被
膜にする例であったが、スズ被膜の表面の一部のみをパ
ラジウムに置換して表面のみをパラジウムのモノレイヤ
ーにすることもできる。また、前述の例では、半導体層
にコンタクトする配線の形成例であったが、多層配線が
形成される半導体装置などで、下層配線の上に上層配線
を形成する場合などの下層配線とコンタクトする配線に
ついても同様である。この場合、バリアメタル層を必要
としない場合もある。
形成し、その全体をパラジウムに置換してパラジウム被
膜にする例であったが、スズ被膜の表面の一部のみをパ
ラジウムに置換して表面のみをパラジウムのモノレイヤ
ーにすることもできる。また、前述の例では、半導体層
にコンタクトする配線の形成例であったが、多層配線が
形成される半導体装置などで、下層配線の上に上層配線
を形成する場合などの下層配線とコンタクトする配線に
ついても同様である。この場合、バリアメタル層を必要
としない場合もある。
【００２４】
【発明の効果】本発明によれば、非常に低抵抗の配線を
非常に精密なパターン精度で形成することができるた
め、マスクずれのマージンを取る必要がなく、極微細な
配線パターンを形成することができる。しかも、配線用
溝の形成のパターニングと配線のパターニングとを１回
のパターニング工程で行うことができ、工程数を減らす
ことができる。その結果、近年とくに進展が著しい高集
積化による極微細な配線パターンの半導体装置を安価に
得ることができる。
非常に精密なパターン精度で形成することができるた
め、マスクずれのマージンを取る必要がなく、極微細な
配線パターンを形成することができる。しかも、配線用
溝の形成のパターニングと配線のパターニングとを１回
のパターニング工程で行うことができ、工程数を減らす
ことができる。その結果、近年とくに進展が著しい高集
積化による極微細な配線パターンの半導体装置を安価に
得ることができる。
【図１】本発明の製法の配線形成工程の工程説明図であ
る。
る。
１ 半導体基板 ２ 絶縁膜 ５ パラジウム被膜 ６ 銅被膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K022 AA05 AA37 AA41 BA08 BA35 CA06 CA08 CA18 CA21 CA29 DA01 EA03 4M104 AA01 BB04 CC01 DD16 DD17 DD53 DD68 HH14 HH16 5F004 AA01 AA04 DB12 DB13 DB15 EA01 EB01 5F033 HH07 HH11 JJ07 JJ11 KK01 PP28 PP35 QQ09 QQ35 QQ37 QQ41 RR04 RR06
Claims (1)
- 【請求項１】 基板上の絶縁膜にコンタクト孔を設ける
と共に配線の形成場所の前記絶縁膜の一部をエッチング
して配線用溝を形成し、該コンタクト孔により露出する
部分に接続すると共に前記絶縁膜の配線用溝内に配線を
形成する半導体装置の製法であって、前記絶縁膜上にレ
ジスト膜を設けてパターニングしエッチングをすること
により前記コンタクト孔および配線用溝を形成し、全面
に銅の無電解メッキ用の反応開始層を成膜し、前記レジ
スト膜上の前記反応開始層を該レジスト膜と共に除去す
ることにより前記配線の形成場所のみに前記反応開始層
を残存させ、ついで無電解メッキ法により前記反応開始
層上に銅被膜を形成することを特徴とする半導体装置の
製法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29859199A JP2001118808A (ja) | 1999-10-20 | 1999-10-20 | 半導体装置の製法 |
| US09/691,037 US6451689B1 (en) | 1999-10-20 | 2000-10-19 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29859199A JP2001118808A (ja) | 1999-10-20 | 1999-10-20 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001118808A true JP2001118808A (ja) | 2001-04-27 |
Family
ID=17861730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29859199A Pending JP2001118808A (ja) | 1999-10-20 | 1999-10-20 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001118808A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012505553A (ja) * | 2008-11-25 | 2012-03-01 | インテル コーポレイション | 選択的な基板領域メッキを可能とする方法 |
-
1999
- 1999-10-20 JP JP29859199A patent/JP2001118808A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012505553A (ja) * | 2008-11-25 | 2012-03-01 | インテル コーポレイション | 選択的な基板領域メッキを可能とする方法 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080212 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080411 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080715 |